JP2714865B2 - High-speed semiconductor devices - Google Patents
High-speed semiconductor devicesInfo
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Description
【発明の詳細な説明】 〔概要〕 ヘテロ接合バイポーラ・トランジスタ或いはホット・
エレクトロン・トランジスタ或いは共鳴トンネリング・
ホット・エレクトロン・トランジスタなど化合物半導体
を材料とする高速半導体装置の改良に関し、 簡単な技術を導入することで、HBT,HET,RHETなど化合
物半導体を用いた高速半導体装置に於けるコレクタ・ベ
ース間の接合容量を低減できるようにすることを目的と
し、 エミッタ電極と共にメサ状に形成されたエミッタ層
と、該メサの側面に絶縁膜を介して形成され且つ下端が
ベース層にコンタクトしている側壁状のベース電極と、
該ベース電極をマスクとしてメサ状に形成されているベ
ース層と、該メサを形成したことで表出された面にコレ
クタ電極が形成されているコレクタ層と、全面を覆い且
つ前記ベース電極の上端を表出させる開口を有する絶縁
膜と、該絶縁膜上に形成され且つ該開口に於いて該ベー
ス電極の上端とコンタクトした配線とを備えてなるよう
構成する。DETAILED DESCRIPTION OF THE INVENTION [Overview] Heterojunction bipolar transistor or hot
Electron transistor or resonant tunneling
Regarding the improvement of high-speed semiconductor devices using compound semiconductors such as hot-electron transistors, the introduction of a simple technology allows the collector-base between high-speed semiconductor devices using compound semiconductors such as HBT, HET, and RHET. An emitter layer formed in a mesa shape together with an emitter electrode, and a sidewall shape formed on the side surface of the mesa via an insulating film and having a lower end in contact with the base layer for the purpose of reducing the junction capacitance. And a base electrode of
A base layer formed in a mesa shape using the base electrode as a mask, a collector layer having a collector electrode formed on a surface exposed by forming the mesa, an upper end of the base electrode covering the entire surface; And an interconnect formed on the insulating film and in contact with the upper end of the base electrode in the opening.
本発明は、ヘテロ接合バイポーラ・トランジスタ（he
terojunction bipolar transistor:HBT）或いはホット
・エレクトロン・トランジスタ（hot electron transis
tor:HET）或いは共鳴トンネリング・ホット・エレクト
ロン・トランジスタ（resonant−tunneling hot electr
on transistor:RHET）など化合物半導体を材料とする高
速半導体装置の改良に関する。The present invention provides a heterojunction bipolar transistor (he
terojunction bipolar transistor (HBT) or hot electron transistor (hot electron transis)
tor: HET) or resonant-tunneling hot electronr
The present invention relates to improvement of a high-speed semiconductor device using a compound semiconductor such as on transistor (RHET).
現在、この種の高速半導体装置に於ける更なる高速化
を進める上で問題となっているのは、コレクタ・ベース
間に於ける接合容量を充電するのに費やされる遅延時間
であり、これを解消するにはコレクタ・ベース間接合容
量を低減しなければならない。At present, a problem in promoting a further increase in the speed of this type of high-speed semiconductor device is a delay time spent for charging a junction capacitance between the collector and the base. To eliminate this, the collector-base junction capacitance must be reduced.
第８図は従来のHETを説明する為の要部切断側面図を
表している。FIG. 8 is a cutaway side view of an essential part for explaining a conventional HET.
図に於いて、１は半絶縁性GaAs基板、２はｎ型GaAsコ
レクタ層、３はｉ型AlGaAsコレクタ・バリヤ層、４はｎ
型GaAsベース層、５はｉ型AlGaAsエミッタ・バリヤ層、
６はｎ型GaAsエミッタ層、７はCr/Auからなるエミッタ
電極、８は同じくベース電極、９は同じくコレクタ電極
をそれぞれ示している。In the figure, 1 is a semi-insulating GaAs substrate, 2 is an n-type GaAs collector layer, 3 is an i-type AlGaAs collector / barrier layer, and 4 is n
Type GaAs base layer, 5 is an i-type AlGaAs emitter barrier layer,
Reference numeral 6 denotes an n-type GaAs emitter layer, 7 denotes an emitter electrode made of Cr / Au, 8 denotes a base electrode, and 9 denotes a collector electrode.
図示の各半導体層に於ける厚さを例示すると次の通り
である。The thickness of each semiconductor layer shown in the drawing is exemplified as follows.
コレクタ層2:2000〔Å〕 コレクタ・バリヤ層3:2000〔Å〕 ベース層4:500〔Å〕 エミッタ・バリヤ層5:100〔Å〕 エミッタ層6:2000〔Å〕 〔発明が解決しようとする課題〕 第８図について説明したHETを高速化するには、コレ
クタ・バリヤ層３に於けるキャリヤ走行時間を短縮する
と共にコレクタ容量の充電時間短縮が重要である。Collector layer 2: 2000 (Å) Collector / barrier layer 3: 2000 (Å) Base layer 4: 500 (Å) Emitter / barrier layer 5: 100 (Å) Emitter layer 6: 2000 (Å) In order to speed up the HET described with reference to FIG. 8, it is important to shorten the carrier traveling time in the collector barrier layer 3 and the charging time of the collector capacitance.
ところで、コレクタ・バリヤ層３を薄くすれば、キャ
リヤ走行時間を短縮することができる。然しながら、そ
のようにすると、コレクタ・ベース間の接合容量が増加
することになるから、トータルの遅延時間は短縮されな
い。By the way, if the collector barrier layer 3 is made thinner, the carrier traveling time can be shortened. However, this increases the junction capacitance between the collector and the base, so that the total delay time is not reduced.
これを解決するには、コレクタ・ベース間の接合容量
を低減することが重要である。To solve this, it is important to reduce the junction capacitance between the collector and the base.
本発明は、簡単な技術を導入することで、HETなど化
合物半導体を用いた高速半導体装置に於けるコレクタ・
ベース間の接合容量を低減できるようにする。The present invention, by introducing a simple technology, collector and high-speed semiconductor device using compound semiconductor such as HET
A joint capacity between bases can be reduced.
従来のHETは、第８図からも判るように、コレクタ・
ベース接合の面積がエミッタ・ベース接合の面積に比較
して大変大きくなっている。然しながら、HETに流れる
電流はエミッタ・ベース接合に依存するので、コレクタ
・ベース接合がそれ以上に大きな面積になっていても、
その接合容量が大きくなるだけである。従って、トラン
ジスタの機能を損なうことなく、コレクタ・ベース間の
接合容量を低減するには、コレクタ・ベース間の接合面
積とエミッタ・ベース間の接合面積の比を出来る限り小
さく、好ましくは同じにすると良い。The conventional HET has a collector
The area of the base junction is much larger than the area of the emitter-base junction. However, since the current flowing through HET depends on the emitter-base junction, even if the collector-base junction has a larger area,
Only the junction capacitance is increased. Therefore, in order to reduce the junction capacitance between the collector and the base without impairing the function of the transistor, the ratio of the junction area between the collector and the base and the junction area between the emitter and the base should be as small as possible, and preferably the same. good.
前記したところから明らかなように、従来のHETなど
に於けるコレクタ・ベース間の接合容量が大きいのは、
掛かって、そのベース電極構成の如何にある。As is clear from the above, the junction capacitance between the collector and the base in the conventional HET etc. is large.
It depends on the configuration of the base electrode.
このようなことから、本発明の高速半導体装置では、
エミッタ電極（例えばエミッタ電極７）と共にメサ状に
形成されたエミッタ層（例えばエミッタ層６）と、該メ
サの側面に絶縁膜（例えば側壁絶縁膜12）を介して形成
され且つ下端がベース層（例えばベース層４）にコンタ
クトしている側壁状のベース電極（例えばベース電極1
3）と、該ベース電極をマスクとしてメサ状に形成され
ているベース層と、該メサを形成したことで表出された
面にコレクタ電極（例えばコレクタ電極14）が形成され
ているコレクタ層（例えばコレクタ層２）と、全面を覆
い且つ前記ベース電極の上端を表出させる開口を有する
絶縁膜（例えば層間絶縁膜15）と、該絶縁膜上に形成さ
れ且つ該開口に於いて該ベース電極の上端とコンタクト
した配線（例えば配線16）とを備えている。Therefore, in the high-speed semiconductor device of the present invention,
An emitter layer (e.g., emitter layer 6) formed in a mesa shape together with an emitter electrode (e.g., the emitter electrode 7), and a base layer (e.g., For example, a side wall-shaped base electrode (for example, base electrode 1) in contact with base layer 4)
3), a base layer formed in a mesa shape using the base electrode as a mask, and a collector layer (a collector electrode 14, for example) formed on a surface exposed by forming the mesa. For example, a collector layer 2), an insulating film (for example, an interlayer insulating film 15) which covers the entire surface and has an opening for exposing the upper end of the base electrode, and a base electrode formed on the insulating film and formed in the opening. (For example, the wiring 16) in contact with the upper end of the wiring.
前記手段を採ることに依り、エミッタ・ベース間の接
合面積とコレクタ・ベース間の接合面積とは略同じと見
て良い程にその比は著しく小さくなり、従って、トラン
ジスタ機能は何等阻害されることなくコレクタ・ベース
間の接合容量は低減することができるから、その充電時
間は短くなり、高速性は向上する。By adopting the above-described means, the ratio becomes extremely small as the junction area between the emitter and the base and the junction area between the collector and the base are almost the same, and therefore, the transistor function is not hindered at all. Therefore, the junction capacitance between the collector and the base can be reduced, so that the charging time is shortened and the speed is improved.
第１図は本発明一実施例の要部切断側面図、また、第
２図は第１図に見られる実施例の要部平面図をそれぞれ
示し、第８図に於いて用いた記号と同記号は同部分を示
すか或いは同じ意味を持つものとする。FIG. 1 is a cutaway side view of a main part of one embodiment of the present invention, and FIG. 2 is a plan view of a main part of the embodiment shown in FIG. 1, which is the same as the symbol used in FIG. The symbols indicate the same parts or have the same meaning.
図に於いて、11は窒化シリコンからなる絶縁膜、12は
二酸化シリコンからなる側壁絶縁膜、13はタングステン
・シリサイドからなる側壁電極膜、14はCr/Auからなる
コレクタ電極、15は二酸化シリコンからなる層間絶縁
膜、16は配線、16Aは側壁電極膜13と配線16とのコンタ
クト部分をそれぞれ示している。In the figure, 11 is an insulating film made of silicon nitride, 12 is a side wall insulating film made of silicon dioxide, 13 is a side wall electrode film made of tungsten silicide, 14 is a collector electrode made of Cr / Au, and 15 is a silicon dioxide film. The reference numeral 16 denotes a wiring, and 16A denotes a contact portion between the sidewall electrode film 13 and the wiring 16, respectively.
第３図乃至第７図は第１図及び第２図について説明し
た本発明一実施例を製造する場合について解説する為の
工程要所に於ける半導体装置の要部切断側面図を表し、
以下、これ等の図及び第１図を参照しつつ説明する。FIGS. 3 to 7 are cutaway side views of a main part of a semiconductor device at important process steps for explaining a case of manufacturing one embodiment of the present invention described with reference to FIGS. 1 and 2.
Hereinafter, description will be made with reference to these figures and FIG.
第３図参照 （３）−１ 有機金属気相成長（metalorganic vapor phase epita
xy:MOVPE）法を適用することに依り、半絶縁性GaAs基板
１上にコレクタ層２、コレクタ・バリヤ層３、ベース層
４、エミッタ・バリヤ層５、エミッタ層６を成長させ
る。See Fig. 3 (3) -1 Metalorganic vapor phase epita
By applying the xy: MOVPE method, a collector layer 2, a collector barrier layer 3, a base layer 4, an emitter barrier layer 5, and an emitter layer 6 are grown on a semi-insulating GaAs substrate 1.
この場合に於ける各半導体層の材料、厚さ、不純物濃
度などは、第８図について説明した従来のHETと変わり
ない。In this case, the material, thickness, impurity concentration, and the like of each semiconductor layer are the same as those of the conventional HET described with reference to FIG.
（３）−２ 真空蒸着法を適用することに依り、厚さが例えば200
〔Å〕/3000〔Å〕程度のCr/Au膜を形成する。(3) -2 The thickness is, for example, 200 by applying the vacuum evaporation method.
A Cr / Au film of [Å] / 3000 [Å] is formed.
（３）−３ 化学気相堆積（chemical vapor deposition:CVD）法
を適用することに依り、厚さが例えば3000〔Å〕程度の
窒化シリコン膜11を形成する。(3) -3 The silicon nitride film 11 having a thickness of, for example, about 3000 [Å] is formed by applying a chemical vapor deposition (CVD) method.
（３）−４ フォト・リソグラフィ技術に於けるレジスト・プロセ
ス及びエッチング・ガスをCF4とする反応性イオン・エ
ッチング（reactive ion etching:RIE）法を適用するこ
とに依り、窒化シリコン膜11をパターニングしてエミッ
タ電極形状にする。(3) -4 The silicon nitride film 11 is patterned by applying a resist process in photolithography technology and a reactive ion etching (RIE) method using CF 4 as an etching gas. To form an emitter electrode.
（３）−５ 引き続き、エッチング・ガスをArとするイオン・ミリ
ング法を適用するとに依り、前記Cr/Au膜のパターニン
グを行ってエミッタ電極７を形成する。(3) -5 Subsequently, the Cr / Au film is patterned to form the emitter electrode 7 by applying the ion milling method using Ar as an etching gas.
第４図参照 （４）−１ エッチング・ガスをCHF3＋CF4とするRIE法を適用する
ことに依り、窒化シリコン膜11をマスクとしてエミッタ
層６及びエミッタ・バリヤ層５をメサ・エッチングし、
ベース層４を表出させる。Refer to FIG. 4. (4) -1 By applying the RIE method using CHF 3 + CF 4 as an etching gas, the emitter layer 6 and the emitter barrier layer 5 are mesa-etched using the silicon nitride film 11 as a mask.
The base layer 4 is exposed.
（４）−２ CVD法を適用することに依り、厚さ例えば2000〔Å〕
程度の二酸化シリコン膜12を全面に形成する。(4) -2 By applying the CVD method, the thickness, for example, 2000 [Å]
A silicon dioxide film 12 is formed on the entire surface.
第５図参照 （５）−１ エッチング・ガスをCHF3とするRIE法を適用すること
に依り、二酸化シリコン膜12のエッチングを行う。See FIG. 5. (5) -1 The silicon dioxide film 12 is etched by applying the RIE method using CHF 3 as an etching gas.
この工程を経ることに依って、二酸化シリコン膜12は
メサの側面に在るもののみが残って他は除去される。即
ち、二酸化シリコン膜12は、所謂、サイド・ウォールと
呼ばれる状態に在る。By going through this step, only the silicon dioxide film 12 remaining on the side surface of the mesa remains and the others are removed. That is, the silicon dioxide film 12 is in a state called a so-called side wall.
（５）−２ スパッタリング法を適用することに依り、厚さ例えば
3000〔Å〕程度のタングステン・シリサイド膜を全面に
形成する。(5) -2 By applying the sputtering method, the thickness, for example,
A tungsten silicide film of about 3000 [Å] is formed on the entire surface.
第６図参照 （６）−１ エッチング・ガスをCF4＋Ｏ2とするRIE法を適用する
ことに依り、タングステン・シリサイド膜のエッチング
を行ってベース電極13を形成する。See FIG. 6. (6) -1 The tungsten silicide film is etched to form the base electrode 13 by applying the RIE method using CF 4 + O 2 as an etching gas.
即ち、この工程を経ることに依って、タングステン・
シリサイド膜はメサの側面に在るもののみが残ってベー
ス電極13となり、他は除去され、さきの二酸化シリコン
膜12と同様にサイド・ウォールと呼ばれる状態になる。That is, by going through this step,
Only the silicide film remaining on the side surface of the mesa becomes the base electrode 13, and the others are removed, so that the silicide film is called a side wall like the silicon dioxide film 12.
（６）−２ エッチング・ガスをCH4とするRIE法を適用することに
依り、タングステン・シリサイド膜13などをマスクとし
てベース層４並びにコレクタ・バリヤ層３のメサ・エッ
チングを行ってコレクタ層２を表出させる。(6) -2 The base layer 4 and the collector barrier layer 3 are mesa-etched using the tungsten silicide film 13 or the like as a mask by applying the RIE method using an etching gas of CH 4. Is expressed.
第７図参照 （７）−１ 適宜の技法、例えばフォト・リソグラフィ技術に於け
るレジスト・プロセス、真空蒸着法、リフト・オフ法な
どを適用することに依り、例えばCr/Auからなるコレク
タ電極14を形成する。See FIG. 7. (7) -1 A collector electrode 14 made of, for example, Cr / Au is formed by applying an appropriate technique such as a resist process in photolithography, a vacuum deposition method, a lift-off method, or the like. To form
第１図参照 （１）−１ CVD法を適用することに依り、厚さ例えば3000〔Å〕
程度の二酸化シリコン膜15を形成する。See Fig. 1. (1) -1 By applying the CVD method, the thickness is, for example, 3000 [Å].
A silicon dioxide film 15 of a degree is formed.
（１）−２ CHF3をエッチング・ガスとするRIE法を適用すること
に依り、二酸化シリコン膜15に開口を形成し、メサの頂
面、即ち、ベース電極13及び側壁絶縁膜12の一部、窒化
シリコン膜11を表出させる。尚、ここで表出させること
が必要なのはベース電極13のみである。(1) -2 An opening is formed in the silicon dioxide film 15 by applying the RIE method using CHF 3 as an etching gas, and a top surface of the mesa, that is, a part of the base electrode 13 and a part of the side wall insulating film 12 is formed. Then, the silicon nitride film 11 is exposed. Here, only the base electrode 13 needs to be exposed.
（１）−３ フォト・リソグラフィ技術に於けるレジスト・プロセ
ス、真空蒸着法、リフト・オフ法などを適用することに
依り、Ti/Auからなるベース引き出し配線16を形成す
る。(1) -3 A base lead wiring 16 made of Ti / Au is formed by applying a resist process, a vacuum evaporation method, a lift-off method, or the like in a photolithography technique.
この配線16はベース電極13と電気的に導通しているこ
とは勿論である。The wiring 16 is of course electrically connected to the base electrode 13.
このようにして得られた半導体装置では、エミッタ層
６及びエミッタ・バリヤ層５などからなるメサのサイド
・ウォールとして形成されているベース電極13の厚さは
高々3000〔Å〕程度、また、同じくサイド・ウォールと
して形成されている側壁絶縁膜12の厚さは高々2000
〔Å〕程度であって、それらをマスクにしてベース層４
及びコレクタ・バリヤ層３をメサに形成しているのであ
るから、コレクタ・ベース間の接合面積とエミッタ・ベ
ース間の接合面積とは略同じ程度と見て良い。In the semiconductor device thus obtained, the thickness of the base electrode 13 formed as a mesa side wall including the emitter layer 6 and the emitter barrier layer 5 is at most about 3000 [々]. The thickness of the side wall insulating film 12 formed as a side wall is at most 2000
[Å] about the base layer 4
In addition, since the collector barrier layer 3 is formed in the mesa, the junction area between the collector and the base and the junction area between the emitter and the base can be considered to be substantially the same.
因みに、従来の半導体装置では、同じ方向（ベース電
極13の厚さ方向）に関して見たベース電極は約１〔μ
ｍ〕程度は延在し、また、それを形成する為の余裕も大
きく採る必要があることは構成上から明らかであり、従
って、コレクタ・ベース間の接合面積はエミッタ・ベー
ス間の接合面積に比較して遥かに大きくなってしまう。Incidentally, in the conventional semiconductor device, the base electrode viewed in the same direction (the thickness direction of the base electrode 13) is about 1 μm.
m], and it is clear from the configuration that it is necessary to provide a large margin for forming it. Therefore, the junction area between the collector and the base is smaller than the junction area between the emitter and the base. It will be much larger in comparison.
本発明に依る高速半導体装置では、エミッタ電極と共
にメサ状に形成されたエミッタ層と、該メサの側面に絶
縁膜を介して形成され且つ下端がベース層にコンタクト
している側壁状のベース電極と、該ベース電極をマスク
としてメサ状に形成されているベース層と、該メサを形
成したところで表出された面にコレクタ電極が形成され
ているコレクタ層と、全面を覆い且つ前記ベース電極の
上端を表出させる開口を有する絶縁膜と、該絶縁膜上に
形成され且つ該開口に於いて該ベース電極の上端とコン
タクトした配線とを備えている。In a high-speed semiconductor device according to the present invention, an emitter layer formed in a mesa shape together with an emitter electrode, a side wall-shaped base electrode formed on a side surface of the mesa via an insulating film and having a lower end in contact with the base layer. A base layer formed in a mesa shape using the base electrode as a mask, a collector layer having a collector electrode formed on a surface exposed when the mesa is formed, an upper end of the base electrode covering the entire surface and And an interconnect formed on the insulating film and in contact with an upper end of the base electrode at the opening.
前記構成を採ることに依り、エミッタ・ベース間の接
合面積とコレクタ・ベース間の接合面積とは略同じと見
て良い程にその比は著しく小さくなり、従って、トラン
ジスタ機能は何等阻害されることなくコレクタ・ベース
間の接合容量は低減することができるから、その充電時
間は短くなり、高速性は向上する。By adopting the above configuration, the junction area between the emitter and the base and the junction area between the collector and the base can be regarded as substantially the same, so that the ratio becomes extremely small, and therefore the transistor function is not hindered at all. Therefore, the junction capacitance between the collector and the base can be reduced, so that the charging time is shortened and the speed is improved.
第１図は本発明一実施例の要部切断側面図、第２図は第
１図に見られる実施例の要部平面図、第３図乃至第７図
は第１図及び第２図に見られる実施例を製造する場合に
ついて説明する為の半導体装置の要部切断側面図、第８
図は従来例の要部切断側面図をそれぞれ表している。 図に於いて、１は半絶縁性GaAs基板、２はｎ型GaAsコレ
クタ層、３はｉ型AlGaAsコレクタ・バリヤ層、４はｎ型
GaAsベース層、５はｉ型AlGaAsエミッタ・バリヤ層、６
はｎ型GaAsエミッタ層、７はCr/Auからなるエミッタ電
極、８は同じくベース電極、９は同じくコレクタ電極、
11は窒化シリコンからなる絶縁膜、12は二酸化シリコン
からなる側壁絶縁膜、13はタングステン・シリサイドか
らなる側壁電極膜、14はCr/Auからなるコレクタ電極、1
5は二酸化シリコンからなる層間絶縁膜、16は配線、16A
は側壁電極膜13と配線16とのコンタクト部分をそれぞれ
示している。1 is a cutaway side view of an essential part of one embodiment of the present invention, FIG. 2 is a plan view of an essential part of the embodiment shown in FIG. 1, and FIGS. 3 to 7 are FIGS. 1 and 2. Eighth cutaway side view of an essential part of a semiconductor device for describing a case of manufacturing an embodiment to be seen, FIG.
The figure shows a cutaway side view of a main part of a conventional example. In the figure, 1 is a semi-insulating GaAs substrate, 2 is an n-type GaAs collector layer, 3 is an i-type AlGaAs collector / barrier layer, and 4 is an n-type.
GaAs base layer, 5 is an i-type AlGaAs emitter / barrier layer, 6
Is an n-type GaAs emitter layer, 7 is an emitter electrode made of Cr / Au, 8 is a base electrode, 9 is a collector electrode,
11 is an insulating film made of silicon nitride, 12 is a side wall insulating film made of silicon dioxide, 13 is a side wall electrode film made of tungsten silicide, 14 is a collector electrode made of Cr / Au, 1
5 is an interlayer insulating film made of silicon dioxide, 16 is wiring, 16A
Indicates contact portions between the side wall electrode film 13 and the wiring 16.
Claims (1)
ミッタ層と、 該メサの側面に絶縁膜を介して形成され且つ下端がベー
ス層にコンタクトしている側壁状のベース電極と、 該ベース電極をマスクとしてメサ状に形成されているベ
ース層と、 該メサを形成したことで表出された面にコレクタ電極が
形成されているコレクタ層と、 全面を覆い且つ前記ベース電極の上端を表出させる開口
を有する絶縁膜と、 該絶縁膜上に形成され且つ該開口に於いて該ベース電極
の上端とコンタクトした配線と を備えてなることを特徴とする高速半導体装置。An emitter layer formed in a mesa shape together with the emitter electrode; a sidewall-shaped base electrode formed on the side surface of the mesa via an insulating film and having a lower end in contact with the base layer; A base layer formed in a mesa shape by using the mask as a mask, a collector layer having a collector electrode formed on a surface exposed by forming the mesa, and exposing an upper end of the base electrode covering the entire surface. A high-speed semiconductor device comprising: an insulating film having an opening to be formed; and a wiring formed on the insulating film and in contact with an upper end of the base electrode in the opening.
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| JP1218609A JP2714865B2 (en) | 1989-08-28 | 1989-08-28 | High-speed semiconductor devices |
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Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0383380A JPH0383380A (en) | 1991-04-09 |
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