JP2708172B2 - Parallel processing method - Google Patents
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Description
【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） この発明は、マルチプロセッサシステムにおいて、複
数のプロセッサに割りつけられているマルチプロセッサ
同期方式に関する。DETAILED DESCRIPTION OF THE INVENTION [Object of the Invention] (Industrial application field) The present invention relates to a multiprocessor synchronization system assigned to a plurality of processors in a multiprocessor system.
（従来の技術） 近年のマイクロプロセッサのめざましい発展により、
何百・何千というプロセッサを並列に稼働させることに
よって、処理の高速化を目ざすことか可能になってき
た。一方、高速化が望まれるアプリケーションは、行列
計算のように大量のデータに対して同一の処理をするよ
うなものばかりではなくなってきている。近年の人工知
能需要の高まりに伴ない、大量のデータに対して多種・
多様な処理を施すようなアプリケーションの高速化が切
望されるようになってきた。(Prior art) With the remarkable development of microprocessors in recent years,
By running hundreds or thousands of processors in parallel, it has become possible to aim for faster processing. On the other hand, applications that require high speed are not limited to those that perform the same processing on a large amount of data, such as matrix calculation. With the growing demand for artificial intelligence in recent years, a large variety of data
There has been an increasing demand for faster applications that perform various processes.
しかし、いくらたくさんのプロセッサを使おうとも、
それだけでは処理の高速化は望めない。並列処理の効果
を出すためには、処理をうまく分担しあって、１つのプ
ロセッサでの処理量を減らさなければならない。However, no matter how many processors you use,
This alone cannot be expected to speed up processing. In order to achieve the effect of parallel processing, the processing must be shared well and the amount of processing by one processor must be reduced.
近年では、パイプライン型の計算機でも、パイプライ
ンを複数持ち、並列に稼働させて高速化をはかる動きも
出てきたが、その効果を発揮させるためには、処理のル
ープ長が長いことが望ましい。つまり、計算の結果を互
いに参照することのない同一内容の処理の繰り返しが多
いアプリケーションでは並列処理効果を引き出しやす
い。逆に、ループ長の短かいループが乱発するような処
理では、１つのループ内での並列度は低いため、２つ以
上のループ間の依存関係・順序関係まで考慮した上での
並列処理を考えない限り、高速化は期待できない。特
に、非常に多くのプロセッサを用いて、そのようなアプ
リケーションを並列処理する時、１つのループ内の並列
処理のみを考えていたのでは、大半のプロセッサはデー
タが枯唱してしまう。ゆえにプロセッサの数を増せば増
すほど、従来１つのプロセッサでシーケンシャルに行っ
ていた一連の処理を細かく分割し、（その分割された処
理の単位をプロセスと呼ぶことにする）複数のプロセッ
サにプロセスをマッピングして、プロセス間の依存関係
・順序関係に従って、互いに連けいを取り合いながら処
理を進めることが必要になる。In recent years, even with a pipeline-type computer, there has been a movement to increase the speed by operating multiple pipelines in parallel, but in order to achieve the effect, it is desirable that the processing loop length is long . In other words, in an application in which the same result is frequently repeated without referring to the result of the calculation, it is easy to bring out the parallel processing effect. On the other hand, in a process in which a loop having a short loop length is generated randomly, the degree of parallelism in one loop is low, so the parallel processing taking into account the dependency and order relationship between two or more loops is performed. Unless you think about it, you can't expect speedup. In particular, when parallel processing of such an application is performed using a very large number of processors, if only parallel processing within one loop is considered, data will be lost in most processors. Therefore, as the number of processors increases, a series of processes conventionally performed sequentially by one processor is finely divided, and the process is divided into a plurality of processors (the unit of the divided process is referred to as a process). It is necessary to carry out mapping and work in accordance with the dependencies and order relations between processes while maintaining mutual connection.
例えば、第４図に示すようなA.B.Cの３つの処理があ
って、A.Bの結果を用いてＣの処理を行なうとする。こ
の時、Ａの処理の完了と、Ｂの処理の完了を待ち合わせ
て、Ｃの処理を開始するといったことが必要となる。こ
こで処理A.B.Cが別のプロセッサにマッピングされて並
列に処理される場合、プロセッサ間での待ち合わせ（同
期）が必要となる。For example, assume that there are three processes of ABC as shown in FIG. 4, and the process of C is performed using the result of AB. At this time, it is necessary to wait for the completion of the process A and the completion of the process B to start the process C. Here, when the processing ABC is mapped to another processor and processed in parallel, waiting (synchronization) between the processors is necessary.
一方、マルチタスク実行時のように、以上のような同
期がマルチプロセッサシステムのいたる所で、複数種類
必要な場合、それらが互いに干渉しないようにしなけれ
ばならない。第５図に示した処理のように、プロセスが
同期によって完全にグループ化できるようなアプリケー
ションに対しては、プロセッサをクラスタ化して、各ク
ラスタごとに独立した同期機構（割込線など）を持たせ
れば、以上の干渉は防げる。しかし、この方式はプロセ
スの自由なマッピングを阻害するため、システムを専用
化してしまう。又、第６図のように、同一のプロセスが
複数の同期にかかわるようなアプリケーションに対して
は、複数の同期機構をシステム全体にはりめぐらさねば
ならない。汎用マシンでは、マッピングは定まらないの
で、従来はこのような同期をハードウェアにより行うこ
とは避けられていた。このため、ソフトウェアでこのよ
うな同期をとらざるを得ず、オーバーヘッドが大きく効
率が悪かった。On the other hand, if a plurality of types of synchronization are required everywhere in a multiprocessor system, such as during multitask execution, they must be prevented from interfering with each other. For applications in which processes can be completely grouped by synchronization, such as the processing shown in FIG. 5, processors are clustered and each cluster has an independent synchronization mechanism (such as an interrupt line). By doing so, the above interference can be prevented. However, this method hinders the free mapping of the process, thus dedicating the system. Also, as shown in FIG. 6, for an application in which the same process is involved in a plurality of synchronizations, a plurality of synchronization mechanisms must be provided throughout the system. In general-purpose machines, since the mapping is not fixed, such synchronization has conventionally been avoided by hardware. For this reason, such synchronization has to be obtained by software, and the overhead is large and the efficiency is low.
（発明が解決しようとする課題） この様に従来のマルチプロセッサシステムでは、シス
テム上にマッピングされたプロセス間での待ち合わせが
円滑に行なえないという欠点が有った。(Problems to be Solved by the Invention) As described above, the conventional multiprocessor system has a drawback that the queuing between processes mapped on the system cannot be performed smoothly.
本発明は、汎用な問題をマルチプロセッサシステムで
処理する際、システム上にマッピングされたプロセス間
での待ち合わせを円滑に行なうことを目的とし、実行の
順序制御を矛盾なく行なえることを保証することによっ
て、各々のプロセスのマルチプロセッサ上への自由なマ
ッピングを可能にすることを目的とする。An object of the present invention is to ensure that when processing general-purpose problems in a multiprocessor system, the queuing between processes mapped on the system is performed smoothly, and that execution order control can be performed without contradiction. The purpose of this is to enable free mapping of each process onto a multiprocessor.
（課題を解決するための手段） 本発明では、複数のプロセスを並行処理させるマルチ
プロセッサシステムに対し、各プロセッサに同期ポイン
ト識別子付の同期ポイント到達信号生成手段と、各プロ
セッサからの上記信号の検出装置と、上記検出装置から
の検出信号を受けて全プロセッサに対して同期ポイント
識別子付の待期解除信号を生成し放送する手段を具備さ
せる。(Means for Solving the Problems) According to the present invention, for a multiprocessor system in which a plurality of processes are processed in parallel, a synchronization point arrival signal generation unit with a synchronization point identifier for each processor, and detection of the signal from each processor And a means for receiving the detection signal from the detection device and generating and broadcasting a waiting period cancellation signal with a synchronization point identifier to all processors.
（作用） まず、マルチプロセッサシステムに複数のプロセスを
マッピングする。この時、相互の依存関係から、待ち合
わせを要するポイントを元のプログラムから解析し、そ
れぞれに同期ポイント識別子を割り当てる。なおシステ
ムの処理実行の開始に際し、各プロセッサは、自分には
関わりのない同期ポイント識別子すべてに対し、ダミー
の同期ポイント到達信号を出しておく。各プロセッサ
は、自分が担当するプロセスの実行が、その同期ポイン
トへ到達したならば、そのポイントにつけられた識別子
を持った同期ポイント到達信号を、検出装置に送る。検
出装置は、その監視下の全プロセッサからある識別子付
の同期ポイント到達信号を受けたならば、更に上位の検
出装置又は待期解除信号生成手段へ、その識別子付の同
期ポイント到達信号を送る。最上位の検出装置は、その
直下からの到達信号が全てそろったことをもって、シス
テム全体の同期ポイント到達を識別する。その検出信号
を受けて待期解除信号生成手段は全プロセッサに対し、
検出信号中の識別子付の待期解除信号を放送する。こう
して全プロセッサは、その識別子で指定されるシステム
全体における待ち合わせが完了したことを知ることがで
き、その待ち合わせ完了を待っていたプロセッサは、待
ち合わせ完了後の処理を開始できる。(Operation) First, a plurality of processes are mapped on the multiprocessor system. At this time, points that need to be waited for are analyzed from the original program based on the mutual dependency, and a synchronization point identifier is assigned to each point. At the start of the processing execution of the system, each processor outputs a dummy synchronization point arrival signal for all the synchronization point identifiers not related to itself. Each processor, when the execution of its process reaches the synchronization point, sends a synchronization point arrival signal having an identifier attached to the point to the detection device. When the detection device receives a synchronization point arrival signal with a certain identifier from all the monitored processors, the detection device sends the synchronization point arrival signal with the identifier to a higher-order detection device or a waiting period release signal generating means. The top-level detection device identifies the arrival of the synchronization point of the entire system based on the fact that all the arrival signals from immediately below are collected. Upon receiving the detection signal, the waiting period cancel signal generation means sends a signal to all processors.
The waiting signal with the identifier in the detection signal is broadcast. In this way, all the processors can know that the queuing in the entire system specified by the identifier has been completed, and the processor that has been waiting for the completion of the queuing can start processing after the completion of the queuing.
（実施例） 以下、本発明の一実施例について説明する。第１図は
本発明における同期ポイント到達信号検出装置の一実施
例である。ここでは、検出装置F1つにつき、８本の下方
リンクLL、１本の上方リンクULを持つものを例にとり説
明する。各プロセッサは自分に割り当てられたすべての
プロセスについて、ある同期ポイントに到達したなら
ば、検出装置Ｆの下方リンクに同期ポイント到達信号を
出力する。同期ポイント到達信号は第２図のフォーマッ
ト例に示すように、そのデータが同期ポイント到達信号
であることを示す同期データフラグＳと、同期ポイント
を識別する同期番号Ｎを必ず含むようにする。Ｎのビッ
ト幅によって一つの検出装置Ｆ内に設置するカウンタＣ
の個数が決まる。例えば、同期番号Ｎが４ビットなら
ば、カウンタＣは16個必要で、最大16種類までの同期を
とることが可能になる。下方リンクL0〜L7から入ったデ
ータは、それぞれレジスタR0〜R7にラッチされる。それ
らのデータ中の同期データフラグが１ならば、アービタ
Ａに要求信号が出され、調停された後、許可がおりたレ
ジスタ中の同期番号ＮはマルチプレクサＭを通してデコ
ーダD1に渡たされ、同期番号Ｎに対応するカウンタCNを
インクリメントする。次にアービタＡはデコーダD2を介
して先程許可をおろしたレジスタの同期フラグＳを０に
リセットする。こうして次の調停が開始して、上記のこ
とがくり返される。下方の全プロセッサが同期ポイント
Ｎに到達すると、８本の下方リンクから同期データが入
ってくるので、カウンタＮは８を示すようになる。この
時、カウンタＮから同期データジェネレータに上方リン
クへの同期データ生成要求信号が出される。同期データ
ジェネレータＧは、同期データ生成要求信号を出したカ
ウンタの番号を持つ同期データを生成し上方リンクから
送信する。次に同期データを上方リンクに送信させたカ
ウンタは、次回の同一の同期番号の同期に備えてリセッ
トされる。(Example) Hereinafter, an example of the present invention will be described. FIG. 1 shows an embodiment of a synchronization point arrival signal detecting device according to the present invention. Here, a description will be given of an example in which one detecting device F has eight lower links LL and one upper link UL. Each processor outputs a synchronization point arrival signal to the downlink of the detection device F when a certain synchronization point is reached for all processes assigned to itself. As shown in the format example of FIG. 2, the synchronization point arrival signal always includes a synchronization data flag S indicating that the data is a synchronization point arrival signal and a synchronization number N for identifying the synchronization point. Counter C installed in one detecting device F according to the bit width of N
Is determined. For example, if the synchronization number N is 4 bits, 16 counters C are required, and up to 16 types of synchronization can be achieved. Data entered from the lower link L 0 ~L 7 is latched in the registers R 0 to R 7. If synchronous data flag in their data 1, is issued request signal to the arbiter A, after being arbitrated, the synchronization number N in the authorization cage register is Tasa passed to the decoder D 1 through multiplexer M, synchronization increments the counter C N that corresponds to the number N. Then the arbiter A resets the synchronization flag S registers grated permission earlier via the decoder D 2 0. Thus, the next arbitration starts, and the above is repeated. When all the lower processors have reached the synchronization point N, the counter N indicates 8 because the synchronization data comes in from eight downlinks. At this time, a synchronous data generation request signal to the uplink is issued from the counter N to the synchronous data generator. The synchronous data generator G generates synchronous data having the number of the counter that issued the synchronous data generation request signal, and transmits the synchronous data from the upper link. Next, the counter that caused the synchronization data to be transmitted to the uplink is reset in preparation for the next synchronization of the same synchronization number.
検出装置Ｆをプロセッサの個数に応じて、第３図に示
すような数階層の８分木構造で接続して、マルチプロセ
ッサの同期システムを構築する。このように接続してお
けば、全プロセッサが同期番号Ｎの同期ポイントに到達
したならば最上位の検出装置の上方リンクから同期デー
タＮが送信される。これを待機解除信号として全プロセ
ッサへ放送すれば、全プロセッサは、システム全体が同
期ポイントＮに到達したことを知ることができ、それを
待っていたプロセッサは、次のステップへの実行が開始
される。The detection devices F are connected in an octree structure of several layers as shown in FIG. 3 according to the number of processors to construct a multiprocessor synchronization system. With this connection, when all the processors have reached the synchronization point of the synchronization number N, the synchronization data N is transmitted from the upper link of the uppermost detection device. If this is broadcast to all the processors as a standby release signal, all the processors can know that the entire system has reached the synchronization point N, and the processor waiting for it starts executing the next step. You.
なお、プロセスの割りあてかたによっては、全プロセ
ッサが全同期ポイントに関係するとは限らないので、各
プロセッサはリセット時と、同期データが上から放送さ
れてきた時に、自分に関係のない同期番号の同期データ
を生成して上方に送信することになる。Note that, depending on the process allocation, not all processors are related to all synchronization points.Therefore, when resetting and when synchronization data is broadcast from above, each processor has a synchronization number that is not related to itself. Is generated and transmitted upward.
また、プロセッサ数に対してプロセス数のほうが多い
場合、１つのプロセッサに対して複数のプロセスがマッ
ピングされる。この時、１つのプロセッサ内でのプロセ
ス間の同期は、ソフトウェアで行ない、プロセッサ内部
での同期がとれたら、はじめて検出装置Ｆへ、そのプロ
セッサからの同期ポイント到達信号を出力することにな
る。ソフトウェアでシステム全体の同期をとろうとする
と、システム内の全プロセスとの通信を行わなければな
らないので、非常にオーバーヘッドが大きいが、本方式
では、通信を伴わないプロセッサ内部のソフトウェア式
同期を終えたら、同期ポイント到達信号を１回出すだけ
で、あとはプロセッサ外の同期機構が処理してくれるの
で、プロセッサの負担は軽く、オーバーヘッドが少な
い。When the number of processes is larger than the number of processors, a plurality of processes are mapped to one processor. At this time, the synchronization between the processes in one processor is performed by software. When the synchronization in the processor is established, a synchronization point arrival signal from the processor is output to the detection device F for the first time. When trying to synchronize the entire system with software, communication with all processes in the system must be performed, so the overhead is very large.However, in this method, software-based synchronization inside the processor without communication is completed. Since the synchronization point arrival signal is output only once and the rest is processed by a synchronization mechanism outside the processor, the load on the processor is light and the overhead is small.
ハードウェア量の観点から本システムはどうかという
と、同期ポイント到達信号が転送される通信路は、プロ
セッサとホスト間のデータ通信路と共用可能なので、新
たな配線量の増加分はないといえる。Regarding this system from the viewpoint of the amount of hardware, since the communication path through which the synchronization point arrival signal is transferred can be shared with the data communication path between the processor and the host, it can be said that there is no new increase in the amount of wiring.
以上の説明から明らかなように、本発明によれば、複
数のプロセスを並行して処理させるマルチプロセッサシ
ステムにおいて、相互干渉や極度の配線量増大、オーバ
ーヘッド増大を起こすことなしに、複数の同期ポイント
に対するプロセッサ間同期が可能となる。又、プロセス
のマッピングにかかわりなく、実行の順序制御を矛盾な
く行なうことができるので、プロセッサへのプロセスの
自由なマッピングが可能になる。As is apparent from the above description, according to the present invention, in a multiprocessor system in which a plurality of processes are processed in parallel, a plurality of synchronization points can be generated without causing mutual interference, an extremely large amount of wiring, and an increased overhead. Can be synchronized between processors. Also, the execution order can be controlled without contradiction irrespective of the process mapping, so that the process can be freely mapped to the processor.
第１図は本発明における同期ポイント到達信号検出装置
の一実施例の図、第２図は同期ポイント到達信号及び待
期解除信号のフォーマットの一例の図、第３図は第１図
の検出装置を用いたマルチプロセッサの同期システムの
図、第４図は待ち合わせを必要とする処理の概念図、第
５図はクラスタ化により同期間干渉を排除できる問題の
例の図、第６図はクラスタ化では同期間干渉を排除でき
ない問題の例の図である。FIG. 1 is a diagram of an embodiment of a synchronization point arrival signal detection device according to the present invention, FIG. 2 is a diagram of an example of a format of a synchronization point arrival signal and a wait release signal, and FIG. 3 is a detection device of FIG. FIG. 4 is a conceptual diagram of a process that requires queuing, FIG. 5 is a diagram of an example of a problem that can eliminate inter-synchronization by clustering, and FIG. 6 is a clustering system. FIG. 4 is a diagram of an example of a problem that cannot eliminate inter-synchronization interference.
Claims (1)
を並行して処理する並列処理方法において、 各プロセッサは同期ポイント識別子付の同期ポイント到
達信号を出力し、 前記同期ポイント識別子ごとに下位の全プロセッサから
同期ポイント到達信号が出力されたか否かを検出し、 前記同期ポイント到達信号の出力が検出された場合に対
応する識別子付の同期ポイント到達信号を上位のプロセ
ッサに出力し、 最上位のプロセッサは特定の同期ポイント識別子付の同
期ポイント到達信号の出力を検出した場合、前記同期ポ
イント識別子付の待機解除信号を下位の全プロセッサに
放送することを特徴とする並列処理方法。1. A parallel processing method for processing a plurality of processes in parallel using a plurality of processors, wherein each processor outputs a synchronization point arrival signal with a synchronization point identifier, and for each of the synchronization point identifiers, Detecting whether a synchronization point arrival signal is output from the processor, and outputting a synchronization point arrival signal with an identifier corresponding to an output of the synchronization point arrival signal to an upper processor when the output of the synchronization point arrival signal is detected, The method according to claim 1, further comprising, when detecting the output of a synchronization point arrival signal with a specific synchronization point identifier, broadcasting the standby release signal with the synchronization point identifier to all lower processors.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63068135A JP2708172B2 (en) | 1988-03-24 | 1988-03-24 | Parallel processing method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63068135A JP2708172B2 (en) | 1988-03-24 | 1988-03-24 | Parallel processing method |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01241662A JPH01241662A (en) | 1989-09-26 |
| JP2708172B2 true JP2708172B2 (en) | 1998-02-04 |
Family
ID=13365001
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63068135A Expired - Lifetime JP2708172B2 (en) | 1988-03-24 | 1988-03-24 | Parallel processing method |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2708172B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2009023076A1 (en) * | 2007-08-14 | 2009-02-19 | Hewlett-Packard Development Company, L.P. | Synchronization of processors in a multiprocessor system |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CA2437035C (en) | 2001-02-24 | 2009-01-06 | International Business Machines Corporation | Global interrupt and barrier networks |
| JP5239751B2 (en) * | 2008-10-31 | 2013-07-17 | 富士通株式会社 | Inter-node synchronization apparatus, inter-node synchronization method, and inter-node synchronization program |
| JPWO2012127534A1 (en) * | 2011-03-23 | 2014-07-24 | 富士通株式会社 | Barrier synchronization method, barrier synchronization apparatus, and arithmetic processing apparatus |
-
1988
- 1988-03-24 JP JP63068135A patent/JP2708172B2/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2009023076A1 (en) * | 2007-08-14 | 2009-02-19 | Hewlett-Packard Development Company, L.P. | Synchronization of processors in a multiprocessor system |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01241662A (en) | 1989-09-26 |
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