JP2672721B2 - Sense amplifier circuit - Google Patents

Sense amplifier circuit

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JP2672721B2
JP2672721B2 JP3121353A JP12135391A JP2672721B2 JP 2672721 B2 JP2672721 B2 JP 2672721B2 JP 3121353 A JP3121353 A JP 3121353A JP 12135391 A JP12135391 A JP 12135391A JP 2672721 B2 JP2672721 B2 JP 2672721B2
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    • G11C7/062—Differential amplifiers of non-latching type, e.g. comparators, long-tailed pairs

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Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【産業上の利用分野】本発明はセンスアンプ回路に関
し、特にメモリセルのデータ信号を増幅するセンスアン
プに使用する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a sense amplifier circuit, and more particularly to a sense amplifier circuit for amplifying a data signal of a memory cell.

【０００２】[0002]

【従来の技術】従来、バイポーラ、Ｂｉ・ＣＭＯＳ（バ
イポーラ・相補ＭＯＳ）メモリのセンスアンプ回路にお
いては、図１０のような電流検出型のセンスアンプ回路
が用いられていた。図１０において、ＢＬ、／ＢＬ（Ｂ
Ｌの反転信号線を示す）はビット線対であり、メモリセ
ルより読み出したデータが数１０ｍＶのビット線対間電
位差（＝△ＶBL）として出力され、複数（ｎ個）のエミ
ッタ接続した差動アンプ１のバイポーラ対ＱD、ＱD´の
ベースに各々入力されている。トランジスタＱD、ＱD´
のコレクタは共通データ線対／ＤＬ、ＤＬ（／ＤＬはＤ
Ｌの反転信号線）に接続され、ビット線対に出力された
電位差データを、ＱD、ＱD´のエミッタ結合対により電
流差データに変換し、これらをデータ線対ＤＬ、／ＤＬ
に伝達する。バイポーラ対ＱD、ＱD´のエミッタ結合部
と電源（接地）との間には、制御型電流源としてのＮチ
ャネル型ＭＯＳＦＥＴ（ＭＯＳトランジスタ）のドレイ
ン、ソース間が接続され、各ゲートに制御信号ＳＡＥ1
〜nが印加される。ＳＡＥ1〜nのｎ個の信号は、そのう
ちの選択されたビット線に対応する信号のみ活性化
（“Ｈ”つまり高レベル状態）され、他はすべて非活性
（“Ｌ”レベル状態）となっている。したがって、選択
されたビット線に対応するデータのみが、活性化された
上記バイポーラ対の差動アンプ１により電流差データに
変換される。この時データ線に流れる電流ＩDL、／ＩDL
（ＩDLの反転電流）は、上記バイポーラ対の差動アンプ
１の総電流をＩSAとして、2. Description of the Related Art Conventionally, in a sense amplifier circuit of a bipolar or Bi / CMOS (bipolar / complementary MOS) memory, a current detection type sense amplifier circuit as shown in FIG. 10 has been used. In FIG. 10, BL, / BL (B
L indicates an inverted signal line) is a bit line pair, and the data read from the memory cell is output as a potential difference (= ΔV BL ) between the bit line pairs of several tens of mV, and a plurality of (n) emitter-connected differences are output. They are input to the bases of the bipolar pair Q D and Q D ′ of the dynamic amplifier 1, respectively. Transistors Q D , Q D ′
Is a common data line pair / DL, DL (/ DL is D
The potential difference data output to the bit line pair is converted into current difference data by the emitter coupled pair of Q D and Q D ′, and these are connected to the data line pair DL, / DL.
To communicate. A drain and a source of an N-channel MOSFET (MOS transistor) as a controlled current source are connected between the emitter coupling portion of the bipolar pair Q D and Q D ′ and the power supply (ground), and each gate is controlled. Signal SAE 1
~ N is applied. Of the n signals SAE 1 to n , only the signal corresponding to the selected bit line among them is activated (“H”, that is, high level state), and the other signals are all inactivated (“L” level state). ing. Therefore, only the data corresponding to the selected bit line is converted into the current difference data by the activated differential amplifier 1 of the bipolar pair. At this time, the current I DL , / I DL flowing through the data line
(Reversal current of I DL ) is the total current of the differential amplifier 1 of the bipolar pair as I SA ,

【０００３】[0003]

【数１】 (Equation 1)

【０００４】となる。ここでＶTは熱電圧（約２５ｍ
Ｖ：常温）である。しかして差動アンプ１により電流差
データに変換された読み出しデータは、データ線対Ｄ
Ｌ、／ＤＬを経由して共通負荷部２に至る。共通負荷部
２は、一端を電源ＶCCに接続した負荷抵抗対Ｒ、Ｒ´
（Ｒ´＝Ｒ）と、ベースを基準電位ＶREFに共通接続し
エミッタをＤＬ、／ＤＬ、コレクタを負荷抵抗Ｒ、Ｒ´
にそれぞれ接続したバイポーラトランジスタＱC、ＱC´
とで構成される。ここでエミッタ側から見たバイポーラ
トランジスタのインピーダンスは非常に低いので、デー
タ線ＤＬ、／ＤＬは、トランジスタＱC、ＱC´により
「ＶREF−Ｖf」（Ｖfはダイオード順方向電圧）に強固
にクランプされる。このため、読み出し電流によるデー
タ線対の線間の電圧振幅（ＤＬ、／ＤＬ間電圧）△ＶDL
は、数１より[0004] Where V T is the thermal voltage (about 25 m
V: normal temperature). Then, the read data converted into the current difference data by the differential amplifier 1 is the data line pair D.
The common load unit 2 is reached via L and / DL. The common load unit 2 has a pair of load resistors R and R ′ whose one end is connected to the power supply V CC.
(R '= R), the base is commonly connected to the reference potential V REF , the emitter is DL, / DL, the collector is load resistance R, R'.
Bipolar transistor Q C which is connected to, Q C '
It is composed of Here, since the impedance of the bipolar transistor as viewed from the emitter side is very low, the data lines DL, / DL, the transistor Q C, the Q C 'in "V REF -V f" (V f is the diode forward voltage) It is firmly clamped. Therefore, the voltage amplitude between the data line pairs due to the read current (voltage between DL and / DL) ΔV DL
Is from number 1

【０００５】[0005]

【数２】 となり、通常、数１０ｍＶの電圧振幅しか現れない。し
たがってデータ線充放電に要する時間ｔDLは(Equation 2) Therefore, normally, only the voltage amplitude of several tens of mV appears. Therefore, the time t DL required for charging / discharging the data line is

【０００６】[0006]

【数３】 (Equation 3)

【０００７】となり、データ線ＤＬ、／ＤＬ間の電圧振
幅が小さい分、データ線での遅延は小さくなる。したが
って読み出し電流は、データ線ＤＬ、／ＤＬの寄生容量
をほとんど駆動することなく、負荷部に伝達されるた
め、データ線の寄生容量の充放電に起因するデータ伝達
遅延を押さえることが可能である。負荷抵抗部に伝達さ
れた電流差データは、負荷抵抗Ｒ、Ｒ´により、電位差
データＶOUTとして出力される。つまりトランジスタ
ＱC、ＱC´は、クランプ動作してデータ線の寄生容量の
充放電を小ですむようにし、読み出し速度を上げてい
る。Therefore, the delay in the data line becomes smaller because the voltage amplitude between the data lines DL and / DL is smaller. Therefore, the read current is transmitted to the load portion while hardly driving the parasitic capacitances of the data lines DL and / DL, so that it is possible to suppress the data transmission delay due to the charging and discharging of the parasitic capacitances of the data lines. . The current difference data transmitted to the load resistance unit is output as potential difference data V OUT by the load resistances R and R '. That transistor Q C, Q C 'is to avoid a small charge and discharge of the parasitic capacitance of the data lines by clamping operation, and increase the reading speed.

【０００８】さて、最近のメモリ容量の増大に伴い、デ
ータ線の微細化および線長の増大により、データ線の寄
生抵抗ＲDL、ＲDL´が増大する傾向にある。このデータ
線寄生抵抗の増大により、データ線間電圧振幅△ＶDLはWith the recent increase in memory capacity, the miniaturization of data lines and the increase in line length tend to increase the parasitic resistances R DL and R DL ′ of the data lines. Due to the increase of the data line parasitic resistance, the voltage amplitude between data lines ΔV DL is

【０００９】[0009]

【数４】 (Equation 4)

【００１０】となり、データ線を流れる読み出し電流と
データ線の寄生抵抗による電位降下により、データ線寄
生抵抗ＲDL、ＲDL´が無い場合に比較して、数４の第２
項の分だけデータ線対の線間の電圧振幅が大きくなる。
このため、データ線の充放電に費される時間ｔDLはDue to the read current flowing through the data line and the potential drop due to the parasitic resistance of the data line, the second value of the equation 4 is compared with the case where the data line parasitic resistances R DL and R DL ′ are not present.
The voltage amplitude between the lines of the data line pair increases by the number of terms.
Therefore, the time t DL spent charging and discharging the data line is

【００１１】[0011]

【数５】 (Equation 5)

【００１２】となり、この式の第２項の分だけ、データ
線部での遅延が大きくなる。なお、上記数４、数５にお
いて、一方のデータ線の電流をＩDL、他方のデータ線の
電流をＩDL´として「△ＩDL＝ＩDL−ＩDL´」、またＲ
DL＝ＲDL´と考えている。Therefore, the delay in the data line portion increases by the amount corresponding to the second term of this equation. In equations 4 and 5, the current of one data line is I DL and the current of the other data line is I DL ′, “ΔI DL = I DL −I DL ′”, and R
I think DL = R DL '.

【００１３】センスアンプ遅延のデータ線長依存性を図
１１に示す。ここでデータ線の寄生抵抗及び容量は、デ
ータ線長に対しそれぞれ１０Ω／ｍｍ、０．４ＰＦ／ｍ
ｍの割合で増加すると仮定している。データ線長が０ｍ
ｍの場合には約０．２ｎｓであったセンスアンプ遅延
は、２５ｍｍ（１Ｍビット級のメモリを想定した場合）
には、約１．８ｎｓにまで増大する。FIG. 11 shows the data line length dependency of the sense amplifier delay. Here, the parasitic resistance and capacitance of the data line are 10 Ω / mm and 0.4 PF / m, respectively, with respect to the data line length.
It is assumed to increase at a rate of m. Data line length is 0m
Sense amplifier delay was about 0.2 ns for m, 25 mm (assuming 1 Mbit class memory)
To about 1.8 ns.

【００１４】この点に鑑みて、データ線遅延を改善する
試みが幾つかなされてきた。図１２に、本出願の発明者
が提案した特願平１−１８４８０６号の回路を示す。こ
れは、データ線遅延を軽減した半導体装置のセンスアン
プ回路である。これの特徴は、データ線対に階層構造を
持たせることにより、各階層のデータ線長（データ線抵
抗値）の削減を狙ったものである。第１階層のデータ線
対ＤＬ１、／ＤＬ１には、ベースをビット線対に接続し
たバイポーラトランジスタのエミッタ結合差動対（差動
アンプ１）が複数個接続されてており、そのエミッタ結
合部と電源ＶSS（接地）との間に接続されたＮＭＯＳト
ランジスタの電流源のうち、選択されたビット線に対応
するただ１つの電流源が活性化される。エミッタ結合差
動対により、ビット線に現れた電位差データを電流差デ
ータに変換し、第１階層のデータ線対ＤＬ１、／ＤＬ１
に伝達する。このデータ線対に出力された読み出し電流
は、読み出し電流伝達回路を介して第２階層のデータ線
対ＤＬ２、／ＤＬ２に伝達される。読み出し電流伝達回
路１１は、ベースを基準電位ＶREF´に接続し、エミッ
タ、コレクタをそれぞれ第１、第２階層のデータ線に接
続されたバイポーラトランジスタ対で構成されている。
エミッタ側から見たバイポーラトランジスタのインピー
ダンスは低く、第１階層のデータ線対は強固に「ＶREF
´−Ｖf」にクランプされるため、ＤＬ１、／ＤＬ１間
の電圧振幅は小さくなり、データ線対の充放電に起因す
るデータ線部の遅延は抑えられる。また、ＤＬ１、／Ｄ
Ｌ１を流れるデータ線対電流は、単に１つのバイポーラ
トランジスタを介してＤＬ２、／ＤＬ２に伝達されるだ
けなので、伝達時間は非常に速い。ＤＬ２、／ＤＬ２に
は、図１０の場合と同様に共通負荷回路２が接続されて
おり、第２共通データ線対をバイポーラトランジスタに
より強固にクランプし、かつ電流差データを電位差デー
タＶOUTに変換する。In view of this point, several attempts have been made to improve the data line delay. FIG. 12 shows a circuit of Japanese Patent Application No. 1-184806 proposed by the inventor of the present application. This is a sense amplifier circuit of a semiconductor device with reduced data line delay. The characteristic of this is to reduce the data line length (data line resistance value) of each layer by giving the data line pair a hierarchical structure. A plurality of emitter-coupled differential pairs (differential amplifier 1) of bipolar transistors whose bases are connected to bit line pairs are connected to the first-layer data line pairs DL1 and / DL1. Of the current sources of the NMOS transistors connected to the power source V SS (ground), only one current source corresponding to the selected bit line is activated. The potential difference data appearing on the bit line is converted into current difference data by the emitter-coupled differential pair, and the data line pair DL1, DL1 of the first layer is converted.
To communicate. The read current output to the data line pair is transmitted to the second layer data line pair DL2, / DL2 via the read current transmission circuit. The read current transfer circuit 11 is composed of a bipolar transistor pair whose base is connected to the reference potential V REF ′ and whose emitter and collector are connected to the first and second hierarchical data lines, respectively.
The impedance of the bipolar transistor as seen from the emitter side is low, and the data line pair of the first layer is firmly "V REF
Since the voltage is clamped to ‘−V f ’, the voltage amplitude between DL1 and / DL1 becomes small, and the delay of the data line portion due to the charging / discharging of the data line pair is suppressed. Also, DL1, / D
Since the data line pair current flowing through L1 is simply transmitted to DL2 and / DL2 via one bipolar transistor, the transmission time is very fast. The common load circuit 2 is connected to DL2 and / DL2 as in the case of FIG. 10, the second common data line pair is firmly clamped by the bipolar transistor, and the current difference data is converted into the potential difference data V OUT . To do.

【００１５】この回路方式の長所の１つは、データ線対
を階層構造とすることにより、第１データ線対の線長を
短くすることができ、第１データ線対の寄生抵抗、寄生
容量を大幅に低減し、データ線遅延を大きく削減するこ
とが可能である。また第２階層のデータ線も配置によっ
ては、配線長が短くてすみ、配線抵抗は小さく、かつ容
量は、読み出し電流伝達回路に用いられるバイポーラト
ランジスタのコレクタ容量が伝達回路の個数分付加され
るだけなので、データ線容量もかなり小さくて済む。し
たがって第２データ線部での遅延も小さくできるため、
総合的にみて、全データ線遅延は大きく改善されること
になる。１Ｍビット・メモリ級を想定したシミュレーシ
ョンでは、本方式を用いると、センスアンプ遅延が約
１．１ｎｓとなり、従来方の遅延に対し、０．７ｎｓ
（３９％）高速化が可能である。また本方式のもう１つ
の利点は、データ線に階層構造を持たせているにもかか
わらず、複数の第１データ線対に接続されている多数の
エミッタ結合差動対のうち、ただ１つだけ活性化すれば
よいので、差動アンプ部１での消費電流は、従来型とほ
ぼ同じで済むということである。One of the advantages of this circuit system is that the data line pair has a hierarchical structure, whereby the line length of the first data line pair can be shortened, and the parasitic resistance and parasitic capacitance of the first data line pair can be reduced. Can be significantly reduced, and the data line delay can be greatly reduced. Also, depending on the layout, the data line of the second layer may have a short wiring length, a small wiring resistance, and the capacitance is only the collector capacitance of the number of transmission circuits added to the collector capacitance of the bipolar transistor used in the read current transmission circuit. Therefore, the data line capacity can be quite small. Therefore, the delay in the second data line section can be reduced,
Overall, the total data line delay will be greatly improved. In a simulation assuming a 1Mbit memory class, when this method is used, the sense amplifier delay is about 1.1ns, which is 0.7ns compared to the conventional delay.
(39%) Higher speed is possible. Another advantage of this method is that only one of a large number of emitter-coupled differential pairs connected to a plurality of first data line pairs is used, even though the data lines have a hierarchical structure. This means that the current consumption in the differential amplifier unit 1 can be almost the same as that of the conventional type because it is only necessary to activate it.

【００１６】しかしながら図１２での方式では、２つの
基準電位ＶREF、ＶREF´が必要であるばかりか、バイポ
ーラ回路が３段シリーズ接続されているため、電源電圧
マージンが、図１０の従来型よりも電圧Ｖf分だけ悪い
という欠点がある。微細化したＣＭＯＳを用いたＢｉ・
ＣＭＯＳ（バイポーラ・ＣＭＯＳ）メモリなどにおいて
は、電源電圧がスケールダウンしていく傾向にあるが、
この様な場合には、本タイプのセンスアンプ回路は、実
用上使用できないということになる。However, in the system shown in FIG. 12, not only two reference potentials V REF and V REF ′ are required, but also since the bipolar circuits are connected in three-stage series, the power supply voltage margin is the same as that of the conventional type shown in FIG. There is a drawback that it is worse than the voltage by V f . Bi using miniaturized CMOS
In CMOS (bipolar / CMOS) memories and the like, the power supply voltage tends to scale down.
In such a case, this type of sense amplifier circuit cannot be practically used.

【００１７】図１０の欠点を改善する別の試みとして、
文献（ＩＥＥＥ ＪＯＵＲＮＡＬＯＦ ＳＯＬＩＤ−Ｓ
ＴＡＴＥ ＣＩＲＣＵＩＴＳ． ＶＯＬ．２５，ＮＯ．
５，ＯＣＴＯＢＥＲ １９９０ ＰＰ１０５７〜１０６
２）に示されている図１３のものがある。このセンスア
ンプ回路は図１０の回路のデータ線対間に抵抗ＲEQを接
続し、これにバイパス電流を流して、データ線対を常に
イコライズすることを特徴とする。この場合、共通負荷
回路２に伝達されるデータ線対電流ＩDL、ＩDL´はAs another attempt to improve the drawbacks of FIG.
Reference (IEEE JOURNAL OF SOLID-S
TATE CIRCUITS. VOL. 25, NO.
5, OCTOBER 1990 PP1057-106
2) shown in FIG. This sense amplifier circuit is characterized in that a resistor R EQ is connected between the data line pair of the circuit of FIG. 10 and a bypass current is passed through the resistor R EQ to constantly equalize the data line pair. In this case, the data line pair currents I DL and I DL ′ transmitted to the common load circuit 2 are

【００１８】[0018]

【数６】 (Equation 6)

【００１９】となるため（ＩEQはＲEQを流れるバイパス
電流）、データ線対を流れる電流差が小さくなり、デー
タ線抵抗ＲDLによるデータ線対間電圧ＶDLは以下のよう
に小さくなる。[0019]. Therefore (I EQ bypass current through R EQ), a current difference flowing through the data line pair is reduced, the data line resistance R DL voltage V DL between data line pairs by the smaller as follows.

【００２０】[0020]

【数７】 (Equation 7)

【００２１】ここで△ＩDLOは図１０の場合のデータ線
電流差である。したがって、数７の式の第３項分だけデ
ータ線対電圧振幅は小さくなり、データ線部での遅延は
小さくなる。図１４に、図１３の構成の１Ｍビットメモ
リを想定したデータ線対、データ線間電圧振幅のＲEQの
コンダクタンス依存性を示す。すなわちＲEQのコンダク
タンスを大きくすることにより、つまりＩEQの増加によ
り、データ線対間の電圧振幅が減少していることが分か
る。しかし同時にセンスアンプ出力振幅△ＶOUTも、Here, ΔI DLO is the data line current difference in the case of FIG. Therefore, the data line-to-voltage amplitude is reduced by the third term of the equation (7), and the delay in the data line portion is reduced. FIG. 14 shows the conductance dependence of R EQ of the data line pair and the voltage amplitude between the data lines assuming the 1 Mbit memory having the configuration of FIG. That is, it can be seen that the voltage amplitude between the data line pair is decreased by increasing the conductance of R EQ , that is, by increasing I EQ . However, at the same time, the sense amplifier output amplitude ΔV OUT is also

【００２２】[0022]

【数８】 (Equation 8)

【００２３】にて明らかなように、この式の第２項分だ
け小さくなるという問題が生じる。ここで共通負荷回路
２の負荷抵抗Ｒ、Ｒ´の値を調整（大きくする）ことに
より、出力振幅△ＶOUTを一定に保つことができる。出
力振幅一定の状態でのセンス遅延とＲEQのコンダクタン
スとの関係を図１５に示す。この図から、ＲEQのコンダ
クタンスを大きくし、データ線対の電圧振幅を小さくす
ることにより、センス遅延は、最大１．１ｎｓと大きく
改善する。しかしＲEQのコンダクタンスが一定以上大き
くなると、共通負荷回路２のバイポーラトランジスタが
飽和してしまうという問題がある。これは共通負荷回路
２に伝達される読み出し電流の総和が、常にセンスアン
プの総電流（センスアンプの相補電流の和）ＩSAである
ことに起因している。したがってＲEQを高コンダクタン
ス状態にした場合は、負荷抵抗Ｒ、Ｒ´の値を増大（出
力ＯＵＴでの利得を所定に確保するため）させることに
より、出力振幅の中心電圧が低電圧側にシフトしてしま
い、トランジスタＱC、ＱC´の飽和を引き起こす。また
共通負荷２に近い側の差動アンプ１を活性化した場合に
は、等価的にイコライズ抵抗の値が「ＲEQ＋２ＲDR」と
なるため、電流ＩEQが減少し、数８により、出力振幅△
ＶOUTが増大する。この時クランプ用のトランジスタ
ＱC、ＱC´はさらに飽和動作しやすくなるため、ＲEQの
コンダクタンスは余り大きく出来ず、センスアンプ遅延
の改善度は余り大きくできないという問題があった。As is clear from the above, there arises a problem that it becomes smaller by the second term of this equation. The output amplitude ΔV OUT can be kept constant by adjusting (increasing) the values of the load resistances R and R ′ of the common load circuit 2. FIG. 15 shows the relationship between the sense delay and the conductance of R EQ when the output amplitude is constant. From this figure, by increasing the conductance of R EQ and decreasing the voltage amplitude of the data line pair, the sense delay is greatly improved to 1.1 ns at maximum. However, when the conductance of R EQ becomes larger than a certain level, there is a problem that the bipolar transistor of the common load circuit 2 is saturated. This is because the sum of the read currents transmitted to the common load circuit 2 is always the total current of the sense amplifiers (sum of complementary currents of the sense amplifiers) I SA . Therefore, when R EQ is in the high conductance state, the center voltage of the output amplitude is shifted to the low voltage side by increasing the values of the load resistors R and R ′ (to ensure the gain at the output OUT to a predetermined value). and will, the transistor Q C, causing the saturation of Q C '. Further, when the differential amplifier 1 on the side closer to the common load 2 is activated, the equalizing resistance value becomes “R EQ + 2R DR ”, so that the current I EQ decreases, and the output from Equation 8 is obtained. Amplitude △
V OUT increases. At this time, the clamp transistors Q C and Q C ′ are more likely to perform the saturation operation, so that the conductance of R EQ cannot be increased so much and the improvement of the sense amplifier delay cannot be increased very much.

【００２４】[0024]

【発明が解決しようとする課題】本発明は上記実情に鑑
みてなされたもので、電源電圧、動作マージンを落とす
ことなく、最近のデータ線長の増加に伴うデータ線部分
での信号遅延の問題を改善したセンスアンプ回路を提供
することを目的とする。SUMMARY OF THE INVENTION The present invention has been made in view of the above-mentioned circumstances, and there is a problem of signal delay in the data line portion due to the recent increase in the data line length without lowering the power supply voltage and the operating margin. It is an object of the present invention to provide a sense amplifier circuit that improves.

【００２５】[0025]

【課題を解決するための手段と作用】本発明は、複数の
ビット線対と、該ビット線対をそれぞれ差動入力とする
複数の差動アンプ回路と、該複数の差動アンプ回路の共
通負荷回路と、前記複数の差動アンプ回路に接続される
データ線対と、前記共通負荷回路とデータ線対との間に
設けられた第１のデータ線クランプ回路と、前記データ
線対において一方のデータ線と他方のデータ線との間の
電圧振幅を小さくする第２のデータ線クランプ回路とを
具備したことを特徴とする。SUMMARY OF THE INVENTION According to the present invention, a plurality of bit line pairs, a plurality of differential amplifier circuits each having the bit line pair as a differential input, and a plurality of common differential amplifier circuits are provided. A load circuit, a data line pair connected to the plurality of differential amplifier circuits, a first data line clamp circuit provided between the common load circuit and the data line pair, and one of the data line pairs And a second data line clamp circuit for reducing the voltage amplitude between the data line and the other data line.

【００２６】すなわち本発明は、データ線対に第２のデ
ータ線クランプ回路を設けて、データ線対の電圧振幅を
小さくし、センス遅延時間の縮小を図る。また例えば図
１２のような階層構造は取らずに済むようにして、電源
電圧マージンの低下を防ぐ。また第２のクランプ回路か
らデータ線に給電するようにしたことにより、データ線
対の電圧振幅小としたときに出力利得を上げるため、共
通負荷回路の負荷抵抗値を上げても、第１のデータ線ク
ランプ回路のトランジスタには飽和が生じないようにす
る。That is, according to the present invention, the second data line clamp circuit is provided in the data line pair to reduce the voltage amplitude of the data line pair and to reduce the sense delay time. Further, for example, the hierarchical structure as shown in FIG. 12 is not necessary to prevent the power supply voltage margin from decreasing. Further, by supplying power to the data line from the second clamp circuit, the output gain is increased when the voltage amplitude of the data line pair is small. Therefore, even if the load resistance value of the common load circuit is increased, Saturation should not occur in the transistors of the data line clamp circuit.

【００２７】[0027]

【実施例】以下図面を参照して本発明の実施例を説明す
る。図１は同実施例の要部の構成図、図２は同構成の具
体例であるが、これらは図１０、図１３の従来例と対応
させた場合の例であるから、対応箇所には同一符号を用
いる。図においてデータ線振幅検知回路２１は、データ
線ＤＬ、／ＤＬの信号振幅をモニターし、データ線対の
線間電圧振幅が増大しないように制御型電流源回路２２
を制御する。この回路２２は回路２１からの信号に応じ
てクランプ電流ＩCL1、ＩCL2（これらの総和値がＩCL）
を制御する。すなわちデータ線クランプ回路２３は、デ
ータ線対間の電圧振幅△ＶDLをモニターしながら、低電
位側のデータ線の電位が下がり過ぎないようにクランプ
電流（ＩCL1またはＩCL2）を流してデータ線電流（ＩDL
または／ＩDL）を減らす。さらに具体的には、データ線
対のうち、低い電圧（つまり読み出し電流が多く流れて
いる方）のデータ線に多量の補償（クランプ）用電流を
流し、高い電圧（つまり読み出し電流が少ない方）のデ
ータ線に少量の補償（クランプ）用電流を流すように行
われる。これによりクランプ回路２３は、データ線対を
流れて共通負荷回路２に伝達するデータ線電流を減少す
ることが可能である。したがってデータ線対の電圧振幅
の減少、それに伴うデータ線遅延の減少などが期待でき
る。Embodiments of the present invention will be described below with reference to the drawings. FIG. 1 is a configuration diagram of a main part of the same embodiment, and FIG. 2 is a specific example of the same configuration. However, since these are examples corresponding to the conventional examples of FIG. 10 and FIG. The same code is used. In the figure, a data line amplitude detection circuit 21 monitors the signal amplitudes of the data lines DL and / DL and controls the current source circuit 22 so that the line voltage amplitude of the data line pair does not increase.
Control. This circuit 22 has clamp currents I CL1 and I CL2 (the sum of these is I CL ) according to the signal from the circuit 21.
Control. That is, the data line clamp circuit 23 monitors the voltage amplitude ΔV DL between the pair of data lines and applies a clamp current (I CL1 or I CL2 ) so that the potential of the data line on the low potential side does not drop too much. Line current (I DL
Or reduce / I DL ). More specifically, in the data line pair, a large amount of compensation (clamping) current is applied to the low voltage data line (that is, the one where the read current is large) and the high voltage (that is, the one where the read current is small). It is performed so that a small amount of compensation (clamping) current flows through the data line. As a result, the clamp circuit 23 can reduce the data line current that flows through the data line pair and is transmitted to the common load circuit 2. Therefore, it can be expected that the voltage amplitude of the data line pair is reduced and the data line delay is reduced accordingly.

【００２８】図２において、ベースをデータ線対ＤＬ、
／ＤＬ、エミッタを相互接続したバイポーラトランジス
タＴ１、Ｔ２とそのエミッタ結合部と電源（接地）との
間に電流源Ｔ３を接続している。バイポーラトランジス
タ対Ｔ１、Ｔ２のコレクタはそれぞれＰＭＯＳトランジ
スタのカレントミラー（電流複製）回路２５、２６の入
力側に接続され、ミラー回路２５、２６の出力側は、そ
れぞれデータ線対に接続されている。結局トランジスタ
Ｔ１、Ｔ２の入力（ベース）と出力（コレクタ）は、カ
レントミラー回路２５、２６を介してクロスカップル接
続されている。In FIG. 2, the base is the data line pair DL,
/ DL, a current source T3 is connected between the bipolar transistors T1 and T2 whose emitters are connected to each other and the emitter coupling portion and the power supply (ground). The collectors of the bipolar transistor pair T1 and T2 are connected to the input sides of the current mirror (current duplication) circuits 25 and 26 of the PMOS transistors, respectively, and the output sides of the mirror circuits 25 and 26 are connected to the data line pairs, respectively. After all, the inputs (bases) and outputs (collectors) of the transistors T1 and T2 are cross-coupled via the current mirror circuits 25 and 26.

【００２９】以上の構成において、データ線電流、デー
タ線抵抗（ＲDL＝ＲDL´としている）により生じるデー
タ線対間の電圧振幅の増大をエミッタ結合差動部Ｔ１、
Ｔ２で検知し、データ線電位が高い（データ線電流が少
ない方）のデータ線に接続されているバイポーラトラン
ジスタに差動部電流ＩCLの内の大部分が流れる。この電
流は、カレントミラー回路２５または２６により、ドラ
イバ側からデータ線電位が低い方（データ線電流が多い
方）のデータ線にエコー（電流複製）される。したがっ
て、データ線を流れ共通負荷部２に達するデータ線電流
は、In the above structure, an increase in the voltage amplitude between the data line pair caused by the data line current and the data line resistance ( assuming R DL = R DL ′) is caused by the emitter-coupled differential section T1.
Most of the differential portion current I CL flows in the bipolar transistor connected to the data line having a high data line potential (the one having a small data line current) detected at T2. This current is echoed (current duplicated) from the driver side to the data line having the lower data line potential (the one having the larger data line current) by the current mirror circuit 25 or 26. Therefore, the data line current flowing through the data line and reaching the common load unit 2 is

【００３０】[0030]

【数９】 となり、データ線対間の電圧振幅△ＶDLは次式のように
小さくなる。(Equation 9) Therefore, the voltage amplitude ΔV DL between the data line pair becomes smaller as in the following equation.

【００３１】[0031]

【数１０】 (Equation 10)

【００３２】ここで△ＩDLOは、“Ｌ”レベル側のデー
タ線電流と“Ｈ”レベル側のデータ線電流との差であ
る。すなわち本実施例の場合も、従来（図１３）の場合
と同様に、データ線電流の減少に伴い、データ線対間電
圧振幅、センスアンプ出力振幅（ＯＵＴの出力ＶOUT）
が減少する。したがってセンスアンプ出力ＶOUTを増大
するには、負荷抵抗Ｒ、Ｒ´を大きくすればよい。Here, ΔI DLO is the difference between the "L" level side data line current and the "H" level side data line current. That is, also in the case of the present embodiment, as in the conventional case (FIG. 13), as the data line current decreases, the voltage amplitude between the data line pair and the sense amplifier output amplitude (OUT output V OUT )
Decrease. Therefore, to increase the sense amplifier output V OUT , the load resistances R and R'can be increased.

【００３３】図２において、１Ｍビットメモリを想定し
たセンスアンプ遅延と、クランプ回路２３のエミッタ結
合差動電流ＩCLとの関係を示したのが図３である。すな
わちＩCLを増大していくとセンスアンプ遅延は減少して
いくが、あるところ以上にＩCLを増大させると、共通負
荷回路２の負荷抵抗Ｒ、Ｒ´の値の増加とトランジスタ
ＱC、ＱC´のコレクタ容量とによるＣＲ遅延が大きくな
り、センス遅延が悪化する。したがって最適ＩCLが存在
し、センス遅延は、１．８ｎｓから１．１ｎｓへと０．
７ｎｓ（３９％）の高速化が可能となる。また、出力振
幅小化によるセンスアンプ出力振幅小化を補償するため
に、負荷抵抗Ｒ、Ｒ´の値を大きくしても、従来の図１
３のようにバイポーラトランジスタＱC、ＱC´の飽和は
起こらない。このことを示したのが図４で、矢印ａは、
クランプにより電圧振幅を小とすることを示し、矢印ｂ
は該振幅小になったのを、負荷抵抗Ｒ、Ｒ´の値を大と
して、出力振幅を再度大きくし直すことを示す。ｃは、
クランプトランジスタ（ＱC、ＱC´）の飽和領域を示
す。すなわち図２の共通負荷回路２に伝達されるデータ
線電流の総和が「ＩSA−ＩCL」となってクランプ回路２
３の差動部電流分だけ減少するため、センスアンプ出力
の振幅の中間ポテンシャル値が、矢印ａのごとく上方へ
シフトすることによる。これは、データ線電流の総和が
一定で、出力振幅の中間値が変化しない従来例（図１
３）とは、本質的に異なることである。つまりデータ線
対間に関し、データ線対間電圧振幅を縮小化する補償電
流がデータ線対全体に渡り流れる図１３の従来例と、ク
ランプ回路２３からデータ線クランプ電流を供給するこ
とにより、図２のごとくデータ線をクランプすることの
違いである。したがって、ＯＵＴの出力振幅拡大のた
め、負荷抵抗Ｒ、Ｒ´の値を大きくしても、（図１３で
は図４のごとく飽和しやすかったものが、）図２ではセ
ンスアンプ出力が高い電圧（ポテンシャル）で振幅する
ため、トランジスタＱC、ＱC´の飽和は起こりにくい。
選択された差動アンプ１が共通負荷回路２の近傍であっ
ても、トランジスタＱC、ＱC´の飽和は起こりにくいと
いう長所がある。またクランプ回路２３を設けたことに
より、ビット線対のデータが反転した場合に、データ線
はデータが反転するまではデータ線のリカバリーを加速
することが可能なため、センス遅延は大きく改善され
る。FIG. 3 shows the relationship between the delay of the sense amplifier assuming a 1 Mbit memory and the emitter-coupled differential current I CL of the clamp circuit 23 in FIG. That I the CL continue to increase the sense amplifier delay decreases but, increasing the I CL beyond a certain point, the load resistance R of the common load circuit 2, increases the transistor Q C values of R', CR delay due to the collector capacitance of Q C 'is increased, the sense delay is deteriorated. Therefore, there is an optimum I CL , and the sense delay is from 0.8 ns to 1.1 ns.
Higher speed of 7 ns (39%) is possible. In addition, even if the values of the load resistors R and R ′ are increased in order to compensate for the decrease in the output amplitude of the sense amplifier due to the decrease in the output amplitude, the conventional configuration shown in FIG.
Bipolar transistor Q C as 3, saturated Q C 'does not occur. This is shown in FIG. 4, and the arrow a is
Shows that the voltage amplitude is made small by clamping, and arrow b
Indicates that the amplitude becomes small, but the values of the load resistors R and R'are made large and the output amplitude is made large again. c is
Clamp transistor (Q C, Q C ') shows a saturation region of the. That is, the sum of the data line currents transmitted to the common load circuit 2 in FIG. 2 becomes “I SA −I CL ” and the clamp circuit 2
This is because the intermediate potential value of the amplitude of the output of the sense amplifier shifts upward as indicated by the arrow a, because it decreases by the current of the differential portion of 3. This is a conventional example in which the total sum of the data line currents is constant and the intermediate value of the output amplitude does not change (see FIG.
3) is essentially different. That is, regarding the data line pair, by supplying the data line clamp current from the conventional example of FIG. 13 in which a compensating current for reducing the voltage amplitude between the data line pairs flows over the entire data line pair, FIG. The difference is that the data line is clamped like. Therefore, even if the values of the load resistances R and R'are increased to increase the output amplitude of OUT (although it was easy to saturate as in FIG. 4 in FIG. 13), in FIG. to amplitude potential), transistor Q C, saturated Q C 'is less likely to occur.
Also the differential amplifier 1 which is selected is in the vicinity of the common load circuit 2 is advantageous in that the transistor Q C, Q C 'Saturated unlikely. Further, by providing the clamp circuit 23, when the data of the bit line pair is inverted, the data line can accelerate the recovery of the data line until the data is inverted, so that the sense delay is greatly improved. .

【００３４】図５は、本発明の異なる実施例で、変更し
た部分のみを示してある。これは、データ線／ＤＬ、Ｄ
Ｌと電源（接地）ＶSSとの間に、それぞれアイドリング
用の定電流源４１、４２を付加した例である。センスア
ンプ回路の高速化と同時に、低消費電力化を図る場合に
は、チップ非選択時またはデータ書き込み時などに、エ
ミッタ結合差動部のすべてを非選択にする場合がある。
この場合には、共通データ線がクランプ用電流により電
位が上がり過ぎたりし、次のアクセス時に読み出し速度
が劣化する可能性がある。この点を考慮して、トランジ
スタ４１、４２により、常に共通データ線にプルダウン
用のアイドリング電流を流しておくものである。図６
は、前記クランプ回路２３のカレントミラー回路２５、
２６を、ＰＮＰ型のバイポーラ・カレントミラー回路２
５´、２６´とした例である。FIG. 5 shows a different embodiment of the present invention and shows only the changed portion. This is the data line / DL, D
This is an example in which constant current sources 41 and 42 for idling are respectively added between L and the power supply (ground) V SS . To reduce the power consumption as well as the speed of the sense amplifier circuit, all the emitter-coupled differential units may be deselected when the chip is not selected or when data is written.
In this case, the potential of the common data line rises too much due to the clamping current, and the read speed may deteriorate during the next access. In consideration of this point, the transistors 41 and 42 always supply a pull-down idling current to the common data line. FIG.
Is a current mirror circuit 25 of the clamp circuit 23,
26 is a PNP type bipolar current mirror circuit 2
5'and 26 'are examples.

【００３５】図７は、本発明の異なる実施例である。陰
極を相互に接続し、陽極をデータ線対に接続したダイオ
ード対５１、５２を設け、その陰極と接地との間に定電
流源５３を設け、各ダイオードの陽極と電源ＶCCとの間
にそれぞれ定電流源５４、５５を設けている。これは、
データ線電流、データ線抵抗により生じるデータ線間電
圧振幅の増大を陰極結合差動部で検出し、データ線電位
が高い（データ線電流が少ない）方のデータ線に接続さ
れているダイオードにＩCLのうちの大部分の電流が流れ
る。これにより、データ線対を流れ、共通負荷回路２に
伝達されるデータ線電流は、FIG. 7 is a different embodiment of the present invention. A pair of diodes 51 and 52 having cathodes connected to each other and anodes connected to data line pairs are provided, a constant current source 53 is provided between the cathodes and ground, and an anode of each diode and a power supply V CC are provided. Constant current sources 54 and 55 are provided respectively. this is,
An increase in the amplitude of the voltage between the data lines caused by the data line current and the data line resistance is detected by the cathode-coupled differential unit, and the diode connected to the data line with the higher data line potential (lower data line current) is I Most of the CL current flows. As a result, the data line current flowing through the data line pair and transmitted to the common load circuit 2 is

【００３６】[0036]

【数１１】 [Equation 11]

【００３７】となり、第２項の電流成分×データ線抵抗
分だけ、データ線間の電圧振幅は縮小される。したがっ
て、データ線部での遅延は、図２の実施例と同様に改善
される。この実施例では、データ線電位差の検知からク
ランプ電流への帰還速度が図２のようなカレントミラー
回路を経由しない分だけ高速になるため、アドレス・ス
キューなどにより発生する一時的に不確定なデータを出
力する際の誤動作が起こりにくい。Therefore, the voltage amplitude between the data lines is reduced by the current component of the second term × data line resistance. Therefore, the delay in the data line section is improved as in the embodiment of FIG. In this embodiment, the feedback speed from the detection of the potential difference of the data line to the clamp current is high because it does not pass through the current mirror circuit as shown in FIG. 2, so that temporarily uncertain data generated due to address skew or the like. Malfunctions when outputting is unlikely to occur.

【００３８】図８は、図７の具体例である。ここでは定
電流源にＭＯＳトランジスタ５４´、５５´を用い、そ
れらのゲートに基準電圧ＶREF1を印加している。また、
アイドリング電流源４１、４２を用い、これらのゲート
に基準電圧ＶREF2を印加しており、その点では図５、図
６の場合と対応している。図９は、定電流源６１〜６５
をバイポーラトランジスタで形成している。FIG. 8 is a specific example of FIG. Here, MOS transistors 54 'and 55' are used as the constant current source, and the reference voltage V REF1 is applied to their gates. Also,
The idling current sources 41 and 42 are used, and the reference voltage V REF2 is applied to these gates, which corresponds to the cases of FIGS. 5 and 6. FIG. 9 shows constant current sources 61 to 65.
Is formed of a bipolar transistor.

【００３９】なお、本発明は実施例のみに限られず、種
々の応用が可能である。例えば、本発明によるクランプ
回路は、共通データ線上で、共通負荷回路から最も離れ
た場所に配置するのが望ましい。また、同一データ線上
で複数のクランプ回路を配置してもよい。The present invention is not limited to the embodiments, and various applications are possible. For example, the clamp circuit according to the present invention is preferably arranged on the common data line at a position farthest from the common load circuit. Also, a plurality of clamp circuits may be arranged on the same data line.

【００４０】[0040]

【発明の効果】以上説明したごとく本発明によれば、回
路の電源電圧および動作マージンを悪化させることな
く、データ線抵抗によるデータ遅延の問題をし、センス
アンプの動作を高速化できるなどの利点がある。As described above, according to the present invention, it is possible to solve the problem of data delay due to the data line resistance and speed up the operation of the sense amplifier without deteriorating the power supply voltage and the operating margin of the circuit. There is.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明の実施例の概略的構成図。FIG. 1 is a schematic configuration diagram of an embodiment of the present invention.

【図２】本発明の実施例の具体的回路図。FIG. 2 is a specific circuit diagram of an embodiment of the present invention.

【図３】本発明の他の実施例の要部回路図。FIG. 3 is a circuit diagram of a main part of another embodiment of the present invention.

【図４】本発明の他の実施例の要部回路図。FIG. 4 is a circuit diagram of a main part of another embodiment of the present invention.

【図５】本発明の他の実施例の要部回路図。FIG. 5 is a main part circuit diagram of another embodiment of the present invention.

【図６】本発明の他の実施例の要部回路図。FIG. 6 is a circuit diagram of a main part of another embodiment of the present invention.

【図７】本発明の他の実施例の要部回路図。FIG. 7 is a circuit diagram of a main part of another embodiment of the present invention.

【図８】本発明の他の実施例の要部回路図。FIG. 8 is a circuit diagram of a main part of another embodiment of the present invention.

【図９】本発明の他の実施例の要部回路図。FIG. 9 is a circuit diagram of a main part of another embodiment of the present invention.

【図１０】従来のセンスアンプ回路図。FIG. 10 is a conventional sense amplifier circuit diagram.

【図１１】図１０の特性図。11 is a characteristic diagram of FIG.

【図１２】従来のセンスアンプ回路図。FIG. 12 is a conventional sense amplifier circuit diagram.

【図１３】従来のセンスアンプ回路図。FIG. 13 is a conventional sense amplifier circuit diagram.

【図１４】図１３の特性図。14 is a characteristic diagram of FIG.

【図１５】図１３の特性図。FIG. 15 is a characteristic diagram of FIG.

【符号の説明】[Explanation of symbols]

１…差動アンプ、２…共通負荷回路、２１…データ線振
幅検知回路、２２…制御型電流源、２３…クランプ回
路、２５、２６…カレントミラー（電流複製）回路、５
１、５２…ダイオード、５１〜５３…定電流源、ＢＬ、
／ＢＬ…ビット線対、ＤＬ、／ＤＬ…データ線対、Ｒ、
Ｒ´…負荷抵抗、ＲDL、ＲDL´…寄生抵抗、Ｔ１、Ｔ２
…バイポーラ差動対、Ｔ３…定電流源トランジスタ。DESCRIPTION OF SYMBOLS 1 ... Differential amplifier, 2 ... Common load circuit, 21 ... Data line amplitude detection circuit, 22 ... Control type current source, 23 ... Clamp circuit, 25, 26 ... Current mirror (current duplication) circuit, 5
1, 52 ... Diodes, 51-53 ... Constant current source, BL,
/ BL ... Bit line pair, DL, / DL ... Data line pair, R,
R '... load resistance, R DL , R DL ' ... parasitic resistance, T1, T2
… Bipolar differential pair, T3… Constant current source transistor.

Claims (19)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】 複数のビット線対それぞれの電位を増幅
する複数の差動アンプ回路と、上記複数の差動アンプ回
路の共通負荷として作用する共通負荷回路と、上記複数
の差動アンプ回路に接続されたデータ線対と、上記共通
負荷回路と上記データ線対との間に接続され上記データ
線対の電位をクランプする第１のデータ線クランプ回路
と、上記データ線対の電圧振幅を小さくする第２のデー
タ線クランプ回路とを具備したことを特徴とするセンス
アンプ回路。1. The potential of each of a plurality of bit line pairs is amplified.
A plurality of differential amplifier circuits and a common load circuit acting as a common load of the plurality of differential amplifier circuits, and the data line pair connected to said plurality of differential amplifier circuits, the common load circuit and the data The above data is connected between the line pair
A sense amplifier circuit comprising : a first data line clamp circuit that clamps a potential of a line pair; and a second data line clamp circuit that reduces a voltage amplitude of the data line pair . 【請求項２】 前記複数の差動アンプ回路のそれぞれ
が、前記データ線対の一方にコレクタが接続され前記複
数のビット線対の対応するビット線対の一方のビット線
にベースが接続された第１のバイポーラトランジスタ
と、前記データ線対の他方にコレクタが接続され前記複
数のビット線対の対応するビット線対の他方のビット線
にベースが接続され上記第１のバイポーラトランジスタ
のエミッタにエミッタが接続された第２のバイポーラト
ランジスタと、電流通路が上記第１及び第２のバイポー
ラトランジスタの両エミッタと接地電位との間に接続さ
れゲートに制御信号を受けるＭＯＳＦＥＴとを含んで構
成されていることを特徴とする請求項１に記載のセンス
アンプ回路。2. Each of the plurality of differential amplifier circuits
The collector is connected to one of the data line pairs,
One bit line of the corresponding bit line pair of the number bit line pair
First bipolar transistor whose base is connected to
And a collector is connected to the other of the pair of data lines
The other bit line of the corresponding bit line pair of the number bit line pair
A base connected to the first bipolar transistor
Second bipolar transistor having an emitter connected to the emitter of
The transistor and the current path have the above-mentioned first and second bipolar components.
Connected between both emitters of the transistor and ground potential.
And a MOSFET receiving a control signal at its gate.
The sense amplifier circuit according to claim 1, wherein the sense amplifier circuit is formed. 【請求項３】 前記共通負荷回路が一対の負荷トランジ
スタを含んで構成されていることを特徴とする請求項１
に記載のセンスアンプ回路。3. The common load circuit comprises a pair of load transistors.
2. A structure including a star.
The sense amplifier circuit described in. 【請求項４】 前記第１のデータ線クランプ回路が、そ
れぞれのコレクタ、エミッタ間が前記共通負荷回路と対
応する前記データ線対との間に接続され各ベースに基準
電位が供給される一対のバイポーラトランジスタを含ん
で構成されていることを特徴とする請求項１に記載のセ
ンスアンプ回路。 4. The first data line clamp circuit comprises:
The common load circuit is paired between the collector and the emitter.
Connected between the corresponding data line pair and reference to each base
Includes a pair of bipolar transistors supplied with potential
The sense amplifier circuit according to claim 1, wherein the sense amplifier circuit is configured by: 【請求項５】 前記第２のデータ線クランプ回路が、前
記データ線対間の電圧振幅を検出する検出手段と、前記
データ線対間の電圧振幅が増加することを防止するため
に上記検出手段の出力に基づいて前記データ線対に流れ
る電流量を制御する制御型電流源とを含んで構成されて
いることを特徴とする請求項１に記載のセンスアンプ回
路。 5. The second data line clamp circuit comprises :
A detecting means for detecting a voltage amplitude between the data line pair;
To prevent the voltage swing between the data line pair from increasing
To the data line pair based on the output of the detection means
And a controlled current source for controlling the amount of current
The sense amplifier circuit according to claim 1, wherein: 【請求項６】 前記第２のデータ線クランプ回路が、前
記データ線対間の電圧振幅を検出する検出手段と、前記
データ線対のうち低電位に設定された方の データ線に大
きな値の補償電流を供給しかつ前記データ線対のうち高
電位に設定された方のデータ線に小さな値の補償電流を
供給するために上記検出手段の出力に基づいて前記デー
タ線対に流れる電流量を制御する制御型電流源とを含ん
で構成されていることを特徴とする請求項１に記載のセ
ンスアンプ回路。 6. The second data line clamp circuit comprises :
A detecting means for detecting a voltage amplitude between the data line pair;
Large data line of the person who set the low potential of the data line pairs
Supply a compensation current of a desired value and
Apply a small value of compensation current to the data line that is set to the potential.
Based on the output of the detection means for supplying
A controlled current source for controlling the amount of current flowing through the pair of
The sense amplifier circuit according to claim 1, wherein the sense amplifier circuit is configured by: 【請求項７】 前記第２のデータ線クランプ回路が、前
記データ線対上で、前記共通負荷回路から最も遠い位置
に配置されていることを特徴とする請求項１に記載のセ
ンスアンプ回路。7. The second data line clamp circuit comprises :
The position farthest from the common load circuit on the data line pair
The cell according to claim 1, characterized in that
Sense amplifier circuit . 【請求項８】 前記第１のデータ線クランプ回路が前記
データ線対の一端に接続され、前記第２のデータ線クラ
ンプ回路が前記データ線対の他端に接続されていること
を特徴とする請求項１に記載のセンスアンプ回路。 8. The first data line clamp circuit comprises:
The second data line class is connected to one end of the data line pair.
The pump circuit is connected to the other end of the data line pair.
The sense amplifier circuit according to claim 1, wherein: 【請求項９】 前記第２のデータ線クランプ回路が、各
ベースが前記データ線対にそれぞれ接続されエミッタが
共通接続された一対のバイポーラトランジスタと、上記
一対のバイポーラトランジスタのエミッタ共通接続部と
第１の電源電位との間に接続された定電流源と、入力端
子がそれぞれ上記一対のバイポーラトランジスタの各コ
レクタに接続され出力端子がそれぞれ前記データ線対に
接続された第１及び第２の電流複製回路とを具備し、上
記一対のバイポーラトランジスタのコレクタ、ベース間
がそれぞれ上記第１及び第２の電流複製回路を介してク
ロスカップル接続されていることを特徴とする請求項１
に記載のセンスアンプ回路。9. The second data line clamp circuit comprises :
The base is connected to each of the data line pairs and the emitter is
A pair of commonly connected bipolar transistors,
Common emitter connection for a pair of bipolar transistors
A constant current source connected between the first power source potential and the input terminal
Each of the children of the pair of bipolar transistors is
To the data line pairs.
A first and a second current duplication circuit connected,
Between collector and base of a pair of bipolar transistors
Respectively through the first and second current duplication circuits described above.
2. A loss-coupled connection is made, wherein
The sense amplifier circuit described in . 【請求項１０】 前記第２のデータ線クランプ回路が、
陰極どうしが接続され陽極がそれぞれ前記データ線対に
接続されたダイオード対と、上記ダイオード対の陰極共
通接続部と第１の電源電位との間に接続された第１の定
電流源と、第２の電源電位と前記データ線対の一方との
間に接続された第２の定電流源と、第２の電源電位と前
記データ線対の他方との間に接続された第３の定電流源
とを含んで構成されていることを特徴とする請求項１に
記載のセンスアンプ回路。 10. The second data line clamp circuit comprises :
The cathodes are connected and the anodes are connected to the data line pairs.
Both the connected diode pair and the cathode of the above diode pair
A first constant voltage connected between the current connecting portion and the first power supply potential.
A current source, a second power supply potential and one of the data line pairs
A second constant current source connected in between and a second power supply potential
A third constant current source connected between the other of the data line pairs
It is comprised including and and Claim 1 characterized by the above-mentioned.
The described sense amplifier circuit . 【請求項１１】 複数のビット線対の電位を入力端子に
それぞれ受けて増幅する複数の第１の差動アンプ回路
と、上記複数の第１の差動アンプ回路に接続されたデー
タ線対と、上記データ線対に接続され上記複数の第１の
差動アンプ回路で増幅された電位をさらに増幅して上記
データ線対に出力する第２の差動アン プ回路と、上記デ
ータ線対間の電圧振幅を減少させるクランプ回路とを具
備し、上記クランプ回路は、上記データ線対間の電圧振
幅を検出する検出手段と、上記検出手段の出力に基づい
て上記データ線対間の電圧振幅が増加することを防止す
るために上記検出手段の出力に基づいて上記データ線対
に流れる電流量を制御する制御型電流源とを含んで構成
されていることを特徴とするセンスアンプ回路。11. The potential of a plurality of bit line pairs is applied to an input terminal.
A plurality of first differential amplifier circuits each receiving and amplifying
And the data connected to the plurality of first differential amplifier circuits described above.
Data line pair and the plurality of first data lines connected to the data line pair.
If the potential amplified by the differential amplifier circuit is further amplified,
A second differential amplifier circuit for outputting a data line pair, the de
And a clamp circuit that reduces the voltage swing between the data line pair.
The clamp circuit is provided with a voltage swing between the data line pair.
Based on the detection means for detecting the width and the output of the detection means
To prevent the voltage amplitude between the data line pair from increasing.
For detecting the data line pair based on the output of the detecting means.
And a controlled current source for controlling the amount of current flowing through
Sense amplifier circuit characterized by being . 【請求項１２】 前記複数の第１の差動アンプ回路のそ
れぞれが、コレクタが前記データ線対の一方に接続され
ベースが前記複数のビット線対のうち対応するビット線
対の一方に接続された第１のバイポーラトランジスタ
と、コレクタが前記データ線対の他方に接続されベース
が前記複数のビット線対のうち対応するビット線対の他
方に接続されエミッタが上記第１のバイポーラトランジ
スタのエミッタに接続された第２のバイポーラトランジ
スタと、電流通路が上記第１及び第２のバイポーラトラ
ンジスタの両エミッタと接地電位との間に接続されゲー
トに制御信号を受けるＭＯＳＦＥＴとを含んで構成され
ていることを特徴とする請求項１１に記載のセンスアン
プ回路。 12. The plurality of first differential amplifier circuits are provided.
Each has a collector connected to one of the data line pairs.
The base has a corresponding bit line of the plurality of bit line pairs
First bipolar transistor connected to one of the pair
And the collector is connected to the other of the data line pair and the base
Is a bit line pair other than the corresponding bit line pair among the plurality of bit line pairs.
And the emitter is connected to the first bipolar transistor
Second bipolar transistor connected to the emitter of the star
And a current path for the first and second bipolar transistors.
Is connected between both emitters of the transistor and ground potential.
And a MOSFET for receiving a control signal
The sense sensor according to claim 11, characterized in that
Circuit . 【請求項１３】 前記第２の差動アンプ回路が、前記デ
ータ線対と第１の電源電位との間に接続され前記複数の
第１の差動アンプ回路の共通負荷として作用する一対の
負荷抵抗と、コレクタ、エミッタ間が上記一対の負荷抵
抗と上記データ線対との間に接続され各ベースに基準電
位が供給される一対のバイポーラトランジスタとを含ん
で構成されていることを特徴とする請求項１１に記載の
センスアンプ回路。13. The second differential amplifier circuit is configured to
Is connected between the data line pair and the first power supply potential.
A pair of first differential amplifier circuit acting as a common load
The load resistance and the above-mentioned pair of load resistors are
Connected between the probe and the above data line pair, and a reference voltage is applied to each base.
Including a pair of bipolar transistors supplied with
12. The method according to claim 11, wherein
Sense amplifier circuit . 【請求項１４】 前記第２の差動アンプ回路が、前記デ
ータ線対と第１の電源電位との間に接続され前記複数の
第１の差動アンプ回路の共通負荷として作用する一対の
第１の負荷抵抗と、エミッタが共通接続され前記データ
線対と上記一対の第１の負荷抵抗との接続部の各電位に
応じた電流がベースに供給される一対のバイポーラトラ
ンジスタと、上記一対のバイポーラトランジスタのエミ
ッタ共通接続部と第２の電源電位との間に接続された定
電流源と、上記一対のバイポーラトランジスタのコレク
タと第１の電源電位との間にそれぞれ接続された一対の
負荷素子とを含んで構成されていることを特徴とする請
求項１１に記載のセン スアンプ回路。14. The second differential amplifier circuit comprises:
Is connected between the data line pair and the first power supply potential.
A pair of first differential amplifier circuit acting as a common load
The first load resistor and the emitter are commonly connected to the data.
At each potential of the connection between the line pair and the pair of first load resistors
A pair of bipolar transistors whose corresponding current is supplied to the base
Transistor and the pair of bipolar transistors
Connection between the common connection section and the second power supply potential.
A collection of the current source and the pair of bipolar transistors.
Connected to the first power supply potential and a pair of
A contract characterized by including a load element
Sen Suanpu circuit according to Motomeko 11. 【請求項１５】 前記制御型電流源は、前記検出手段の
出力に基づいて、前記データ線対のうち低電位に設定さ
れた方のデータ線に大きな値の補償電流を供給しかつ前
記データ線対のうち高電位に設定された方のデータ線に
小さな値の補償電流を供給するように前記データ線に流
れる電流量を制御することを特徴とする請求項１１に記
載のセンスアンプ回路。15. The control type current source of the detection means.
Based on the output, set the low potential of the data line pair.
Supply a larger value of compensation current to the data line
For the data line that has been set to the higher potential of the data line pair
The data line should be fed to supply a small value of compensation current.
12. The method according to claim 11, characterized in that the current amount controlled is controlled.
Built-in sense amplifier circuit . 【請求項１６】 前記クランプ回路が、前記データ線対
上で、前記共通負荷から最も遠い位置に配置されている
ことを特徴とする請求項１３に記載のセンスアンプ回
路。16. The clamp circuit comprises the data line pair.
Located furthest from the common load above
14. The sense amplifier circuit according to claim 13, wherein
Road . 【請求項１７】 前記第２の差動アンプ回路が前記デー
タ線対の一端に接続され、前記クランプ回路が前記デー
タ線対の他端に接続されていることを特徴とする請求項
１３に記載のセンスアンプ回路。17. The second differential amplifier circuit comprises the data
Connected to one end of the data line pair and the clamp circuit is connected to the data line.
The second end is connected to the other end of the wire pair.
13. The sense amplifier circuit according to item 13 . 【請求項１８】 前記クランプ回路が、各ベースが前記
データ線対のそれぞれに接続されエミッタが共通接続さ
れた一対のバイポーラトランジスタと、前記一対のバイ
ポーラトランジスタのエミッタ共通接続部と第１の電源
電位との間に接続された定電流源回路と、入力端子がそ
れぞれ上記一対のバイポーラトランジスタの各コレクタ
に接続され出力端子がそれぞれ前記データ線対に接続さ
れた第１及び第２の電流複製回路とを具備し、上記一対
のバイポーラトランジスタのコレクタ、ベース間がそれ
ぞれ上記第１及び第２の電流複製回路を介してクロスカ
ップル接続されていることを特徴とする請求項１１に記
載のセンスアンプ回路。18. The clamp circuit comprises:
A pair of bipolar transistors connected to each of the data line pairs and having their emitters commonly connected; a constant current source circuit connected between the common emitter connection part of the pair of bipolar transistors and a first power supply potential; A first and a second current duplication circuit whose terminals are respectively connected to the collectors of the pair of bipolar transistors and whose output terminals are respectively connected to the data line pair , and between the collector and the base of the pair of bipolar transistors. serial but to claim 1 1, characterized in that it is cross-coupled to each other through the first and second current replication circuit
Built-in sense amplifier circuit . 【請求項１９】 前記クランプ回路が、陰極どうしが接
続され陽極がそれぞれ前記データ線対に接続されたダイ
オード対と、上記ダイオード対の陰極共通接続部と第１
の電源電位との間に接続された第１の定電流源回路と、
第２の電源電位と前記データ線対の一方との間に接続さ
れた第２の定電流源回路と、第２の電源電位と前記デー
タ線対の他方との間に接続された第３の定電流源回路と
を含んで構成されていることを特徴とする請求項１１に
記載のセンスアンプ回路。19. The clamp circuit is configured such that cathodes are in contact with each other.
Connected to the data line pairs
An ode pair, a common cathode connection portion of the diode pair, and a first
A first constant current source circuit connected between the power supply potential of
Connected between the second power supply potential and one of the data line pairs.
The second constant current source circuit, the second power supply potential and the data
A third constant current source circuit connected between the other
It is comprised including.
The described sense amplifier circuit .
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0636570A (en) * 1992-07-16 1994-02-10 Mitsubishi Electric Corp Sense amplifier circuit for semiconductor memory
US5506808A (en) * 1993-09-14 1996-04-09 Fujitsu Limited Semiconductor memory device and method for reading data
SE502429C2 (en) * 1994-02-21 1995-10-16 Ellemtel Utvecklings Ab Signal receiving and signal processing circuit
JPH07326192A (en) * 1994-05-31 1995-12-12 Toshiba Micro Comput Eng Corp Semiconductor memory device
JPH0945085A (en) * 1995-07-28 1997-02-14 Nec Corp Semiconductor memory
DE19736900B4 (en) * 1997-08-25 2006-02-16 Telefonaktiebolaget Lm Ericsson (Publ) Line receiver circuit with large common-mode voltage range for differential input signals
JPH11203870A (en) 1998-01-05 1999-07-30 Mitsubishi Electric Corp Semiconductor device with i/o clamping circuit
SE511827C2 (en) * 1998-03-02 1999-12-06 Ericsson Telefon Ab L M Differential line drive
KR100322539B1 (en) * 1999-07-10 2002-03-18 윤종용 Sense amplifying apparatus of semiconductor integrated circuit
JP2011146101A (en) * 2010-01-15 2011-07-28 Elpida Memory Inc Semiconductor device, data transmission system, and method of controlling semiconductor device
US8400852B2 (en) * 2011-03-04 2013-03-19 Taiwan Semiconductor Manufacturing Company, Ltd. Circuit with remote amplifier

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6032912B2 (en) * 1979-09-13 1985-07-31 株式会社東芝 CMOS sense amplifier circuit
JPS59186188A (en) * 1983-04-07 1984-10-22 Fujitsu Ltd Sense amplifier
US4739198A (en) * 1985-03-11 1988-04-19 Nec Corporation Signal output circuit of a push-pull type
KR910009551B1 (en) * 1988-06-07 1991-11-21 삼성전자 주식회사 Divided control circuit of sense amp for memory device
US4939693A (en) * 1989-02-14 1990-07-03 Texas Instruments Incorporated BiCMOS static memory with improved performance stability
JPH0352194A (en) * 1989-07-19 1991-03-06 Toshiba Corp Sense amplifier circuit for semiconductor storage device
JPH0634294A (en) * 1992-07-20 1994-02-08 Babcock Hitachi Kk Heat exchanger

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