JP2662534B2 - Interrupt method - Google Patents
Interrupt methodInfo
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- JP2662534B2 JP2662534B2 JP61112457A JP11245786A JP2662534B2 JP 2662534 B2 JP2662534 B2 JP 2662534B2 JP 61112457 A JP61112457 A JP 61112457A JP 11245786 A JP11245786 A JP 11245786A JP 2662534 B2 JP2662534 B2 JP 2662534B2
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- interrupt
- processor
- register
- bit
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/24—Handling requests for interconnection or transfer for access to input/output bus using interrupt
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はプロセツサによる割込の受付け／マスクを行
なうための割込方式に関する。
〔発明の技術的背景及びその問題点〕
従来技術においては通常、割込処理を行なうため、割
込を受信しデコードするための特別のハードウエアが使
用されてきた。たとえば、入出力装置は割込ベクタを特
別のバス上に与えることによつて割込を発生させる。こ
の割込ベクタはたとえば２つの部分、すなわち割込プラ
イオリテイとベクタ・テーブル・インデクス、から成つ
ている。もし割込プライオリテイがプロセツサの現時点
でのプライオリテイをこえていると、ベクタ・テーブル
中のインデクスされたエントリから得られた命令アドレ
スがプログラム・カウンタへロードされる。
上述の割込処理のやり方では、いくつかの問題点があ
る。たとえば、割込をするためには特別のバス・プロト
コールおよびハードウエアが必要とされる。また、ハー
ドウエアがある割込のベクトルを処理している時には、
それよりも低いプライオリテイの他の割込は処理されな
い。更には、割込のプライオリテイは簡単に再割当てす
ることはできない。これに加えて、プロセツサが割込を
発生するのには、特別な命令が必要とされる。
〔発明の効果〕
本発明は、上述した従来技術の問題を解消し、柔軟な
割込処理を行なうことができる割込方式を提供すること
を目的とする。
〔発明の概要〕
本発明の好適な実施例によれば、本発明の用いたシス
テム内の各プロセツサは外部割込レジスタ（EIR）、入
出力（EIR）（IO−EIR）、および外部割込マスク・レジ
スタ（EIM）を備えている。
入出力装置が第１のプロセツサに割込をかけたい時に
は、その入出力装置は所定値を第１のプロセツサのIO−
EIRへ書込む。この所定値が第１のプロセツサIO−EIRへ
書込まれると、これにより、第１のプロセツサEIRの指
定されたビツトが立てられ（システム上の規約によつて
は、当該ビツトがクリアされるようにしてもよいことは
当然である）、割込が発生する。この指定ビツトによ
り、どの入出力装置が割込をかけたか、あるいはどの入
出力装置群が割込を要求した入出力装置を含んでいる
か、ということをプロセツサに対して示す。入出力装置
はEIRのビツトを立てることができる。しかしプロセツ
サだけが自分のEIRのビツトをクリアできる。EIMはプロ
セツサが入出力装置からの割込に対する処理を先に延ば
すために用いられる。入出力装置がEIRのあるビツトを
立て、かつEIM中のそれに対応するビツトが立つていれ
ば、当該プロセツサは割込に対する処理にとりかかる。
もしEIM中の上述の対応ビツトが立つていなければ、プ
ロセツサは、EIM中のこの対応ビツトが立てられるま
で、この割込に対する処理を遅らせる。
EIMの内容はプロセツサによりいつでも変更できる。
プロセツサはEIMを用いて、どの入出力装置、あるいは
どの入出力装置群が特定のプロセスに割込をかけること
ができるか、を選択する。もし入出力装置がプロセツサ
中のEIRのあるビツトを立てたがEIM中の対応ビツトは立
つていないのならば、EIM中のこの対応ビツトが立つま
でEIR中のビツトは立つたままとなる。EIM中のあるビツ
トが立てられまたEIR中の対応ビツトが立つているとき
には、プロセツサはEIR中のこの立つているビツトで示
される割込を処理する。上述した割込方式によれば、ど
の割込も失なわれないことが保障され、また、入出力装
置がプロセツサに対して割込をかける動作を続ける必要
もなくなる。プロセツサに割込がかかると、プロセツサ
は自分のEIR中のどのひとつのあるいはいくつかのビツ
トが立つているかを調べ、これに基づいてコード中の割
込を処理するための特定の部分を実行する。
プロセツサのEIR中のあるビツトが立つておりまたEIM
中の対応ビツトが立つていれば、プロセツサは割込の処
理にあたつて先ずEIRのこのビツトをクリアする。次
に、プロセツサはこのビツトに割当てられた活動中の入
出力装置群内の全ての活動中の入出力装置にポーリング
をかける。最後にプロセツサはこのビツトに割当てられ
た入出力装置群中の割込を発生した１つあるいはいくつ
かの入出力装置に対してサービスを行なう。
〔発明の実施例〕
第１図において、プロセツサ101、102、入出力装置11
1、112、113、114がバス107に接続されている。プロセ
ツサ101にはIO−EIR120、EIR121、EIM122が設けられて
いる。またプロセツサ102にはIO−EIR130、EIR131、EIM
132が設けられている。バス７はたとえば32ビツトのバ
スであつてもよい。各入出力装置111ないし114には３つ
のレジスタが設けられている。これらは群レジスタ、デ
イステイネーシヨン・レジスタおよび完了レジスタであ
る。たとえば、入出力装置111中には群レジスタ201、デ
イステイネーシヨン・レジスタ202、完了レジスタ203が
設けられている。これらのレジスタは第２図にも示され
ている。デイステイネーシヨン・レジスタ202は、割込
みをかけたいプロセツサのバス上でのアドレスを示すデ
ータが入つている。ここにおいて、ある特定のアドレス
を、ブロードキヤスト式割込用、すなわちバス上の全て
のプロセツサに対する割込用としてもよい。群レジスタ
201中に入っているデータは、プロセツサのIO−EIRに書
込まれるとそのプロセツサのEIRのあるビツトを立てて
これによつてどの入出力装置が（この場合には入出力装
置111）プロセツサに割込をかけたかを示す（あるいは
割込をかけた入出力装置、ここでは入出力装置111、が
どの入出力装置群に属しているのかを示す）。完了レジ
スタ203は入出力装置111がコマンドを終了して割込を送
出したときに設定される。
入出力装置がプロセツサのサービスを必要とする場合
には、この入出力装置は対象となるプロセツサIO−EIR
に書込みを行なう。たとえば、入出力装置111がプロセ
ツサ101に割込をかける場合を考えよう。群レジスタ201
にはIO−EIR120に書込まれるデータが入つている。デイ
ステイネーシヨン・レジスタ02にはプロセツサ101のバ
ス・アドレスが入つている。ここで、データ・フレーム
が入出力装置111によつて組立てられる。このデータ・
フレームにはデイステイネーシヨン・レジスタ202から
のバス・アドレスおよび群レジスタ201からのデータが
入つている。
群レジスタ201には、アドレスされたプロセツサのEIR
中のどのビツトを立てるかを示す情報が入つている。た
とえば32ビツト・マシンでは、群レジスタからのデータ
としてバス107上に与えられるデータの下位５ビツト
に、EIR中でどのビツトを立てるべきかを示すビツト位
置アドレスが入つているようにしてもよい。EIRのビツ
トがいつたん立てられると、これは既述の如くプロセツ
サのみがリセツトできる。ある入出力装置よるEIR中の
ビツトの設定の後に、同じあるいは別の入出力装置がEI
Rに書込みを行なうと、新しいデータが論理OR演算によ
り既に入つていたデータに組合わされる。
第３図はEIR121とEIM122を示している。同図において
は、両レジスタとも32ビツトとして示してある。図示の
如く、EIR121の各ビツトは論理ANDゲートを介してEIM12
2の対応するビツトに夫々結合されている。このような
論理ANDゲートとして、第３図中には論理ANDゲート30
1、302、303、316、317、330、331、332を例示してあ
る。EIR中のビツトが入出力装置によつて立てられる
と、EIM122中の対応ビツトが立つているならば割込が発
生する。もしEIM122中のこの対応ビツトが立つていない
ならば、プロセツサ101がこの対応ビツトを立てるまで
は割込は発生しない。かくしてプロセツサ101はEIM122
を用いて割込レベルを設定することができ、またEIM122
の内容を変更することにより、割込レベルの設定を変え
ることができる。
EIM122中のビツトは、プロセツサ101上で走りかつEIM
122への書込み権が与えられているソフトウエア・プロ
セスにより、立てたりあるいはクリアしたるすることが
できる。たとえばレジスタ361の内容をEIM122にロード
したりあるはEIM122の内容をレジスタ361に読出すこと
ができる。
EIR121中のビツトはALU351を用いて立てたりクリアし
たりできる。EIR121のビツトを立てる動作は、IO−EIR1
20からの出力をデコーダデコーダ363、マルチプレクサ3
62を通して選択しALU351へ入れることによつて行なわれ
る。ここでALU351は上のようにして得られたIO−EIRの
内容のデコード結果とEIR121の現在の内容との論理ORを
とる。この結果はEIR121にストアされる。
EIR121中のビツトを選択的にクリアすることができ
る。これを行なうためには、マルチプレクサ362を通し
てレジスタ371側から入力を選択してALU351に与える。A
LU351はレジスタ371から得られたビツト・パターンをEI
R121の現在の内容と論理AND演算する。そしてこの結果
をEIR121にストアする。
〔発明の効果〕
以上説明したように、本発明の割込方式によれば、簡
単な構成で柔軟な割込処理を行なうことができる。Description: TECHNICAL FIELD The present invention relates to an interrupt system for accepting / masking an interrupt by a processor. [Technical Background of the Invention and Problems Thereof] In the prior art, special hardware for receiving and decoding an interrupt has usually been used in order to perform an interrupt process. For example, an input / output device generates an interrupt by providing an interrupt vector on a special bus. This interrupt vector is made up of two parts, for example, an interrupt priority and a vector table index. If the interrupt priority exceeds the processor's current priority, the instruction address from the indexed entry in the vector table is loaded into the program counter. There are several problems with the above-described interrupt processing method. For example, special bus protocols and hardware are required to interrupt. Also, when the hardware is processing an interrupt vector,
Other interrupts of lower priority are not processed. Furthermore, interrupt priorities cannot be easily reassigned. In addition, special instructions are required for the processor to generate an interrupt. [Effects of the Invention] It is an object of the present invention to solve the above-mentioned problem of the conventional technology and to provide an interrupt system capable of performing a flexible interrupt process. SUMMARY OF THE INVENTION According to a preferred embodiment of the present invention, each processor in a system using the present invention includes an external interrupt register (EIR), an input / output (EIR) (IO-EIR), and an external interrupt. It has a mask register (EIM). When the input / output device wants to interrupt the first processor, the input / output device sets a predetermined value to the IO-value of the first processor.
Write to EIR. When this predetermined value is written to the first processor IO-EIR, the designated bit of the first processor EIR is set (according to the system rules, the bit is cleared). Of course), an interrupt occurs. This designation bit indicates to the processor which I / O device has interrupted or which I / O device group contains the I / O device which requested the interrupt. I / O devices can set EIR bits. However, only processors can clear their EIR bits. The EIM is used by the processor to postpone the processing of the interrupt from the input / output device. If the I / O device has set a bit with an EIR and the corresponding bit in the EIM is set, the processor will begin processing the interrupt.
If the corresponding bit in the EIM is not set, the processor delays processing for this interrupt until the corresponding bit in the EIM is set. The contents of the EIM can be changed at any time by the processor.
Processors use the EIM to select which I / O devices or groups of I / O devices can interrupt a particular process. If the I / O device has set a bit in the processor with an EIR, but the corresponding bit in the EIM is not set, the bit in the EIR remains set until the corresponding bit in the EIM is set. When a bit in the EIM is set and the corresponding bit in the EIR is set, the processor processes the interrupt indicated by this standing bit in the EIR. According to the above-described interrupt method, it is ensured that no interrupt is lost, and it is not necessary for the input / output device to continue the operation of interrupting the processor. When the processor is interrupted, the processor looks at which one or several bits in its EIR are set, and performs certain parts of the code to handle the interrupt based on this. . A bit in the processor's EIR stands and the EIM
If the corresponding bit is set, the processor first clears this bit in the EIR when processing the interrupt. Next, the processor polls all active I / O devices in the group of active I / O devices assigned to this bit. Finally, the processor services one or several of the I / O devices that generated the interrupt in the I / O device group assigned to this bit. [Embodiment of the Invention] In FIG. 1, processors 101 and 102 and an input / output device 11
1, 112, 113 and 114 are connected to the bus 107. The processor 101 is provided with IO-EIR120, EIR121, and EIM122. Also, the processor 102 has IO-EIR130, EIR131, EIM
132 are provided. The bus 7 may be a 32-bit bus, for example. Each of the input / output devices 111 to 114 is provided with three registers. These are the group register, the destination register and the completion register. For example, a group register 201, a destination register 202, and a completion register 203 are provided in the input / output device 111. These registers are also shown in FIG. The destination register 202 contains data indicating the address on the bus of the processor to be interrupted. Here, a specific address may be used for a broadcast-type interrupt, that is, an interrupt for all processors on the bus. Group register
When the data contained in 201 is written to the processor's IO-EIR, it sets a bit with the processor's EIR, which causes the I / O device (in this case, I / O device 111) to be sent to the processor. Indicates whether an interrupt has been issued (or indicates to which I / O device group the interrupted I / O device, here, I / O device 111) belongs. The completion register 203 is set when the input / output device 111 finishes the command and sends an interrupt. If an I / O device requires the services of a processor, this I / O device will be the target processor IO-EIR
Is written to. For example, consider the case where the input / output device 111 interrupts the processor 101. Group register 201
Contains data to be written to the IO-EIR 120. The destination address register 02 contains the bus address of the processor 101. Here, the data frame is assembled by the input / output device 111. This data
The frame contains a bus address from the destination register 202 and data from the group register 201. The group register 201 contains the EIR of the addressed processor.
Information indicating which bit is to be set is entered. For example, in a 32-bit machine, the lower 5 bits of data provided on the bus 107 as data from the group register may include a bit position address indicating which bit should be set in the EIR. Once the EIR bit has been set, it can only be reset by the processor, as described above. After setting the bit during EIR by one I / O device, the same or another I / O device
When writing to R, the new data is combined with the data already entered by a logical OR operation. FIG. 3 shows EIR121 and EIM122. In the figure, both registers are shown as 32 bits. As shown, each bit of EIR121 is connected to EIM12 via a logical AND gate.
Each is associated with two corresponding bits. As such a logical AND gate, FIG.
1, 302, 303, 316, 317, 330, 331, 332 are illustrated. When a bit in the EIR is set by the I / O device, an interrupt occurs if the corresponding bit in the EIM 122 is set. If the corresponding bit in EIM 122 is not set, no interrupt will occur until processor 101 sets the corresponding bit. Thus, processor 101 is EIM122
The interrupt level can be set using
Can be changed to change the setting of the interrupt level. The bits in EIM122 run on processor 101 and
It can be raised or cleared by a software process that has write access to 122. For example, the contents of register 361 can be loaded into EIM 122 or the contents of EIM 122 can be read into register 361. Bits in EIR121 can be raised or cleared using ALU351. The operation of setting the bit of EIR121 is IO-EIR1
Decoder 363, multiplexer 3 output from 20
This is done by selecting through 62 and entering ALU 351. Here, the ALU 351 performs a logical OR between the decoding result of the content of the IO-EIR obtained as described above and the current content of the EIR 121. This result is stored in EIR121. Bits in EIR121 can be selectively cleared. To do this, an input is selected from the register 371 through the multiplexer 362 and applied to the ALU 351. A
LU351 converts the bit pattern obtained from register 371 into EI
Performs a logical AND operation with the current contents of R121. Then, the result is stored in the EIR121. [Effects of the Invention] As described above, according to the interrupt method of the present invention, flexible interrupt processing can be performed with a simple configuration.
【図面の簡単な説明】
第１図は本発明の割込方式を実施するために用いられる
情報処理システムのブロツク図、第２図は第１図中に示
される入出力装置内のレジスタ構成を示す図、第３図は
第１図のプロセツサ内のレジスタ構成を示す図である。
101、102:プロセツサ、
111、112、113、114:入出力装置、
121、131:EIR、
122、132:EIM、
301、302、303、316、317、330、331、332:ANDゲート。BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a block diagram of an information processing system used to implement an interrupt system of the present invention, and FIG. 2 shows a register configuration in an input / output device shown in FIG. FIG. 3 is a diagram showing a register configuration in the processor of FIG. 101, 102: processor, 111, 112, 113, 114: input / output device, 121, 131: EIR, 122, 132: EIM, 301, 302, 303, 316, 317, 330, 331, 332: AND gate.
フロントページの続き (56)参考文献 特開 昭50−155149（ＪＰ，Ａ) 特開 昭54−153541（ＪＰ，Ａ) 特開 昭57−41727（ＪＰ，Ａ) 特開 昭61−165168（ＪＰ，Ａ) 橋本順次、ミニコン技術教科書「ラジ オ技術全書第029巻」（昭和53年７月20 日）（株）ラジオ技術社 Ｐ309〜Ｐ323Continuation of front page (56) References JP-A-50-155149 (JP, A) JP-A-54-153541 (JP, A) JP-A-57-41727 (JP, A) JP-A-61-165168 (JP, A) Hashimoto sequentially, mini computer technical textbook "Raji O Technical Book 029 ”(July 20, 1978 Sun) Radio Technology Co., Ltd. P309-P323
Claims (1)
が設定される第２レジスタと を設け、 前記第１レジスタ及び第２レジスタの対応ビットが夫々
所定値を取った場合に前記割込み要求をプロセッサに処
理せしめる割込方式 において、 ビット・クリア用パターンが設定される第３レジスタ
と、 前記第２レジスタと前記第３レジスタの間で論理AND演
算を行ってその結果を前記第２レジスタに設定する ことを特徴とする割込方式。(57) [Claims] A first register in which a bit pattern is set, and a second register in which a bit corresponding to the level of the interrupt is set in response to an interrupt request, and the corresponding bits of the first register and the second register are respectively In an interrupt method in which the interrupt request is processed by a processor when a predetermined value is taken, a third register in which a bit clear pattern is set, and a logical AND operation between the second register and the third register Performing an interrupt and setting the result in the second register.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/750,580 US4779195A (en) | 1985-06-28 | 1985-06-28 | Interrupt system using masking register in processor for selectively establishing device eligibility to interrupt a particular processor |
| US750580 | 1985-06-28 |
Publications (2)
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|---|---|
| JPS623344A JPS623344A (en) | 1987-01-09 |
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ID=25018437
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61112457A Expired - Lifetime JP2662534B2 (en) | 1985-06-28 | 1986-05-16 | Interrupt method |
Country Status (3)
| Country | Link |
|---|---|
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| EP (1) | EP0206654A1 (en) |
| JP (1) | JP2662534B2 (en) |
Families Citing this family (31)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63238630A (en) * | 1987-03-26 | 1988-10-04 | Toshiba Corp | Interruption controller for microprocessor |
| US5161228A (en) * | 1988-03-02 | 1992-11-03 | Ricoh Company, Ltd. | System with selectively exclusionary enablement for plural indirect address type interrupt control circuit |
| US4959781A (en) * | 1988-05-16 | 1990-09-25 | Stardent Computer, Inc. | System for assigning interrupts to least busy processor that already loaded same class of interrupt routines |
| US5095460A (en) * | 1989-04-25 | 1992-03-10 | Digital Equipment Corporation | Rotating priority encoder operating by selectively masking input signals to a fixed priority encoder |
| KR940001878B1 (en) * | 1990-03-08 | 1994-03-10 | 가부시끼가이샤 히다찌세이사꾸쇼 | Multiprocessor system and apparatus for interrupt control thereof |
| US5289583A (en) * | 1990-10-19 | 1994-02-22 | International Business Machines Corporation | Bus master with antilockup and no idle bus cycles |
| US5210839A (en) * | 1990-12-21 | 1993-05-11 | Sun Microsystems, Inc. | Method and apparatus for providing a memory address from a computer instruction using a mask register |
| JPH0689269A (en) * | 1991-02-13 | 1994-03-29 | Hewlett Packard Co <Hp> | Processor control device, processor pausing device and method thereof |
| US5179704A (en) * | 1991-03-13 | 1993-01-12 | Ncr Corporation | Method and apparatus for generating disk array interrupt signals |
| US5446904A (en) * | 1991-05-17 | 1995-08-29 | Zenith Data Systems Corporation | Suspend/resume capability for a protected mode microprocessor |
| US5652890A (en) * | 1991-05-17 | 1997-07-29 | Vantus Technologies, Inc. | Interrupt for a protected mode microprocessor which facilitates transparent entry to and exit from suspend mode |
| US5319785A (en) * | 1991-06-28 | 1994-06-07 | Digital Equipment Corporation | Polling of I/O device status comparison performed in the polled I/O device |
| EP0535821B1 (en) * | 1991-09-27 | 1997-11-26 | Sun Microsystems, Inc. | Method and apparatus for dynamically steering undirected interrupts |
| JP3171925B2 (en) * | 1992-04-30 | 2001-06-04 | 株式会社日立製作所 | Data processing device |
| US5448743A (en) * | 1992-07-21 | 1995-09-05 | Advanced Micro Devices, Inc. | General I/O port interrupt mechanism |
| US5438677A (en) * | 1992-08-17 | 1995-08-01 | Intel Corporation | Mutual exclusion for computer system |
| DE4242133A1 (en) * | 1992-12-14 | 1994-06-16 | Siemens Ag | Arrangement with several functional units |
| EP0602858A1 (en) * | 1992-12-18 | 1994-06-22 | International Business Machines Corporation | Apparatus and method for servicing interrupts in a multiprocessor system |
| US5652837A (en) * | 1993-03-22 | 1997-07-29 | Digital Equipment Corporation | Mechanism for screening commands issued over a communications bus for selective execution by a processor |
| US5692199A (en) * | 1993-10-28 | 1997-11-25 | Elonex I.P. Holdings, Ltd. | Personal digital assistant module having a host interconnect bus without an interrupt line and which handles interrupts as addresses associated with specific interrupts in memory |
| JP3242508B2 (en) * | 1993-11-05 | 2001-12-25 | 松下電器産業株式会社 | Microcomputer |
| US5506997A (en) * | 1994-01-28 | 1996-04-09 | Compaq Computer Corp. | Device for mapping a set of interrupt signals generated on a first type bus to a set of interrupt signals defined by a second type bus and combing the mapped interrupt signals with a set of interrupt signals of the second type bus |
| US5671424A (en) * | 1994-02-02 | 1997-09-23 | Advanced Micro Devices, Inc. | Immediate system management interrupt source with associated reason register |
| US5835743A (en) * | 1994-06-30 | 1998-11-10 | Sun Microsystems, Inc. | Application binary interface and method of interfacing binary application program to digital computer |
| US5761492A (en) * | 1996-05-07 | 1998-06-02 | Lucent Technologies Inc. | Method and apparatus for uniform and efficient handling of multiple precise events in a processor by including event commands in the instruction set |
| JP3676882B2 (en) | 1996-06-12 | 2005-07-27 | 株式会社リコー | Microprocessor and its peripheral devices |
| US5905913A (en) * | 1997-04-24 | 1999-05-18 | International Business Machines Corporation | System for collecting a specified number of peripheral interrupts and transferring the interrupts as a group to the processor |
| US7117285B2 (en) * | 2003-08-29 | 2006-10-03 | Sun Microsystems, Inc. | Method and system for efficiently directing interrupts |
| US7584316B2 (en) * | 2003-10-14 | 2009-09-01 | Broadcom Corporation | Packet manager interrupt mapper |
| GB2409543B (en) | 2003-12-23 | 2006-11-01 | Advanced Risc Mach Ltd | Interrupt masking control |
| US20140208134A1 (en) * | 2013-01-21 | 2014-07-24 | Texas Instruments Incorporated | Host controller interface for universal serial bus (usb) power delivery |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1397438A (en) * | 1971-10-27 | 1975-06-11 | Ibm | Data processing system |
| US3831151A (en) * | 1973-04-04 | 1974-08-20 | Gte Automatic Electric Lab Inc | Sense line processor with priority interrupt arrangement for data processing systems |
| US3999165A (en) * | 1973-08-27 | 1976-12-21 | Hitachi, Ltd. | Interrupt information interface system |
| US4004283A (en) * | 1974-10-30 | 1977-01-18 | Motorola, Inc. | Multiple interrupt microprocessor system |
| US4177515A (en) * | 1977-12-23 | 1979-12-04 | Ncr Corporation | Interrupt adapter for data processing systems |
| US4268904A (en) * | 1978-02-15 | 1981-05-19 | Tokyo Shibaura Electric Co., Ltd. | Interruption control method for multiprocessor system |
| JPS54153541A (en) * | 1978-05-25 | 1979-12-03 | Fujitsu Ltd | Control system for interruption priority |
| US4275440A (en) * | 1978-10-02 | 1981-06-23 | International Business Machines Corporation | I/O Interrupt sequencing for real time and burst mode devices |
| US4237535A (en) * | 1979-04-11 | 1980-12-02 | Sperry Rand Corporation | Apparatus and method for receiving and servicing request signals from peripheral devices in a data processing system |
| US4271468A (en) * | 1979-11-06 | 1981-06-02 | International Business Machines Corp. | Multiprocessor mechanism for handling channel interrupts |
| US4400773A (en) * | 1980-12-31 | 1983-08-23 | International Business Machines Corp. | Independent handling of I/O interrupt requests and associated status information transfers |
| EP0104545A3 (en) * | 1982-09-27 | 1985-12-04 | Kabushiki Kaisha Toshiba | Input and output port control unit |
| JPS61165168A (en) * | 1984-12-21 | 1986-07-25 | Fujitsu Ltd | Interruption controlling system |
-
1985
- 1985-06-28 US US06/750,580 patent/US4779195A/en not_active Expired - Lifetime
-
1986
- 1986-05-16 JP JP61112457A patent/JP2662534B2/en not_active Expired - Lifetime
- 1986-06-12 EP EP86304494A patent/EP0206654A1/en not_active Withdrawn
Non-Patent Citations (1)
| Title |
|---|
| 橋本順次、ミニコン技術教科書「ラジオ技術全書第０２９巻」（昭和５３年７月２０日）（株）ラジオ技術社 Ｐ３０９〜Ｐ３２３ |
Also Published As
| Publication number | Publication date |
|---|---|
| US4779195A (en) | 1988-10-18 |
| JPS623344A (en) | 1987-01-09 |
| EP0206654A1 (en) | 1986-12-30 |
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