JP2650567B2 - High voltage generation circuit - Google Patents

High voltage generation circuit

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JP2650567B2
JP2650567B2 JP11975892A JP11975892A JP2650567B2 JP 2650567 B2 JP2650567 B2 JP 2650567B2 JP 11975892 A JP11975892 A JP 11975892A JP 11975892 A JP11975892 A JP 11975892A JP 2650567 B2 JP2650567 B2 JP 2650567B2
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Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【産業上の利用分野】本発明は、コレクタパルスを昇圧
してその昇圧出力を陰極線管のアノードへ加える高電圧
発生回路に関するものである。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a high voltage generating circuit for boosting a collector pulse and applying the boosted output to an anode of a cathode ray tube.

【0002】[0002]

【従来の技術】最近のテレビジョン受像機やディスプレ
イ装置では画面の高品位、高精細化が進み、高圧出力電
圧の画面曲がりの影響を極力少なくすることが要求され
ている。また、コンピュータの普及に伴い、ディスプレ
イ装置も、水平の発振周波数の異なるあらゆる種類のコ
ンピュータに接続可能なマルチスキャン方式のものが一
般的となって来ている。前記画面の高精細化等を図るた
めに、最近のテレビジョン受像機やディスプレイ装置で
は、高圧出力電圧が降下したときには、その降下分だけ
高圧出力電圧を高める補正手段が設けられている。この
高圧出力電圧の補正は、通常、フライバックトランスの
低圧コイル側で発生するコレクタパルスの波高値を制御
することにより行われている。
2. Description of the Related Art In recent television receivers and display devices, high-definition and high-definition screens have been developed, and there is a demand for minimizing the influence of high-voltage output voltage on screen bending. Further, with the spread of computers, multi-scan type display devices that can be connected to all types of computers having different horizontal oscillation frequencies have become common. In order to increase the definition of the screen, a recent television receiver or display device is provided with a correction means for increasing the high-voltage output voltage by the drop when the high-voltage output voltage drops. The correction of the high output voltage is usually performed by controlling the peak value of the collector pulse generated on the low voltage coil side of the flyback transformer.

【0003】図9にはこの種の高圧補正手段を備えた従
来の高電圧発生回路(特開平2-222374号)が示されてい
る。この回路は、水平ドライブ回路側から加えられる信
号と、高圧出力電圧の検出信号との信号処理により、ト
ランジスタ1のオン期間を高圧出力電圧の降下量に対応
させて制御するもので、高圧出力電圧の降下量が大きい
ほどトランジスタ1のベースに加えるパルス制御信号の
パルス幅を大きくして(図10の(b))、コレクタ電流
の大きさも増大させ(図10の(c))、トランジスタ1
のオフ動作によって発生するコレクタパルスの波高値を
高くしようとするものである(図10の(a))。つま
り、トランジスタ1のオン期間のパルス幅が広くなる
と、トランジスタ1がオフしたときに、ダイオード2,
低圧コイル3,出力トランジスタ4を順に経てダイオー
ド2に戻る閉ループを循環するコレクタ電流の大きさが
大きくなり、必然的にコレクタパルスの波高値が大きく
なる。このように、トランジスタ1のオン期間の幅、つ
まり、トランジスタ1のオフの時期をコントロールする
ことにより、コレクタパルスの波高値を変え、高圧出力
電圧の安定化を行うものである。
FIG. 9 shows a conventional high-voltage generating circuit (Japanese Patent Laid-Open No. 2-222374) provided with such a high-voltage correcting means. This circuit controls the on-period of the transistor 1 in accordance with the drop amount of the high-voltage output voltage by performing signal processing of a signal applied from the horizontal drive circuit side and a detection signal of the high-voltage output voltage. The larger the amount of drop, the larger the pulse width of the pulse control signal applied to the base of the transistor 1 (FIG. 10 (b)), and the greater the collector current (FIG. 10 (c)).
This is intended to increase the peak value of the collector pulse generated by the OFF operation of FIG. In other words, when the pulse width of the on period of the transistor 1 is increased, when the transistor 1 is turned off, the diodes 2 and
The magnitude of the collector current circulating in the closed loop returning to the diode 2 through the low-voltage coil 3 and the output transistor 4 in order increases, and the peak value of the collector pulse inevitably increases. As described above, by controlling the width of the ON period of the transistor 1, that is, the OFF time of the transistor 1, the peak value of the collector pulse is changed and the high-voltage output voltage is stabilized.

【0004】[0004]

【発明が解決しようとする課題】しかしながら、この種
の高電圧発生回路では、トランジスタ1がオフした区間
で、ダイオード2から低圧コイル3および出力トランジ
スタ4を経てダイオード2に戻る閉ループに流れるコレ
クタ電流はフライバック動作のために大きなエネルギを
必要とし、このため、大きな電流が閉ループを回るの
で、その電流の循環によって各回路素子を通るときに損
失を生じ、回路効率が悪くなるという問題が生じる。
However, in this type of high-voltage generating circuit, the collector current flowing from the diode 2 to the closed loop returning to the diode 2 through the low-voltage coil 3 and the output transistor 4 during the period in which the transistor 1 is turned off, Since a large amount of energy is required for the flyback operation, a large current flows in a closed loop, and the circulation of the current causes a loss when passing through each circuit element, resulting in a problem that circuit efficiency is deteriorated.

【0005】また、従来の高電圧発生回路では、トラン
ジスタ1の印加電圧が零電圧の状態でスイッチをオンあ
るいはオフさせる(以下、これを零クロススイッチング
動作という)ことが難しく、このため、トランジスタ1
の印加電圧が零電圧でない状態でスイッチ動作が行われ
るため、スイッチ動作時に、電力損失が生じ、特に、高
周波数でスイッチング動作を行わせるときには、そのス
イッチングの電力損失が無視できないほど大きくなると
いう問題が生じる。
In the conventional high voltage generating circuit, it is difficult to turn on or off the switch when the voltage applied to the transistor 1 is zero (hereinafter referred to as zero cross switching operation).
The switching operation is performed in a state where the applied voltage is not zero voltage, so that a power loss occurs during the switching operation, and particularly when the switching operation is performed at a high frequency, the power loss of the switching becomes so large that it cannot be ignored. Occurs.

【0006】本発明は上記従来の課題を解決するために
なされたものであり、その目的は、トランジスタ1のオ
フ時以降に大電流を還流させることによる損失をなくし
て回路効率を高め、また、トランジスタ1のスイッチン
グ動作時の電力損失の問題点を効果的に解消することが
できる高電圧発生回路を提供することにある。
SUMMARY OF THE INVENTION The present invention has been made to solve the above-mentioned conventional problems, and an object of the present invention is to eliminate a loss caused by circulating a large current after turning off the transistor 1 and to improve circuit efficiency. An object of the present invention is to provide a high-voltage generating circuit that can effectively solve the problem of power loss during the switching operation of the transistor 1.

【0007】[0007]

【課題を解決するための手段】本発明は上記目的を達成
するために、次のように構成されている。すなわち、本
発明は、フライバックトランスの低圧コイルにそれぞれ
直列に接続される第1のスイッチング素子および第2の
スイッチング素子と、第1のスイッチング素子に並列に
接続される第1のダンパーダイオードと、前記低圧コイ
ルとの間で共振回路を形成する第1の共振コンデンサ
と、フライバックトランスの高圧コイルから陰極線管に
加える高圧出力電圧の降下量が大きくなるにつれて第2
のスイッチング素子のオン期間を長く制御するスイッチ
制御回路とを有する高電圧発生回路において、前記第2
のスイッチング素子には第2のダンパーダイオードが並
列に接続されるとともに、第2の共振コンデンサが並列
に接続されており、第2のスイッチング素子は、スイッ
チ制御回路により、遅くとも第1のスイッチング素子の
オン開始点でオンし、第1のスイッチング素子のオン期
間でオフするように制御されていることを特徴として構
成されている。
The present invention is configured as follows to achieve the above object. That is, the present invention includes a first damper diode that is connected to the first switching element and second switching elements connected in series to the low pressure coil of the flyback transformer, the first switching element in parallel , The low-pressure carp
A first resonance capacitor forming a resonance circuit between the first resonance capacitor and the high-voltage output voltage applied to the cathode ray tube from the high-voltage coil of the flyback transformer.
A switch control circuit for controlling the on-period of the switching element to be longer.
With the switching element is connected in parallel a second damper diode, a second resonance capacitor are connected in parallel, the second switching element, the switch control circuit, at the latest in the first switching element It is configured to be controlled to turn on at the on start point and to turn off during the on period of the first switching element.

【0008】[0008]

【作用】上記構成の本発明において、第1のスイッチン
グ素子と第2のスイッチング素子とが共にオンしている
状態では、駆動電源側から第2のスイッチング素子と低
圧コイルと第1のスイッチング素子を通る電流が流れ、
低圧コイルにエネルギが蓄えられる。この状態で、第2
のスイッチング素子がオフすると、第2のコンデンサに
逆電圧(負パルス)が発生し、結果として、駆動電源の
電圧が逆電圧による打ち消し作用によって、次の第1の
スイッチング素子のオフ動作以降、第1の共振コンデン
サと低圧コイルとの共振動作によって発生するフライバ
ックパルスの波高値が小さくなる。前記第2のコンデン
サに発生する逆電圧は第2のスイッチング素子のオン期
間の幅が小さくなるほど大きくなる。スイッチ制御回路
は高圧出力電圧の降下量が大きくなるにつれて第2のス
イッチング素子のオン期間を大きくするように制御する
結果、高圧出力電圧の降下量が大きくなるにつれてフラ
イバックパルスの波高値が大きくなる方向に制御され、
高圧出力電圧の安定化が行われる。
In the present invention having the above structure, when both the first switching element and the second switching element are turned on, the second switching element, the low-voltage coil and the first switching element are connected from the driving power supply side. The passing current flows,
Energy is stored in the low voltage coil. In this state, the second
When the first switching element is turned off, a reverse voltage (negative pulse) is generated in the second capacitor, and as a result, the voltage of the driving power supply is canceled by the reverse voltage, and the second switching element turns off the first switching element. The peak value of the flyback pulse generated by the resonance operation between the first resonance capacitor and the low-voltage coil is reduced. The reverse voltage generated in the second capacitor increases as the width of the ON period of the second switching element decreases. The switch control circuit controls the ON period of the second switching element to increase as the drop amount of the high-voltage output voltage increases. As a result, the peak value of the flyback pulse increases as the drop amount of the high-voltage output voltage increases. Controlled in the direction,
The stabilization of the high output voltage is performed.

【0009】[0009]

【実施例】以下、本発明の実施例を図面に基づいて説明
する。図1には本発明に係る高電圧発生回路の基本回路
が示され、また、図2にはこの基本回路をより具体化し
た本発明に係る高電圧発生回路の第1の実施例の回路構
成が示されている。図2において、フライバックトラン
ス11の低圧コイル12にはダミーヨーク10が並列に接続さ
れており、このダミーヨーク10と低圧コイル12との並列
回路の一端側に第1のスイッチング素子としてのトラン
ジスタ13が直列に接続されている。そして、このトラン
ジスタ13に第1のダンパーダイオード14と第1の共振コ
ンデンサ15がそれぞれ並列に接続されている。トランジ
スタ13のエミッタはグランドライン(この図ではアース
ライン)に接続されている。トランジスタ13のベースに
は図3の(b)に示すような水平出力回路(図示せず)
に同期した水平ドライブ信号(HD(Horizontal Drive
Pulse)信号)が加えられている。
Embodiments of the present invention will be described below with reference to the drawings. FIG. 1 shows a basic circuit of a high-voltage generating circuit according to the present invention, and FIG. 2 shows a circuit configuration of a first embodiment of the high-voltage generating circuit according to the present invention, which is a more concrete example of this basic circuit. It is shown. In FIG. 2, a dummy yoke 10 is connected in parallel to a low-voltage coil 12 of a flyback transformer 11. One end of a parallel circuit of the dummy yoke 10 and the low-voltage coil 12 has a transistor 13 as a first switching element. Are connected in series. A first damper diode 14 and a first resonance capacitor 15 are connected to the transistor 13 in parallel. The emitter of the transistor 13 is connected to a ground line (in this figure, an earth line). A horizontal output circuit (not shown) as shown in FIG.
Horizontal drive signal (HD)
Pulse) signal).

【0010】ダミーヨーク10と低圧コイル12の並列回路
の他端側には第2のスイッチング素子として機能するM
OS FET(電界効果トランジスタ)17のソース側が
接続されている。そして、MOS FET17のドレイン
側には駆動電源18が接続されている。MOS FET17
のドレイン・ソース間には第2のダイオード20と第2の
共振コンデンサ21がそれぞれ並列に接続されている。こ
の第2のダイオード20はMOS FET17に外付けによ
って接続してもよいが、MOS FET17にはもともと
等価回路的にダイオードが内蔵されているので、この第
2のダイオード20を外付けにせずに内蔵ダイオードを利
用したものでもよい。
The other end of the parallel circuit of the dummy yoke 10 and the low-voltage coil 12 has an M functioning as a second switching element.
The source side of the OS FET (field effect transistor) 17 is connected. The drive power supply 18 is connected to the drain side of the MOS FET 17. MOS FET17
A second diode 20 and a second resonance capacitor 21 are respectively connected in parallel between the drain and the source. The second diode 20 may be externally connected to the MOS FET 17, but since the MOS FET 17 originally has a built-in diode in an equivalent circuit, the second diode 20 is not externally connected but built-in. A device using a diode may be used.

【0011】フライバックトランス11の高圧コイル24の
高圧端側は高圧整流ダイオード25を介して図示されてい
ない陰極線管のアノードに接続されている。また、高圧
コイル24の高圧端側にはブリーダ抵抗器26が接続されて
おり、このブリーダ抵抗器26と抵抗器22との抵抗分割に
よって高圧出力電圧が検出されている。この実施例で
は、高圧出力電圧の検出信号と、水平ドライブ回路(図
示せず)の水平ドライブ信号を利用してスイッチ制御回
路16によりMOS FET17の駆動パルス信号が作り出
されている。
The high voltage end of the high voltage coil 24 of the flyback transformer 11 is connected via a high voltage rectifier diode 25 to the anode of a cathode ray tube (not shown). A bleeder resistor 26 is connected to the high voltage end of the high voltage coil 24, and a high voltage output voltage is detected by resistance division between the bleeder resistor 26 and the resistor 22. In this embodiment, a switch control circuit 16 generates a drive pulse signal for a MOS FET 17 using a detection signal of a high output voltage and a horizontal drive signal of a horizontal drive circuit (not shown).

【0012】このスイッチ制御回路16は、第3のスイッ
チング素子として機能するトランジスタ27と、微分回路
28と、コンパレータ30と、バッファアンプ31と、スイッ
チドライブ回路32とを有して構成されている。トランジ
スタ27は図3の(a)に示すような水平ドライブ信号の
反転信号(−HD信号)を受けてスイッチング動作を行
い、そのスイッチング信号を微分回路28に加える。微分
回路28はこのスイッチング信号を微分して図3の(c)
に示す微分波形の信号をコンパレータ30のプラス側端子
に加える。
The switch control circuit 16 includes a transistor 27 functioning as a third switching element,
28, a comparator 30, a buffer amplifier 31, and a switch drive circuit 32. The transistor 27 performs a switching operation upon receiving an inverted signal (-HD signal) of the horizontal drive signal as shown in FIG. 3A, and applies the switching signal to the differentiating circuit 28. The differentiating circuit 28 differentiates the switching signal to obtain a signal shown in FIG.
Is applied to the positive terminal of the comparator 30.

【0013】一方、バッファアンプ31は高圧出力電圧の
検出信号を増幅してコンパレータ30のマイナス側端子に
加える。コンパレータ30は微分回路28から加えられる微
分出力と、バッファアンプ31から加えられる高圧出力電
圧の検出信号とを比較し(図3の(c))、同図の
(d)に示すように微分波形の立ち上がりで立ち上が
り、微分波形の右下がり曲線と高圧出力電圧の検出信号
の交点位置で立ち下がるパルス信号を出力する。つま
り、コンパレータ30は高圧出力電圧の降下量が大きくな
るにつれてパルス幅を広くしたパルス信号を作り出し、
これをスイッチドライブ回路32に加えるのである。
On the other hand, the buffer amplifier 31 amplifies the detection signal of the high output voltage and applies it to the negative terminal of the comparator 30. The comparator 30 compares the differential output applied from the differentiating circuit 28 with the detection signal of the high-voltage output voltage applied from the buffer amplifier 31 ((c) in FIG. 3), and as shown in (d) of FIG. And outputs a pulse signal that falls at the intersection of the lower right curve of the differential waveform and the detection signal of the high voltage output voltage. In other words, the comparator 30 generates a pulse signal with a wider pulse width as the amount of drop of the high-voltage output voltage increases,
This is added to the switch drive circuit 32.

【0014】スイッチドライブ回路32は前記パルス信号
の立ち上がり位置を図3の(b)に示すトランジスタ13
の駆動パルスの立ち上がり位置と同時か、それよりやや
後となるように同期させて同図(d)に示す駆動パルス
信号、つまり、高圧出力電圧の降下量が小さくなるにつ
れてパルス幅が狭くなり、高圧出力電圧の降下量が大き
くなるにつれてパルス幅が広くなる駆動パルス信号をM
OS FET17のゲートに加える。
The switch drive circuit 32 determines the rising position of the pulse signal by the transistor 13 shown in FIG.
In synchronization with the rising position of the drive pulse at or slightly after the drive pulse, the drive pulse signal shown in FIG. 3D, that is, the pulse width decreases as the drop amount of the high-voltage output voltage decreases, The drive pulse signal whose pulse width increases as the drop amount of the high-voltage output voltage increases becomes M
Applied to the gate of OS FET17.

【0015】この実施例は上記のように構成されてお
り、次に、図2の回路と図3のタイムチャートに基づき
高圧出力電圧の安定化動作を説明する。まず、トランジ
スタ13とMOS FET17が共にオンしているときは、
駆動電源18からMOS FET17を通り、さらにダミー
ヨーク10と低圧コイル12からトランジスタ13を通ってト
ランジスタ13のコレクタ電流ic がグランドラインに流
れる。このとき、駆動電源18の電圧をEB ,ダミーヨー
ク10と低圧コイル12の並列回路のインダクタンスをLと
すると、ic はEB /Lで決まる直線的な傾きで増加し
ていく。なお、図3の(g)はic の電流波形を示して
いる。このように、電流がダミーヨーク10と低圧コイル
12に流れることにより、これらのコイル10,12にエネル
ギが蓄えられる。
This embodiment is configured as described above. Next, the stabilization operation of the high-voltage output voltage will be described with reference to the circuit of FIG. 2 and the time chart of FIG. First, when both the transistor 13 and the MOS FET 17 are on,
The collector current ic of the transistor 13 flows from the driving power supply 18 through the MOS FET 17 and further from the dummy yoke 10 and the low voltage coil 12 through the transistor 13 to the ground line. At this time, assuming that the voltage of the drive power supply 18 is E B and the inductance of the parallel circuit of the dummy yoke 10 and the low-voltage coil 12 is L, ic increases with a linear slope determined by E B / L. FIG. 3G shows a current waveform of ic . Thus, the electric current flows through the dummy yoke 10 and the low-voltage coil.
By flowing through the coil 12, energy is stored in these coils 10, 12.

【0016】この状態で、MOS FET17がオフする
と、第2の共振コンデンサ21側からダミーヨーク10およ
び低圧コイル12を通ってトランジスタ13側に電流が流れ
て第2の共振コンデンサ21に電荷が蓄えられる結果、D
の記号で示された部分とグランド間の電圧は図3の
(e)に示すように第2の共振コンデンサ21とコイル1
0,12の共振カーブに沿って減少して行く。この状態
で、トランジスタ13がオフすると、ダミーヨーク10およ
び低圧コイル12側からの電流は第1の共振コンデンサ15
に流れ、コイル10,12に蓄えられていたエネルギは第
1,第2の共振コンデンサ15および21に移され、第1,
第2の共振コンデンサ15および21の電圧が増加して行
き、図3の(f)に示すように、コイル10,12のエネル
ギが全て第1および第2の共振コンデンサ15および21に
移されたときにフライバックパルス(コレクタパルス)
のピークとなり、このとき、第2の共振コンデンサ21の
電圧もピークに達する。
In this state, when the MOS FET 17 is turned off, a current flows from the second resonance capacitor 21 side to the transistor 13 side through the dummy yoke 10 and the low-voltage coil 12, and the electric charge is stored in the second resonance capacitor 21. As a result, D
The voltage between the portion indicated by the symbol and the ground is the second resonance capacitor 21 and the coil 1 as shown in FIG.
It decreases along the resonance curves of 0 and 12. In this state, when the transistor 13 is turned off, the current from the dummy yoke 10 and the low voltage coil 12 side is supplied to the first resonance capacitor 15.
And the energy stored in the coils 10 and 12 is transferred to the first and second resonance capacitors 15 and 21, and
The voltage of the second resonance capacitors 15 and 21 increased, and as shown in FIG. 3F, all the energy of the coils 10 and 12 was transferred to the first and second resonance capacitors 15 and 21. Sometimes flyback pulse (collector pulse)
At this time, the voltage of the second resonance capacitor 21 also reaches the peak.

【0017】そうすると、今度は、第1,第2の共振コ
ンデンサ15および21側のエネルギがダミーヨーク10およ
び低圧コイル12側に戻される結果、第1,第2の共振コ
ンデンサ15および21の電圧は低下して行き、記号Dで示
される部分とグランド間の電圧はコイル10,12と第2の
共振コンデンサ21との共振カーブに沿って上昇して行
く。そして、第1の共振コンデンサ15のエネルギが全て
コイル10,12に移され、図3の(f)に示すフライバッ
クパルスが作り出された後、第2の共振コンデンサ21両
端の電圧は徐々に零電圧レベルに戻される(電圧がさら
に小さくなろうとしたときには逆電流は第2のダイオー
ド20を通って駆動電源18に戻されるので、第2の共振コ
ンデンサ21両端の電圧が零レベルよりも小さくなること
はない)。このように、MOS FET17の印加電圧が
零電圧に戻された後、MOS FET17のオン動作が行
われ、同時に、あるいはその少し手前でトランジスタ13
がオンされる結果、MOS FET17とトランジスタ13
とは共にオン状態となって最初の説明の状態となり、上
記の動作が繰り返し行われるのである。
Then, the energy of the first and second resonance capacitors 15 and 21 is returned to the dummy yoke 10 and the low-voltage coil 12 side, so that the voltages of the first and second resonance capacitors 15 and 21 are reduced. As the voltage decreases, the voltage between the portion indicated by the symbol D and the ground increases along the resonance curve between the coils 10 and 12 and the second resonance capacitor 21. Then, all the energy of the first resonance capacitor 15 is transferred to the coils 10 and 12, and after the flyback pulse shown in FIG. 3 (f) is created, the voltage across the second resonance capacitor 21 is gradually reduced to zero. The voltage is returned to the voltage level (when the voltage is about to be further reduced, the reverse current is returned to the drive power supply 18 through the second diode 20, so that the voltage across the second resonance capacitor 21 becomes smaller than the zero level. No). As described above, after the applied voltage of the MOS FET 17 is returned to zero voltage, the ON operation of the MOS FET 17 is performed, and at the same time or shortly before that, the transistor 13 is turned on.
Is turned on, the MOS FET 17 and the transistor 13
Are both turned on and the state described first is obtained, and the above operation is repeatedly performed.

【0018】以上説明したように、本実施例では、高圧
出力電圧の降下量が小さいときにはMOS FET17の
駆動パルスの幅が狭くなり、この結果、MOS FET
17のオン期間が短くなるのでコイル10,12に蓄えられる
エネルギも小さくなり、駆動パルスの幅が狭くなるほど
MOS FET17をオフしたときの逆パルスの電圧が大
きくなり、駆動電源18の電源電圧が逆パルス電圧により
打ち消される状態となるので、ダミーヨーク10、フライ
バックトランスの低圧コイル12および第1の共振コンデ
ンサ15で構成されるLC直列共振回路に入力されるエネ
ルギの量が小さくなる結果、トランジスタ13がオフした
ときに発生するフライバックパルスの波高値は小さくな
る。これに対し、高圧出力電圧の降下量が大きい場合に
はMOSFETの駆動パルスの幅が広くなるので、コイ
ル10,12に蓄えられるエネルギも大きくなり、MOS
FET17がオフすることによって発生する逆パルス電圧
が小さくなるので、トランジスタ13がオフするときに発
生するフライバックパルスの波高値は大きくなる。
As described above, in this embodiment, when the drop amount of the high-voltage output voltage is small, the width of the drive pulse of the MOS FET 17 becomes narrow, and as a result,
Since the ON period of 17 is short, the energy stored in the coils 10 and 12 is also small, and as the width of the drive pulse becomes narrower, the voltage of the reverse pulse when the MOS FET 17 is turned off increases, and the power supply voltage of the drive power supply 18 is reversed. Since the state is canceled by the pulse voltage, the amount of energy input to the LC series resonance circuit including the dummy yoke 10, the low-voltage coil 12 of the flyback transformer, and the first resonance capacitor 15 is reduced. The peak value of the flyback pulse generated when the switch is turned off becomes small. On the other hand, when the drop amount of the high-voltage output voltage is large, the width of the drive pulse of the MOSFET becomes wide, so that the energy stored in the coils 10 and 12 also becomes large,
Since the reverse pulse voltage generated by turning off the FET 17 decreases, the peak value of the flyback pulse generated when the transistor 13 turns off increases.

【0019】このように、高圧出力電圧の降下量が大き
くなればなるほど発生するフライバックパルスの波高値
が大きくなる方向に制御するので、高圧出力電圧は一定
となる方向に制御され、高圧の安定化が達成されるので
ある。
As described above, since the peak value of the flyback pulse generated as the drop amount of the high-voltage output voltage increases is controlled, the high-voltage output voltage is controlled to be constant, and the high-voltage output voltage is controlled to be stable. Is achieved.

【0020】また、この実施例では、MOS FET17
は印加電圧が零電圧レベルの状態でオン駆動され、同様
に、印加電圧が零電圧レベルの状態でオフ駆動され、こ
のオフ駆動時に、MOS FET17のドレイン・ソース
間電圧は第2の共振コンデンサとコイル10,12の共振カ
ーブに沿って緩やかに上昇して行くので、MOS FE
T17がオフ駆動されることによってドレイン・ソース間
電圧が急激に上昇するということがない。したがって、
MOS FET17を確実にゼロクロススイッチング動作
させることができ、この零クロス動作により、スイッチ
ングの電力損失をなくすことができ、その上、スイッチ
ングノイズの発生を防止することができる。
In this embodiment, the MOS FET 17
Is turned on when the applied voltage is at the zero voltage level, and similarly turned off when the applied voltage is at the zero voltage level. At the time of this off driving, the drain-source voltage of the MOS FET 17 is Since it gradually rises along the resonance curves of the coils 10 and 12, the MOS FE
The drain-source voltage does not rise sharply by turning off T17. Therefore,
The MOS FET 17 can be reliably operated as a zero-cross switching operation. This zero-cross operation can eliminate switching power loss, and can further prevent generation of switching noise.

【0021】さらに、MOS FET17に並列に接続さ
れている第2の共振コンデンサ21は水平周期の1周期毎
にチャージとデスチャージを行うため、駆動電源18の電
源電圧が1周期毎に新たに再設定されることと同義とな
り、しかも、実際に負荷がかかっている走査期間の高圧
出力電圧の検出値が走査期間中にフィードバックされ、
遅れなくMOS FET17をオン・オフするため、応答
速度が極めて速くなり、画面曲がりを最少化することが
できる。
Further, since the second resonance capacitor 21 connected in parallel to the MOS FET 17 performs charging and discharging for each horizontal cycle, the power supply voltage of the driving power supply 18 is newly renewed for each cycle. becomes set are possible synonymous, moreover, the detection value of the high output voltage of the scanning period is under actual load is fed back during the scan period,
Since the MOS FET 17 is turned on / off without delay, the response speed becomes extremely fast, and the screen bending can be minimized.

【0022】さらに、理論的には、高圧の補正幅を10K
V以上と広い範囲で可変設定することができるので、補
正幅を10KV程度確保する必要があるマルチスキャンデ
ィスプレイ装置に対しても十分に対応することができ、
マルチスキャン方式に最適なものとなる。
Further, theoretically, the correction range of the high voltage is set to 10K.
Since it can be variably set in a wide range of V or more, it can sufficiently cope with a multi-scan display device that needs to secure a correction width of about 10 KV,
This is optimal for the multi-scan method.

【0023】図4には本発明の第2の実施例が示されて
いる。この実施例も、MOS FET等の第2のスイッ
チング素子を駆動するスイッチ制御回路が設けられる
が、このスイッチ制御回路は前記第1の実施例と同様で
あるので省略してある。この実施例は、第1の共振コン
デンサ15と第1のダンパーダイオード14と第1のスイッ
チング素子との並列回路を第1の回路ブロック33と成
し、また、第2の共振コンデンサ21と第2のダンパーダ
イオード20と第2のスイッチング素子との並列回路を第
2の回路ブロック34と成し、低圧コイル12の巻き始め端
とグランドとの間に第1の回路ブロック33をグランド側
にして第1の回路ブロック33と第2の回路ブロック34の
直列回路を介設したものであり、前記第1の実施例と同
様な回路動作によって高圧出力電圧の安定化制御が行わ
れる。
FIG. 4 shows a second embodiment of the present invention. This embodiment is also provided with a switch control circuit for driving a second switching element such as a MOS FET, but this switch control circuit is omitted because it is the same as in the first embodiment. In this embodiment, a first circuit block 33 forms a parallel circuit of a first resonance capacitor 15, a first damper diode 14, and a first switching element, and a second resonance capacitor 21 and a second A second circuit block 34 constitutes a parallel circuit of the damper diode 20 and the second switching element, and the first circuit block 33 is provided between the winding start end of the low-voltage coil 12 and the ground. This is provided with a series circuit of a first circuit block 33 and a second circuit block 34, and stabilization control of a high-voltage output voltage is performed by a circuit operation similar to that of the first embodiment.

【0024】図5には本発明の第3の実施例が示されて
いる。この実施例は前記第2の実施例と同様に第1の回
路ブロック33と第2の回路ブロック34の直列回路を低圧
コイル12の巻き始め端とグランドとの間に介設して成る
が、前記第2の実施例と異なることは、第1の回路ブロ
ック33と第2の回路ブロック34との接続順序を逆にし、
第2の回路ブロック34をグランド側にして接続したもの
であり、それ以外の構成は前記第2の実施例と同様であ
り、前記第1および第2の各実施例と同様な回路動作を
行い、同様な効果を奏することができる。
FIG. 5 shows a third embodiment of the present invention. In this embodiment, a series circuit of a first circuit block 33 and a second circuit block 34 is provided between the winding start end of the low-voltage coil 12 and the ground as in the second embodiment. The difference from the second embodiment is that the connection order of the first circuit block 33 and the second circuit block 34 is reversed,
The second circuit block 34 is connected to the ground side, and the other configuration is the same as that of the second embodiment, and performs the same circuit operations as those of the first and second embodiments. The same effect can be obtained.

【0025】図6には本発明の第4の実施例が示されて
いる。この実施例は、インダクタンス素子として機能す
るダミーヨーク10の一端側を駆動電源18側、つまり、低
圧コイル12の巻き終わり端側に接続し、他端側を第1の
回路ブロック33と第2の回路ブロック34との接続部に接
続したことであり、それ以外の構成は前記第2の実施例
と同様である。このように、チョークコイル10を低圧コ
イル12の電源接続側と回路ブロック33,34の接続部間に
介設することにより、フライバックトランス11の低圧コ
イル12のリーゲージフラックスを小さく抑えることがで
き、これにより、低圧コイル12の発熱を緩和することが
できる。
FIG. 6 shows a fourth embodiment of the present invention. In this embodiment, one end of a dummy yoke 10 functioning as an inductance element is connected to the drive power supply 18 side, that is, the end of winding of the low-voltage coil 12, and the other end is connected to the first circuit block 33 and the second circuit block 33. This is because it is connected to the connection with the circuit block 34, and the other configuration is the same as that of the second embodiment. As described above, by interposing the choke coil 10 between the power supply connection side of the low-voltage coil 12 and the connection portion of the circuit blocks 33 and 34, the leakage flux of the low-voltage coil 12 of the flyback transformer 11 can be reduced. Thus, heat generation of the low-voltage coil 12 can be reduced.

【0026】図7には本発明の第5の実施例が示されて
いる。この実施例は、偏向ヨーク35とS字補正コンデン
サ36との直列回路を回路ブロック33,34の直列接続部と
グランドの間に介設したものである。このように、偏向
ヨーク35とS字補正コンデンサ36の直列回路を設けるこ
とにより、高圧側の回路と偏向側の回路とを一体化した
タイプの回路構成とすることができる。なお、この実施
例も前記各実施例と同様にこの第2のスイッチング素子
を駆動制御するスイッチ制御回路16が設けられることと
なる。
FIG. 7 shows a fifth embodiment of the present invention. In this embodiment, a series circuit of a deflection yoke 35 and an S-shaped correction capacitor 36 is interposed between the series connection of the circuit blocks 33 and 34 and the ground. Thus, by providing the series circuit of the deflection yoke 35 and the S-shaped correction capacitor 36, a circuit configuration of a type in which the high voltage side circuit and the deflection side circuit are integrated can be obtained. In this embodiment, a switch control circuit 16 for controlling the driving of the second switching element is provided similarly to the above embodiments.

【0027】図8には本発明の第6の実施例が示されて
いる。この実施例は、第2の共振コンデンサ21と第2の
ダンパーダイオード20と第2のスイッチング素子との並
列回路によって第2の回路ブロック34を構成し、また、
第1のダンパーダイオード14と第1のスイッチング素子
との並列回路により第1の回路ブロック33を構成し、第
2の回路ブロック34を低圧コイル12側にして第1の回路
ブロック33と第2の回路ブロック34の直列回路を低圧コ
イル12とグランド間に介設し、さらに、回路ブロック3
3,34の直列回路に第1の共振コンデンサ15を並列に接
続したものである。このような回路構成とすることによ
り、この実施例の回路を前記図4の第2の実施例の回路
と比べた場合、図8の回路で、第1の共振コンデンサ15
の静電容量をC1 、第2の共振コンデンサ21の静電容量
をC2 としたとき、図4の回路の第1の共振コンデンサ
15の容量C1 ′をC1 ′=C1 、第2の共振コンデンサ
21の容量C2 ′をC2 ′=C1 +C2 にすることによ
り、図2の回路と図8の回路が全く同一の回路特性とな
り、このことは、図4の回路で、第1の回路ブロック33
と第2の回路ブロック34との接続順序を逆にした場合に
もコンデンサの容量を前記関係に設定することにより同
一の回路動作を行うことができることとなり、その取り
扱い上、非常に便利なものとなる。
FIG. 8 shows a sixth embodiment of the present invention. In this embodiment, a second circuit block 34 is constituted by a parallel circuit of a second resonance capacitor 21, a second damper diode 20, and a second switching element.
A first circuit block 33 is configured by a parallel circuit of the first damper diode 14 and the first switching element, and the second circuit block 34 is set to the low voltage coil 12 side and the first circuit block 33 and the second circuit block 33 are connected to each other. A series circuit of the circuit block 34 is interposed between the low-voltage coil 12 and the ground, and furthermore, the circuit block 3
The first resonance capacitor 15 is connected in parallel to the series circuit of 3, 34. With such a circuit configuration, when the circuit of this embodiment is compared with the circuit of the second embodiment of FIG. 4, the circuit of FIG.
The electrostatic capacitance C 1, when the capacitance of the second resonant capacitor 21 and a C 2, a first resonance capacitor of the circuit of Figure 4
The capacitance C 1 ′ of 15 is C 1 ′ = C 1 , the second resonance capacitor
By setting the capacitance C 2 ′ of C 21 to C 2 ′ = C 1 + C 2 , the circuit of FIG. 2 and the circuit of FIG. 8 have exactly the same circuit characteristics, which means that the circuit of FIG. Circuit block 33
The same circuit operation can be performed by setting the capacitance of the capacitor in the above-described relationship even when the connection order between the second circuit block 34 and the second circuit block 34 is reversed, which is very convenient in handling. Become.

【0028】なお、本発明は上記各実施例に限定される
ことはなく、様々な実施の態様を採り得る。例えば、上
記各実施例では第1のスイッチング素子をトランジスタ
13により構成し、第2のスイッチング素子をMOS F
ET17により構成したが、第1と第2のスイッチング素
子を共にトランジスタあるいはMOS FETにより形
成してもよい。また、この実施例とは逆に、第1のスイ
ッチング素子をMOSFETにより形成し、第2のスイ
ッチング素子をトランジスタにより形成することもでき
る。スイッチング素子をMOS FETにより構成する
ときには、MOS FET自体が等価回路的にダイオー
ドを内蔵しているので、第1および第2の各ダンパーダ
イオードを外付けすることなく、MOS FETの内蔵
ダイオードをダンパーダイオードとして活用することが
できる。
It should be noted that the present invention is not limited to the above embodiments, but can take various embodiments. For example, in each of the above embodiments, the first switching element is a transistor
13 and the second switching element is MOS F
Although the ET17 is used, both the first and second switching elements may be formed by transistors or MOSFETs. Also, contrary to this embodiment, the first switching element can be formed by a MOSFET and the second switching element can be formed by a transistor. When the switching element is configured by a MOS FET, the built-in diode of the MOS FET can be replaced without externally connecting the first and second damper diodes because the MOSFET itself has a built-in diode in an equivalent circuit. Can be used as

【0029】また、第2のスイッチング素子と第2のダ
ンパーダイオードと第2の共振コンデンサとの並列スイ
ッチ回路は駆動電源8から低圧コイル12を経てグランド
ラインに至る経路の任意の位置に設けることができるも
のであり、その介設位置は実施例のものに限定されな
い。
A parallel switch circuit including the second switching element, the second damper diode, and the second resonance capacitor may be provided at an arbitrary position on a path from the driving power supply 8 to the ground line via the low-voltage coil 12. It is possible, and the interposition position is not limited to the embodiment.

【0030】さらに、本発明を構成するスイッチ制御回
路は必ずしも実施例の回路に限定されるものではなく、
第1のスイッチ素子がオフしてから第2のスイッチ素子
がオフされる期間の長さをコントロールできるものであ
れば、他の構成のものでもよい。
Further, the switch control circuit constituting the present invention is not necessarily limited to the circuit of the embodiment.
Other configurations may be used as long as the length of time during which the second switch element is turned off after the first switch element is turned off can be controlled.

【0031】[0031]

【発明の効果】本発明は、第2のスイッチング素子に並
列に第2の共振コンデンサを接続し、この第2の共振コ
ンデンサと低圧コイル側のインダクタンスとで共振動作
を行わせるように構成し、さらに、第2のスイッチング
素子のオン動作を遅くとも第1のスイッチング素子のオ
ン動作と同時に動作させ、第2のスイッチング素子のオ
フ動作を第1のスイッチング素子のオン期間に行うよう
に構成したものであるから、第1,第2のスイッチング
素子のオン・オフスイッチ動作を印加電圧が零電圧の状
態で行わせることができる。しかも、第2のスイッチン
グ素子のオフ動作をさせたときに、電圧が第2の共振コ
ンデンサの共振カーブに沿って徐々に低下するから、ス
イッチオフ時に急激に電圧降下を生じることがなく、こ
れにより、第2のスイッチング素子の零クロス動作を確
実に行わせることができ、スイッチングの電力損失をな
くし、併せてスイッチングノイズの発生を防止すること
ができる。
According to the present invention, a second resonance capacitor is connected in parallel with the second switching element, and the second resonance capacitor and the inductance of the low-voltage coil perform resonance operation. Furthermore, the on-operation of the second switching element is operated at the same time as the on-operation of the first switching element at the latest, and the off operation of the second switching element is performed during the on-period of the first switching element. Therefore, the on / off switch operation of the first and second switching elements can be performed in a state where the applied voltage is zero voltage. In addition, when the second switching element is turned off, the voltage gradually decreases along the resonance curve of the second resonance capacitor, so that the voltage does not drop sharply when the switch is turned off. In addition, the zero cross operation of the second switching element can be reliably performed, the switching power loss can be eliminated, and the generation of switching noise can be prevented.

【0032】また、本発明は第2のスイッチング素子を
オフさせたときの逆起電力によって駆動電源の電圧をこ
の逆起電力により差し引いてフライバックパルス(コレ
クタパルス)の波高値を制御するものであるから、従来
例のように、第2のスイッチング素子(従来例のトラン
ジスタ1)をオフさせたときに大容量の電流が回路の閉
ループ上を循環させてエネルギをコイルに蓄えるもので
ないから、この大容量の電流を循環させるときに発生す
る電力ロスもなく、回路動作の回路効率を大幅に高める
ことが可能となる。
Further, according to the present invention, the peak value of the flyback pulse (collector pulse) is controlled by subtracting the voltage of the drive power supply by the back electromotive force when the second switching element is turned off. Therefore, unlike the conventional example, when the second switching element (transistor 1 of the conventional example) is turned off, a large amount of current is not circulated on the closed loop of the circuit to store energy in the coil. There is no power loss that occurs when circulating a large amount of current, and the circuit efficiency of circuit operation can be greatly increased.

【図面の簡単な説明】[Brief description of the drawings]

【図1】本発明に係る高電圧発生回路の基本回路図であ
る。
FIG. 1 is a basic circuit diagram of a high voltage generation circuit according to the present invention.

【図2】本発明の高電圧発生回路の第1の実施例を示す
回路図である。
FIG. 2 is a circuit diagram showing a first embodiment of a high voltage generation circuit according to the present invention.

【図3】本発明の実施例における回路各部の波形を示す
タイムチャートである。
FIG. 3 is a time chart showing waveforms at various parts in a circuit according to the embodiment of the present invention.

【図4】本発明の第2の実施例を示す回路図である。FIG. 4 is a circuit diagram showing a second embodiment of the present invention.

【図5】本発明の第3の実施例を示す回路図である。FIG. 5 is a circuit diagram showing a third embodiment of the present invention.

【図6】本発明の第4の実施例を示す回路図である。FIG. 6 is a circuit diagram showing a fourth embodiment of the present invention.

【図7】本発明の第5の実施例を示す回路図である。FIG. 7 is a circuit diagram showing a fifth embodiment of the present invention.

【図8】本発明の第6の実施例を示す回路図である。FIG. 8 is a circuit diagram showing a sixth embodiment of the present invention.

【図9】高圧安定化回路を備えた従来の高電圧発生回路
の回路図である。
FIG. 9 is a circuit diagram of a conventional high voltage generation circuit including a high voltage stabilization circuit.

【図10】図9の回路の動作説明図である。10 is an operation explanatory diagram of the circuit in FIG. 9;

【符号の説明】[Explanation of symbols]

10 ダミーヨーク 11 フライバックトランス 12 低圧コイル 13 トランジスタ 14 第1のダンパーダイオード 15 第1の共振コンデンサ 16 スイッチ制御回路 17 MOS FET 18 駆動電源 20 第2のダンパーダイオード 21 第2の共振コンデンサ 10 Dummy yoke 11 Flyback transformer 12 Low voltage coil 13 Transistor 14 First damper diode 15 First resonance capacitor 16 Switch control circuit 17 MOS FET 18 Drive power supply 20 Second damper diode 21 Second resonance capacitor

Claims (1)

(57)【特許請求の範囲】(57) [Claims] 【請求項1】 フライバックトランスの低圧コイルにそ
れぞれ直列に接続される第1のスイッチング素子および
第2のスイッチング素子と、第1のスイッチング素子
列に接続される第1のダンパーダイオードと、前記低
圧コイルとの間で共振回路を形成する第1の共振コンデ
ンサと、フライバックトランスの高圧コイルから陰極線
管に加える高圧出力電圧の降下量が大きくなるにつれて
第2のスイッチング素子のオン期間を長く制御するスイ
ッチ制御回路とを有する高電圧発生回路において、前記
第2のスイッチング素子には第2のダンパーダイオード
が並列に接続されるとともに、第2の共振コンデンサが
並列に接続されており、第2のスイッチング素子は、ス
イッチ制御回路により、遅くとも第1のスイッチング素
子のオン開始点でオンし、第1のスイッチング素子のオ
ン期間でオフするように制御されていることを特徴とす
る高電圧発生回路。
1. A a first switching element and second switching elements connected in series to the low pressure coil of the flyback transformer, the first switching element
A first damper diode connected in parallel, the low
The on-period of the second switching element is controlled to be longer as the amount of drop of the high-voltage output voltage applied from the high-voltage coil of the flyback transformer to the cathode ray tube increases, and the first resonance capacitor forming a resonance circuit with the pressure coil. in the high voltage generating circuit and a switch control circuit for the the second switching element together with the second damper diode connected in parallel, a second resonance capacitor are connected in parallel, the second A high-voltage generating circuit, wherein the switching element is controlled by a switch control circuit to turn on at the latest at the on-start point of the first switching element and to turn off during the on-period of the first switching element.
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