JP2644503B2 - Sprite display control device - Google Patents
Sprite display control deviceInfo
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- JP2644503B2 JP2644503B2 JP62241172A JP24117287A JP2644503B2 JP 2644503 B2 JP2644503 B2 JP 2644503B2 JP 62241172 A JP62241172 A JP 62241172A JP 24117287 A JP24117287 A JP 24117287A JP 2644503 B2 JP2644503 B2 JP 2644503B2
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- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G1/00—Control arrangements or circuits, of interest only in connection with cathode-ray tube indicators; General aspects or details, e.g. selection emphasis on particular characters, dashed line or dotted line generation; Preprocessing of data
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- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/42—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of patterns using a display memory without fixed position correspondence between the display memory contents and the display position on the screen
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はスプライト表示制御装置に関し、特に、スプ
ライトが非表示領域と表示領域の境界から上下左右に連
続して移動しながら表示領域へ出現するスプライト表示
制御装置に関する。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a sprite display control device, and in particular, sprites appear in a display area while continuously moving up, down, left, and right from a boundary between a non-display area and a display area. The present invention relates to a sprite display control device.
従来の動画表示制御装置として、ブランキングモード
を設定するレジスタによって動画のブランキング表示を
行うものがある。前述のレジスタは、例えば、バックグ
ラウンドの左端８ドット分を表示しないバックグラウン
ド左端ブランキングモードと、その領域に到達した動画
の左端を表示しない動画左端ブランキングモードを設定
するビットを有している。このビットをそれぞれブラン
キングモード設定状態にセットすると、表示画面上を右
から左に移動している動画が左端８ドットの領域にさし
かかると、その領域にさしかかった部分が画面表示から
消える。このようにして動画が右から左へ移動して左の
端から自然に消える表示モードを実現することができ
る。2. Description of the Related Art As a conventional moving image display control device, there is a moving image blanking display using a register for setting a blanking mode. The above-mentioned register has bits for setting, for example, a background left end blanking mode in which the leftmost 8 dots of the background are not displayed and a moving image left end blanking mode in which the left end of the moving image that reaches the area is not displayed. . When these bits are set to the blanking mode setting state, when a moving image moving from right to left on the display screen reaches an area of 8 dots on the left end, a portion of the moving image disappears from the screen display. In this way, a display mode in which the moving image moves from right to left and disappears naturally from the left end can be realized.
しかし、従来の動画表示制御装置によると、ブランキ
ングモードを設定するレジスタにバックグラウンドと動
画のブランキングを設定し、かつ、表示画面の端をブラ
ンキングするドット数を設定しなければならないため、
その操作が煩わしい。However, according to the conventional moving image display control device, the background and moving image blanking must be set in the register for setting the blanking mode, and the number of dots for blanking the edge of the display screen must be set.
The operation is troublesome.
本発明は上記に鑑みてなされたものであり、簡単な操
作によって表示画面の上下左右の端からスプライトが連
続して出現し、あるいは、その端へ連続して消えてゆく
表示を行うため、スプライトアトリビュートテーブルに
セットされたＸおよびＹの座標値に応じた表示画面上の
位置にスプライトを表示するスプライト表示制御装置に
おいて、 横方向に関連する複数のスプライトをつないで表示す
るCGXの表示モードにおけるスプライトの個数とスプラ
イトの横方向のサイズとの乗算値によって定まるＸ座標
値と、縦方向に関連する複数のスプライトをつないで表
示するCGYの表示モードにおけるスプライトの個数とス
プライトの縦方向のサイズとの乗算値によって定まるＹ
座標値を先頭座標とし、この先頭座標と、水平表示期間
と、垂直表示幅とに基づいて前記表示画面の表示領域を
設定する設定手段と、 前記スプライトを形成する各ドットの表示位置が前記
表示領域を外れたとき、前記表示領域を外れたドットの
表示を禁止する制御手段から構成されることを特徴とす
るスプライト表示制御装置を提供する。The present invention has been made in view of the above, and in order to perform display in which sprites continuously appear from the upper, lower, left, and right edges of the display screen by a simple operation, or disappear continuously to the edges, a sprite is used. In a sprite display control device for displaying a sprite at a position on a display screen corresponding to the X and Y coordinate values set in an attribute table, a sprite in a CGX display mode for connecting and displaying a plurality of horizontally related sprites Of the number of sprites and the vertical size of the sprites in the CGY display mode in which multiple sprites related in the vertical direction are connected and displayed, and the X coordinate value determined by the product of the number of sprites and the horizontal size of the sprites Y determined by multiplication value
Setting means for setting a coordinate value as a head coordinate, setting a display area of the display screen based on the head coordinate, a horizontal display period, and a vertical display width; and displaying a display position of each dot forming the sprite on the display. A sprite display control device is provided, comprising a control means for prohibiting display of a dot outside the display area when the area is out of the area.
以下、本発明のスプライト表示制御装置を詳細に説明
する。Hereinafter, the sprite display control device of the present invention will be described in detail.
第１図は画像表示装置を示し、主としてビデオディス
プレイコントローラ１、CPU2、ビデオカラーエンコーダ
３、プログラマブルサウンドジェネレータ４より構成さ
れる。ビデオディスプレイコントローラ１はROM5に格納
されたテレビゲーム等のプログラムを解読するCPU2の制
御によって、ビデオRAM7からそのストーリに従った画像
データを読み出してビデオカラーエンコーダ３に供給す
る。CPU2はROM5のプログラムに基いて所定の制御を行
い、それに伴ってデータや演算結果等を一時的にRAM6に
記憶する。画像データを入力したビデオカラーエンコー
ダ３は内部のカラーデータに基いてRGBアナログ信号、
あるいはRGBアナログ信号をマトリクス変換して作成す
る映像色信号（輝度信号と色差信号を含む）を出力す
る。また、プログラマブルサウンドジェネレータ４はCP
U2を介して入力するROM5の内容に基いてアナログ音信号
を左右のステレオ音として出力する。ビデオカラーエン
コーダ３より出力される映像色信号はインターフェース
８を介してコンポジット信号としてテレビ９へ与えら
れ、また、RGBアナログ信号はインターフェース10を介
して専用モニタ装置として使用されるテレビ９のCRTへ
直接与えられる。一方、左右のアナログ音信号は増幅器
11a、11bを介してスピーカ12a、12bへ与えられて発音さ
れる。FIG. 1 shows an image display device, which mainly comprises a video display controller 1, a CPU 2, a video color encoder 3, and a programmable sound generator 4. The video display controller 1 reads out image data according to the story from the video RAM 7 and supplies it to the video color encoder 3 under the control of the CPU 2 which decodes a program such as a video game stored in the ROM 5. The CPU 2 performs predetermined control based on a program in the ROM 5, and temporarily stores data, calculation results, and the like in the RAM 6 accordingly. The video color encoder 3 to which the image data has been input receives an RGB analog signal based on the internal color data,
Alternatively, it outputs a video color signal (including a luminance signal and a color difference signal) created by matrix conversion of an RGB analog signal. Also, the programmable sound generator 4 has a CP
An analog sound signal is output as left and right stereo sounds based on the contents of the ROM 5 input via U2. The video color signal output from the video color encoder 3 is supplied to the television 9 as a composite signal via the interface 8, and the RGB analog signal is directly transmitted to the CRT of the television 9 used as a dedicated monitor device via the interface 10. Given. On the other hand, the left and right analog sound signals are
The sound is given to speakers 12a and 12b via 11a and 11b and is sounded.
第２図（ａ）はVRAM7との間でデータ転送を行うビデ
オディスプレイコントローラ１を示し、後述する各種の
レジスタを有するコントロール部20、アドレスユニット
21、CPUリード／ライトバッファ22、スプライトアトリ
ビュートテーブルバッファ23、スプライトシフトレジス
タ24、バックグラウンドシフトレジスタ25、データバス
バッファ26、同期回路27、プライオリティ回路28を有す
る。FIG. 2A shows the video display controller 1 for transferring data to and from the VRAM 7, a control unit 20 having various registers described later, and an address unit.
21, a CPU read / write buffer 22, a sprite attribute table buffer 23, a sprite shift register 24, a background shift register 25, a data bus buffer 26, a synchronization circuit 27, and a priority circuit 28.
コントロール部20はCPU2がVRAM7にデータをライト／
リードするときビデオディスプレイコントローラ１が間
に合わない場合に「Ｌ」を出力してその間CPU2にその状
態を保持させる▲▼端子と、割り込み要求信号
を出力する▲▼端子と、１ドット（画素）の周波
数のクロックを入力するCK端子と、初期化のリセット信
号を入力する▲▼端子と、８ビット/16ビッ
トのデータバス幅の選択を行うデータバス幅切換信号を
入力するEX8/▲▼端子を有する。The control unit 20 controls the CPU 2 to write data to VRAM7 /
When reading, if the video display controller 1 cannot keep up, it outputs "L", during which the CPU 2 keeps the state, a terminal for outputting an interrupt request signal, and a frequency of one dot (pixel). CK terminal for inputting a clock signal of, a ▲ ▼ terminal for inputting a reset signal for initialization, and an EX8 / ▲ ▼ terminal for inputting a data bus width switching signal for selecting a data bus width of 8 bits / 16 bits. .
アドレスユニット21はVRAM7のアドレス信号を出力す
るMA0〜MA15端子に接続されている、VRAM7のアドレス空
間は、例えば、65.536ワード（１ワード16ビット）であ
る。また、アドレスユニット21、CPUリード／ライトバ
ッファ22、スプライトシフトレジスタ24、バックグラウ
ンドシフトレジスタ25はデータバスを介してMD0〜MD15
に接続されている。MD0〜MD15端子を介してVRAM7のデー
タが入出力する。The address unit 21 is connected to terminals MA0 to MA15 for outputting an address signal of the VRAM 7. The address space of the VRAM 7 is, for example, 65.536 words (1 word 16 bits). The address unit 21, CPU read / write buffer 22, sprite shift register 24, and background shift register 25 are connected to MD0 to MD15 via a data bus.
It is connected to the. VRAM7 data is input / output via the MD0 to MD15 terminals.
スプライトアトリビュートテーブルバッファ23はスプ
ライト（16×16ビット）の表示位置（Ｘ、Ｙ）、色、パ
ターン番号等を記憶するメモリである。The sprite attribute table buffer 23 is a memory for storing display positions (X, Y), colors, pattern numbers, and the like of sprites (16 × 16 bits).
スプライトシフトレジスタ24はスプライトアトリビュ
ートテーブル23を読んでパターン番号、スプライトカラ
ー等を得た後、それに基づいてVRAM7をアクセスし、VRA
M7内のスプライトジェネレータから読み出されたパター
ンやスプライトカラーのデータをストアする。The sprite shift register 24 reads the sprite attribute table 23 to obtain a pattern number, a sprite color, and the like, and then accesses the VRAM 7 based on the pattern number and the VRA, and
Stores the pattern and sprite color data read from the sprite generator in M7.
バックグラウンドシフトレジスタ25はラスタ位置から
アドレスを生成してVRAM7内のアトリビュートテーブル
を読み、それから得られたキャラクタコードからVRAM7
内のキャラクタジェネレータのアドレスを生成し、その
アドレスに基づいて読み出されたパターンをCGカラーと
ともにストアする。The background shift register 25 generates an address from the raster position, reads the attribute table in the VRAM 7, and reads the VRAM7 from the character code obtained therefrom.
The address of the character generator in is generated, and the pattern read based on the address is stored together with the CG color.
データバスバッファ26はデータを入出力する端子D0〜
D15に接続されている。ビデオディスプレイコントロー
ラ１はCPU2を含むシステムのデータ幅に合わせて８ビッ
トインターフェース、16ビットインターフェースの選択
が可能であり、８ビットインターフェースが選択された
ときは、D1〜D15端子のD0〜D7が用いられる。The data bus buffer 26 has data input / output terminals D0 to
Connected to D15. The video display controller 1 can select an 8-bit interface or a 16-bit interface according to the data width of the system including the CPU 2, and when the 8-bit interface is selected, D0 to D7 of the D1 to D15 terminals are used. .
同期回路27は表示期間を示す信号を示すDISP端子と、
CRTに垂直同期をかける信号を出力するとともに外部垂
直同期信号を入力する▲▼端子と、CRTに水
平同期をかける信号を出力するとともに外部水平同期信
号を入力する▲▼端子とに接続されている。The synchronization circuit 27 has a DISP terminal indicating a signal indicating a display period,
Connected to the ▲ ▼ terminal which outputs a signal to apply vertical synchronization to the CRT and inputs an external vertical synchronization signal, and the ▲ ▼ terminal which outputs the signal to apply horizontal synchronization to the CRT and inputs an external horizontal synchronization signal .
プライオリティ回路28はビデオデータを出力するVD0
〜VD7端子に接続され、かつ、ビデオデータがスプライ
トのとき「Ｈ」を、バックグラウンドのとき「Ｌ」の信
号を出力するSPBG（VD8）端子に接続されている。The priority circuit 28 outputs VD0 for outputting video data.
To the VD7 terminal, and is connected to the SPBG (VD8) terminal which outputs a signal of "H" when the video data is sprite and a signal of "L" when the video data is in the background.
また、前述したコントロール部20は「Ｌ」の信号を入
力したときCPU2が内部のレジスタをリード／ライトする
ことができる▲▼端子、リードのタイミング信号を
入力する▲▼端子、ライトのタイミング信号を入力
する▲▼端子、およびCPU2のアドレスバスに接続さ
れたA0端子およびA1端子に接続されている。更に、▲
▼端子は「Ｌ」のときCPU2がVRAM7からデータを読
み取り、▲▼端子は「Ｌ」のときCPU2がVRAM7へ
データを書き込む。Also, the control unit 20 described above receives a signal of "L", the CPU 2 can read / write an internal register, a terminal for inputting a read timing signal, a terminal for inputting a read timing signal, and a write timing signal. It is connected to the input ▲ ▼ terminals and the A0 and A1 terminals connected to the address bus of CPU2. Furthermore, ▲
When the ▼ terminal is “L”, the CPU 2 reads data from the VRAM 7, and when the ▼ terminal is “L”, the CPU 2 writes data to the VRAM 7.
第２図（ｂ）は本発明の一実施例を示し、31はVRAM7
中のスプライトアトリビュートテーブル（SAT）、32はV
RAM7中のスプライトジェネレータ（SG）である。スプラ
イトアトリビュートテーブル31は、例えば、64個のスプ
ライトを登録することができ、また、スプライトジェネ
レータ32は、例えば、1024個のスプライトを登録するこ
とができる。スプライトは16×16ドットのサイズを有
し、64個のスプライトにはアドレス０＞１＞……＞62＞
63の順で優先順位が与えられている。スプライトアトリ
ビュートテーブル31は64個のスプライトのＹ座標、Ｘ座
標、パターン番号、コントロールデータを登録してお
り、この中のＹ座標のデータが走査ラスタ信号発生回路
33より出力されるラスタ番号と一致検出回路34で一致を
検出され、一致したスプライト番号はサブバッファ35に
記憶される。サブバッファ35は16個のスプライト番号を
記憶することができる。サブバッファ35に記憶されたス
プライト番号で定義されるパターン番号がセレクタ６に
よって選択され、そのパターン番号をアドレスとしてス
プライトジェネレータ32をアクセスする。スプライトジ
ェネレータ32のアクセスによって得られたパターンデー
タはパターンデータバッファ37に記憶され、また、パタ
ーンデータのＸ座標がスプライトアトリビュートテーブ
ル31から読み出されてパターンデータバッファ37に記憶
される。スプライト番号のサブバッファ35への記憶は表
示すべきラスタの１つ手前のラスタの水平表示期間に行
い、パターンデータのパターンデータバッファ37への記
憶は次に来る水平帰線期間に行う。次に、表示すべきラ
スタになると、水平ドットクロックカウンタ38の計数値
とパターンデータバッファ37のＸ座標が一致検出回路39
で比較され、両者が一致したときパターンデータがパラ
レル・シリアル変換回路40に入力し、パラレルデータが
シリアルデータに変換されて表示画面（CRT）41へ出力
される。パラレル・シリアル変換回路40とCRT41の間に
は、ゲート回路42が設けられ、ゲート回路42は先頭座標
設定回路43の先頭座標（ｘ、ｙ）に基づいてCPU2の制御
によってデータパターンのシリアルデータの通過を制御
する。FIG. 2 (b) shows an embodiment of the present invention.
Sprite attribute table (SAT) inside, 32 is V
The sprite generator (SG) in RAM7. The sprite attribute table 31 can register, for example, 64 sprites, and the sprite generator 32 can register, for example, 1024 sprites. The sprite has a size of 16 × 16 dots, and 64 sprites have addresses 0>1>...>62>
Priorities are given in the order of 63. The sprite attribute table 31 registers the Y coordinate, X coordinate, pattern number, and control data of the 64 sprites, and the data of the Y coordinate among them is stored in the scanning raster signal generation circuit.
The coincidence is detected by the coincidence detection circuit 34 with the raster number output from 33, and the coincident sprite number is stored in the sub-buffer 35. The sub-buffer 35 can store 16 sprite numbers. The selector 6 selects a pattern number defined by the sprite number stored in the sub-buffer 35, and accesses the sprite generator 32 using the pattern number as an address. The pattern data obtained by the access of the sprite generator 32 is stored in the pattern data buffer 37, and the X coordinate of the pattern data is read from the sprite attribute table 31 and stored in the pattern data buffer 37. The sprite number is stored in the sub-buffer 35 during the horizontal display period of the raster immediately before the raster to be displayed, and the pattern data is stored in the pattern data buffer 37 during the next horizontal flyback period. Next, when the raster to be displayed is reached, the count value of the horizontal dot clock counter 38 and the X coordinate of the pattern data buffer 37 match each other.
The pattern data is input to the parallel-to-serial conversion circuit 40, and the parallel data is converted to serial data and output to the display screen (CRT) 41. A gate circuit 42 is provided between the parallel / serial conversion circuit 40 and the CRT 41. The gate circuit 42 controls the CPU 2 to control the serial data of the data pattern based on the start coordinates (x, y) of the start coordinate setting circuit 43. Control the passage.
次に、第３図（ａ）〜（ｕ）によってビデオディスプ
レイコントローラ１（コントロール部20）の内部レジス
タを説明する。Next, the internal registers of the video display controller 1 (control unit 20) will be described with reference to FIGS.
（ａ）アドレスレジスタ 以下に述べるメモリアドレスライトレジスタ（ｃ）〜
DMA VRAM−SATBソースアドレスレジスタ（ｕ）を指定
するライト専用レジスタである。これらのレジスタにラ
イト／リードするときこのレジスタにレジスタ番号をラ
イトする。A1端子と▲▼端子が「Ｌ」のときビデオ
ディスプレイコントローラ１にライトするとこのレジス
タが選択される。(A) Address register Memory address write register (c) to
DMA VRAM-SATB This is a write-only register that specifies the source address register (u). When writing / reading these registers, the register numbers are written to these registers. This register is selected by writing to the video display controller 1 when the A1 terminal and the ▲ ▼ terminal are “L”.
（１）16ビットアクセスのとき EX8/▲▼＝０、AD＝Ｘ（不問）、A1＝０、R/W＝Ｗ （２）８ビットアクセスのとき EX8/▲▼＝１、A0＝０、A1＝０、R/W＝Ｗ （ｂ）ステータスレジスタ コントロールレジスタ（ｇ）とDMAコントロールレジ
スタ（ｑ）の割り込み許可ビットにより許可された割り
込み原因が発生すると、対応するビットがセットされ、
割り込みがアクティブになる。ステータスを読むと自動
的にクリアされる。(1) For 16-bit access EX8 / ▲ ▼ = 0, AD = X (no matter), A1 = 0, R / W = W (2) For 8-bit access EX8 / ▲ ▼ = 1, A0 = 0, A1 = 0, R / W = W (b) Status register When an interrupt cause enabled by the interrupt enable bit of the control register (g) and the DMA control register (q) occurs, the corresponding bit is set,
The interrupt is activated. It is automatically cleared when you read the status.
（１）ビット０（CR）……衝突検出 スプライト０がスプライト１〜63の何れかと衝突した
ことを示す。(1) Bit 0 (CR) collision detection Indicates that sprite 0 collided with any of sprites 1 to 63.
（２）ビット１（OR）……オーバー検出 （イ）１ラスタライン上に17個以上のスプライトを検出
したとき （ロ）ヒットしたスプライトのデータを水平帰線期間中
に取り込めないとき （ハ）スプライトを水平方向につないで表示するCGXが
立っているためにセットしたスプライトのデータを内部
に取り込めないとき （３）ビット２（RR）……ラスタ検出 ラスタカウンタがラスタ検出レジスタの設定値になっ
たことを示す。(2) Bit 1 (OR): Over detection (a) When 17 or more sprites are detected on one raster line (b) When the data of the hit sprite cannot be captured during the horizontal retrace period (c) Sprite data that is set cannot be captured internally because the CGX, which displays sprites connected in the horizontal direction, is standing. (3) Bit 2 (RR): Raster detection The raster counter becomes the value set in the raster detection register. Indicates that
（４）ビット３（DS）……DMA転送終了検出 VRAM6とスプライトアトリヒュートテーブルバッファ2
3の間の転送が終了したことを示す。(4) Bit 3 (DS): DMA transfer end detection VRAM6 and sprite-attribute table buffer 2
Indicates that the transfer between 3 has been completed.
（５）ビット４（DV）……DMA転送終了検出 VRAM6−VRAM6間（以下単に「VRAM6間」と言う）の転
送が終了したことを示す。(5) Bit 4 (DV)... DMA transfer end detection Indicates that the transfer between VRAM6 and VRAM6 (hereinafter simply referred to as “between VRAM6”) has been completed.
（６）ビット５（VD）……垂直帰線期間検出 垂直帰線期間になったことを示す。(6) Bit 5 (VD): vertical blanking period detection Indicates that the vertical blanking period has been reached.
（７）ビット６（BSY）……ビジー検出 CPU2のアクセスによってVRAM7がリード／ライト中で
あることを示す。▲▼端子が「０」になる。(7) Bit 6 (BSY)... Busy detection Indicates that VRAM 7 is being read / written by CPU 2 access. ▲ ▼ terminal becomes “0”.
（ｃ）メモリアドレスライトレジスタ（レジスタ番号
「00」） CPU2がVRAM7をライトするときの開始アドレスを設定
する。(C) Memory address write register (register number "00") Sets the start address when CPU2 writes VRAM7.
（ｄ）メモリアドレスリードレジスタ（レジスタ番号
「01」） CPU2がVRAM7をリードするときの開始アドレスを設定
する。このレジスタのMARRの上位バイトを書き込むと、
VRAM7からデータの読み出しを開始し、データをVRAMデ
ータリードレジスタ（ｆ）へ取り込み、MARRは自動的に
インクリメントする。(D) Memory address read register (register number "01") Sets the start address when CPU 2 reads VRAM7. When writing the upper byte of MARR in this register,
Reading of data from the VRAM 7 is started, the data is taken into the VRAM data read register (f), and MARR is automatically incremented.
（ｅ）VRAMデータライトレジスタ（レジスタ番号「0
2」） CPU2からVRAM7へ転送するデータを書き込む。このレ
ジスタの上位バイトが書かれると、ビデオディスプレイ
コントローラ１はVRAM7へ書き込みを開始し、終了する
とメモリアドレスライトレジスタ（ｃ）のMAWRは自動的
にインクリメントする。(E) VRAM data write register (register number "0
2)) Write the data to be transferred from CPU2 to VRAM7. When the upper byte of this register is written, the video display controller 1 starts writing to the VRAM 7, and upon completion, the MAWR of the memory address write register (c) is automatically incremented.
（ｆ）VRAMデータリードレジスタ（レジスタ番号「0
2」）′ VRAM7からCPU2へ転送するデータを書き込む。このレ
ジスタのVRRの上位バイトを読むと、次にアドレスの読
み出しが開始される。(F) VRAM data read register (register number "0
2 ") 'Write the data to be transferred from VRAM7 to CPU2. When the upper byte of the VRR of this register is read, the reading of the address starts next.
（ｇ）コントロールレジスタ（レジスタ番号「05」） ビデオディスプレイコントローラ１の動作モードを設
定する。(G) Control register (register number "05") The operation mode of the video display controller 1 is set.
（１）ビット０〜３（IE）……割り込み要求許可 各ビットに対応して以下の割り込みを許可する。(1) Bits 0 to 3 (IE)... Interrupt request enable The following interrupts are enabled for each bit.
（イ）ビット０……衝突検出 （ロ）ビット１……オーバ検出 （ハ）ビット２……ラスタ検出 （ニ）ビット３……垂直帰線期間検出 （２）ビット４、５（EX）……外部同期 （３）ビット６（SB）……スプライトブランキング 画面にスプライトを表示するか否かを設定する。セッ
トすると次の水平表示期間から有効になる。(B) Bit 0: collision detection (b) Bit 1: over detection (c) Bit 2: raster detection (d) Bit 3: vertical blanking period detection (2) bits 4, 5 (EX) … External synchronization (3) Bit 6 (SB): Sets whether to display a sprite on the screen. When set, it becomes effective from the next horizontal display period.
（イ）「０」……スプライトを消す （ロ）「１」……スプライトを表示 （４）ビット７（BB）……バックグラウンドブランキン
グ 画面にバックグラウンドを表示するか否かを設定す
る。セットすると次の水平表示期間から有効になる。(B) “0”: Sprite is turned off (b) “1”: Sprite is displayed (4) Bit 7 (BB): Background blanking Sets whether to display the background on the screen. When set, it becomes effective from the next horizontal display period.
（イ）「０」……バックグラウンドを消す （ロ）「１」……バックグラウンドを表示 ビット６、７において、「00」のときバーストモード
になり、 （イ）表示のためのVRAM7のアクセスを止めてCPU2がVRA
M7をアクセスする。(B) “0”: Turn off the background (b) “1”: Display the background In bits 6 and 7, when “00” is set to the burst mode, (b) VRAM7 access for display Stop and CPU2 is VRA
Access M7.
（ロ）VRAM間のDMAが常時可能。(B) DMA between VRAMs is always possible.
（ハ）VD0〜VD7端子は「Ｌ」、SPBG端子は「Ｈ」 また、ビット６、７において、「11」のときは次のフ
レームにおいてバーストモードが解除される。(C) The terminals VD0 to VD7 are at "L" and the SPBG terminal is at "H". If the bits 6 and 7 are "11", the burst mode is released in the next frame.
（５）ビット８、９（TE）……DISP出力選択 （６）ビット10（DR）……ダイナミックRAMリフレッシ
ュ バックグラウンドのメモリ幅レジスタのVRAMドット幅
が２ドット、４ドットのとき、このビットをセットする
とMA0〜MA15端子よりリフレッシュアドレスを出力す
る。(5) Bits 8 and 9 (TE): DISP output selection (6) Bit 10 (DR) ... Dynamic RAM refresh When the VRAM dot width of the background memory width register is 2 dots or 4 dots, setting this bit outputs a refresh address from the MA0 to MA15 terminals.
（７）ビット11、12（IW）……メモリアドレスライトレ
ジスタ（ｃ）、メモリアドレスリードレジスタ（ｄ）の
インクリメント幅選択 自動的にインクリメントするアドレス幅を以下のよう
に選択することができる。(7) Bits 11 and 12 (IW)... Increment width selection of memory address write register (c) and memory address read register (d) The address width to be automatically incremented can be selected as follows.
８ビットアクセス時は上位バイトのアクセスによって
インクリメントする。 At the time of 8-bit access, the value is incremented by accessing the upper byte.
（ｈ）ラスタ検出レジスタ（レジスタ番号「06」） 割り込みを発生するラスタ番号を設定する。ラスタカ
ウンタの値と設定値RCRが一致したとき割り込みを発生
する。内部のラスタカウンタは表示開始の１ラスタ前で
64にセットされ、ラスタ毎に＋１される。(H) Raster detection register (register number "06") Sets the raster number at which an interrupt occurs. An interrupt is generated when the value of the raster counter matches the set value RCR. The internal raster counter is one raster before the start of display.
Set to 64 and incremented by one for each raster.
（ｉ）BGXスクロールレジスタ（レジスタ番号「07」） バックグラウンド画面の水平スクロールを行うときに
用いる。このレジスタを書き換えると次のラスタライン
から有効になる。(I) BGX scroll register (register number “07”) Used to perform horizontal scrolling of the background screen. When this register is rewritten, it becomes effective from the next raster line.
（ｊ）BGYスクロールレジスタ（レジスタ番号「08」） バックグラウンド画面の垂直スクロールを行うときに
用いる。このレジスタを書き換えると次のラスタタイン
からBYR＋１として有効になる。(J) BGY scroll register (register number "08") Used to perform vertical scroll of the background screen. When this register is rewritten, it becomes effective as BYR + 1 from the next raster tine.
（ｋ）メモリ幅レジスタ（レジスタ番号「09」） （１）ビット０、１（VM）……VRAMドット幅 水平表示期間中のバックグラウンドアトリビュートテ
ーブルおよびキャラクタジェネレータのアクセス、DMA
およびCPU2によるVRAM7のアクセスを行うときの幅を設
定する。このドット幅はVRAM7に使用したメモリの速度
に合わせて設定する。このフィールドを書き換えると垂
直帰線期間の始めに有効になる。(K) Memory width register (register number "09") (1) Bits 0, 1 (VM) ... VRAM dot width Access to background attribute table and character generator during horizontal display period, DMA
And the width when the CPU 2 accesses the VRAM 7. This dot width is set according to the speed of the memory used for VRAM7. Rewriting this field becomes effective at the beginning of the vertical blanking period.
（２）ビット２、３（SM）……スプライト ドット幅 水平帰線期間中にスプライトジェネレータをアクセス
するドット幅を設定する。 (2) Bits 2 and 3 (SM)... Sprite dot width Set the dot width for accessing the sprite generator during the horizontal retrace period.
（３）ビット４〜６（SCREEN）……スクリーン 仮想スクリーンのＸ、Ｙ方向の文字数を設定する。こ
のフィールドを書き換えると垂直帰線の始めに有効にな
る。 (3) Bits 4 to 6 (SCREEN) Screen Set the number of characters in the X and Y directions of the virtual screen. Rewriting this field takes effect at the beginning of vertical retrace.
（４）ビット７（CM）……CGモード VRAMドット幅が４ドットのときこのビットによってキ
ャラクタジェネレータの色ブロックの切り替えを行う。
このビットのセットにより次のラスタから有効になる。 (4) Bit 7 (CM) CG mode When the VRAM dot width is 4 dots, this bit switches the color block of the character generator.
Setting this bit makes it valid from the next raster.
（イ）「０」……CG0（CH0、CH1） （ロ）「１」……CG1（CH2、CH3） （ｌ）水平同期レジスタ（レジスタ番号「0A」） （１）ビット０〜４（HSW）……水平同期パルス 水平同期信号の「Ｌ」レベルのパルス幅をキャラクタ
サイクルを単位として設定する。CRTの仕様に合わせて
５ビットにより１〜32の範囲のデータとする。(B) "0" ... CG0 (CH0, CH1) (b) "1" ... CG1 (CH2, CH3) (l) Horizontal synchronization register (register number "0A") (1) Bits 0 to 4 (HSW) ) Horizontal sync pulse The "L" level pulse width of the horizontal sync signal is set in units of character cycles. According to the CRT specification, the data is in the range of 1 to 32 with 5 bits.
（２）ビット８〜14（HDS）……水平表示スタート位置 水平同期信号の立ち上りエッヂから水平表示開始まで
の間隔をキャラクタサイクルを単位として設定する。デ
ータは７ビットでCRT上の水平方向の最適位置を設定す
る。水平表示位置（水平バックポーチ）をＮとすると、
HDSにはＮ−１を設定する。(2) Bits 8 to 14 (HDS): Horizontal display start position Sets the interval from the rising edge of the horizontal synchronization signal to the start of horizontal display in units of character cycle. The data is 7 bits to set the optimal horizontal position on the CRT. If the horizontal display position (horizontal back porch) is N,
N-1 is set in HDS.
（ｍ）水平表示レジスタ（レジスタ番号「0B」） （１）ビット０〜６（HDW）……水平表示幅 １ラスタ当たりの表示期間をキャラクタサイクルを単
位として設定する。データは７ビットでCRT上に表示す
る水平方向の文字数で表示期間を決める。水平表示をＮ
とすると、HDWにはＮ−１を設定する。(M) Horizontal display register (register number “0B”) (1) Bits 0 to 6 (HDW)... Horizontal display width A display period per raster is set in units of a character cycle. The display period of the data is determined by the number of horizontal characters to be displayed on the CRT in 7 bits. N for horizontal display
Then, N-1 is set in HDW.
（２）ビット８〜11（HDE）……水平表示エンド位置 水平表示期間終了から水平同期信号の立ち上りエッヂ
までの間隔をキャラクタサイクルを単位として設定す
る。データは７ビットでCRT上の水平方向の最適位置を
設定し、水平表示エンド位置（水平バックポーチ）をＮ
とすると、HDEにＮ−１を設定する。(2) Bits 8 to 11 (HDE): Horizontal display end position The interval from the end of the horizontal display period to the rising edge of the horizontal synchronization signal is set in units of a character cycle. The data sets the optimal horizontal position on the CRT with 7 bits and sets the horizontal display end position (horizontal back porch) to N
Then, N-1 is set in HDE.
（ｎ）垂直同期レジスタ（レジスタ番号「0C」） （１）ビット０〜４（VSW）……垂直同期パルス幅 垂直同期信号のレベルのパルス幅をラスタラインを単
位として設定する。CRTの仕様に合わせて５ビットで１
〜32の範囲のデータを設定する。(N) Vertical synchronization register (register number "0C") (1) Bits 0 to 4 (VSW) ... vertical synchronization pulse width The pulse width of the level of the vertical synchronization signal is set in units of raster lines. 1 in 5 bits according to CRT specifications
Set data in the range of ~ 32.
（２）ビット８〜15（VDS）……垂直表示スタート位置 垂直同期信号の立ち上りエッヂから垂直同期開始まで
の間隔をラスタラインを単位として設定する。垂直表示
スタート位置（垂直バックポーチ）をＮとすると、Ｎ−
２を設定する。(2) Bits 8 to 15 (VDS): Vertical display start position Sets the interval from the rising edge of the vertical synchronization signal to the start of vertical synchronization in units of raster lines. Assuming that the vertical display start position (vertical back porch) is N, N-
Set 2.
（ｏ）垂直表示レジスタ（レジスタ番号「0D」） 垂直表示期間（表示領域）をラスタラインを単位とし
て設定する。９ビットのデータによって画面に表示する
ラスタライン数に基づいて垂直表示幅を決める。垂直表
示幅をＮとすると、VDWにはＮ−１を設定する。(O) Vertical display register (register number “0D”) A vertical display period (display area) is set in units of raster lines. The vertical display width is determined based on the number of raster lines to be displayed on the screen using 9-bit data. Assuming that the vertical display width is N, V-1 is set to N-1.
（ｐ）垂直表示エンド位置レジスタ（レジスタ番号「0
E」） 垂直表示期間終了から垂直同期信号の立ち上りまでの
間隔をラスタラインを単位として設定する。８ビットの
データによってCRT上の垂直方向の最適位置（垂直フロ
ントポーチ）をＮとすると、VCRにはＮを設定する。(P) Vertical display end position register (register number "0
E ") Set the interval from the end of the vertical display period to the rise of the vertical synchronization signal in units of raster lines. Assuming that the optimum position in the vertical direction (vertical front porch) on the CRT is N with 8-bit data, N is set in the VCR.
（ｑ）DMAコントロールレジスタ（レジスタ番号「0
F」） （１）ビット０（DsC）……VRAM7とスプライトアトリビ
ュートテーブルバッファ23間の転送終了割り込み許可 この転送終了時に割り込みを発生する否かを設定す
る。(Q) DMA control register (register number "0
F ") (1) Bit 0 (DsC): Enable transfer end interrupt between VRAM 7 and sprite attribute table buffer 23 Set whether or not to generate an interrupt at the end of this transfer.
（イ）「０」……発生しない （ロ）「１」……発生する （２）ビット１（DVC）……VRAM7間の転送終了割り込み
許可 この転送終了時に割り込みを発生するか否かを設定す
る。(B) "0": Not generated (b) "1": Generated (2) Bit 1 (DVC): Enable transfer end interrupt between VRAM7 Set whether or not to generate an interrupt at the end of this transfer I do.
（イ）「０」……発生しない （ロ）「１」……発生する （３）ビット２（SI/D）……ソースアドレスのインクリ
メント／デクリメント VRAM7間の転送におけるソースアドレスの自動インク
リメント／デクリメントを選択する。(B) “0”: not generated (b) “1”: generated (3) Bit 2 (SI / D): increment / decrement of source address Automatic increment / decrement of source address in transfer between VRAM7 Select
（イ）「０」……インクリメント （ロ）「１」……デクリメント （４）ビット３（DI/D）……ディスティネーションアド
レスのインクリメント／デクリメント VRAM7間の転送におけるディスティネーションアドレ
スの自動インクリメント／デクリメントを選択する。(B) "0" ... increment (b) "1" ... decrement (4) bit 3 (DI / D) ... increment / decrement of destination address Automatic increment / decrement of destination address in transfer between VRAM7 Select
（イ）「０」……インクリメント （ロ）「１」……デクリメント （５）ビット５（DSR）……VRAM7とスプライトアトリビ
ュートテーブル23間の転送の繰り返し この転送の繰り返しを行うか否かを設定する。(B) "0" ... increment (b) "1" ... decrement (5) Bit 5 (DSR) ... repeat of transfer between VRAM 7 and sprite attribute table 23 Set whether to repeat this transfer. I do.
（ｒ）DMAソースアドレスレジスタ（レジスタ番号「1
0」） VRAM7間の転送のソースアドレスの開始アドレスを設
定する。(R) DMA source address register (register number “1”
0 ") Set the start address of the source address for transfer between VRAM7.
（ｓ）DMAディスティネーションアドレスレジスタ（レ
ジスタ番号「11」） VRAM7間の転送のディスティネーションアドレスの開
始アドレスを設定する。(S) DMA destination address register (register number "11") This register sets the start address of the destination address of the transfer between the VRAMs 7.
（ｔ）DMAブロック長レジスタ（レジスタ番号「12」） VRAM7間の転送のブロック長を設定する。(T) DMA block length register (register number "12") Sets the block length of transfer between VRAM7.
（ｕ）DMA VRAM−SATBソースアドレスレジスタ（レジ
スタ番号「13」） VRAM7とソースアトリビュートテーブルバッファ23間
の転送のソースアドレスの開始アドレスを設定する。(U) DMA VRAM-SATB source address register (register number "13") The start address of the source address of the transfer between the VRAM 7 and the source attribute table buffer 23 is set.
第４図（ａ）は仮想スクリーンのキャラクタのバック
グラウンドアトリビュートテーブル中のアドレスを示
す。バックグラウンドアトリビュートテーブルは仮想ス
クリーン上の各キャラクタ位置にどのキャラクタをどの
色で表示するかを指定するものであり、VRAM7の中に０
番地から始まる領域に設定されている。図示されたもの
は、32×32キャラクタの例である（1FH＝3210）。FIG. 4A shows addresses in the background attribute table of the characters of the virtual screen. The background attribute table specifies which character is to be displayed in each character position on the virtual screen and in which color.
It is set in the area starting from the address. What is shown is an example of 32 × 32 characters (1F H = 32 10 ).
第４図（ｂ）は画面を示し、前述した水平同期レジス
タ（ｌ）、水平表示レジスタ（ｍ）、垂直同期レジスタ
（ｎ）、および垂直表示レジスタ（ｏ）に所定の値をセ
ットすることによって表示画面を構成する。各レジスタ
の設定値は前述したので説明は省略するが、表示領域は
水平表示レジスタ（ｍ）のHDW＋１と垂直表示レジスタ
（ｏ）のVDW＋１によって定義される。この表示領域の
先頭座標（ｘ、ｙ）を（32、64）として示している。FIG. 4 (b) shows a screen, wherein predetermined values are set in the horizontal synchronization register (l), the horizontal display register (m), the vertical synchronization register (n), and the vertical display register (o). Configure the display screen. Since the setting values of the registers have been described above, the description is omitted, but the display area is defined by HDW + 1 of the horizontal display register (m) and VDW + 1 of the vertical display register (o). The start coordinates (x, y) of this display area are shown as (32, 64).
第５図（ａ）はVRAM中７中のバックグラウンドアトリ
ビュートテーブル（BAT）の位置とその内容を示し、そ
れぞれキャラクタコードとCGカラーを有する。第５図
（ｂ）はバックグラウンドアトリビュートテーブルの構
成を示し、下位12ビットのキャラクタコードはキャラク
タのパターン番号を指定し、４ビットのCGカラーはCGカ
ラーコードを指定する。FIG. 5 (a) shows the position of the background attribute table (BAT) in the VRAM 7 and its contents, each having a character code and a CG color. FIG. 5B shows the structure of the background attribute table. The lower 12 bits of the character code specify the character pattern number, and the 4 bits of the CG color specify the CG color code.
第６図（ａ）、（ｂ）はVRAM7中のスプライトアトリ
ビュートテーブル（SAT）31の位置とその内容および構
成を示す。各スプライトアトリビュートテーブルは16×
４ビット、即ち、４ワードによって１つのスプライトを
定義し、256ワードによって64個のスプライトを定義す
る。第１ワード中の下位10ビットによってスプライトの
垂直位置（０〜1023）を指定し、Ｙ座標にｙ＝０〜1023
の１つの値を設定する。第２ワード中の下位10ビットは
ｘ＝０〜1023の水平位置の１つの値を指定し、Ｘ座標に
ｘを設定する。第３ワード中の下位11ビットはパターン
番号を指定し、スプライトジェネレータ32のアドレスと
なる。また、第４ワードは上位よりＹ（X15）、CGY（X
13およびX12の２ビット）、Ｘ（X11）、CGX（X8）、BG/
SP（X7）、およびスプライトの色（X3〜X0の４ビット）
を有するコントロールデータであり、それぞれ次のよう
に定義される。FIGS. 6 (a) and 6 (b) show the position, contents and configuration of the sprite attribute table (SAT) 31 in the VRAM 7. FIG. Each sprite attribute table is 16x
One sprite is defined by four bits, that is, four words, and 64 sprites are defined by 256 words. The vertical position (0 to 1023) of the sprite is specified by the lower 10 bits in the first word, and y = 0 to 1023 in the Y coordinate.
Set one value of The lower 10 bits in the second word specify one value of the horizontal position of x = 0 to 1023, and set x to the X coordinate. The lower 11 bits in the third word specify the pattern number, and serve as the address of the sprite generator 32. The fourth word is Y (X 15 ) and CGY (X
2 bits of 13 and X 12), X (X 11 ), CGX (X 8), BG /
SP (X 7), and the sprite color (4-bit X 3 to X 0)
, Which are defined as follows.
（１）のセット スプライトをＹ方向に反転して表示する。(1) Set The sprite is inverted and displayed in the Y direction.
（２）CGXのセット 表示指定されたスプライトとスプライトジェネレータ
32の次のアドレスのスプライトの２個のスプライトを水
平方向につないで表示する。(2) CGX set Sprite and sprite generator specified for display
The two sprites at the address next to 32 are connected in the horizontal direction and displayed.
（３）のセット スプライトをＸ方向に反転して表示する。(3) Set The sprite is inverted and displayed in the X direction.
（４）CGYの指定 第１図（ｃ）に示すように、２ビットによって４つの
モードを制御する。「00」は通常の制御モードである
が、「01」あるいは「11」の符号時は表示指定されたス
プライトと偶数飛びのスプライトを２個あるいは４個垂
直方向につないで表示する。(4) Designation of CGY As shown in FIG. 1 (c), four modes are controlled by two bits. "00" is a normal control mode, but when the code is "01" or "11", two or four sprites designated for display and even-numbered sprites are vertically connected and displayed.
（５）BG/SP これはバックグラウンド表示とスプライト表示の優先
度を指定するビットであり、「０」のときはバックグラ
ウンド表示を行い、「１」のときはスプライト表示を行
う。(5) BG / SP This bit specifies the priority of background display and sprite display. When "0", background display is performed, and when "1", sprite display is performed.
（６）スプライトの色（SPRITE COROR） ４ビットでスプライトのエリアカラーを表示する。(6) Sprite color (SPRITE COROR) The sprite area color is displayed using 4 bits.
１個のスプライトは16×16ビットで形成される面を４
面有しており、SG0〜SG3と呼ばれる。各面SG0〜SG3は16
ワードより成り、従って、１個のスプライトは64ワード
を占める。One sprite has 4 x 16-bit faces.
It has faces and is called SG0 to SG3. 16 for SG0 to SG3 on each side
It consists of words, so one sprite occupies 64 words.
スプライトアトリビュートテーブル（SAT）31への書
き込みは、CPU2からVRAM7へ直接行うことができず、CPU
2とスプライトアトリビュートテーブルバッファ23の間
のDMA転送によって行う。Writing to the sprite attribute table (SAT) 31 cannot be performed directly from CPU2 to VRAM7.
This is performed by DMA transfer between 2 and the sprite attribute table buffer 23.
以下、本発明の動作を説明する。 Hereinafter, the operation of the present invention will be described.
第２図（ｂ）において、（HDW＋１）×（VDW＋１）に
よって定まる表示領域の先頭座標（ｘ、ｙ）を（32、6
4）とし、先頭座標設定回路43にその値を設定する。次
に、走査ラスタ番号が「０」の水平表示期間が開始する
と、一致検出回路34が走査ラスタ信号発生回路33のラス
タ信号とスプライトアトリビュートテーブル31のそれぞ
れのＹ座標を比較し、Ｙ座標が「１」のものをピックア
ップして該当するスプライト番号０〜63をサブバッファ
35に記憶する。このとき最大16個まで記憶することがで
きる。次に、ラスタ番号０からラスタ番号１に移行する
水平帰線期間が開始すると、セレクタ36がサブバッファ
35に記憶されている番号に基づいてピックアップされた
スプライトのパターン番号からアドレスを生成し、その
アドレスに基づいてスプライトジェネレータ32からパタ
ーンを読み出す。このパターンデータはスプライトのＸ
座標とともにパターンバッファ37に記憶される。次に、
ラスタ番号１の水平表示期間が開始すると、水平ドット
クロックカウンタ38の計数値とパターンデータバッファ
37のＸ座標を比較し、計数値がＸと等しくなったときパ
ターンデータがパターンデータバッファ37から読み出さ
れ、パラレル・シリアル変換回路40によってパラレル信
号がシリアル信号に変換されて出力される。このとき、
ykは全て１であり、xkは各スプライトにおいて、最大値
Ｘ＋15、後述する2CGXにおいてＸ＋31である。従って、
yk＜64であるため、xkの値に関係なく、全てのドットは
ゲート42を通過し得ず、CRT41に表示されることはな
い。このようにして、ラスタ番号１、２……ｋ……の各
ラインについて同じ動作が繰り返され、yk＞64であり、
かつ、xk＞32が成立したとき、ドットがゲート42を通過
してCRT41に表示される。その結果、表示領域の端から
上下左右に移動して連続的に出現するスプライトの表示
が可能になる。In FIG. 2B, the starting coordinates (x, y) of the display area determined by (HDW + 1) × (VDW + 1) are (32, 6).
4), and set the value in the leading coordinate setting circuit 43. Next, when the horizontal display period in which the scanning raster number is “0” starts, the coincidence detecting circuit 34 compares the raster signal of the scanning raster signal generating circuit 33 with the respective Y coordinates of the sprite attribute table 31 and determines that the Y coordinate is “ 1) and sub-buffer the corresponding sprite numbers 0-63
Remember in 35. At this time, up to 16 can be stored. Next, when a horizontal retrace period from raster number 0 to raster number 1 starts, the selector 36 sets the sub-buffer.
An address is generated from the pattern number of the sprite picked up based on the number stored in 35, and a pattern is read from the sprite generator 32 based on the address. This pattern data is
The coordinates are stored in the pattern buffer 37 together with the coordinates. next,
When the horizontal display period of the raster number 1 starts, the count value of the horizontal dot clock counter 38 and the pattern data buffer
The X coordinate of 37 is compared, and when the count value becomes equal to X, the pattern data is read from the pattern data buffer 37, and the parallel signal is converted into a serial signal by the parallel / serial conversion circuit 40 and output. At this time,
y k is all 1, and x k is the maximum value X + 15 in each sprite, and X + 31 in 2CGX described later. Therefore,
Since y k <64, all dots cannot pass through the gate 42 and are not displayed on the CRT 41 regardless of the value of x k . In this manner, the same operation for each line of the raster numbers 1,2 ...... k ...... is repeated, a y k> 64,
When x k > 32 holds, the dot passes through the gate 42 and is displayed on the CRT 41. As a result, it is possible to display sprites that move up, down, left, and right from the end of the display area and appear continuously.
次に、、、CGXおよびCGYの表示パターンを説明す
る。Next, the display patterns of CGX and CGY will be described.
第７図（ａ）、（ｂ）、（ｃ）は2CGXを示す。第７図
（ａ）において、スプライトアトリビュートテーブルの
ビットをセットすると、スプライトは左右反転して表
示され、ビットをセットすると上下反転して表示さ
れ、ビットおよびをセットすると、上下、左右とも
に反転して表示される。次に、第７図（ｂ）、（ｃ）に
おいて、CGXをセットすると、スプライトのパターン番
号PCのビット１（PC1）を「０」としたスプライトを左
側に、それを「１」としたスプライトを右側にして２個
のスプライトを水平方向につないで表示する。いま、ス
プライトのパターン番号PCを「00001000110」としたと
き、（ｂ）はそのアドレスMAPを示し、（ｃ）は＝
０、＝０および＝１、＝０に２つのパターンを示
す。FIGS. 7 (a), (b) and (c) show 2CGX. In FIG. 7 (a), when a bit in the sprite attribute table is set, the sprite is displayed horizontally inverted, when a bit is set, it is displayed upside down, and when a bit is set, both up, down, left and right are inverted. Is displayed. Next, in FIGS. 7 (b) and (c), when CGX is set, the sprite in which bit 1 (PC1) of the pattern number PC of the sprite is "0" is on the left side, and the sprite in which it is "1". Is displayed on the right side with two sprites connected in the horizontal direction. Now, when the pattern number PC of the sprite is “00001000110”, (b) indicates the address MAP, and (c) indicates the address MAP.
Two patterns are shown at 0, = 0 and = 1, = 0.
第８図（ａ）、（ｂ）、（ｃ）はCGYの表示モードを
示す。CGYはスプライトのパターン番号PCのビット３（P
C3）およびビット２（PC2）を（０、０）、（０、
１）、（１、０）、（１、１）にしたスプライトを下表
の通り、垂直方向につないだパターンで表示する。FIGS. 8 (a), (b) and (c) show CGY display modes. CGY is bit 3 (P
C3) and bit 2 (PC2) are (0, 0), (0,
1), (1, 0), and (1, 1) are displayed in a vertically connected pattern as shown in the table below.
2CGYは２個のスプライトを、4CGYは４個のスプライト
を垂直方向につないで表示する。パターン番号を「0000
1000110」としたとき、（ａ）はそのアドレスMAPを示
し、（ｂ）は＝０、＝０における4CGYの、（ｃ）は
＝０、＝１における4CGYの表示パターンを示す。 2CGY displays two sprites, and 4CGY displays four sprites connected vertically. Set the pattern number to "0000
When “1000110” is set, (a) shows the address MAP, (b) shows the display pattern of 4CGY when = 0 and = 0, and (c) shows the display pattern of 4CGY when = 0 and = 1.
以上の説明から明らかなように、2CGXではスプライト
のパターンサイズが２×16ドット、4CGYでは４×64ドッ
トとなる。従って、本発明の実施例では、表示領域の先
頭座標（ｘ、ｙ）を（32、64）とした。これはCGX、CGY
の値に応じて変え得ることは当然である。As is clear from the above description, the pattern size of the sprite is 2 × 16 dots in 2CGX, and 4 × 64 dots in 4CGY. Therefore, in the embodiment of the present invention, the start coordinates (x, y) of the display area are set to (32, 64). This is CGX, CGY
Can be changed according to the value of.
以上説明した通り、本発明のスプライト表示制御装置
によると、CGXおよびCGYの表示モードにおけるスプライ
トの個数，およびスプライトのサイズに応じて画面の表
示領域の先頭座標を設定するという簡単な操作を行うだ
けで、画面の表示領域の上下左右の端からスプライトが
自然に出現し、またその端へ自然に消えてゆく表示を行
うことができる。As described above, according to the sprite display control device of the present invention, only the simple operation of setting the start coordinates of the display area of the screen according to the number of sprites and the size of the sprite in the CGX and CGY display modes is performed. Thus, it is possible to perform a display in which sprites spontaneously appear from the upper, lower, left, and right ends of the display area of the screen, and disappear naturally at the ends.
第１図は画像表示装置を示す説明図、第２図（ａ）はビ
デオディスプレイコントローラを示す説明図、第２図
（ｂ）は本発明の一実施例を示すブロック図、第３図
（ａ）〜（ｕ）はビデオディスプレイコントローラに含
まれるレジスタを示す説明図、第４図（ａ）、（ｂ）は
仮想のスクリーン、および画面の表示領域を示す説明
図、第５図（ａ）、（ｂ）はバックグラウンドアトリビ
ュートテーブルを示す説明図、第６図（ａ）、（ｂ）は
スプライトアトリビュートテーブルを示す説明図、第７
図（ａ）、（ｂ）、（ｃ）は、、およびCGXの表示
パターンを示す説明図、第８図（ａ）、（ｂ）、（ｃ）
はCGYの表示パターンを示す説明図。 符号の説明 １……ビテオディスプレイコントローラ ２……CPU ３……ビデオカラーエンコーダ ４……プログラマブルサウンドジェネレータ ５……ROM、６……RAM ７……VRAM ８、10……インターフェース ９……テレビ 11a、11b……増幅器 12a、12b……スピーカ 20……コントロール部 21……アドレスユニット 22……CPUリード／ライトバッファ 23……スプライトアトリビュートテーブルバッファ 24……スプライトシフトレジスタ 25……バックグラウントシフトレジスタ 26……データバスバッファ 27……同期回路 28……プライオリティ回路 31……スプライトアトリビュートテーブル 32……スプライトジェネレータ 33……走査ラスタ信号発生回路 34、39……一致検出回路 35……スプライトアトリビュートテーブルバッファ回路 36……セレクタ 37……パターンデータバッファ回路 38……水平ドットクロックカウンタ 40……パラレル・シリアル変換回路 41……CRT 42……ゲート回路 43……先頭座標設定回路FIG. 1 is an explanatory diagram showing an image display device, FIG. 2 (a) is an explanatory diagram showing a video display controller, FIG. 2 (b) is a block diagram showing one embodiment of the present invention, and FIG. ) To (u) are explanatory diagrams showing registers included in the video display controller, FIGS. 4 (a) and (b) are explanatory diagrams showing a virtual screen and a display area of the screen, and FIGS. (B) is an explanatory diagram showing a background attribute table, FIGS. 6 (a) and (b) are explanatory diagrams showing a sprite attribute table, and FIG.
Figures (a), (b) and (c) are illustrations showing a display pattern of CGX, and FIGS. 8 (a), (b) and (c)
FIG. 4 is an explanatory diagram showing a CGY display pattern. DESCRIPTION OF SYMBOLS 1 ... Video display controller 2 ... CPU 3 ... Video color encoder 4 ... Programmable sound generator 5 ... ROM, 6 ... RAM 7 ... VRAM 8, 10 ... Interface 9 ... TV 11a 11b Amplifier 12a, 12b Speaker 20 Control unit 21 Address unit 22 CPU read / write buffer 23 Sprite attribute table buffer 24 Sprite shift register 25 Background shift register 26 … Data bus buffer 27… Synchronization circuit 28… Priority circuit 31… Sprite attribute table 32… Sprite generator 33… Scanning raster signal generation circuit 34, 39… Match detection circuit 35… Sprite attribute table buffer circuit 36 …… Selector 37 …… Pattern Tabaffa circuit 38 ...... horizontal dot clock counter 40 ...... parallel-to-serial conversion circuit 41 ...... CRT 42 ...... gate circuit 43 ...... top coordinate setting circuit
Claims (1)
トされたＸおよびＹの座標値に応じた表示画面上の位置
にスプライトを表示するスプライト表示制御装置におい
て、 横方向に関連する複数のスプライトをつないで表示する
CGXの表示モードにおけるスプライトの個数とスプライ
トの横方向のサイズとの乗算値によって定まるＸ座標値
と、縦方向に関連する複数のスプライトをつないで表示
するCGYの表示モードにおけるスプライトの個数とスプ
ライトの縦方向のサイズとの乗算値によって定まるＹ座
標値を先頭座標とし、この先頭座標と、水平表示期間
と、垂直表示幅とに基づいて前記表示画面の表示領域を
設定する設定手段と、 前記スプライトを形成する各ドットの表示位置が前記表
示領域を外れたとき、前記表示領域を外れたドットの表
示を禁止する制御手段から構成されることを特徴とする
スプライト表示制御装置。1. A sprite display control device for displaying a sprite at a position on a display screen according to X and Y coordinate values set in a sprite attribute table, wherein a plurality of sprites related in a horizontal direction are connected and displayed.
The X coordinate value determined by the product of the number of sprites in the CGX display mode and the horizontal size of the sprite, and the number of sprites and the number of sprites in the CGY display mode in which multiple sprites related to the vertical direction are connected and displayed Setting means for setting a Y coordinate value determined by a value multiplied by a vertical size as a head coordinate, setting a display area of the display screen based on the head coordinate, a horizontal display period, and a vertical display width; And a control unit for prohibiting the display of the dots outside the display area when the display position of each of the dots forming the outside of the display area is out of the display area.
Priority Applications (4)
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|---|---|---|---|
| JP62241172A JP2644503B2 (en) | 1987-09-25 | 1987-09-25 | Sprite display control device |
| US07/160,154 US4951038A (en) | 1987-05-15 | 1988-02-25 | Apparatus for displaying a sprite on a screen |
| GB8818786A GB2210541B (en) | 1987-09-25 | 1988-08-08 | Apparatus for displaying a sprite on a screen |
| KR1019880011050A KR960014489B1 (en) | 1987-09-25 | 1988-08-30 | Apparatus for displaying a sprite on a screen |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62241172A JP2644503B2 (en) | 1987-09-25 | 1987-09-25 | Sprite display control device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6482095A JPS6482095A (en) | 1989-03-28 |
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Family
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Family Applications (1)
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|---|---|---|---|
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Country Status (3)
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|---|---|
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|---|---|---|---|---|
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Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4296476A (en) * | 1979-01-08 | 1981-10-20 | Atari, Inc. | Data processing system with programmable graphics generator |
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-
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-
1988
- 1988-08-08 GB GB8818786A patent/GB2210541B/en not_active Expired - Lifetime
- 1988-08-30 KR KR1019880011050A patent/KR960014489B1/en not_active IP Right Cessation
Non-Patent Citations (1)
| Title |
|---|
| ＡＳＣ▲ＩＩ▼，Ｖｏｌ．１０，＃６ Ｊｕｎｅ １９８６，Ｐ．１９７〜２００ |
Also Published As
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|---|---|
| GB2210541A (en) | 1989-06-07 |
| KR890005652A (en) | 1989-05-16 |
| KR960014489B1 (en) | 1996-10-16 |
| JPS6482095A (en) | 1989-03-28 |
| GB2210541B (en) | 1992-04-01 |
| GB8818786D0 (en) | 1988-09-07 |
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