JP2617472B2 - Inverter device - Google Patents
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Description
【発明の詳細な説明】 （技術分野） 本発明は、インバータ装置に関するものであり、例え
ば、放電灯の高周波点灯用の電源装置として用いられる
ものである。Description: TECHNICAL FIELD The present invention relates to an inverter device, and is used, for example, as a power supply device for high-frequency lighting of a discharge lamp.
（背景技術） 第10図は、従来のインバータ装置の回路図である。直
流電源Ｅには、電源スイッチSW1とトランジスタQ1のコ
レクタ・エミッタ間を介して、コンデンサC1及びインダ
クタンスL1よりなるLC並列共振回路が接続されている。
該共振回路には、カレントトランスCTの１次巻線と、限
流用のインダクタンスL2と、放電灯ｌとの直列回路が並
列的に接続されている。トランジスタQ1のコレクタ・エ
ミッタ間には、ダイオードD1が逆並列接続されている。
トランジスタQ1のベース・エミッタ間には、インダクタ
ンスＬ′とコンデンサＣ′よりなるLC直列共振回路を介
して、カレントトランスCTの２次巻線が接続されてい
る。カレントトランスCTの１次巻線は負荷電流路中に直
列的に挿入されているので、カレントトランスCTの２次
巻線には、負荷電流の一部が帰還される。この電流がイ
ンダクタンスＬ′とコンデンサＣ′よりなる直列共振回
路を介して、トランジスタQ1のベース・エミッタ間に流
れて、トランジスタQ1をオン・オフ駆動している。これ
によって、１石自励式のインバータ回路が構成されてお
り、直流電源Ｅの電力を高周波電力に変換して、放電灯
ｌに印加し、放電灯ｌを高周波点灯させるものである。(Background Art) FIG. 10 is a circuit diagram of a conventional inverter device. The DC power source E, via the inter-power switch SW 1 and the transistor to Q 1 collector-emitter, LC parallel resonance circuit consisting of the capacitor C 1 and inductance L 1 is connected.
The resonant circuit, a primary winding of the current transformer CT, and the inductance L 2 of the current limiting series circuit of the discharge lamp l are parallel connected. Between the collector and emitter of the transistor Q 1 is, the diode D 1 is reverse-connected in parallel.
Between the base and emitter of the transistor Q 1 is, through the LC series resonance circuit 'and capacitor C' inductance L formed of the secondary winding of the current transformer CT are connected. Since the primary winding of the current transformer CT is inserted in series in the load current path, a part of the load current is fed back to the secondary winding of the current transformer CT. The current through the series resonant circuit 'and capacitor C' inductance L formed of, flows between the base and emitter of the transistor Q 1, is turned on and off driving the transistors Q 1. Thus, a one-stone self-excited inverter circuit is configured to convert the power of the DC power supply E into high-frequency power, apply the high-frequency power to the discharge lamp l, and turn on the discharge lamp l at high frequency.
第11図は上記回路の動作波形図であり、同図（ａ）は
トランジスタQ1のベース電流波形、同図（ｂ）はトラン
ジスタQ1のコレクタ電流波形、同図（ｃ）はトランジス
タQ1のコレクタ・エミッタ間電圧VCEの波形、同図
（ｄ）は電圧VCEの振幅軸についての拡大波形を、それ
ぞれ示している。第11図（ａ），（ｂ）に示すように、
時刻ｔ＝t2の直前の領域では、トランジスタQ1のコレク
タ電流が上昇しているにも拘わらず、ベース電流は下降
しており、トランジスタQ1のオン抵抗は増加しつつあ
る。さらに、時刻ｔ＝t2〜t3においては、ベース電流が
０レベルを下回って、逆方向にベース電流が流れている
が、トランジスタQ1の電荷蓄積効果により、コレクタ電
流は増え続け、時刻ｔ＝t3において、ようやくゼロにな
る。このため、時刻ｔ＝t2〜t3の期間においては、トラ
ンジスタQ1のオン抵抗が徐々に増加して、第３図（ｄ）
の斜線部で示すように、オン電圧が高くなり、電力損失
が大きくなるという欠点がある。FIG. 11 is an operation waveform diagram of the circuit, FIG. (A) is the base current waveform of the transistor Q 1, FIG. (B) is a collector current waveform of the transistor Q 1, FIG. (C) is a transistor Q 1 Of the collector-emitter voltage VCE , and FIG. 4D shows an enlarged waveform of the voltage VCE on the amplitude axis. As shown in FIGS. 11 (a) and (b),
In the area immediately before time t = t 2, despite the collector current of the transistor Q 1 is risen, the base current is lowered, the ON resistance of the transistor Q 1 is increasing. Further, at time t = t 2 ~t 3, the base current falls below the zero level, but the base current in the reverse direction is flowing, the charge storage effect of the transistor Q 1, collector current continues to increase, the time t At t = 3 , it finally becomes zero. Therefore, in the period of time t = t 2 ~t 3, increasing the on-resistance of the transistor Q 1 is gradually FIG. 3 (d)
As shown by the shaded area, there is a disadvantage that the ON voltage increases and the power loss increases.
また、放電灯ｌの調光時や予熱時には、発振周波数を
高くするために、インダクタンスＬ′とコンデンサＣ′
よりなるLC直列共振回路の共振周波数を高く設定する必
要があるが、トランジスタQ1の電荷蓄積時間（ｔ＝t2〜
t3）により正確な周波数制御が行えないため、広い範囲
に亘って発振周波数を変化させることができず、調光比
が大きくならないといった欠点があったり、先行予熱時
に放電灯が微放電してしまい、放電灯の長寿命化が十分
達成できないといった欠点があった。Further, at the time of dimming or preheating of the discharge lamp 1, the inductance L 'and the capacitor C' are increased in order to increase the oscillation frequency.
It is necessary to set a high resonant frequency of the more becomes LC series resonant circuits, the charge storage time of the transistor Q 1 (t = t 2 ~
Since accurate frequency control cannot be performed due to t 3 ), the oscillation frequency cannot be varied over a wide range, and the dimming ratio does not increase. As a result, there is a disadvantage that the life of the discharge lamp cannot be sufficiently extended.
その他の従来例として、特開昭60−255066号公報があ
るが、これは、主トランジスタのベース電流を出力トラ
ンスからLC直列共振回路を介して得ているため、定格時
のベース電流が第11図（ａ）に示す波形と同じ波形とな
り、ベース電流が逆電流のときにもコレクタ電流が流れ
ることにより、電力損失が大きくなるという欠点があっ
た。As another conventional example, there is Japanese Patent Application Laid-Open No. Sho 60-255066. This is because the base current of the main transistor is obtained from the output transformer via the LC series resonance circuit, so that the base current at the time of rating is 11th. The waveform is the same as the waveform shown in FIG. 7A, and there is a disadvantage that the power loss increases because the collector current flows even when the base current is the reverse current.
（発明の目的） 本発明は上述のような点に鑑みてなされたものであ
り、その目的とするところは、インバータ回路の主トラ
ンジスタのオン時における電力損失を低減すると共に、
発振周波数を広い範囲で変化させることを可能としたイ
ンバータ装置を提供するにある。(Objects of the Invention) The present invention has been made in view of the above points, and aims at reducing power loss at the time of turning on a main transistor of an inverter circuit,
An object of the present invention is to provide an inverter device capable of changing an oscillation frequency in a wide range.
（発明の開示） 本発明に係るインバータ装置にあっては、上記の目的
を達成するために、第１図に示すように、インバータ回
路１の負荷電流路にカレントトランスCTの１次巻線を直
列的に接続し、前記カレントトランスCTの２次巻線電流
のうち、インバータ回路１の主トランジスタQ1のコレク
タ電流と同位相の電流だけを該トランジスタQ1のベース
に帰還できるような電流帰還経路を設けると共に、前記
カレントトランスCTの２次巻線から得られる信号にて計
時動作を開始し、電流電源Vccで駆動されて所定時間後
に計時終了信号を発生するタイマー回路３と、該タイマ
ー回路３の計時終了信号にて前記トランジスタQ1のベー
ス電流を遮断する遮断回路２とを設けて成るものであ
る。(Disclosure of the Invention) In the inverter device according to the present invention, in order to achieve the above object, as shown in Fig. 1, a primary winding of a current transformer CT is provided in a load current path of the inverter circuit 1. serially connected, wherein one of the secondary winding current of the current transformer CT, only the collector current of the same phase of the current of the main transistor Q 1 based on the current feedback that allows feedback of the transistor to Q 1 inverter circuit 1 A timer circuit 3 which starts a timekeeping operation with a signal obtained from the secondary winding of the current transformer CT, generates a timekeeping end signal after a predetermined time is driven by the current power supply Vcc, and a timer circuit 3; at 3 the count end signal are those made by providing the blocking circuit 2 to cut off the base current of the transistor Q 1.
本発明にあっては、このように、トランジスタQ1のコ
レクタ電流と同位相の電流だけを該トランジスタQ1のベ
ースに帰還できるような電流帰還経路を設けたので、ト
ランジスタQ1のベース電流はコレクタ電流と相似形とな
り、コレクタ電流が増加しているときには、ベース電流
も増加する。したがって、トランジスタQ1のオン抵抗の
増大を防止することができ、トランジスタQ1のオン時に
おける電力損失を低減できる。また、カレントトランス
CTの２次巻線から得られる信号にてタイマー回路３をス
タートさせ、このタイマー回路３の計時終了信号にてト
ランジスタQ1のベース電流を遮断する遮断回路２を設け
たので、タイマー回路３の計時時間の設定により、トラ
ンジスタQ1のオン期間を自由に制御することができ、発
振周波数の制御を容易に行うことができるものである。In the present invention, thus, since only the current of the transistor to Q 1 collector current in phase it is provided a current return path that allows feedback to the base of the transistor Q 1, the base current of the transistor Q 1 is The shape is similar to the collector current, and when the collector current increases, the base current also increases. Therefore, it is possible to prevent an increase in the on-resistance transistor Q 1, can reduce the power loss at the time of the ON transistor Q 1. Also, the current transformer
In the signal obtained from the secondary winding of the CT starts a timer circuit 3, since the blocking circuit 2 to cut off the base current of the transistor Q 1 in the count end signal of the timer circuit 3 is provided, the timer circuit 3 by setting the measurement time, the on period of the transistor Q 1 can be freely controlled, in which the control of the oscillation frequency can be easily performed.
実施例１ 第２図は本発明の第１実施例の回路図である。直流電
源Ｅの両端には、電源スイッチSW1とトランジスタQ1の
コレクタ・エミッタ間を介して、コンデンサC1とインダ
クタンスL1よりなるLC並列共振回路が接続されている。
このLC並列共振回路には、カレントトランスCTの１次巻
線と、インダクタンスL2を介して、放電灯ｌが接続され
ている。トランジスタQ1のコレクタ・エミッタ間には、
ダイオードD1が逆並列接続されている。トランジスタQ1
のベース・エミッタ間には、抵抗R10が並列接続されて
いる。前記カレントトランスCTの２次巻線は、ダイオー
ドD2と抵抗R0の直列回路を介して、前記トランジスタQ1
のベース・エミッタ間に接続されており、ダイオードD2
と抵抗R2の直列回路を介して、タイマー回路３の同期用
トランジスタQ3のベース・エミッタ間に接続されてい
る。トランジスタQ1のベース・エミッタ間には、遮断回
路２のデュティ制御用トランジスタQ2のコレクタ・エミ
ッタ間が接続されている。Embodiment 1 FIG. 2 is a circuit diagram of a first embodiment of the present invention. At both ends of the DC power source E, via the collector-emitter of the power switch SW 1 and the transistor Q 1, LC parallel resonance circuit consisting of the capacitor C 1 and inductance L 1 is connected.
This is LC parallel resonant circuit, a primary winding of the current transformer CT, via the inductance L 2, the discharge lamp l is connected. It is between the collector and emitter of the transistor Q 1,
Diode D 1 is reverse-connected in parallel. Transistor Q 1
Between the base and emitter of the resistor R 10 are connected in parallel. The secondary winding of the current transformer CT is connected to the transistor Q 1 through a series circuit of a diode D 2 and a resistor R 0.
Of which is connected between the base and emitter, diode D 2
And through a series circuit of a resistor R 2, it is connected between the base and emitter of the synchronous transistor Q 3 of the timer circuit 3. Between the base and emitter of the transistor Q 1 is, between the collector and the emitter of the duty control transistor Q 2 of the cutoff circuit 2 is connected.
直流電源ＥとスイッチSW1との直列回路の両端には、
抵抗R1とツェナダイオードZDとの直列回路が接続されて
いる。ツェナダイオードZDの両端に生じる電圧は、コン
デンサC4に充電され、制御部電源電圧Vccが得られる。
制御部電源電圧Vccは抵抗R6,R7にて分圧され、基準電圧
Vkとして、コンパレータCP1の負入力端子に印加され
る。コンデンサC4の両端には、抵抗R5とコンデンサC3の
直列回路が接続されており、コンデンサC3の充電電圧V
C3は、コンパレータCP1の正入力端子に印加されてい
る。コンデンサC3の両端には、トランジスタQ4のコレク
タ・エミッタ間が接続されている。トランジスタQ4のベ
ースは、抵抗R3を介して制御部電源電圧Vccに接続され
ている。トランジスタQ4のベース・エミッタ間には、ト
ランジスタQ3のコレクタ・エミッタ間が接続されてい
る。コンパレータCP1の出力端子は、トランジスタQ2の
ベースに接続されており、また、抵抗R4を介して制御部
電源電圧Vccによりプルアップされている。なお、トラ
ンジスタQ1のベースは起動抵抗R9を介して、前記スイッ
チSW1とインダクタンスL1との接続点に接続されてい
る。The two ends of the series circuit of the DC power source E and the switch SW 1,
A series circuit of a resistor R 1 and the Zener diode ZD is connected. Voltage developed across the Zener diode ZD is charged in the capacitor C 4, the control unit power supply voltage Vcc.
Control unit power supply voltage Vcc is divided by resistors R 6, R 7, the reference voltage
As Vk, it is applied to the negative input terminal of the comparator CP 1. The both ends of the capacitor C 4, a series circuit of a resistor R 5 and capacitor C 3 is connected, the charging voltage V of the capacitor C 3
C3 is applied to the positive input terminal of the comparator CP 1. At both ends of the capacitor C 3, the collector-emitter of the transistor Q 4 is connected. The base of transistor Q 4 are, are connected to the control unit supply voltage Vcc through a resistor R 3. Between the base and the emitter of the transistor Q 4, the collector-emitter of the transistor Q 3 is connected. An output terminal of the comparator CP 1 is connected to the base of the transistor Q 2, also it is pulled up by the control unit supply voltage Vcc via a resistor R 4. The base of the transistor Q 1 is via the starting resistor R 9, is connected to a connection point between the switch SW 1 and the inductance L 1.
第３図は本実施例の動作波形図であり、同図（ａ）は
カレントトランスCTの１次電流波形、同図（ｂ）はカレ
ントトランスCTの２次電流波形、同図（ｃ）はトランジ
スタQ3のオン・オフ期間、同図（ｄ）はコンデンサC3の
電圧VC3及び基準電圧VK、同図（ｅ）はトランジスタQ2
のオン・オフ期間、同図（ｆ）はトランジスタQ1のベー
ス電流波形、同図（ｇ）はトランジスタQ1のコレクタ・
エミッタ間電圧波形VCE、同図（ｈ）は電圧形VCEの振幅
軸についての拡大波形を、それぞれ示している。3A and 3B are operation waveform diagrams of the present embodiment. FIG. 3A is a primary current waveform of the current transformer CT, FIG. 3B is a secondary current waveform of the current transformer CT, and FIG. on-off period of the transistor Q 3, FIG. (d) shows the voltage V C3 and the reference voltage V K of the capacitor C 3, FIG. (e) is the transistor Q 2
On-off period, the figure (f) is the base current waveform of the transistor Q 1, FIG. (G) the collector-transistor Q 1
The emitter-to-emitter voltage waveform V CE , and FIG. 7H shows an enlarged waveform on the amplitude axis of the voltage source V CE .
以下、第３図を参照しながら、第２図回路の動作につ
いて説明する。Hereinafter, the operation of the circuit of FIG. 2 will be described with reference to FIG.
トランジスタQ1がオンして、放電灯ｌが点灯し、カレ
ントトランスCTの１次巻線に第３図（ａ）に示すような
１次電流が流れると、その２次巻線にはダイオードD2の
順方向にのみ電流が流れ、第３図（ｂ）に示すような２
次電流が流れる。この２次電流は、トランジスタQ1のコ
レクタ電流と同位相であり、トランジスタQ1のベース電
流として帰還されている。また、この２次電流により、
トランジスタQ3がオンされる（第３図（ｃ）参照）。ト
ランジスタQ3がオンしている期間は、トランジスタQ4が
オフし、コンデンサC3が充電される。このコンデンサC3
の充電電圧VC3と抵抗R6とR7の分圧比で決まる基準電圧V
KとをコンパレータCP1で比較する。コンデンサC3の充電
電圧VC3が基準電圧VKを越えると、コンパレータCP1の出
力端が開放（オープン）状態となり、抵抗R4を介してト
ランジスタQ2にベース電流が流れて、トランジスタQ2が
オンされる（第３図（ｄ），（ｅ）参照）。トランジス
タQ2がオンされると、トランジスタQ1のベース電流がト
ランジスタQ2を介してバイパスされると共に、トランジ
スタQ1のベース・エミッタ間の蓄積電荷が急激に放出さ
れて、トランジスタQ1はオフ状態に移行する（第３図
（ｆ）参照）。Transistor Q 1 is turned on, the discharge lamp l lights, the primary current as shown in FIG. 3 (a) flows through the primary winding of the current transformer CT, the diode D is in its secondary winding The current flows only in the forward direction of FIG. 2, and as shown in FIG.
The next current flows. The secondary current, the collector current of the same phase of the transistor Q 1, is fed back as the base current of the transistor Q 1. Also, due to this secondary current,
Transistor Q 3 is turned on (see FIG. 3 (c)). Period in which the transistor Q 3 is turned on, the transistor Q 4 is turned off, the capacitor C 3 is charged. This capacitor C 3
Reference voltage V determined by the charging voltage V C3 and the division ratio of resistors R 6 and R 7
And K are compared in the comparator CP 1. When the charging voltage V C3 of the capacitor C 3 exceeds the reference voltage V K , the output terminal of the comparator CP 1 is in an open state, a base current flows through the transistor Q 2 via the resistor R 4 , and the transistor Q 2 Is turned on (see FIGS. 3 (d) and 3 (e)). When transistor Q 2 is turned on, the base current of the transistor Q 1 is is bypassed through the transistor Q 2, the accumulated charge between the base and emitter of the transistor Q 1 is being rapidly released, the transistor Q 1 is turned off Transition to the state (see FIG. 3 (f)).
トランジスタQ1のベース電流はコレクタ電流と同位相
で相似形で得られるため、トランジスタQ1のオン領域に
おいて、コレクタ電流が増えるとベース電流も増えるた
め、トランジスタQ1のオン抵抗が高くなることはなく、
トランジスタQ1のコレクタ・エミッタ間のオン電圧が高
くならないため、トランジスタQ1のオン時の損失が低減
できる。また、トランジスタQ1のベース・エミッタ間の
蓄積電荷は急激に放出されるので、トランジスタQ1のコ
レクタ・エミッタ間はオン状態から瞬時にオフ状態に移
行し、トランジスタQ1のスイッチング損失も低減でき
る。Since the base current of the transistor Q 1 is obtained in a similar shape with the collector current of the same phase, in the ON area of the transistor Q 1, since the base current is also increased when the collector current increases, the on resistance of the transistor Q 1 is composed of high Not
Since the ON voltage between the collector and emitter of the transistor Q 1 is not high, it can be reduced loss during on of the transistor Q 1 is. Further, since the accumulated charge between the base and emitter of the transistor Q 1 is is rapidly released, the collector-emitter of the transistor Q 1 is shifted to the OFF state to instantaneously from the on state, can be reduced switching loss of the transistor Q 1 .
また、この回路においては、基準電圧VKを任意に設定
することで、トランジスタQ1のオン・デュティを幅広い
範囲で変化させることができるため、放電灯ｌの調光制
御や先行予熱のための発振周波数の制御を任意に細かく
行うことができ、インバータ式の放電灯点灯装置の機能
向上や放電灯寿命の向上に寄与するものである。Further, in this circuit, by arbitrarily setting the reference voltage V K, since it is possible to change the on-duty transistor Q 1 in a wide range, the discharge lamp for dimming control and preheating of l The oscillation frequency can be arbitrarily and finely controlled, which contributes to improving the function of the inverter-type discharge lamp lighting device and extending the life of the discharge lamp.
実施例２（調光制御のための回路例） 第４図は本発明の第２実施例の要部回路図であり、イ
ンバータ回路１や遮断回路２については、第１図の実施
例と同じであるので、図示を省略し、タイマー回路３の
部分のみを示している。タイマー回路３において、実施
例１と同一の機能を有する部分には同一の符号を付して
重複する説明は省略する。本実施例にあっては、調光ス
イッチSW2と抵抗R8の直列回路が抵抗R7と並列に接続さ
れている点を特徴とするものである。Embodiment 2 (Example of Circuit for Dimming Control) FIG. 4 is a main part circuit diagram of a second embodiment of the present invention, and an inverter circuit 1 and a cutoff circuit 2 are the same as those in the embodiment of FIG. Therefore, the illustration is omitted and only the timer circuit 3 is shown. In the timer circuit 3, portions having the same functions as those in the first embodiment are denoted by the same reference numerals, and redundant description will be omitted. In the present embodiment, in which the series circuit of the dimmer switch SW 2 and a resistor R 8 is characterized that it is connected in parallel with the resistor R 7.
第５図は本実施例の動作波形図であり、同図（イ）は
調光スイッチSW2がオフの時の動作波形を、同図（ロ）
は調光スイッチSW2がオンの時の動作波形をそれぞれ示
している。まず、調光スイッチSW2がオフの時の動作は
実施例１の場合と同じである。このとき、放電灯ｌは定
格点灯されているものとする。次に、調光スイッチSW2
がオンの時は、抵抗R8が抵抗R7に並列接続された状態と
なり、その合成抵抗は小さくなるから、基準電圧VKは低
くなる。その結果、コンパレータCP1の出力信号が“Hig
h"レベルになる位相は前に進み、トランジスタQ1のオン
・デュティが短くなる。これによって、インバータ回路
１の発振周波数が高くなり、放電灯ｌは調光点灯状態と
なる。FIG. 5 is an operation waveform diagram of the present embodiment, and FIG. (B) The dimmer switch SW 2 is an operation waveform when off, Fig (b)
Teeth dimmer switch SW 2 shows operation waveforms when the ON respectively. First, the dimmer switch SW 2 is operation when off is the same as in Example 1. At this time, it is assumed that the discharge lamp 1 is lit at the rated speed. Next, dimming switch SW 2
There When on, a state in which the resistor R 8 is connected in parallel with the resistor R 7, since the combined resistance becomes smaller, the reference voltage V K is lowered. As a result, the output signal of the comparator CP 1 becomes “Hig
h "becomes level phase move forward, on-duty transistor Q 1 is shortened. Thereby, the oscillation frequency of the inverter circuit 1 is higher, the discharge lamp l becomes dimming lighting state.
実施例３（先行予熱のための回路例） 第６図は本発明の第３実施例の要部回路図である。本
実施例において、実施例１と同一の機能を有する部分に
は同一の符号を付して重複する説明は省略する。制御部
電源電圧Vccは抵抗R12,R13の直列回路、及び、抵抗R11
とコンデンサC5の直列回路に印加されている。抵抗R13
の両端に生じる電圧は、基準電圧VK2として、コンパレ
ータCP2の負入力端子に印加されている。コンパレータC
P2の正入力端子には、コンデンサC5の両端電圧VC5が印
加されている。抵抗R7の両端には、抵抗R14とコンデン
サC4の直列回路が並列接続されている。抵抗R14とコン
デンサC4との接続点には、コンパレータCP2の出力端が
接続されている。Embodiment 3 (Example of Circuit for Preheating) FIG. 6 is a main part circuit diagram of a third embodiment of the present invention. In this embodiment, portions having the same functions as those in the first embodiment are denoted by the same reference numerals, and redundant description will be omitted. The control unit power supply voltage Vcc is a series circuit of the resistors R 12 and R 13 and the resistor R 11
It is applied to the series circuit of a capacitor C 5 and. Resistance R 13
Voltage developed across as a reference voltage V K2, is applied to the negative input terminal of the comparator CP 2. Comparator C
The positive input terminal of P 2, the voltage across V C5 of the capacitor C 5 is applied. At both ends of the resistor R 7, a series circuit of a resistor R 14 and capacitor C 4 are connected in parallel. The connection point between the resistor R 14 and capacitor C 4, the output terminal of the comparator CP 2 are connected.
第７図は本実施例の動作波形図であり、同図（ａ）は
コンデンサC5の電圧VC5と基準電圧VK2の波形、同図
（ｂ）はコンパレータCP2の出力信号波形、同図（ｃ）
は基準電圧VKの波形を、それぞれ示している。電源投入
後、コンデンサC5の充電電圧VC5が基準電圧VK2よりも低
いときには、コンパレータCP2の出力端がアースライン
（直流電源Ｅの負極端）に短絡された状態となってお
り、抵抗R7には、抵抗R14が並列接続された状態とな
り、コンパレータCP1の基準電圧VKは低いため、インバ
ータ回路１の発振周波数は高くなる。時間が経過するに
つれて、コンデンサC5の充電電圧VC5は徐々に高くなっ
て行き、この電圧VC5が基準電圧VK2を越えると、コンパ
レータCP2の出力端がアースラインから開放された状態
となる。このとき、コンデンサC4は抵抗R14を介して充
電され、コンデンサC4の充電電圧が上昇するにつれて、
抵抗R14に分流す電流が少なくなるので、抵抗R7の両端
電圧は上昇する。したがって、コンパレータCP1の基準
電圧VKは高くなり、インバータ回路１の発振周波数は低
くなる。以上の動作により、電源投入後、一定時間は、
発振周波数が高いためにオン・デュティが短く、共振用
のインダクタンスL1に蓄積されるエネルギーが小さくな
り、その結果、オフ期間の共振電圧（トランジスタQ1の
VCEに相当する）のピーク値が下がる。つまり、放電灯
ｌの印加電圧が低くなり、予熱期間中に放電灯ｌが微放
電することはなくなり、放電灯の寿命が長くなるもので
ある。FIG. 7 is an operation waveform diagram of the present embodiment, FIG. (A) is a waveform of the voltage V C5 and the reference voltage V K2 of the capacitor C 5, and FIG. (B) is the output signal waveform of comparator CP 2, the Figure (c)
Represents the waveform of the reference voltage VK. After the power is turned on, when the charging voltage V C5 of the capacitor C 5 is lower than the reference voltage V K2 , the output terminal of the comparator CP 2 is short-circuited to the ground line (the negative terminal of the DC power supply E), the R 7 becomes a state where the resistor R 14 are connected in parallel, since the reference voltage V K of the comparator CP 1 is low, the oscillation frequency of the inverter circuit 1 is higher. As the time elapses, the charging voltage V C5 of the capacitor C 5 gradually increases, and when this voltage V C5 exceeds the reference voltage V K2 , the output terminal of the comparator CP 2 is released from the ground line. Become. As this time, the capacitor C 4 is charged via the resistor R 14, the charging voltage of the capacitor C 4 is increased,
Since the current flowing through resistor R 14 binary decreases, the voltage across the resistor R 7 increases. Therefore, the reference voltage V K of the comparator CP 1 becomes high, the oscillation frequency of the inverter circuit 1 is low. By the above operation, after turning on the power,
Since the oscillation frequency is high short on-duty, the energy accumulated in inductance L 1 for resonance is reduced, as a result, the resonance voltage of the OFF period (of the transistor Q 1
(Corresponding to V CE ). That is, the applied voltage of the discharge lamp 1 is reduced, and the discharge lamp 1 is not slightly discharged during the preheating period, so that the life of the discharge lamp 1 is prolonged.
実施例４（ベース電流路を開放する回路例） 第８図は本発明の第４実施例の回路図である。本実施
例において、実施例１と同一の機能を有する部分には同
一の符号を付して重複する説明は省略する。本実施例に
あっては、カレントトランスCTの２次巻線の一端をアー
スラインに接続すると共に、他端に抵抗R2を介して、PN
PタイプのトランジスタQ7のエミッタを接続している。
このトランジスタQ7のコレクタは、主トランジスタQ1の
ベースに接続されている。トランジスタQ7のベースは、
トンランジスタQ5のコレクタ・エミッタ間を介してアー
スラインに接続されている。トランジスタQ5のベース
は、抵抗R15を介して、制御部電源電圧Vccに接続されて
いる。トランジスタQ5のベース・エミッタ間には、トラ
ンジスタQ6のコレクタ・エミッタ間が接続されている。
トランジスタQ6のベースは、タイマー回路３のコンパレ
ータCP1の出力端に接続されている。Fourth Embodiment (Example of Circuit Opening Base Current Path) FIG. 8 is a circuit diagram of a fourth embodiment of the present invention. In this embodiment, portions having the same functions as those in the first embodiment are denoted by the same reference numerals, and redundant description will be omitted. In the present embodiment, the connecting end of the secondary winding of the current transformer CT to the earth line via the resistor R 2 at the other end, PN
Connecting the emitter of the P-type transistor Q 7.
The collector of the transistor Q 7 is connected to the base of the main transistor Q 1. The base of the transistor Q 7 is,
It is connected to the earth line via the collector-emitter of Tonranjisuta Q 5. The base of transistor Q 5 is connected via a resistor R 15, are connected to the control unit supply voltage Vcc. Between the base and the emitter of the transistor Q 5, the collector-emitter of the transistor Q 6 is connected.
The base of transistor Q 6 is connected to the output terminal of the comparator CP 1 of the timer circuit 3.
第９図は本実施例の動作波形図であり、同図（ａ）は
カレントトランスCTの１次電流、同図（ｂ）はカレント
トランスCTの２次電流、同図（ｃ）はトランジスタQ3の
オン・オフ期間、同図（ｄ）は電圧VC3及びVK、同図
（ｅ）はトランジスタQ6のオン・オフ期間、同図（ｆ）
はトランジスタQ5のオン・オフ期間、同図（ｇ）はトラ
ンジスタQ7のオン・オフ期間を、それぞれ示している。
本実施例にあっては、コンデンサC3の電圧VC3が基準電
圧VKを越えて、コンパレータCP1の出力信号が“High"レ
ベルになると、トランジスタQ6がオンとなり、トランジ
スタQ5がオフ、トランジスタQ7がオフとなって、トラン
ジスタQ1がオフする（第９図（ｄ）〜（ｇ）参照）。そ
の他の動作については、実施例１と同じであるので、重
複する説明は省略する。9A and 9B are operation waveform diagrams of the present embodiment. FIG. 9A shows the primary current of the current transformer CT, FIG. 9B shows the secondary current of the current transformer CT, and FIG. 3 of on-off period, FIG. (d) shows the voltage V C3 and V K, FIG (e) the on-off period of the transistor Q 6, and FIG. (f)
The on-off period of the transistor Q 5, FIG. (G) is the on-off period of the transistor Q 7, are shown respectively.
In this embodiment, when the voltage V C3 of the capacitor C 3 exceeds the reference voltage V K and the output signal of the comparator CP 1 becomes “High” level, the transistor Q 6 is turned on and the transistor Q 5 is turned off. , the transistor Q 7 is turned off, the transistor Q 1 is turned off (see FIG. 9 (d) ~ (g)) . Other operations are the same as those in the first embodiment, and a duplicate description will be omitted.
（発明の効果） 本発明は上述のように、主トランジスタのコレクタ電
流と同位相の電流だけを該トランジスタのベースに帰還
できるような電流帰還経路を設けたから、主トランジス
タのベース電流はコレクタ電流と相似形となって、オン
抵抗が小さくなり、オン時の電力損失が低減できるとい
う効果があり、また、主トランジスタの駆動回路として
LC直列共振回路を用いずに、カレントトランスの２次巻
線から得られる信号により計時動作を開始し、直流電源
で駆動されるタイマー回路の計時終了信号にてトランジ
スタのベース電流を遮断するようにしたので、主トラン
ジスタのオン・デュティを自由に制御でき、インバータ
回路の発振周波数を広い範囲で自由に設定できるという
効果がある。(Effect of the Invention) As described above, the present invention provides a current feedback path that allows only a current having the same phase as the collector current of the main transistor to be fed back to the base of the transistor. It has a similar shape, has the effect of reducing the on-resistance and reducing the power loss at the time of on.
Instead of using the LC series resonance circuit, start the timing operation with the signal obtained from the secondary winding of the current transformer, and cut off the base current of the transistor with the timing end signal of the timer circuit driven by the DC power supply. Therefore, there is an effect that the on-duty of the main transistor can be freely controlled, and the oscillation frequency of the inverter circuit can be freely set in a wide range.
なお、本発明のインバータ装置を放電灯の高周波点灯
用の電源装置として用いた場合には、調光範囲が広くと
れると共に、先行予熱時の放電灯の微放電が阻止でき、
放電灯の寿命を長くすることができるものである。When the inverter device of the present invention is used as a power supply device for high-frequency lighting of a discharge lamp, the dimming range can be widened, and a slight discharge of the discharge lamp during preheating can be prevented.
This can extend the life of the discharge lamp.
第１図は本発明の基本構成を示すブロック回路図、第２
図は本発明の第１実施例の回路図、第３図は同上の動作
波形図、第４図は本発明の第２実施例の要部回路図、第
５図は同上の動作波形図、第６図は本発明の第３実施例
の要部回路図、第７図は同上の動作波形図、第８図は本
発明の第４実施例の回路図、第９図は同上の動作波形
図、第10図は従来例の回路図、第11図は同上の動作波形
図である。 １はインバータ回路、２は遮断回路、３はタイマー回
路、Q1はトランジスタである。FIG. 1 is a block circuit diagram showing a basic configuration of the present invention, and FIG.
FIG. 3 is a circuit diagram of the first embodiment of the present invention, FIG. 3 is an operation waveform diagram of the above embodiment, FIG. 4 is a main part circuit diagram of the second embodiment of the invention, FIG. FIG. 6 is a main part circuit diagram of the third embodiment of the present invention, FIG. 7 is an operation waveform diagram of the above embodiment, FIG. 8 is a circuit diagram of the fourth embodiment of the invention, and FIG. FIG. 10 is a circuit diagram of a conventional example, and FIG. 11 is an operation waveform diagram of the above example. 1 the inverter circuit, the second cutoff circuit, 3 is a timer circuit, Q 1 is a transistor.
Claims (1)
ランスの１次巻線を直列的に接続し、前記カレントトラ
ンスの２次巻線電流のうち、インバータ回路の主トラン
ジスタのコレクタ電流と同位相の電流だけを該トランジ
スタのベースに帰還できるような電流帰還経路を設ける
と共に、前記カレントトランスの２次巻線から得られる
信号にて計時動作を開始し、直流電源で駆動されて所定
時間後に計時終了信号を発生するタイマー回路と、該タ
イマー回路の計時終了信号にて前記トランジスタのベー
ス電流を遮断する遮断回路とを設けて成ることを特徴と
するインバータ装置。1. A primary winding of a current transformer is connected in series to a load current path of an inverter circuit, and a secondary winding current of the current transformer having the same phase as a collector current of a main transistor of the inverter circuit. A current feedback path is provided so that only current can be fed back to the base of the transistor, and a time measurement operation is started by a signal obtained from a secondary winding of the current transformer, and the time measurement is completed after a predetermined time after being driven by a DC power supply. An inverter device comprising: a timer circuit that generates a signal; and a cutoff circuit that cuts off a base current of the transistor in response to a timer end signal of the timer circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62159196A JP2617472B2 (en) | 1987-06-25 | 1987-06-25 | Inverter device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62159196A JP2617472B2 (en) | 1987-06-25 | 1987-06-25 | Inverter device |
Publications (2)
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|---|---|
| JPS644000A JPS644000A (en) | 1989-01-09 |
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ID=15688421
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| JP62159196A Expired - Lifetime JP2617472B2 (en) | 1987-06-25 | 1987-06-25 | Inverter device |
Country Status (1)
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Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07110137B2 (en) * | 1989-04-25 | 1995-11-22 | 松下電工株式会社 | Inverter device |
Family Cites Families (2)
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|---|---|---|---|---|
| JPS57152699A (en) * | 1981-03-18 | 1982-09-21 | Kinko Denki Kk | Inverter circuit for fluorescent lamp |
| NL8201631A (en) * | 1982-04-20 | 1983-11-16 | Philips Nv | DC AC CONVERTER FOR IGNITION AND AC POWERING A GAS AND / OR VAPOR DISCHARGE LAMP. |
-
1987
- 1987-06-25 JP JP62159196A patent/JP2617472B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS644000A (en) | 1989-01-09 |
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