JP2591263B2 - Adaptive receiver - Google Patents
Adaptive receiverInfo
- Publication number
- JP2591263B2 JP2591263B2 JP2167054A JP16705490A JP2591263B2 JP 2591263 B2 JP2591263 B2 JP 2591263B2 JP 2167054 A JP2167054 A JP 2167054A JP 16705490 A JP16705490 A JP 16705490A JP 2591263 B2 JP2591263 B2 JP 2591263B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- output
- adaptive
- receiver
- correlation
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
- Noise Elimination (AREA)
- Radio Transmission System (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、フェージング伝送路の特性を自動的に推定
して最適な受信機特性を適応的に構成する,適応マッチ
ドフィルタを有する適応型受信機に係り、特に適応マッ
チドフィルタを制御する相関値の処理回路を改善した適
応型受信機に関する。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an adaptive reception apparatus having an adaptive matched filter for automatically estimating the characteristics of a fading transmission path and adaptively configuring optimal receiver characteristics. More particularly, the present invention relates to an adaptive receiver having an improved correlation value processing circuit for controlling an adaptive matched filter.
見通し外通信は電波の対流圏散乱・山岳回折等を利用
して通信を行うものであり、直接波を受信するものでは
なく間接波を受信しているため、フェージングが発生し
やすい。近年、見通し外通信のうちデジタル信号伝送に
おいては、フェージングを克服するため適応マッチドフ
ィルタあるいは適応等化技術を使用した適応型受信機の
提案がなされている。このフェージング伝送路を対象と
した本明細書で説明する適応型受信機は、デジタル信号
が伝送されるダイバーシチ伝送路に対して適応マッチド
フィルタとして動作するトランスバーサルフィルタをダ
イバーシチ多重度に比例した個数分設けたもので、例え
ば第3図のブロック図に示すように構成されている。Non-line-of-sight communication performs communication using radio wave tropospheric scattering, mountain diffraction, and the like. Fading is likely to occur because an indirect wave is received instead of a direct wave. In recent years, in digital signal transmission among non-line-of-sight communications, an adaptive receiver using an adaptive matched filter or an adaptive equalization technique has been proposed to overcome fading. The adaptive receiver described in this specification for the fading transmission path includes a transversal filter operating as an adaptive matched filter for a diversity transmission path through which a digital signal is transmitted, the number of which corresponds to the number proportional to the diversity multiplicity. It is provided, for example, as shown in the block diagram of FIG.
第3図において、n(nは正の整数)重ダイバーシチ
受信方式で適用される適応型受信機は、第1のダイバー
シチ伝送路信号(受信データ)が入力端子1aを介して入
力するトランスバーサルフィルタである適応マッチドフ
ィルタ3aと、他のダイバーシチ伝送路信号が入力端子1b
〜1nを介して入力する適応マッチドフィルタ3b〜3nを備
える。これらは符号3aのもので例示するように、ダイバ
ーシチ伝送路信号(高周波信号である受信データ)を所
定時間τ宛多段に遅延させる複数の遅延器34,同35,…
と、各遅延出力(タップ出力)を一方の入力とする複素
乗算器31,同32,…と、各複素乗算器31,32の出力を総和
してそれを当該フィルタの出力とする加算器33とで基本
的に構成される。In FIG. 3, an adaptive receiver applied in an n (n is a positive integer) multiple diversity reception system is a transversal filter in which a first diversity transmission path signal (reception data) is input via an input terminal 1a. Adaptive matched filter 3a and another diversity transmission path signal are input terminal 1b.
1 to 1n. As exemplified by the reference numeral 3a, a plurality of delay units 34, 35,... For delaying a diversity transmission path signal (received data as a high-frequency signal) in multiple stages for a predetermined time τ.
, The complex multipliers 31, 32,... Having each delay output (tap output) as one input, and the adder 33 summing the outputs of the complex multipliers 31, 32, and using the sum as the output of the filter. It is basically composed of
また、各適応マッチドフィルタ3a〜3nに対応して設け
られる相関回路40a〜40nは、符号40aのもので例示する
ように、対応する適応マッチドフィルタの入力信号(高
周波信号)を所定時間τ宛多段に遅延させる複数の遅延
器44,同45,…と、各遅延出力(タップ出力)を一方の入
力とする相関器41,同42,…と、出力端子2へ送出される
当該受信機の受信出力(送信データ推定値)を変調器16
および乗算器22を介して受けてそれを前記相関器41,同4
2,…の他方の入力へ分配出力する分配器43とで基本的に
構成され、相関器41,42,…の出力(複素ベースバンド信
号)は複素乗算器31,32,…の対応するものの他方の入力
となっている。Correlation circuits 40a to 40n provided corresponding to the respective adaptive matched filters 3a to 3n, as exemplified by the reference numeral 40a, transmit the input signal (high-frequency signal) of the corresponding adaptive matched filter to a predetermined time? , A plurality of delay units 44, 45,..., Each having a delayed output (tap output) as one input, and a correlator 41, 42,. Output (estimated transmission data) to modulator 16
And received via the multiplier 22 and received by the correlators 41, 4
, And a distributor 43 for distributing and outputting to the other input of each of the correlators 41, 42,..., And outputs (complex baseband signals) of the correlator 41, 42,. It is the other input.
つまり、相関回路40a〜40nは、対応する適応マッチド
フィルタの受信データと送信データ推定値との相関値を
求め、それに基づき適応マッチドフィルタとしてのトラ
ンスバーサルフィルタのタップゲイン(重み付け)を調
整し、そのトランスバーサルフィルタを適応マッチドフ
ィルタとして動作させるものである。That is, the correlation circuits 40a to 40n calculate the correlation value between the reception data and the transmission data estimation value of the corresponding adaptive matched filter, adjust the tap gain (weight) of the transversal filter as the adaptive matched filter based on the correlation value, and The transversal filter is operated as an adaptive matched filter.
適応マッチドフィルタ3a〜3nの各出力は加算器5にて
線形合成されて自動利得制御増幅器6へ入力し、ここで
利得制御を受けて前方等化器7と相関回路17aの一方の
入力へそれぞれ供給される。The outputs of the adaptive matched filters 3a to 3n are linearly combined by the adder 5 and input to the automatic gain control amplifier 6, where they are subjected to gain control, and are respectively applied to the forward equalizer 7 and one input of the correlation circuit 17a. Supplied.
相関回路17aは、他方の入力に減算器12の出力(誤差
信号)が変調器15および乗算器21を介して入力し、両入
力の相関値に基づく制御信号を前方等化器7の他方の入
力へ与える。前方等化器7は、相関回路17aの出力に基
づきタップゲインを調整し、自動利得制御増幅器6の出
力信号についてパルスの前縁に起因する符号間干渉を除
去することを言う。この前方等化器7の出力信号は復調
器9にて復調され、減算器10へ向けて出力される。The correlation circuit 17a inputs the output (error signal) of the subtractor 12 to the other input via the modulator 15 and the multiplier 21, and outputs a control signal based on the correlation value of both inputs to the other input of the front equalizer 7. Give to input. The forward equalizer 7 adjusts the tap gain based on the output of the correlation circuit 17a, and removes the intersymbol interference caused by the leading edge of the pulse in the output signal of the automatic gain control amplifier 6. The output signal of the forward equalizer 7 is demodulated by the demodulator 9 and output to the subtracter 10.
相関回路18aは、乗算器21を介して出力される変調器1
5の出力と変調器16の出力との相関値に基づく制御信号
を後方等化器8へ出力する。後方等化器8は変調器16の
出力と相関回路18の出力に基づき所定の帰還信号を形成
し、それを減算器10へ出力する。減算器10は復調器9の
出力信号から後方等化器8の出力である前記帰還信号を
減算し、即ちパルスの後縁に起因する符号間干渉を除去
し、出力する。The correlation circuit 18a includes the modulator 1 output via the multiplier 21.
A control signal based on the correlation value between the output of the modulator 5 and the output of the modulator 16 is output to the rear equalizer 8. The rear equalizer 8 forms a predetermined feedback signal based on the output of the modulator 16 and the output of the correlation circuit 18, and outputs it to the subtracter 10. The subtractor 10 subtracts the feedback signal output from the backward equalizer 8 from the output signal of the demodulator 9, that is, removes the intersymbol interference caused by the trailing edge of the pulse and outputs the result.
判定器11は、減算器10の出力を予め定められているス
レッショルド値によって識別判定し、再生されたパルス
信号を受信出力として出力端子2へ出力するが、この判
定器11に並列出力される減算器12は判定器11の入出力信
号の差を求め、それを誤差信号として変調器15へ出力す
る。なお、復調器9,変調器15および同16は発振器20から
のローカル信号(例えば70MHz)に基き作動する。ま
た、前方等化器7は線形等化器,後方等化器8は非線形
等化を行い判定帰還等化器と称されることは周知の通り
である。なお、前方等化器7および後方等化器8は適応
マッチドフィルタ3aと,相関回路17aおよび同18aは相関
回路40aと同一構成となっている。The discriminator 11 discriminates and determines the output of the subtractor 10 based on a predetermined threshold value, and outputs the reproduced pulse signal to the output terminal 2 as a reception output. The modulator 12 obtains the difference between the input and output signals of the determiner 11 and outputs the difference to the modulator 15 as an error signal. The demodulator 9, the modulator 15, and the modulator 16 operate based on a local signal (for example, 70 MHz) from the oscillator 20. It is well known that the forward equalizer 7 performs linear equalization and the rear equalizer 8 performs non-linear equalization and is called a decision feedback equalizer. The forward equalizer 7 and the backward equalizer 8 have the same configuration as the adaptive matched filter 3a, and the correlation circuits 17a and 18a have the same configuration as the correlation circuit 40a.
制御回路23は復調器9からベースバンドのクロック信
号を入力し、クロック信号に同期して復調されたデータ
の最も符号間干渉の少ない時間に乗算器21および同22を
オン・オフし、サンプリング制御する。乗算器21および
同22からのサンプリングされた高周波出力はそれぞれ相
関回路17aおよび40a〜40nに出力される。The control circuit 23 receives the baseband clock signal from the demodulator 9 and turns on and off the multipliers 21 and 22 at the time when the intersymbol interference of the demodulated data is the least in synchronization with the clock signal. I do. The sampled high-frequency outputs from multipliers 21 and 22 are output to correlation circuits 17a and 40a to 40n, respectively.
斯くして、出力端子2には、選択性フェージングに殆
ど影響されない受信出力(送信データ推定値)が得られ
る。Thus, a reception output (transmitted data estimated value) which is hardly affected by the selective fading is obtained at the output terminal 2.
以上述べた従来の適応型受信機においては、適応マッ
チドフィルタに対応する相関回路に入力される一つの相
関信号は、通常、復調されたデータの符号間干渉の最も
少ない時間,即ちデータのアイパターンの最も開いた位
置で求められる。そのため、変調器から出力される高周
波信号の信号である前記の相関信号を乗算器に入力し、
乗算器をクロック信号に同期してオン・オフし、サンプ
リングして前記相関信号を得ていた。また、相関器にお
いては、相関器にて積分し平均値検波された信号が適応
マッチドフィルタに出力されているが、その出力はサン
プリング比率に対応しているため、出力電圧が低いとい
う欠点があった。そのため相関器の出力回路には大きな
利得が要求され、それに付随して電源リップル,リー
ク,外部雑音等の影響を受けやすくなるなどの欠点があ
った。また、前記の相関信号は高周波帯でサンプングさ
れるため、回路が高価,大型であり、且つ集積化しにく
いという欠点があった。In the above-described conventional adaptive receiver, one correlation signal input to the correlation circuit corresponding to the adaptive matched filter usually has a minimum inter-symbol interference of demodulated data, that is, an eye pattern of the data. Sought in the most open position. Therefore, the correlation signal, which is a high-frequency signal output from the modulator, is input to the multiplier,
The multiplier is turned on / off in synchronization with a clock signal, and is sampled to obtain the correlation signal. Also, in the correlator, the signal integrated and averaged and detected by the correlator is output to the adaptive matched filter. However, since the output corresponds to the sampling ratio, the output voltage is low. Was. Therefore, a large gain is required for the output circuit of the correlator, and there is a disadvantage that the output circuit is easily affected by power supply ripple, leak, external noise, and the like. Further, since the correlation signal is sampled in a high frequency band, there are disadvantages that the circuit is expensive, large, and difficult to integrate.
本発明の適応型受信機は、ダイバーシチ多重度と同数
個設けられ各タップに設けられる複素乗算器が複素ベー
スバンド信号入力を受けてそのタップのゲインを調整し
以て対応するダイバーシチ伝送路に対して適応マッチド
フィルタを構成するトランスバーサルフィルタと、各ト
ランスバーサルフィルタに対応して設けられその対応す
るトランスバーサルフィルタの入力信号と当該受信機の
受信出力である送信データ推定値との相関値を求めそれ
に基づき前記複素ベースバンド信号を発生する相関器を
前記複素乗算器に対応して有する相関回路とを備え、フ
ェージング伝送路に対して最適受信機を適応的に構成す
る適応型受信機において、前記相関器の出力をクロック
信号に同期してデータ1ビット毎にサンプリングし且つ
ホールドする検出器を設け、その出力を対応する前記複
素乗算器に入力している。In the adaptive receiver of the present invention, the same number of diversity multiplicity and the number of complex multipliers provided for each tap receive a complex baseband signal input and adjust the gain of the tap to provide a corresponding diversity transmission path. A transversal filter constituting an adaptive matched filter, and a correlation value between an input signal of the corresponding transversal filter provided for each transversal filter and a transmission data estimation value which is a reception output of the receiver. A correlation circuit having a correlator for generating the complex baseband signal corresponding to the complex multiplier based thereon, wherein the adaptive receiver adaptively configures an optimal receiver for a fading transmission path, Detector for sampling and holding the output of a correlator for each data bit in synchronization with a clock signal Provided, and inputs the output to the corresponding said complex multiplier.
以下、本発明の実施例を図面を参照して説明する。 Hereinafter, embodiments of the present invention will be described with reference to the drawings.
第1図は、本発明の一実施例に係る適応型受信機のブ
ロック図である。なお、第1図は従来例と同様にn重ダ
イバーシチ受信方式で適用されるものを示し、故に従来
例と同一構成部分には同一符号を付しその説明を省略す
る。FIG. 1 is a block diagram of an adaptive receiver according to one embodiment of the present invention. FIG. 1 shows an example applied to the n-fold diversity receiving system as in the conventional example. Therefore, the same components as those in the conventional example are denoted by the same reference numerals and description thereof is omitted.
本実施例においては、従来例における乗算器21および
同22が省かれ、従ってそれらを制御する制御回路23も省
かれている。一方、相関回路4a〜4n,同17および同18に
はそれぞれ従来例の対応する相関回路内の相関器(相関
回路4aにおいては符号41および42に示される)の出力に
検出器(相関回路4aにおいては符号46,47)が設けら
れ、その出力が複素乗算器(適応マッチドフィルタ3aに
おいては符号31,32)に入力される。そして検出器は
(例えば符号46,47)、復調器9に接続されたゲート信
号発生回路19から出力されるゲート信号によって後述の
ように制御され、復調されたデータの符号間干渉の最も
少ないときの相関値の積分値を出力する。In this embodiment, the multipliers 21 and 22 in the conventional example are omitted, and therefore, the control circuit 23 for controlling them is also omitted. On the other hand, the correlation circuits 4a to 4n, 17 and 18 respectively have detectors (correlation circuits 4a Are provided with symbols 46 and 47), and the output is input to the complex multiplier (codes 31 and 32 in the adaptive matched filter 3a). The detector (for example, reference numerals 46 and 47) is controlled by a gate signal output from the gate signal generation circuit 19 connected to the demodulator 9 as described later, and when the intersymbol interference of the demodulated data is minimal. The integrated value of the correlation value of is output.
第2図は第1図における検出器(例えば符号46,47)
の一例のブロック図である。FIG. 2 shows the detector in FIG. 1 (for example, reference numerals 46 and 47).
It is a block diagram of an example.
第2図において、81はアナログスイッチ、82はホール
ド回路、83はバッファ増幅器、84は積分回路である。In FIG. 2, 81 is an analog switch, 82 is a hold circuit, 83 is a buffer amplifier, and 84 is an integration circuit.
ゲート信号発生回路19は、復調器9から出力されたク
ロック信号に同期し、復調されたデータの符号間干渉が
最も少ない時間,即ちデータのアイパターンが最も開い
ているときにデータの1ビット毎にアナログスイッチ81
をゲートする。これにより相関器から出力される複素ベ
ースバンド信号がゲート(サンプリング)される。ゲー
トされた信号はホールド回路82によりホールドされ、バ
ッファ増幅器83にて増幅された後、積分回路84にて積分
される。そして、データの符号間干渉の最も少ないとき
の相関値の積分値を出力する。なお、アナログスイッチ
81は乗算器を用いてもよい。The gate signal generation circuit 19 synchronizes with the clock signal output from the demodulator 9 and operates for each bit of data when the intersymbol interference of the demodulated data is minimal, that is, when the eye pattern of the data is most open. Analog switch 81
To gate. Thereby, the complex baseband signal output from the correlator is gated (sampled). The gated signal is held by a hold circuit 82, amplified by a buffer amplifier 83, and integrated by an integration circuit 84. Then, the integrated value of the correlation value when the intersymbol interference of the data is the least is output. In addition, analog switch
81 may use a multiplier.
以上説明したように本発明は、相関回路内のベースバ
ンドの信号である相関器出力をクロック信号に同期して
1ビット毎にサンプリング・ホールドすることにより、
高い信号レベルの相関器出力電圧を得ることができる。
この結果、装置内の他の回路による干渉、雑音あるいは
設計・製造の不完全さを軽減する効果がある。As described above, the present invention samples and holds the correlator output, which is a baseband signal in a correlation circuit, bit by bit in synchronization with a clock signal.
A high signal level correlator output voltage can be obtained.
As a result, there is an effect of reducing interference, noise, or imperfections in design and manufacture by other circuits in the device.
また、各相関回路に入力される相関値は、ベースバン
ドの信号処理によって得られるため、安価に小型化・集
積化できる効果がある。Further, since the correlation value input to each correlation circuit is obtained by baseband signal processing, there is an effect that the size and integration can be reduced at low cost.
第1図は本発明の一実施例のブロック図、第2図は本発
明による検出器のブロック図、第3図は従来の実施例の
ブロック図である。 1a〜1n……入力端子、2……出力端子、3a〜3n……適応
マッチドフィルタ、4a〜4n,40a〜40n,17,17a,18,18a…
…相関回路、5……加算器、6……自動利得制御増幅
器、7……前方等化器、8……後方等化器、9……復調
器、10,12……減算器、11……判定器、15,16……変調
器、19……ゲート信号発生回路、20……発振器、21,22
……乗算器、23……制御回路、31,32……複素乗算器、3
3……加算器、34,35……遅延器、41,42……相関器、43
……分配器、44,45……遅延器、46……検出器、81……
アナログスイッチ、82……ホールド回路、83……バッフ
ァ増幅器、84……積分回路。FIG. 1 is a block diagram of one embodiment of the present invention, FIG. 2 is a block diagram of a detector according to the present invention, and FIG. 3 is a block diagram of a conventional embodiment. 1a to 1n input terminals, 2 output terminals, 3a to 3n adaptive matched filters, 4a to 4n, 40a to 40n, 17, 17a, 18, 18a
... correlation circuit, 5 ... adder, 6 ... automatic gain control amplifier, 7 ... forward equalizer, 8 ... backward equalizer, 9 ... demodulator, 10, 12 ... subtractor, 11 ... … Judgment device, 15, 16… Modulator, 19… Gate signal generation circuit, 20… Oscillator, 21, 22
…… Multiplier, 23 …… Control circuit, 31, 32 …… Complex multiplier, 3
3 ... Adder, 34,35 ... Delayer, 41,42 ... Correlator, 43
…… Distributors, 44,45 …… Delayers, 46 …… Detectors, 81 ……
Analog switch, 82 Hold circuit, 83 Buffer amplifier, 84 Integration circuit.
Claims (2)
ップに設けられる複素乗算器が複素ベースバンド信号入
力を受けてそのタップのゲインを調整し以て対応するダ
イバーシチ伝送路に対して適応マッチドフィルタを構成
するトランスバーサルフィルタと、各トランスバーサル
フィルタに対応して設けられその対応するトランスバー
サルフィルタの入力信号と当該受信機の受信出力である
送信データ推定値との相関値を求めそれに基づき前記複
素ベースバンド信号を発生する相関器を前記複素乗算器
に対応して有する相関回路とを備え、フェージング伝送
路に対して最適受信機を適応的に構成する適応型受信機
において、前記相関器の出力をクロック信号に同期して
データ1ビット毎にサンプリングし且つホールドする検
出器を設け、その出力を対応する前記複素乗算器に入力
することを特徴とする適応型受信機。An adaptive matched filter for a corresponding diversity transmission line by receiving complex baseband signal inputs and adjusting gains of the taps by a plurality of complex multipliers provided for each tap in the same number as the diversity multiplicity. And a correlation value between an input signal of the corresponding transversal filter and a transmission data estimation value which is a reception output of the receiver. A correlation circuit having a correlator for generating a baseband signal corresponding to the complex multiplier, wherein the adaptive receiver adaptively configures an optimal receiver for a fading transmission path. In synchronization with the clock signal, and a detector for sampling and holding data for each bit of data is provided. Adaptive receiver, characterized in that inputting a force to the corresponding said complex multiplier.
記相関器出力をサンプリングするアナログスイッチと、
前記サンプリングされた信号をホールドするホールド回
路と、前記ホールドされた信号を積分する積分回路とを
有することを特徴とする請求項1記載の適応型受信機。2. An analog switch for sampling the correlator output in synchronization with a clock signal;
2. The adaptive receiver according to claim 1, further comprising: a hold circuit that holds the sampled signal; and an integration circuit that integrates the held signal.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2167054A JP2591263B2 (en) | 1990-06-26 | 1990-06-26 | Adaptive receiver |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2167054A JP2591263B2 (en) | 1990-06-26 | 1990-06-26 | Adaptive receiver |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0456525A JPH0456525A (en) | 1992-02-24 |
JP2591263B2 true JP2591263B2 (en) | 1997-03-19 |
Family
ID=15842545
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2167054A Expired - Fee Related JP2591263B2 (en) | 1990-06-26 | 1990-06-26 | Adaptive receiver |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2591263B2 (en) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
SG54201A1 (en) * | 1992-09-18 | 1998-11-16 | Oki Electric Ind Co Ltd | Adaptive equalizing receiver and maximum likelihood sequence estimating receiver |
-
1990
- 1990-06-26 JP JP2167054A patent/JP2591263B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH0456525A (en) | 1992-02-24 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
EP0755141B1 (en) | Adaptive decision feedback equalization for communication systems | |
US4328585A (en) | Fast adapting fading channel equalizer | |
US5335251A (en) | Diversity receiver | |
JPS5927133B2 (en) | adaptive receiver | |
US7561618B2 (en) | Reconfigurable chip level equalizer architecture for multiple antenna systems | |
JPH07170243A (en) | Cdma receiver | |
US5661528A (en) | Apparatus and method for controlling operation of a high defination television adaptive equalizer | |
US5363411A (en) | Low power consumption receiver with adaptive equalizer | |
US20110013685A1 (en) | Channel and Equalization Coefficient Based Timing Recovery | |
EP0459823B1 (en) | Radio communication system | |
EP0958686B1 (en) | Demodulation with separate branches for phase and amplitude | |
JPH0447721A (en) | Automatic equalizer | |
JP2591263B2 (en) | Adaptive receiver | |
US9270328B2 (en) | Multimode receiver architecture | |
GB2314488A (en) | MRC diversity circuit uses branch with maximum RSSI | |
US7106818B2 (en) | Method and apparatus for timing recovery based on dispersion characterization and components therefor | |
EP0675608B1 (en) | Method and apparatus for controlling tap coefficients of an adaptive matched filter in an automatic equaliser | |
JP2907217B2 (en) | Filter means coefficient adjustment method | |
Scholand et al. | Novel receiver structure for Bluetooth based on modified zero-crossing demodulation | |
KR20030022360A (en) | Joint timing recovery and equalization for an N-antenna system | |
US5530721A (en) | Equalizer and terminal device for mobile communications | |
JP2894088B2 (en) | Interference wave canceller | |
JP3256646B2 (en) | Adaptive interference cancellation receiver | |
JP3424816B2 (en) | Diversity receiver and diversity reception control method | |
JPH0738560B2 (en) | Automatic equalizer |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |