JP2590931B2 - Signal correction circuit - Google Patents
Signal correction circuitInfo
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は液晶テレビ、平板ディスプレイ等の絵素単位
で駆動する画像表示装置の映像信号の信号補正回路に関
するものである。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a signal correction circuit for a video signal of an image display device driven by a picture element such as a liquid crystal television and a flat panel display.
従来の技術 従来、カラーテレビジョン画像表示用の表示素子とし
ては、ブラウン管が主として用いられているが、従来の
ブラウン管では画面の大きさに比して奥行きが非常に長
く、薄型のテレビジョン受像機を作成することは不可能
であった。そこで近年、平板状の表示素子として、EL表
示素子、プラズマ表示装置、液晶表示素子、また本出願
人が特開昭57−135590号公報に示した新しい画像表示装
置などが開示され、実用化されつつある。2. Description of the Related Art Conventionally, a cathode ray tube is mainly used as a display element for displaying a color television image. However, a conventional cathode ray tube has a very long depth compared to a screen size, and is a thin television receiver. It was impossible to create. Therefore, in recent years, as a flat display element, an EL display element, a plasma display apparatus, a liquid crystal display element, and a new image display apparatus disclosed by the present applicant in JP-A-57-135590 have been disclosed and put into practical use. It is getting.
これら絵素単位で駆動する画像表示装置は、ブラウン
管と異なり駆動電圧に対する輝度特性が線形であり、映
像信号をそのまま駆動電圧として使うと明るい画像(強
い信号)がつぶれてしまうという問題がある。Unlike the CRT, the image display device driven by these picture elements has a linear luminance characteristic with respect to a drive voltage, and has a problem that a bright image (strong signal) is destroyed when a video signal is used as a drive voltage as it is.
以下、図面を参照しながら上述したような輝度特性の
違いを説明する。Hereinafter, the difference in luminance characteristics as described above will be described with reference to the drawings.
第10図は、ブラウン管と絵素単位で駆動する画像表示
装置の輝度特性と階調(見た目の明るさ)を比較して示
したグラフであり、第10図においてaはブラウン管の駆
動電圧に対する輝度特性、bは絵素単位で駆動する画像
表示装置の駆動電圧に対する輝度特性、cは輝度に対す
る階調、dはブラウン管の駆動電圧に対する階調、eは
絵素単位で駆動する画像表示装置の駆動電圧に対する階
調、fは映像信号に対する駆動電圧を示す。FIG. 10 is a graph showing a comparison between a luminance characteristic and a gradation (appearance brightness) of an image display device driven by a cathode ray tube and a picture element unit. In FIG. B, luminance characteristics with respect to the driving voltage of the image display device driven in units of picture elements, c, gradations with respect to luminance, d, gradations with respect to driving voltage of the cathode ray tube, e, driving of the image display device driven in units of picture elements The gray scale with respect to the voltage, f indicates the drive voltage with respect to the video signal.
人間の目の特徴として、暗い物に対しては微少な輝度
差でもはっきりと識別できるが、明るい物に対しては識
別できなくなる。これをグラフに示したものが第10図c
であり、ブラウン管のもつ輝度特性aと合わせて、結果
としてdのように駆動電圧と階調がほぼ線形になる。こ
れに対して、絵素単位で駆動する画像表示装置の場合、
bのような線形の輝度特性をもつため、eのように駆動
電圧に対する階調が対数曲線になってしまう。そこで、
前もって、入力される映像信号に対してfのような指数
特性をもつように補正を行ない駆動電圧とすれば、結果
として、階調はdのように線形となる。As a feature of the human eye, a dark object can be clearly identified even with a small difference in brightness, but a bright object cannot be identified. This is shown in the graph in Fig. 10c.
As a result, the drive voltage and the gradation become almost linear as shown in d as well as the luminance characteristic a of the CRT. On the other hand, in the case of an image display device driven in pixel units,
Since it has a linear luminance characteristic like b, the gradation with respect to the drive voltage becomes a logarithmic curve like e. Therefore,
If the drive voltage is corrected in advance so that the input video signal has an exponential characteristic like f, the gradation becomes linear as d.
第9図は、上記補正を行なうための従来の信号補正回
路の一例である。第9図においてR11〜R18は抵抗器、C1
1はコンデンサ、TR1〜TR3はトランジスタ、D1〜D3はダ
イオード、31,32,33はそれぞれ入力映像信号、トランジ
スタTR1のコレクタ出力、最終的な出力映像信号の波形
を示す。FIG. 9 is an example of a conventional signal correction circuit for performing the above correction. In FIG. 9, R11 to R18 are resistors, C1
1 is a capacitor, TR1 to TR3 are transistors, D1 to D3 are diodes, and 31, 32, and 33 are waveforms of an input video signal, a collector output of the transistor TR1, and a final output video signal, respectively.
いま、入力端子INに図のような映像信号(RGB信号)3
1を入力すると、高い電圧の部分でダイオードD1〜D3の
作用により、トランジスタTR1に電流が多く流れるの
で、結果としてトランジスタTR1のコレクタ出力は32の
ような補正を受けた波形となり、トランジスタTR3で反
転することによって結局、出力端子OUTには33のような
補正映像信号が得られる。Now, input video signal (RGB signal) 3
When 1 is input, a large amount of current flows through the transistor TR1 due to the action of the diodes D1 to D3 in the high voltage portion.As a result, the collector output of the transistor TR1 has a corrected waveform like 32, and is inverted by the transistor TR3. As a result, a corrected video signal like 33 is obtained at the output terminal OUT.
この補正映像信号をアナログ−デジタル変換(A/D変
換)することによって、絵素単位で駆動する表示装置の
駆動信号が得られる。By subjecting the corrected video signal to analog-digital conversion (A / D conversion), a drive signal for a display device driven in picture element units is obtained.
しかし、上述のような従来の信号補正回路では、単純
な指数曲線補正しかできず、もっと複雑な特性を示すよ
うな補正を行なえる回路として、本出願人は特願昭62−
31631号において、数ビットにデジタル化された映像信
号を所望の一意対応した補正データに置き換えるメモリ
と、このメモリより出力された補正データのタイミング
を合わせるフリップフロップを備えた信号補正回路を提
案した。However, the above-described conventional signal correction circuit can perform only a simple exponential curve correction, and as a circuit capable of performing correction showing more complicated characteristics, the present applicant has disclosed in Japanese Patent Application No.
No. 31631 proposed a signal correction circuit including a memory for replacing a video signal digitized into several bits with desired unique correction data and a flip-flop for adjusting the timing of the correction data output from the memory.
これは、A/D変換器にかけられたデジタル映像信号を
メモリのアドレスとして、そのアドレスに一意対応した
データを補正されたデジタル映像信号として出力し、次
にその出力されたデータをフリップフロップに入力して
タイミングを合わせることによって、映像信号に所望の
補正をかけるというものである。This means that the digital video signal applied to the A / D converter is used as a memory address, the data uniquely corresponding to the address is output as a corrected digital video signal, and then the output data is input to a flip-flop. By adjusting the timings, desired correction is applied to the video signal.
発明が解決しようとする問題点 しかしながら上記のような構成では、平均輝度レベル
(APL)が高い場合でも低い場合でも補正データは固定
なため、全体的に明るい場面(APLの高い場面)に階調
性をもたせようとすると、全体的に暗い場面の場合、画
面が暗くしずんでしまう。逆に、全体的に暗い場面をく
っきりと表示しようとすると、全体的に明るい場面が明
るく浮いたようになってしまう。特に階調性の低い画像
表示用表示素子をもちいる場合、このことが顕著に感じ
られる。Problems to be Solved by the Invention However, in the above configuration, the correction data is fixed regardless of whether the average luminance level (APL) is high or low, so that the gradation is generally changed to a bright scene (a scene with a high APL). If you try to give it a glow, the screen will darken and darken if the scene is entirely dark. Conversely, if an attempt is made to clearly display a dark scene as a whole, a bright scene as a whole will appear bright and bright. This is particularly noticeable when an image display element having low gradation is used.
本発明は上記問題点に鑑み、APL信号の大きさによっ
て補正データを切り換えることのできる信号補正回路を
提供するものである。The present invention has been made in view of the above problems, and provides a signal correction circuit capable of switching correction data depending on the magnitude of an APL signal.
問題点を解決するための手段 上記問題点を解決するために本発明の信号補正回路
は、数ビットにデジタル化した映像信号を対数変換する
データを備えたメモリと、上記対数変換された信号とデ
ジタル化したAPL信号を乗算するデジタル乗算器と、上
記デジタル乗算器の出力した信号を指数変換するデータ
を備えたメモリとを備え、かつ各信号のタイミングを合
わせるフリップフロップをそれぞれの回路の間に設けた
ものである。Means for Solving the ProblemsTo solve the above problems, the signal correction circuit of the present invention comprises a memory having data for logarithmically converting a video signal digitized into several bits, and the logarithmically converted signal. A digital multiplier for multiplying the digitized APL signal, and a memory having data for exponentially converting the signal output from the digital multiplier, and a flip-flop for adjusting the timing of each signal is provided between the respective circuits. It is provided.
作用 本発明は上記した構成によって、APLの値によってデ
ータの補正のかけ方を変えることができる。この理由を
以下で簡単に説明する。Operation According to the present invention, the manner in which data is corrected can be changed depending on the value of APL. The reason will be briefly described below.
第7図の3本の実線は、3本の線の交点の座標を(1,
1)とすれば、一般式として下のような式で表わされ
る。The three solid lines in FIG. 7 indicate the coordinates of the intersection of the three lines (1,
If 1), it is represented by the following equation as a general equation.
y=xγ(x>0,y>0,γ>0) ……(1) 上記3本の実線は のときのy=xγのグラフである。y = xγ (x> 0, y> 0, γ> 0) (1) The above three solid lines are 6 is a graph of y = x γ at the time of FIG.
この(1)式は以下のように変換できる。 This equation (1) can be converted as follows.
log y=log xγ log y=γ・log x ∴ y=eγ・log x ……(2) (2)式は、xの対数をγ倍し、指数変換するとyに
なることを示しているので、これをブロック図に表わす
と第8図のようになる。log y = log x γ log y = γ · log x ∴ y = e γ · log x (2) The equation (2) shows that the logarithm of x is multiplied by γ and exponentially converted to y. Therefore, when this is represented in a block diagram, it is as shown in FIG.
逆に言いかえれば、第8図のブロック図を実際に回路
すれば、γの値、すなわちAPLによって補正のかけ方を
第7図のように変化させることができる。本発明では、
対数変換器、指数変換器としてそれぞれ対数,指数変換
データの入ったメモリをもちいている。Conversely, if the block diagram of FIG. 8 is actually implemented, the way of correction can be changed as shown in FIG. 7 by the value of γ, that is, APL. In the present invention,
A memory containing logarithmic and exponential conversion data is used as a logarithmic converter and an exponential converter, respectively.
実施例 以下本発明の一実施例の信号補正回路について、図面
を参照しながら説明する。Embodiment Hereinafter, a signal correction circuit according to an embodiment of the present invention will be described with reference to the drawings.
第1図は本発明の第1の実施例における信号補正回路
のブロック図を示すものである。図において1は映像信
号入力端子、2はクロック入力端子、3は補正されたデ
ジタル信号出力端子、4はAPL(平均輝度レベル)信号
であり、映像信号を抵抗R0,コンデンサC0によって積分
することにより得ている。FIG. 1 is a block diagram of a signal correction circuit according to a first embodiment of the present invention. In the figure, 1 is a video signal input terminal, 2 is a clock input terminal, 3 is a corrected digital signal output terminal, 4 is an APL (average luminance level) signal, and the video signal is integrated by a resistor R 0 and a capacitor C 0 . I have gained by doing so.
さて、(1)式を数ビットにデジタル化された信号を
とり扱う場合について考えてみる。いま、入力される信
号をnビットとすれば、その最大値Xmaxは Xmax=2n−1 ……(0) となる。よって、(1)式は次のように書き直すことが
できる。Now, consider the case where equation (1) is handled with a signal digitized into several bits. Now, assuming that the input signal has n bits, the maximum value Xmax is Xmax = 2n- 1 (0). Therefore, equation (1) can be rewritten as follows.
ただし、Ymaxは出力信号の最大値で、ふつうYmax=X
maxとする。 However, Y max is the maximum value of the output signal, usually Y max = X
max .
この(3)式を変換していくと、以下のようになる。 When this equation (3) is converted, the following is obtained.
式(4)を実際に回路構成したのが第1図である。映
像信号入力端子1より入力された映像信号は、A/D変換
器5によってA/D変換され、デジタル映像信号aとな
る。デジタル映像信号aはメモリ6に入っている指数変
換データによって第5図のような補正をうける。第5図
において、入出力データはそれぞれ4ビットで正規化さ
れて黒丸で示されている。上記メモリ6において指数変
換された信号bは、映像信号を抵抗R0とコンデンサC0で
積分して得られたAPL信号4をA/D変換器7でA/D変換し
た信号cと、フリップフロップ8,9でタイミングをあわ
せた後、デジタル乗算器10により乗算される。さらにこ
の信号は、メモリ11に入っている対数変換データによっ
て第6図のような補正をうける。第6図において、入力
データが23以上で、出力データがつぶれているが、これ
は、後ほど示す実際の信号補正回路(第3図)では、入
力が23以下であるためである。 FIG. 1 is a circuit diagram of Equation (4). The video signal input from the video signal input terminal 1 is A / D-converted by the A / D converter 5 to become a digital video signal a. The digital video signal "a" is corrected by the exponential conversion data stored in the memory 6 as shown in FIG. In FIG. 5, each input / output data is normalized by 4 bits and is indicated by a black circle. The signal b subjected to exponential conversion in the memory 6 is a signal c obtained by A / D converting an APL signal 4 obtained by integrating a video signal with a resistor R 0 and a capacitor C 0 by an A / D converter 7 and a flip-flop. After the timing is adjusted in steps 8 and 9, the signals are multiplied by the digital multiplier 10. Further, this signal is corrected by the logarithmic conversion data stored in the memory 11 as shown in FIG. In FIG. 6, the input data is 23 or more and the output data is crushed because the input is 23 or less in an actual signal correction circuit (FIG. 3) to be described later.
ここまでで、(4)式のeγlog Xまでが求められた
ことになる。最後に、APL信号4をA/D変換した信号c
(γ)をメモリ12によってXmax (1−γ)の値(この例
では151−γ)に変換して、さらにデジタル乗算器15に
よって、上記対数変換した信号dと乗算し、最終的に補
正したデジタル信号fを得る。By this point, up to e γlog X in the equation (4) has been obtained. Finally, A / D converted signal c of APL signal 4
(Γ) is converted into a value of X max (1-γ) (15 1−γ in this example) by the memory 12, and further multiplied by the logarithmically converted signal d by the digital multiplier 15, and finally A corrected digital signal f is obtained.
以上のように本実施例によれば、3つのメモリ6,11,1
2に、指数変換,対数変換,関数Xmax (1−γ)変換の
それぞれの固定データを入れておきさえすれば、A/D変
換器の分解能およびデジタル乗算器の分解能に最大限依
存する細かな補正が最小限のメモリ容量によって実現で
きる。As described above, according to the present embodiment, the three memories 6, 11, 1
As long as the fixed data of exponential conversion, logarithmic conversion, and function X max (1-γ) conversion are stored in 2, the fine resolution that depends to a maximum on the resolution of the A / D converter and the resolution of the digital multiplier Correction can be realized with a minimum memory capacity.
なお、図中13,14,16もタイミングを合わせるためのフ
リップフロップである。Note that 13, 14, and 16 in the figure are also flip-flops for adjusting timing.
以下本発明の第2の実施例について図面を参照しなが
ら説明する。Hereinafter, a second embodiment of the present invention will be described with reference to the drawings.
第2図は本発明の第2の実施例における信号補正回路
のブロック図を示すものである。同図において、第1図
と異なる点はメモリ12とデジタル乗算器15のかわりに、
ビットシフト回路18が入っている点である。第1図と第
2図は(4)式のeγlog Xを求めるまでは同じであ
る。その後で、第1の実施例では、対数変換した信号d
とXmax (1−γ)とをかけて、最終的に補正したデジタ
ル信号fをえていたが、第2の実施例では、ビットシフ
ト回路18によって同等の効果をえている。いま、式
(0)より、Xmax=2n−1であるが、nが大きいときX
max≒2nとなる。よって、 Xmax (1−γ)=2n(1−γ) ……(5) ここで、n(1−γ)が整数であれば、 Xmax (1−γ)=2m(m=n(1−γ),mは整数) と書き表わすことができ、これをデジタル乗算器2で対
数変換した信号dとかけあわせるということは、mビッ
トだけ左にシフトすることと同じである。FIG. 2 is a block diagram showing a signal correction circuit according to a second embodiment of the present invention. In this figure, the difference from FIG. 1 is that the memory 12 and the digital multiplier 15 are replaced by
The point is that the bit shift circuit 18 is included. FIG. 1 and FIG. 2 are the same until e γlog X in equation (4) is obtained. After that, in the first embodiment, the logarithmically converted signal d
And X max (1−γ) to obtain a finally corrected digital signal f. In the second embodiment, the same effect is obtained by the bit shift circuit 18. Now, from equation (0), X max = 2 n -1.
max ≒ 2 n . Therefore, X max (1−γ) = 2 n (1−γ) (5) Here, if n (1−γ) is an integer, X max (1−γ) = 2 m (m = n (1−γ), m is an integer), and multiplying it by the signal d logarithmically converted by the digital multiplier 2 is the same as shifting left by m bits.
よって、デジタル乗算器15のかわりにビットシフト回
路18をもちいることができる。Therefore, the bit shift circuit 18 can be used instead of the digital multiplier 15.
いま、式(5)において、n=4, とすれば、 Xmax (1−γ)=22,24,26 となるので、γの値によって、左右に2ビットづつビッ
トシフトすればよいことがわかる。Now, in equation (5), n = 4, If, since the X max (1-γ) = 2 2, 2 4, 2 6, the value of gamma, it can be seen that it is sufficient two bits bit shift to the left and right.
第3図は本発明の第2の実施例における信号補正回路
の具体回路図である。上記回路図の構成は、第2図のブ
ロック図と同じであるため、詳細ははぶくが、ビットシ
フト回路としてデータセレクタ−74ALS153を使って、6
ビットの映像信号に対して、そのAPLにより、 の補正がかかるようになっている。この回路図と同じ構
成で、4ビットの映像信号に補正をかけたときの全シス
テムの入出力の関係を第4図に、メモリ6(IC3)、お
よびメモリ11(IC7)の対数変換,指数変換のデータの
入出力関係をそれぞれ第5図,第6図に示す。FIG. 3 is a specific circuit diagram of a signal correction circuit according to a second embodiment of the present invention. Since the configuration of the above circuit diagram is the same as that of the block diagram of FIG. 2, the details will be skipped.
For the video signal of bit, by its APL, Correction is applied. FIG. 4 shows the relationship between the input and output of the entire system when the 4-bit video signal is corrected with the same configuration as that of the circuit diagram, and shows the logarithmic conversion, exponent of memory 6 (IC3) and memory 11 (IC7). The input and output relationships of the converted data are shown in FIGS. 5 and 6, respectively.
4ビット動作のため、データがかなり飛び飛びの値を
とっているが、その動作は確かめられる。Because of the 4-bit operation, the data has considerably discrete values, but the operation can be confirmed.
以上のように、デジタル乗算器15のかわりにビットシ
フト回路18としてデータセレクターをもちいることによ
り、γ定数の値に制約はうけるが、デジタル乗算器15と
メモリ12をはずすことができ、第1の実施例よりは、単
純な構成とすることができる。As described above, by using the data selector as the bit shift circuit 18 instead of the digital multiplier 15, the value of the γ constant is restricted, but the digital multiplier 15 and the memory 12 can be removed. The configuration can be simpler than the embodiment.
なお、第1の実施例において、指数変換された映像信
号bと、APL信号をデジタル変換した信号cとをかけ合
わせるのに、デジタル乗算器10をもちいたが、これは加
算器によっておきかえてもよい。In the first embodiment, the digital multiplier 10 is used to multiply the exponentially converted video signal b and the digitally converted APL signal c, but this may be replaced by an adder. Good.
発明の効果 以上のように本発明は、数ビットにデジタル化した映
像信号を対数変換するデータを備えたメモリと、上記対
数変換された信号とデジタル化したAPL(平均輝度レベ
ル)信号を乗算するデジタル乗算器と、上記デジタル乗
算器の出力した信号を指数変換するデータを備えたメモ
リとを備え、各信号のタイミングを合わせるフリップフ
ロップをそれぞれの回路の間に備えることにより、APL
の値によってかけ方が変化する補正を映像信号に思いど
おりにかけることができ、絵素単位で駆動する画像表示
装置の画質を最大限に良くすることができる。Effect of the Invention As described above, the present invention multiplies a memory provided with data for logarithmically converting a video signal digitized into several bits by the logarithmically converted signal and a digitized APL (average luminance level) signal. A digital multiplier and a memory having data for performing exponential conversion of the signal output from the digital multiplier, and a flip-flop that adjusts the timing of each signal is provided between the respective circuits, thereby achieving an APL.
Can be applied to the video signal as desired, and the image quality of an image display device driven in picture element units can be maximized.
第1図は本発明の第1の実施例における信号補正回路の
ブロック図、第2図は本発明の第2の実施例における信
号補正回路をブロック図、第3図は本発明の第2の実施
例における信号補正回路の具体回路図、第4図は第2の
実施例における信号補正回路の入出力関係を示した特性
図、第5図はメモリ1(対数変換)のデータの入出力関
係を示した特性図、第6図はメモリ2(指数変換)のデ
ータの入出力関係を示した特性図、第7図はy=xγの
特性を示す特性図、第8図は本発明の信号補正回路の基
本原理を示したブロック図、第9図は従来例の信号補正
回路の回路図、第10図はブラウン管と絵素単位で駆動す
る画像表示装置の輝度特性と階調を比較して示した特性
図である。 5,7……A/D変換器、6,12,13……メモリ、10,15……デジ
タル乗算器、8,9,13,14,16……フリップフロップ、18…
…ビットシフト回路。FIG. 1 is a block diagram of a signal correction circuit according to a first embodiment of the present invention, FIG. 2 is a block diagram of a signal correction circuit according to a second embodiment of the present invention, and FIG. FIG. 4 is a characteristic diagram showing an input / output relationship of the signal correction circuit in the second embodiment, and FIG. 5 is a data input / output relationship of the memory 1 (logarithmic conversion) in the embodiment. 6, FIG. 6 is a characteristic diagram showing an input / output relationship of data of the memory 2 (exponential conversion), FIG. 7 is a characteristic diagram showing a characteristic of y = xγ , and FIG. FIG. 9 is a block diagram showing the basic principle of the signal correction circuit, FIG. 9 is a circuit diagram of a conventional signal correction circuit, and FIG. 10 compares the luminance characteristics and gradation of an image display device driven by a cathode ray tube and a picture element unit. FIG. 5,7 …… A / D converter, 6,12,13 …… Memory, 10,15 …… Digital multiplier, 8,9,13,14,16 …… Flip-flop, 18…
... bit shift circuit.
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭56−107674(JP,A) 特開 昭49−126214(JP,A) 特開 昭56−64570(JP,A) 特開 昭61−258567(JP,A) ──────────────────────────────────────────────────続 き Continuation of the front page (56) References JP-A-56-107674 (JP, A) JP-A-49-126214 (JP, A) JP-A-56-64570 (JP, A) JP-A 61-76 258567 (JP, A)
Claims (1)
られる平均輝度レベル信号とをそれぞれデジタル化する
A/D変換器と、上記デジタル化された映像信号を対数変
換するデータを備えた第1のメモリと、上記対数変換さ
れた信号と上記デジタル化された平均輝度レベル信号を
乗算するデジタル乗算器と、上記デジタル乗算器から出
力された信号を指数変換するデータを備えた第2のメモ
リと、上記指数変換された信号を上記平均輝度レベル信
号の関数と乗算するための乗算器とを備え、各信号のタ
イミングを合わせるフリップフロップをそれぞれの回路
の間に備えたことを特徴とする信号補正回路。1. A video signal and an average luminance level signal obtained by integrating the video signal are digitized.
An A / D converter, a first memory having data for logarithmically converting the digitized video signal, and a digital multiplier for multiplying the logarithmically converted signal and the digitized average luminance level signal A second memory having data for exponentially converting the signal output from the digital multiplier, and a multiplier for multiplying the exponentially converted signal by a function of the average luminance level signal, A signal correction circuit comprising a flip-flop between each circuit for adjusting the timing of each signal.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP23514287A JP2590931B2 (en) | 1987-09-18 | 1987-09-18 | Signal correction circuit |
Applications Claiming Priority (1)
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JP23514287A JP2590931B2 (en) | 1987-09-18 | 1987-09-18 | Signal correction circuit |
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Publication Number | Publication Date |
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JPS6478077A JPS6478077A (en) | 1989-03-23 |
JP2590931B2 true JP2590931B2 (en) | 1997-03-19 |
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ID=16981675
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP23514287A Expired - Lifetime JP2590931B2 (en) | 1987-09-18 | 1987-09-18 | Signal correction circuit |
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