JP2578674B2 - Doming prevention circuit for color television receiver. - Google Patents
Doming prevention circuit for color television receiver.Info
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Description
【発明の詳細な説明】 （イ）産業上の利用分野 本発明はカラーテレビジョン受像機に採用するドーミ
ング防止に関する。特に、特願平1-200952号の改良に関
する。The present invention relates to the prevention of doming employed in a color television receiver. In particular, it relates to the improvement of Japanese Patent Application No. 1-200952.
（ロ）従来の技術 最近のカラーテレビジョン受像機では、高輝度化の要
望により、受像管を従来よりも一段と大きなビーム電流
で駆動している。(B) Conventional technology In recent color television receivers, a picture tube is driven with a much larger beam current than before in response to a demand for higher luminance.
このため、当然ドーミング（doming）が発生しやすく
なる。For this reason, doming naturally occurs easily.
尚、ドーミングとは、画面上に色ずれが発生する現象
であり、よく知られている。つまり、画面上に白等の高
輝度部が存在する場合、その高輝度部に対応する受像管
のシャドウマスクの部分が第４図に破線で示す如く電子
ビームにより次第に熱変形を起こす。この熱変形により
電子ビームにミスランデイングが生じ、色ずれ（白が赤
または青味がかる）が発生する。Note that doming is a phenomenon in which color shift occurs on a screen, and is well known. That is, when a high-luminance portion such as white exists on the screen, the shadow mask portion of the picture tube corresponding to the high-luminance portion gradually undergoes thermal deformation due to the electron beam as shown by a broken line in FIG. Due to this thermal deformation, mislanding occurs in the electron beam, and a color shift (white becomes red or bluish) occurs.
ドーミング現象は白色等の高輝度部分が局所的に画面
上で長時間静止することにより発生する。The doming phenomenon occurs when a high-luminance portion such as white locally stays on the screen for a long time.
従って、ドーミング現象は画面全体にわたる受像管の
平均ビーム電流が所定値以下であっても発生する。つま
り、ABL回路（自動ブライトリミッタ）またはACL回路
（自動コントラストリミッタ）では、ドーミング現象を
効果的に防止することはできない。Accordingly, the doming phenomenon occurs even when the average beam current of the picture tube over the entire screen is equal to or less than a predetermined value. That is, the ABL circuit (automatic bright limiter) or the ACL circuit (automatic contrast limiter) cannot effectively prevent the doming phenomenon.
又、回路的に防止するのではなく、放熱性の良い又は
熱膨張係数の小さい高価なシャドウマスク（鉄とニッケ
ル合金からなるシャドウマスク、又は、電子ビームの反
射係数の高い金属による表面コーティングしたシャドウ
マスク）を使用して防止することも考えられている。Also, rather than preventing the circuit, an expensive shadow mask having good heat dissipation or a small coefficient of thermal expansion (a shadow mask made of an alloy of iron and nickel, or a shadow coated with a metal having a high electron beam reflection coefficient). It is also considered to prevent this by using a mask).
本件出願人は、比較的簡単な回路によって、局所的な
高輝度部分が長時間続くことによるドーミング現象を確
実に防止する技術を特願平1-200952号で提案した。The present applicant has proposed in Japanese Patent Application No. 1-200952 a technique for reliably preventing a doming phenomenon caused by a local high-luminance portion continuing for a long time with a relatively simple circuit.
この例を第５図を参照しつつ説明する。第５図におい
て、（１）は輝度／クロマ信号処理回路ブロックであ
る。（４）は、再生画面の高輝度部分を検出する回路ブ
ロックである。（60）は、画像の輝度およびコントラス
トを制御する信号を発生する回路ブロック（60）であ
る。This example will be described with reference to FIG. In FIG. 5, (1) is a luminance / chroma signal processing circuit block. (4) is a circuit block for detecting a high-luminance portion of the reproduction screen. (60) is a circuit block (60) for generating a signal for controlling brightness and contrast of an image.
輝度／クロマ信号処理回路ブロック（１）において、
（２）はコントラスト（白レベルと黒レベルの比）を制
御するコントラスト制御回路である。（３）は画像の輝
度信号レベルを制御する輝度制御回路である。（50）
は、輝度制御回路（３）からの輝度信号（負極性の−Ｙ
信号）と色差信号とからRGBの３色の信号を導出するRGB
マトリックス（50）である。In the luminance / chroma signal processing circuit block (1),
(2) is a contrast control circuit for controlling contrast (ratio of white level and black level). (3) is a brightness control circuit for controlling the brightness signal level of the image. (50)
Is a luminance signal (−Y of negative polarity) from the luminance control circuit (3).
RGB) which derives signals of three colors of RGB from the signals) and the color difference signals.
The matrix (50).
この輝度／クロマ信号処理回路ブロック（１）は、た
とえば松下電子工業株式会社製のAN5301NKの集積回路を
用いて構成される。RGBマトリクス（50）からのRGB信号
は受像管を駆動するドライブ回路（DR）へ与えられる。
これにより、RGB信号に応じた電子ビームが放出され
る。受像管CRTのアノードには、たとえば＋140V程度の
高圧（VH）が抵抗（RF）およびフライバックトランス
（FB）を介して昇圧されて印加される。The luminance / chroma signal processing circuit block (1) is configured using, for example, an integrated circuit of AN5301NK manufactured by Matsushita Electronics Corporation. The RGB signal from the RGB matrix (50) is supplied to a drive circuit (DR) for driving a picture tube.
Thereby, an electron beam corresponding to the RGB signal is emitted. A high voltage (V H ) of, for example, about +140 V is boosted through a resistor (R F ) and a flyback transformer (FB) and applied to the anode of the picture tube CRT.
輝度／コントラスト制御ブロック（60）は、輝度制御
信号発生回路（61）は、コントラスト制御信号発生回路
（62）とを含む。この輝度制御信号発生回路（61）およ
びコントラスト制御信号発生回路（62）は共に抵抗
（RF）とフライバックトランス（FB）との接続点の電圧
に応じて輝度およびコントラストをそれぞれ制御する信
号を発生する。すなわち、大きなビーム電流が流れた場
合、抵抗（RF）にも大きな電流が流れ、抵抗（RF）とフ
ライバックトランス（FB）との接続点の電位が低下す
る。この電位低下に応答して、輝度およびコントラスト
を急速に低減する制御信号を回路（61）および（62）が
発生する。これにより、いわゆるABLおよびACLによる輝
度コントラストの制御が行なわれる。The brightness / contrast control block (60) includes a brightness control signal generation circuit (61) and a contrast control signal generation circuit (62). Both the luminance control signal generation circuit (61) and the contrast control signal generation circuit (62) generate signals for controlling the luminance and the contrast, respectively, according to the voltage at the connection point between the resistor (R F ) and the flyback transformer (FB). Occur. That is, large when the beam current flows, the resistance is large current flows through the (R F), the potential of the resistor (R F) a flyback transformer (FB) and the connection point is lowered. In response to this potential drop, circuits (61) and (62) generate control signals that rapidly reduce brightness and contrast. Thereby, the control of the luminance contrast by the so-called ABL and ACL is performed.
コントラスト制御信号発生回路（62）には、高輝度検
出回路ブロック（４）からの制御信号も与えられる。こ
れにより、画面上に局部的に高輝度部分が発生した場
合、高輝度検出回路ブロック（４）からの制御信号に応
答してコントラストを低減する信号がコントラスト制御
信号発生回路（62）を介してコントラスト制御回路
（２）に入力される。The control signal from the high luminance detection circuit block (4) is also supplied to the contrast control signal generation circuit (62). Thereby, when a high-luminance portion is locally generated on the screen, a signal for reducing the contrast in response to the control signal from the high-luminance detection circuit block (4) is output via the contrast control signal generation circuit (62). It is input to the contrast control circuit (2).
高輝度部分検出回路ブロック（４）において、（５）
はローパスフィルタである。（７）は垂直変調電圧作成
回路である。（８）は、水平変調電圧作成回路である。
（40）は垂直変調電圧作成回路（７）および水平変調電
圧作成回路（８）出力を直流バイアス電圧に加算する加
算器である。（６）は、ローパスフィルタ（５）出力と
加算器（40）出力とを比較する第１比較器である。
（９）は、第１比較器（６）出力に応答して充放電を行
なう充放電回路である。（10）は、充放電回路（９）出
力を第２基準電圧（Vf2）と比較する第２比較器であ
る。（11）は、第２比較器（10）出力に応答して輝度／
コントラストを徐々に低減するための制御信号を発生す
る制御信号発生回路（11）である。In the high luminance portion detection circuit block (4), (5)
Is a low-pass filter. (7) is a vertical modulation voltage generation circuit. (8) is a horizontal modulation voltage generation circuit.
An adder (40) adds the output of the vertical modulation voltage generation circuit (7) and the output of the horizontal modulation voltage generation circuit (8) to the DC bias voltage. (6) is a first comparator for comparing the output of the low-pass filter (5) with the output of the adder (40).
(9) is a charge / discharge circuit that performs charge / discharge in response to the output of the first comparator (6). (10) a second comparator for comparing the output of the charge / discharge circuit (9) with a second reference voltage (Vf2). (11) responds to the output of the second comparator (10) by
A control signal generation circuit (11) for generating a control signal for gradually reducing contrast.
ローパスフィルタ（５）は、輝度制御回路（３）から
の負極性の輝度信号の低域成分のみを通過させる。これ
により、画面上の縦縞等の高域成分が除去される。垂直
変調電圧作成回路（７）は、垂直走査周期を有する信号
に応答して垂直走査周期でそのレベルが変化する電圧信
号を発生する。水平変調電圧作成回路（８）は水平走査
周期で変化するパルス信号に応答して、水平走査周期で
そのレベルが変化する電圧信号を発生する。The low-pass filter (5) passes only the low-frequency component of the negative-polarity luminance signal from the luminance control circuit (3). Thereby, high frequency components such as vertical stripes on the screen are removed. The vertical modulation voltage generation circuit (7) generates a voltage signal whose level changes in the vertical scanning cycle in response to a signal having a vertical scanning cycle. The horizontal modulation voltage generation circuit (8) generates a voltage signal whose level changes in the horizontal scanning cycle in response to a pulse signal that changes in the horizontal scanning cycle.
加算器（40）は、この垂直、水平変調回路（７）
（８）からの電圧信号を直流バイアス電圧に加算して、
第１基準電圧信号（Vf1）を導出する。この垂直および
水平走査周期で変化する基準電圧信号（Vf1）を用いる
ことにより、画面周辺部における高輝度部分の検出感度
を高めることができる。The adder (40) uses the vertical and horizontal modulation circuit (7)
The voltage signal from (8) is added to the DC bias voltage,
A first reference voltage signal (Vf1) is derived. By using the reference voltage signal (Vf1) that changes in the vertical and horizontal scanning periods, it is possible to increase the detection sensitivity of a high-luminance portion in the peripheral portion of the screen.
第１比較器（６）は、この第１基準電圧（Vf1）とロ
ーパスフィルタ（５）からの輝度信号とを比較し、画面
上に所定幅以上の高輝度部分が存在するか否かを示す信
号を発生する。The first comparator (6) compares the first reference voltage (Vf1) with the luminance signal from the low-pass filter (5), and indicates whether or not a high-luminance portion having a predetermined width or more exists on the screen. Generate a signal.
充放電回路（９）は、第１比較器（６）からの検出信
号に応答して、その出力電圧の充放電を行ない、その充
放電された電圧レベルに対応する信号を発生する。この
充放電回路（９）は、第１比較器（６）からの高輝度部
分検出信号に応答して急速に放電し、それ以外の場合に
は、低速で充電する特性を持つ。The charge / discharge circuit (9) charges / discharges the output voltage in response to the detection signal from the first comparator (6), and generates a signal corresponding to the charged / discharged voltage level. The charge / discharge circuit (9) has a characteristic of rapidly discharging in response to a high-luminance portion detection signal from the first comparator (6), and in other cases, charging at a low speed.
第２比較器（10）は、この充放電回路（９）からの出
力電圧と第２基準電圧（Vf2）とを比較する。第２比較
器（10）は、充放電回路（９）の出力電圧が第２基準電
圧（Vf2）より小さくなった場合には、所定面積以上の
高輝度部分が存在することを示すローレベル信号を発生
する。The second comparator (10) compares the output voltage from the charge / discharge circuit (9) with a second reference voltage (Vf2). When the output voltage of the charging / discharging circuit (9) becomes lower than the second reference voltage (Vf2), the second comparator (10) outputs a low-level signal indicating that a high-luminance portion having a predetermined area or more exists. Occurs.
制御信号発生回路（11）は、第２比較器（10）からの
信号に応答して出力電圧の充放電を行なう。The control signal generation circuit (11) charges and discharges an output voltage in response to a signal from the second comparator (10).
この制御信号発生回路（11）における制御信号は、第
２比較器（10）出力からの高輝度部分検出信号に応答し
て緩やかに変化し、高輝度部分が検出されなくなると、
急速で元の状態へ復帰する信号を発生する。The control signal in the control signal generation circuit (11) gradually changes in response to the high luminance portion detection signal from the output of the second comparator (10), and when the high luminance portion is not detected,
Generates a signal that quickly returns to the original state.
たとえば、制御信号発生回路（11）における充放電回
路は、充電時定数が放電時定数よりもはるかに大きく設
定される。これにより、所定面積以上の高輝度部分の検
出時において、再生画像のコントラスト（広義の輝度）
が徐々に低下するようにされる。この制御信号発生回路
（11）からの出力電圧信号はコントラスト制御信号発生
回路（62）を介してコントラスト制御回路（２）へ伝達
される。For example, in the charge / discharge circuit of the control signal generation circuit (11), the charge time constant is set to be much larger than the discharge time constant. Thereby, when a high-luminance portion having a predetermined area or more is detected, the contrast of the reproduced image (brightness in a broad sense)
Is gradually reduced. The output voltage signal from the control signal generation circuit (11) is transmitted to the contrast control circuit (2) via the contrast control signal generation circuit (62).
次に第５図に示す各回路の動作をその各部の波形を示
す第６図〜第８図を参照して説明する。Next, the operation of each circuit shown in FIG. 5 will be described with reference to FIGS.
まず第６図を参照して第１基準電圧（Vf1）の作成に
ついて説明する。垂直変調電圧作成回路（７）には、垂
直走査周期（1/60秒）のパルス信号またはノコギリ波状
の信号が与えられる。垂直変調電圧作成回路（７）は、
このパルス信号（またはノコギリ波信号）から垂直走査
周期のパラボラ波電圧信号を導出する。First, creation of the first reference voltage (Vf1) will be described with reference to FIG. The vertical modulation voltage generating circuit (7) is supplied with a pulse signal or a sawtooth signal having a vertical scanning cycle (1/60 second). The vertical modulation voltage generation circuit (7)
From this pulse signal (or sawtooth signal), a parabolic wave voltage signal of a vertical scanning cycle is derived.
水平変調電圧作成回路（８）には水平走査周期（1H:1
/fH）のパルス信号が与えられる。The horizontal modulation period (1H: 1) is applied to the horizontal modulation voltage generation circuit (8).
/ f H ).
水平変調電圧作成回路（８）は、この水平走査周期の
パルス信号から周期（fH）の正弦波信号を導出し、かつ
この正弦波信号を所定レベルでスライスして出力する。The horizontal modulation voltage generating circuit (8) derives a sine wave signal having a period (f H ) from the pulse signal having the horizontal scanning period, and slices and outputs the sine wave signal at a predetermined level.
加算器（40）は、この垂直変調電圧作成回路（７）出
力と水平変調電圧作成回路（８）出力とを加算して第１
基準電圧（Vf1）を出力する。したがって、第１基準電
圧（Vf1）は、第６図（ｅ）に示すように、垂直変調電
圧作成回路（７）の出力で水平変調電圧作成回路（８）
出力を変調した波形となる。この基準電圧（Vf1）は画
面上下および左右の部分で高くなり、その画面中心部で
は低くなっている。An adder (40) adds the output of the vertical modulation voltage generation circuit (7) and the output of the horizontal modulation voltage generation circuit (8) to generate a first
Outputs the reference voltage (Vf1). Therefore, the first reference voltage (Vf1) is, as shown in FIG. 6 (e), the output of the vertical modulation voltage generation circuit (7) and the horizontal modulation voltage generation circuit (8).
The output is a modulated waveform. This reference voltage (Vf1) is high at the top and bottom and left and right of the screen, and is low at the center of the screen.
これにより、ドーミング現象の発生しやすい画面周辺
部における高輝度部分の検出感度が高められている。As a result, the detection sensitivity of a high-luminance portion in the peripheral portion of the screen where the doming phenomenon easily occurs is increased.
次に、各水平走査期間ごとの回路動作について第７図
を参照して説明する。第７図（ａ）に示すように、画面
に局部的に高輝度部分（WH）が存在する場合を考える。
ローパスフィルタ（５）は、輝度制御回路（３）からの
負極性の輝度信号（−Ｙ）を受け、その低域成分のみを
通過させる。Next, the circuit operation for each horizontal scanning period will be described with reference to FIG. Consider a case where a high luminance portion (WH) exists locally on the screen as shown in FIG.
The low-pass filter (5) receives the negative-polarity luminance signal (-Y) from the luminance control circuit (3) and passes only its low-frequency component.
第７図（ａ）に示す水平走査線（S1）の時、まだ高輝
度部分（WH）は走査されていない。したがって、ローパ
スフィルタ（５）からの出力信号レベルは第１基準電圧
信号（Vf1）よりも高く、比較器（６）の出力信号レベ
ルは“H"（ハイレベル）のままである。この場合、充放
電回路（９）は定常状態の充電状態にあり、この出力信
号レベルは第２基準電圧レベル（Vf2）よりも高く、第
２比較器（10）の出力信号レベルも“H"である。At the time of the horizontal scanning line (S1) shown in FIG. 7A, the high luminance portion (WH) has not been scanned yet. Therefore, the output signal level from the low-pass filter (5) is higher than the first reference voltage signal (Vf1), and the output signal level of the comparator (6) remains "H" (high level). In this case, the charge / discharge circuit (9) is in a steady state of charge, the output signal level is higher than the second reference voltage level (Vf2), and the output signal level of the second comparator (10) is also "H". It is.
水平走査線（S2）において、高輝度部分（WH）が初め
て走査される。ローパスフィルタ（５）からの出力信号
のうちこの高輝度部分（WH）に対応する出力信号レベル
のみが第１基準電圧（Vf1）よりも小さくなる。これに
より、第１比較器（６）の出力信号が“L"（ローレベ
ル）に立下がる。充放電回路（９）は、この比較回路
（６）からの“L"の出力信号に応答して急速に充電を行
ない、その出力信号レベルを少し下げる。充放電回路
（９）の放電動作は、この高輝度部分に対応する期間の
み行なわれるため、このときまだ、充放電回路（９）か
らの出力信号レベルは第２基準電圧（Vf2）より小さく
ならない。そして高輝度部分以外の部分においては、充
放電回路（９）において充電動作が緩やかに行なわれそ
の出力信号レベルが徐々に上昇する。この高輝度部分
（WH）が何回か走査されると（第７図ｅにおいては４
回）、充放電回路（９）の出力信号レベルは、その充放
電時定数の差により、徐々に低下していき、第２基準電
圧（Vf2）より小さくなる。この充放電回路（９）の出
力信号が第２基準電圧（Vf2）より小さいと、第２比較
器（10）の出力信号が“L"に立下がり、制御信号発生回
路（11）に放電を生じさせ、その出力信号レベルを徐々
に低下させる。この制御信号発生回路（11）の制御信号
はコントラスト制御信号発生回路（62）を介してコント
ラスト制御回路（２）へ与えられる。In the horizontal scanning line (S2), the high luminance portion (WH) is scanned for the first time. Only the output signal level corresponding to the high luminance portion (WH) of the output signal from the low-pass filter (5) is lower than the first reference voltage (Vf1). As a result, the output signal of the first comparator (6) falls to "L" (low level). The charge / discharge circuit (9) rapidly charges in response to the "L" output signal from the comparison circuit (6), and slightly lowers its output signal level. Since the discharging operation of the charging / discharging circuit (9) is performed only during the period corresponding to the high luminance portion, the output signal level from the charging / discharging circuit (9) does not become lower than the second reference voltage (Vf2). . In portions other than the high luminance portion, the charging operation is performed gently in the charge / discharge circuit (9), and the output signal level gradually increases. When the high-luminance portion (WH) is scanned several times (in FIG.
Times), the output signal level of the charge / discharge circuit (9) gradually decreases due to the difference between the charge / discharge time constants, and becomes lower than the second reference voltage (Vf2). When the output signal of the charge / discharge circuit (9) is smaller than the second reference voltage (Vf2), the output signal of the second comparator (10) falls to "L" and discharges to the control signal generation circuit (11). And gradually lowers its output signal level. The control signal of the control signal generation circuit (11) is supplied to the contrast control circuit (2) via the contrast control signal generation circuit (62).
コントラスト制御回路（２）は、この制御信号発生回
路（11）からの制御信号のレベルに応じてコントラスト
（輝度）を徐々に低下させる。The contrast control circuit (2) gradually reduces the contrast (luminance) according to the level of the control signal from the control signal generation circuit (11).
したがって、この制御信号発生回路（11）からの制御
信号に応答して、再生画像全体のコントラスト／輝度が
徐々に低下していく。Therefore, in response to the control signal from the control signal generation circuit (11), the contrast / brightness of the entire reproduced image gradually decreases.
ここで、ドーミング現象は、前述のごとく高輝度部が
表われると直ちに発生するものではなく、高輝度部分長
時間静止して存在し、シャドウマスクが次第に温度上昇
することによって徐々に進行し、所定時間（数十秒）後
に大きく出現する。したがって、上述のごとく、画面の
輝度／コントラストを次第に低下させていくことによ
り、画面に視覚上不自然な輝度変化を与えることなくド
ーミング現象を確実に防止することができる。Here, as described above, the doming phenomenon does not occur immediately when the high-luminance portion appears, but rather remains at a high-luminance portion for a long time, and gradually progresses due to the temperature of the shadow mask gradually increasing, and the predetermined phenomenon occurs. Appears large after a time (several tens of seconds). Therefore, as described above, by gradually reducing the luminance / contrast of the screen, the doming phenomenon can be reliably prevented without giving a visually unnatural luminance change to the screen.
上述の第７図に示す動作は、６水平走査期間における
ものであるが、次に第８図を参照して長時間（数十秒；
数十フィールド）にわたる動作について説明する。ま
ず、画面に高輝度部分（WH）が表われると、充放電回路
（９）の出力信号レベルが徐々に低下する。この高輝度
部分（WH）が所定面積以上あれば、この充放電回路
（９）の出力信号レベルが第２基準電圧（Vf2）より小
さくなり、第２比較器（10）の出力信号“L"に立下が
る。制御信号発生回路（11）の放電により、その出力信
号レベルが徐々に低下する。これにより、前述のごとく
徐々に画面全体のコントラスト／輝度が低下し、高輝度
部分（WH）の輝度も徐々に低下する。The above-described operation shown in FIG. 7 is performed in six horizontal scanning periods, and then, for a long time (several tens of seconds;
The operation over several tens of fields will be described. First, when a high-luminance portion (WH) appears on the screen, the output signal level of the charge / discharge circuit (9) gradually decreases. If the high luminance portion (WH) is equal to or larger than a predetermined area, the output signal level of the charge / discharge circuit (9) becomes lower than the second reference voltage (Vf2), and the output signal "L" of the second comparator (10). Fall. Due to the discharge of the control signal generation circuit (11), the output signal level gradually decreases. As a result, the contrast / luminance of the entire screen gradually decreases as described above, and the luminance of the high luminance portion (WH) also gradually decreases.
第８図ａに示す高輝度部分（WH）は輝度分布を有して
おり、この高輝度部分（WH）の破線ブロック内が最高輝
度を有する部分であれば、まず高輝度部分（WH）の最高
輝度部分を除く領域のみがまず輝度制限を受ける。これ
により、この輝度制限を受けた部分においては、充放電
回路（９）における放電動作は生じない。この高輝度部
分（破線ブロック内）が所定面積以上存在すれば、引き
続き充放電回路（９）において放電動作が行なわれるこ
とにより、画面全体のコントラスト／輝度の低減が行な
われる。The high luminance portion (WH) shown in FIG. 8A has a luminance distribution. If the portion within the broken line block of the high luminance portion (WH) has the highest luminance, first the high luminance portion (WH) Only the area excluding the highest luminance part is first subjected to luminance restriction. As a result, no discharging operation in the charging / discharging circuit (9) occurs in the portion subjected to the luminance limitation. If the high-luminance portion (within the dashed-line block) is equal to or larger than a predetermined area, the discharge operation is continuously performed in the charge / discharge circuit (9), so that the contrast / luminance of the entire screen is reduced.
画面が変化して、高輝度部分（WH）が消滅した場合に
は、充放電回路（９）における充電動作により、その出
力電圧レベルがこの基準電圧（Vf2）を越え、第２比較
器（10）の出力信号レベルが“H"に立上がる。これによ
り、制御信号発生回路（11）の出力信号は急速に定常状
態時のレベルにまで充電され、これにより画面のコント
ラスト／輝度が元の状態に復帰する。高輝度部分（WH）
が消滅した場合には、画面全体の内容が切換わっている
ため、画面のコントラスト／輝度をこのように変化させ
たとしても、視覚上不自然を感じることはない。When the screen changes and the high-luminance portion (WH) disappears, the output voltage level exceeds the reference voltage (Vf2) due to the charging operation in the charge / discharge circuit (9), and the second comparator (10 ) Rises to “H”. As a result, the output signal of the control signal generation circuit (11) is rapidly charged to the level in the steady state, thereby returning the contrast / brightness of the screen to the original state. High brightness part (WH)
Disappears, the contents of the entire screen have been switched, so that even if the contrast / brightness of the screen is changed in this way, no unnaturalness is felt visually.
次に、各回路ブロックの具体的構成および動作につい
て説明する。第９図にドーミング防止回路の具体的構成
の一例を示す。Next, a specific configuration and operation of each circuit block will be described. FIG. 9 shows an example of a specific configuration of the doming prevention circuit.
第９図に於いて、ローパスフィルタ（５）は、npnバ
イポーラトランジスタ（Q1）と、トランジスタ（Q1）の
エミッタ出力を積分して低周波成分のみを出力する抵抗
（R10）キャパシタ（C2）と、エミッタ抵抗（R9）より
なる。In FIG. 9, a low-pass filter (5) includes an npn bipolar transistor (Q1), a resistor (R10) for integrating an emitter output of the transistor (Q1) and outputting only a low-frequency component, and a capacitor (C2). Consists of emitter resistance (R9).
npnバイポーラトランジスタ（Q1）はそのベースに輝
度制御回路（３）からの負極性の輝度信号（−Ｙ）を受
ける。そのコレクタは電源電圧（＋Vcc）に接続され
る。そのエミッタは抵抗（R9）を介して接地電位に接続
される。キャパシタ（C2）は抵抗（R10）を介して、抵
抗（R9）と並列でトランジスタ（Q1）のエミッタに接続
される。The npn bipolar transistor (Q1) receives at its base a negative polarity luminance signal (-Y) from the luminance control circuit (3). Its collector is connected to the power supply voltage (+ Vcc). Its emitter is connected to ground potential via a resistor (R9). The capacitor (C2) is connected to the emitter of the transistor (Q1) via the resistor (R10) in parallel with the resistor (R9).
ローパスフィルタ（５）は、この抵抗（R10）とキャ
パシタ（C2）のそれぞれの抵抗値および容量値により決
定される周波数領域のみを通過させる。このキャパシタ
（C2）の電位は、第１比較器（６）へ伝達される。抵抗
（R9）はバイポーラトランジスタ（Q1）のエミッタ抵抗
であり、トランジスタ（Q1）に負帰還をかけることによ
り、このトランジスタの動作特性を安定化させる。The low-pass filter (5) passes only the frequency range determined by the resistance and capacitance of the resistor (R10) and the capacitor (C2). The potential of the capacitor (C2) is transmitted to the first comparator (6). The resistor (R9) is an emitter resistor of the bipolar transistor (Q1), and stabilizes the operating characteristics of the transistor (Q1) by applying a negative feedback to the transistor (Q1).
第１比較器（６）は、差動比較器を構成するnpnバイ
ポーラトランジスタ（Q2）（Q3）と、差動比較段に定電
流を供給するnpnバイポーラトランジスタ（Q4）とを含
む。The first comparator (6) includes npn bipolar transistors (Q2) and (Q3) constituting a differential comparator, and an npn bipolar transistor (Q4) for supplying a constant current to the differential comparison stage.
トランジスタ（Q2）はそのベースがローパスフィルタ
（５）の出力に結合される。このコレクタが電源電位
（Vcc）に接続される。そのエミッタが抵抗（R11）を介
してトランジスタ（Q4）のコレクタに接続される。Transistor (Q2) has its base coupled to the output of low pass filter (5). This collector is connected to the power supply potential (Vcc). The emitter is connected to the collector of the transistor (Q4) via the resistor (R11).
トランジスタ（Q3）はそのベースに垂直変調電圧作成
回路（８）と垂直変調電圧作成回路（７）からの出力信
号を受ける、そのコレクタが抵抗（R13）を介して電源
電位（Vcc）に接続される。そのエミッタが抵抗（R12）
を介してトランジスタ（Q4）のコレクタに接続される。Transistor (Q3) receives output signals from vertical modulation voltage generation circuit (8) and vertical modulation voltage generation circuit (7) at its base, and has its collector connected to power supply potential (Vcc) via resistor (R13). You. The emitter is a resistor (R12)
To the collector of the transistor (Q4).
トランジスタ（Q4）はそのベースに、抵抗（R15）（R
16）と抵抗（R17）との抵抗比により決定されたバイア
ス電圧を受ける。そのエミッタが抵抗（R14）を介して
接地電位に接続される。The transistor (Q4) has a resistor (R15) (R
16) and receives a bias voltage determined by the resistance ratio of the resistor (R17). Its emitter is connected to ground potential via a resistor (R14).
トランジスタ（Q3）のベースには、抵抗（R15）と、
抵抗（R16）（R17）の比により決定されるバイアス電圧
が印加される。バイポーラトランジスタ（Q3）のコレク
タから比較結果を示す信号が導出され、充放電回路
（９）へ伝達される。The base of the transistor (Q3) has a resistor (R15),
A bias voltage determined by the ratio of the resistors (R16) and (R17) is applied. A signal indicating the comparison result is derived from the collector of the bipolar transistor (Q3) and transmitted to the charge / discharge circuit (9).
充放電回路（９）はnpnバイポーラトランジスタ（Q
9）、抵抗（R31）、ダイオード（D3）、キャパシタ（C
9）から成る。The charge / discharge circuit (9) is an npn bipolar transistor (Q
9), resistor (R31), diode (D3), capacitor (C
9).
トランジスタ（Q9）のエミッタは抵抗（R30）を介し
て電源電位（Vcc）に接続される。そのコレクタが接地
電位に接続され、そのベースに比較回路（６）の出力を
受ける。The emitter of the transistor (Q9) is connected to the power supply potential (Vcc) via the resistor (R30). Its collector is connected to the ground potential, and its base receives the output of the comparison circuit (6).
キャパシタ（C9）はその一方がダイオード（D3）と抵
抗（R31）を介してトランジスタ（Q9）に接続されると
ともに、抵抗（R32）を介して電源電位（Vcc）に接続さ
れる。このキャパシタ（C9）の他方は接地電位に接続さ
れる。One of the capacitors (C9) is connected to the transistor (Q9) via the diode (D3) and the resistor (R31), and is connected to the power supply potential (Vcc) via the resistor (R32). The other end of the capacitor (C9) is connected to the ground potential.
ダイオード（D3）は、そのカソードが抵抗（R31）に
接続され、そのアノードが抵抗（R32）およびキャパシ
タ（C9）の一方に接続される。The diode (D3) has a cathode connected to the resistor (R31), and an anode connected to one of the resistor (R32) and the capacitor (C9).
抵抗（R31）は比較的小さな抵抗値を有し、抵抗（R3
2）は大きな抵抗値を有している。The resistor (R31) has a relatively small resistance value and the resistor (R3
2) has a large resistance value.
したがってキャパシタ（C9）は、トランジスタ（Q9）
のオフ状態の場合には、高抵抗（R32）を介して徐々に
充電され、一方、トランジスタ（Q9）がオン状態の場合
には、低抵抗の抵抗（R31）を介して急速に放電され
る。Therefore, the capacitor (C9) is replaced by the transistor (Q9)
In the off state, the capacitor is gradually charged through the high resistance (R32), while when the transistor (Q9) is in the on state, it is rapidly discharged through the low resistance (R31). .
充放電回路（９）はさらに出力段にNPNバイポーラト
ランジスタ（Q10）を含む。バイポーラトランジスタ（Q
10）はそのコレクタが電源電位（Vcc）に接続され、そ
のベースが充放電回路（９）の出力（キャパシタC9の一
方）に結合され、そのエミッタがエミッタ抵抗（R33）
を介して接地電位に接続される。The charge / discharge circuit (9) further includes an NPN bipolar transistor (Q10) in the output stage. Bipolar transistor (Q
10) has its collector connected to the power supply potential (Vcc), its base connected to the output (one of the capacitors C9) of the charge / discharge circuit (9), and its emitter connected to the emitter resistor (R33).
To the ground potential.
第２比較器（10）はオペアンプ（OP2）（演算増幅
器）を含む。演算増幅器（OP2）は、その正入力にトラ
ンジスタ（Q10）のエミッタ電圧を受ける。その負入力
に抵抗（R34）と抵抗（R35）との抵抗比により決定され
る一定の直流バイアス電圧（Vf2）を受ける。演算増幅
器（OP2）は比較器を構成し、トランジスタ（Q10）のエ
ミッタ電圧が基準電圧（Vf2）よりも小さくなると“L"
の信号を出力する。The second comparator (10) includes an operational amplifier (OP2) (operational amplifier). The operational amplifier (OP2) receives the emitter voltage of the transistor (Q10) at its positive input. The negative input receives a constant DC bias voltage (Vf2) determined by the resistance ratio between the resistor (R34) and the resistor (R35). The operational amplifier (OP2) forms a comparator, and when the emitter voltage of the transistor (Q10) becomes lower than the reference voltage (Vf2), "L"
The signal of is output.
制御信号発生回路（11）は、npnバイポーラトランジ
スタ（Q11）と、充放電を行なうための抵抗（R37）（R3
8）ダイオード（D4）キャパシタ（C10）と、出力用npn
バイポーラトランジスタ（Q12）とを含む。The control signal generation circuit (11) includes an npn bipolar transistor (Q11) and a resistor (R37) (R3
8) Diode (D4) capacitor (C10) and output npn
And a bipolar transistor (Q12).
バイポーラトランジスタ（Q11）はそのベースに演算
増幅器（OP2）出力を受ける。そのコレクタが電源電位
（Vcc）に接続される。そのエミッタが抵抗（R36）を介
して接地電位に接続される。トランジスタ（Q11）のエ
ミッタは、抵抗（R38）とダイオード（D4）を介してキ
ャパシタ（C10）の一方に接続される。The bipolar transistor (Q11) receives the output of the operational amplifier (OP2) at its base. Its collector is connected to the power supply potential (Vcc). Its emitter is connected to ground potential via a resistor (R36). The emitter of the transistor (Q11) is connected to one of the capacitors (C10) via a resistor (R38) and a diode (D4).
ダイオード（D4）はそのアノードが抵抗（R38）に接
続され、そのカソードがキャパシタ（C10）の一方に接
続される。The diode (D4) has its anode connected to the resistor (R38) and its cathode connected to one of the capacitors (C10).
トランジスタ（Q12）は、そのコレクタが電源電位（V
cc）に接続される。そのベースがキャパシタ（C10）の
一方電極に接続される。そのエミッタが抵抗（R39）を
介して接地電位に接続されるとともに、抵抗（R40）を
介してコントラスト制御信号発生回路（62）へ結合され
る。抵抗（R37）は比較的高抵抗を有しており、一方抵
抗（R38）は比較的小さな抵抗を有している。したがっ
て、トランジスタ（Q11）がオン状態の場合には、抵抗
（R38）を介してキャパシタ（C10）を急速に充電され、
一方トランジスタ（Q11）がオフ状態の場合には、抵抗
（R37）を介してキャパシタ（C10）は比較的緩やかに放
電される。The transistor (Q12) has its collector connected to the power supply potential (V
cc). Its base is connected to one electrode of the capacitor (C10). The emitter is connected to the ground potential via a resistor (R39), and is coupled to a contrast control signal generating circuit (62) via a resistor (R40). The resistor (R37) has a relatively high resistance, while the resistor (R38) has a relatively low resistance. Therefore, when the transistor (Q11) is on, the capacitor (C10) is rapidly charged through the resistor (R38),
On the other hand, when the transistor (Q11) is off, the capacitor (C10) is discharged relatively slowly via the resistor (R37).
コントラスト制御信号発生回路（62）は、コントラス
トレベルを調整するための抵抗（R3）（R5）（R7）可変
抵抗（VR1）と、ABLを機能させるためのダイオード（D
1）（R1）を含む。抵抗（R5）可変抵抗（VR1）抵抗（R
7）は電源電位（Vcc）と接地電位との間に直列に接続さ
れる。The contrast control signal generation circuit (62) includes a resistor (R3) (R5) (R7) variable resistor (VR1) for adjusting the contrast level and a diode (D
1) Including (R1). Resistance (R5) Variable resistance (VR1) Resistance (R
7) is connected in series between the power supply potential (Vcc) and the ground potential.
抵抗（R3）はその一方端が可変抵抗（VR1）に接続さ
れ、その他方端が端子（T1）を介してコントラスト制御
回路（２）へ接続される。The resistor (R3) has one end connected to the variable resistor (VR1) and the other end connected to the contrast control circuit (2) via the terminal (T1).
また、制御信号発生回路（11）からの信号線（L1）を
介した制御信号は抵抗（R3）の他方端に結合され、同様
に端子（T1）を介してコントラスト制御回路（２）へ伝
達される。抵抗（R3）の他方端と接地電位との間に直列
にダイオード（D1）抵抗（R1）キャパシタ（C1）が接続
される。キャパシタ（C1）の一方は、フライバックトラ
ンスの高圧巻線（第５図参照）へ接続される。Further, the control signal from the control signal generation circuit (11) via the signal line (L1) is coupled to the other end of the resistor (R3) and transmitted to the contrast control circuit (2) via the terminal (T1). Is done. A diode (D1), a resistor (R1), and a capacitor (C1) are connected in series between the other end of the resistor (R3) and the ground potential. One of the capacitors (C1) is connected to the high-voltage winding of the flyback transformer (see FIG. 5).
輝度制御信号発生回路（61）は、電源電位（Vcc）と
接地電位との間に直列に接続された抵抗（R8）、可変抵
抗（VR2）抵抗（R6）と、輝度レベルを規定するための
抵抗（R4）と、輝度ABLをかけるための、ダイオード（D
2）、抵抗（R2）を含む。The brightness control signal generation circuit (61) includes a resistor (R8), a variable resistor (VR2), and a resistor (R6) connected in series between the power supply potential (Vcc) and the ground potential, and a resistor for defining the brightness level. A resistor (R4) and a diode (D
2), including resistance (R2).
抵抗（R4）の一方端は可変抵抗（VR2）に接続され、
その他方端は端子（T2）を介して輝度制御回路（３）へ
接続される。抵抗（R4）の他方端とキャパシタ（C1）の
一方との間にダイオード（D2）抵抗（R2）が直列に接続
される。One end of the resistor (R4) is connected to the variable resistor (VR2),
The other end is connected to the brightness control circuit (3) via the terminal (T2). A diode (D2) and a resistor (R2) are connected in series between the other end of the resistor (R4) and one of the capacitors (C1).
垂直変調電圧作成回路（７）は、npnバイポーラトラ
ンジスタ（Q5）（Q6）と、キャパシタ（C5）（C3）を含
む。The vertical modulation voltage generation circuit (7) includes npn bipolar transistors (Q5) (Q6) and capacitors (C5) (C3).
トランジスタ（Q5）はそのベースに端子（T4）を介し
て与えられる垂直走査周期の鋸歯状の電圧信号を受け、
そのコレクタが電源電位（Vcc）に接続される。そし
て、そのエミッタが抵抗（R20）を介して接地電位に接
続されるとともに、抵抗（R19）を介してトランジスタ
（Q6）のベースに接続される。The transistor (Q5) receives at its base a sawtooth voltage signal of a vertical scanning period given via a terminal (T4),
Its collector is connected to the power supply potential (Vcc). Then, the emitter is connected to the ground potential via the resistor (R20), and is connected to the base of the transistor (Q6) via the resistor (R19).
トランジスタ（Q6）はそのコレクタが電源電位（Vc
c）に接続される。そして、エミッタがキャパシタ（C
3）に接続されるとともに、抵抗（R18）を介して接地電
位に接続される。トランジスタ（Q6）と接地電位との間
にキャパシタ（C5）が設けられる。The collector of the transistor (Q6) has the power supply potential (Vc
Connected to c). And the emitter is a capacitor (C
3) and to ground through a resistor (R18). A capacitor (C5) is provided between the transistor (Q6) and the ground potential.
バイポーラトランジスタ（Q5）はエミッタフォロワで
動作する。トランジスタ（Q5）がオン状態の場合には、
抵抗（R19）とキャパシタ（C5）からなる積分回路によ
り、このトランジスタ（Q5）のエミッタ出力（ノコギリ
波電圧信号）が積分されて、トランジスタ（Q6）のベー
スへ伝達される。The bipolar transistor (Q5) operates with an emitter follower. When the transistor (Q5) is on,
The emitter output (sawtooth voltage signal) of the transistor (Q5) is integrated by an integrating circuit including the resistor (R19) and the capacitor (C5) and transmitted to the base of the transistor (Q6).
バイポーラトランジスタ（Q6）はエミッタフォロワで
動作し、このベース電圧に応答した電圧をキャパシタ
（C3）へ伝達する。The bipolar transistor (Q6) operates as an emitter follower, and transmits a voltage responsive to the base voltage to the capacitor (C3).
鋸歯状の垂直周期の信号が抵抗（R19）およびキャパ
シタ（C5）からなる積分回路により、パラポラ波電圧に
変換される。このパラポラ波電圧はエミッタフォロワト
ランジスタ（Q6）のエミッタより出力され、容量結合用
キャパシタ（C3）を介して変調出力電圧として出力され
る。A signal having a sawtooth vertical cycle is converted into a parapolar voltage by an integrating circuit including a resistor (R19) and a capacitor (C5). This parapolar wave voltage is output from the emitter of the emitter follower transistor (Q6), and is output as a modulation output voltage via the capacitive coupling capacitor (C3).
水平変調電圧作成回路（８）は、演算増幅器（OP
1）、水平周波数を共振周波数とする共振回路（LC）、n
pnバイポーラトランジスタ（Q7）npnバイポーラトラン
ジスタ（Q8）を含む。The horizontal modulation voltage generation circuit (8) includes an operational amplifier (OP
1), resonance circuit (LC) with horizontal frequency as resonance frequency, n
Includes pn bipolar transistor (Q7) and npn bipolar transistor (Q8).
演算増幅器（OP1）は、その正入力に端子（T5）を介
して与えられる水平走査周期のフライバックパルスを抵
抗（R29）、キャパシタ（C8）、抵抗（R27）を介して受
ける。The operational amplifier (OP1) receives a flyback pulse of a horizontal scanning cycle supplied to its positive input through a terminal (T5) via a resistor (R29), a capacitor (C8), and a resistor (R27).
キャパシタ（C8）の一方と接地電位との間に抵抗（R2
8）が接続される。A resistor (R2) is connected between one of the capacitors (C8) and ground potential.
8) is connected.
演算増幅器（OP1）の正入力と出力との間にフィード
バック抵抗（R24）が接続される。A feedback resistor (R24) is connected between the positive input and the output of the operational amplifier (OP1).
演算増幅器（OP1）の負入力には、抵抗（R25）と抵抗
（R26）との抵抗比により決定される基準電圧が印加さ
れる。A reference voltage determined by a resistance ratio between the resistor (R25) and the resistor (R26) is applied to a negative input of the operational amplifier (OP1).
演算増幅器（OP1）の出力はカップリングキャパシタ
（C7）を介してトランジスタ（Q7）のベースへ結合され
る。The output of the operational amplifier (OP1) is coupled via a coupling capacitor (C7) to the base of the transistor (Q7).
トランジスタ（Q7）のベースへは抵抗（R70）および
（R71）の抵抗比で決定される直流バイアス電圧が印加
される。A DC bias voltage determined by the resistance ratio of the resistors (R70) and (R71) is applied to the base of the transistor (Q7).
トランジスタ（Q7）のコレクタはコイルとキャパシタ
（C6）とからなる共振回路（LC）と抵抗（R22）を介し
て電源電位（Vcc）に接続される。そのエミッタが抵抗
（R23）を介して接地電位に接続される。さらに、この
トランジスタ（Q7）のコレクタはトランジスタ（Q8）の
ベースに接続される。The collector of the transistor (Q7) is connected to a power supply potential (Vcc) via a resonance circuit (LC) including a coil and a capacitor (C6) and a resistor (R22). Its emitter is connected to ground potential via a resistor (R23). Further, the collector of the transistor (Q7) is connected to the base of the transistor (Q8).
トランジスタ（Q8）のエミッタは抵抗（R21）を介し
て電源電位（Vcc）に接続されるとともに、キャパシタ
（C4）の一方に接続される。コレクタは接地電位に接続
される。The emitter of the transistor (Q8) is connected to the power supply potential (Vcc) via the resistor (R21) and to one side of the capacitor (C4). The collector is connected to the ground potential.
そして、キャパシタ（C4）より水平変調出力電圧が出
力される。Then, a horizontal modulation output voltage is output from the capacitor (C4).
端子（T5）へ与えられる水平フライバックパルス（FB
P）は、抵抗（R28）と抵抗（R29）の分圧抵抗により分
圧された後、結合コンデンサ（C8）と入力抵抗（R27）
を介して演算増幅器（OP1）の正入力へ与えられる。Horizontal flyback pulse (FB applied to pin (T5)
P) is divided by the voltage divider of resistor (R28) and resistor (R29), then the coupling capacitor (C8) and the input resistor (R27)
To the positive input of the operational amplifier (OP1).
演算増幅器（OP1）は、正入力電圧を基準抵抗（R25）
と（R26）により与えられる基準電圧と正入力電圧とを
比較し、その比較結果を増幅して出力し、キャパシタ
（C7）を介してトランジスタ（Q7）のベースに伝達す
る。The operational amplifier (OP1) uses the positive input voltage as the reference resistance (R25)
And the reference voltage given by (R26) and the positive input voltage, and amplifies and outputs the comparison result, which is transmitted to the base of the transistor (Q7) via the capacitor (C7).
トランジスタ（Q7）と共振回路（LC）とは水平周波数
fHを共振周波数とする同調アンプを構成しており、この
演算増幅器（OP1）からの信号を正弦波電圧に変換す
る。Transistor (Q7) and resonance circuit (LC) are horizontal frequency
A tuning amplifier having a resonance frequency of f H is configured, and a signal from the operational amplifier (OP1) is converted into a sine wave voltage.
トランジスタ（Q8）は、この同調アンプ（トランジス
タQ7）の出力をそのエミッタ抵抗（R21）により規定さ
れるレベルでスライスして出力する。The transistor (Q8) slices and outputs the output of the tuning amplifier (transistor Q7) at a level defined by its emitter resistance (R21).
そして、キャパシタ（C4）を介して、変調出力電圧が
出力される。Then, the modulation output voltage is output via the capacitor (C4).
このキャパシタ（C3）および（C4）の和が水平垂直走
査周期で変化する第１基準電圧（Vf1）となる。The sum of the capacitors (C3) and (C4) becomes the first reference voltage (Vf1) that changes in the horizontal / vertical scanning cycle.
なお上記従来例においては、負極性の輝度信号を用い
て高輝度部分を検出する構成としている。しかしなが
ら、これに代えて正極性の輝度信号を用いて高輝度部分
を検出することも可能である。In the above-described conventional example, a configuration is employed in which a high-luminance portion is detected using a negative-polarity luminance signal. However, instead of this, it is also possible to detect a high luminance portion using a luminance signal of positive polarity.
すなわち、第10図に示すように、Ｒ信号、Ｂ信号Ｇ信
号をマトリクス処理して輝度信号Ｙを出力するマトリク
ス回路（50′）と、このマトリクス回路（50）′からの
輝度信号（Ｙ）の低域成分のみを通過させるローパスフ
ィルタ（５′）と、このローパスフィルタ（５′）出力
を第１基準電圧（Vf1）と比較する第１比較回路
（６′）とを用いる構成としても上記実施例と同様の効
果を得ることができる。That is, as shown in FIG. 10, a matrix circuit (50 ') for outputting a luminance signal Y by performing matrix processing of the R signal, the B signal and the G signal, and the luminance signal (Y) from the matrix circuit (50)'. And a first comparison circuit (6 ') for comparing the output of the low-pass filter (5') with the first reference voltage (Vf1). The same effect as that of the embodiment can be obtained.
この場合、垂直変調電圧作成回路（７）水平変調回路
（８）充放電回路（９）第２比較回路（10）および制御
信号発生回路（11）の構成は、第５図に示すものと同様
でよい。この第10図に示すマトリクス回路（50′）、ロ
ーパスフィルタ（５′）第１比較回路（６′）の具体的
構成の一例を第11図に示す。In this case, the configurations of the vertical modulation voltage generation circuit (7), the horizontal modulation circuit (8), the charge / discharge circuit (9), the second comparison circuit (10), and the control signal generation circuit (11) are the same as those shown in FIG. Is fine. FIG. 11 shows an example of a specific configuration of the matrix circuit (50 '), low-pass filter (5'), and first comparison circuit (6 ') shown in FIG.
マトリクス回路（50′）とローパスフィルタ（５′）
は、npnバイポーラトランジスタ（Q30）（Q31）（Q32）
を含む。トランジスタ（Q30）はそのコレクタが電源電
位（＋12V）に接続され、そのベースにＢ信号を受け、
そのエミッタが抵抗（R30）を介して接地電位に接続さ
れる。トランジスタ（Q31）はそのコレクタが電源電位
（＋12V）に接続され、そのベースにＧ信号を受け、そ
のエミッタが抵抗（R31）を介して接地電位に接続され
る。トランジスタ（Q32）はそのコレクタが電源電位
（＋12V）に接続され、そのベースにＲ信号を受け、エ
ミッタが抵抗（R32）を介して接続される。Matrix circuit (50 ') and low-pass filter (5')
Are npn bipolar transistors (Q30) (Q31) (Q32)
including. The transistor (Q30) has its collector connected to the power supply potential (+12 V), receives the B signal at its base,
Its emitter is connected to ground potential via a resistor (R30). The transistor (Q31) has its collector connected to the power supply potential (+12 V), receives the G signal at its base, and has its emitter connected to the ground potential via the resistor (R31). The transistor (Q32) has its collector connected to the power supply potential (+12 V), receives the R signal at its base, and has its emitter connected via a resistor (R32).
ローパスフィルタ回路部分は、抵抗（R33）（R34）
（R35）とキャパシタ（C30）とを含む。この抵抗（R3
3）（R34）および（R35）の抵抗値を適当な比に設定す
ることにより、BGR信号をキャパシタ（C30）により加算
して正極性の輝度信号（Ｙ）を導出することができる。
また、抵抗（R33）（R34）および（R35）とキャパシタ
（C30）とはローパスフィルタを構成しており、この導
出されたＹ信号のうち高域成分を除去して低域成分の輝
度信号のみを導出する。Low-pass filter circuit part is resistor (R33) (R34)
(R35) and a capacitor (C30). This resistor (R3
3) By setting the resistance values of (R34) and (R35) to an appropriate ratio, the BGR signal can be added by the capacitor (C30) to derive a positive luminance signal (Y).
The resistors (R33), (R34) and (R35) and the capacitor (C30) form a low-pass filter. The high-frequency component is removed from the derived Y signal, and only the low-frequency component luminance signal is output. Is derived.
第１比較器（６′）は、差動比較段を構成するnpnバ
イポーラトランジスタ（Q33）（Q34）（Q35）を含む。The first comparator (6 ') includes npn bipolar transistors (Q33), (Q34), and (Q35) forming a differential comparison stage.
バイポーラトランジスタ（Q33）のコレクタは抵抗（R
40）を介して電源電位（＋12V）に接続され、そのエミ
ッタが抵抗（R42）を介してトランジスタ（Q35）のコレ
クタに接続される。The collector of the bipolar transistor (Q33) is a resistor (R
40), and the emitter is connected to the collector of the transistor (Q35) via the resistor (R42).
トランジスタ（Q34）はそのコレクタが抵抗（R41）を
介して＋12Vの電源電位に接続される。そのエミッタが
抵抗（R43）を介してトランジスタ（Q35）のコレクタに
接続される。そのベースにキャパシタ（C41）を介して
変調電圧回路（7,8）の出力電圧が印加されるととも
に、抵抗（R46）可変抵抗（VR10）抵抗（R47）抵抗（R4
8）により直流バイアス電圧が印加される。The transistor (Q34) has its collector connected to a power supply potential of +12 V via a resistor (R41). The emitter is connected to the collector of the transistor (Q35) via the resistor (R43). The output voltage of the modulation voltage circuit (7, 8) is applied to the base via the capacitor (C41), and the resistance (R46), the variable resistance (VR10), the resistance (R47), and the resistance (R4
8) A DC bias voltage is applied.
トランジスタ（Q35）はそのコレクタが抵抗（R42）
（R43）を介してそれぞれトランジスタ（Q33）（Q34）
のエミッタに接合される。そのエミッタが抵抗（R45）
を介して接地電位に接続される。そのベースに抵抗（R4
6）可変抵抗（VR10）抵抗（R47）（R48）により規定さ
れる直流バイアス電圧が印加される。またこのトランジ
スタ（Q35）のベースには、ベース電圧を保持するため
のキャパシタ（C40）が抵抗（R48）と並列に接続され
る。The collector of the transistor (Q35) is a resistor (R42)
(R43) through the transistor (Q33) (Q34) respectively
To the emitter. The emitter is a resistor (R45)
To the ground potential. A resistor (R4
6) Variable resistor (VR10) DC bias voltage specified by resistors (R47) (R48) is applied. A capacitor (C40) for holding a base voltage is connected in parallel with the resistor (R48) to the base of the transistor (Q35).
出力段を構成するpnpバイポーラトランジスタ（Q36）
はそのベースが抵抗（R49）を介してトランジスタ（Q3
3）のコレクタに接続される。そのエミッタが抵抗（R5
0）を介して電源電位（＋V12）に接続される。そして、
そのコレクタが接地電位に接続される。トランジスタ
（Q36）のエミッタより、比較結果を示す信号が導出さ
れ、充放電回路（９）へ与えられる。Pnp bipolar transistor that constitutes the output stage (Q36)
Has its base connected through a resistor (R49) to a transistor (Q3
3) Connected to the collector. The emitter is a resistor (R5
0) is connected to the power supply potential (+ V12). And
Its collector is connected to ground potential. A signal indicating the result of comparison is derived from the emitter of the transistor (Q36), and is provided to the charge / discharge circuit (9).
次に動作について簡単に説明する。Ｂ信号Ｇ信号Ｒ信
号がそれぞれトランジスタ（Q30）（Q31）（Q32）を介
してエミッタフォロワでキャパシタ（C30）へ伝達さ
れ、正極性の輝度信号（Ｙ）が導出される。トランジス
タ（Q33）のベースへはこの正極性の輝度信号Ｙの低域
成分が与えられる。一方トランジスタ（Q34）のベース
へは、キャパシタ（C41）を介して変調電圧が与えられ
るとともに抵抗（R40）（VR10）（R47）および（R48）
で規定される直流バイアス電圧が印加されている。Next, the operation will be briefly described. The B signal, the G signal, and the R signal are transmitted to the capacitor (C30) by the emitter follower via the transistors (Q30), (Q31), and (Q32), respectively, to derive a positive luminance signal (Y). The low-frequency component of the luminance signal Y having the positive polarity is applied to the base of the transistor (Q33). On the other hand, the modulation voltage is applied to the base of the transistor (Q34) via the capacitor (C41), and the resistors (R40) (VR10) (R47) and (R48)
Is applied.
したがって、この正極性の輝度信号Ｙの低域成分がト
ランジスタ（Q34）のベースへ印加される基準電圧（Vf
1）よりも高くなると、トランジスタ（Q33）がオン状態
となり、そのコレクタ電位が“L"に下がる。一方、輝度
信号（Ｙ）のレベルが第１基準電圧（Vf1）よりも小さ
い場合には、トランジスタ（Q33）がオフ状態となり、
そのコレクタ電圧レベルが“H"レベルに立上がる。Accordingly, the low-frequency component of the positive polarity luminance signal Y is applied to the reference voltage (Vf) applied to the base of the transistor (Q34).
When it becomes higher than 1), the transistor (Q33) is turned on, and its collector potential falls to “L”. On the other hand, when the level of the luminance signal (Y) is lower than the first reference voltage (Vf1), the transistor (Q33) is turned off,
The collector voltage level rises to "H" level.
npnトランジスタ（Q36）はそのベース電圧がベース−
エミッタ間の順方向飽和電圧よりも高くなるとオン状
態、低くなるとオフ状態となる。The base voltage of the npn transistor (Q36) is
When the voltage is higher than the forward saturation voltage between the emitters, the transistor is turned on.
したがって、トランジスタ（Q33）がオン状態の場合
に、バイポーラトランジスタ（Q36）がオン状態とな
り、“L"レベルの信号を出力し、一方トランジスタ（Q3
3）がオフ状態の場合には、トランジスタ（Q36）がオフ
状態となり、“H"レベルの信号を出力する。Therefore, when the transistor (Q33) is on, the bipolar transistor (Q36) is on and outputs an “L” level signal.
When 3) is in the off state, the transistor (Q36) is turned off and outputs an "H" level signal.
つまり、輝度信号（Ｙ）が基準電位（Vf1）よりも高
くなった場合、すなわち高輝度部分が存在する場合に
は、トランジスタ（Q33）および（Q36）が共にオン状態
となって、“L"レベルの信号が導出され、充放電回路
（９）における放電が行なわれる。一方、輝度信号
（Ｙ）が基準電位（Vf1）よりも低い場合には、トラン
ジスタ（Q36）のエミッタ電位が“H"レベルとなって、
充放電回路（９）における充電動作が行なわれる。した
がって、この回路構成により、正極性の輝度信号（Ｙ）
を用いても第９図の回路と同様に高輝度部分を検出し、
ドーミング現象を防止する回路を得ることができる。That is, when the luminance signal (Y) becomes higher than the reference potential (Vf1), that is, when there is a high luminance portion, both the transistors (Q33) and (Q36) are turned on, and “L” A level signal is derived, and discharge is performed in the charge / discharge circuit (9). On the other hand, when the luminance signal (Y) is lower than the reference potential (Vf1), the emitter potential of the transistor (Q36) becomes “H” level,
The charging operation in the charge / discharge circuit (9) is performed. Therefore, with this circuit configuration, the positive polarity luminance signal (Y)
, A high-luminance portion is detected in the same manner as in the circuit of FIG.
A circuit for preventing the doming phenomenon can be obtained.
なお、上記例においては、画面の周辺部における高輝
度部分の検出感度を上げるために、基準電位（Vf1）と
しては、水平および垂直周期でそのレベルが変化する変
調電圧が用いられている。しかしながら、これに代え
て、水平変調電圧のみを直流バイアス電圧に重畳して基
準電位（Vf1）として用いるようにしても上記従来例と
同様の効果を得ることができる。これは、ドーミング現
象が画面上下サイドより画面両サイドにおいて通常よく
発生するからである。In the above example, a modulation voltage whose level changes in a horizontal and vertical cycle is used as the reference potential (Vf1) in order to increase the detection sensitivity of a high luminance portion in a peripheral portion of the screen. However, instead of this, even if only the horizontal modulation voltage is superimposed on the DC bias voltage and used as the reference potential (Vf1), the same effect as the above-described conventional example can be obtained. This is because the doming phenomenon usually occurs more frequently on both sides of the screen than on the upper and lower sides of the screen.
以上のようにこの従来によれば、再生画面上に高輝度
部分が所定面積以上あるか否かを検出し、この検出信号
に応じて画面の輝度（コントラスト／輝度）を徐々に低
下させるように構成しているので、不自然な輝度変化を
伴なうことなくドーミング現象を確実に防止することが
可能となる。As described above, according to the related art, it is determined whether or not a high-luminance portion has a predetermined area or more on a reproduction screen, and the luminance (contrast / luminance) of the screen is gradually reduced in accordance with the detection signal. With this configuration, it is possible to reliably prevent the doming phenomenon without accompanying an unnatural change in luminance.
つまり、ドーミングは、高輝度部が現われると直ちに
発生するのではなく、シャドウマスクが次第に温度上昇
することによって徐々に進行し一定時間（数10秒）後に
大きく現われるのであるから、この従来例のように画面
の輝度を次第に低下させて行くことによって、画面に急
激で不自然な輝度変化を与えることなく、ドーミングを
確実に防止できるのである。そして、高輝度部（WH）が
消滅したときに、前記制御端子（T1）の電圧を急速に元
の状態まで上げて明るい画面に早く復帰させるが、高輝
度部（WH）が消滅したときは画面全体の内容が切換わっ
ているので、このときに輝度を上記の如く急に変化させ
ても不自然にはならない。In other words, doming does not occur immediately when a high-luminance portion appears, but rather gradually progresses as the temperature of the shadow mask gradually rises and largely appears after a predetermined time (several tens of seconds). By gradually lowering the luminance of the screen, doming can be reliably prevented without giving a sudden and unnatural luminance change to the screen. Then, when the high-luminance portion (WH) disappears, the voltage of the control terminal (T1) is quickly raised to the original state to quickly return to a bright screen, but when the high-luminance portion (WH) disappears, Since the contents of the entire screen are switched, even if the luminance is suddenly changed as described above at this time, it does not become unnatural.
（ハ）発明が解決しようとする課題 しかし、このドーミング防止技術に於いては、ドーミ
ング防止時、ドーミングの原因となる高輝度部分だけで
なく、画面全体のレベルが下がる。このため、ドーミン
グ防止を行なっている時には、輝度部分の高輝度部分の
みならず、中輝度部分に関しても、輝度レベルが下が
り、全体的に暗い画面となってしまう。(C) Problems to be Solved by the Invention However, in this doming prevention technology, when the doming is prevented, the level of not only the high luminance portion causing the doming but also the entire screen is lowered. For this reason, when the doming prevention is performed, the luminance level is lowered not only in the high luminance part of the luminance part but also in the middle luminance part, resulting in an overall dark screen.
（ニ）課題を解決するための手段 本発明は、ソフトクリップ電圧値より高輝度部分を抑
圧すると共に、このソフトクリップ電圧値が前記高輝度
検出回路ブロック（４）からの制御信号により制御され
るソフトクリップ回路（100）を備えることを特徴とす
る。(D) Means for Solving the Problems According to the present invention, a high-brightness portion is suppressed from a soft clip voltage value, and the soft clip voltage value is controlled by a control signal from the high brightness detection circuit block (4). A soft clip circuit (100) is provided.
（ホ）作用 本発明は、上記の様な構成となり、制御信号によりソ
フトクリップ電圧を制御しているので、高輝度部分の輝
度信号のみが小さくなる。(E) Function The present invention has the above-described configuration, and the soft clip voltage is controlled by the control signal. Therefore, only the luminance signal in the high luminance portion is reduced.
（ヘ）実施例 第１図乃至第３図を参照しつつ、本発明の一実施例を
説明する。尚、従来例と同一部分には、同一符号を付し
て重複説明を省略する。(F) Embodiment An embodiment of the present invention will be described with reference to FIGS. The same parts as those in the conventional example are denoted by the same reference numerals, and redundant description will be omitted.
第１図に於いて、（１′）はRGB信号を出力するビデ
オクロマ処理ICであり、例えばソニー（製）CXA1312Sで
ある。（50）はマトリクス回路である。（100）はソフ
トクリップ回路である。In FIG. 1, reference numeral (1 ') denotes a video chroma processing IC for outputting an RGB signal, for example, Sony CXA1312S. (50) is a matrix circuit. (100) is a soft clip circuit.
上記IC（１′）のブライト・コントラスト制御は端子
（T1）からのビーム電流に比例した信号及び内部データ
ライン（ｌ）からのコントロールデータ（このICの場合
は、I2Cバスデータと呼ばれる）により制御される。Bright contrast control of the IC (1 ') is performed by controlling a signal proportional to the beam current from the terminal (T1) and control data from the internal data line (l) (in this case, I 2 C bus data). Is controlled by
本実施例では、制御信号により、ソフトクリップ回路
（100）を制御することを特徴とする。つまり、画面に
高輝度部分が発生すると制御信号により、第２図のしき
い値電圧であるソフトクリップ電圧（Vg）を下げて、輝
度信号のレベルを下げている。The present embodiment is characterized in that the soft clip circuit (100) is controlled by a control signal. That is, when a high luminance portion occurs on the screen, the soft clip voltage (Vg), which is the threshold voltage in FIG. 2, is lowered by the control signal to lower the level of the luminance signal.
第３図に、このソフトクリップ回路を示す。 FIG. 3 shows this soft clip circuit.
第３図に於いて、（101）はソフトクリップ回路（10
0）に内蔵されたシンクチップクランプ回路である。（Q
101）はnpnバイポーラトランジスタである。（R101）
（R102）（R103）は抵抗、（C101）はキャパシタであ
る。抵抗（R102）と（R103）によって決められる直流バ
イアスにより、輝度信号のクランプが為される。In FIG. 3, (101) is a soft clip circuit (10
This is the sync tip clamp circuit built in 0). (Q
101) is an npn bipolar transistor. (R101)
(R102) and (R103) are resistors, and (C101) is a capacitor. The luminance signal is clamped by the DC bias determined by the resistors (R102) and (R103).
又、（Q102）はnpnバイポーラトランジスタ、（Q10
3）はpnpバイポーラトランジスタ、（R104）（R105）
（R106）（R107）（R108）（R109）（R110）は抵抗、
（C102）はキャパシタ、（D101）はダイオードである。(Q102) is an npn bipolar transistor, (Q10
3) is a pnp bipolar transistor, (R104) (R105)
(R106) (R107) (R108) (R109) (R110) are resistors,
(C102) is a capacitor, and (D101) is a diode.
この回路（100）では、トランジスタ（Q103）のエミ
ッタに現われる輝度信号に対して、トランジスタ（Q10
2）のエミッタ電圧が、ダイオード（D101）の順方向降
下分以下の電圧に下がるとこのダイオード（D101）が導
通する。この導通時、この回路（100）の輝度信号出力
は、抵抗（R108）と（R110）の比で分圧減衰する。この
比は、不変であるが、その動作開始レベルであるソフト
クリップ電圧は、制御信号により可変制御される。In this circuit (100), a transistor (Q10) responds to a luminance signal appearing at the emitter of the transistor (Q103).
When the emitter voltage in 2) falls to a voltage equal to or lower than the forward drop of the diode (D101), the diode (D101) conducts. During this conduction, the luminance signal output of the circuit (100) is divided and attenuated by the ratio of the resistors (R108) and (R110). Although this ratio does not change, the soft clip voltage which is the operation start level is variably controlled by the control signal.
すなわち、制御信号が、高レベルの時、第２図（ａ）
の如くソフトクリップ電圧（Vg）が輝度信号にかからな
いように設定している。つまり、通常時はソフトクリッ
プは為されない。That is, when the control signal is at a high level, FIG.
Is set so that the soft clip voltage (Vg) does not affect the luminance signal. That is, the soft clip is not normally performed.
次に、画面に高輝度部分が発生して、制御信号が負方
向に変化すると、これに連動して第２図ｂ、ｃの如く、
ソフトクリップ電圧も下がり、輝度信号のソフトクリッ
プ電圧レベル（Vg）より高い高輝度部分が、第２図の破
線で示す波形より、実線で示す波形となり圧縮される。
尚、上記実施例では、コントラスト輝度制御前の輝度信
号にソフトクリップを施したがこれは、コントラスト輝
度制御後であっても良い。Next, when a high-luminance portion is generated on the screen and the control signal changes in the negative direction, in conjunction with this, as shown in FIGS.
The soft clip voltage also decreases, and the high luminance portion of the luminance signal, which is higher than the soft clip voltage level (Vg), becomes a waveform shown by a solid line from a waveform shown by a broken line in FIG.
In the above embodiment, a soft clip was applied to the luminance signal before the contrast luminance control, but this may be performed after the contrast luminance control.
（ト）発明の効果 本発明に依れば、画面上の部分的な高輝度部での色ず
れとして現われるドーミングを低・中輝度を犠牲にする
ことなく確実に防止できる。(G) Effects of the Invention According to the present invention, doming that appears as a color shift in a partially high-luminance portion on a screen can be reliably prevented without sacrificing low / medium luminance.
第１図は本発明の一実施例を示す図である。第２図はソ
フトクリップ回路の動作を説明するための図、第３図は
ソフトクリップ回路の図である。 第４図はドーミングを説明するための図である。 第５図、第６図、第７図、第８図、第９図は第１の従来
例を説明するための図である。第10図、第11図は第２の
従来例を説明するための図である。 （５、６、７、８、９、10、）……高輝度検出回路、判
別手段、（50′、５′、６′、７、８、９、10、）……
高輝度検出回路、判別手段、（100）……低減手段、輝
度制御回路、ソフトクリップ回路、（Vg）……ソフトク
リップ電圧（しきい値電圧）、（５）（５′）……ロー
パスフィルタ、（６）（６′）……第１比較回路、比較
手段、（７）……垂直変調電圧作成回路、（８）……水
平変調電圧作成回路、（９）……充放電回路、面積検出
手段、（10）……第２比較回路、判定手段、（11）……
制御信号発生回路、輝度制御信号発生回路、電圧変化手
段、（Vf1）……第１基準電圧、（Vf2）……第２基準電
圧。FIG. 1 shows an embodiment of the present invention. FIG. 2 is a diagram for explaining the operation of the soft clip circuit, and FIG. 3 is a diagram of the soft clip circuit. FIG. 4 is a diagram for explaining doming. FIG. 5, FIG. 6, FIG. 7, FIG. 8, and FIG. 9 are views for explaining the first conventional example. FIG. 10 and FIG. 11 are diagrams for explaining a second conventional example. (5, 6, 7, 8, 9, 10,...) High-brightness detection circuit, determination means (50 ', 5', 6 ', 7, 8, 9, 10,...)
High luminance detection circuit, discriminating means, (100)... Reducing means, luminance control circuit, soft clip circuit, (Vg)... Soft clip voltage (threshold voltage), (5) (5 ')... , (6) (6 ′)... First comparison circuit, comparison means, (7)... Vertical modulation voltage generation circuit, (8)... Horizontal modulation voltage generation circuit, (9). Detecting means, (10)... Second comparing circuit, determining means, (11).
Control signal generation circuit, luminance control signal generation circuit, voltage changing means, (Vf1) ... first reference voltage, (Vf2) ... second reference voltage.
Claims (6)
度部を検出したときに検出出力を発生する高輝度部検出
回路（５、６、７、８、９、10）と、 この検出出力の発生時点から緩やかに変化しこの検出出
力の消滅時点で急速に復帰する制御信号を発生する輝度
制御信号発生回路（11）と、 その制御信号の上記緩やかな方向の変化に応じて画面の
輝度を徐々に下げて行くよう制御する輝度制御回路（10
0）と、 からなるカラーテレビジョン受像機のドーミング防止回
路に於いて、 前記輝度制御回路（100）は、しきい値電圧（Vg）より
高輝度部分を抑圧すると共に、このしきい値電圧が前記
制御信号により制御されるソフトクリップ回路であるこ
とを特徴とするドーミング防止回路。A high-luminance part detection circuit for generating a detection output when a partial high-luminance part having a predetermined area or more in a video signal is detected; A brightness control signal generation circuit (11) for generating a control signal that changes gradually from the time when the detection output is generated and rapidly returns when the detection output is extinguished; and a screen according to the above-described gentle change in the control signal. Brightness control circuit (10
0) and a doming prevention circuit for a color television receiver, comprising: a luminance control circuit (100) for suppressing a luminance portion higher than a threshold voltage (Vg), and A doming prevention circuit, which is a soft clip circuit controlled by the control signal.
画面の中央部で低く、周辺部で高くなるよう設定されて
いることを特徴とする請求項１のカラーテレビジョン受
像機のドーミング防止回路。2. The color television receiver according to claim 1, wherein said high-luminance portion detection circuit is set so that its detection sensitivity is low at a central portion of a screen and high at a peripheral portion. Prevention circuit.
は、 高域成分を除去した映像信号を第１基準レベル（Vf1）
と比較する第１比較回路（５、６）と、 この比較回路の出力に応じて充放電が切換えられる充放
電回路（９）と、 この充放電回路の出力を第２の基準レベルと比較する第
２比較回路（10）と、 からなることを特徴とする請求項１のカラーテレビジョ
ン受像機のドーミング防止回路。3. The high-luminance portion detection circuit (5, 6, 9, 10).
Is the first reference level (Vf1)
A first comparison circuit (5, 6) for comparing with a charge / discharge circuit (9) whose charge / discharge is switched in accordance with the output of the comparison circuit; and comparing the output of the charge / discharge circuit with a second reference level. 2. The doming prevention circuit for a color television receiver according to claim 1, further comprising: a second comparison circuit.
る第１の基準レベル（Vf1）が画面の中央部と周辺部と
でレベル変化する周期的な電圧であることを特徴とする
請求項３のカラーテレビジョン受像機のドーミング防止
回路。4. A first reference level (Vf1) applied to said first comparison circuit (6, 6 ') is a periodic voltage whose level changes between a central portion and a peripheral portion of a screen. 4. The doming prevention circuit for a color television receiver according to claim 3, wherein
上の高輝度部分が存在するか否かを判別して高輝度部分
存在検出信号を出力する判別手段（５、６、７、８、
９、10;5′、６′、７、８、９、10）と、 この判別手段からの前記高輝度部分存在検出信号に応答
して前記画面の輝度又はコントラストの少くとも一方を
徐々に低減する低減手段（100）とを、 備えるカラーテレビジョン受像機のドーミング防止回路
に於いて、 前記低減手段（100）は、しきい値電圧（Vg）より高輝
度部分を抑圧すると共に、このしきい値電圧が前記制御
信号により制御されるソフトクリップ回路であることを
特徴とするドーミング防止回路。A determining means for determining whether or not a high-luminance portion having a predetermined area or more exists on the screen in response to the luminance signal and outputting a high-luminance portion presence detection signal; 8,
9, 10; 5 ', 6', 7, 8, 9, 10), and at least one of the screen brightness and / or contrast is gradually reduced in response to the high brightness portion presence detection signal from the determination means. A doming prevention circuit for a color television receiver, comprising: a reducing means (100) for reducing a luminance portion higher than a threshold voltage (Vg); A doming prevention circuit characterized in that it is a soft clip circuit whose value voltage is controlled by the control signal.
段（６、６′）と、 この比較手段の出力に応答して、前記画面上の高輝度部
分の面積を検出する面積検出手段（９）と、 この面積検出手段の出力を第２基準電圧（Vf2）と比較
して、前記検出された面積が予め定められた面積以上あ
るか否かを判定する判定手段（10）と、 を備える請求項５のカラーテレビジョン受像機のドーミ
ング防止回路。6. A comparing means (6, 6 ') for comparing the luminance signal with a first reference voltage (Vf1), and a high luminance on the screen in response to an output of the comparing means. Area detecting means (9) for detecting the area of the portion; and comparing the output of the area detecting means with a second reference voltage (Vf2) to determine whether the detected area is equal to or greater than a predetermined area. 6. The doming prevention circuit for a color television receiver according to claim 5, further comprising: a judging means (10).
Priority Applications (1)
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Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03263994A JPH03263994A (en) | 1991-11-25 |
| JP2578674B2 true JP2578674B2 (en) | 1997-02-05 |
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| JP (1) | JP2578674B2 (en) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR930011794B1 (en) * | 1991-07-30 | 1993-12-21 | 삼성전자 주식회사 | Anti-doming circuit for cathode-ray tube |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3039929B2 (en) * | 1988-06-10 | 2000-05-08 | 株式会社日立製作所 | Driver circuit for shadow mask type color cathode ray tube |
-
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|---|---|
| JPH03263994A (en) | 1991-11-25 |
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