JP2567607B2 - 大小比較回路 - Google Patents
大小比較回路Info
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- JP2567607B2 JP2567607B2 JP62123315A JP12331587A JP2567607B2 JP 2567607 B2 JP2567607 B2 JP 2567607B2 JP 62123315 A JP62123315 A JP 62123315A JP 12331587 A JP12331587 A JP 12331587A JP 2567607 B2 JP2567607 B2 JP 2567607B2
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- Japan
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- transmission line
- signal transmission
- signal
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Description
【発明の詳細な説明】 （イ）産業上の利用分野 本発明は、複数ビットから成る２個のデジタルデータ
の大小を比較する大小比較回路に関し、特に、マイクロ
コンピュータ等のデータ処理装置に使用される大小比較
回路に関する。
の大小を比較する大小比較回路に関し、特に、マイクロ
コンピュータ等のデータ処理装置に使用される大小比較
回路に関する。
（ロ）従来の技術 一般に、マイクロコンピュータ等では、入力データや
取り扱うデータ等の大小を比較し、その比較結果に基い
て処理を変えることがしばしば行われている。
取り扱うデータ等の大小を比較し、その比較結果に基い
て処理を変えることがしばしば行われている。
従来、デジタルデータの大小を比較する場合には、プ
ログラムによって行っていた。即ち、マイクロコンピュ
ータのALUを利用し、比較すべきデジタルデータの一方
の補数を他方のデジタルデータに加算し、その結果キャ
リーが発生したか否かによって大小を判定している。
ログラムによって行っていた。即ち、マイクロコンピュ
ータのALUを利用し、比較すべきデジタルデータの一方
の補数を他方のデジタルデータに加算し、その結果キャ
リーが発生したか否かによって大小を判定している。
（ハ）発明が解決しようとする問題点 しかしながら、デジタルデータが所定値の範囲内にあ
るか否かを検出する、いわゆる、デジタルウィンドコン
パレータの機能を設けるためには、マイクロコンピュー
タに於けるプログラム負担が大きくなり他の処理への影
響が生じ、スループットが低下する欠点があった。ま
た、マイクロコンピュータの処理によるため、４ビット
単位、８ビット単位あるいは16ビット単位でデジタルデ
ータを比較するため、2nビット以外のデジタルデータの
比較は、２回以上に分割して同じ様な比較処理を行わな
ければならない。
るか否かを検出する、いわゆる、デジタルウィンドコン
パレータの機能を設けるためには、マイクロコンピュー
タに於けるプログラム負担が大きくなり他の処理への影
響が生じ、スループットが低下する欠点があった。ま
た、マイクロコンピュータの処理によるため、４ビット
単位、８ビット単位あるいは16ビット単位でデジタルデ
ータを比較するため、2nビット以外のデジタルデータの
比較は、２回以上に分割して同じ様な比較処理を行わな
ければならない。
（ニ）問題点を解決するための手段 本発明は上述した点に鑑みて創作されたものであり、
複数ビットから成る２個のデジタルデータの大小を検出
する大小比較回路に於いて、信号伝達ラインと、前記２
個のデジタルデータの対応ビットが印加され、その一
致、不一致を検出する第１ゲート回路と、該第１ゲート
回路の出力と制御クロック信号とが印加される第２ゲー
ト回路と、前記信号伝達ラインに介挿され、前記第２ゲ
ート回路の出力により開閉するスイッチ手段と、前記第
２ゲート回路の出力と一方の前記デジタルデータのビッ
トとが印加される第３ゲート回路と、該第３ゲート回路
の出力に応じて前記信号伝達ラインを放電する第１ディ
スチャージ手段とを備えた比較ブロックを前記デジタル
データのビット数だけ設け、前記比較ブロックの前記信
号伝達ラインをカスケード接続し、前記２個のデジタル
データの一方側の最端ビットを比較する前記比較ブロッ
クの前記信号伝達ラインの最端に前記制御クロック信号
に応じてプリチャージを行うプリチャージ手段を設け、
前記２個のデジタルデータの他方側の最端ビットを比較
する前記比較ブロックの前記信号伝達ラインの最端に、
制御信号及び前記制御クロック信号が印加され、前記制
御信号が一方の値の時は前記信号伝達ラインの放電を禁
止し、前記制御信号が他方の値の時は前記制御クロック
信号に応じて前記信号伝達ラインを放電する第２ディス
チャージ手段を設け、前記プリチャージ手段と接続さ
れ、前記制御クロック信号により前記信号伝達ラインの
状態をラッチするラッチ手段を設け、前記制御信号が一
方の値の時、一方の前記デジタルデータが他方の前記デ
ジタルデータ以上となるのを検出し、前記制御信号が他
方の値の時、一方の前記デジタルデータが他方の前記デ
ジタルデータより大となるのを検出するものである。
複数ビットから成る２個のデジタルデータの大小を検出
する大小比較回路に於いて、信号伝達ラインと、前記２
個のデジタルデータの対応ビットが印加され、その一
致、不一致を検出する第１ゲート回路と、該第１ゲート
回路の出力と制御クロック信号とが印加される第２ゲー
ト回路と、前記信号伝達ラインに介挿され、前記第２ゲ
ート回路の出力により開閉するスイッチ手段と、前記第
２ゲート回路の出力と一方の前記デジタルデータのビッ
トとが印加される第３ゲート回路と、該第３ゲート回路
の出力に応じて前記信号伝達ラインを放電する第１ディ
スチャージ手段とを備えた比較ブロックを前記デジタル
データのビット数だけ設け、前記比較ブロックの前記信
号伝達ラインをカスケード接続し、前記２個のデジタル
データの一方側の最端ビットを比較する前記比較ブロッ
クの前記信号伝達ラインの最端に前記制御クロック信号
に応じてプリチャージを行うプリチャージ手段を設け、
前記２個のデジタルデータの他方側の最端ビットを比較
する前記比較ブロックの前記信号伝達ラインの最端に、
制御信号及び前記制御クロック信号が印加され、前記制
御信号が一方の値の時は前記信号伝達ラインの放電を禁
止し、前記制御信号が他方の値の時は前記制御クロック
信号に応じて前記信号伝達ラインを放電する第２ディス
チャージ手段を設け、前記プリチャージ手段と接続さ
れ、前記制御クロック信号により前記信号伝達ラインの
状態をラッチするラッチ手段を設け、前記制御信号が一
方の値の時、一方の前記デジタルデータが他方の前記デ
ジタルデータ以上となるのを検出し、前記制御信号が他
方の値の時、一方の前記デジタルデータが他方の前記デ
ジタルデータより大となるのを検出するものである。
（ホ）作 用 上述の手段によれば、プリチャージ期間中に最大ビッ
トの信号伝達ラインを“H"レベルにプリチャージし、比
較時に最大ビットの比較ブロックに於いて、所定の一方
のビットが“1"で他方が“0"であった場合には信号伝達
ラインを“H"にプリチャージしたまま保持し、反対に所
定の一方のビットが“0"で他方が“1"である場合にはデ
ィスチャージ手段が信号伝達ラインのチャージを放電し
て“L"に引き下げる。また、最大ビットが共に著しいと
きにはスイッチ手段をオンして前段の比較ブロックの信
号伝達ラインとプリチャージされた最大ビットの信号伝
達ラインとを接続する。そして、前段の検出結果によっ
て信号伝達ラインがプリチャージされたまま保持される
か、“L"に放電されるか、あるいは、更に前段に接続さ
れるかが決定される。
トの信号伝達ラインを“H"レベルにプリチャージし、比
較時に最大ビットの比較ブロックに於いて、所定の一方
のビットが“1"で他方が“0"であった場合には信号伝達
ラインを“H"にプリチャージしたまま保持し、反対に所
定の一方のビットが“0"で他方が“1"である場合にはデ
ィスチャージ手段が信号伝達ラインのチャージを放電し
て“L"に引き下げる。また、最大ビットが共に著しいと
きにはスイッチ手段をオンして前段の比較ブロックの信
号伝達ラインとプリチャージされた最大ビットの信号伝
達ラインとを接続する。そして、前段の検出結果によっ
て信号伝達ラインがプリチャージされたまま保持される
か、“L"に放電されるか、あるいは、更に前段に接続さ
れるかが決定される。
このようにデジタルデータのビット数に応じて比較ブ
ロックを従続することにより大小比較回路が構成でき、
最大ビットの信号伝達ラインが“H"であるか“L"である
かによってデジタルデータの大小が判別できる。
ロックを従続することにより大小比較回路が構成でき、
最大ビットの信号伝達ラインが“H"であるか“L"である
かによってデジタルデータの大小が判別できる。
（ヘ）実施例 第１図は本発明の実施例を示す回路図であり、８ビッ
トのデジタルデータA0〜A7とB0〜B7を比較する大小比較
回路である。各々のデジタルデータA0〜A7とB0〜B7の各
ビットは、比較ブロック（１）に印加される。比較ブロ
ック（１）は各々同一構成であり、各デジタルデータの
ビット信号が印加されたＥ−ORゲート（２）と、Ｅ−OR
ゲート（２）の出力と制御クロック信号CMPLCKが印加さ
れたNANDゲート（３）と、NANDゲート（３）の出力及び
デジタルデータＢのビット信号が印加されるNORゲート
（４）と、NORゲート（４）の出力がゲートに印加さ
れ、信号伝達ライン（５）と接地間に設けられたＮチャ
ンネルMOS（６）と、NANDゲート（３）の出力がゲート
に印加され信号伝達ライン（５）と前段の信号伝達ライ
ン（５）の間に設けられたＮチャンネルMOS（７）とか
ら構成される。Ｅ−ORゲート（２）とNANDゲート（３）
は、各ビットの一致及び不一致を検出するゲート回路を
構成し、ビット信号AnとBnが共に“1"及び“0"のとき、
NANDゲート（３）の出力を“1"とし、ビット信号AnとBn
が異なるとき、制御クロック信号CMPLCKが“1"となるの
と同期してNANDゲート（３）の出力を“0"とする。NOR
ゲート（４）及びＮチャンネルMOS（６）はディスチャ
ージ回路を構成し、ビット信号AnとBnが異なり、Bnが
“1"のときはＮチャンネルMOS（６）はオンせず、Bnが
“0"のときにNANDゲート（３）の出力が“0"となったと
きＮチャンネルMOS（６）がオンして信号伝達ライン
（５）のチャージを放電し“L"レベルにする。Ｎチャン
ネルMOS（７）は、NANDゲート（３）の出力が“1"のと
き、即ち、制御クロック信号CMPLCKが“0"のとき、及
び、CMPLCKが“1"となってもビット信号AnとBnが一致し
ているときにオンとなる。
トのデジタルデータA0〜A7とB0〜B7を比較する大小比較
回路である。各々のデジタルデータA0〜A7とB0〜B7の各
ビットは、比較ブロック（１）に印加される。比較ブロ
ック（１）は各々同一構成であり、各デジタルデータの
ビット信号が印加されたＥ−ORゲート（２）と、Ｅ−OR
ゲート（２）の出力と制御クロック信号CMPLCKが印加さ
れたNANDゲート（３）と、NANDゲート（３）の出力及び
デジタルデータＢのビット信号が印加されるNORゲート
（４）と、NORゲート（４）の出力がゲートに印加さ
れ、信号伝達ライン（５）と接地間に設けられたＮチャ
ンネルMOS（６）と、NANDゲート（３）の出力がゲート
に印加され信号伝達ライン（５）と前段の信号伝達ライ
ン（５）の間に設けられたＮチャンネルMOS（７）とか
ら構成される。Ｅ−ORゲート（２）とNANDゲート（３）
は、各ビットの一致及び不一致を検出するゲート回路を
構成し、ビット信号AnとBnが共に“1"及び“0"のとき、
NANDゲート（３）の出力を“1"とし、ビット信号AnとBn
が異なるとき、制御クロック信号CMPLCKが“1"となるの
と同期してNANDゲート（３）の出力を“0"とする。NOR
ゲート（４）及びＮチャンネルMOS（６）はディスチャ
ージ回路を構成し、ビット信号AnとBnが異なり、Bnが
“1"のときはＮチャンネルMOS（６）はオンせず、Bnが
“0"のときにNANDゲート（３）の出力が“0"となったと
きＮチャンネルMOS（６）がオンして信号伝達ライン
（５）のチャージを放電し“L"レベルにする。Ｎチャン
ネルMOS（７）は、NANDゲート（３）の出力が“1"のと
き、即ち、制御クロック信号CMPLCKが“0"のとき、及
び、CMPLCKが“1"となってもビット信号AnとBnが一致し
ているときにオンとなる。
最大ビット信号A7及びB7が印加された比較ブロック
（１）の信号伝達ライン（５）は、制御クロック信号CM
PLCKをクロックとするラッチ回路（８）の入力Ｄに接続
されると共に制御クロック信号CMPLCKをインバータ
（９）によって遅延した信号によって駆動されるＰチャ
ンネルMOS（10）に接続される。このＰチャンネルMOS
（10）は信号伝達ライン（５）を電源電圧VDDにプリチ
ャージするものである。
（１）の信号伝達ライン（５）は、制御クロック信号CM
PLCKをクロックとするラッチ回路（８）の入力Ｄに接続
されると共に制御クロック信号CMPLCKをインバータ
（９）によって遅延した信号によって駆動されるＰチャ
ンネルMOS（10）に接続される。このＰチャンネルMOS
（10）は信号伝達ライン（５）を電源電圧VDDにプリチ
ャージするものである。
一方、最小ビット信号A0及びB0が印加された比較ブロ
ック（１）のＮチャンネルMOS（７）の他端と接地間に
はNORゲート（11）で制御されるＮチャンネルMOS（12）
が接続され、NORゲート（11）には制御信号Ｅ及び制御
クロック信号CMPLCKの反転信号が印加される。
ック（１）のＮチャンネルMOS（７）の他端と接地間に
はNORゲート（11）で制御されるＮチャンネルMOS（12）
が接続され、NORゲート（11）には制御信号Ｅ及び制御
クロック信号CMPLCKの反転信号が印加される。
第１図に示された大小比較回路は、制御信号Ｅが“1"
のときデジタルデータＢ≧Ａを検出し出力OUTを“1"と
し、制御信号Ｅが“0"のときデジタルデータＢ＞Ａを検
出し出力OUTを“1"とする。
のときデジタルデータＢ≧Ａを検出し出力OUTを“1"と
し、制御信号Ｅが“0"のときデジタルデータＢ＞Ａを検
出し出力OUTを“1"とする。
そこで、全体の動作を説明する。制御クロック信号CM
PLCKが“0"であるとき、各比較ブロック（１）のNANDゲ
ート（３）の出力は、“1"であるためＮチャンネルMOS
（７）はすべてオンし、信号伝達ライン（５）はすべて
接続された状態となる。一方、ＰチャンネルMOS（10）
はオンとなるため、すべての信号伝達ライン（５）は、
電源電圧VDDにプリチャージされる。
PLCKが“0"であるとき、各比較ブロック（１）のNANDゲ
ート（３）の出力は、“1"であるためＮチャンネルMOS
（７）はすべてオンし、信号伝達ライン（５）はすべて
接続された状態となる。一方、ＰチャンネルMOS（10）
はオンとなるため、すべての信号伝達ライン（５）は、
電源電圧VDDにプリチャージされる。
次に、制御クロック信号CMPLCKが“1"になると、各比
較ブロック（１）のNANDゲート（３）の出力がビット信
号AnとBnによって決まる。即ち、ビット信号AnとBnが異
なる比較ブロック（１）のＮチャンネルMOS（７）がオ
フとなる。例えば、ビット信号A0とB0だけが異なる場合
には、その比較ブロック（１）のＮチャンネルMOS
（７）だけがオフし、その他の伝達ライン（５）は接続
された状態になっている。このとき、ビット信号B0が
“1"でA0が“0"のときには、ＮチャンネルMOS（６）は
オフであり、遅延された制御クロック信号CMPLCKにより
ＰチャンネルMOS（10）がオフとなった後も信号伝達ラ
イン（５）は“H"に保持され、制御クロック信号CMPLCK
が“0"になったときラッチ回路（８）に“1"が保持され
る。一方、ビット信号B0が“0"でA0が“1"のときにはＮ
チャンネルMOS（６）はオンとなり、ＰチャンネルMOS
（10）がオフした後には、信号伝達ライン（５）は放電
され、ラッチ回路（８）には“0"が保持される。
較ブロック（１）のNANDゲート（３）の出力がビット信
号AnとBnによって決まる。即ち、ビット信号AnとBnが異
なる比較ブロック（１）のＮチャンネルMOS（７）がオ
フとなる。例えば、ビット信号A0とB0だけが異なる場合
には、その比較ブロック（１）のＮチャンネルMOS
（７）だけがオフし、その他の伝達ライン（５）は接続
された状態になっている。このとき、ビット信号B0が
“1"でA0が“0"のときには、ＮチャンネルMOS（６）は
オフであり、遅延された制御クロック信号CMPLCKにより
ＰチャンネルMOS（10）がオフとなった後も信号伝達ラ
イン（５）は“H"に保持され、制御クロック信号CMPLCK
が“0"になったときラッチ回路（８）に“1"が保持され
る。一方、ビット信号B0が“0"でA0が“1"のときにはＮ
チャンネルMOS（６）はオンとなり、ＰチャンネルMOS
（10）がオフした後には、信号伝達ライン（５）は放電
され、ラッチ回路（８）には“0"が保持される。
また、デジタルデータＡ及びＢが等しい場合には、各
比較ブロック（１）のＮチャンネルMOS（７）がオンで
あるため、信号伝達ライン（５）のレベルは、制御信号
Ｅによって決定される。制御信号Ｅが“1"であれば、Ｎ
チャンネルMOS（12）はオフであるため信号伝達ライン
（５）は“H"に保持され、ラッチ回路（８）に“1"が保
持され、一方制御信号Ｅが“0"であれば、Ｎチャンネル
MOS（12）はオンするため信号伝達ライン（５）は“L"
に引き下げられ、ラッチ回路（８）は“0"を保持する。
比較ブロック（１）のＮチャンネルMOS（７）がオンで
あるため、信号伝達ライン（５）のレベルは、制御信号
Ｅによって決定される。制御信号Ｅが“1"であれば、Ｎ
チャンネルMOS（12）はオフであるため信号伝達ライン
（５）は“H"に保持され、ラッチ回路（８）に“1"が保
持され、一方制御信号Ｅが“0"であれば、Ｎチャンネル
MOS（12）はオンするため信号伝達ライン（５）は“L"
に引き下げられ、ラッチ回路（８）は“0"を保持する。
このように、比較するデジタルデータのビット数に応
じて比較ブロック（１）を従続接続することで、大小比
較ができるのである。
じて比較ブロック（１）を従続接続することで、大小比
較ができるのである。
（ト）発明の効果 上述の如く本発明によれば、素子数が少なく簡単にビ
ット数を増加することができるので、マイクロコンピュ
ータ等に内蔵するのに適した大小比較回路が得られるも
のであり、プログラムの負担を軽減することができる利
点を有している。
ット数を増加することができるので、マイクロコンピュ
ータ等に内蔵するのに適した大小比較回路が得られるも
のであり、プログラムの負担を軽減することができる利
点を有している。
第１図は本発明の実施例を示す回路図である。 （１）比較ブロック、（２）……Ｅ−ORゲート、（３）
……NANDゲート、（４）……NORゲート、（６）（７）
……ＮチャンネルMOS、（５）……信号伝達ライン、
（８）……ラッチ回路、（10）……ＰチャンネルMOS。
……NANDゲート、（４）……NORゲート、（６）（７）
……ＮチャンネルMOS、（５）……信号伝達ライン、
（８）……ラッチ回路、（10）……ＰチャンネルMOS。
Claims (1)
- 【請求項１】複数ビットから成る２個のデジタルデータ
の大小を検出する大小比較回路に於いて、信号伝達ライ
ンと、前記２個のデジタルデータの対応ビットが印加さ
れ、その一致、不一致を検出する第１ゲート回路と、該
第１ゲート回路の出力と制御クロック信号とが印加され
る第２ゲート回路と、前記信号伝達ラインに介挿され、
前記第２ゲート回路の出力により開閉するスイッチ手段
と、前記第２ゲート回路の出力と一方の前記デジタルデ
ータのビットとが印加される第３ゲート回路と、該第３
ゲート回路の出力に応じて前記信号伝達ラインを放電す
る第１ディスチャージ手段とを備えた比較ブロックを前
記デジタルデータのビット数だけ設け、前記比較ブロッ
クの前記信号伝達ラインをカスケード接続し、前記２個
のデジタルデータの一方側の最端ビットを比較する前記
比較ブロックの前記信号伝達ラインの最端に前記制御ク
ロック信号に応じてプリチャージを行うプリチャージ手
段を設け、前記２個のデジタルデータの他方側の最端ビ
ットを比較する前記比較ブロックの前記信号伝達ライン
の最端に、制御信号及び前記制御クロック信号が印加さ
れ、前記制御信号が一方の値の時は前記信号伝達ライン
の放電を禁止し、前記制御信号が他方の値の時は前記制
御クロック信号に応じて前記信号伝達ラインを放電する
第２ディスチャージ手段を設け、前記プリチャージ手段
と接続され、前記制御クロック信号により前記信号伝達
ラインの状態をラッチするラッチ手段を設け、前記制御
信号が一方の値の時、一方の前記デジタルデータが他方
の前記デジタルデータ以上となるのを検出し、前記制御
信号が他方の値の時一方の前記デジタルデータが他方の
前記デジタルデータより大となるのを検出することを特
徴とする大小比較回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62123315A JP2567607B2 (ja) | 1987-05-20 | 1987-05-20 | 大小比較回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62123315A JP2567607B2 (ja) | 1987-05-20 | 1987-05-20 | 大小比較回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63288325A JPS63288325A (ja) | 1988-11-25 |
| JP2567607B2 true JP2567607B2 (ja) | 1996-12-25 |
Family
ID=14857511
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62123315A Expired - Fee Related JP2567607B2 (ja) | 1987-05-20 | 1987-05-20 | 大小比較回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2567607B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03175530A (ja) * | 1989-12-04 | 1991-07-30 | Nec Corp | 論理回路 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4739262Y1 (ja) * | 1969-08-26 | 1972-11-28 | ||
| JPS5316533Y2 (ja) * | 1973-06-09 | 1978-05-01 | ||
| JPS5774151U (ja) * | 1980-10-20 | 1982-05-07 |
-
1987
- 1987-05-20 JP JP62123315A patent/JP2567607B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63288325A (ja) | 1988-11-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |