JP2565109B2 - Virtual ground type semiconductor memory device - Google Patents
Virtual ground type semiconductor memory deviceInfo
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Description
【0001】[0001]
【産業上の利用分野】本発明は、半導体記憶装置、特
に、浮遊ゲート形不揮発性メモリセル仮想接地メモリア
レイを有する仮想接地形半導体記憶装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device, and more particularly to a virtual ground type semiconductor memory device having a floating gate type non-volatile memory cell virtual ground memory array.
【0002】[0002]
【従来の技術】浮遊ゲートを有する不揮発性メモリセル
は、たとえば、P型半導体基板内にソース拡散領域、ド
レイン拡散領域を設け、さらに、P型半導体基板上に絶
縁膜により外部から電気的に絶縁された浮遊ゲート及び
メモリセルをスイッチング制御する制御ゲートを設けて
ある。このメモリセルに情報の書込みを行う場合は、メ
モリセルの制御ゲート及びドレイン拡散領域に高電圧を
印加し、ソース拡散領域を接地電位とする。これにより
発生するホットキャリアの注入によって浮遊ゲートに電
子を注入し、制御ゲートから見たメモリセルのしきい値
電圧を変化させることにより情報を記憶させる。2. Description of the Related Art A nonvolatile memory cell having a floating gate has, for example, a source diffusion region and a drain diffusion region provided in a P-type semiconductor substrate, and is electrically insulated from the outside by an insulating film on the P-type semiconductor substrate. A floating gate and a control gate for switching control of the memory cell are provided. When writing information to this memory cell, a high voltage is applied to the control gate and drain diffusion region of the memory cell and the source diffusion region is set to the ground potential. Information is stored by injecting electrons into the floating gate by injecting hot carriers generated thereby and changing the threshold voltage of the memory cell viewed from the control gate.
【0003】上述の浮遊ゲート型不揮発性メモリセルを
用いた高密度の従来の半導体記憶仮想接地形半導体記憶
装置を図8を参照して説明する(参照:Boaz Ei
tan:IEEE Electron Device
Letters,Vol.12,No.8,pp.45
0−452,Aug.1991)。A conventional high density semiconductor memory virtual ground type semiconductor memory device using the above floating gate type nonvolatile memory cell will be described with reference to FIG. 8 (reference: Boaz Ei).
tan: IEEE Electron Device
Letters, Vol. 12, No. 8, pp. 45
0-452, Aug. 1991).
【0004】図8においては、メモリセルアレイは複数
のアレイセグメントSEGi-1、SEGi、SEGi+1 …
に分割され、これら複数のアレイセグメントSE
Gi-1、SEGi、SEGi+1 …に共通にメインビット線
MBL1、MBL2 、…が設けられている。アレイセグ
メントたとえばSEGi には、複数のサブビット線SB
Li1、SBLi2、…が設けられており、これらサブビッ
ト線SBLi1、SBLi2、…はメインビット線MB
L1、MBL2 …の間に存在する。つまり、各アレイセ
グメントSEGi のサブビット線SBLi1、SBLi2、
…とメインビット線MBL1、MBL2、…とはほぼ同数
である。また、各アレイセグメントSEGi には複数の
ワード線WLi1、WLi2、…、WLi32 が設けられてい
る。各アレイセグメントSEGiにおいては、2つのビ
ット線つまり1つのメインビット線及び1つのサブビッ
ト線の間に接続され且つ1つのワード線によって制御さ
れる浮遊ゲート形不揮発性メモリセルQm1、Qm2、…が
設けられている。たとえば、メモリセルQm3は、メイン
ビット線MBL2 とのサブビット線SBL2との間に接
続され、ワード線WLi1に制御される。メモリセル
Qm1、Qm2、…のアクセスのためには、サブビット線を
メインビット線に接続される必要がある。このために、
セレクタトランジスタQS1、QS2、QS1'、QS2' …が
設けられ、これらを制御するセレクタ線SELi1、SE
Li2、SELi1'、SELi2' が設けられている。In FIG. 8, the memory cell array has a plurality of array segments SEG i-1 , SEG i , SEG i + 1 ...
Are divided into a plurality of array segments SE
Main bit lines MBL 1 , MBL 2 , ... Are provided in common for G i-1 , SEG i , SEG i + 1 . An array segment such as SEG i has a plurality of sub-bit lines SB.
L i1 , SBL i2 , ... Are provided, and these sub bit lines SBL i1 , SBL i2 ,.
It exists between L 1 and MBL 2 . That is, the sub-bit lines SBL i1 , SBL i2 of each array segment SEG i ,
The number of main bit lines MBL 1 , MBL 2 , ... Is almost the same. Further, each array segment SEG i is provided with a plurality of word lines WL i1 , WL i2 , ..., WL i32 . In each array segment SEG i , floating gate type nonvolatile memory cells Q m1 , Q m2 connected between two bit lines, that is, one main bit line and one sub bit line and controlled by one word line, ... is provided. For example, the memory cell Q m3 is connected between the main bit line MBL 2 and the sub bit line SBL 2, and is controlled by the word line WL i1 . For accessing the memory cells Q m1 , Q m2 , ..., It is necessary to connect the sub bit lines to the main bit lines. For this,
Selector transistors Q S1 , Q S2 , Q S1 ', Q S2 ' ... Are provided, and selector lines SEL i1 and SE for controlling them are provided.
L i2 , SEL i1 ′ and SEL i2 ′ are provided.
【0005】図8の回路動作を説明する。たとえば、メ
モリセルQm1の読出し動作を行うためには、アレイセグ
メントSEGi のセレクタ線SELi1、SELi1' を5
Vにし、アレイセグメントSEGi のセレクタ線SEL
i2、SELi2' 及び他のアレイセグメントのセレクタ線
を0Vにする。この結果、セレクトトランジスタQS1、
QS2、QS1'、QS2' がオンとなり、他のセレクトトラ
ンジスタがオフとなる。また、ワード線WLi1を5Vに
し且つ他のワード線を0Vにする。さらに、メインビッ
ト線MBL1 を2Vにし且つメインビット線MBL2 を
0Vにする。この結果、メインビット線MBL1 、メモ
リセルQm1、サブビット線SBLi1、セレクトトランジ
スタQS1、QS1'、メインビット線MBL2 の電流パス
のみが存在することになり、この電流パスに流れる電流
の有無によりメモリセルQm1の情報を読出すことができ
る。書き込み動作時にも、読出し動作時と同様の選択動
作を行うが、印加される電圧が高い。たとえば、選択セ
レクタ線SELi1、SELi1' の電圧は12Vにし、選
択ワード線WL1 の電圧は12Vにし、選択メインビッ
ト線MBL1 の電圧は7Vにする。これにより、チャネ
ル電流を流して浮遊ゲートへのオットエレクトロンの注
入により書き込みを行う。The operation of the circuit shown in FIG. 8 will be described. For example, in order to perform the read operation of the memory cell Q m1 , the selector lines SEL i1 and SEL i1 'of the array segment SEG i are set to 5 times.
V, and the selector line SEL of the array segment SEG i
The selector lines of i2 , SEL i2 'and other array segments are set to 0V. As a result, the select transistor Q S1 ,
Q S2 , Q S1 'and Q S2 ' are turned on and the other select transistors are turned off. Further, the word line WL i1 is set to 5V and the other word lines are set to 0V. Further, the main bit line MBL 1 is set to 2V and the main bit line MBL 2 is set to 0V. As a result, only the current path of the main bit line MBL 1 , the memory cell Q m1 , the sub bit line SBL i1 , the select transistors Q S1 , Q S1 ', and the main bit line MBL 2 exists, and the current flowing through this current path. Information in the memory cell Q m1 can be read depending on the presence or absence of. In the write operation, the same selection operation as in the read operation is performed, but the applied voltage is high. For example, the voltage of the selected selector lines SEL i1 and SEL i1 ′ is set to 12V, the voltage of the selected word line WL 1 is set to 12V, and the voltage of the selected main bit line MBL 1 is set to 7V. As a result, a channel current is made to flow and otto electrons are injected into the floating gate to perform writing.
【0006】次に、他の従来の仮想接地形半導体記憶装
置を図9を参照して説明する(参照:特開平2−241
060号公報)。図9においても、メインビット線MB
L1 、MBL2 、…はアレイセグメントSEGi-1、S
EGi、SEGi+1 …に共通に設けられ、サブビット線
SBLi1、SBLi2、…は各アレイセグメントSEG
i-1、SEGi、SEGi+1 …に設けられている。しか
し、メモリセルQm1、Qm2、…は、2 つの隣接するサブ
ビット線間に接続され、メインビット線MBL1 、MB
L2 、…に直接接続されていない。Next, another conventional virtual ground type semiconductor memory device will be described with reference to FIG. 9 (see Japanese Patent Laid-Open No. 2-241).
No. 060 publication). Also in FIG. 9, the main bit line MB
L 1 , MBL 2 , ... Are array segments SEG i-1 , S
EG i , SEG i + 1 are commonly provided, and the sub-bit lines SBL i1 , SBL i2 , ... Are provided in each array segment SEG.
i−1 , SEG i , SEG i + 1 ... However, the memory cells Q m1 , Q m2 , ... Are connected between two adjacent sub-bit lines, and the main bit lines MBL 1 , MB
Not directly connected to L 2 , ...
【0007】図9の回路動作を説明する。たとえば、メ
モリセルQm1の読出し動作を行うためには、アレイセグ
メントSEGi のセレクタ線SELi を5Vにし、他の
アレイセグメントのセレクタ線を0Vにする。この結
果、アレイセグメントSEGi のセレクトトランジスタ
QS1、QS2、…はオンとなり、他のアレイセグメントの
セレクトのセレクトトランジスタはオフとなる。また、
ワード線WLi1を5Vにし且つ他のワード線を0Vにす
る。さらに、メインビット線MBL1 を2Vにし且つメ
インビット線MBL2を0Vにする。この結果、メイン
ビット線MBL1 、セレクトトランジスタQS1、サブビ
ット線SBLi1、メモリセルQm1、サブビット線SBL
i2、セレクトトランジスタQS2、メインビット線MBL
2 の電流パスのみが存在することになり、この電流パス
に流れる電流の有無によりメモリセルQm1の情報を読出
すことができる。書き込み動作時にも、読出し動作時と
同様の選択動作を行うが、印加される電圧が高い。たと
えば、選択セレクタ線SELi の電圧は12Vにし、選
択ワード線WL1 の電圧は12Vにし、選択メインビッ
ト線MBL1 の電圧は7Vにする。これにより、チャネ
ル電流を流して浮遊ゲートへのオットエレクトロンの注
入により書き込みを行う。The circuit operation of FIG. 9 will be described. For example, in order to perform the read operation of the memory cell Q m1 , the selector line SEL i of the array segment SEG i is set to 5V and the selector lines of the other array segments are set to 0V. As a result, the select transistors Q S1 , Q S2 , ... Of the array segment SEG i are turned on, and the select transistors of the other array segment select are turned off. Also,
The word line WL i1 is set to 5V and the other word lines are set to 0V. Further, the main bit line MBL 1 is set to 2V and the main bit line MBL 2 is set to 0V. As a result, the main bit line MBL 1 , the select transistor Q S1 , the sub bit line SBL i1 , the memory cell Q m1 , and the sub bit line SBL.
i2 , select transistor Q S2 , main bit line MBL
Since there are only two current paths, the information in the memory cell Q m1 can be read depending on the presence / absence of a current flowing in this current path. In the write operation, the same selection operation as in the read operation is performed, but the applied voltage is high. For example, the voltage of the selected selector line SEL i is 12V, the voltage of the selected word line WL 1 is 12V, and the voltage of the selected main bit line MBL 1 is 7V. As a result, a channel current is made to flow and otto electrons are injected into the floating gate to perform writing.
【0008】[0008]
【発明が解決しようとする課題】上述の図8に示す従来
の仮想接地形半導体記憶装置においては、メインビット
線のピッチは列方向の2メモリセル当たり1個であり、
高集積度の点で有利であるが、メモリセルQm1、Qm2、
…のドレイン(もしくはソース)がメインビット線に直
接接続されており、この結果、非選択アレイセグメント
においても、書き込み時には、メモリセルのドレインに
高電圧が印加され、従って、この電圧ストレスのために
書き込まれたデータが消去されるというプログラムディ
スターブ現象を招くという課題がある。これは特にメモ
リセルの浮遊ゲート電極下の絶縁層が薄い場合に顕著で
ある。また、上述の図9に示す従来の仮想接地形半導体
記憶装置においては、メモリセルがメインビット線に直
接接続されていないのでプログラムディスターブ現象を
招きにくいという利点があるが、メインビット線のピッ
チは列方向の1メモリセル当たり1個であり、集積度が
低下するという課題がある。また、いずれの従来の仮想
接地形半導体記憶装置においても、紫外線照射による消
去可能であるが、電気的消去が不可能であり、従って、
高価な窓付きパッケージ内に組み立てなければ製造コス
トの点で不利である。In the conventional virtual ground type semiconductor memory device shown in FIG. 8, the main bit line pitch is one for every two memory cells in the column direction.
Although advantageous in terms of high integration, the memory cells Q m1 , Q m2 ,
The drain (or source) of ... Is directly connected to the main bit line, and as a result, even in the non-selected array segment, a high voltage is applied to the drain of the memory cell at the time of writing, and therefore due to this voltage stress. There is a problem of causing a program disturb phenomenon in which written data is erased. This is particularly remarkable when the insulating layer below the floating gate electrode of the memory cell is thin. Further, in the conventional virtual ground type semiconductor memory device shown in FIG. 9 described above, since the memory cells are not directly connected to the main bit lines, there is an advantage that the program disturb phenomenon is less likely to occur, but the pitch of the main bit lines is Since one memory cell is arranged in the column direction, there is a problem that the degree of integration is reduced. Further, in any of the conventional virtual ground type semiconductor memory devices, it is possible to erase by ultraviolet irradiation, but it is impossible to electrically erase, and therefore,
It is disadvantageous in terms of manufacturing cost unless it is assembled in an expensive window package.
【0009】従って、本発明の目的は、プログラムディ
スターブ現象を防止し且つ高集積度の仮想接地形半導体
記憶装置を提供することにある。他の目的は、電気的消
去可能な仮想接地形半導体記憶装置を提供することにあ
る。Therefore, it is an object of the present invention to provide a virtual ground type semiconductor memory device which prevents the program disturb phenomenon and has a high degree of integration. Another object is to provide an electrically erasable virtual ground type semiconductor memory device.
【0010】[0010]
【課題を解決するための手段】上述の課題を解決するた
めに本発明は、メモリセルアレイが複数のアレイセグメ
ントに分割された仮想接地形半導体記憶装置において、
各アレイセグメントに共通して設けられた複数のメイン
ビット線を設ける。また、各アレイセグメントは、複数
のワード線と、複数のサブビット線と、各々が複数のサ
ブビット線のうち隣接する2つのサブビット線間に接続
され、複数のワード線の1つによって制御される複数の
浮遊ゲート形不揮発性メモリセルと、複数のサブビット
線のうち第(2n−1)番目及び第2n番目サブビット
線(n=1、2、…)を複数のメインビット線のうちの
第n番目のメインビット線に接続する第1のセレクタ手
段と、複数のサブビット線のうち第2n番目及び第2n
+1番目サブビット線を複数のメインビット線のうちの
第n番目のメインビット線に接続する第2のセレクタ手
段とを備えている。In order to solve the above problems, the present invention provides a virtual ground type semiconductor memory device in which a memory cell array is divided into a plurality of array segments.
A plurality of main bit lines provided in common to each array segment are provided. Each array segment is connected to a plurality of word lines, a plurality of sub-bit lines, and two sub-bit lines adjacent to each other among the plurality of sub-bit lines, and is controlled by one of the plurality of word lines. Floating gate type nonvolatile memory cell and the (2n-1) th and 2nth subbit lines (n = 1, 2, ...) Of the plurality of subbit lines are the nth of the plurality of main bit lines. Of the plurality of sub-bit lines, the first selector means connected to the main bit line of the
Second selector means for connecting the + 1st sub bit line to the nth main bit line of the plurality of main bit lines.
【0011】[0011]
【作用】上述の手段によれば、メモリセルでメインビッ
ト線に直接接続されているものはない。また、メインビ
ット線のピッチは列方向の2メモリセル当たり1個とな
る。According to the above means, no memory cell is directly connected to the main bit line. Further, the pitch of the main bit lines is one for every two memory cells in the column direction.
【0012】[0012]
【実施例】図1は本発明に係る仮想接地形半導体記憶装
置の第1の実施例を示す回路図である。図1において
は、メインビット線MBL1 、MBL2 、…のピッチが
列方向の2メモリセル当たり1個である点が図8の従来
例の場合と同じであり、また、メモリセルQm1、Qm2、
…がメインビット線MBL1 、MBL2 、…に直接接続
されていない点が図9の従来例と同一であり、従って、
図1の仮想接地形半導体記憶装置は、図8の従来例にお
ける高集積化の利点と図9の従来例におけるプログラム
ディスターブ現象を防止できるという利点とを有してい
る。図1におけるメモリセルQm1、Qm2、…は、図9に
示す従来例と同様に、サブビット線SBLi1、SB
Li2、…のうち隣接する2つのサブビット線間に接続さ
れ、且つワード線WLi1、WLi2、…のうち1つのワー
ド線によって制御される。1 is a circuit diagram showing a first embodiment of a virtual ground type semiconductor memory device according to the present invention. 1 is the same as in the conventional example of FIG. 8 in that the pitch of the main bit lines MBL 1 , MBL 2 , ... Is one for every two memory cells in the column direction, and the memory cells Q m1 , Q m2 ,
Is not directly connected to the main bit lines MBL 1 , MBL 2 , ... Is the same as the conventional example of FIG.
The virtual ground type semiconductor memory device of FIG. 1 has an advantage of high integration in the conventional example of FIG. 8 and an advantage of preventing the program disturb phenomenon in the conventional example of FIG. The memory cells Q m1 , Q m2 , ... In FIG. 1 have sub-bit lines SBL i1 , SB similarly to the conventional example shown in FIG.
Of L i2 , ... Connected between two adjacent sub-bit lines and controlled by one of the word lines WL i1 , WL i2 ,.
【0013】セレクトトランジスタQS1、QS2、…はメ
インビット線MBL1 、MBL2 、…とサブビット線S
BLi1、SBLi2、…とを接続するものであって、セレ
クト信号SELi0によって制御される。すなわち、セレ
クト信号SELi0がアクティブ(ハイレベル)となる
と、メインビット線MBL1 はサブビット線SBLi1、
SBLi2に接続され、メインビット線MBL2 はサブビ
ット線SBLi3、SBLi4に接続される。一般的に、第
n番目のメインビット線MBLn は第(2n−1)番
目、第2n番目のサブビット線SBL2n-1、SBL2nに
接続される。ただし、n=1、2、3、…なる自然数で
ある。また、セレクトトランジスタQS1、QS2、…はメ
インビット線MBL1 、MBL2 、…とサブビット線S
BLi1、SBLi2、…とを接続するものであって、セレ
クト信号SELi0によって制御される。すなわち、セレ
クト信号SELi0がアクティブ(ハイレベル)となる
と、メインビット線MBL1 はサブビット線SBLi1、
SBLi2に接続され、メインビット線MBL2 はサブビ
ット線SBLi3、SBLi4に接続される。一般的に、第
n番目のメインビット線MBLn は第(2n−1)番
目、第2n番目のサブビット線SBL2n-1、SBL2nに
接続される。ただし、n=1、2、3、…なる自然数で
ある。The select transistors Q S1 , Q S2 , ... Include main bit lines MBL 1 , MBL 2 ,.
BL i1 , SBL i2 , ... Are connected and controlled by the select signal SEL i0 . That is, when the select signal SEL i0 becomes active (high level), the main bit line MBL 1 becomes the sub bit line SBL i1 ,
The main bit line MBL 2 is connected to SBL i2 , and the main bit line MBL 2 is connected to sub-bit lines SBL i3 and SBL i4 . In general, the n-th main bit line MBL n the (2n-1) -th, is connected to the 2n-th sub-bit line SBL 2n-1, SBL 2n. However, it is a natural number such that n = 1, 2, 3, ... The select transistors Q S1 , Q S2 , ... Are connected to the main bit lines MBL 1 , MBL 2 ,.
BL i1 , SBL i2 , ... Are connected and controlled by the select signal SEL i0 . That is, when the select signal SEL i0 becomes active (high level), the main bit line MBL 1 becomes the sub bit line SBL i1 ,
The main bit line MBL 2 is connected to SBL i2 , and the main bit line MBL 2 is connected to sub-bit lines SBL i3 and SBL i4 . In general, the n-th main bit line MBL n the (2n-1) -th, is connected to the 2n-th sub-bit line SBL 2n-1, SBL 2n. However, it is a natural number such that n = 1, 2, 3, ...
【0014】また、セレクトトランジスタQS1'、
QS2'、…もメインビット線MBL1 、MBL2 、…と
サブビット線SBLi1、SBLi2、…とを接続するもの
であって、セレクト信号SELi1によって制御される。
すなわち、セレクト信号SELi1がアクティブ(ハイレ
ベル)となると、メインビット線MBL1 はサブビット
線SBLi2、SBLi3に接続され、メインビット線MB
Lはサブビット線SBLi4、SBLi5に接続される。一
般的に、第n番目のメインビット線MBLn は第2n番
目、第(2n+1)番目のサブビット線SBL2n、SB
L2n+1に接続される。ただし、n=1、2、3、…なる
自然数である。The select transistor Q S1 ',
Q S2 ', ... even main bit line MBL 1, MBL 2, ... and the sub-bit line SBL i1, SBL i2, be one that connects ... and is controlled by the select signal SEL i1.
That is, when the select signal SEL i1 becomes active (high level), the main bit line MBL 1 is connected to the sub bit lines SBL i2 and SBL i3 , and the main bit line MB
L is connected to the sub bit lines SBL i4 and SBL i5 . Generally, the nth main bit line MBL n is the 2nth and (2n + 1) th sub bit lines SBL 2n and SB.
It is connected to L 2n + 1 . However, it is a natural number such that n = 1, 2, 3, ...
【0015】また、メモリセルQm1、Qm2、…の基板電
極及びセレクトトランジスタの基板電極は基板バイアス
線VBBに接続されている。The substrate electrodes of the memory cells Q m1 , Q m2 , ... And the substrate electrodes of the select transistors are connected to the substrate bias line V BB .
【0016】図1の読出し動作を図2、図3を参照して
説明する。たとえば、アレイセグメントSEGi のメモ
リセルQm2を読み出す場合は図2に示される。この場
合、メモリセルQm2の制御ゲートに接続されているワー
ド線WLi1を5Vにし、他のワード線を0Vにする。こ
れは図示しない各アレイセグメントたとえばSEGi 毎
に設けられてXデコーダによって行う。また、アレイセ
グメントSEGi のセレクト線SELi0を5Vにし、ア
レイセグメントSEGi のセレクト線SELi1及び他の
アレイセグメントのセレクト線を0Vにする。これは図
示しない各アレイセグメントたとえばSEGi 毎にイネ
ーブルされ、Yアドレスの1ビットを受けるデコーダに
よって行われる。さらに、メインビット線MBL1 を0
Vにし、メインビット線MBL2 を1Vにする。この場
合、非選択メインビット線の電圧は近接の選択メインビ
ット線の電圧と同一もしくはオープン状態にする。たと
えば、選択メインビットMBL1 の左側のメインビット
線(この場合、存在しないが、存在する仮定)の電圧は
選択メインビット線MBL1 の電圧0Vもしくはオープ
ンとし、また、選択メインビットMBL2 の右側のメイ
ンビット線MBL3 、MBL4 、…の電圧は選択メイン
ビット線MBL2 の電圧1Vもしくはオープンとする。
これは図示しないYデコーダにより行う。これにより、
ワード線は選択されているが、ビット線が非選択状態で
ある半選択メモリセルのソースドレイン間電位が0もし
くはオープンとなるので、半選択メモリセルによるリー
ク電流を防止できる。この結果、メインビット線MBL
2 、セレクトトランジスタQS3、サブビット線SB
Li3、メモリセルQm2、サブビット線SBLi2、セレク
トトランジスタQS2、メインビット線MBL1 の電流パ
スのみ存在することにより、この電流パスに電流の有無
によりメモリセルQm2の情報を読み出すことができる。
すなわち、メモリセルQm2の浮遊ゲートに電子が書き込
まれてそのしきい値電圧がたとえば5V以上であれば上
記電流は流れず、逆に、メモリセルQm2の浮遊ゲートに
電子はなく消去状態であればそのしきい値電圧は5V未
満となって上記電流は流れる。このような電流の有無は
図示しないセンスアンプによって検出される。なお、図
2においては、基板バイアス線VBBの電圧は0Vであ
る。The read operation of FIG. 1 will be described with reference to FIGS. For example, the case of reading the memory cell Q m2 of the array segment SEG i is shown in FIG. In this case, the word line WL i1 connected to the control gate of the memory cell Q m2 is set to 5V and the other word lines are set to 0V. This is performed by an X decoder provided for each array segment (not shown), for example, SEG i . Further, the select line SEL i0 of the array segment SEG i is set to 5V, and the select line SEL i1 of the array segment SEG i and the select lines of other array segments are set to 0V. This is performed by a decoder which is enabled for each array segment (not shown), for example, SEG i , and receives 1 bit of the Y address. Further, the main bit line MBL 1 is set to 0.
V, and the main bit line MBL 2 is set to 1V. In this case, the voltage of the non-selected main bit line is set to be the same as or open to the voltage of the adjacent selected main bit line. For example, the voltage of the main bit line on the left side of the selected main bit MBL 1 (in this case, it is assumed that the main bit line does not exist, but exists) is set to 0V or the open voltage of the selected main bit line MBL 1 , and the right side of the selected main bit MBL 2 . The voltage of the main bit lines MBL 3 , MBL 4 , ... Is set to the voltage 1V of the selected main bit line MBL 2 or open.
This is performed by a Y decoder (not shown). This allows
Although the word line is selected, the source-drain potential of the half-selected memory cell in which the bit line is in the non-selected state becomes 0 or open, so that the leak current due to the half-selected memory cell can be prevented. As a result, the main bit line MBL
2 , select transistor Q S3 , sub bit line SB
Since only the current path of L i3 , the memory cell Q m2 , the sub bit line SBL i2 , the select transistor Q S2 , and the main bit line MBL 1 exists, the information of the memory cell Q m2 can be read depending on the presence / absence of current in this current path. it can.
That is, if the threshold voltage electrons are written in the floating gate of the memory cell Q m @ 2, for example, 5V or the current does not flow, on the contrary, the floating gate of the memory cell Q m @ 2 electrons in an erase state without If so, the threshold voltage becomes less than 5 V and the current flows. The presence or absence of such a current is detected by a sense amplifier (not shown). In addition, in FIG. 2, the voltage of the substrate bias line V BB is 0V.
【0017】また、アレイセグメントSEGi のメモリ
セルQm3を読み出す場合は図3に示される。この場合、
メモリセルQm3の制御ゲートに接続されているワード線
WL i1を5Vにし、他のワード線を0Vにする。また、
アレイセグメントSEGi のセレクト線SELi1を5V
にし、アレイセグメントSEGi のセレクト線SELi0
及び他のアレイセグメントのセレクト線を0Vにする。
さらに、メインビット線MBL1 を0Vにし、メインビ
ット線MBL2 を1Vにする。この場合も、非選択メイ
ンビット線の電圧は近接の選択メインビット線の電圧と
同一もしくはオープン状態にする。これにより、ワード
線は選択されているが、ビット線が非選択状態である半
選択メモリセルのソースドレイン間電位が0もしくはオ
ープンとなるので、半選択メモリセルによるリーク電流
を防止できる。この結果、メインビット線MBL2 、セ
レクトトランジスタQS3、サブビット線SBLi4、メモ
リセルQm3、サブビット線SBLi3、セレクトトランジ
スタQS2、メインビット線MBL1 の電流パスのみ存在
することにより、この電流パスに電流の有無によりメモ
リセルQm3の情報を読み出すことができる。なお、図3
において、基板バイアス線VBBの電圧は0Vである。The array segment SEGiMemory of
Cell Qm3Is read out as shown in FIG. in this case,
Memory cell Qm3Word line connected to the control gate of
WL i1To 5V and the other word lines to 0V. Also,
Array segment SEGiSelect line SELi1To 5V
And the array segment SEGiSelect line SELi0
And the select lines of other array segments are set to 0V.
Furthermore, the main bit line MBL1To 0V,
Line MBL2To 1V. In this case as well, non-selected
The voltage on the bit line and the voltage on the selected main bit line
Set to the same or open state. This makes the word
The line is selected, but the bit line is not selected.
The source-drain potential of the selected memory cell is 0 or
Since it becomes a bun, the leakage current due to the half-selected memory cell
Can be prevented. As a result, the main bit line MBL2,
Rect transistor QS3, Sub bit line SBLi4, Notes
Resel Qm3, Sub bit line SBLi3, Select transition
Star QS2, Main bit line MBL1Only current path exists
By doing this, the memory is
Resel Qm3Information can be read. Note that FIG.
At the substrate bias line VBBIs 0V.
【0018】図1の書き込み(プログラム)動作を図
4、図5を参照して説明する。なお、選択方法は基本的
に読み出し動作の場合と同一である。たとえば、アレイ
セグメントSEGi のメモリセルQm2を書き込む場合は
図4に示される。この場合、メモリセルQm2の制御ゲー
トに接続されているワード線WLi1を12Vにし、他の
ワード線を0Vにする。これは図示しない各アレイセグ
メントたとえばSEGi 毎に設けられてXデコーダによ
って行う。また、アレイセグメントSEGi のセレクト
線SELi0を12Vにし、アレイセグメントSEGi の
セレクト線SELi1及び他のアレイセグメントのセレク
ト線を0Vにする。これは図示しない各アレイセグメン
トたとえばSEGi 毎にイネーブルされ、Yアドレスの
1ビットを受けるデコーダによって行われる。さらに、
メインビット線MBL1 を0Vにし、メインビット線M
BL2 を6Vにする。この場合も、非選択メインビット
線の電圧は近接の選択メインビット線の電圧と同一もし
くはオープン状態にする。たとえば、選択メインビット
MBL1 の左側のメインビット線(この場合、存在しな
いが、存在する仮定)の電圧は選択メインビット線MB
L1 の電圧0Vもしくはオープンとし、また、選択メイ
ンビットMBL2 の右側のメインビット線MBL3 、M
BL4 、…の電圧は選択メインビット線MBL2 の電圧
6Vもしくはオープンとする。これは図示しないYデコ
ーダにより行う。これにより、ワード線は選択されてい
るが、ビット線が非選択状態である半選択メモリセルの
ソースドレイン間電位が0もしくはオープンとなるの
で、半選択メモリセルによるリーク電流を防止できる。
この結果、メインビット線MBL2 、セレクトトランジ
スタQS3、サブビット線SBLi3、メモリセルQm2、サ
ブビット線SBLi2、セレクトトランジスタQS2、メイ
ンビット線MBL1 の電流パスのみ存在することによ
り、この電流パスにチャネル電流が流れてメモリセルQ
m2がプログラムされることになる。なお、図4において
は、基板バイアス線VBBの電圧は0Vもしくは−2Vで
ある。The write (program) operation of FIG. 1 will be described with reference to FIGS. The selection method is basically the same as that in the read operation. For example, the case of writing the memory cell Q m2 of the array segment SEG i is shown in FIG. In this case, the word line WL i1 connected to the control gate of the memory cell Q m2 is set to 12V and the other word lines are set to 0V. This is performed by an X decoder provided for each array segment (not shown), for example, SEG i . Further, the select line SEL i0 of the array segment SEG i is set to 12V, and the select line SEL i1 of the array segment SEG i and the select lines of other array segments are set to 0V. This is performed by a decoder which is enabled for each array segment (not shown), for example, SEG i , and receives 1 bit of the Y address. further,
The main bit line MBL 1 is set to 0V and the main bit line M
Set BL 2 to 6V. In this case as well, the voltage of the non-selected main bit line is set to be the same as or open to the voltage of the adjacent selected main bit line. For example, the voltage of the main bit line on the left side of the selected main bit MBL 1 (in this case, it does not exist, but it is assumed that it exists) is the selected main bit line MB.
The voltage of L 1 is set to 0 V or opened, and the main bit lines MBL 3 and MBL on the right side of the selected main bit MBL 2 are set.
BL 4, is ... voltage and the voltage 6V or open the selected main bit line MBL 2. This is performed by a Y decoder (not shown). As a result, the potential between the source and drain of the half-selected memory cell in which the word line is selected but the bit line is in the non-selected state becomes 0 or open, so that the leak current due to the half-selected memory cell can be prevented.
As a result, since only the current path of the main bit line MBL 2 , the select transistor Q S3 , the sub bit line SBL i3 , the memory cell Q m2 , the sub bit line SBL i2 , the select transistor Q S2 , and the main bit line MBL 1 exists, this current Channel current flows in the path and memory cell Q
m2 will be programmed. In addition, in FIG. 4, the voltage of the substrate bias line V BB is 0V or −2V.
【0019】また、アレイセグメントSEGi のメモリ
セルQm3を書き込む場合は図5に示される。この場合、
メモリセルQm3の制御ゲートに接続されているワード線
WLi1を12Vにし、他のワード線を0Vにする。ま
た、アレイセグメントSEGiのセレクト線SELi1を
12Vにし、アレイセグメントSEGi のセレクト線S
ELi0及び他のアレイセグメントのセレクト線を0Vに
する。さらに、メインビット線MBL1 を0Vにし、メ
インビット線MBL2 を6Vにする。この場合も、非選
択メインビット線の電圧は近接の選択メインビット線の
電圧と同一もしくはオープン状態にする。これにより、
ワード線は選択されているが、ビット線が非選択状態で
ある半選択メモリセルのソースドレイン間電位が0もし
くはオープンとなるので、半選択メモリセルによるリー
ク電流を防止できる。この結果、メインビット線MBL
2 、セレクトトランジスタQS3、サブビット線SB
Li4、メモリセルQm3、サブビット線SBLi3、セレク
トトランジスタQS2、メインビット線MBL1 の電流パ
スのみ存在することにより、この電流パスにチャネル電
流が流れてメモリセルQm3がプログラムされることにな
る。なお、図5において、基板バイアス線VBBの電圧は
0Vもしくは−2Vである。FIG. 5 shows the case of writing the memory cell Q m3 of the array segment SEG i . in this case,
The word line WL i1 connected to the control gate of the memory cell Q m3 is set to 12V, and the other word lines are set to 0V. Further, the select line SEL i1 array segment SEG i to 12V, the select line S of the array segment SEG i
The select lines of EL i0 and other array segments are set to 0V. Further, the main bit line MBL 1 is set to 0V and the main bit line MBL 2 is set to 6V. In this case as well, the voltage of the non-selected main bit line is set to be the same as or open to the voltage of the adjacent selected main bit line. This allows
Although the word line is selected, the source-drain potential of the half-selected memory cell in which the bit line is in the non-selected state becomes 0 or open, so that the leak current due to the half-selected memory cell can be prevented. As a result, the main bit line MBL
2 , select transistor Q S3 , sub bit line SB
Since only the current path of L i4 , the memory cell Q m3 , the sub bit line SBL i3 , the select transistor Q S2 , and the main bit line MBL 1 exists, a channel current flows in this current path to program the memory cell Q m3. become. In FIG. 5, the voltage of the substrate bias line V BB is 0V or -2 V.
【0020】図6は書き込み(プログラム)時における
各メモリセルバイアス状態を示す図である。図6の
(A)は、選択アレイセグメント内のメモリセルを示
し、Aは選択メモリセル、B、Cはワード線が選択、サ
ブビット線が非選択の半選択メモリセル、Dはワード線
が非選択、サブビット線が選択の半選択メモリセル、
F、Eは非選択メモリセルである。また、図6の(B)
は非選択アレイセグメント内のメモリセルを示す、Gは
非選択メモリセルである。図6の(C)に示すように、
非選択アレイセグメントの非選択メモリセルG及び選択
アレイセグントの非選択メモリセルFについては、ドレ
インに電圧が印加されていないので、印加電圧ストレス
は小さく、プログラムによる浮遊ゲート蓄積データの変
化つまりプログラムディスターブ現象はほとんど発生し
ない。従って、プログラムディスターブ現象が発生する
可能性が大きいのは、半選択メモリセルB、C、D、及
び非選択メモリセルEであり、いずれも選択アレイセグ
メント内のメモリセルである。このうち、特に、ドレイ
ン電圧が高い(6V)メモリセルC、D、Eはプログラ
ムディスターブ現象が発生し易い。たとえば、浮遊ゲー
ト電極下の絶縁層の厚さが150Å以下の場合に顕著で
ある。さらに、既に書込みが終了した場合のメモリセル
D、Eは、浮遊ゲート内の電子が引き抜かれるバイアス
状態となるために、プログラムディスターブ現象が発生
し易い。いずれにしても、印加電圧ストレス時間はその
アレイセグメントのプログラムセルの数に比例する。従
って、上述のプログラムディスターブ現象がほとんど起
こらないメモリセルF、Gが存在しているので、プログ
ラムディスターブ現象の発生は実質的に低下することに
なる。FIG. 6 is a diagram showing a bias state of each memory cell at the time of writing (programming). FIG. 6A shows a memory cell in the selected array segment, where A is the selected memory cell, B and C are the half-selected memory cells in which the word line is selected and the sub-bit line is unselected, and D is the word line in non-selected. Selected, semi-selected memory cell with sub-bit line selected,
F and E are non-selected memory cells. Also, FIG. 6 (B)
Indicates a memory cell in an unselected array segment, and G is an unselected memory cell. As shown in FIG. 6C,
Since no voltage is applied to the drains of the unselected memory cells G of the unselected array segment and the unselected memory cells F of the selected array segment, the applied voltage stress is small and the change in the floating gate accumulated data due to the program, that is, the program disturb phenomenon. Rarely occurs. Therefore, it is highly likely that the program disturb phenomenon will occur in the half-selected memory cells B, C, D and the non-selected memory cells E, all of which are memory cells in the selected array segment. Among them, the memory cells C, D, and E having a high drain voltage (6 V) are particularly prone to the program disturb phenomenon. For example, it is remarkable when the thickness of the insulating layer under the floating gate electrode is 150 Å or less. Further, since the memory cells D and E which have already been written are in a bias state in which electrons in the floating gate are extracted, the program disturb phenomenon easily occurs. In any case, the applied voltage stress time is proportional to the number of programmed cells in the array segment. Therefore, since the memory cells F and G in which the above program disturb phenomenon hardly occurs are present, the occurrence of the program disturb phenomenon is substantially reduced.
【0021】図1の消去動作を図7を参照して説明す
る。消去動作はアレイセグメント単位で一括的に行う。
たとえば、アレイセグメントSEGi のメモリセルの消
去動作を行う場合、アレイセグメントSEGi のすべて
のワード線WLi1、WLi2…、WLi32 を−13Vの負
の高電圧にし、他のアレイセグメントのワード線は0V
とする。また、いずれのアレイセグメントのセレクト信
号SELi0、SELi1を0Vにし、また、メインビット
線MBL1 、MBL2 、…をオープンにする。さらに、
基板バイアス線VBBを5Vにする。この結果、選択アレ
イセグメントSEGi 内のメモリセルでは、浮遊ゲート
電極と基板との間で電場が強くなる。この場合、浮遊ゲ
ード電極下の絶縁膜の厚さをたとえば100Å程度の薄
膜にすれば、その電場はF−Nトンネル現象を十分起こ
すだけの強さになり、従って、浮遊ゲート電極より電子
の放出が起き消去できる。なお、一括消去のために、消
去前にセルしきい値を高電圧にそろえるためあらかじめ
プログラムした後に消去を行うことが必要である。な
お、非選択アレイセグメントにおいても、基板バイアス
線VBBより基板に5Vが印加されるが、ワード線の電圧
が0Vと低く浮遊ゲート電極基板間の電場が小さく、消
去は起きない。The erase operation of FIG. 1 will be described with reference to FIG. The erase operation is collectively performed in array segment units.
For example, when performing an erase operation of the memory cell array segment SEG i, all the word lines WL i1, WL i2 ... of array segment SEG i, the WL i32 to negative high voltage -13 V, the other array segment word The line is 0V
And Further, the select signals SEL i0 and SEL i1 of any of the array segments are set to 0 V, and the main bit lines MBL 1 , MBL 2 , ... Are opened. further,
The substrate bias line V BB is set to 5V. As a result, in the memory cell in the selected array segment SEG i , the electric field becomes strong between the floating gate electrode and the substrate. In this case, if the thickness of the insulating film under the floating gate electrode is set to a thin film of, for example, about 100 Å, the electric field becomes strong enough to cause the FN tunnel phenomenon, so that the electrons are emitted from the floating gate electrode. Can occur and can be erased. It is necessary to perform erasing after programming in advance in order to adjust the cell threshold voltage to a high voltage before erasing for collective erasing. Even in the non-selected array segment, 5 V is applied to the substrate from the substrate bias line V BB , but the voltage of the word line is as low as 0 V and the electric field between the floating gate electrode substrates is small, so that erasing does not occur.
【0022】[0022]
【発明の効果】以上説明したように本発明によれば、メ
インビット線を減少させた分、高集積化が可能であり、
しかも、メモリセルをメインビット線に直接接続してい
ないので、非選択アレイセグメントのメモリセルのプロ
グラムディスターブ現象を防止できる。また、本発明に
よれば、仮想接地形半導体記憶装置の電気的消去が可能
となった。As described above, according to the present invention, the number of main bit lines can be reduced, so that high integration can be achieved.
Moreover, since the memory cell is not directly connected to the main bit line, the program disturb phenomenon of the memory cell in the non-selected array segment can be prevented. Further, according to the present invention, it is possible to electrically erase the virtual ground type semiconductor memory device.
【図1】本発明に係る仮想接地形半導体記憶装置の一実
施例を示す回路図である。FIG. 1 is a circuit diagram showing an embodiment of a virtual ground type semiconductor memory device according to the present invention.
【図2】図1の読み出し動作を説明する回路図である。FIG. 2 is a circuit diagram illustrating a read operation of FIG.
【図3】図1の読み出し動作を説明する回路図である。FIG. 3 is a circuit diagram illustrating a read operation of FIG.
【図4】図1の書き込み動作を説明する回路図である。FIG. 4 is a circuit diagram illustrating the write operation of FIG.
【図5】図1の書き込み動作を説明する回路図である。5 is a circuit diagram illustrating the write operation of FIG. 1. FIG.
【図6】図1の書き込み時のメモリセルのバイアス状態
を示す図である。6 is a diagram showing a bias state of the memory cell at the time of writing in FIG. 1. FIG.
【図7】図1の消去動作を説明する回路図である。FIG. 7 is a circuit diagram illustrating the erase operation of FIG.
【図8】従来の仮想接地形半導体記憶装置を示す回路図
である。FIG. 8 is a circuit diagram showing a conventional virtual ground type semiconductor memory device.
【図9】従来の仮想接地形半導体記憶装置を示す回路図
である。FIG. 9 is a circuit diagram showing a conventional virtual ground type semiconductor memory device.
SEGi-1、SEGi、SEGi+1 …アレイセグメント MBL1、MBL2 …メインビット線 SBLi1、SBLi2…サブビット線 WLi1、WLi2…ワード線 SELi0、SELi1…セレクト線 Qm1、Qm2…メモリセル QS1、QS2、…、QS1'、QS2' …セレクトトランジス
タ VBB…基板バイアス線SEG i-1 , SEG i , SEG i + 1 ... Array segment MBL 1 , MBL 2 ... Main bit lines SBL i1 , SBL i2 ... Sub bit lines WL i1 , WL i2 ... Word lines SEL i0 , SEL i1 ... Select line Q m1 , Q m2 ... Memory cells Q S1 , Q S2 , ..., Q S1 ', Q S2 ' ... Select transistor V BB ... Substrate bias line
Claims (3)
ント(SEGi-1、SEGi、SEGi+1)に分割された仮
想接地形半導体記憶装置において、 前記各アレイセグメントに共通して設けられた複数のメ
インビット線(MBL1、MBL2 …) を具備し、 前記各アレイセグメント(SEGi ) が、 複数のワード線(WLi1、WLi2、…) と、 複数のサブビット線(SBLi1、SBLi2、…) と、 各々が前記複数のサブビット線のうち隣接する2つのサ
ブビット線間に接続され、前記複数のワード線の1つに
よって制御される複数の浮遊ゲート形不揮発性メモリセ
ル(Qm1、Qm2、…) と、 前記複数のサブビット線のうち第(2n−1)番目及び
第2n番目サブビット線(n=1、2、…)を前記複数
のメインビット線のうちの第n番目のメインビット線に
接続する第1のセレクタ手段(SELi1、QS1、QS2、
…) と、 前記複数のサブビット線のうち第2n番目及び第2n+
1番目サブビット線を前記複数のメインビット線のうち
の第n番目のメインビット線に接続する第2のセレクタ
手段(SELi2、QS1'、QS2'、…) と、 を具備することを特徴とする仮想接地形半導体記憶装
置。 1. A virtual ground type semiconductor memory device in which a memory cell array is divided into a plurality of array segments (SEG i-1 , SEG i , SEG i + 1 ) and a plurality of memory cells provided in common to each array segment. Main bit lines (MBL 1 , MBL 2 ...), each array segment (SEG i ) includes a plurality of word lines (WL i1 , WL i2 , ...), and a plurality of sub-bit lines (SBL i1 , SBL i) . i2 , ...) and a plurality of floating gate nonvolatile memory cells (Q m1 which are connected between two adjacent sub-bit lines of the plurality of sub-bit lines and controlled by one of the plurality of word lines). , Q m2 , ...) And the (2n−1) th and 2nth sub-bit lines (n = 1, 2, ...) Of the plurality of sub-bit lines are the n-th of the plurality of main bit lines. of First selector means (SEL i1 , Q S1 , Q S2 , connected to the main bit line,
...), and 2n-th and 2n + th of the plurality of sub-bit lines
Second selector means (SEL i2 , Q S1 ′, Q S2 ′, ...) For connecting the first sub bit line to the nth main bit line of the plurality of main bit lines. A characteristic virtual ground type semiconductor memory device.
電圧(たとえば5Vもしくは12V)を印加し、前記メ
インビット線のうち2つを選択して所定電位差(たとえ
ば1Vもしくは6V)を印加し非選択メインビット線の
電位を該選択されたメインビット線のうちの近いメイン
ビット線の電位と同一もしくはオープンにし、前記第
1、第2のセレクタ手段のうちの1つを選択することに
より、読み出し動作もしくは書き込み動作を行うように
した請求項1に記載の仮想接地形半導体記憶装置。2. One of the word lines is selected and a predetermined voltage (for example, 5V or 12V) is applied, and two of the main bit lines are selected and a predetermined potential difference (for example, 1V or 6V) is applied. Then, the potential of the unselected main bit line is made equal to or open to the potential of the closest main bit line of the selected main bit lines, and one of the first and second selector means is selected. 2. The virtual ground type semiconductor memory device according to claim 1, wherein a read operation or a write operation is performed.
通に接続する基板バイアス線(VBB) を具備し、 前記複数のアレイセグメントの1つのアレイセグメント
のワード線のすべてに所定電圧(たとえば−13V)を
印加し、前記基板バイアス線に所定電圧(たとえば5
V)を印加し、前記第1、第2のセレクタ手段を非選択
にすることより、前記各アレイセグメント毎の電気的消
去動作を行うようにした請求項1に記載の仮想接地形半
導体記憶装置。3. A substrate bias line (V BB ) for commonly connecting substrate electrodes of the memory cells is provided, and a predetermined voltage (for example, − is applied to all word lines of one array segment of the plurality of array segments). 13 V) is applied to apply a predetermined voltage (for example, 5 V) to the substrate bias line.
2. The virtual ground type semiconductor memory device according to claim 1, wherein the electrical erasing operation is performed for each array segment by applying V) and deselecting the first and second selector means. .
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP24036293A JP2565109B2 (en) | 1993-08-31 | 1993-08-31 | Virtual ground type semiconductor memory device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP24036293A JP2565109B2 (en) | 1993-08-31 | 1993-08-31 | Virtual ground type semiconductor memory device |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0773684A JPH0773684A (en) | 1995-03-17 |
JP2565109B2 true JP2565109B2 (en) | 1996-12-18 |
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ID=17058368
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
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