JP2555372B2 - Semiconductor integrated circuit - Google Patents
Semiconductor integrated circuitInfo
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、第1,第２のディジット線に接続されたメモ
リを有し、前記メモリのデータ読出し時に、第1,第２の
ディジット線をプリチャージした後、前記メモリの保持
するデータに基づき、プリチャージした第1,第２のディ
ジット線の論理レベルを変化させて前記メモリのデータ
を読出す半導体集積回路に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention has a memory connected to first and second digit lines, and when reading data from the memory, the first and second digit lines are used. After precharging the data, the semiconductor integrated circuit reads the data in the memory by changing the logic levels of the precharged first and second digit lines based on the data held in the memory.
従来、この種の半導体集積回路は、メモリから読出し
たデータが確定したことを示す確定信号を、第３図に示
すような遅延回路にチップイネーブル信号またはアドレ
ス変化に伴う信号などを入力して得ていた。Conventionally, this kind of semiconductor integrated circuit obtains a decision signal indicating that the data read from the memory is decided by inputting a chip enable signal or a signal associated with an address change to a delay circuit as shown in FIG. Was there.
インバータ21は、チップイネーブル信号あるいはアド
レスの変位検出回路からのアドレス変化に伴う信号であ
る入力信号INを入力し、入力信号INの論理レベルを反転
した出力でコンデンサ23をチャージする。インバータ22
は、コンデンサ23にチャージされた電位に基づき、その
電位の論理レベルを反転した出力でコンデンサ24をチャ
ージし、確定信号である出力信号OUTを出力する。した
がって、入力信号INはインバータ21,22とコンデンサ23,
24とで定まる時間分遅延されて出力信号OUTとして出力
される。The inverter 21 receives the input signal IN which is a signal associated with the address change from the chip enable signal or the address displacement detection circuit, and charges the capacitor 23 with the output obtained by inverting the logic level of the input signal IN. Inverter 22
Charges the capacitor 24 with an output obtained by inverting the logic level of the potential based on the potential charged in the capacitor 23, and outputs an output signal OUT which is a confirmation signal. Therefore, the input signal IN is the inverter 21,22 and the capacitor 23,
It is delayed by the time determined by 24 and output as the output signal OUT.
しかし、確定信号を発生する遅延回路を構成している
トランジスタの能力の違いなどにより、第４図に示され
るように読み出しデータが時刻t1に有効になった後、確
定信号が出力されるまでが時刻t2,t3,t4のように異な
り、さらに、多数あるメモリセルは信号線配線長の違い
などにより各々のデータが読み出し動作を開始してから
読み出されるまでの時間が異なることが、第４図に示さ
れるような差異を大きくする。However, after the read data becomes valid at time t 1 as shown in FIG. 4 due to the difference in the capability of the transistors forming the delay circuit that generates the confirmation signal, until the confirmation signal is output. there differ as time t 2, t 3, t 4 , further that the time until the memory cells in multiple each data due to differences in the signal line wiring length is read from the start of the read operation different , The difference as shown in FIG. 4 is increased.
上述した従来の半導体集積回路は、データ読出しに要
する時間の違いや遅延回路を構成しているトランジスタ
の能力の違いにより、遅延時間に大きな違いを生ぜしめ
るが、確定信号はデータが確定された後発生しなければ
ならないことから例えばトランジスタの能力で調整する
場合第４図（ａ）のようなトランジスタ能力が大きい場
合に合わせて調整することとなり、結果的にトランジス
タ能力が中もしくは小の場合には第４図（ｂ），（ｃ）
のように大きな動作マージンが取られるという欠点があ
る。The conventional semiconductor integrated circuit described above makes a large difference in the delay time due to the difference in the time required to read the data and the capability of the transistor forming the delay circuit. Since it must occur, the adjustment is made according to the case where the transistor ability is large as shown in FIG. 4 (a) when adjusting with the ability of the transistor. As a result, when the transistor ability is medium or small. 4 (b), (c)
As described above, there is a drawback that a large operation margin is taken.
本発明の半導体集積回路は、第１および第２のディジ
ット線と、前記第１および第２のディジット線を充電す
るプリチャージ回路と、前記第１および第２のディジッ
ト線に接続されたメモリセルと、前記第１および第２の
ディジット線間の電位差を増幅し出力する増幅器と、前
記増幅器の出力を受けて遅延した読みだしデータを出力
する手段と、前記第１および第２のディジット線が各々
接続される信号反転手段およびこれら信号反転手段の出
力に接続された論理和ゲートを有して確定信号を発生す
る確定信号発生回路とを備え、前記読みだしデータが有
効になった後で前記確定信号が前記確定信号発生回路か
ら発生されるように構成されていることを特徴とする。A semiconductor integrated circuit according to the present invention includes first and second digit lines, a precharge circuit for charging the first and second digit lines, and a memory cell connected to the first and second digit lines. An amplifier for amplifying and outputting the potential difference between the first and second digit lines, a means for outputting delayed read data by receiving the output of the amplifier, and the first and second digit lines. A deciding signal generating circuit for generating a deciding signal by having signal inverting means connected to each other and an OR gate connected to the outputs of these signal inverting means, and after the read data becomes valid, The decision signal is configured to be generated from the decision signal generating circuit.
増幅されて読出しデータとなる第1,第２のディジット
線の論理レベルから確定信号を発生させるので、第1,第
２のディジット線間の論理レベルの違いが決定する以前
の時間によるバラツキは無視することができ、読出しデ
ータが有効になった後から確定信号を発生させるまでの
時間に対するマージンは極めて少くできる。Since the confirmation signal is generated from the logic levels of the first and second digit lines that are amplified and become read data, the variation due to the time before the difference in the logic level between the first and second digit lines is determined is ignored. The margin for the time from when the read data becomes valid to when the confirmation signal is generated can be made extremely small.
次に、本発明の実施例について図面を参照して説明す
る。Next, embodiments of the present invention will be described with reference to the drawings.
第１図は、本発明の半導体集積回路の一実施例を示す
構成図、第２図は第１図の実施例の動作を示すタイムチ
ャートである。FIG. 1 is a block diagram showing an embodiment of the semiconductor integrated circuit of the present invention, and FIG. 2 is a time chart showing the operation of the embodiment of FIG.
プリチャージ回路11,12は、プリチャージ信号φ１を
入力すると、ディジット線D,をプリチャージする。メ
モリセル２は、活性化信号φ２を入力すると、保持して
いるデータに基づき、プリチャージされているディジッ
ト線D,のいずれか一方に論理レベル０、他方に論理レ
ベル１を出力する。増幅器３は、増幅器活性化信号φ３
を入力するとディジット線D,に出力されたメモリセル
２の微小信号を増幅する。確定信号発生回路４は、イン
バータ41,42,43とノア回路44とから成り、インバータ
41,42はそれぞれディジット線D,の論理レベルを入力
し、論理レベルを反転して出力する。ノア回路44はイン
バータ41,42の出力のノアをとり、インバータ43はノア
回路44の出力を反転し、確定信号として出力する。イン
バータ５は増幅器３の出力の論理レベルを反転し、読出
しデータとして出力する。The precharge circuits 1 1 and 1 2 precharge the digit line D when the precharge signal φ 1 is input. When the activation signal φ 2 is input, the memory cell 2 outputs a logic level 0 to one of the precharged digit lines D, and a logic level 1 to the other, based on the held data. The amplifier 3 has an amplifier activation signal φ 3
Is inputted, the minute signal of the memory cell 2 outputted to the digit line D, is amplified. The deterministic signal generating circuit 4 includes inverters 4 1 , 4 2 and 4 3 and a NOR circuit 4 4, and
4 1 and 4 2 respectively input the logic level of the digit line D, and invert the logic level and output. The NOR circuit 4 4 takes the NOR of the outputs of the inverters 4 1 and 4 2 , and the inverter 4 3 inverts the output of the NOR circuit 4 4 and outputs it as a confirmation signal. The inverter 5 inverts the logic level of the output of the amplifier 3 and outputs it as read data.
次に、本実施例の動作について第２図を参照して説明
する。Next, the operation of this embodiment will be described with reference to FIG.
時刻t1にプリチャージ信号φ１を入力すると、プリチ
ャージ回路11,12はディジット線D,を論理レベル１に
プリチャージする。ディジット線D,が論理レベル１と
なると、確定信号発生回路４の確定信号およびインバー
タ５の読出しデータは論理レベル０となる。時刻t2にメ
モリセル２が活性化信号φ２を入力すると、メモリセル
２が予め保持しているデータ（本実施例では論理レベル
１を保持しているものとする）に基づき、ディジット線
D,をそれぞれ論理レベル1,0とし始める。時刻t3に増
幅器３は、活性化信号φ３を入力すると、ディジット線
D,間の電位差を増幅する。時刻t4において増幅器３で
増幅された出力は、インバータ５により、読出しデータ
として確定する。時刻t4より、約ノア回路44とインバー
タ43の動作時間分遅れた時刻t5に確定信号が論理レベル
１となる。従って、読出しデータが確立した後、確定信
号が出力されるまでの時間的マージンは時刻t4から時刻
t5までの間のみとなる。If you enter a precharge signal phi 1 to time t 1, the precharge circuit 1 1, 1 2 are precharged digit line D, and a logic level 1. When the digit line D, becomes the logic level 1, the decision signal of the decision signal generating circuit 4 and the read data of the inverter 5 become the logic level 0. When the activation signal φ 2 is input to the memory cell 2 at time t 2 , the digit line is set based on the data (in this embodiment, the logic level 1 is held) held in the memory cell 2 in advance.
Start D, respectively at logic level 1,0. At time t 3 , the amplifier 3 receives the activation signal φ 3 and receives the digit line.
Amplifies the potential difference between D and. The output amplified by the amplifier 3 at time t 4 is fixed as read data by the inverter 5. At time t 5, which is delayed from the time t 4 by about the operating time of the NOR circuit 4 4 and the inverter 4 3 , the confirmation signal becomes the logic level 1. Therefore, the time margin from when the read data is established until the confirmation signal is output is from time t 4 to time
Only up to t 5 .
以上説明したように、本発明は、読出しデータとなる
第1,第２のディジット線の論理レベルから確定信号を発
生させ、第1,第２のディジット線間の論理レベルの違い
が決定する以前の時間は無視することにより、読出しデ
ータが有効になってから確定信号を出力するまでの時間
的マージンを少くすることができ、結果的に半導体集積
回路の動作を高速化できる効果がある。As described above, according to the present invention, before the determination of the difference between the logic levels of the first and second digit lines by generating the definite signal from the logic levels of the first and second digit lines which are the read data. By ignoring the time of 1, the time margin from when the read data becomes valid to when the confirmation signal is output can be reduced, and as a result, the operation of the semiconductor integrated circuit can be speeded up.
第１図は本発明の半導体集積回路の一実施例を示す構成
図、第２図は第１図の実施例の動作を示すタイムチャー
ト、第３図は従来の遅延回路を示す構成図、第４図は、
第３図の遅延回路の動作を示すタイムチャートである。 11,12……プリチャージ回路、 ２……メモリセル、 ３……増幅器、 ４……確定信号発生回路、 41,42,43……インバータ、 44……ノア回路、 ５……インバータ。1 is a block diagram showing an embodiment of the semiconductor integrated circuit of the present invention, FIG. 2 is a time chart showing the operation of the embodiment shown in FIG. 1, and FIG. 3 is a block diagram showing a conventional delay circuit. Figure 4 shows
4 is a time chart showing the operation of the delay circuit of FIG. 1 1 , 1 2 ...... Precharge circuit, 2 ...... Memory cell, 3 ...... Amplifier, 4 ...... Definite signal generation circuit, 4 1 , 4 2 , 4 3 ...... Inverter, 4 4 ...... NOR circuit, 5 ...... Inverter.
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭60−61986（ＪＰ，Ａ) 特開 昭63−292484（ＪＰ，Ａ) ─────────────────────────────────────────────────── ─── Continuation of the front page (56) References JP-A-60-61986 (JP, A) JP-A-63-292484 (JP, A)
Claims (1)
１および第２のディジット線を充電するプリチャージ回
路と、前記第１および第２のディジット線に接続された
メモリセルと、前記第１および第２のディジット線間の
電位差を増幅し出力する増幅器と、前記増幅器の出力を
受けて遅延した読みだしデータを出力する手段と、前記
第１および第２のディジット線が各々接続される信号反
転手段およびこれら信号反転手段の出力に接続された論
理和ゲートを有して確定信号を発生する確定信号発生回
路とを備え、前記読みだしデータが有効になった後で前
記確定信号が前記確定信号発生回路から発生されるよう
に構成されていることを特徴とする半導体集積回路。1. A first and a second digit line, a precharge circuit for charging the first and the second digit line, a memory cell connected to the first and the second digit line, and An amplifier that amplifies and outputs the potential difference between the first and second digit lines, a unit that outputs the delayed read data by receiving the output of the amplifier, and the first and second digit lines are respectively connected. And a definite signal generation circuit for generating a definite signal having an OR gate connected to the outputs of the signal inversion means and the output of these signal inversion means, and the definite signal after the read data becomes valid. A semiconductor integrated circuit configured to be generated from the decision signal generating circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22717987A JP2555372B2 (en) | 1987-09-09 | 1987-09-09 | Semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22717987A JP2555372B2 (en) | 1987-09-09 | 1987-09-09 | Semiconductor integrated circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6467794A JPS6467794A (en) | 1989-03-14 |
| JP2555372B2 true JP2555372B2 (en) | 1996-11-20 |
Family
ID=16856726
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22717987A Expired - Lifetime JP2555372B2 (en) | 1987-09-09 | 1987-09-09 | Semiconductor integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2555372B2 (en) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04177696A (en) * | 1990-11-13 | 1992-06-24 | Nec Corp | Semiconductor memory circuit |
| JP2008016163A (en) * | 2006-07-10 | 2008-01-24 | Univ Of Tokyo | Memory device and memory read error detection method |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6061985A (en) * | 1983-09-14 | 1985-04-09 | Mitsubishi Electric Corp | Semiconductor memory |
| JPS63292484A (en) * | 1987-05-26 | 1988-11-29 | Toshiba Corp | Semiconductor memory |
-
1987
- 1987-09-09 JP JP22717987A patent/JP2555372B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6467794A (en) | 1989-03-14 |
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