JP2550943Y2 - Double integration circuit - Google Patents
Double integration circuitInfo
- Publication number
- JP2550943Y2 JP2550943Y2 JP9201891U JP9201891U JP2550943Y2 JP 2550943 Y2 JP2550943 Y2 JP 2550943Y2 JP 9201891 U JP9201891 U JP 9201891U JP 9201891 U JP9201891 U JP 9201891U JP 2550943 Y2 JP2550943 Y2 JP 2550943Y2
- Authority
- JP
- Japan
- Prior art keywords
- resistor
- terminal
- double integration
- phase
- input terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Networks Using Active Elements (AREA)
Description
【０００１】[0001]
【産業上の利用分野】本考案は、二重積分回路に関し、
特に角加速信号を入力し、ハード構成により、軸の変位
量を求めた出力信号を二重積分で求めるための新規な改
良に関する。The present invention relates to a double integration circuit.
In particular, the present invention relates to a novel improvement for inputting an angular acceleration signal and obtaining an output signal obtained by calculating a shaft displacement amount by a double integration using a hardware configuration.
【０００２】[0002]
【従来の技術】従来、用いられていたこの種の二重積分
手段としては、ハード構成では実現されていないため、
二重積分のプログラムを作成し、ソフトウエアによって
二重積分を行っていた。2. Description of the Related Art Conventionally, this type of double integration means has not been realized by a hardware configuration.
A double integration program was created, and double integration was performed by software.
【０００３】[0003]
【考案が解決しようとする課題】従来の二重積分手段
は、以上のように構成されていたため、次のような課題
が存在していた。すなわち、ソフトウエアを作成する時
間が多大であると共に、プログラム自体が複雑であるた
め、その処理を行うのに多大の時間と費用とを必要とし
ていた。Problems to be Solved by the Invention Since the conventional double integration means is constituted as described above, the following problems exist. In other words, the time required to create the software is enormous, and the program itself is complicated, so that it takes a lot of time and money to perform the processing.
【０００４】本考案は、以上のような課題を解決するた
めになされたもので、特に、角加速信号を入力し、ハー
ド構成により、軸の変位量を求めるための入力信号を二
重積分するようにした二重積分回路を提供することを目
的とする。The present invention has been made to solve the above-described problems. In particular, an angular acceleration signal is input, and a hardware configuration is used to double-integrate an input signal for obtaining an axis displacement. It is an object of the present invention to provide a double integrating circuit as described above.
【０００５】[0005]
【課題を解決するための手段】本考案による二重積分回
路は、入力端子及び出力電圧(VOUT)を出力する出力端子
を有する演算増幅器において、前記正相入力端子に接続
された直列接続の第１抵抗(R1)及び第２抵抗(R2)と、前
記第１抵抗(R1)に接続され入力電圧(VIN)を入力する入
力端子と、前記各抵抗(R1,R2)間と前記出力端子間に接
続された第１コンデンサ(C1)と、前記正相端子とアース
間に設けられた第２コンデンサ(C2)と、前記逆相端子と
アース間に設けられた第３抵抗(R3)と、前記第３抵抗(R
3)と前記出力端子間に設けられた第４抵抗(R4)とを備え
た構成である。A double integrating circuit according to the present invention is an operational amplifier having an input terminal and an output terminal for outputting an output voltage (V OUT ). A first resistor (R 1 ) and a second resistor (R 2 ), an input terminal connected to the first resistor (R 1 ) for inputting an input voltage (V IN ), and each of the resistors (R 1 , R 2) ) And between the output terminal, a first capacitor (C 1 ), a second capacitor (C 2 ) provided between the positive-phase terminal and ground, and a second capacitor (C 2 ) provided between the negative-phase terminal and ground. And the third resistor (R 3 )
3 ) and a fourth resistor (R 4 ) provided between the output terminals.
【０００６】[0006]
【作用】本考案による二重積分回路においては、増幅度
Ｋ＝１＋Ｒ4／Ｒ3、遮断周波数ω0は、次の(1)式により
求めることができる。In the double integrating circuit according to the present invention, the amplification degree K = 1 + R 4 / R 3 and the cutoff frequency ω 0 can be obtained by the following equation (1).
【数１】 従って、図１に示す二重積分回路は、二次形のローパス
フィルタ回路であるため、このローパスフィルタ回路の
遮断周波数ω0より高い周波数のゲイン特性が−４０ｄ
Ｂ／ｄｅｃ、位相特性が１８０度遅れていることを利用
して二重積分を行っている。(Equation 1) Therefore, since the double integration circuit shown in FIG. 1 is a second-order low-pass filter circuit, the gain characteristic at a frequency higher than the cutoff frequency ω 0 of this low-pass filter circuit is −40d.
Double integration is performed by utilizing the fact that B / dec and the phase characteristic are delayed by 180 degrees.
【０００７】[0007]
【実施例】以下、図面と共に本考案による二重積分回路
の好適な実施例について詳細に説明する。図１から図５
迄は、本考案による二重積分回路を示すもので、図１は
回路図、図２は図１の具体例を示す回路図、図３、図４
は波形図、図５は周波数特性図である。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Preferred embodiments of the double integration circuit according to the present invention will be described below in detail with reference to the drawings. 1 to 5
1 shows a double integration circuit according to the present invention. FIG. 1 is a circuit diagram, FIG. 2 is a circuit diagram showing a specific example of FIG. 1, FIG.
Is a waveform diagram, and FIG. 5 is a frequency characteristic diagram.
【０００８】図１において符号１で示されるものは正相
入力端子２と逆相入力端子３及び出力電圧ＶOUTを出力
する出力端子４を有する演算増幅器であり、この正相入
力端子２には、入力電圧ＶINを入力する入力端子５及び
互いに直列接続の第１、第２抵抗Ｒ1，Ｒ2が接続されて
いると共に、第２コンデンサＣ2がアース６との間に接
続されている。In FIG. 1, reference numeral 1 denotes an operational amplifier having a positive-phase input terminal 2, a negative-phase input terminal 3, and an output terminal 4 for outputting an output voltage V OUT. , An input terminal 5 for inputting an input voltage V IN and first and second resistors R 1 and R 2 connected in series with each other, and a second capacitor C 2 is connected between the input terminal 5 and the ground 6. .
【０００９】前記逆相端子３とアース７間には、第３抵
抗Ｒ3が設けられ、この逆相端子３と出力端子４間には
第４抵抗Ｒ4が設けられている。さらに、この出力端子
４と前記各抵抗Ｒ1とＲ2間には第１コンデンサＣ1が設
けられている。A third resistor R 3 is provided between the negative terminal 3 and the earth 7, and a fourth resistor R 4 is provided between the negative terminal 3 and the output terminal 4. Furthermore, the first capacitor C 1 is provided between the output terminal 4 and the respective resistors R 1 and R 2.
【００１０】従って、前述の図１の構成は、増幅度Ｋ＝
１＋Ｒ4／Ｒ3であると共に、二次形のローパスフィルタ
であり、その遮断周波数ω0は、前述の作用の項で述べ
た(1)式により求めることができる。Therefore, the configuration shown in FIG.
1 + R 4 / R 3 , and a second-order low-pass filter, and its cut-off frequency ω 0 can be obtained by the equation (1) described in the above-mentioned section of operation.
【００１１】前述の図１の構成における各コンデンサＣ
1，Ｃ2及び各抵抗Ｒ1〜Ｒ4に対して容量及び抵抗値を設
定すると、図２の通りとなり、その増幅度Ｋは、Ｋ＝１
＋Ｒ4／Ｒ3＝２.４となる。Each capacitor C in the configuration of FIG.
1, setting the capacitance and resistance values for C 2 and the resistor R 1 to R 4, becomes as shown in FIG. 2, the amplification degree K is, K = 1
+ R 4 / R 3 = 2.4.
【００１２】また、図１の構成の伝達関数は、次の(2)
式の通りである。The transfer function of the configuration shown in FIG.
It is as the formula.
【数２】 また、遮断周波数ω0は、前述の(1)式により、０.１と
なる。さらに、その周波数応答特性は、図５に示す通り
で、遮断周波数は０.１ｒａｄ／ｓｅｃである。(Equation 2) Further, the cutoff frequency ω 0 is 0.1 according to the above equation (1). Further, the frequency response characteristic is as shown in FIG. 5, and the cutoff frequency is 0.1 rad / sec.
【００１３】また、図１の二重積分回路に、図３で示す
角加速度信号２０を入力した場合、この角加速度信号２
０が８Ｖ／Ｇで、０.１７８Ｖの出力が得られるように
設定しているため、前記角加速度信号２０は、Ｔ＝σｓ
より角周波数ωは次の通りとなる。 ｆ＝１／Ｔ≒１.６７、ω＝２πｆより、ω≒１.０４７ｒａｄ／ｓｅｃWhen the angular acceleration signal 20 shown in FIG. 3 is input to the double integration circuit shown in FIG.
Since 0 is 8 V / G and an output of 0.178 V is obtained, the angular acceleration signal 20 is expressed as T = σs
The angular frequency ω is as follows. From f = 1 / T ≒ 1.67 and ω = 2πf, ω ≒ 1.047 rad / sec
【００１４】図５の周波数応答より、ゲイン≒−３３ｄ
Ｂ、位相遅れ１８０度となり、その結果、出力電圧は図
４のように０.１７９１Ｖとなる。From the frequency response of FIG. 5, the gain ≒ −33d
B, the phase delay becomes 180 degrees, and as a result, the output voltage becomes 0.1791 V as shown in FIG.
【００１５】[0015]
【考案の効果】本考案による二重積分回路は、以上のよ
うに構成されているため、次のような効果を得ることが
できる。すなわち、ハードウエアのみで二重積分を行う
ことができるため、角加速度信号を入力して軸の変位量
を出力することができ、少ない素子数、簡単な構成で二
重積分を実現できる。[Effects of the Invention] The double integration circuit according to the present invention is configured as described above, so that the following effects can be obtained. That is, since double integration can be performed only by hardware, an angular acceleration signal can be input to output a displacement amount of the shaft, and double integration can be realized with a small number of elements and a simple configuration.
【図１】本考案による二重積分回路の回路図である。FIG. 1 is a circuit diagram of a double integration circuit according to the present invention.
【図２】図１に数値を設定した回路図である。FIG. 2 is a circuit diagram in which numerical values are set in FIG.
【図３】入力信号の波形図である。FIG. 3 is a waveform diagram of an input signal.
【図４】出力信号の波形図である。FIG. 4 is a waveform diagram of an output signal.
【図５】周波数特性図である。FIG. 5 is a frequency characteristic diagram.
１ 演算増幅器 ２ 正相入力端子 ３ 逆相入力端子 ４ 出力端子 ５ 入力端子 ６，７ アース Ｒ1〜Ｒ4 抵抗 Ｃ1，Ｃ2 コンデンサ ＶIN 入力電圧 ＶOUT 出力電圧DESCRIPTION OF SYMBOLS 1 Operational amplifier 2 Positive-phase input terminal 3 Negative-phase input terminal 4 Output terminal 5 Input terminal 6,7 Ground R 1 -R 4 Resistance C 1 , C 2 capacitor V IN input voltage V OUT output voltage
Claims (1)
出力電圧(VOUT)を出力する出力端子(4)を有する演算増
幅器(1)からなるものにおいて、前記正相入力端子(2)に
接続された直列接続の第１抵抗(R1)及び第２抵抗(R2)
と、前記第１抵抗(R1)に接続され入力電圧(VIN)を入力
する入力端子(5)と、前記各抵抗(R1,R2)間と前記出力端
子(4)間に接続された第１コンデンサ(C1)と、前記正相
端子(2)とアース(6)間に設けられた第２コンデンサ(C2)
と、前記逆相端子(3)とアース(7)間に設けられた第３抵
抗(R3)と、前記第３抵抗(R3)と前記出力端子(4)間に設
けられた第４抵抗(R4)とを備えたことを特徴とする二重
積分回路。An operational amplifier (1) having a positive-phase input terminal (2), a negative-phase input terminal (3), and an output terminal (4) for outputting an output voltage (V OUT ). A first resistor (R 1 ) and a second resistor (R 2 ) connected in series connected to the input terminal ( 2 )
And an input terminal (5) connected to the first resistor (R 1 ) for inputting an input voltage (V IN ), and connected between each of the resistors (R 1 , R 2 ) and the output terminal (4) A first capacitor (C 1 ), and a second capacitor (C 2 ) provided between the positive-phase terminal (2) and the ground (6).
A third resistor (R 3 ) provided between the anti-phase terminal (3) and the ground (7); and a fourth resistor (R 3 ) provided between the third resistor (R 3 ) and the output terminal (4). A double integration circuit comprising a resistor (R 4 ).
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9201891U JP2550943Y2 (en) | 1991-11-11 | 1991-11-11 | Double integration circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9201891U JP2550943Y2 (en) | 1991-11-11 | 1991-11-11 | Double integration circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0543259U JPH0543259U (en) | 1993-06-11 |
| JP2550943Y2 true JP2550943Y2 (en) | 1997-10-15 |
Family
ID=14042796
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9201891U Expired - Lifetime JP2550943Y2 (en) | 1991-11-11 | 1991-11-11 | Double integration circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2550943Y2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107483772A (en) * | 2017-06-16 | 2017-12-15 | 无锡思泰迪半导体有限公司 | A kind of low pass filter bandwidth switching circuit |
-
1991
- 1991-11-11 JP JP9201891U patent/JP2550943Y2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0543259U (en) | 1993-06-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0828644B2 (en) | Active phase equalizer | |
| JP2550943Y2 (en) | Double integration circuit | |
| JPH0634246B2 (en) | Variable time constant differentiator | |
| JP2809856B2 (en) | Feedback emphasis circuit | |
| JP2538037B2 (en) | Filter circuit | |
| JP3170796B2 (en) | Active filter circuit | |
| JPH1127095A (en) | Low-pass filter circuit | |
| JP2901248B2 (en) | Variable reactance circuit | |
| JPH03175714A (en) | Filter circuit | |
| JPH06283965A (en) | Active type low-pass filter | |
| JP3208301B2 (en) | Delay circuit | |
| JPS6115633Y2 (en) | ||
| JPS6348980Y2 (en) | ||
| JPS6165513A (en) | Low pass filter | |
| JPH0122261Y2 (en) | ||
| JPH057786Y2 (en) | ||
| JP3151385B2 (en) | Active filter | |
| KR940009396B1 (en) | Low pass filter | |
| JP3148458B2 (en) | Active filter | |
| JPH05259806A (en) | Primary high pass filter | |
| JPH0575383A (en) | Filter circuit | |
| JPH04182785A (en) | Variable time constant differentiator | |
| JP2002314376A (en) | All-pass filter | |
| JPH08307205A (en) | Filter circuit with plural-input provision | |
| JPH04334110A (en) | Delay circuit |