JP2025003371A - 半導体装置及びその製造方法 - Google Patents
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Abstract
Description
本発明は、半導体装置及びその製造方法に関し、さらに詳細には、キャパシタを含む半導体装置及びその製造方法に関する。
半導体装置のダウンスケーリングによってDRAM装置などに使用されるキャパシタの大きさも縮小されている。キャパシタの大きさが減少することにより、漏れ電流が増加する問題があり、高誘電率の誘電物質を誘電層として使用するための研究が提案されている。
本発明が解決しようとする課題は、高い仕事関数を有する新規な電極物質を採用し、減少した漏れ電流を有し、かつ高周波数領域でも相対的に高いキャパシタンスを示すキャパシタを含む半導体装置を提供することである。
前記技術的課題を達成するための例示的な実施例による半導体装置は、キャパシタを含み、前記キャパシタは、第1電極;第2電極;及び前記第1電極と前記第2電極との間に配置される誘電層;を含み、前記第1電極及び前記第2電極のうち、少なくとも1つは、ナノラミネート電極を含み、前記ナノラミネート電極は、交互に配置された複数の第1物質層と複数の第2物質層を含み、前記複数の第1物質層は、インジウム酸化物(In2O3)を含み、前記複数の第2物質層は、モリブデン酸化物(MoOx)を含み、前記複数の第1物質層それぞれは、2~6Åの厚さを有し、前記複数の第2物質層それぞれは、モリブデン酸化物の単層(monolayer)を含む。
前記技術的課題を達成するための例示的な実施例による半導体装置は、キャパシタを含み、前記キャパシタは、第1電極;第2電極;及び前記第1電極と前記第2電極との間に配置される誘電層を含み、前記第1電極及び前記第2電極のうち、少なくとも1つは、ナノラミネート電極;を含み、前記ナノラミネート電極は、インジウム酸化物(In2O3)を含む複数の第1物質層と、前記複数の第1物質層のうち隣接した2個の第1物質層の間にそれぞれ配置され、モリブデン酸化物(MoOx)の単層からなる複数の第2物質層を含み、前記ナノラミネート電極は、4.95~5.05eVの仕事関数を有する。
前記技術的課題を達成するための例示的な実施例による半導体装置は、基板;前記基板上に配置されるコンタクト構造物;前記コンタクト構造物上に配置され、シリンダ形状を有し、第1ナノラミネート電極を含む下部電極;前記下部電極上に配置される誘電層;前記誘電層上に配置される上部電極;を含み、前記第1ナノラミネート電極は、インジウム酸化物(In2O3)を含む複数の第1物質層と、前記複数の第1物質層のうち隣接した2個の第1物質層の間にそれぞれ配置され、モリブデン酸化物(MoOx)の単層からなる複数の第2物質層を含み、前記ナノラミネート電極は、4.95~5.05eVの仕事関数を有する。
前記技術的課題を達成するための例示的な実施例による半導体装置の製造方法は、基板上に原子層積層工程によってナノラミネート電極を形成する段階を含み、前記ナノラミネート電極を形成する段階は、物質層ペアの堆積サイクルをk回繰り返す段階を含み、前記物質層ペアの堆積サイクルは、前記基板上に第1物質層堆積サイクルをm回繰り返す段階;及び前記基板上に第2物質層堆積サイクルをn回繰り返す段階;を含み、前記第1物質層堆積サイクルは、インジウム酸化物(In2O3)を堆積するための工程であり、前記mは、10~30の範囲であり、前記第2物質層堆積サイクルは、モリブデン酸化物(MoOx)を堆積するための工程であり、前記nは、1である。
以下、添付された図面を参照して、本発明の技術的思想の例示的な実施例を詳細に説明する。
図1は、例示的な実施例による半導体装置1を示す断面図である。図2は、図1の第1電極20の断面図である。図3は、図1の第2電極40の断面図である。
図1を参照すれば、半導体装置1は、基板10、第1電極20、誘電層30、及び第2電極40を含みうる。例えば、第1電極20、誘電層30、及び第2電極40は、キャパシタを構成し、例えば、MIM (metal-insulator-metal)構造のキャパシタを構成しうる。
第1電極20は、図2を参照に説明されたようなナノラミネート電極NEを含みうる。ナノラミネート電極NEは、交互に配置された複数の第1物質層22と複数の第2物質層24を含みうる。
例示的な実施例において、複数の第1物質層22は、インジウム酸化物(In2O3)を含みうる。例えば、複数の第1物質層22は、原子層積層ALD工程によって形成され、複数の第1物質層22それぞれは、約2~6Åの第1厚さt11を有する。
例示的な実施例において、複数の第2物質層24は、モリブデン酸化物(MoOx)を含みうる。例えば、複数の第2物質層24は、原子層積層ALD工程によって形成され、約1Å以下の第2厚さt12を有する。
例えば、複数の第2物質層24それぞれは、モリブデン酸化物の単層(monolayer)を含みうる。例示的な実施例において、複数の第2物質層24それぞれは、図2に図示されたように連続して連結される単一層を形成しうる。他の実施例において、複数の第2物質層24それぞれは、第1物質層22の上面上に配置されるアイランド形状の粒子または凝集体として形成されうる。
例えば、本明細書においてモリブデン酸化物の単層とは、モリブデン酸化物の連続して連結される単一層またはアイランド形状の粒子または凝集体層を示しうる。例えば、モリブデン酸化物の単層は、原子層積層工程の第2物質層堆積サイクルをn回繰り返す段階によっても形成され、ここで、nは、1回でもある。しかし、他の実施例において、モリブデン酸化物の単層は、原子層積層工程の第2物質層堆積サイクルをn回繰り返す段階によって形成され、ここで、nは、1ないし5のうち任意の数を含みうる。
第1電極20は、複数の第1物質層22それぞれを形成するための第1物質層堆積サイクルと複数の第2物質層24それぞれを形成するための第2物質層堆積サイクルを所定のの比率で繰り返して遂行することにより形成されうる。例えば、第1物質層22が約2~6Åの第1厚さt11を有するように形成されるまで、第1物質層堆積サイクルが遂行され、第2物質層堆積サイクルが形成されてモリブデン酸化物の単層が形成された後、第1物質層22が約2~6Åの第1厚さt11を有するように形成されるまで、第1物質層堆積サイクルが遂行され、以後、第2物質層堆積サイクルが形成されてモリブデン酸化物の単層が形成されるなど、第1物質層堆積サイクルと第2物質層堆積サイクルが繰り返して遂行されうる。第1電極20は、例えば、10~50nmの厚さt10を有する。
一部実施例において、誘電層30は、高誘電率物質である金属酸化物を含みうる。一部実施例において、誘電層30は、チタン酸化物を含みうる。他の実施例において、誘電層30は、ジルコニウム酸化物、ハフニウム酸化物、ニオブ酸化物、タンタル酸化物、イットリウム酸化物、ストロンチウムチタン酸化物、バリウムストロンチウムチタン酸化物、スカンジウム酸化物、及びランタン族酸化物のうち、少なくとも1つを含みうる。
第2電極40は、図3を参照して説明されたようなナノラミネート電極NEを含みうる。ナノラミネート電極NEは、交互に配置された複数の第1物質層42と複数の第2物質層44を含みうる。
例示的な実施例において、複数の第1物質層42は、インジウム酸化物(In2O3)を含みうる。例えば、複数の第1物質層42は、原子層積層(ALD)工程によって形成され、複数の第1物質層42それぞれは、約2~6Åの第1厚さt21を有する。
例示的な実施例において、複数の第2物質層44は、モリブデン酸化物(MoOx)を含みうる。例えば、複数の第2物質層44は、原子層積層(ALD)工程によって形成され、約1Å以下の第2厚さt22を有する。第2電極40は、例えば、10~50nmの厚さt20を有する。
例えば、複数の第2物質層44それぞれは、モリブデン酸化物の単層(monolayer)を含みうる。例示的な実施例において、複数の第2物質層44それぞれは、図3に図示されたように連続して連結される単一層を形成しうる。他の実施例において、複数の第2物質層44それぞれは、第1物質層42の上面上に配置されるアイランド形状の粒子または凝集体として形成されうる。
例示的な実施例において、図2及び図3に図示されたナノラミネート電極NEは、約4.95eV~5.05eVの仕事関数を有する。ナノラミネート電極NEが相対的に高い仕事関数を有するインジウム酸化物とモリブデン酸化物の積層構造からなることにより、ナノラミネート電極NEは、例えば、チタン窒化物(TiN)のような比較例による電極の仕事関数(例えば、4.5eV)よりさらに高い仕事関数を有する。
例示的な実施例において、図2及び図3に図示されたナノラミネート電極NEは、X線回折分析結果において30.48±0.02°で立方構造(cubic structure)を有するインジウム酸化物の(222)面に由来する第1ピークと35.43±0.02°でインジウム酸化物の(400)面に由来する第2ピークを示しうる。例示的な実施例において、図2及び図3に図示されたナノラミネート電極NEは、1nm以下の表面粗さを有し、例えば、0.6nm~1.0nm範囲の表面粗さを有する。
例示的な実施例において、図2及び図3に図示されたナノラミネート電極NEは、インジウム酸化物のキャリア濃度よりさらに高いか、それおと同一であるキャリア濃度を有する。また、図2及び図3に図示されたナノラミネート電極NEは、インジウム酸化物の比抵抗よりさらに低いか、それと同一である比抵抗を有する。例えば、ナノラミネート電極NEの第1物質層22が2~6Åの厚さt11に形成されるとき、ナノラミネート電極NEの比抵抗は、インジウム酸化物の比抵抗の0.1~1倍の範囲でもある。
例示的な実施例において、第1電極20、誘電層30、及び第2電極40は、MIMタイプのキャパシタを構成し、前記キャパシタは、低周波領域から高周波領域まで全体周波数範囲にわたって相対的に高いキャパシタンス値を有する。例えば、前記キャパシタは、1kHzで第1キャパシタンスを有し、1MHzで第2キャパシタンスを有し、第2キャパシタンスは、第1キャパシタンスの50%より大きく、例えば、第1キャパシタンスの80%より大きくなる。また、前記キャパシタは、比較例によるキャパシタに比べて(例えば、チタン窒化物を電極として含むキャパシタに比べて)顕著に低い漏れ電流を有する。
例示的な実施例において、ナノラミネート電極NEの第1物質層22が2~6Åの厚さt11に形成され、複数の第1物質層22の間にモリブデン酸化物の単層からなる第2物質層24がそれぞれ形成されるとき、ナノラミネート電極NEは、高い仕事関数、高いキャリア移動度、低い比抵抗、及び低い表面粗さを示し、これを含むキャパシタは、低周波領域から高周波領域まで相対的に高いキャパシタンス値を有するだけではなく、顕著に低い漏れ電流を有する。
図4は、例示的な実施例によるナノラミネート電極の製造方法DPを示すタイミング図である。図5は、第1物質層堆積サイクルDPAを概略的に示すフローチャートであり、図6は、第2物質層堆積サイクルDPBを概略的に示すフローチャートである。
図4ないし図6を参照すれば、ナノラミネート電極の製造方法DPは、原子層積層工程基盤の方法でもあり、例えば、反応チャンバ内で基板に第1物質層堆積サイクルDPAと第2物質層堆積サイクルDPBを順次に、かつ反復的に遂行することにより、ナノラミネート電極が形成されうる。第1物質層堆積サイクルDPAと第2物質層堆積サイクルDPBを集合的に物質層ペア(pair)の堆積サイクルとも指称する
例えば、図4に図示されたように第1物質層の第1サイクルDP_A1を先に遂行し、以後、第2物質層の第1サイクルDP_B1を遂行し、第1物質層の第2サイクルDP_A2、第2物質層の第2サイクルDP_B2を順次に遂行し、第1物質層のk番目サイクルDP_Akと第2物質層のk番目サイクルDP_Bkを遂行することにより、ナノラミネート電極が形成されうる。すなわち、物質層ペア(pair)の堆積サイクルをk回繰り返し遂行しうる。ここで、kの範囲は、ナノラミネート電極の総厚、それぞれのサイクルでの物質層の成長速度などを考慮して決定されうる。
例えば、図4に図示されたように第1物質層の第1サイクルDP_A1を先に遂行し、以後、第2物質層の第1サイクルDP_B1を遂行し、第1物質層の第2サイクルDP_A2、第2物質層の第2サイクルDP_B2を順次に遂行し、第1物質層のk番目サイクルDP_Akと第2物質層のk番目サイクルDP_Bkを遂行することにより、ナノラミネート電極が形成されうる。すなわち、物質層ペア(pair)の堆積サイクルをk回繰り返し遂行しうる。ここで、kの範囲は、ナノラミネート電極の総厚、それぞれのサイクルでの物質層の成長速度などを考慮して決定されうる。
図5に図示されたように、第1物質層堆積サイクルDPAは、インジウムを含む第1金属ソース供給段階(S12段階)、パージ段階(S14段階)、第1酸素ソース供給段階(S16段階)、パージ段階(S18段階)を順次に含む単位サイクルを含みうる。第1物質層堆積サイクルDPAは、第1金属ソース供給段階(S12段階)、パージ段階(S14段階)、第1酸素ソース供給段階(S16段階)、パージ段階(S18段階)を順次に含む単位サイクルをm回繰り返す段階(S20段階)を含みうる。ここで、mは、10~30の範囲でもある。
例示的な実施例において、第1金属ソース供給段階(S12段階)で反応チャンバ内に第1金属ソースが供給され、第1金属ソースは、インジウムを含む有機金属前駆体でもある。第1金属ソースは、TMIn (trimethyl Indium, In(CH3)3), InCA-1
([1,1,1-trimethyl-N-(trimethylsilyl)silanaminato]indium), DADI
([3-(dimethylamino)propyl] dimethyl indium),及びInCp(cyclopentadienyl indium)のうち、少なくとも1つを含みうる。一部実施例において、第1金属ソースは、DADIでもあるが、それに限定されるものではない。例えば、第1金属ソース供給段階(S12段階)は、約0.5~3秒間遂行されうる。
([1,1,1-trimethyl-N-(trimethylsilyl)silanaminato]indium), DADI
([3-(dimethylamino)propyl] dimethyl indium),及びInCp(cyclopentadienyl indium)のうち、少なくとも1つを含みうる。一部実施例において、第1金属ソースは、DADIでもあるが、それに限定されるものではない。例えば、第1金属ソース供給段階(S12段階)は、約0.5~3秒間遂行されうる。
以後、パージ段階(S14段階)において、基板上に吸着されていない余分の第1金属ソースがパージ及び/または除去されうる。
第1酸素ソース供給段階(S16段階)において、反応チャンバ内に第1酸素ソースが供給され、第1酸素ソースは過酸化水素、酸素、オゾン、酸素プラズマのうち、少なくとも1つを含みうる。第1酸素ソースは、反応物(reactant)とも指称されうる。第1酸素ソース供給段階(S16段階)で基板上に吸着された第1金属ソースと第1酸素ソースとの反応が発生してインジウム酸化物を含む第1物質層が形成されうる。例えば、第1酸素ソース供給段階(S16段階)は、約1~約20秒間遂行されうる。
以後、パージ段階(S18段階)において、基板上に吸着されていない余分の第1酸素ソースがパージ及び/または除去されうる。
例えば、第1金属ソース供給段階(S12段階)、パージ段階(S14段階)、第1酸素ソース供給段階(S16段階)、パージ段階(S18段階)を順次に含む単位サイクルの間、約0.15~0.20Å厚さのインジウム酸化物が形成されうる。第1物質層堆積サイクルDPAで単位サイクルの反復回数であるmが10より小さい場合、第1物質層(インジウム酸化物)を結晶化するのに十分な厚さに形成され難く、非晶質化された第1物質層内にmが30より大きい場合、第1物質層(インジウム酸化物)が過度に厚い厚さに形成されてナノラミネート電極が相対的に大きい比抵抗を有するか、相対的に低い仕事関数を有する。
図6に図示されたように、第2物質層堆積サイクルDPBは、モリブデンを含む第2金属ソース供給段階(S32段階)、パージ段階(S34段階)、第2酸素ソース供給段階(S36段階)、パージ段階(S38段階)を順次に含む単位サイクルを含みうる。第2物質層堆積サイクルDPBは、第2金属ソース供給段階(S32段階)、パージ段階(S34段階)、第2酸素ソース供給段階(S36段階)、パージ段階(S38段階)を順次に含む単位サイクルをn回繰り返す段階(S40段階)を含みうる。ここで、nは、1でもある。
例示的な実施例において、第2金属ソース供給段階(S32段階)において、反応チャンバ内に第2金属ソースが供給され、第2金属ソースは、モリブデンを含む有機金属前駆体でもある。第1金属ソースは、Bis (tert-butylimido) bis(dimethylamido) molybdenum (TBDMMo)、ビスエチルベンゼンモリブデン(bis(ethylbenzene)molybdenum)、MoF6、MoCl6及びMo(CO)6のうち、少なくとも1つを含みうる。一部実施例において、第2金属ソースは、TBDMMoでもあるが、それに限定されるものではない。例えば、第2金属ソース供給段階(S32段階)は、約0.5~5秒間遂行されうる。
以後、パージ段階(S34段階)において、基板上に吸着されていない余分の第2金属ソースがパージ及び/または除去されうる。
第2酸素ソース供給段階(S36段階)において反応チャンバ内に第2酸素ソースが供給され、第2酸素ソースは、過酸化水素、酸素、オゾン、酸素プラズマのうち、少なくとも1つを含みうる。第2酸素ソースは、反応物(reactant)とも指称される。第2酸素ソース供給段階(S36段階)において、第1物質層上に吸着された第2金属ソースと第2酸素ソースとの反応が発生してモリブデン酸化物を含む第2物質層が形成されうる。例えば、第1物質層上にモリブデン酸化物の単層が形成されうる。例えば、第2酸素ソース供給段階(S36段階)は、約1~20秒間遂行されうる。
以後、パージ段階(S38段階)において、基板上に吸着されていない余分の第2酸素ソースがパージ及び/または除去されうる。
例えば、第2金属ソース供給段階(S32段階)、パージ段階(S34段階)、第2酸素ソース供給段階(S36段階)、パージ段階(S38段階)を順次に含む単位サイクルの間、約1Å以下、または0.15~0.20Å厚さのモリブデン酸化物が形成されうる。第2物質層堆積サイクルDPBにおいて単位サイクルの反復回数であるnは、1でもある。
一部実施例において、モリブデン酸化物の単層からなる第2物質層は第1物質層上に配置され、連続して連結される単一層からもなり、第1物質層の上面上に配置されるアイランド形状の粒子または凝集体として形成されうる。一部実施例において、モリブデン原子が相対的に小さいイオン半径を有することにより、モリブデン原子が第1物質層の内部でインジウム原子が非占有である隙間サイトを占めるように配置されうる。
第1物質層堆積サイクルDPAにおいて単位サイクルの反復回数であるmと第2物質層堆積サイクルDPBにおいて単位サイクルの反復回数であるnの比率は、10:1ないし30:1と決定されうる。例えば、第1物質層堆積サイクルDPAと第2物質層堆積サイクルDPBが10:1ないし30:1の範囲に遂行されるとき、ナノラミネート電極は、高い仕事関数、高いキャリア移動度、低い比抵抗、及び低い表面粗さを有するように形成されうる。
以下、図7ないし図17を参照して、第1物質層堆積サイクルDPAと第2物質層堆積サイクルDPBの回数の比率によるナノラミネート電極の物理的性質及び電気的性質を説明する。
実験例1
原子層積層装置内で基板上に第1物質層堆積サイクルDPAと第2物質層堆積サイクルDPBを30:1、20:1、10:1、5:1の比率で遂行して総20nm厚さのナノラミネート電極を形成した。比較例として、第1物質層堆積サイクルDPAのみを遂行してインジウム酸化物(In2O3)の単一膜電極を形成した。
実験例1
原子層積層装置内で基板上に第1物質層堆積サイクルDPAと第2物質層堆積サイクルDPBを30:1、20:1、10:1、5:1の比率で遂行して総20nm厚さのナノラミネート電極を形成した。比較例として、第1物質層堆積サイクルDPAのみを遂行してインジウム酸化物(In2O3)の単一膜電極を形成した。
図7を参照すれば、実施例1ないし実施例4のX線回折分析グラフが比較例のX線回折分析グラフと共に図示される。実施例1ないし実施例3は、立方結晶構造を有するインジウム酸化物の(222)面に由来する第1ピークと、(400)面に由来する第2ピークを示した。第1ピークは、30.48±0.02°で示され、第2ピークは、35.43±0.02°で示された。一方、比較例と実施例4は、(400)面に由来する第2ピークを有していないことが分かる。これは、30:1、20:1、10:1の比率でモリブデン酸化物の単層が形成された実施例1ないし実施例3の場合、モリブデン酸化物単層またはモリブデン原子がインジウム酸化物の結晶化度を向上させる中間層(挿入層)または添加元素として作用するためであると推測しうる。
図8は、紫外線光電子分光法(Ultraviolet
Photoelectron Spectroscopy, UPS)によって測定された例示的な実施例によるナノラミネート電極のバインディングエネルギーを示すグラフである。
Photoelectron Spectroscopy, UPS)によって測定された例示的な実施例によるナノラミネート電極のバインディングエネルギーを示すグラフである。
図8を参照すれば、実施例1ないし実施例4のバインディングエネルギーが比較例1(インジウム酸化物)及び比較例2(チタン窒化物)のバインディングエネルギーと共に図示される。紫外線光電子分光法(UPS)によって測定されたバインディングエネルギーから計算された実施例1ないし実施例4、比較例1及び比較例2の仕事関数は、表2に図示される。
図9は、例示的な実施例によるナノラミネート電極の比抵抗、キャリア濃度、移動度を示すグラフである。
図9を参照すれば、実施例1ないし実施例3の比抵抗、キャリア濃度、移動度は、比較例の比抵抗、キャリア濃度、移動度よりもさらに優れるか、あるいは同等なレベルであることを確認した。特に、20:1の比率でモリブデン酸化物の単層が形成された実施例2は、最も高いキャリア濃度、最も高い電荷移動度(例えば、92.6cm2/V・sの電荷移動度)及び最も低い比抵抗(例えば、240μΩ・cmの比抵抗)を示し、電気的特性が最も優れた結果を示した。すなわち、実施例1ないし実施例3のように2~6Å厚さのインジウム酸化物層と、モリブデン酸化物の単層が反復的に形成されるナノラミネート電極で最も優れたキャリア濃度と最も低い比抵抗を有することが確認できる。
一方、5:1の比率でモリブデン酸化物の単層が形成された実施例4は、比較例よりもさらに低いキャリア濃度、移動度及び最も高い比抵抗を示したが、これは、モリブデンの含量が増加してインジウム酸化物の非晶質化が誘導されたためであるか、またはモリブデンによる散乱効果によって自由キャリア移動度が減少したためであると推測しうる。
図10は、原子間力顕微鏡(Atomic
Force Microscopy, AFM)を使用して測定された例示的な実施例によるナノラミネート電極の表面モルフォロジーを示すイメージである。
Force Microscopy, AFM)を使用して測定された例示的な実施例によるナノラミネート電極の表面モルフォロジーを示すイメージである。
図10を参照すれば、比較例より実施例1及び実施例2がさらに大きい表面粗さ値を有する。すなわち、実施例1及び実施例2において、モリブデンの含量が増加するほどインジウム酸化物層の結晶化度向上が誘導されて表面粗さ値が増加し、逆に、実施例4は、最も小さい表面粗さ値を有する。これは、モリブデン含量が相対的に多い、5:1の比率でモリブデン酸化物の単層が形成された実施例4の場合、非晶質化が誘導されることにより、表面粗さが最も減少したと推測しうる。
一方、実施例1ないし実施例4がいずれも1nm以下の表面粗さを有し、これは、誘電層とナノラミネート電極との界面でトラップサイトを減らし、漏れ電流を減少させるのに十分に低い値でもある。
実験例2
原子層積層装置内で基板上に実施例と比較例によるキャパシタを形成した。
実験例2
原子層積層装置内で基板上に実施例と比較例によるキャパシタを形成した。
図11及び図12を参照すれば、比較例及び実施例の下部電極がいずれも基板全体をカバーする連続した物質層であって、均一な厚さに形成されることが確認できる。また、下部電極と誘電層との界面もボイドやシーム(seam)のような界面不良要素なしに優れた界面特性を有することを確認することができる。
図13は、比較例によるキャパシタのエネルギーバンドダイヤグラムEB_COの概略図であり、図14は、実施例によるキャパシタのエネルギーバンドダイヤグラムEB_EXの概略図である。
図13を参照すれば、比較例によるキャパシタは、下部電極(TiN)の仕事関数WF1が4.5eVで、下部電極TiNの仕事関数WF1は、誘電層(TiO2)のコンダクションバンドECである4.2eVと相対的に小さい差を有する。これにより、下部電極と誘電層との界面で、バンドオフセットBO_1が相対的に小さい値を有する。下部電極と誘電層との界面でのバンドオフセットが小さい場合、熱電子放出による漏れ電流が発生しうる。
図14を参照すれば、実施例によるキャパシタは、下部電極(In2O3:MoOx)の仕事関数WF2が4.95~5.05eVであり、誘電層(TiO2)のコンダクションバンドECである4.2eVと相対的に大きい差を有する。これにより、下部電極と誘電層との界面で、バンドオフセットBO_2が相対的に大きい値を有する。下部電極と誘電層との界面でのバンドオフセットが大きい場合、熱電子放出による漏れ電流の発生が顕著に減少するか、防止されうる。
図15は、例示的な実施例によるキャパシタの周波数に係わるキャパシタンスを示すグラフであり、図16は、例示的な実施例によるキャパシタの高周波領域でのキャパシタンスを示すグラフである。
図15及び図16を参照すれば、比較例によるキャパシタは、低周波領域で800pF以上の大きなキャパシタンス値を有するが、周波数が増加することにより、キャパシタンス値が漸進的に減少して1MHzの高周波領域では、240pF以下のキャパシタンス値を有した。一方、実施例によるキャパシタは、低周波領域で950pF以上の大きいキャパシタンス値を有し、周波数が増加しても、キャパシタンス値がほぼ一定に保持され、1MHzの高周波領域では、約800pF以下のキャパシタンス値を有した。
すなわち、低周波領域で実施例のキャパシタンス値が比較例に比べてさらに大きいが、顕著な差を有するものではないが、高周波領域で実施例のキャパシタンス値は、比較例の3倍に該当する顕著に大きな値を有することを確認することができる。
一般的に、低周波領域において等価直列抵抗(equilibrium
series resistance)成分は、誘電緩和による誘電損失に該当する値を示し、周波数が増加することにより、直列抵抗とインダクタンスの影響が支配的になり、静電容量が減少し、等価直列抵抗は、電極による損失の影響を受けると知られている。実施例による下部電極は、1MHzにおいて0.243の誘電損失係数を有するが、一方、比較例による下部電極は、1.31の誘電損失係数を有する。したがって、高周波領域において実施例による下部電極は、比較例による下部電極より顕著に低い誘電損失係数を有するので(すなわち、実施例による下部電極のキャリア移動度が高く、比抵抗が小さいために)、実施例による下部電極は、高いキャパシタンス値を有すると推測しうる。
series resistance)成分は、誘電緩和による誘電損失に該当する値を示し、周波数が増加することにより、直列抵抗とインダクタンスの影響が支配的になり、静電容量が減少し、等価直列抵抗は、電極による損失の影響を受けると知られている。実施例による下部電極は、1MHzにおいて0.243の誘電損失係数を有するが、一方、比較例による下部電極は、1.31の誘電損失係数を有する。したがって、高周波領域において実施例による下部電極は、比較例による下部電極より顕著に低い誘電損失係数を有するので(すなわち、実施例による下部電極のキャリア移動度が高く、比抵抗が小さいために)、実施例による下部電極は、高いキャパシタンス値を有すると推測しうる。
図17は、例示的な実施例によるキャパシタの電流密度対電圧特性を示すグラフである。
図17を参照すれば、比較例によるキャパシタは、1000mVにおいて1.75×10-5の漏れ電流密度を示すが、一方、実施例によるキャパシタは、1000mVにおいて6.03×10-9の漏れ電流を示し、これは、比較例に比べて、約3000倍低い値であった。
誘電層として使用されたチタン酸化物の狭いバンドギャップは、誘電層と下部電極との界面からショトキー放出によった大きい漏れ電流を発生させうるが、例示的な実施例による下部電極(In2O3:MoOx)は、高い仕事関数を有するので、下部電極と誘電層との間の電位障壁を増加させて漏れ経路を効果的に遮断し、これにより、キャパシタの漏れ電流が減少すると推測しうる。
図18は、例示的な実施例による半導体装置100を示す断面図である。図19は、図18のA部分の拡大図である。
図18及び図19を参照すれば、半導体装置100は、DRAM素子を含み、基板110上に形成されたセルトランジスタ(図示省略)と、セルトランジスタに電気的に連結されたキャパシタCAPを含みうる。
基板110上には、下部絶縁層112が配置され、基板110上には、下部絶縁層112を貫通してコンタクト構造物114が配置されうる。コンタクト構造物114は、導電物質を含みうる。下部絶縁層112上には、コンタクト構造物114の上面を露出する開口部を備えるエッチング停止膜116が配置されうる。
エッチング停止膜116上にキャパシタCAPが配置されうる。キャパシタCAPは、下部電極120、誘電層130、及び上部電極140を含みうる。下部電極120は、シリンダ形状を有し、下部電極120の底部の側壁がエッチング停止膜116によって取り囲まれ、下部電極120の底部は、コンタクト構造物114の上面上に配置されうる。下部電極120は、垂直方向に相対的に高い高さに形成されうるか、あるいは大きな縦横比を有し、下部電極120の側壁上に支持部材118が配置されうる。誘電層130の下部電極120の内壁及び外壁上にコンフォーマルに配置されうる。誘電層130上に上部電極140が下部電極120をカバーするように配置されうる。
例示的な実施例において、下部電極120は、交互に配置される複数の第1物質層122及び複数の第2物質層124を含みうる。下部電極120は、図2に基づいて説明したナノラミネート電極NEと類似した構造を有する。例えば、複数の第1物質層122は、2~6Å厚さのインジウム酸化物を含み、複数の第2物質層124は、モリブデン酸化物で構成された単層を含みうる。
例示的な実施例において、誘電層130は、高誘電率物質である金属酸化物を含みうる。一部実施例において、誘電層130は、チタン酸化物を含みうる。他の実施例において、誘電層130は、ジルコニウム酸化物、ハフニウム酸化物、ニオブ酸化物、タンタル酸化物、イットリウム酸化物、ストロンチウムチタン酸化物、バリウムストロンチウムチタン酸化物、スカンジウム酸化物、及びランタン族酸化物のうち、少なくとも1つを含みうる。
例示的な実施例において、上部電極140は、交互に配置される複数の第1物質層142及び複数の第2物質層144を含みうる。上部電極140は、図3を参照して説明したナノラミネート電極NEと類似した構造を有する。例えば、複数の第1物質層142は、2~6Å厚さのインジウム酸化物を含み、複数の第2物質層144は、モリブデン酸化物で構成された単層を含みうる。
図20は、例示的な実施例による半導体装置100Aを示す断面図である。
図20を参照すれば、下部電極120は、交互に配置される複数の第1物質層122及び複数の第2物質層124を含むナノラミネート電極でもあり、上部電極140Aは、ルテニウム(Ru)、チタン(Ti)、タンタル(Ta)、ニオブ(Nb)、イリジウム(Ir)、モリブデン(Mo)、タングステン(W)などの金属、チタン窒化物(TiN)、タンタル窒化物(TaN)、ニオブ窒化物(NbN)、モリブデン窒化物(MoN)、タングステン窒化物(WN)などの導電性金属窒化物、及びイリジウム酸化物(IrO2)、ルテニウム酸化物(RuO2)、ストロンチウムルテニウム酸化物(SrRuO3)などの導電性金属酸化物のうちから選択された少なくとも1つを含みうる。
図21は、例示的な実施例による半導体装置100Bを示す断面図である。
図21を参照すれば、下部電極120Aは、コンタクト構造物114の上面上に配置され、垂直方向に延びるピラー形状を有する。誘電層130は、下部電極120Aの上面及び側壁上にコンフォーマルに配置されうる。
例示的な実施例において、下部電極120Aは、垂直方向に延びる一体型物質層を含み、下部電極120Aは、図1ないし図3を参照して説明したナノラミネート電極NEを含みうる。例示的な実施例による製造方法によれば、基板上にピラー形状の開口部を具備するモールド絶縁層を形成し、前記開口部内に図4ないし図6を参照して説明した製造方法を使用し、図1ないし図3を参照して説明したナノラミネート電極NEを形成することにより、下部電極120Aが形成されうる。
他の例示的な実施例において、下部電極120Aは、垂直方向に延びるベースピラーと、前記ベースピラーの側壁及び上面上にコンフォーマルに配置される電極層を含みうる。前記ベースピラーは、ルテニウム(Ru)、チタン(Ti)、タンタル(Ta)、ニオブ(Nb)、イリジウム(Ir)、モリブデン(Mo)、タングステン(W)などの金属、チタン窒化物(TiN)、タンタル窒化物(TaN)、ニオブ窒化物(NbN)、モリブデン窒化物(MoN)、タングステン窒化物(WN)などの導電性金属窒化物、及びイリジウム酸化物(IrO2)、ルテニウム酸化物(RuO2)、ストロンチウムルテニウム酸化物(SrRuO3)などの導電性金属酸化物のうちから選択された少なくとも1つを含み、前記電極層は、図1ないし図3を参照して説明したナノラミネート電極NEを含みうる。
図22は、例示的な実施例による半導体装置200を示す断面図である。
図22を参照すれば、半導体装置200は、半導体基板210に形成された複数の光電変換領域PDを含み、半導体基板210の前面(front face)上に配置されたキャパシタCAPを含むグローバルシャッタータイプのイメージセンサでもある。伝送ゲートTGは、半導体基板210内に延びるように配置され、光電変換領域PDに保存された光電子を制御するように構成されうる。半導体基板210の前面には、ピクセルトランジスタがさらに形成され、ピクセルトランジスタがキャパシタCAPに電気的に連結されてそれぞれのピクセルの光電変換領域PDから伝達された電荷がキャパシタCAPに保存されうる。キャパシタCAPは、下部電極220、誘電層230、及び上部電極240を含み、下部電極220及び上部電極240のうち、少なくとも1つは、図1ないし図3を参照して説明したナノラミネート電極NEを含みうる。半導体基板210の前面には、前面配線層FLが配置され、前面配線層FL及びキャパシタCAPをカバーする前面絶縁層FIが配置され、半導体基板210の背面には、カラーフィルタCFとマイクロレンズMLが配置されうる。
以上、図面及び明細書において例示的な実施例が開示された。本明細書において特定の用語を使用して実施例が説明されたが、これは、単に本開示の技術的思想を説明するために使用されたものであって、意味限定や特許請求の範囲に記載の本開示の範囲を制限するために使用されたものではない。したがって、当該技術分野の通常の知識を有する者であれば、それらから多様な変形及び均等な他の実施例が可能であるという点を理解するであろう。したがって、本開示の真の技術的保護範囲は、特許請求の範囲の技術的思想によって決定されねばならない。
10 基板
20 第1電極
22 第1物質層
24 第2物質層
30 誘電層
40 第2電極
t10、t20
10~50nmの厚さ
20 第1電極
22 第1物質層
24 第2物質層
30 誘電層
40 第2電極
t10、t20
10~50nmの厚さ
Claims (20)
- キャパシタを含み、前記キャパシタは、
第1電極と、
第2電極と、
前記第1電極と前記第2電極との間に配置される誘電層と、を含み、
前記第1電極及び前記第2電極のうち、少なくとも1つは、ナノラミネート電極を含み、
前記ナノラミネート電極は、交互に配置された複数の第1物質層と、複数の第2物質層と、を含み、
前記複数の第1物質層は、インジウム酸化物(In2O3)を含み、
前記複数の第2物質層は、モリブデン酸化物(MoOx)を含み、
前記複数の第1物質層それぞれは、2~6Åの厚さを有し、
前記複数の第2物質層それぞれは、モリブデン酸化物の単層(monolayer)を含むことを特徴とする半導体装置。 - 前記ナノラミネート電極は、10~50nmの厚さを有することを特徴とする請求項1に記載の半導体装置。
- 前記ナノラミネート電極は、4.95~5.05eVの仕事関数を有することを特徴とする請求項1に記載の半導体装置。
- 前記ナノラミネート電極は、X線回折分析結果において30.48±0.02°で立方構造を有するインジウム酸化物の(222)面に由来する第1ピークと、35.43±0.02°でインジウム酸化物の(400)面に由来する第2ピークと、を示すことを特徴とする請求項1に記載の半導体装置。
- 前記誘電層は、高誘電率金属酸化物を含むことを特徴とする請求項1に記載の半導体装置。
- 前記誘電層は、チタン酸化物(TiO2)を含むことを特徴とする請求項1に記載の半導体装置。
- 前記ナノラミネート電極は、1nm以下の表面粗さを含むことを特徴とする請求項1に記載の半導体装置。
- 前記キャパシタは、1kHzで第1キャパシタンスを有し、
前記キャパシタは、1MHzで第2キャパシタンスを有し、
前記第2キャパシタンスは、前記第1キャパシタンスの50%より大きいことを特徴とする請求項1に記載の半導体装置。 - 前記第2キャパシタンスは、前記第1キャパシタンスの80%より大きいことを特徴とする請求項8に記載の半導体装置。
- キャパシタを含み、前記キャパシタは、
第1電極と、
第2電極と、
前記第1電極と前記第2電極との間に配置される誘電層と、を含み、
前記第1電極及び前記第2電極のうち、少なくとも1つは、ナノラミネート電極を含み、
前記ナノラミネート電極は、
インジウム酸化物(In2O3)を含む複数の第1物質層と、
前記複数の第1物質層のうち隣接した2個の第1物質層間にそれぞれ配置され、モリブデン酸化物(MoOx)の単層からなる複数の第2物質層と、を含み、
前記ナノラミネート電極は、4.95~5.05eVの仕事関数を有することを特徴とする半導体装置。 - 前記複数の第1物質層それぞれは、2~6Åの厚さを有し、
前記ナノラミネート電極は、10~50nmの厚さを有することを特徴とする請求項10に記載の半導体装置。 - 前記ナノラミネート電極は、X線回折分析結果において30.48±0.02°で立方構造を有するインジウム酸化物の(222)面に由来する第1ピークと、35.43±0.02°でインジウム酸化物の(400)面に由来する第2ピークと、を示すことを特徴とする請求項10に記載の半導体装置。
- 前記誘電層は、高誘電率金属酸化物を含むことを特徴とする請求項10に記載の半導体装置。
- 前記誘電層は、チタン酸化物(TiO2)を含むことを特徴とする請求項10に記載の半導体装置。
- 前記ナノラミネート電極は、1nm以下の表面粗さを含むことを特徴とする請求項10に記載の半導体装置。
- 前記キャパシタは、1kHzで第1キャパシタンスを有し、
前記キャパシタは、1MHzで第2キャパシタンスを有し、
前記第2キャパシタンスは、前記第1キャパシタンスの50%より大きいことを特徴とする請求項10に記載の半導体装置。 - 基板と、
前記基板上に配置されるコンタクト構造物と、
前記コンタクト構造物上に配置され、シリンダ形状を有し、第1ナノラミネート電極を含む下部電極と、
前記下部電極上に配置される誘電層と、
前記誘電層上に配置される上部電極と、を含み、
前記第1ナノラミネート電極は、
インジウム酸化物(In2O3)を含む複数の第1物質層と、
前記複数の第1物質層のうち隣接した2個の第1物質層間にそれぞれ配置され、モリブデン酸化物(MoOx)の単層からなる複数の第2物質層と、を含み、
前記第1ナノラミネート電極は、4.95~5.05eVの仕事関数を有することを特徴とする半導体装置。 - 前記誘電層は、チタン酸化物(TiO2)を含むことを特徴とする請求項17に記載の半導体装置。
- 前記複数の第1物質層それぞれは、2~6Åの厚さを有し、
前記第1ナノラミネート電極は、10~50nmの厚さを有することを特徴とする請求項17に記載の半導体装置。 - 前記上部電極は、第2ナノラミネート電極を含み、
前記第2ナノラミネート電極は、
インジウム酸化物(In2O3)を含む複数の第3物質層と、
前記複数の第3物質層のうち隣接した2個の第3物質層間にそれぞれ配置され、モリブデン酸化物(MoOx)の単層からなる複数の第4物質層と、を含み、
前記第2ナノラミネート電極は、4.95~5.05eVの仕事関数を有することを特徴とする請求項17に記載の半導体装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020230079934A KR20240178114A (ko) | 2023-06-21 | 2023-06-21 | 반도체 장치 및 그 제조 방법 |
| KR10-2023-0079934 | 2023-06-21 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2025003371A true JP2025003371A (ja) | 2025-01-09 |
Family
ID=93898633
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2024097267A Pending JP2025003371A (ja) | 2023-06-21 | 2024-06-17 | 半導体装置及びその製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US20240429268A1 (ja) |
| JP (1) | JP2025003371A (ja) |
| KR (1) | KR20240178114A (ja) |
| CN (1) | CN119181697A (ja) |
| TW (1) | TW202504443A (ja) |
-
2023
- 2023-06-21 KR KR1020230079934A patent/KR20240178114A/ko active Pending
-
2024
- 2024-05-01 US US18/651,934 patent/US20240429268A1/en active Pending
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- 2024-06-17 JP JP2024097267A patent/JP2025003371A/ja active Pending
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Also Published As
| Publication number | Publication date |
|---|---|
| CN119181697A (zh) | 2024-12-24 |
| KR20240178114A (ko) | 2024-12-30 |
| TW202504443A (zh) | 2025-01-16 |
| US20240429268A1 (en) | 2024-12-26 |
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