JP2024515861A - 量子回路としてのクリフォード代数におけるユニタリー演算の効果的な実装のための方法 - Google Patents

Abstract

本開示は、クリフォードローダについての効率的な量子回路を構築する方法に関し、類似の体系に従うこれらの方法の変形例に関する。

Description

本開示は量子アルゴリズムおよび量子線形代数の分野にある。特に、これは、クリフォードローダと呼ばれる量子回路の対数深さ構築を提供する。本開示は、量子機械学習の分野でもある。特にクリフォードローダ回路の量子機械学習への応用を提供した。

古典的コンピュータによる決定論的標本抽出は、単一のd次元行列スケールの決定論をO(d³)として計算する複雑さとして計算上高価である。理論的には、単一の決定要因を計算するO(d^2.37)を達成できる複雑な理論的構成があるが、これらは、それらの大きな一定要因オーバーヘッドのために、非常に大きなdに対してのみ、標準方法を上回ることができる。さらに、大部分の古典的行列式サンプリングアルゴリズムは、さらに高い計算要求をもたらすいくつかの行列式を計算する必要がある。

本開示は、クリフォードローダと呼ばれる量子回路の対数深さ構築を提供する。この回路はクリフォード代数で特定のユニタリー演算を実行し、量子線形代数と量子機械学習への応用を持つ。構築した回路は、量子ビットの個数、量子回路の深さ、回路中のゲートの種類に関して最適化した。

量子機械学習と線形代数アルゴリズムは、線形代数タスクのための量子手順を使用するために、古典的データを量子ステートとして表現する能力に依存するかもしれない。この開示は、クリフォードローダを用いて、kベクトルによってスパンされた部分空間を量子状態として効率的に表現する手順を与える。開示の実施形態は、例えば、行列式標本抽出及び位相幾何学的データ解析の作業のための量子機械学習、並びに、例えば、低次元線形システムの凸部及び解法のための量子線形代数への適用を有する。

いくつかの実施形態は、量子コンピュータによる実施のための量子回路に関するものであり、その量子コンピュータは、少なくともNキュービットq_nを含む。量子回路は、第1および第2の分岐回路とガジェット回路とを含む。最初の分岐回路は、最初の分岐回路の実施に後続して、量子ビットq₂の数値が量子ビットq₂-q_N/2のパリティを表す、N/2量子ビットq₁-q_N/2に適用される量子ゲートを含む。第2の分岐回路は、第1の分岐回路と同時に実行されるように配置され、N/2量子ビットq_(N/2+1)-q_Nに適用される量子ゲートを含む。ガジェット回路は、第1および第2の分岐回路の後に実行されるように配置される。ガジェット回路は、量子ビット q₁,q₂,q_(N/2+1)に適用される量子ゲートを含む。ここで、ガジェット回路の量子ゲートの一つはBS(θ)ゲートである。BS(θ)ゲートは単一のパラメータ表記された2-量子ビット量子ゲートである。量子ビットq₂の数値が0の場合、ガジェット回路はBS(θ)ゲートを量子ビットq₁およびq_(N/2+1)に適用する。量子ビットq₂の値が1の場合、ガジェット回路は代わりにBS(θ)ゲートの共役を量子ビットq₁およびq_(N/2+1)に適用する。

いくつかの実施形態では、第1の分岐回路は、第3の分岐回路、第4の分岐回路、および第2のガジェット回路を含む。第3の分岐回路は、第3の分岐回路の実行に後続して、量子ビットq₂の値が量子ビットq₂-q_N/4のパリティを表す、N/4量子ビットq₁-q_N/4に適用される量子ゲートを含む。第4の分岐回路は、第3の分岐回路に対して同時に実行されるように構成され、N/4量子ビットq_(N/4+1)-q_N/2に適用される量子ゲートを配置される。2 番目のガジェット回路は、3 番目と4 番目の分岐回路の後である。第2のガジェット回路は、キュービットq₁、q₂、およびq_(N/4+1)に適用される量子ゲートを含み、ここで、第2のガジェット回路の量子ゲートの1つは第2のBS(θ)ゲートである。量子ビットq₂の値が0の場合、2番目のBS(θ)ゲートが量子ビットq₁およびq_(N/4+1)に適用され、量子ビットq₂の値が1の場合、2番目のBS(θ)ゲートの共役が量子ビットq₁およびq_(N/4+1)に適用される。

いくつかの実施形態では、量子回路はさらにガジェット回路後に量子ビットq₁に適用されるXゲートを含む。いくつかの実施形態では、量子回路は、Xゲートの後に第2のガジェット回路をさらに含む。第2のガジェット回路は、量子ビットq₁、q₂、およびq_(N/2+1)に適用される量子ゲートを含み、ここで、第2のガジェット回路の量子ゲートの1つは第2のBS(θ)ゲートである。量子ビットq₂の値が0の場合、量子ビットq₁およびq_(N/2+1)に共役のBS(θ)ゲートが適用され、量子ビットq₂の値が1の場合、量子ビットq₁およびq_(N/2+1)にBS(θ)ゲートが適用される。いくつかの実施形態では、量子回路は、第2のガジェット回路の後に第3の分岐回路をさらに含む。第3の分岐回路は、N/2量子ビットq₁-q_N/2に適用される量子ゲートを含み、ここで第3の分岐回路一致するの量子ゲートは、逆順に第3の分岐回路の量子ゲートを除く第1の分岐回路の量子ゲートが配置され、BS(θ)ゲートは結合される。いくつかの実施形態では、本量子回路は、第3の分岐回路に対して同時に実行されるように構成された第4の分岐回路をさらに含む。4番目の分岐回路は、N/2量子ビットq_(N/2+1)-q_Nに適用される量子ゲートを含む。ここで、4番目の分岐回路一致するの量子ゲートは、4番目の分岐回路の量子ゲートを除く2番目の分岐回路の量子ゲートが逆順に配置され、BS(θ)ゲートは結合される。

いくつかの実施形態では、量子回路は、第２のBS(θ)ゲートを量子ビットq₁及びq₂に適用し第３のBS(θ)ゲートを量子ビットq₃及びq₄に適用する第１の層と、第１のCZゲートを量子ビットq₁及びq₂に適用する第２の層であって、前記CZゲートは制御されるZゲートである、層と、第４のBS(θ)ゲートを量子ビットq₁及びq₃に適用する第３の層と、第２のCZゲートを量子ビットq₁及びq₂に適用し第１のCXゲートを量子ビットq₃及びq₄に適用する第４の層であって、前記CXゲートは、制御されるXゲートである、層と、第２のCXゲートを量子ビットq₂及びq₃に適用する第５の層と、を含む。

いくつかの実施形態では、ガジェット分岐回路は、第１のCZゲートを量子ビットq₁及びq₂に適用する第１の層とであって、前記CZゲートは、制御されるZゲートである、層と、BS(θ)ゲートを量子ビットq₁及びq_(N/2+1)に適用する第２の層と、第２のCZゲートを量子ビットq₁及びq₂に適用する第３の層とを含む。

いくつかの実施形態は、量子コンピュータにより量子回路を実行する方法に関する。次の回路は、ネスト分岐回路を含むことに注意されたい。前記量子回路は少なくともNの量子ビットq_nを含む。量子回路は、N=2^K及び K≧2 であるNの量子ビットq_nとKの再帰型回路レベルK=1からKとを含む。各回路レベルkは(N/2^k)のレベルk回路を含み、各レベルk回路は、量子ビットq_nの2^ｋに適用される１以上の量子ゲートを含む。各レベルk回路についての前記2^kの量子ビットは、そのレベルK回路につき、第１の量子ビットと第２の量子ビットとを含む。各レベル1回路は、量子ビットq_nの２つに適用されるBSゲートを含み、前記２つの量子ビットのうち一方は、前記レベル1回路の第１の量子ビットであり、前記２つの量子ビットのうち他方は、前記レベル1回路の前記第２の量子ビットである。K≧2についての各レベルk回路は、第１の分岐回路としてレベル(k-1)回路の一方、及び、第２の分岐回路として前記レベル(k-1)回路の他方と、BSゲートを含むガジェット回路とを含む。前記第１の分岐回路の前記第２の量子ビットの値が０である場合、前記BSゲートは前記第１の分岐回路の前記第１の量子ビットと、前記第２の分岐回路の前記第１の量子ビットとに適用される。前記第１の分岐回路の前記第２の量子ビットの値が１である場合、前記BSゲートの共役は前記第１の分岐回路の前記第１の量子ビットと、前記第２の分岐回路の前記第１の量子ビットとに適用される。

いくつかの実施形態は、量子コンピュータによる実施のための量子回路に関するものであり、その量子コンピュータは、少なくともNキュービットq_nを含む。この回路は、N-1層のセットおよび追加の層を含む。N-1個の層のセットは、N個の量子ビットq_nにN-1個のBSゲートを逐次的に適用する。それぞれのBSゲートは、単一のパラメータ表記された2-量子ビットのゲートである。各層はBSゲートを2つの量子ビットに適用し、各後続の層はBSゲートを層の2つの量子ビットの1つと新たな量子ビットに適用する。追加の層はN-1層のセットに後続され、Xゲートを量子ビットの1つに適用する。

いくつかの実施形態において、各々の後続の層における新たな量子ビットは、以前の層がBSゲートを適用していないという量子ビットである。

いくつかの実施形態において、Xゲートは、N-1番目の層の新たな量子ビットに適用される。

いくつかの実施形態では、この量子回路は、追加の層後のN-1層の第2のセットをさらに含む。N‐1のBSゲートをN量子ビットに適用するN‐1層の第２のセットは、各層がBSゲートを２つの量子ビットに適用し、各後続の層が層の二つの量子ビットの一つと新たな量子ビットにBSゲートを適用する。いくつかの実施形態において、BSゲートは、N-1セットの第2のN-1層内のBSゲートに対応する共役ゲートである。

他の態様としては、構成要素、装置、システム、改良、方法、処理、アプリケーション、コンピュータ可読貯蔵媒体、および上記のいずれかに関連する他の技術が含まれる。

クリフォードローダとして指定した開示の実施形態は、以下の詳細な説明および請求項からより容易に明らかな他の利点および特徴を有し、付随する例示の図面と併せて取られるときには、以下のようになる。

エウクリッドノルム1を有する各ベクトルx = (x₁,x₂,...,x_N)に対して、C(x)として指定する対応するクリフォードローダが存在するように、N次元の単一のベクトルによって、クリフォードローダがパラメータ表記される。

図1は、第1の実施形態による、単一のパラメータ表記された2つの量子ビットゲート(「BS」と呼ばれる)及び2つの量子ビット制御されたX及び制御されたZゲートを使用して、8次元の所定のベクトルに対してクリフォードローダを実装するために使用される量子回路を示す図である。 図2は、第2の実施形態による、所定の8次元のベクトル、BSゲートに対してクリフォードローダを実装する量子回路を示す図である。 3A及び3Bは、第1の実施形態による、単一のパラメータ表記された2つの量子ビットゲート(「BS」と呼ばれる)及び2つの量子ビット制御されたX及び制御されたZゲートを使用して、16次元の所定のベクトルに対してクリフォードローダを実装するために使用される量子回路を示す図である。 3A及び3Bは、第1の実施形態による、単一のパラメータ表記された2つの量子ビットゲート(「BS」と呼ばれる)及び2つの量子ビット制御されたX及び制御されたZゲートを使用して、16次元の所定のベクトルに対してクリフォードローダを実装するために使用される量子回路を示す図である。

図は、説明のためだけに様々な実施形態を示す。当業者は、以下の説明から、本明細書に示された構造および方法の代替実施形態を、本明細書に記載された原理から逸脱することなく採用することができることを容易に認識するであろう。たとえば、BSゲートの特定のものを変更したり、異なる/あまり最適化されていない方法を使用して、Zゲートの制御を使用してパリティ計算を実行したりする。

図及び以下の説明は、例示のためだけに好ましい実施形態に関する。以下の説明から、本明細書に開示する構造および方法の代替実施形態は、開示されるものの原理から逸脱することなく採用され得る実行可能な代替として容易に認識されることに留意されたい。

［パート1:クリフォードローダ］
古典的ベクトルはN次元座標(x₁, x₂, ..., x_N)で表現される。ここでx_iは実数であり、ベクトルのユークリッドノルムは1である。この特定態様の表示を明確にするために、Nは2の累乗であると仮定するが、我々の方法は、一般的な事例にまで拡張することができる。

古典的ベクトルx = (x₁,x₂, ..., x_N)に対して、クリフォード代数におけるある単一演算子を記述し、クリフォードローダはこの単一演算子の実装に対応する。

パウリ行列XとZは単一量子ビットビットフリップと位相フリップ演算子に対応し、これらは2次元の防コミューティング行列である。P_i= Z^i-1XI^N-iとする。ここで、文字列はN個のPauli操作者のテンソル積を表し、X操作者は位置iにある。ベクトルxに対するクリフォードローダによって実装される単項演算子はN個の量子ビットに作用し、次のように与えられる。

演算子C(x) は、恒等式（identity）対して2 乗するユークリッドノルム1 を持つすべてのベクトルx に対してユニタリーである。R^Nに対するクリフォード代数の発生器P_iの線形結合であるから、これはクリフォード代数に属する。行列として、C(x) は次元2^Nx 2^N を持つため、2量子ビットのゲートの多項式(入力サイズN内)を使用して量子回路として実装できると期待する先験的な理由はない。開示は、これらの回路のためのそのような実装を提供し、さらに、筆者らの実装のための回路の深さは、これらの回路を極めて効率的にするNにおいて対数的である。

パラメータ表記された2量子ビットゲートの1つの種類を用いて、BS(θ)と呼ぶことにし、以下の説明を標準基底にもつ。

上記の行列の行と列を置換したり、最後の1ではなく位相要素e^{i*p} を導入したり、2 つの要素sin(θ) と-sin(θ) をi*sin(θ) とi*sin(θ) などに変更したりして導出される、他の類似のゲートを使用できることに注意する。これらのゲートはすべて事実上同等であり、当社の方法はそれらのいずれかを使用できる。BSゲートの共役は、角度を逆にすることによって得られることに注意されたい。すなわち、BS(θ)^*=BS(-θ)である。

また、制御されるZおよび制御されるXゲートを使用する。これらは以下の説明を標準基底に持つ。

2 番目の量子ビットが両方のゲートの制御量子ビットとして使用されている。なお、CXゲートの適用は、パリティ計算と見なすことができる。例えば、

である。パリティは、2つの数値(x₁とx₂ など) の合計が奇数か偶数かを参照する。

上で与えた4次元行列上での直接計算により検証できる二つの行列恒等式を導入した。これらの恒等式は文字列XIとZZをゲートBS(θ)と共役させる影響を記述し、著者らの構成の正しさを確立するために後に使用した。

クリフォードローダ回路の構築には、以下のように3つの量子ビット(例えば、便宜上、1、2および3のように)に作用するガジェット(回路複雑性理論において特定の機能を実行する分岐回路に使用される用語)が必要である。量子ビット2が0(例えば、標準に基づく)の場合、それは、量子ビット1および3に動作BS(θ)を適用し、量子ビット2が1(例えば、標準に基づく)の場合、代わりに動作BS(θ)^*を適用する。このガジェットはG₁₂₃(θ)と表記され、たとえば、CZゲートが量子ビット2を制御として、BS(θ)ゲートが量子ビット1および3に作用する3つのゲートCZ₂₁BS₁₃(θ)CZ₂₁の数列を使用して実装することができる。上記のようなこのガジェットの動作は、3つの行列の積を計算することによって検証できる。別の事例では、本ガジェット回路は、BS(θ)ゲートを単一のゲートではなく、3回転の数列として扱うことによって実施される。

ガジェットに加えて、クリフォードローダにはBSゲートへのインプットとして使用される一連の角度が含まれている。この角度の数列はベクトルx から計算される。2つの実施形態の角度のシーケンスについて、以下に説明する。第1の実施形態の角度数列は、全体を参照することによって組み込まれる米国特許出願第16/986,553号に記載の数列と同一であることに留意されたい。第2実施形態の角度数列は、この開示に特有である。

第1の実施形態の角度数列は、米国特許出願第16/986,553号に記載されている数列と同一であるが、完全性のためにここで簡単に説明する。まず、ベクトルxの中間体二乗振幅の補助系列(r₁, r₂, ..., r_N)を定義する。最後のN/2 値(r_N/2, r_N/2+1, ..., r_N-1) は、インデックス
について、次のように定義される。

最初のN/2-1値は、N/2から1に下がるインデックスjについて次の通りである。

最後のN/2角度（θ_N/2, θ_N/2+1, ..., θ_N-1) は次のように定義される。
x_2jが正であるとき、

x_2jが負であるとき、

最初のN/2角度（r₁, r₂, ….r_N/2-1）は

として定義される。

第2実施形態の角度数列は以下のように定義される。最初の角度は次のようになる。

後続の角度は次のように定義される。

ただし1 < i < N。

角度の数値を定義する同様の方法があり得、両実施例について本書と同じ方法に分類される。例えば、角度の符号を反転させたり、πの倍数を角度に加えることができる。

任意のベクトルx = (x₁, x₂, ..., x_N) に対してクリフォードローダを実装するための2 つの量子回路を定義できるようになった。

構築の最初のステップは、(上述のように)角度数列の算出である。これらの数列の両方を計算し、クリフォードローダ回路のパラメータとして使用することができる。角度数列を決定するための計算時間は、ベクトルxの次元に線形に比例してもよい。

クリフォードローダを構築するための第1の実施形態について、ここで説明する。この実施形態は、図1の8次元ベクトル、及び図3A及び図3Bの16次元ベクトルについて図示されている(図3BはC(x)回路のレベルを示す)。第1の実施形態のクリフォードローダ回路は、左側の量子回路C(x)と右側の隣接(C(x)^*)との間に挟まれた第1の量子ビット上のXゲートを含み、ここで、C(x)およびC(x)^*はそれぞれ対数深さを有し、すなわち、
C(x) = C(x)(X^N-1)C(x)^*である。C(x)の再帰的説明をガジェットを用いて以下に示す。また、総回路深さはNで対数であることが明示的に示されている。C(x)^*に対しては、ゲートはC(x)と逆になり、共役される(CXとCZは自己共役であることに注意)。

2つの異なった量子回路S₁とS₂を構成するために使用されるいくつかの表記法を導入した。これらの説明では、(S1||S2) という表記を使用する。量子回路とS₁及びS₂が、別々のセットの量子ビットに対して並列に実行され、(S₁、S₂)が、同じセットの量子ビット上の回路の順序構成を示す。回路は、1つ以上のゲートの順序付けられた集合であることに注意する。例えば、ある回路は単一のゲートのみを含むことができる。分岐回路とは、より大きな回路の一部である回路を指す場合がある。また、CXゲートを有するクリフォードローダを構成する補助回路も含めた。C'(x)をCXゲート列の後に定義し、量子ビット2が2からNまでの量子ビットのパリティ

を計算の最後に含むようにする(例えば、図1の回路C'(x¹)を参照)。

ここで、図1の回路C(x)の再帰的構成例を示す。上述のように、クリフォードローダは、回路C(x)およびC(x)^*をそれらの間にXゲートと共に適用することによって得ることができる。ベクトルx(すなわちN)の次元は２の累乗であると仮定する。この仮定は一般性を失うことなく行うことができる。というのは、次元を2の累乗にするために、ベクトルxをいくつかのOで埋めることができるからである。2次元の単位ベクトル

に対して、クリフォードローダは、定義上、回路cos(θ)XI + sin(θ)ZXである。ここで、θ=arccos(x₁)であるので、式4の恒等式を用いてC(x) = C(x') = BS(θ)とする。筆者らは、筆者らの再帰的構築用のベースケースとしてこの2次元構築を用い、それを用いてより高い次元ベクトル用のクリフォードローダを構築した。次に、高次元ベクトルに対するC(x)とC'(x)の再帰的定義を与える。x¹とx²をベクトルxの2つの半分を表わすN/2次元ベクトルとする。すなわち、x¹= (x₁, x₂, ..., x_N/2)とx²= (x_N/2+1, x_N/2+2, ..., x_N)であり、ベクトルxのためのクリフォードローダは再帰関係を用いて構築される。


G_ijkが3つの量子ビットガジェットであり、CX(i,j)= CX_ijが制御量子ビットとして機能する量子ビットiの制御されるXゲートを表す。

C(x)に対する回路深さは再帰的関係から求めることができる。d(N)を次元の関数として回路深さとし、次にd(2)=1とし、再帰からd(N) = d'(N/2)+3とd'(N) = d'(N/2)+4とする。ガジェットG_ijk には深さ3 があり、CX(N/2+2, N/2+1) は、これらの再帰関係を使用して回路を実装する場合、ガジェットG_ijk の3 番目の層と並行して実行できることに注意する。したがって、これらの再帰の明示解は、2より大きい２のN乗につき、d(N) = 4(log2N - 1) となる。

再帰を展開し、4次元および8次元ベクトルxに対するC (x)の明示的記述を与える。4次元C(x)回路は深さ4*(2-1)=4である。それは、BSゲートへのインプットとして、第1の実施形態により計算されたベクトルxに対する角度(θ1、θ2、θ3)(上述)を使用する。
回路C(x)における4層のゲートレベル記述を与える。
層1: (BS₁₂(θ₂)||BS₃₄(θ₃)
層2: CZ₂₁
層3: BS₁₃(θ₁)
層4: CZ₂₁
8次元C(x)回路は、上述のように、深さ4*(3-1)=8を有することになる。ベクトルxに対する角度(θ1, θ2, ...,θ7)は、第1の実施形態(上記)に従って計算され、C(x)におけるBSゲートへの入力である。図1に示されているC(x)において、8層すべてのゲートレベル記述を与える。
層1: (BS₁₂(θ₄)||BS₃₄(θ₅)||BS₅₆(θ₆)||BS₇₈(θ₇))
層2: (CZ₂₁||CZ₆₅)
層3: ((BS₁₃(θ₂))||BS₅₇(θ₃))
層4: (CZ₂₁||CZ₆₅||CX₄₃||CX₇₈)
層5: (CZ₃₂||CZ₇₆)
層6: CZ₂₁
層7: BS₁₅(θ1)
層8: CZ₂₁
層2-4と6-8では、ガジェットG_ijkを、層4で並列に実行されるいくつかのパリティ計算とともに実施していることに注意されたい。具体的には、パリティ計算はCXゲートで表され、CZゲートはガジェットG_ijkの一部である。図1の下から上へ、そして左から右へC(x)を横断する場合、計算された角列は逆順で使用されることに注意されたい。

クリフォードローダの第2の実施形態は、式10および11を参照して記載された角度数列を使用する。ここで、(θ₁、θ₂、…、θ_n-1)を角度数列とし、次いで、実施例2に係るクリフォードローダを以下のように実現することができる。

第1の実施形態とは対照的に、クリフォードローダC(x)をn次元ベクトルxに対して実装するために、(n-1)個のBSゲートを順次使用し、線幅を有する。第2の実施形態による回路クリフォードローダ回路の例を図2に示す。

［パート2: クリフォード ローダの適用］
ここで、クリフォードローダを使用して、行列式サンプリングに関連する量子機械学習の適用に使用する方法を示す。特に、決定性分布に従ってサンプリングの基本的な問題を解くためにクリフォードローダを使用する方法と、その代表的な特徴選択への適用を示した。

古典的コンピュータによる決定論的標本抽出は、単一のd次元行列スケールの決定論をO(d³)として計算する複雑さとして計算上高価である。理論的には、単一の行列式を計算するためのO(d^2.37)を達成できる複雑な理論的構成があるが、これらは、それらの大きな一定因子オーバーヘッドのために、非常に大きいdに対してのみ標準方法を上回ることができる。さらに、大部分の古典的行列式サンプリングアルゴリズムは、さらに高い計算要求をもたらすいくつかの行列式を計算する必要がある。対照的に、本開示に記載される量子アルゴリズムは、複雑さO(dlogN)を有する。

決定性サンプリング問題への入力は、行列

であり、これは、各々dが次元を有するn行ベクトルを含む行列である。出力はサブセット
（|S|= d）であり、Sを選択する確率が、S内のベクトルによってスパンされる平行六面体の二乗体積に比例するよう。より形式的には、

A_SがS に属するA の行を選択することによって得られるd x d 行列を示す。すべての確率が正であることは明らかであり、すべての可能なSの確率の合計は、Cauchy Binet恒等式 によって1 になる。

行列式サンプラーの出力は、ベクトルが直交するとき行列式が最大になり、ベクトルのいずれかが他のベクトルの線形結合である場合は小さいので、d個の'ほぼ直交'ベクトルを含む集合Sである。行ベクトルがdet(X_S)= 0 のように、行列式素サンプラーの出力に線形依存がないことが保証される。線形依存がある場合、S はサンプラーの出力に表示されない。行列式サンプラーの出力は、多様で代表的なベクトルのセットである。これは、代表的な機能のセットをサンプルすることが目標である機械学習適用に役立つ場合がある。

実施例のユースケースとして、ユーザに関連付けられたユーザと機能の大きなデータセットを考えてみる。ここでの目標は、代表的で多様な機能を持つユーザのセットを選択することである。決定論的標本抽出は、データセットの多様で代表的なユーザ群を選択する。それは、そこに存在するユーザのすべての異なった群を保持する大きなデータセットの簡潔な要約を得る技法である。

行列式サンプラーの出力は、行選択による低ランク近似、又は、クラスタリングアルゴリズムへの入力としても使用できる。これは、標準方法で改善されることがわかっている。

以下では、クリフォードローダの組合せを使用して、決定論的標本抽出を実行する方法について説明する。パート1 から、クリフォードローダ

は、N 次元ベクトルxごとに定義されるユニタリ演算子であることを思い出す。さらに第1の実施例に関しては、O(NlogN)2量子ビットゲートを使用し、回路深さO(JogN)を使用するクリフォードローダの実施例を提供した。

クリフォードローダを用いた行列式サンプリングアルゴリズムは以下の通りである。(a¹, a², ..., a^d) を行列
の列とする。量子回路

を適用し、得られた状態を標準基準で測定する。これらの演算の結果は、d個の1と(N-d)個のゼロを持つビット列の振幅が決定要素det(A_s)であるビット列上の量子スーパーポジションである。従って、標準ベースでの測定は、行列式素分布とサンプルし、

である。量子アルゴリズムは、標準ベースで、Nビットの出力文字列を得るために測定する。S を出力ストリング内の1 のセットとして、|S|=dの場合、Sを出力する。

上記の手順は、N個のキュービットを使用し、第1部の第1実施形態を使用する回路深さO(dlogN)を有し、順次、クリフォードローダ回路を連続して適用する。この手順は行列A の列が直行であれば確率1 で成功する。より一般的には、成功確率はdet(A^TA)である。

式16を参照して上述した手続きが成功した場合、出力Sは、決定的分布に従ったサンプルである。すなわち、この手順は正確であり、時間O(dlogN)における決定性サンプリング問題を厳密に解く。

行列式サンプラーの成功確率は、行列Aに乱数符号行列またはHadamard行列を乗じてから、行列式サンプラーをA' = AH に対して実行することで改善できる。Hadamard行列による乗算のための最先端の手順を用いて、このような前処理はAの非ゼロエントリの数で、時間線形で実行される。

Aが直交行列の場合、走行時間O(dlogN)の量子行列式サンプリングアルゴリズムは、走行時間O(d³)の最良既知古典的アルゴリズムよりも高速化を提供する。

より一般的には、クリフォードローダ演算の数列

は、ベクトル(a¹,a²,…a^d)によってスパンされるk次元部分空間の表現を提供する。ベクトルが正規であれば、この表現を取得する成功確率も高くなる。これにより、クリフォードローダは、低次元部分空間の線形部分空間への射影を見つけるのに役立つ。

クリフォードローダは量子トポロジーデータ解析においても有用であり、ここでは

はは、複体の例のDirac演算子のためのブロック符号化を生成するために使用することができる。

第2の部分は、クリフォードローダの第1の実施例を参照して説明されているが、代わりに、クリフォード負荷の第2の実施例を使用してもよい。この場合、走行時間はO(dN) になる。

［その他の考慮事項］
量子プロセッシング装置(量子コンピュータとも呼ばれる)は、計算を実行するために量子力学の法則を利用する。量子プロセッシング装置は、一般に、いわゆる量子ビット、すなわち量子ビットを使用する。古典的なビットは必ず0か1の値を持っているが、量子ビットは量子機械的システムで、0、1、あるいは両方の重ね合わせ

の値を持つことができる。ここで、

である。
例えば、量子ビットの物理的な実装には、超伝導量子ビット、電子トラップ、および光子システム(例えば、ウェーブガイド内の光子)が含まれる。

量子回路は、1 つ以上のゲートの順序付けられた集合である。分岐回路とは、より大きな回路の一部である回路を指す場合がある。ゲートは、1 つ以上の量子ビットで実行される単一動作を表す。量子コンピュータは1と2の量子ビットゲートの普遍的なセットを用いることができる。普遍的には、これらのゲートの組合せとして任意の量子回路を書くことができることを意味する。量子ゲートは、単一行列を使用して記述することができる。
量子回路の深さは、量子コンピュータ上で回路を実行するために最低限必要なステップである。量子回路の層は、回路のステップを指すことがある。

1 つ以上の量子コンピュータで量子回路を実行するための命令は、非一時的コンピュータ可読記憶媒体に格納できる。「コンピュータ可読記憶媒体」という言葉は、単一の媒体又は複数媒体、集中型又は分散型のデータベース、又は、関連するキャッシュ及びサーバが命令を記憶することができるものと解釈されるべきである。また、「コンピュータ可読媒体」という語は、量子コンピュータによる実行のための命令を記憶することができ、かつ、本明細書に開示されている方法論のうちのいずれか1つ以上を量子コンピュータに実行させるような媒体を含むものとする。「コンピュータ可読媒体」という語は、ソリッドステートメモリ、光媒体、及び磁気媒体の形態のデータリポジトリーを含むが、これらに限定されない。

上述の手法は、量子コンピューティングがユーザを分離するための共有役務として提供される、クラウド量子コンピューティングシステムに適していてもよい。一例は、本明細書に引用して組み込まれる特許出願第15/446,973号「役務としての量子コンピューティング」に記載されている。

上記の説明のいくつかの部分は、アルゴリズム的プロセスまたは動作の観点から実施形態を説明する。これらのアルゴリズム記述および表現は、コンピュータ分野の当業者によって一般に使用され、それらの作業の内容を効果的に他の当業者に伝達する。これらの動作は、機能的に、計算的に、又は論理的に説明されているが、プロセッサ又は同等の電気回路、マイクロコード等によって実行するための命令を備えたコンピュータプログラムによって実現されるものと理解される。さらに、汎用性を損なうことなく、機能動作のこれらの配置をモジュールと呼ぶことも、時には便利であることが証明されている。

本明細書で使用される「一実施形態」または「実施形態」への任意の参照は、実施形態に関連して記述される特定の要素、特徴、構造、または特性が、少なくとも1つの実施形態に含まれることを意味する。明細書の様々な場所における「一実施形態における」フレーズの出現は、必ずしも全てが同一実施形態を参照しているとは限らない。同様に、元素又は構成元素の前に「一」又は「１」を使用することは、単に便宜上行われる。この記述は、他の意味で意図されていることが明白でない限り、元素または構成元素の1つ以上が存在することを意味するものと理解されるべきである。

値が「概算」または「実質的」(またはその誘導体)として記述される場合、上記値は、別の意味が文脈から明らかでない限り、正確な+/-10%と解釈されるべきである。たとえば、「およそ10」は「9から11までの範囲」を意味すると理解されるべきである。

本明細書中で使用される場合、用語「含み」、「含む」、「有し」、「有する」、「持つ」、「持ち」または、他の任意のバリエーションは、非独占的介在物をカバーすることを意図される。例えば、元素のリストを含むプロセス、方法、物品、または装置は、必ずしもそれらの元素に限定されるものではなく、そのようなプロセス、方法、物品、または装置に明示的に記載または固有ではない他の元素を含んでもよい。更に、明確に逆のことを表さない限り、「または」は、包括的ORを指し、排他的ORを意味しない。たとえば、条件AまたはBが満たされるのは、Aが真であり(または存在し)、Bが偽である(または存在しない)か、Aが偽であり(または存在しない)、Bが真である(または存在する)か、ならびにAおよびBの両方が真である(または存在する)かのいずれか1つによってである。

本明細書に開示されている方法及び装置の配置、動作、詳細において、特許請求範囲に定義されているように、その概念及び範囲から逸脱することなく、当業者に明らかな種々の他の修正、変更及び変形を行うことができる。したがって、本発明の範囲は、添付の請求項およびその法的均等物によって決定されるべきである。

代替実施形態は、コンピュータハードウェア、ファームウェア、ソフトウェア、および/またはそれらの組み合わせで実施される。実装は、プログラマブルプロセッサによる実行のために、機械可読記憶部装置内に実体的に具体化されたコンピュータプログラム製品内に実装可能であり、方法ステップは、命令のプログラムを実行するプログラマブルプロセッサによって実行され、入力データ上で動作し、出力を生成することによって機能を実行することが可能である。実施形態は、データ記憶部システム、少なくとも1つの入力装置、および少なくとも1つの出力装置からのデータおよび命令を受信し、データおよび命令を送信するように結合された、少なくとも1つのプログラム可能なプロセッサを含む、プログラム可能なシステム上で実行可能な1つ以上のコンピュータプログラムで有利に実施することができる。各コンピュータプログラムは、ハイレベル手順又はオブジェクト指向型プログラミング言語で実現することが可能であり、又は所望により、アッセンブリ言語又はマシン言語で実現することが可能であり、且つ、いずれの場合においても、言語はコンパイル型又はインタプリタ型の言語とすることが可能である。適当なプロセッサには、例えば、汎用および専用マイクロプロセッサの両方が含まれる。一般に、プロセッサは、読み出し専用メモリおよび/またはランダムアクセスメモリから命令およびデータを受信する。一般に、コンピュータは、データファイルを記憶するための1つ以上の大容量記憶部装置を含むであろう。このような装置には、内蔵ハードディスクおよび取り外しリムーバブルディスクなどの磁気ディスク、光磁気ディスク、および光ディスクが含まれる。コンピュータプログラム命令及びデータを実体的に具体化するのに適した記憶部装置は、例示として、EPROM、EEPROM、及びフラッシュメモリ装置のような半導体メモリ装置、内部ハードディスク及び取外しリムーバブルディスクのような磁気ディスク、磁気光ディスク、及びCD－ROMディスクを含むあらゆる形態の不揮発性メモリを含む。上記のいずれも、ASIC(アプリケーション特有の集積回路)および他の形式のハードウェアによって補足され、またはそれらに組み込まれることができる。

Claims (40)

1. 量子コンピュータにより量子回路を実行する格納済み命令を含む非一時的コンピュータ可読記憶媒体であって、前記量子コンピュータは少なくともNの量子ビットq_nを含み、前記格納済み命令は、前記量子コンピュータによって実行されると、前記量子コンピュータに、
   N/2の量子ビットq₁-q_N/2に適用される量子ゲートを含む第１の分岐回路を実行することであって、前記第１の分岐回路の実行に続いて、量子ビットq₂の値は量子ビットq₂-q_N/2のパリティを示す、ことと、
   前記第１の分岐回路と同時に第２の分岐回路を実行することであって、前記第２の分岐回路は、N/2の量子ビットq_(N/2+1)-q_Nに適用される量子ゲートを含む、ことと、
   前記第１の分岐回路及び前記第２の分岐回路の後にガジェット回路を実行することであって、前記ガジェット回路は、量子ビットq₁,q₂及びq_(N/2+1)に適用される量子ゲートを含み、前記ガジェット回路の前記量子ゲートの１つはBS(θ)ゲートであって、前記BS(θ)ゲートは単一のパラメータ表記された２量子ビットの量子ゲートであり、
   量子ビットq₂の前記値が０である場合、前記BS(θ)ゲートは量子ビットq₁及びq_(N/2+1)に適用され、
   量子ビットq₂の前記値が１である場合、前記BS(θ)ゲートの共役は量子ビットq₁及びq_(N/2+1)に適用される、ことと、
   を含む動作を実行させる、非一時的コンピュータ可読記憶媒体。
2. 請求項１に記載の非一時的コンピュータ可読記憶媒体において、前記第１の分岐回路を実行することは、
   N/4の量子ビットq₁-q_N/4に適用される量子ゲートを含む第３の分岐回路を実行することであって、前記第３の分岐回路の実行に続いて、量子ビットq₂の値は量子ビットq₂-q_N/4のパリティを示す、ことと、
   前記第３の分岐回路と同時に、N/4の量子ビットq_(N/4+1)-q_N/2に適用される量子ゲートを含む第４の分岐回路を実行することと、
   前記第３の分岐回路及び前記第４の分岐回路の後に第２のガジェット回路を実行することであって、前記第２のガジェット回路は、量子ビットq₁,q₂及びq_(N/4+1)に適用される量子ゲートを含み、前記第２のガジェット回路の前記量子ゲートの１つは、第２のBS(θ)ゲートであり、
   量子ビットq₂の前記値が０である場合、前記第２のBS(θ)ゲートは量子ビットq₁及びq_(N/4+1)に適用され、
   量子ビットq₂の前記値が１である場合、前記第２のBS(θ)ゲートの共役は量子ビットq₁及びq_(N/4+1)に適用される、ことと、
   を含む、非一時的コンピュータ可読記憶媒体。
3. 請求項１に記載の非一時的コンピュータ可読記憶媒体において、前記動作は更に、前記ガジェット回路の後に量子ビットq₁に適用されるXゲートを実行することを含む、非一時的コンピュータ可読記憶媒体。
4. 請求項３に記載の非一時的コンピュータ可読記憶媒体において、前記動作は更に、
   前記Xゲートの後に第２のガジェット回路を実行することであって、前記第２のガジェット回路は、量子ビットq₁,q₂及びq_(N/2+1)に適用される量子ゲートを含み、前記第２のガジェット回路の前記量子ゲートの１つは、第２のBS(θ)ゲートであり、
   量子ビットq₂の前記値が０である場合、前記BS(θ)ゲートの共役は量子ビットq₁及びq_(N/2+1)に適用され、
   量子ビットq₂の前記値が１である場合、前記BS(θ)ゲートは量子ビットq₁及びq_(N/2+1)に適用される、ことと、
   を含む、非一時的コンピュータ可読記憶媒体。
5. 請求項４の記載の非一時的コンピュータ可読記憶媒体において、前記動作は更に、
   前記第２の分岐回路の後に第３の分岐回路を実行することであって、前記第３の分岐回路は、N/2の量子ビットq₁-q_N/2に適用される量子ゲートを含み、前記第３の分岐回路の前記量子ゲートは、前記第３の分岐回路の前記量子ゲートが逆順に配置され前記BS(θ)ゲートが共役されることを除いて、前記第１の分岐回路の前記量子ゲートに一致する、ことと、
   を含む非一時的コンピュータ可読記憶媒体。
6. 請求項５に記載の非一時的コンピュータ可読記憶媒体において、前記動作は更に、
   前記第３の分岐回路と同時に第４の分岐回路を実行することであって、前記第４の分岐回路は、N/2の量子ビットq_(N/2+1)-q_Nに適用される量子ゲートを含み、前記第４の分岐回路の前記量子ゲートは、前記第４の分岐回路の前記量子ゲートが逆順に配置され前記BS(θ)ゲートが共役されることを除いて、前記第２の分岐回路の前記量子ゲートに一致する、ことと、
   を含む非一時的コンピュータ可読記憶媒体。
7. 請求項１に記載の非一時的コンピュータ可読記憶媒体において、前記第１の分岐回路を実行することは、
   第２のBS(θ)ゲートを量子ビットq₁及びq₂に適用し第３のBS(θ)ゲートを量子ビットq₃及びq₄に適用する第１の層を実行することであって、
   第１のCZゲートを量子ビットq₁及びq₂に適用する第２の層を実行することであって、前記CZゲートは制御されるZゲートである、ことと、
   第４のBS(θ)ゲートを量子ビットq₁及びq₃に適用する第３の層を実行することと、
   第２のCZゲートを量子ビットq₁及びq₂に適用し第１のCXゲートを量子ビットq₃及びq₄に適用する第４の層を実行することであって、前記CXゲートは、制御されるXゲートである、ことと、
   第２のCXゲートを量子ビットq₂及びq₃に適用する第５の層を実行することと、
   を含む、非一時的コンピュータ可読記憶媒体。
8. 請求項１に記載の非一時的コンピュータ可読記憶媒体において、前記ガジェット分岐回路を実行することは、
   第１のCZゲートを量子ビットq₁及びq₂に適用する第１の層を実行することであって、前記CZゲートは、制御されるZゲートである、ことと、
   前記BS(θ)ゲートを量子ビットq₁及びq_(N/2+1)に適用する第２の層を実行することと、
   第２のCZゲートを量子ビットq₁及びq₂に適用する第３の層を実行することと、
   を含む、非一時的コンピュータ可読記憶媒体。
9. 請求項１に記載の非一時的コンピュータ可読記憶媒体において、前記BS(θ)ゲートの前記共役は、BS(-θ)である、非一時的コンピュータ可読記憶媒体。
10. 請求項１に記載の非一時的コンピュータ可読記憶媒体において、前記BS(θ)ゲートは、
    BS(θ) = [[1, 0, 0, 0], [0, cos(θ), sin(θ), 0], [0, -sin(θ), cos(θ), 0], [0, 0, 0, 1]]
    との形式を有する、非一時的コンピュータ可読記憶媒体。
11. 量子コンピュータにより量子回路を実行する方法であって、前記量子コンピュータは少なくともNの量子ビットq_nを含み、前記方法は、
    前記量子コンピュータによって、N/2の量子ビットq₁-q_N/2に適用される量子ゲートを含む第１の分岐回路を実行することであって、前記第１の分岐回路の実行に続いて、量子ビットq₂の値は量子ビットq₂-q_N/2のパリティを示す、ことと、
    前記量子コンピュータによって、前記第１の分岐回路と同時に第２の分岐回路を実行することであって、前記第２の分岐回路は、N/2の量子ビットq_(N/2+1)-q_Nに適用される量子ゲートを含む、ことと、
    前記量子コンピュータによって、前記第１の分岐回路及び前記第２の分岐回路の後にガジェット回路を実行することであって、前記ガジェット回路は、量子ビットq₁,q₂,q_(N/2+1)に適用される量子ゲートを含み、前記ガジェット回路の前記量子ゲートの１つはBS(θ)ゲートであって、前記BS(θ)ゲートは単一のパラメータ表記された２量子ビットの量子ゲートであり、
    量子ビットq₂の前記値が０である場合、前記BS(θ)ゲートは量子ビットq₁及びq_(N/2+1)に適用され、前記BS(θ)ゲートは単一のパラメータ表記された２量子ビットのゲートであり、
    量子ビットq₂の前記値が１である場合、前記BS(θ)ゲートの共役は量子ビットq₁及びq_(N/2+1)に適用される、ことと、
    を含む方法。
12. 請求項１１に記載の方法において、前記第１の分岐回路を実行することは、
    N/4の量子ビットq₁-q_N/4に適用される量子ゲートを含む第３の分岐回路を実行することであって、前記第３の分岐回路の実行に続いて、量子ビットq₂の値は量子ビットq₂-q_N/4のパリティを示す、ことと、
    前記第３の分岐回路と同時に、N/4の量子ビットq_(N/4+1)-q_N/2に適用される量子ゲートを含む第４の分岐回路を実行することと、
    前記第３の分岐回路及び前記第４の分岐回路の後に第２のガジェット回路を実行することであって、前記第２のガジェット回路は、量子ビットq₁,q₂及びq_(N/4+1)に適用される量子ゲートを含み、前記第２のガジェット回路の前記量子ゲートの１つは、第２のBS(θ)ゲートであり、
    量子ビットq₂の前記値が０である場合、前記第２のBS(θ)ゲートは量子ビットq₁及びq_(N/4+1)に適用され、
    量子ビットq₂の前記値が１である場合、前記第２のBS(θ)ゲートの共役は量子ビットq₁及びq_(N/4+1)に適用される、ことと、
    を含む、方法。
13. 請求項１１に記載の方法において、前記ガジェット回路の後に量子ビットq₁に適用されるXゲートを実行することを含む、方法。
14. 請求項１３に記載の方法において、
    前記Xゲートの後に第２のガジェット回路を実行することであって、前記第２のガジェット回路は、量子ビットq₁,q₂,q_(N/2+1)に適用される量子ゲートを含み、前記第２のガジェット回路の前記量子ゲートの１つは、第２のBS(θ)ゲートであり、
    量子ビットq₂の前記値が０である場合、前記BS(θ)ゲートの共役は量子ビットq₁及びq_(N/2+1)に適用され、
    量子ビットq₂の前記値が１である場合、前記BS(θ)ゲートは量子ビットq₁及びq_(N/2+1)に適用される、ことと、
    を含む、方法。
15. 請求項１４の記載の方法において、
    前記第２の分岐回路の後に第３の分岐回路を実行することであって、前記第３の分岐回路は、N/2の量子ビットq₁-q_N/2に適用される量子ゲートを含み、前記第３の分岐回路の前記量子ゲートは、前記第３の分岐回路の前記量子ゲートが逆順に配置され前記BS(θ)ゲートが共役されることを除いて、前記第１の分岐回路の前記量子ゲートに一致する、ことと、
    を含む方法。
16. 請求項１５に記載の方法において、
    前記第３の分岐回路と同時に第４の分岐回路を実行することであって、前記第４の分岐回路は、N/2の量子ビットq_(N/2+1)-q_Nに適用される量子ゲートを含み、前記第４の分岐回路の前記量子ゲートは、前記第４の分岐回路の前記量子ゲートが逆順に配置され前記BS(θ)ゲートが共役されることを除いて、前記第２の分岐回路の前記量子ゲートに一致する、ことと、
    を含む方法。
17. 請求項１１に記載の方法において、前記第１の分岐回路を実行することは、
    第２のBS(θ)ゲートを量子ビットq₁及びq₂に適用し第３のBS(θ)ゲートを量子ビットq₃及びq₄に適用する第１の層を実行することであって、
    第１のCZゲートを量子ビットq₁及びq₂に適用する第２の層を実行することであって、前記CZゲートは制御されるZゲートである、ことと、
    第４のBS(θ)ゲートを量子ビットq₁及びq₃に適用する第３の層を実行することと、
    第２のCZゲートを量子ビットq₁及びq₂に適用し第１のCXゲートを量子ビットq₃及びq₄に適用する第４の層を実行することであって、前記CXゲートは、制御されるXゲートである、ことと、
    第２のCXゲートを量子ビットq₂及びq₃に適用する第５の層を実行することと、
    を含む方法。
18. 請求項１１に記載の方法において、前記ガジェット分岐回路を実行することは、
    第１のCZゲートを量子ビットq₁及びq₂に適用する第１の層を実行することであって、前記CZゲートは、制御されるZゲートである、ことと、
    前記BS(θ)ゲートを量子ビットq₁及びq_(N/2+1)に適用する第２の層を実行することと、
    第２のCZゲートを量子ビットq₁及びq₂に適用する第３の層を実行することと、
    を含む方法。
19. 請求項１１に記載の方法において、前記BS(θ)ゲートの前記共役は、BS(-θ)である、方法。
20. 量子コンピュータによる実行のための量子回路であって、前記量子回路は、
    N=2^K 及び K≧2 であるNの量子ビットq_nと
    Kの再帰型回路レベルK=1からKとを含み、
    各回路レベルkは(N/2^k)のレベルk回路を含み、各レベルk回路は、量子ビットq_nの2^ｋに適用される１以上の量子ゲートを含み、各レベルk回路についての前記2^kの量子ビットは、そのレベルK回路につき、第１の量子ビットと第２の量子ビットとを含み、
    各レベル1回路は、量子ビットq_nの２つに適用されるBSゲートを含み、前記２つの量子ビットのうち一方は、前記レベル1回路の第１の量子ビットであり、前記２つの量子ビットのうち他方は、前記レベル1回路の前記第２の量子ビットであり、
    K≧2についての各レベルk回路は、
    第１の分岐回路としてレベル(k-1)回路の一方、及び、第２の分岐回路として前記レベル(k-1)回路の他方と、
    BSゲートを含むガジェット回路とを含み、
    前記第１の分岐回路の前記第２の量子ビットの値が０である場合、前記BSゲートは前記第１の分岐回路の前記第１の量子ビットと、前記第２の分岐回路の前記第１の量子ビットとに適用され、
    前記第１の分岐回路の前記第２の量子ビットの値が１である場合、前記BSゲートの共役は前記第１の分岐回路の前記第１の量子ビットと、前記第２の分岐回路の前記第１の量子ビットとに適用される、
    量子回路。
21. 量子コンピュータにより量子回路を実行する格納済み命令を含む非一時的コンピュータ可読記憶媒体であって、前記量子コンピュータは少なくともNの量子ビットを含み、前記格納済み命令は、前記量子コンピュータによって実行されると、前記量子コンピュータに、
    N-1のBSゲートをNの量子ビットに適用するN-1の層のセットを実行することであって、各BSゲートは単一のパラメータ表記された２量子ビットのゲートであり、各層は、BSゲートを２つの量子ビットに適用し、各後続の層はBSゲートを前記層における前記２つの量子ビットと新たな量子ビットとの１つに適用する、ことと、
    前記N-1の層の前記セットの後に追加の層を実行することであって、前記層は、Xゲートを前記量子ビットの１つに適用する、ことと、
    を含む動作を実行させる、非一時的コンピュータ可読記憶媒体。
22. 請求項２１に記載の非一時的コンピュータ可読記憶媒体において、各後続の層における前記新たな量子ビットは、以前の層がBSゲートを適用しなかった量子ビットである、非一時的コンピュータ可読記憶媒体。
23. 請求項２１に記載の非一時的コンピュータ可読記憶媒体において、前記Xゲートは、前記N-1番目の層の前記新たな量子ビットに適用される、非一時的コンピュータ可読記憶媒体。
24. 請求項２１に記載の非一時的コンピュータ可読記憶媒体において、前記動作は更に、
    前記追加の層の後にN-1の層の第２のセットを実行することであって、N-1の層の前記第２のセットは、N-1のBSゲートを前記Nの量子ビットに適用し、各層は、BSゲートを２つの量子ビットに適用し、各後続の層は、BSゲートを前記層における前記２つの量子ビットと新たな量子ビットとの１つに適用する、ことを含む、
    非一時的コンピュータ可読記憶媒体。
25. 請求項２４に記載の非一時的コンピュータ可読記憶媒体において、N-1の層の前記第２のセットにおける前記BSゲートは、N-1の層の前記セットにおける前記BSゲートに対応する共役ゲートである、非一時的コンピュータ可読記憶媒体。
26. 請求項２１に記載の非一時的コンピュータ可読記憶媒体において、Nは2の累乗である、非一時的コンピュータ可読記憶媒体。
27. 請求項２１に記載の非一時的コンピュータ可読記憶媒体において、各BSゲートは、
    BS(θ) = [[1, 0, 0, 0], [0, cos(θ), sin(θ), 0], [0, -sin(θ), cos(θ), 0], [0, 0, 0, 1]]
    の形式を有する、非一時的コンピュータ可読記憶媒体。
28. 量子コンピュータにより量子回路を実行する方法であって、前記量子コンピュータは少なくともNの量子ビットを含み、前記方法は、
    N-1のBSゲートをNの量子ビットに適用するN-1の層のセットを実行することであって、各BSゲートは単一のパラメータ表記された２量子ビットのゲートであり、各層は、BSゲートを２つの量子ビットに適用し、各後続の層はBSゲートを前記層の前記２つの量子ビットと新たな量子ビットとの１つに適用する、ことと、
    前記N-1の層の前記セットの後に追加の層を実行することであって、前記層は、Xゲートを前記量子ビットの１つに適用する、ことと、
    を含む方法。
29. 請求項２８に記載の方法において、各後続の層における前記新たな量子ビットは、以前の層がBSゲートを適用しなかった量子ビットである、方法。
30. 請求項２８に記載の方法において、前記Xゲートは、N-1番目の層の前記新たな量子ビットに適用される、方法。
31. 請求項２８に記載の方法において、
    前記追加の層の後にN-1の層の第２のセットを実行することであって、N-1の層の前記第２のセットは、N-1のBSゲートを前記Nの量子ビットに適用し、各層は、BSゲートを２つの量子ビットに適用し、各後続の層は、BSゲートを前記層における前記２つの量子ビットと新たな量子ビットとの１つに適用する、ことを含む、方法。
32. 請求項３１に記載の方法において、N-1の層の前記第２のセットにおける前記BSゲートは、N-1の層の前記セットにおける前記BSゲートに対応する共役ゲートである、方法。
33. 請求項２８に記載の方法において、Nは2の累乗である、方法。
34. 請求項２８に記載の方法において、各BSゲートは
    BS(θ) = [[1, 0, 0, 0], [0, cos(θ), sin(θ), 0], [0, -sin(θ), cos(θ), 0], [0, 0, 0, 1]]
    の形式を有する、方法。
35. 量子コンピュータによる実行のための量子回路であって、前記量子コンピュータは少なくともNの量子ビットを含み、前記量子回路は、
    N-1のBSゲートをNの量子ビットq_nに適用するN-1の層のセットであって、各BSゲートは単一のパラメータ表記された２量子ビットのゲートであり、各層は、BSゲートを２つの量子ビットに適用し、各後続の層はBSゲートを前記２つの量子ビットと新たな量子ビットとの１つに適用する、セットと、
    N-1の層の前記セットに続く追加の層であって、前記層は、Xゲートを前記量子ビットの１つに適用する、層と、
    を含む量子回路。
36. 請求項３５に記載の量子回路において、各後続の層における前記新たな量子ビットは、以前の層がBSゲートを適用しなかった量子ビットである、量子回路。
37. 請求項３５に記載の量子回路において、前記Xゲートは、N-1番目の層の前記新たな量子ビットに適用される、量子回路。
38. 請求項３５に記載の量子回路において、
    前記追加の層の後のN-1の層の第２のセットであって、N-1の層の前記第２のセットは、N-1のBSゲートを前記Nの量子ビットに適用し、各層は、BSゲートを２つの量子ビットに適用し、各後続の層は、BSゲートを前記２つの量子ビットと新たな量子ビットとの１つに適用する、セットと、
    を含む量子回路。
39. 請求項３８に記載の量子回路において、N-1の層の前記第２のセットにおける前記BSゲートは、N-1の層の前記セットにおける前記BSゲートに対応する共役ゲートである、量子回路。
40. 請求項３５に記載の量子回路において、Nは2の累乗である、量子回路。
    

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