JP2024515238A - セキュアなシリアルペリフェラルインターフェイス通信 - Google Patents

Abstract

本文書は、セキュアなシリアルペリフェラルインターフェイス（ＳＰＩ）通信の態様を開示する。いくつかの態様において、セキュアなＳＰＩ通信モジュールは、ホストによって、ＳＰＩインターコネクトを介してこのホストに結合されたペリフェラルブロックに送信される通信を監視する。モジュールは、ホストによって送信される通信のそれぞれのコマンドを、ペリフェラルブロックが実行する権限がないコマンドを示す情報と比較する。モジュールは、比較に基づいて、それぞれのコマンドのうちの１つが、ペリフェラルブロックが実行する権限がないコマンドのうちの１つであると判断する。次に、モジュールは、ペリフェラルブロックが通信のそれぞれのコマンドの少なくとも一部分を受信することを阻止する。これを行うことにより、モジュールは、ペリフェラルブロックが権限のないコマンドを実行することを阻止することができる。権限のないコマンドの実行は、ペリフェラルブロックのセキュリティを損なう可能性がある。

Description

背景
社会のコンピュータ化が増大し続け、機密ユーザ情報を記憶し、車両の運転、ユーザ認証の実行、デジタル貨幣取引の完了を含む多岐にわたる動作をユーザのために実行するためにパーソナルコンピューティングデバイスに頼ることが増えた結果として、世界は、コンピューティングデバイスの機密情報に対する多岐にわたる損害の大きい攻撃をますます受けやすくなっている。

最近のフォールトベースの暗号解読方法は、フォールト注入攻撃を伴う潜在的にセキュリティを脅かす方法を特定した。フォールト注入攻撃は、ソフトウェア注入と対照的に、攻撃者がフォールトをコンピューティングシステムに物理的に注入し、それによって電子部品の挙動を意図的に変更することを伴う。結果として、フォールト注入攻撃は、多くの低レベルシステムセキュリティ機能を回避し、コンピューティングシステムの挙動を変更して、悪意のある意図を達成しおよび／または機密情報を抽出し得る。フォールト注入攻撃は、電圧グリッチ、クロックグリッチ、レーザ注入、電磁注入等を含む場合がある。いくつかの場合、これらの攻撃は、様々な場所において、電子システムセキュリティを破壊または脆弱化するためのフォールト注入を導入し得る。このため、フォールト注入攻撃は、コンピューティングシステム内で転送されるコマンドまたはデータを変更する場合があり、潜在的に、システムの実行フローを変更して、鍵の漏洩、特権の拡大またはコードの意図しない実行等の下流の問題を引き起こし得る。

概要
本文書は、セキュアなシリアルペリフェラルインターフェイス（ＳＰＩ）通信のための装置および技法を記載する。いくつかの態様において、セキュアなＳＰＩ通信モジュールは、ホストまたは他のバスコントローラによって、ＳＰＩインターコネクトを介してこのホストに結合されたペリフェラルブロックに送信される通信を監視する。セキュアなＳＰＩ通信モジュールは、ホストによって送信される通信のそれぞれのコマンドを、ペリフェラルブロックが実行する権限がないコマンドを示す情報と比較する。セキュアなＳＰＩ通信モジュールは、比較に基づいて、それぞれのコマンドのうちの１つが、ペリフェラルブロックが実行する権限がないコマンドのうちの１つであると判断する。次に、セキュアなＳＰＩ通信モジュールは、ペリフェラルブロックが通信のそれぞれのコマンドの少なくとも一部分を受信することを阻止する。これを行うことにより、モジュールは、ペリフェラルブロックが権限のないコマンドを実行することを阻止することができる。権限のないコマンドの実行は、ステータスレジスタを変更し、保護スキームを無効にし、機密情報にアクセスすること等により、ペリフェラルブロックのセキュリティを損なう場合がある。

本発明の概要は、セキュアなＳＰＩ通信を実施するための簡略化された概念を紹介するために提供される。これについては以下で詳細な説明においてさらに記載され、図面に示される。本発明の概要は、特許請求される主題の本質的特徴を特定することは意図されておらず、また、特許請求される主題の範囲の決定における使用のために意図されたものでもない。

セキュアなＳＰＩ通信の１つまたは複数の態様の詳細が図面を参照して本開示全体を通じて説明される。明細書および図面における異なる実例における同じ参照符号の使用は、同じまたは類似の要素を示す。

セキュアなＳＰＩ通信の態様を実施することができる装置を含む例示的な動作環境を示す図である。 セキュアなＳＰＩ通信の態様を実施することができるプロセッサおよび複数の回路部品を含む例示的なシステムを示す図である。 １つまたは複数の態様による、ＳＰＩコマンドフィルタリングを実施するシステム構成要素の例示的な構成を示す図である。 セキュアなＳＰＩ通信の態様を実施するためのクロックゲーティングおよびコマンドフィルタリング機能を含む例示的なシステムを示す図である。 セキュアなＳＰＩ通信の態様を実施することができるＳＰＩ通信シグナリングの例示的なタイミング図である。 １つまたは複数の態様による、セキュアなＳＰＩ通信のための例示的な方法を示す図である。 １つまたは複数の態様による、ＳＰＩ通信のコマンドをフィルタリングするための例示的な方法を示す図である。 １つまたは複数の態様による、交互のバイナリ画像アクセスを可能にするためにコマンドアドレスを操作するための例示的な方法を示す図である。 セキュアなＳＰＩ通信の態様を実施することができる例示的なシステムオンチップを示す図である。

詳細な説明
コンピューティングシステムは、欠陥、攻撃、および他の潜在的にセキュリティを脅かすイベントに対する保護の手段を提供するために、セキュリティ回路部およびソフトウェアを有する集積回路を含む。今日のコンピューティング環境において、バッドアクターが、多数の攻撃ベクトルを用いて無数のレベルでコンピューティングデバイスを攻撃し得る。例えば、フォールト注入攻撃は、これらのセキュリティパラダイムのうちの多くが提供する保護を縮小させる。フォールト注入攻撃は、システムセキュリティ機能を迂回し、システムの挙動を変更して、悪意のある意図を達成しおよび／または機密情報を暴く可能性がある。フォールト注入攻撃を用いて、攻撃者は、グリッチ（例えば、システムにおける突然の、一時的な注入されたフォールト）を用いて電子部品（例えば、中央処理ユニット）のプログラムされた動作を間接的にまたは直接変更することができる。そのような攻撃は、場合によってはコンピューティングデバイスを「使用不能にする（ｂｒｉｃｋ）」可能性があるが、他の例では、厳密なターゲットを絞った攻撃により、セキュリティを損なう脅威が生じ得る。例えば、フォールト注入攻撃は、敵対者がプログラムの制御フローを弱体化させることを可能にし得る。その結果、「ｒｅｔｕｒｎ ｔｏ ｌｉｂｃ」タイプの攻撃等の、誤った機能が呼び出される場合がある。いくつかの場合、これらの攻撃は、コンピューティングデバイスに、機密データを暴かせるか、または未検証コードを実行させる場合がある。このため、フォールト注入攻撃は、コンピューティングシステム内で転送されるコマンドまたはデータを変更する場合があり、潜在的に、システムの実行フローを変更して、鍵の漏洩、特権の拡大またはコードの意図しない実行等の下流の問題を引き起こし得る。

従来の技法は、そのような攻撃に対処することを目的としていたが、通常、攻撃者がコマンドを変更し、システムセキュリティを損なうことを阻止するには弱く、非効果的である。例えば、いくつかの従来のスキームにおいて、デバイスは、コマンドをキャンセルすることを試行して、オペコードにおける最後のビットを変更することができる。しかしながら、このタイプのスキームは、コマンドがペリフェラルによって依然として消費される場合、非効果的である場合があり、または２つのコマンドが隣接している（例えば、１ビット離れている）場合、適用可能でない場合がある。他の以前のスキームは、複数のコマンドを単一のコマンドオペコードにマッピングするコマンドテーブルを維持した。テーブルエージェントは、コマンドの各ビットを受信しながらコマンドテーブルをトラバースし、下流のペリフェラルに異なるオペコードを送出する。そのようなマッピングは、システム設計者の選好に依拠してフィルタリングにより除去するかまたは含めることができない、テーブルへの或る特定のコマンドの非効率的マッピングに関係する問題を被っていた。このため、従来の技法は、制約またはフィルタリングなしでシステムを伝播し得る様々なコマンドに対し脆弱性があり、結果として、権限のないまたは許可されていないコマンドの実行に関するシステムの危険性が生じていた。

従来のセキュリティ技法と対照的に、本開示は、セキュアなＳＰＩ通信の態様を記載する。態様において、セキュアなＳＰＩ通信モジュールは、ホストまたは他のバスコントローラによって、ＳＰＩインターコネクトを介してこのホストに結合されたペリフェラルブロックに送信される通信を監視する。セキュアなＳＰＩ通信モジュールは、ホストによって送信される通信のそれぞれのコマンドを、ペリフェラルブロックがいずれのコマンドを実行する権限がないかまたは実行を許可されていないかを示す情報（例えば、除外コマンドリスト）と比較する。セキュアなＳＰＩ通信モジュールは、比較に基づいて、それぞれのコマンドのうちの１つが、ペリフェラルブロックが実行する権限がないコマンドのうちの１つであると判断する。判断に応じて、セキュアなＳＰＩ通信モジュールは、次に、ペリフェラルブロックが、通信のそれぞれのコマンドの少なくとも一部分を受信することを阻止するために、ＳＰＩインターコネクトのチップ選択ラインおよび／またはクロックラインの状態を変更する。これを行うことにより、モジュールは、ペリフェラルブロックが権限のないコマンドを実行することを阻止することができる。権限のないコマンドの実行は、ステータスレジスタを変更し、保護スキームを無効にし、機密情報にアクセスすること等により、ペリフェラルブロックのセキュリティを損なう可能性がある。

このため、従来の技法と対照的に、本明細書に記載のセキュアなＳＰＩ通信の態様は、フラッシュメモリデバイスまたはチップ等のＳＰＩペリフェラル部品の本来の動作、予期される挙動、または保護メカニズムを利用することによってＳＰＩペリフェラル部品を保護することができる。検討により、フラッシュメモリデバイスは、通常、書き込み保護ピンまたは入力（例えば、Ｗｒｉｔｅ＿Ｐｒｏｔｅｃｔピン）の使用を通じて、フラッシュメモリデバイスのステータスレジスタを保護することができる。しかしながら、これらのフラッシュメモリデバイスの大部分は、クアッド読み出しコマンドについて有効にされるとき、またはクアッド読み出しコマンドと共に用いられるとき、この専用書き込み保護ピンを無効にする。したがって、本明細書に記載のセキュアなＳＰＩ通信の態様は、選択的なコマンドフィルタリングおよび／または選択的なデータフィルタリングを実施することによって、書き込み保護の複製を通じてフラッシュメモリデバイス保護を提供する。

一般的に、ＳＰＩフラッシュデバイスのステータスレジスタまたは他のペリフェラルは、ブロック保護、セクタ保護、上／下範囲保護等のためにメモリの様々なセクションを保護またはロックするように構成可能な特定の保護ビットを含む。換言すれば、ステータスレジスタのこれらの保護ビットのうちの１つまたは複数をセットすることは、フラッシュメモリデバイスの様々な保護スキームに従ってメモリの予め定められた領域の操作を保護または阻止することと言える。このため、フラッシュメモリデバイスの保護スキームまたは保護定義は、特定のコマンドを用いることによってのみ変更することができ、このコマンドを通じてステータスレジスタへのアクセスが可能にされる。以前の技法による全てのコマンドのフィルタリングの代わりに、セキュアなＳＰＩ通信の態様は、ステータスレジスタにアクセスし、フラッシュメモリデバイスの保護状態（例えば、ステータスレジスタ書き込み等）を変更するのに有用なコマンドの選抜されたセットを保護することができる。したがって、セキュアなＳＰＩ通信の記載の態様が、ホストまたは別のバスマスターがこれらの保護されたコマンドを発行して保護状態を変更することを阻止する場合、コマンド発行者は保護状態を変更することができない。これを行うことにより、ホストまたは他のバスマスターは、フラッシュメモリデバイスのコンテンツをプログラムまたは消去することができない。態様において、読み出しコマンドは、依然として通常通り転送され、所望の場合、特定の領域を、内部のメールボックスを維持するように区分けすることができる。

ステータスレジスタ書き込みに関して、セキュアなＳＰＩ通信の態様は、ステータスレジスタ書き込みコマンドを副次的影響のない値にフィルタリングする代わりに（例えば、読み出しコマンド等）、下流のＳＰＩフラッシュデバイスへのステータスレジスタ書き込みコマンドのデータをフィルタリングすることができる。このため、セキュアなＳＰＩ通信モジュールは、全てのコマンドバイトが操作なしでホストからＳＰＩフラッシュデバイスに通されることを可能にすることができる。セキュアなＳＰＩ通信モジュールが、コマンドバイトをステータスレジスタ書き込みコマンドとして決定または特定する場合（ＳＰＩフラッシュデバイスまたはベンダーが、書き込みステータスアクセスを特定するのに有用なプログラマブルリストを提供することができる）、コマンドのプログラムされた値をセキュアなＳＰＩ通信モジュールによって制御することができる。

いくつかの態様において、ＳＰＩデバイスプログラム値は、選択レジスタおよび値レジスタを通じて維持することができる。一般的に、選択レジスタは、特定のデータビットが、ホストから通過を許可されるか、セキュアなＳＰＩ通信モジュールまたはＳＰＩデバイスコントローラから強制されるかを制御する。値レジスタは、強制値が、選択ビットが何にセットされることを仮定しているかを制御することができる。例えば、選択レジスタおよび値レジスタが、「００１１＿００００（０ｘ３０）」にセットされた選択レジスタ、および「ｘｘ０１＿ｘｘｘｘ」にセットされた値レジスタとしてプログラムされていると仮定する。これは、ステータス書き込みコマンドが検出されるとき、ビット４および５（第４および第５のビット位置）が「１」および「０」に強制されるのに対し、コマンドの残りのビットは通過を許可されることを意味する。ステータス書き込みコマンドは、チップベンダー間で変動する場合があるため、何が書き込みステータスを表すかは、プログラム可能または構成可能であるが、必要とされるのは２～４つのわずかなエントリであり得る。

ステータス書き込みコマンドに加えて、セキュアなＳＰＩ通信は、ペリフェラルデバイスの保護ビットの状態に影響を及ぼし得る、ホストまたはバスマスターによって発行される他のコマンドを変更または保護することができる。これは、リセットコマンドまたは他のベンダー固有のコマンドを含むことができる。これを行うために、セキュアなＳＰＩ通信の態様は、コマンドがシステムの接続先ペリフェラルによって受信、キャプチャまたは処理され得る前に、コマンドをサイレントにするかまたは変更する選択性フィルタリングを実施することができる。本開示全体を通じて説明されるように、セキュアなＳＰＩ通信モジュールまたはＳＰＩコマンドフィルタは、コマンドの最後のビットが完全にキャプチャされる前に、ＳＰＩフラッシュデバイス等のペリフェラルデバイスのチップ選択ラインまたは信号（ＣＳｂ）をデアサートすることができる。態様において、セキュアなＳＰＩ通信モジュールは、第８のクロックサイクルにおいて（例えば、キャプチャの前に）コマンドがフィルタリングされるべきであることを検出することができる。次に、セキュアなＳＰＩ通信モジュールは、チップ選択ラインを早期にデアサートし、最後のビット（例えば、第８のビット）のコマンドビットがペリフェラルデバイスによってキャプチャされないことを確実にする。代替的にまたはさらに、セキュアなＳＰＩ通信モジュールは、第７のビートまたはクロックサイクル後にペリフェラルへのＳＰＩクロックラインをゲーティングまたはホールドして、ペリフェラルデバイスがフィルタリングされるコマンドの第８のビットをキャプチャすることを阻止することができる。いくつかの場合、これらの動作はタイミング依存であり、セキュアなＳＰＩ通信モジュールは、例えば、ＳＰＩクロック期間の半分以内で制御信号を生成する（例えば、そのゲーティングおよびフィルタリングを行う）ように作用することができる。例えば、２５ＭＨｚ～１００ＭＨｚのＳＰＩクロックを用いて、セキュアなＳＰＩ通信モジュールは、制御信号を生成するか、チップ選択ラインをトグルするか、またはＳＰＩクロックを１０～５０ナノ秒以内でゲーティングして、記載したコマンドフィルタリングを完了させることができる。

セキュアなＳＰＩ通信の態様において、コマンドフィルタは、柔軟性を提供するために１つまたは複数の方式で選択的なコマンドフィルタリングを実施するように構成可能またはプログラム可能であり得る。いくつかの場合、２５６個の可能なコマンドのコマンド空間における各コマンドは、例えばコマンド空間のための８個のレジスタを通じて、１ビットイネーブルを有することになる。セキュアなＳＰＩ通信モジュールは、受信したコマンドまたは受信したコマンドの一部分を用いて、テーブルへのインデックス付けを行い、コマンドが通過を許可されるかまたは許可されない（例えばフィルタリングされる）かを判断することができる。例えば、イネーブルビット制御は、コマンドが下流にペリフェラルデバイスまで通ることを許可されるかまたはフィルタリングされるかを示すかまたは制御する。いくつかの実施において、「１」のイネーブルビット値は、コマンドが通ることを許可されることを示し、「０」のイネーブルビット値は、コマンドがセキュアなＳＰＩ通信モジュールまたはコマンドフィルタによってフィルタリングされることを示す。動作をフィルタリングする前に、ホストのソフトウェアまたはファームウェアがフィルタリングテーブルを構成またはプログラムすることができる。

コマンドフィルタリングを実施するセキュアなＳＰＩ通信モジュールでは、セキュアなＳＰＩ通信モジュールが、ＳＰＩフラッシュデバイスのステータスレジスタの操作を有効にするコマンドを単純にフィルタリング除去またはブロックすることができるため、ＳＰＩフラッシュデバイスのステータス保護は必要でない場合がある。このため、選択的なもしくは複雑度が低減されたコマンドフィルタリングおよび／またはステータスレジスタコマンドデータフィルタリングを有する利点は、より少ないコマンドまたは命令がフィルタリングされることである。換言すれば、フィルタリングされなくてはならない命令のセットは低減され（例えば、ステータスレジスタ書き込みに関係するコマンド）、残り時間にわたって、セキュアなＳＰＩ通信モジュールは、システムのホストがＳＰＩフラッシュデバイスと直接通信することを可能にする。この結果、ファームウェアが、全てのコマンドペイロードをキャプチャし、これらのペイロードがＳＰＩフラッシュデバイスまで下流に通されるべきか否かを判断する必要がないという点で、ファームウェアまたはセキュアなＳＰＩ通信モジュールの介入が少なくなる。代替的にまたはさらに、ホストまたはシステムソフトウェアは、コマンドまたはデータフィルタリングの説明された態様の任意の組み合わせを実施するようにセキュアなＳＰＩ通信モジュールを構成することができる。例えば、セキュアなＳＰＩ通信モジュールは、コマンドフィルタリングのみを実施する、デフォルトでコマンドフィルタリングを許可および／または拒否する、ステータス保護を用いたフィルタリングを拒否する、ステータス保護を用いたフィルタリングを許可する等を行うように構成することができる。本明細書に記載のこれらのおよび他の態様は、ホストまたはシステムソフトウェアが、コマンドフィルタリングおよび／またはＡ／Ｂ分割アクセスを実施するようにセキュアなＳＰＩ通信モジュールを設定または構成した後に、ＳＰＩフラッシュデバイス（例えば、ＳＰＩフラッシュチップ）の保護設定を任意に変更することができないことを確実にすることができる。したがって、下流のＳＰＩフラッシュデバイスがその内部保護メカニズムに従って作用している限り、これらの態様は、セキュアなＳＰＩ通信が、従来技術より低い複雑度で、より効率的に実施されることを可能にする。

様々な態様において、セキュアなＳＰＩ通信モジュールは、ホストおよびＳＰＩフラッシュデバイス、ならびに任意の数の他のシステムペリフェラルブロックまたは部品を含むシステムのＳＰＩインターコネクトに結合される。セキュアなＳＰＩ通信モジュールは、ホストプラットフォームからＳＰＩフラッシュデバイスへのＳＰＩトランザクションのスヌーピングまたは監視を含み、権限のないトラフィックが検出されたときに介入するための、コマンド制御スキームを実施することができる。コマンド制御スキームは、任意の有害な読み出し／書き込み要求または自己完結コマンド（例えば、チップ消去）をブロックするように意図される。これらの自己完結コマンドは、アドレスまたはペイロード等の他のデータが後続しないコマンドを含む場合がある。態様において、スキームは、本明細書に記載のＳＰＩコマンドフィルタおよびＳＰＩクロックコントローラ（例えば、クロックゲーティングセル）を用いることができる。一般的に、コマンドフィルタは、コマンドブロックリストもしくはテーブルに基づいて、到来するコマンドをブロックするか、またはフィルタは、許可されたコマンドリストに基づいて、権限のあるコマンドのみが通過することを可能にすることができる。コマンドブロックリストまたは許可されたコマンドリストは、いずれが用いられるかに依拠して、ソフトウェアとして、またはハードウェア回路部において実施することができる。態様において、コマンドをブロックするために、コマンドフィルタは、コマンド伝播中、第８のＳＰＩクロックエッジの前に、または第８のＳＰＩクロックエッジにおいてチップ選択ラインまたは信号ラインを変更する。

同時に、コマンドフィルタは、ホストシステムがチップ選択信号を解放するまで、ＳＰＩフラッシュデバイスへのＳＰＩクロックラインをゲーティングまたはホールドすることができる。ＳＰＩチップ選択ラインおよびＳＰＩクロックが、近接して（例えば、同じクロックビートまたはサイクル内で）、または部分的に重複した形式で同時にトグルされ得ることに留意されたい。態様において、セキュアなＳＰＩ通信モジュールは、ＳＰＩクロックの伝播を制御するためのクロックゲーティングセルを含む。このため、クロックゲーティングセルは、ホストにおいて発生するＳＰＩクロック信号を、ＳＰＩフラッシュデバイスに伝播しない場合があり、これはチップ選択ラインまたは信号におけるグリッチを阻止するのに効果的である。いくつかの場合、ＳＰＩクロックがゲーティングされていないとき、チップ選択ラインは、グリッチを除去するためにもう１つのクロックパルスを必要とする場合がある。換言すれば、クロック信号ゲーティングがない場合、コマンドフィルタは、権限のないコマンドをキャンセルするために、チップ選択信号を立ち上げるタイミングを逃す場合がある。このため、ＳＰＩクロックゲーティングを用いて、セキュアなＳＰＩ通信モジュールは、グリッチングなしで、権限のないコマンドがＳＰＩフラッシュデバイスに完全に送信される前に、チップ選択ラインまたは信号をデアサートすることができ、ＳＰＩデバイスは、不完全なコマンドを、実行することなくキャンセルすることができる。

本明細書に記載のセキュアなＳＰＩ通信のこれらのおよび他の態様は、セキュリティモジュールまたはコマンドフィルタの下流でメモリが攻撃され得ないこと、およびメモリへの任意の読み出しまたは書き込みが、攻撃者が変更することができない特定のアドレスに制限または制約されていることを確実にすることができる。以下の論考は、動作環境、例示的なシステムおよび構成要素、セキュアなＳＰＩ通信の例示的な実施、例示的な方法、および動作環境の構成要素を具現化することができるシステムオンチップ（ＳｏＣ）について記載する。本開示の文脈において、単なる例として、動作環境が参照される。

例示的な環境
図１は、セキュアなＳＰＩ通信および関連する通信インテグリティスキームの態様を実施することができる装置１０２を含む例示的な環境１００を示す。装置１０２は任意の適切なデバイスとして実施することができ、そのうちのいくつかは、スマートフォン１０２－１、タブレットコンピュータ１０２－２、ラップトップコンピュータ１０２－３、ゲーミングコンソール１０２－４、デスクトップコンピュータ１０２－５、サーバコンピュータ１０２－６、ウェアラブルコンピューティングデバイス１０２－７（例えば、スマートウォッチ）、およびブロードバンドルータ１０２－８（例えば、モバイルホットスポット）として示される。示されていないが、装置１０２は、移動局（例えば、固定または移動ＳＴＡ）、モバイル通信デバイス、クライアントデバイス、ユーザ機器、携帯電話、エンターテイメントデバイス、モバイルゲームコンソール、パーソナルメディアデバイス、メディア再生デバイス、健康監視デバイス、ドローン、カメラ、無線インターネットアクセスおよびブラウジングが可能なインターネット家電、ＩｏＴデバイス、および／または、他のタイプの電子デバイスのうちの任意のものとして実施することもできる。装置１０２は、他の機能を提供するか、または構成要素もしくはインターフェイスを含んでもよいが、これらは明瞭さまたは視覚的簡潔さのために図１から省略されている。

装置１０２は、１つまたは複数のプロセッサ１０６と、メモリ媒体またはストレージ媒体を含み得るコンピュータ可読媒体（ＣＲＭ１０８）とを利用する集積回路１０４を備える。プロセッサ１０６は、（例えば、マルチコア中央処理ユニット（ＣＰＵ）またはアプリケーションプロセッサ（ＡＰ）の）汎用プロセッサ、特定用途向け集積回路（ＡＳＩＣ）、グラフィック処理ユニット（ＧＰＵ）、または装置１０２の他の構成要素が中に統合されたシステムオンチップ（ＳｏＣ）として実施することができる。セキュアなＳＰＩ通信の態様において、プロセッサ１０６のうちの１つまたは複数は、本開示全体を通じて説明されるインテグリティ機能も含むことができる。

ＣＲＭ１０８は、リードオンリーメモリ（ＲＯＭ）、プログラマブルＲＯＭ（ＰＲＯＭ）、ランダムアクセスメモリ（ＲＡＭ）、ダイナミックＲＡＭ（ＤＲＡＭ）、スタティックＲＡＭ（ＳＲＡＭ）、またはフラッシュメモリ（例えば、ＳＰＩフラッシュデバイスまたはチップ）等の任意の適切なタイプのメモリ媒体またはストレージ媒体を含むことができる。この論考の文脈において、装置１０２のコンピュータ可読媒体１０８は、一時的信号または搬送波を含まない少なくとも１つのハードウェアベースのまたは物理ストレージデバイスとして実施される。装置１０２のアプリケーション、ファームウェアおよび／またはオペレーティングシステム（図示せず）は、プロセッサ１０６によって、本明細書に記載の様々な機能を提供するために実行することができるプロセッサ実行可能命令としてコンピュータ可読媒体１０８上で具現化することができる。コンピュータ可読媒体１０８は、装置１０２のアプリケーション、ファームウェアまたはオペレーティングシステムを通じてアクセス可能なユーザデータまたはユーザ媒体等のデバイスデータ１１０も記憶することができる。

この例において、集積回路１０４はセキュリティ回路部１１２を含む。装置１０２、集積回路１０４またはセキュリティ回路部１１２は、セキュアな暗号プロセッサを実施することができる。セキュリティ回路部１１２は、１つまたは複数の回路部品１１４、例えば回路部品１１４－１～回路部品１１４－ｎを用いて実施することができる。回路部品１１４は、装置１０２の機能を可能にする任意の数の動作を実行するように編成することができる。図２において説明されるように、回路部品の例は、プロセッサおよび複数の機能部品、ペリフェラルおよび／またはＩＰブロックを含む。セキュリティ回路部１１２は、例えば、保護されたエンクレーブ、信頼されたチッププラットフォーム、ハードウェアベースのルートオブトラスト（ＲｏＴ）チップ（例えば、シリコンＲｏＴ）等として実現することができる。セキュリティ回路部１１２が電子デバイスにどのようにまたはどこで組み込まれるかと無関係に、セキュリティ回路部１１２は、セキュアなＳＰＩ通信に関して説明したＳＰＩバスまたはインターコネクトにわたって発行された攻撃または悪意のあるコマンド等の多くの異なるタイプの攻撃に対抗するかまたはこれを防止することができる。

態様において、セキュリティ回路部１１２は、セキュリティ回路部１１２、ＲｏＴ回路部、集積回路１０４および／または装置１０２のそれぞれの機能を提供または実施する回路部品１１４－１～１１４－ｎを含む。セキュアなＳＰＩ通信の態様を実施するために、回路部部品１１４は、セキュアなＳＰＩ通信モジュールの一部として実施することができる、ＳＰＩコマンドフィルタ１１６およびＳＰＩクロックコントローラ１１８を含む。態様において、ＳＰＩコマンドフィルタ１１６は、装置１０２のホストと、装置１０２のフラッシュメモリモジュール（例えば、ＣＲＭ１０８）とによって交換される通信を監視する。通常、ＳＰＩコマンドフィルタ１１６は、ホストによって送信される通信のそれぞれのコマンドを、フラッシュメモリモジュールが、いずれのコマンドを実行する権限がないかを示す情報と比較する。ＳＰＩコマンドフィルタ１１６は、比較に基づいて、それぞれのコマンドのうちの１つが、フラッシュメモリモジュールが実行する権限がないコマンド（例えば、ステータスレジスタ書き込みコマンド）のうちの１つであると判断する。判断に応答して、ＳＰＩコマンドフィルタ１１６は、フラッシュメモリモジュールのチップ選択ラインをデアサートするか、またはＳＰＩクロックコントローラ１１８を用いてフラッシュメモリモジュールのＳＰＩクロックラインをゲーティングもしくは一時停止することができる。これを行うことにより、ＳＰＩコマンドフィルタ１１６は、フラッシュメモリモジュールが、権限のないコマンドの少なくとも一部分を受信または処理することを阻止することができ、これにより、権限のないコマンドがフラッシュメモリモジュールのセキュリティを損なうことを阻止することができる。代替的にまたはさらに、ＳＰＩコマンドフィルタ１１６またはセキュアなＳＰＩ通信モジュールは、フラッシュメモリモジュールの第１の区画に記憶されたバイナリ画像のインテグリティを検証することができる。インテグリティの検証に失敗する場合、ＳＰＩコマンドフィルタ１１６は、ＳＰＩインターコネクトトランザクションのアドレスを変更して、ホストが、検証されていない、場合によってはセキュリティが脅かされたバイナリ画像を第１の区画からロードすることを阻止するために、別のバイナリ画像を、フラッシュメモリモジュールの第２の区画からロードさせることができる。これらはセキュアなＳＰＩ通信を可能にするのに有用なエンティティのいくつかの例にすぎず、その実施および使用は変動し、本開示全体にわたって記載される。

示されるように、セキュリティ回路部１１２はインターコネクト１２０に結合され、インターコネクト１２０は、セキュリティ回路部の部品、ペリフェラル、および／または接続先をホストまたはホストインターフェイスに結合することができる。インターコネクト１２０は、例えば、様々な回路部品が通信することを可能にするバス、スイッチングファブリック、リンク、通信チャネルまたはバスネットワークを用いて実現することができる。いくつかの態様において、インターコネクトは、シリアルペリフェラルインターフェイス通信規格に従って実施されるＳＰＩインターコネクトまたはバスを含む。いくつかの実施において、ＳＰＩインターコネクトは、チップ選択ライン、クロックライン、および４つのＩ／Ｏライン（例えば、Ｓ［３：０］またはＤ［３：０］）を含む。回路要素の各々は、インターコネクト１２０に直接または間接的に結合することができる。インターコネクト１２０は、装置１０２のデータポートまたはインターフェイスと通信し、回路部品が他のデータベースまたはデータネットワークと通信することを可能にすることができる。

装置１０２は、ディスプレイ１２２、送受信機１２４、入力／出力ポート（Ｉ／Ｏポート１２６）および／またはセンサ１２８も含むことができる。ディスプレイ１２２は、プロセッサ１０６（例えば、グラフィック処理ユニット（ＧＰＵ））のうちの１つに作動的に結合され、装置１０２のオペレーティングシステムまたはアプリケーションのそれぞれのインターフェイスをグラフィックで提示するように構成することができる。送受信機１２４は、任意の適切な通信プロトコルに従って、有線または無線ネットワークを介してデータ（例えば、デバイスデータ１１０）の有線または無線通信を可能にするように構成することができる。装置１０２のＩ／Ｏポート１２６は、電子デバイスを様々な部品、ペリフェラル、またはキーボード、マイクロフォンもしくはカメラ等のアクセサリに結合するのに有用な、ユニバーサルシリアルバス（ＵＳＢ）ポート、同軸ケーブルポートおよび他のシリアルまたはパラレルコネクタ（内部コネクタを含む）を含むことができる。

装置１０２は、装置１０２が動作する環境の様々な属性、変動、刺激または特性を装置１０２が感知することを可能にするセンサ１２８も備える。例えば、センサ１２８は様々な運動センサ、周囲光センサ、音響センサ、容量センサ、赤外線センサ、温度センサ、レーダセンサまたは磁気センサを含むことができる。代替的にまたはさらに、センサ１２８は、タッチ感知、ジェスチャ感知または近接性感知等を通じて装置１０２のユーザとインタラクトするかまたはユーザから入力を受信することを可能にすることができる。

例示的な回路部品
図２は、２００において、セキュアなＳＰＩ通信の態様をサポートするように実施することができるプロセッサおよび複数の回路部品を含む例示的なセキュリティ回路部１１２を示す。示されるように、セキュリティ回路部１１２は、インターコネクト１２０に結合されたプロセッサ１０６を備える。プロセッサ１０６、複数のメモリ、および複数の他の回路部品１１４の各々は、インターコネクト１２０に直接または間接的に結合することができる。態様において、図２の構成要素は、ルートオブトラストおよび／または他のセキュアな暗号機能を実施するセキュアなコンピューティングプラットフォームまたはセキュアなシステムオンチップとして実現することができる。代替的にまたはさらに、図２の構成要素は、システムの構成要素またはＩＰブロックを作動的に結合するファブリックとして実施することができるインターコネクト１２０によって結合されたシステムの１つまたは複数のＩＣ、ペリフェラルブロックまたはＩＰブロックとして実施することができる。

態様において、インターコネクト１２０は、セキュアなＳＰＩ通信モジュールの一部として実施することができる、ＳＰＩコマンドフィルタ１１６およびＳＰＩクロックコントローラ１１８を含むかまたは結合することができる。態様において、ＳＰＩコマンドフィルタ１１６は、システムのホストと、システムのＳＰＩメモリデバイスとによって交換される通信を監視する。通常、ＳＰＩコマンドフィルタ１１６は、ホストによって送信される通信のそれぞれのコマンドを、フラッシュメモリモジュールがいずれのコマンドを実行する権限がないかを示す情報と比較する。ＳＰＩコマンドフィルタ１１６は、比較に基づいて、それぞれのコマンドのうちの１つが、フラッシュメモリモジュールが実行する権限がないコマンド（例えば、ステータスレジスタ書き込みコマンド）のうちの１つであると判断する。判断に応答して、ＳＰＩコマンドフィルタ１１６は、フラッシュメモリモジュールのチップ選択ラインをデアサートするか、またはＳＰＩクロックコントローラ１１８を用いてフラッシュメモリモジュールのＳＰＩクロックラインをゲーティングもしくは一時停止することができる。これらは、ＳＰＩコマンドフィルタ１１６およびＳＰＩクロックコントローラ１１８のいくつかの例にすぎず、その実施および使用は変動し、図３～図５を参照して、および本開示全体を通じて説明される。

プロセッサ１０６は、インターコネクト１２０を通じて回路部品１１４と結合されてもよく、および／または他の部品もしくはインターフェイスと直接結合されてもよい。図２に示すように、システムは、システムのホストとして機能することができるプロセッサ１０６とのインタラクションを可能にするインターコネクト１２０に結合された複数の回路部品１１４を含むことができる。この例において、回路部品１１４は、レジスタファイル２０２および様々なメモリ２０４～２１０を含む。回路部品１１４は、任意の適切な構成の１つまたは複数のメモリ（例えば、ＣＲＭ１０８）を含むことができ、ＲＯＭ２０４、ＳＲＡＭ２０６およびＳＰＩフラッシュメモリ２０８を含むことができる。この例において、ＳＰＩコマンドフィルタ１１６および／またはＳＰＩクロックコントローラ１１８は、インターコネクト１２０とＳＰＩフラッシュメモリ２０８との間で実施することができる。

態様において、ＳＰＩフラッシュメモリ２０８は、制御ステータスレジスタ（ＣＳＲ）と、システムまたはホストの情報を記憶するように構成されたフラッシュ媒体とを含む。ＳＰＩフラッシュデバイスのステータスレジスタまたは他のメモリペリフェラルは、ブロック保護、セクタ保護、上／下範囲保護等のためにメモリの様々なセクションを保護またはロックするように構成可能な特定の保護ビットを含むことができる。態様において、ＳＰＩコマンドフィルタ１１６およびＳＰＩクロックコントローラ１１８は、権限のないコマンドがＳＰＩフラッシュメモリ２０８によって消費され、ＳＰＩフラッシュメモリ２０８のＣＲＳの設定を変更することを阻止することができる。いくつかの場合、ＳＰＩフラッシュメモリ２０８は、例えばクアッドモードアクセスが有効にされているとき、書き込み保護入力ノードを含まないか、またはペリフェラルブロックの書き込み保護入力ノードが無効にされている。示されていないが、回路部品１１４は、他のメモリ（例えば、ワンタイムプログラマブルまたはＤＲＡＭメモリ）、および／または追加のシリアルペリフェラルインターフェイス（ＳＰＩ）またはＵＳＢに結合されたメモリ等の他の部品を介して結合されたメモリを含むことができる。

図２に示すように、回路部品１１４は、アラートハンドラ２１０、高度暗号化標準（ＡＥＳ）ユニット（ＡＥＳユニット２１２）、ハッシュベースのメッセージ認証コード（ＨＭＡＣ）エンジン（ＨＭＡＣエンジン２１４）、およびシリアルペリフェラルインターフェイス（ＳＰＩ）デバイス（ＳＰＩデバイス２１６）も含むことができる。ここで、ＳＰＩコマンドフィルタ１１６および／またはＳＰＩクロックコントローラ１１８は、インターコネクト１２０とＳＰＩデバイス２１６との間で実施することができ、これにより、本明細書に記載のようにＳＰＩデバイス２１６が権限のないコマンドを消費することを阻止することができることに留意されたい。回路部品１１４は、汎用非同期受信機／送信機（ＵＡＲＴ）ユニット（ＵＡＲＴユニット２１８）、汎用入力／出力（ＧＰＩＯ）インターフェイス（ＧＰＩＯインターフェイス２２０）、ピンマルチプレクサ（ピンｍｕｘ２２２）およびパッドコントローラ２２４も含むことができる。複数の回路部品１１４は、乱数発生器（ＲＮＧ２２６）をさらに含むことができ、このＲＮＧ２２６から、他の部品が、認証トークンとして用いるための高いエントロピー値およびタイマ２２８（例えば、ウォッチドッグタイマ）を得ることができる。メモリおよび他の部品１１４の或る特定の例が図２に示されるかまたは本明細書に記載されているが、セキュリティ回路部１１２の所与の実施は、プロセッサ、コントローラ、メモリ、モジュールまたはペリフェラルデバイスのより多くの、より少ないおよび／または異なるインスタンスを、その複製を含めて含むことができる。

示される回路部品は、１つまたは複数のクロック信号に基づいて同期して動作することができる。図２には示されていないが、セキュリティ回路部１１２は、クロック信号を発生させるための少なくとも１つのクロック発生器を含むことができるか、または１つもしくは複数の部品を互いに独立して、複数の部品を共同で、またはＩＣチップ全体をリセットするためのリセット回路部を含むことができる。代替的に、セキュリティ回路部１１２は、セキュリティ回路部１１２の外部のソースから少なくとも１つのクロック信号またはリセット信号を受信してもよく、このソースは別個のチップ上にあってもなくてもよい。１つまたは複数の別個の部品１１４は、それぞれの個々のクロックドメインにおいて動作することができる。例えば、回路部品は、それぞれの部品にローカルなクロックに対し同期させることができる。異なるクロックドメインにおける部品は、互いに非同期で動作または通信することができる。

例示的な構成要素の例示的な実施が以下に説明される。プロセッサ１０６は、セキュリティ回路部１１２の「主要」、「中央」または「コア」プロセッサとして実現することができ、このプロセッサを通じてホストまたはバスコントローラの機能が実施される。プロセッサ１０６は、単なる例として、マルチステージパイプラインを有する３２ビットのインオーダー縮小命令セットコンピューティング（ＲＩＳＣ）コアを用いて実施することができる。例えば、ＲＩＳＣ－Ｖ機能を用いて、プロセッサは、Ｍ（マシン）およびＵ（ユーザ）モードを実施することができる。リセットピン（図示せず）を（例えば、アクティブローリセットピンのデアサーションを通じて）活性化することにより、プロセッサ１０６がリセットを終了し、リセットベクトルにおいてコードの実行を開始する。リセットベクトルは、ＲＯＭ２０４において開始することができる。ＲＯＭ２０４は、埋め込まれたフラッシュまたはシステムの任意のフラッシュメモリ内のコードを、そこにジャンプする前に妥当性確認する。換言すれば、コードは、リセットが解放される前にフラッシュ内にインスタンス化されていることが予期される。いくつかの場合、セキュリティ回路部１１２全体にわたるリセットは、様々な回路部品間で相互運用性をサポートするために、移植性の仕様に関して非同期アクティブローにすることができる。リセットは、アラートハンドラ２１０によってセキュリティ対策として、ウォッチドッグタイマによって、等により生成することができる。リセット信号は、メモリのうちの１つまたは他の部品１１４のうちの１つ等の他の回路部品に送信することもできる。

プロセッサ１０６には、デバッグモジュール２３０（ＤＭ）および割り込みコントローラ２３２（ＩｔＣ）が結合され、そのうちのいずれも移植可能にすることができる。デバッグモジュール２３０はプロセッサ１０６にデバッグアクセスを提供する。ＩＣの或る特定のピンとインターフェイスすることによって、デバッグモジュール２３０におけるロジックが、プロセッサ１０６がデバッグモードに入ることを可能にし、コードを（例えば、命令のエミュレートによって）デバイスにまたはメモリに注入する機能を提供する。割り込みコントローラ２３２は、プロセッサ１０６に近接して配設することができる。割り込みコントローラ２３２は、セキュリティ回路部１１２内からの割り込みソースのベクトルを受理することができる。割り込みコントローラ２３２は、割り込みを処理のためにプロセッサ１０６に転送する前に、割り込みにレベルおよび優先度を割り当てることもできる。

プロセッサ１０６は、任意の所望のレベルの性能を提供するかまたは任意の内部回路部品を含むことができる。例えば、プロセッサ１０６は、少なくとも１つの算術論理ユニット（ＡＬＵ）（例えば、取得された条件分岐においてレイテンシのサイクルを除去するための分岐ターゲットを計算するための「追加の」ＡＬＵを含む）、レジスタファイル、制御ユニットおよび入力／出力（Ｉ／Ｏ）ユニット、ならびにマルチパイプラインステージを含むことができる。マルチパイプラインステージを用いて、パイプラインは、レジスタ書き戻しを実行し、ロードおよびストアからのレイテンシのサイクルを低減し、パイプラインのストールを阻止することができる。この場合、ロードまたはストアに対する応答はリクエスト後のサイクルで入手可能である。プロセッサ１０６は、単一サイクル乗算器を実施するか、またはストアに対する誤った応答に対するインプリサイス例外（ｉｍｐｒｅｃｉｓｅ ｅｘｅｐｔｉｏｎ）を生成することができ、これにより、プロセッサは、応答を待機することなくストアを越えて実行を継続することができる。示されていないが、プロセッサ１０６は特に、またはセキュリティ回路部１１２は一般的に、命令のための単一サイクルアクセス時間を提供するための命令キャッシュを含むことができる。

ＡＬＵは、受信データに対し算術的演算および論理演算を行うように構成することができる。図３Ａおよび図３Ｂを参照してさらに説明されるレジスタファイル（例えば、レジスタファイル２０２）は、プログラムまたは関数処理中の迅速なデータアクセスのために構成された高速の半一時的メモリとしての役割を果たすプロセッサレジスタ（例えば、制御レジスタ）のアレイとすることができる。レジスタファイルは、プロセッサ１０６のＡＬＵに密に結合することができる。データへのアクセスをさらに容易にするために、レジスタファイルは、ＡＬＵおよび／または実行ユニットが単一のサイクルで複数のオペランドを同時に索出することを可能にするための複数の読み出しポートまたは複数の書き込みポートを含むことができる。レジスタファイルは、データのビットの読み出しおよび書き込みを加速するために、フリップフロップから形成することができる。制御ユニットは、システム全体を通じてデータのフローを制御するように構成することができる。Ｉ／Ｏユニットは、デバイスまたはセキュリティ回路部１１２の他の構成要素と作動的にインターフェイスされたポートを含むことができる。プロセッサ１０６、回路部品１１４、ＳＰＩコマンドフィルタ１１６、ＳＰＩクロックコントローラ１１８またはセキュアなＳＰＩ通信モジュールの更なる態様が、図３～図９を参照して、および本開示全体を通じて説明される。

図３は、３００において、１つまたは複数の態様による、ＳＰＩコマンドフィルタリングを実施するシステム構成要素の例示的な構成を示す。図３の例示的なインタポーザおよび／または他の構成要素は、本開示全体を通じて説明される任意の他の構成要素、アーキテクチャ、エンティティまたはシステムに関連付けて実施することができる。一般的に、セキュアなＳＰＩ通信モジュール３０２（例えば、ＲｏＴ回路のＳＰＩフィルタ）は、インタポーザ３０４において実施されるか、またはホストシステム３０６と、ＳＰＩフラッシュデバイス３０８等の下流のペリフェラルとの間のＳＰＩベースのインターコネクトに作動的に関連付けられる。この例において、セキュアなＳＰＩ通信モジュール３０２は、実施され得るかまたはクロックゲーティングセル（図示せず）を含むことができる、ＳＰＩコマンドフィルタ１１６（またはＳＰＩコマンド検出器）およびＳＰＩクロックコントローラ１１８のインスタンスを含む。

態様において、ホストシステム３０６とＳＰＩフラッシュデバイス３０８との間のＳＰＩインターフェイスは、ＳＰＩクロックライン３１０（ＳＣＫ３１０）、ＳＰＩチップ選択ライン３１２（／ＣＳ３１２）およびシリアルデータライン３１４（Ｓ［３：０］３１４）を含むが、他のインターコネクトまたはファブリック構成がセキュアなＳＰＩ通信の態様に関連して実施されてもよい。いくつかの場合、インタポーザ３０４は、ホストシステム３０６とＳＰＩフラッシュデバイス３０８との間で交換される通信のコマンドを監視するように構成された、シリコンＲｏＴ回路または他のセキュリティ回路部の一部として実施することができる。図３に示すように、セキュアなＳＰＩ通信モジュール３０２またはインタポーザ３０４は、ＳＰＩコマンドフィルタ１１６およびＳＰＩクロックコントローラ１１８を含むことができる。態様において、ＳＰＩコマンドフィルタは、ＳＰＩインターフェイスをＳＰＩフラッシュデバイス３０８までトラバースしてコマンドおよびオペコードを監視するために、シリアルデータライン３１４へのアクセスを有する。ＳＰＩコマンドフィルタ１１６は、コマンドフィルタリングされた信号３１６（フィルタリング済み３１６）を、チップ選択ライン３１２に結合された論理ゲート３１８または論理回路部に提供するための出力を含むことができる。いくつかの場合、論理ゲート３１８は、排他ＯＲゲート、ＯＲゲート、ＡＮＤゲート、マルチプレクサ、論理ゲートの組み合わせ、または任意の他の適切な論理を含む。一般的に、コマンドフィルタリングされた信号ラインの状態を変更することによって、ＳＰＩコマンドフィルタは、チップ選択ライン３１２の状態を変更（例えば、デアサート）して、ＳＰＩフラッシュデバイス３０８が、ＳＰＩインターフェイスのデータライン３１２を介して通信されたコマンドまたはオペコードを受信、消費または処理することを阻止することができる。代替的にまたはさらに、ＳＰＩコマンドフィルタ１１６は、ＳＰＩクロックコントローラ１１８にクロックイネーブル信号３２０を提供するための出力を含むことができる。権限のないコマンドが検出されると、ＳＰＩコマンドフィルタ１１６は、クロックイネーブルライン３２０の状態を変更して、ＳＰＩクロックコントローラ１１８に、ＳＰＩフラッシュデバイス３０８まで伝播するＳＰＩクロック３１０をゲーティングさせることができる。

図３の文脈において、ＳＰＩコマンドフィルタ１１６は、ホストシステム３０６とＳＰＩフラッシュデバイス３０８との間で交換される通信を監視またはスヌーピングすることができる。ＳＰＩコマンドフィルタ１１６は、ホストシステムによって送信される通信のそれぞれのコマンドまたはオペコードを、ＳＰＩフラッシュデバイスがいずれのコマンドを実行する権限があるかまたは権限がないかを示す情報（例えば、コマンドの包含テーブルまたは除外テーブル）と比較することができる。通信のコマンドに権限がある場合、ＳＰＩコマンドフィルタ１１６は、コマンドまたはオペコードを下流へＳＰＩフラッシュデバイス３０６まで通す。代替的に、ＳＰＩコマンドフィルタ１１６は、オペコードまたはコマンドの第８のビット等において、コマンドまたはオペコードがＳＰＩフラッシュデバイス３０８による実行の権限がないと判断してもよい。判断に応答して、ＳＰＩコマンドフィルタ１１６は、論理ゲート３１８を用いてチップ選択ライン３１２をデアサートし、ＳＰＩクロックコントローラ１１８を用いてＳＰＩフラッシュデバイスへのＳＰＩクロック信号３１０をゲーティングする。一般的に、下流のＳＰＩフラッシュデバイスへのクロック選択ライン３１２が、コマンドまたはオペコードの第８のビットまたはビートの前にデアサートされる場合、ＳＰＩフラッシュデバイス３０８は、コマンドまたはその一部分を破棄する。いくつかの場合、ＳＰＩコマンドフィルタ１１６がチップ選択ライン３１２のみをトグルする場合、チップ選択ラインは、オペコードの第８のビットからの組み合わせ論理等に起因してグリッチが生じやすい。一般的に、第８のコードがＳＰＩフラッシュデバイス３０８によって既に受信されているときでは、遅すぎる場合があるため、チップ選択ライン３１２の制御は、登録される出力にグリッチがないようにするべきである。このグリッチの課題に対処するために、ＳＰＩコマンドフィルタ１１６は、グリッチを生じずにチップ選択ライン３１２を制御またはトグルするようにＳＰＩクロック３１０をゲーティングすることができ、これにより、ＳＰＩフラッシュデバイス３０８が、オペコードまたはコマンドの第８のビットを受信または消費することを阻止されることを確実にすることができる。

図４は、４００において、セキュアなＳＰＩ通信の態様を実施するためのクロックゲーティングおよびコマンドフィルタリング機能を含む例示的なシステムを示す。図３の例示的なルートオブトラスト回路および／または他の構成要素は、本開示全体を通じて説明される任意の他の構成要素、アーキテクチャ、エンティティまたはシステムに関連付けて実施することができる。例示的なシステム４００は、ホストシステム３０６およびＳＰＩフラッシュデバイス３０８間にまたはそれらと結合されたルートオブトラスト回路４０２を含む。一般的に、ＳＰＩコマンドフィルタ１１６および／またはセキュアなＳＰＩ通信モジュール３０２は、本明細書に記載のようにセキュアなＳＰＩインターフェイスの態様を実施することができる。ＳＰＩコマンドフィルタ１１６は、セキュアなシリアルペリフェラルインターフェイス（ＳＰＩ）デバイスパススルーモジュール（例えば、セキュアなＳＰＩ通信モジュール３０２）として実施することができる。例として、このセキュアなＳＰＩデバイスパススルーモジュールは、ホストシステムからＳＰＩフラッシュデバイスへのＳＰＩトランザクションをスヌーピングし、権限のないトラフィックに介入するための機能を含むことができる。このモジュールは、任意の有害な読み出し／書き込み要求をブロックし、および／または真正のバイナリ画像がホストシステムに返されることを保証するために実施することができる。

この例示的なシステムにおいて、ルートオブトラスト回路４０２は、図３を参照して説明したものと類似してまたは異なって実施され得るＳＰＩクロック３１０、ＳＰＩチップ選択ライン３１２およびシリアルデータライン３１４を含むＳＰＩバス４０４と作動的に結合される。クロックゲートセル４０６（クロックゲート４０６）は、システムホストまたはクロック回路からＳＰＩクロック３１０を受信し、このＳＰＩクロック３１０をＳＰＩフラッシュデバイス３０８に提供する。態様において、ＳＰＩコマンドフィルタ１１６はＳＰＩバス４０４を監視する。ＳＰＩバス４０４は、ＳＰＩフラッシュデバイス３０８のためのチップ選択ビット４０８を含む。図４に示すように、ＳＰＩコマンドフィルタ１１６は、ＳＰＩフラッシュデバイス３０８へのチップ選択ビット４０８の適用または伝播をゲーティングするゲーティング論理へのチップ選択ビットディセーブル信号４１０（ＣＳｂ＿ｄｉｓａｂｌｅ４１０）を選択的に生成することができる。

セキュアなＳＰＩ通信の態様において、ＳＰＩコマンドまたはオペコードの少なくともいくつかのビット（例えば、８つのビットのうちの７つ）を、ＳＰＩクロック３１０に基づいてＳＰＩフラッシュデバイス３０８にクロッキングすることができる。いくつかの場合、ＳＰＩコマンドフィルタ１１６は、ＳＰＩコマンドフィルタ１１６がコマンドの８つ全てのビットを受信するまで、コマンドに権限があるかまたは権限がないかを判断することができない場合がある。ＳＰＩコマンドフィルタ１１６は、コマンドの第８のビットに対応するＳＰＩクロック３１０クロックパルスの初期部分においてこの第８のビットを決定し、次に、コマンドに権限があるかまたは権限がないかを判断することができる。例えば、ＳＰＩコマンドフィルタは、完全なコマンドまたはオペコードを、いずれのコマンドに、ＳＰＩフラッシュデバイス３０８による実行のための権限があるかを示す情報のテーブルと比較することができる。コマンドに権限がないという判断に応答して、ＳＰＩコマンドフィルタ１１６は、コマンドの第８のビットがＳＰＩフラッシュデバイス３０８によって登録または消費されることを阻止するために、ＳＰＩフラッシュデバイス３０８へのＳＰＩクロック信号３１０を中断または遅延するようにクロックゲート４０６のクロックイネーブル信号をデアサートする。代替的にまたはさらに、コマンドに権限がないという判断に応答して、ＳＰＩコマンドフィルタ１１６は、ゲーティング論理へのチップ選択ビットディセーブル信号４１０をアサートし、それによって、ゲーティング論理に、ＳＰＩフラッシュデバイス３０８へのＳＰＩチップ選択信号３１２をデアサートさせ、デバイスが権限のないコマンドの１つまたは複数のビットを消費することを阻止することができる。これを行うことにより、ＳＰＩコマンドフィルタ１１６は、権限のないコマンドがＳＰＩフラッシュデバイス内に達するかまたはそこで登録されることを阻止し、これにより権限がないＳＰＩオペコードの実行を阻止することができる。

一般的に、ＳＰＩコマンドフィルタ１１６またはセキュアなＳＰＩ通信モジュール３０２は、任意の下流コマンドを、それらが許可されていない場合にブロックし、および／または読み出しコマンドのアドレスフィールドを、Ａ／Ｂ区画もしくはバイナリ画像スキームをサポートするように交換することができる。本明細書に記載されるように、ＳＰＩコマンドフィルタ１１６が、到来するコマンドが、システムのソフトウェアまたはハードウェアが構成した（例えばＣＳＲコマンドのための）ブロックリスト内にある場合、これらのコマンドをブロックするように構成することができる。ＳＰＩコマンドフィルタ１１６がコマンドをブロックするとき、フィルタは、ＳＰＩクロック３１０の第８のビートまたはサイクルのエッジにおいてチップ選択ラインまたはチップ選択ビットを変更またはトグルし、ホストシステムがそのチップ選択ラインを解放するまで、ＳＰＩクロック３１０を低にゲーティングまたはホールドすることができる（例えば、ＳＰＩコマンドフィルタ１１６から上流）。態様において、ＳＰＩコマンドフィルタ１１６は、ＳＰＩクロック３１０を、取り付けられたＳＰＩフラッシュデバイス３０８に伝播させないようにクロックゲートセル４０６を用い、これにより、チップ選択ラインにおけるグリッチを低減または阻止し、ＳＰＩフラッシュデバイスの秩序正しい動作を確実にすることができる。ＳＰＩコマンドフィルタ１１６がＳＰＩクロックライン３１０をゲーティングしないとき、チップ選択ライン３１２は、任意のグリッチを解消するために１つまたは複数のクロックサイクルを必要とする場合がある。いくつかの場合、このタイミング遅延により、ＳＰＩコマンドフィルタ１１６は、チップ消去コマンド等の自己完結コマンドをキャンセルするために、チップ選択ラインを立ち上げるかまたは変更する正しいタイミングを逃す場合がある。このため、ＳＰＩコマンドフィルタ１１６は、ＳＰＩチップ選択ラインをデアサートし、ＳＰＩクロックラインをゲーティングして、ＳＰＩチップ選択ラインのグリッチを阻止し、チップ選択ライントグルのタイミングが、ＳＰＩフラッシュデバイスによって自己完結コマンドが消費されるのを阻止するのに効果的であることを確実にすることができる。さらに、ＳＰＩチップ選択ラインのデアサートが機能することを可能にするために、チップ選択ラインを制御するＳＰＩコマンドフィルタの文脈において、ＳＰＩ通信に関するいくつかの仮定を行うことができる。これらの仮定は、送信動作の最中のＳＰＩチップ選択ラインのデアサートが、フラッシュデバイスのＩ／Ｏの品質を劣化させないこと、および、チップ選択ラインが第８のＳＰＩクロックサイクルまたはビートの前にデアサートされる場合、ＳＰＩフラッシュデバイス３０８が、コマンドの意図される挙動に関して何ら仮定を行うことなくコマンドまたはプロセスをキャンセルすることを含むことができる。例えば、ＳＰＩフラッシュデバイス３０８は、ＳＰＩフラッシュデバイスチップの消去の準備をするために、第７のＳＰＩクロックサイクルまたはビートにおいてチャージポンプにチャージしない場合がある。ホスト対ＳＰＩデバイスのアクセスの文脈において説明したが、本明細書に記載の態様は、ＳＰＩフラッシュによって発行される権限のないペイロードまたはデータがホストデバイスに達することを阻止するために、ＳＰＩデバイス対ホストのアクセスにも適用することができる。

セキュアなＳＰＩ通信モジュール３０２は、ソフトウェアが、ＳＰＩコマンドの後にデータの最初の３２ビートについて、下流デバイスへのＳＰＩデータライン０を交換するようにこのモジュールを構成することができるアドレス操作を実施することもできる。これは、例として、デュアルＩＱおよびクアッドＩＱコマンドを除いて、読み出しコマンドであるコマンドについてサポートすることができる。一般的に、ＳＰＩデバイスは、このアドレス操作特徴をサポートするための２つのプログラム可能ＣＳＲを提供することができる。態様において、これらのレジスタは、マスクレジスタと、下流デバイスに送信するためのデータを保持または記憶するデータレジスタとを含む。マスクレジスタは、交換されるアドレスビットのうちの１つまたは複数を示すようにホストまたはセキュアなＳＰＩ通信モジュール３０２によってセットすることができる。アドレスビット位置に対応するマスクビットが１である場合、下流デバイスに転送される値は、ホストシステムからの値ではなく、データレジスタからの値とすることができる。態様において、一方または双方のレジスタが３２ビットレジスタとして実施される。ＳＰＩフラッシュデバイスの４Ｂアドレスモードが有効にされていない場合、レジスタからの下位２４ビットをアドレス操作のために用いることができる。これらのアドレス操作特徴の使用は変動する場合がある。１つの目的は、Ａ／Ｂバイナリ画像にホストアクセスを提供することである。態様において、システムのルートオブトラスト回路４０２または他のＲｏＴは、ＳＰＩフラッシュデバイス３０８によって記憶されたバイナリ画像を検証することができる。このバイナリ画像が悪意のある攻撃または信頼性の問題によって操作された場合、ＲｏＴ回路部における論理が、ホストシステムの要求をＳＰＩフラッシュデバイスの他の区画（例えば、フラッシュの他方の半分または分割区画）にリダイレクトするようにレジスタをセットすることができる。

図５は、５００において、セキュアなＳＰＩ通信の態様を実施することができるＳＰＩ通信シグナリングの例示的なタイミング図を示す。タイミング図５００は、セキュアなＳＰＩ通信の１つまたは複数の態様による信号のそれぞれのタイミングおよび遷移を示す。本明細書に記載のように、様々なＳＰＩインターコネクト信号を、ＳＰＩコマンドフィルタ１１６および／またはセキュアなＳＰＩ通信モジュールが受信することができ、次にこれらの信号を、ＳＰＩフラッシュデバイス等の下流のＳＰＩペリフェラルまで通すか、ゲーティングするかまたは伝播することができる。この例において、ＳＰＩチップ選択信号（ＣＳｂ＿ｉｎ５０２）は、ホストシステム３０６からセキュアなＳＰＩ通信モジュール３０２までＳＰＩチップ選択ライン上を進むことができ、ＳＰＩクロック信号５０４（ＳＣＫ＿ｉｎ５０４）は、ホストシステム３０６からＳＰＩクロックライン上を進むことができ、ＳＰＩ Ｉ／Ｏライン５０６（Ｉｏ［０］＿ｉ５０６）は、ホストシステム３０６からセキュアなＳＰＩ通信モジュール３０２まで、ＳＰＩインターコネクトのシリアルデータライン上を進むことができる。態様において、フィルタ信号５０８（Ｆｉｌｔｅｒ５０８）は、ＳＰＩコマンドフィルタ１１６によって権限があるコマンドが検出または決定されるときを示す信号または割り込みを表すことができる。権限のないコマンドの検出または決定に応答して、ＳＰＩコマンドフィルタ１１６は、本明細書に記載の態様に従って、１つまたは複数の他の信号を生成、変更またはトグルすることができる。この例において、ＳＰＩコマンドフィルタはコマンドフィルタリングされた信号５１０（Ｆｉｌｔｅｒｅｄ５１０）を立ち上げ、これはＳＰＩクロックに結合されたＳＰＩチップ選択ライン論理および／またはクロックゲーティングセルまで伝播することができる。ここで、ＳＰＩクロック出力信号５１２（ＳＣＫ＿ｏｕｔ５１２）は、ＳＰＩフラッシュデバイスのクロック入力へのクロックゲーティングセルの出力を表すことができ、チップ選択出力信号５１４（ＣＳｂ＿ｏｕｔ５１４）は、ＳＰＩフラッシュデバイスのチップ選択入力へのチップ選択ライン論理の出力を表すことができる。

例として、コマンドがホストシステム３０６からＳＰＩデバイス３０８へのＩＯ［０］＿ｉ５０６信号として送信されるとき、ＣＳｂ＿ｉｎ信号５０２は、ホストシステム３０６のＳＰＩインターフェイスによってアサートされ、送信の持続時間にわたってアサートされたままである。ＣＳｂ＿ｉｎ信号５０２は、フィルタリングされた信号５１０によってアサートされてラッチされ、ＳＰＩフラッシュデバイス３０８まで通される。このようにしてチップ選択信号（例えば、ＣＳｂ＿ｉｎ信号５０２およびＣＳｂ＿ｏｕｔ信号５１４）をラッチすることにより、必要な場合、グリッチなしでのクリーンなチップ選択アサーションおよび後続の操作を保証することができる。この機能がなく、チップ選択ラインにおいてグリッチが生じる場合、ＳＰＩフラッシュデバイスは、ＳＰＩフラッシュデバイス３０８のコンテンツに損傷を与えるかまたはこれを破壊するリセットを含む場合がある未知の挙動を示す場合がある。態様において、コマンドまたはオペコードのビット（例えば、８ビット）の各々が、ＳＣＫ＿ｏｕｔ５１２信号がＳＣＫ＿ｉｎ５０４信号であることに基づいてＳＰＩデバイス３０８にクロックされる。この例において、コマンドフィルタ１１６は、コマンドフィルタ１１６がコマンドの８つ全てのビットを受信するまで、コマンドに権限があるかまたは権限がないかを判断しない場合がある。コマンドフィルタ１１６が、５１６において、コマンドの第８のビットに対応するＳＣＫ＿ｉｎ５０２クロックパルスの初期部分においてこの第８のビットを決定し、コマンドが権限がないコマンドであると判断する（例えば、コマンドをコマンドブロックリストと比較する）とき、コマンドフィルタ１１６はコマンドフィルタリングを実施する。この例において、ＳＰＩコマンドフィルタ１１６は、５１８において、フィルタリングされたコマンド信号５１０をアサートし、これによりひいては、ＣＳｂ＿ｏｕｔ５１４信号をアサートまたはデアサート（ＳＰＩフラッシュピンの極性構成に依拠する）することができる。ＳＰＩコマンドフィルタ１１６はまた、クロックゲーティングセルのクロックイネーブルをデアサートして、ＳＰＩフラッシュデバイスへのＳＣＫ＿ｏｕｔ５１２信号を中断または遅延させる。これを行うことにより、ＳＰＩコマンドフィルタ１１６は、コマンドまたはオペコードの第８のビットがＳＰＩフラッシュデバイス３０８によって登録または消費されることを阻止することができる。さらに、クロックをゲーティングし、チップ選択信号をデアサートすることによって、ＳＰＩコマンドフィルタ１１６は、チップ選択ラインのグリッチを回避することができ、これにより、ＳＰＩフラッシュデバイス３０８が任意の不正確なまたは権限のないコマンドを受信または解釈実行することを阻止することができる。この例は、ホストシステム３０６によってＳＰＩデバイス３０８にコマンドが送信された事例により実施されたが、同じ論理を用いて逆の用途を実施することができ、すなわち、ＳＰＩデバイス３０８が、権限のないペイロードまたはデータをホストシステム３０６に送信した場合、この実施により、ホストがこの例におけるように権限のない通信を消費することを阻止することになる。

例示的な方法
方法６００～８００は、実行することができるが、必ずしも、それぞれのブロックによる動作を実行するために示される順序または組み合わせに限定されない行動または動作を示すブロックのそれぞれのセットとして示される。さらに、動作のうちの１つまたは複数のうちの任意のものを繰り返すか、組み合わせるか、再編成するか、またはリンク付けして、広範にわたる追加のおよび／または代替の方法を提供することができる。記載の技法は、１つのシステムまたはデバイスに対し動作する１つのエンティティまたは複数のエンティティによる実行に限定されない。態様において、方法６００～８００の動作または行動は、プロセッサ、セキュリティ回路部部品、メモリ、セキュアなＳＰＩ通信モジュール、ＳＰＩコマンドフィルタ、ＳＰＩクロック制御部、またはセキュアなＳＰＩ通信を実施するように構成された他のエンティティによって実行または管理される。明確にするために、方法は、図１の要素、および／または、図２～図５および図９を参照して説明したエンティティ、構成要素または構成を参照して説明される。

図６は、１つまたは複数の態様によればホストまたはＳＰＩインターコネクトに作動的に関連付けられたＳＰＩコマンドフィルタ１１６またはセキュアなＳＰＩ通信モジュールによって実施することができるセキュアなＳＰＩ通信のための例示的な方法６００を示す。様々な態様において、ＳＰＩコマンドフィルタ１１６またはセキュアなＳＰＩ通信モジュールは、下流コマンドに権限がないかまたは許可されていない場合に、これらの下流コマンドが１つまたは複数のペリフェラルブロック（例えば、フラッシュメモリデバイス）に達することをブロックするための方法６００の動作を実施することができる。

６０２において、ＳＰＩコマンドフィルタは、システムのホストと、システムのペリフェラルブロックとの間でＳＰＩインターコネクトを介して交換される通信を監視する。例えば、ＳＰＩコマンドフィルタは、シリアルペリフェラルインターフェイスインターコネクトまたはバスのデータラインをスヌーピングまたは監視して、ＳＰＩインターコネクトを介して通信されているＳＰＩ通信のコマンドまたはオペコードのビットを得ることができる。いくつかの場合、コマンドはシステムホストからＳＰＩフラッシュデバイスまで送信される。

６０４において、ＳＰＩコマンドフィルタは、通信のそれぞれのコマンドを、ペリフェラルブロックが、いずれのコマンドを実行する権限がないかを示す情報と比較する。いくつかの場合、ＳＰＩコマンドフィルタは、受信したコマンドまたは受信したコマンドの一部分を用いて、テーブルにインデックス付けし、コマンドが通過を許可されるかまたは許可されない（例えばフィルタリングされる）かを判断する。例えば、イネーブルビット制御は、コマンドが下流にペリフェラルデバイスまで通ることを許可されるかまたはフィルタリングされるかを示すかまたは制御する。いくつかの実施において、「１」のイネーブルビット値は、コマンドが通ることを許可されることを示し、「０」のイネーブルビット値は、コマンドがセキュアなＳＰＩ通信モジュールまたはコマンドフィルタによってフィルタリングされることを示す。

６０６において、ＳＰＩコマンドフィルタは、比較に基づいて、それぞれのコマンドのうちの１つが、ペリフェラルブロックが実行する権限がないコマンドのうちの１つであると判断する。換言すれば、ＳＰＩコマンドフィルタは、ＳＰＩインターコネクト上でペリフェラルブロックに伝播する許可されていないまたは権限のないコマンドを検出する。ＳＰＩコマンドフィルタは、コマンドまたは対応するオペコードの第８のビット等における部分的または完全なコマンドに基づいてコマンドに権限がないと判断することができる。

６０８において、ＳＰＩコマンドフィルタは、ペリフェラルブロックが実行する権限がないそれぞれのコマンドの少なくとも一部分をペリフェラルブロックが受信することを阻止する。態様において、ＳＰＩコマンドフィルタは、ＳＰＩインターコネクトからペリフェラルブロックへのチップ選択ラインまたはクロックラインの状態を変更する。いくつかの場合、ＳＰＩコマンドフィルタは、ＳＰＩペリフェラルへのクロックをゲーティングし、次にチップ選択ラインをトグルする。これにより、ＳＰＩコマンドフィルタが権限のないコマンドを消費することを阻止するように機能しているとき、チップ選択ラインのグリッチを防ぐことができる。これにより、ペリフェラルブロックが通信の権限のないコマンドの少なくとも一部分を受信、消費または処理することを阻止することができる。動作６０８から、方法６００は、動作６０２に戻り、システムの上記ペリフェラルブロックまたは他のペリフェラルブロックへのＳＰＩインターコネクトにわたって発行される、権限のないコマンドについてのＳＰＩインターコネクトの監視またはスヌーピングを継続することができる。

図７は、１つまたは複数の態様による、ＳＰＩ通信のコマンドをフィルタリングするための例示的な方法７００を示す。様々な態様において、ＳＰＩコマンドフィルタ１１６またはセキュアなＳＰＩ通信モジュールは、下流コマンドが、権限がないかまたは許可されていない場合に、これらの下流コマンドが１つまたは複数のペリフェラルブロック（例えば、フラッシュメモリデバイス）に達することをブロックするための方法７００の動作を実施することができる。

７０２において、ＳＰＩコマンドフィルタは、ホストとペリフェラルデバイスとの間でＳＰＩインターコネクトを介して交換される通信のそれぞれのコマンドを監視する。例えば、ＳＰＩコマンドフィルタは、シリアルペリフェラルインターフェイスインターコネクトまたはバスのデータラインをスヌーピングまたは監視して、ＳＰＩインターコネクトを介して通信されているＳＰＩ通信のコマンドまたはオペコードのビットを得ることができる。いくつかの場合、コマンドはシステムホストからＳＰＩフラッシュデバイスまで送信される。

７０４において、ＳＰＩコマンドフィルタは、それぞれのコマンドを、ペリフェラルデバイスが実行または受信する権限がないコマンドのテーブルと比較する。いくつかの場合、ＳＰＩコマンドフィルタは、受信したコマンドまたは受信したコマンドの一部分を用いて、テーブルにインデックス付けし、コマンドが通過を許可されるかまたは許可されない（例えばフィルタリングされる）かを判断する。例えば、イネーブルビットは、コマンドが下流にペリフェラルデバイスまで通ることを許可されるかまたはフィルタリングされるかを示すかまたは制御する。いくつかの実施において、「１」のイネーブルビット値は、コマンドが通ることを許可されることを示し、「０」のイネーブルビット値は、コマンドがセキュアなＳＰＩ通信モジュールまたはコマンドフィルタによってフィルタリングされることを示す。

７０６において、ＳＰＩコマンドフィルタは、それぞれのコマンドに、ペリフェラルデバイスによる実行の権限があるか否かを判断する。７０６から、それぞれのコマンドに実行の権限があることを確認するのに応じて、方法は７０８に進み、７０８において、ＳＰＩコマンドフィルタは、それぞれのコマンドを含む通信をＳＰＩインターコネクトを介してペリフェラルデバイスまで通す。

代替的に、それぞれのコマンドに実行の権限がないことを判断するのに応答して、方法は７１０に進み、７１０において、ＳＰＩコマンドフィルタは、ペリフェラルデバイスが権限のないコマンドの少なくとも一部分を受信または処理することを阻止するための対策動作を遂行することができる。これを行うために、ＳＰＩコマンドフィルタは、７１０において、ペリフェラルデバイスへのＳＰＩクロックラインをゲーティングする。これにより、ペリフェラルチップへのクロッキングビート、遷移または信号の伝播を阻止することができ、これによりペリフェラルデバイスがコマンドの少なくとも一部分を消費または処理することを阻止することができる。いくつかの場合、ＳＰＩコマンドフィルタは、第８のビートまたはクロックサイクル上のまたはそれに近接したＳＰＩクロックラインをゲーティングし、それによって、第８のビットコマンドがペリフェラルデバイスに通信され、これにより、ペリフェラルデバイスに、権限のないコマンドを破棄させることができる。

７１２において、ＳＰＩコマンドフィルタは、ペリフェラルデバイスへのＳＰＩチップ選択ラインをデアサートする。いくつかの場合、ＳＰＩコマンドフィルタは、第８のビートまたはクロックサイクル上のまたはそれに近接したＳＰＩチップ選択ラインをデアサートし、それによって、第８のビットコマンドがペリフェラルデバイスに通信される。態様において、ＳＰＩクロックがゲーティングまたは中断されている間、ＳＰＩチップ選択ラインをデアサート（または論理極性に応じてアサート）することにより、ＳＰＩコマンドフィルタは、ＳＰＩチップ選択ラインまたはＳＰＩペリフェラルにグリッチを引き起こすことなくＳＰＩチップ選択ラインをトグルすることが可能になる。これを行うことにより、ＳＰＩコマンドフィルタは、ペリフェラルデバイスがコマンドの第８のビットを消費または処理することを阻止することができ、これにより、ペリフェラルデバイスに、権限のないコマンドまたはその受信部分を破棄させるかまたはそのように強制することができる。いくつかの実施において、ＳＰＩコマンドフィルタは、チップ選択ラインをデアサートし、クロック信号を同時にまたは短い時間範囲、例えばＳＣＫ期間の半分未満（例えば、２５ＭＨｚ～１００Ｍｈｚで１０～５０ナノ秒）でゲーティングすることができる。これは、チップ選択ラインのデアサーションがペリフェラルデバイスのグリッチを引き起こすことを阻止するのに有効であり得る。７１４において、ＳＰＩコマンドフィルタは、ホストが上流のチップ選択ラインを解放するときにＳＰＩクロックラインを再開し、これにより、ＳＰＩインターコネクトの連続した動作を可能にすることができる。

図８は、１つまたは複数の態様による、交互のバイナリ画像アクセスを可能にするためにコマンドアドレスを操作するための例示的な方法８００を示す。様々な態様において、ＳＰＩコマンドフィルタ１１６またはセキュアなＳＰＩ通信モジュールは、方法８００の動作を実施し、フラッシュメモリデバイスのＡ／Ｂモードバイナリ画像または分割アクセスを可能にすることができる。

８０２において、システムのセキュアなＳＰＩ通信モジュールまたはＲｏＴデバイスは、システムのホストをフラッシュメモリデバイスに結合するＳＰＩインターコネクトを介してＳＰＩフラッシュメモリデバイスにアクセスする。フラッシュメモリデバイスは、ホストシステムの異なるバイナリ画像または他の情報が記憶される複数の分割を含むことができる。８０４において、セキュアなＳＰＩ通信モジュールまたはＲｏＴデバイスは、ＳＰＩフラッシュメモリデバイスの第１の区画に記憶されたバイナリ画像を検証する。

任意選択で、８０６において、バイナリ画像が真正であることを検証するのに応答して、セキュアなＳＰＩ通信モジュールまたはＲｏＴデバイスは、システムのホストが、ＳＰＩフラッシュメモリデバイスからバイナリ画像をロードすることを可能にする。任意選択で、８０８において、セキュアなＳＰＩ通信モジュールは、ＳＰＩフラッシュメモリデバイスの第２の区画にアクセスするためのＳＰＩインターコネクトをトラバースして、コマンドの１つまたは複数のアドレスビットを操作する。８１０において、セキュアなＳＰＩ通信モジュールは、システムのホストが、ＳＰＩフラッシュメモリデバイスの第２の区画から別のバイナリ画像をロードすることを可能にする。

例示的なシステムオンチップ
図９は、１つまたは複数の態様による、セキュアなＳＰＩ通信を実施することができる例示的なシステムオンチップ９００（ＳｏＣ９００）の様々な構成要素を示す。ＳｏＣ９００は、消費者、コンピュータ、ポータブル、ユーザ、サーバ、通信、電話、ナビゲーション、ゲーミング、オーディオ、カメラ、メッセージング、メディア再生、および／または図１に示すかもしくは図１を参照して説明した装置１０２等の他のタイプのＳｏＣ対応デバイスのうちの任意の形態で、単一のまたは複数の固定式、移動式、スタンドアローンまたは埋込式デバイスとして実施することができる。示された構成要素のうちの１つまたは複数は、別個の構成要素、モジュール、ＩＰブロックとして、またはＳｏＣ９００の少なくとも１つの集積回路における集積部品として実現することができる。一般的に、ＳｏＣ９００の様々な構成要素は、セキュアなＳＰＩ通信の１つまたは複数の態様に従って構成要素間の通信をサポートするインターコネクト１２０および／または１つもしくは複数のファブリックを介して結合される。

ＳｏＣ９００は、受信データ、送信データまたは上記で特定した他の情報等の、デバイスデータ１１０の有線および／または無線通信を可能にする１つまたは複数の通信送受信機１２４を含むことができる。通信送受信機１２４の例は、近距離通信（ＮＦＣ）送受信機、様々なＩＥＥＥ８０２．１５（Ｂｌｕｅｔｏｏｔｈ（商標））規格に準拠する無線パーソナルエリアネットワーク（ＰＡＮ）（ＷＰＡＮ）無線、様々なＩＥＥＥ８０２．１１（ＷｉＦｉ（商標））規格のうちの任意のものに準拠する無線ローカルエリアネットワーク（ＬＡＮ）（ＷＬＡＮ）無線、セルラ接続性のための無線広域ネットワーク（ＷＡＮ）（ＷＷＡＮ）無線（例えば、第３世代パートナーシッププロジェクトに準拠（３ＧＰＰ（登録商標）準拠）するもの）、様々なＩＥＥＥ８０２．１６（ＷｉＭＡＸＴＭ）規格に準拠する無線メトロポリタンエリアネットワークネットワーク（ＭＡＮ）（ＷＭＡＮ）無線、赤外線データアソシエーション（ＩｒＤＡ）プロトコルに準拠する赤外線（ＩＲ）送受信機、および有線ローカルエリアネットワークＬＡＮイーサネット送受信機を含む。

ＳｏＣ９００は、ユーザ選択可能な入力、メッセージ、アプリケーション、音楽、テレビコンテンツ、記録されたビデオコンテンツ、ならびに、マイクロフォンまたはカメラのようなセンサを含む任意のコンテンツおよび／またはデータソースから受信された任意の他のタイプのオーディオ、ビデオおよび／または画像データ等の、任意のタイプのデータ、メディアコンテンツおよび／または他の入力が通信され得る１つまたは複数のデータ入力／出力ポート１２６（Ｉ／Ｏポート１２６）も含むことができる。データＩ／Ｏポート１２６は、光ファイバーインターコネクトまたはケーブルのためのＵＳＢポート、同軸ケーブルポート、光ファイバーポート、ならびに、フラッシュメモリ、光媒体ライタ／リーダ（例えば、ＤＶＤ、ＣＤ）等を作動的に結合するための他のシリアルまたはパラレルコネクタ（内部コネクタを含む）を含むことができる。これらのデータＩ／Ｏポート１２６を用いて、ＳｏＣを、キーボード、マイクロフォン、カメラまたは他のセンサ等の構成要素、ペリフェラルまたはアクセサリに結合することができる。

この例のＳｏＣ９００は、コンピュータ実行可能命令を処理（例えば、実行）してデバイスの動作を制御する、組み合わされたプロセッサおよびメモリシステム（例えば、ＳｏＣの一部として実施される）を含むことができる、少なくとも１つのプロセッサ１０６（例えば、アプリケーションプロセッサ、マイクロプロセッサ、デジタル信号プロセッサ（ＤＳＰ）、コントローラ等のうちの任意の１つまたは複数）を含む。態様において、プロセッサ１０６は、ＳｏＣの他の構成要素および／またはペリフェラルブロックとインタラクトするＳｏＣ９００のホスト機能を実施するようにコンピュータ可読命令（例えば、オペレーティングシステムまたはファームウェア）を実行することができる。プロセッサ１０６は、アプリケーションプロセッサ、埋込式コントローラ、マイクロコントローラ、セキュリティプロセッサ、人工知能（ＡＩ）アクセラレータ等として実施することができる。一般的に、プロセッサまたは処理システムは、少なくとも部分的にハードウェアにおいて実施することができ、これは、集積回路またはオンチップシステム、デジタル信号プロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、複合プログラマブル論理デバイス（ＣＰＬＤ）、ならびにシリコンおよび／または他の材料における他の実施の構成要素を含むことができる。

代替的にまたはさらに、ＳｏＣ９００は、９０２において（電子回路部９０２として）包括的に示される処理および制御回路と接続して実施されるソフトウェア、ハードウェア、ファームウェアまたは固定論理回路部を含むことができる電子回路部のうちの任意の１つまたはそれらの組み合わせを用いて実施することができる。この電子回路部９０２は、コンピュータ可読媒体上に記憶された処理／コンピュータ実行可能命令を通じて、論理回路部および／またはハードウェア（ＦＰＧＡ等）を通じて等により、実行可能なまたはハードウェアベースのモジュール（図９には示されていない）を実施することができる。

態様において、ＳｏＣ９００はインターコネクト１２０を含み、インターコネクト１２０は、デバイス内の様々な構成要素を結合して、セキュアなＰＳＩシグナリングおよび／または通信の様々な態様を可能にする、システムバス、リンク、チャネル、インターコネクト、クロスバー、データ転送システムまたは他のスイッチファブリックのうちの任意の１つまたは複数を含むことができる。システムバスまたはインターネットは、メモリバスまたはメモリコントローラ、ＳＰＩバス、ＳＰＩインターコネクト、ペリフェラルバス、パリティブロック、ＣＲＣブロック、ＥＣＣブロック、ＴＵ－ＬＵファブリック、ユニバーサルシリアルバスおよび／または多岐にわたるバスアーキテクチャのうちの任意のものを利用するプロセッサもしくはローカルバス等の異なるバス構造のうちの任意の１つまたはこれらの組み合わせを含むことができる。

ＳｏＣ９００は、データ記憶を可能にする１つまたは複数のメモリデバイス９０４も含む。その例は、ランダムアクセスメモリ（ＲＡＭ）、不揮発性メモリ（例えば、リードオンリーメモリ（ＲＯＭ）、フラッシュメモリ、消去可能プログラマブルリードオンリーメモリ（ＥＰＲＯＭ）および電気的に消去可能なプログラマブルリードオンリーメモリ（ＥＥＰＲＯＭ））およびディスクストレージデバイスを含む。メモリデバイス９０４のうちの１つまたは複数は、本明細書に記載のセキュアなＳＰＩ通信の態様を実施するＳＰＩコマンドフィルタ１１６および／またはＳＰＩクロックコントローラ１１８に結合されたＳＰＩインターコネクトを介して通信することができる。メモリデバイス９０４は、システムおよび異なる物理的構成要素の異なる論理記憶レベルにわたって分散させることができる。メモリデバイス９０４は、デバイスデータ１１０、他のタイプのコードおよび／またはデータ、ならびに様々なデバイスアプリケーション９０６（例えば、ソフトウェアアプリケーションまたはプログラム）を記憶するためのデータ記憶メカニズムを提供する。例えば、オペレーティングシステム９０８は、メモリデバイス９０４内の、プロセッサ１０６によって実行されるソフトウェア命令として維持することができる。

いくつかの実施において、ＳｏＣ９００は、オーディオデータを処理し、かつ／またはオーディオおよびビデオデータをオーディオシステム９１２および／または表示システム９１４（例えば、ビデオバッファまたはスマートフォンもしくはカメラのスクリーン）まで通すオーディオおよび／またはビデオ処理システム９１０も含む。オーディオシステム９１２および／または表示システム９１４は、オーディオ、ビデオ、表示および／または画像データを処理、表示および／または他の形でレンダリングする任意のデバイスを含むことができる。表示データおよびオーディオ信号は、ＲＦ（無線周波数）リンク、Ｓビデオリンク、ＨＤＭＩ（登録商標）（高精細度マルチメディアインターフェイス）、複合ビデオリンク、コンポーネントビデオリンク、ＤＶＩ（デジタルビデオインターフェイス）、アナログオーディオ接続、ビデオバス、またはメディアデータポート９１６等の他の類似の通信リンクを介してオーディオ構成要素および／または表示構成要素に通信することができる。いくつかの実施において、オーディオシステム９１２および／または表示システム９１４は、ＳｏＣ９００の外部のまたは別個の構成要素である。代替的に、表示システム９１４は、例えば、統合されたタッチインターフェイスの一部等の例示的なＳｏＣ９００の統合された構成要素とすることができる。

図９のＳｏＣ９００は、図１の装置１０２の例示的な実施、図１～図８を参照して説明したセキュアなＳＰＩ通信の態様を実行することができるデバイスまたはシステムの例示的な実施とすることができる。このため、ＳｏＣ９００は、セキュリティ回路部１１２（例えば、ＲｏＴデバイス）、ＳＰＩコマンドフィルタ１１６および／またはＳＰＩクロックコントローラ１１８を含むことができる。これらは別個の回路部もしくはＩＰブロックとすることができるか、またはプロセッサ１０６、電子回路部９０２もしくはメモリデバイス９０４のような別のＩＣチップもしくはデバイスの一部として含めることができる。したがって、示される構成要素のうちの１つまたは複数は、同じ半導体基板、半導体パッケージ、ＩＣチップ、ＳｏＣまたは単一のプリント回路基板（ＰＣＢ）上に統合することができる。

示されるように、ＳｏＣ９００のセキュリティ回路部１１２は、ＳＰＩコマンドフィルタ１１６およびＳＰＩクロックコントローラ１１８のインスタンスを用いて実施され、これらは、図１～図５に記載のように（例えば、セキュアなＳＰＩ通信モジュールとして）構成することができるかまたは構成要素を含むことができる。したがって、セキュリティ回路部１１２、ＳＰＩコマンドフィルタ１１６およびＳＰＩクロックコントローラ１１８は、ＳｏＣ９００が本明細書に記載のセキュアなＳＰＩ通信の態様を実施することを可能にすることができる。例えば、ＳＰＩコマンドフィルタ１１６は、ＳｏＣ１０２のホストと、ＳｏＣ１０２のフラッシュメモリモジュール（例えば、メモリデバイス９０４）とによって交換される通信を監視することができる。態様において、ＳＰＩコマンドフィルタ１１６は、ホストによって送信される通信のそれぞれのコマンドを、フラッシュメモリモジュールが、いずれのコマンドを実行する権限がないかを示す情報と比較する。ＳＰＩコマンドフィルタ１１６は、比較に基づいて、それぞれのコマンドのうちの１つが、フラッシュメモリモジュールが実行する権限がないコマンド（例えば、ステータスレジスタ書き込みコマンド）のうちの１つであると判断する。判断に応答して、ＳＰＩコマンドフィルタ１１６は、フラッシュメモリモジュールのチップ選択ラインをデアサートするか、またはＳＰＩクロックコントローラ１１８を用いてフラッシュメモリモジュールのＳＰＩクロックラインをゲーティングもしくは一時停止することができる。これを行うことにより、ＳＰＩコマンドフィルタ１１６は、フラッシュメモリモジュールが、権限のないコマンドの少なくとも一部分を受信または処理することを阻止することができ、これにより、権限のないコマンドがフラッシュメモリモジュールのセキュリティを損なうことを阻止することができる。代替的にまたはさらに、ＳＰＩコマンドフィルタ１１６またはセキュアなＳＰＩ通信モジュールは、フラッシュメモリモジュールの第１の区画に記憶されたバイナリ画像のインテグリティを検証することができる。インテグリティの検証に失敗する場合、ＳＰＩコマンドフィルタ１１６は、ＳＰＩインターコネクトトランザクションのアドレスを変更して、ホストが、検証されていない、場合によってはセキュリティが脅かされたバイナリ画像を第１の区画からロードすることを阻止するために、別のバイナリ画像を、フラッシュメモリモジュールの第２の区画からロードさせることができる。したがって、本明細書に記載のセキュアなＳＰＩ通信の概念は、図９のＳｏＣ９００によって、またはこれと併せて実施することができる。

文脈上別段の指示がない限り、「または」という用語の本明細書における使用は、「包含的論理和」または「または」という用語によって繋がれる１つ以上の項目の包含または適用を可能にする用語の使用と見なされる場合がある（例えば、「ＡまたはＢ」という句は、「Ａ」だけを許可するものとして、「Ｂ」だけを許可するものとして、または「Ａ」および「Ｂ」の両方を許可するものとして、解釈されてもよい）。また、本明細書において用いられるとき、項目のリストの「のうちの少なくとも１つ」を指す語句は、単一のメンバーを含む、それらの項目の任意の組み合わせを指す。例えば、「ａ、ｂ、またはｃのうちの少なくとも１つ」は、ａ、ｂ、ｃ、ａ－ｂ、ａ－ｃ、ｂ－ｃ、およびａ－ｂ－ｃ、ならびに複数個の同じ要素との任意の組み合わせ（例えば、ａ－ａ、ａ－ａ－ａ、ａ－ａ－ｂ、ａ－ａ－ｃ、ａ－ｂ－ｂ、ａ－ｃ－ｃ、ｂ－ｂ、ｂ－ｂ－ｂ、ｂ－ｂ－ｃ、ｃ－ｃ、ならびにｃ－ｃ－ｃ、またはａ、ｂおよびｃの任意の他の順序）を包含することができる。さらに、添付の図に表される項目および本明細書で論じられる用語は、１つ以上の項目または用語を示す場合があり、したがって、本書面による説明における項目および用語の単一または複数の形態に互換的に言及される場合がある。セキュアなＳＰＩ通信の態様は、或る特定の特徴／方法に固有の言語で記載されたが、添付の特許請求の範囲の主題は、記載される特定の特徴または方法に必ずしも限定されない。むしろ、特定の特徴および方法は、セキュアなＳＰＩ通信の例示的実施として開示される。

以下の例において、セキュアなＳＰＩパススルーモジュールの例示的な実施が定義および説明される。
ｍｏｄｕｌｅｓｐｉ＿ｐａｓｓｔｈｒｏｕｇｈ
ｉｍｐｏｒｔｓｐｉ＿ｄｅｖｉｃｅ＿ｐｋｇ：：＊；
（
ｉｎｐｕｔｃｌｋ＿ｉ，／／ＳＰＩがｃｌｋを入力する
ｉｎｐｕｔｒｓｔ＿ｎｉ，／／ＳＰＩがリセットする
ｉｎｐｕｔｃｌｋ＿ｏｕｔ＿ｉ，／／ＳＰＩがｃｌｋを出力する
構成コマンドフィルタ情報は、２５６ビットレジスタとして与えることができる。コマンドｃｏｎｇｉｆがＤＰＳＲＡＭに記憶される場合、これは変更を受ける。これがサポートされる場合、コマンドｃｏｎｆｉｇは、第６のコマンドサイクルにおいて有効であり、８ビットのみを与えられる。
ｉｎｐｕｔ［２５５：０］ｃｆｇ＿ｃｍｄ＿ｆｉｌｔｅｒ＿ｉ，
／／アドレス操作
ｉｎｐｕｔ［３１：０］ｃｆｇ＿ａｄｄｒ＿ｍａｓｋ＿ｉ，
ｉｎｐｕｔ［３１：０］ｃｆｇ＿ａｄｄｒ＿ｖａｌｕｅ＿ｉ，
アドレスモード：
ｉｎｐｕｔ ｃｆｇ＿ａｄｄｒ＿４ｂ＿ｅｎ＿ｉ，
ｉｎｐｕｔ ｓｐｉ＿ｍｏｄｅ＿ｅｓｐｉ＿ｍｏｄｅ＿ｉ，
ＳＰＩ ｉｎについて、パススルーモジュールは、既存のｓｐｉ＿ｓ２ｐおよびｃｍｄｐａｒｓｅを再利用することができる。しかし、パススルーは、自身のｓ２ｐおよびｃｍｄｐａｒｓｅを用いてＡ／Ｂバイナリスキームをサポートする。
ｉｎｐｕｔ ｈｏｓｔ＿ｓｃｋ＿ｉ，
ｉｎｐｕｔ ｈｏｓｔ＿ｃｓｂ＿ｉ，
ｉｎｐｕｔ ［３：０］ｈｏｓｔ＿ｓ＿ｉ，
ｏｕｔｐｕｔ ｌｏｇｉｃ［３：０］ｈｏｓｔ＿ｓ＿ｏ、／／ｃｌｋ＿ｏｕｔ＿ｉドメイン
ｏｕｙｐｕｔ ｌｏｇｉｃ［３：０］ｈｏｓｔ＿ｓ＿ｅｎ＿ｏ、／／ｃｌｋ＿ｏｕｔ＿ｉドメイン
いくつかの実施において、ＳＰＩからＳＰＩ＿ＨＯＳＴおよび端末から下流のデバイスに、ｐａｓｓｔｈｒｏｕｇｈ＿ｒｅｑ＿ｔ ｐａｓｓｔｈｒｏｕｇｈ＿ｏを出力し、ｐａｓｓｔｈｒｏｕｇｈ＿ｒｓｐ＿ｔ ｐａｓｓｔｈｒｏｕｇｈ＿ｉを入力する。

メールボックスインジケータ、態様において、読み出しコマンドがメールボックスアドレス内に入り、メールボックス機能が有効にされている場合、「読み出しコマンド」プロセスモジュールが信号をパススルーに送信し、ＳＰＩラインの制御を取る。この信号がアドレスフェーズ中にアサートする場合、パススルーはＣＳｂをＳＰＩフラッシュデバイスにドロップし、ホストのＣＳｂデアサーションを待機する。
ｉｎｐｕｔ ｍａｉｌｂｏｘ＿ｈｉｔ＿ｉ，
／／イベント
／／「ｃｍｄ＿ｆｉｌｔｅｒｅｄ」：フィルタリング除去された到来するコマンドフィルタのインジケータ
ｏｕｔｐｕｔｅｖｅｎｔ＿ｃｍｄ＿ｆｉｌｔｅｒｅｄ＿ｏ
）；
セキュアなＳＰＩパススルーに関連付けて、いくつかの定義が以下のように定義される。
Ｓｔａｔｅ
ｔｙｐｅｄｅｆ ｅｎｕｍ ｌｏｇｉｃ［２：０］｛
アイドル状態において、到来するＳＰＩをＳＰＩ＿ＨＯＳＴに転送し、最終的にＳＰＩフラッシュデバイスに転送する。
ＳｔＩｄｌｅ，
ビートが第８のビート（厳密には、７つ半）に達すると、状態マシンは、到来するデータをチェックし、所与のｃｏｎｆｉｇ、ｃｍｄ＿ｆｉｌｔｅｒに基づいて、コマンドをブロックするか、または下流のデバイスに進み続けるかを判断することができる。
ＳｔＦｉｌｔｅｒ，
コマンドがフィルタリングされた場合、このＳＣＫからＳＰＩ＿ＨＯＳＴへのＩｐをオフにし、ＳｔＷａｉｔにおいてＣＳｂをデアサートすることができる。ＳＣＫは、ＳｔＦｉｌｔｅｒにおいてオフにされることになる。この待機状態において、状態マシンは、ホストシステムからのＣＳｂデアサーションを待機する。
ＳｔＷａｉｔ，
出力コマンドハンドリング－これは、大部分がＳＰＩフラッシュモードからの複製コードであるが、ここでは出力イネーブルを制御するために存在する。パススルーモードにおいて、コマンドが許可される場合、データは下流デバイスから生じるが、出力状態（高Ｚまたは駆動）のヒントを与えない。このため、パススルーモジュールは、ＳＰＩプロトコルに従って、上流のパッドの「ｏｅ」を制御する。これは、読み出しコマンドモジュール、ステータスモジュール、ＳＦＤＰ／ＪＥＤＥＣモジュールに記載されているのと同じプロトコルに従う。ＳｔＩｄｌｅまたはＳｔＡｄｄｒｅｓｓからのＳｔがＳｔＨｉｇｈＺに移るとき、これにより待機タイマがセットされる。待機タイマが満了し、ＳｔＨｉｇｈＺはＳｔＤｒｉｖｉｎｇに移り、これは、ＣＳｂがアサートされるまで進展しない。
ＳｔＤｒｉｖｉｎｇ，
ＳｔＨｉｇｈＺ，
態様において、アドレス操作は以下に記載のように実施することができる。例えば、ＳＰＩパススルーの１つの特殊な特徴は、Ａ／Ｂバイナリ画像サポートである。論理は、データの或る特定のビートを事前構成値に交換することができる。この状態において、論理は、ａｄｄｒ＿ｍａｓｋおよびデータを調べ、必要であればラインを交換する。この後、ＳＴはＳｔＤｒｉｖｉｎｇまたはＳｔＨｉｇｈＺに移る。アドレスがＭａｉｌｂｏｘ領域にヒットし、ＳＷがメールボックスを有効にした場合、ＳＴは現在のトランザクションをキャンセルし、ＳｔＷａｉｔ状態に移る。
ＳｔＡｄｄｒｅｓｓ
｝ｐａｓｓｔｈｒｏｕｇｈ＿ｓｔ＿ｅ；
ｐａｓｓｔｈｒｏｕｇｈ＿ｓｔ＿ｅｓｔ、ｓｔ＿ｄ；
例示的なコマンドタイプおよび様々なコマンド
パススルーモジュールは、ＳＰＩライン上の全てのビットを厳密に辿るのではなく、コマンドのフェーズを緩く追跡する場合がある。ＳＰＩフラッシュにおけるコマンドは以下のように分類することができる。
／／－｛Ａｄｄｒｅｓｓ，ＰａｙｌｏａｄＯｕｔ｝：例はＲｅａｄＤａｔａである。
／／－｛Ａｄｄｒｅｓｓ，Ｄｕｍｍｙ，ＰａｙｌｏａｄＯｕｔ｝：ＦａｓｔＲｅａｄ／Ｄｕａｌ／Ｑｕａｄコマンドはダミーを有する
／／－｛Ｄｕｍｍｙ，ＰａｙｌｏａｄＯｕｔ｝：パワーダウン／製造者ＩＤを解放する
／／－｛ＰａｙｌｏａｄＯｕｔ｝：オペコードの直後にデバイスがデータをホストに送信する
／／－｛Ａｄｄｒｅｓｓ，ＰａｙｌｏａｄＩｎ｝：ホストがアドレスおよびペイロードを折返し送信する
／／－｛ＰａｙｌｏａｄＩｎ｝：ホストは、アドレスヒントなしでペイロードを送信する
／／－Ｎｏｎｅ：コマンドはアドレスペイロード（ｉｎ／ｏｕｔ）なしで完了する
受信したコマンドが２つ以上の状態を有する場合、カウンタ値は、厳密なタイミングにおいて次の状態に移るように状態マシンを支援するようにセットされる。「ｃｍｄ＿ｔｙｐｅ＿ｔ」構造体はコマンドのための情報を有する。コマンドの実際の値は、コンパイル時間パラメータである。論理は、８ビットのオペコードを受信するとき、パラメータをこの構造体にラッチし、これをトランザクションを通じて参照する。

オペコードカウンタ後にホストが駆動する例示的なアドレス等
ｌｏｃａｌｐａｒａｍ ｉｎｔ ｕｎｓｉｇｎｅｄ ＭａｘＡｄｄｒＢｉｔ＝３２；
ｌｏｃａｌｐａｒａｍ ｉｎｔ ｕｎｓｉｇｎｅｄ ＡｄｄｒＣｎｔＷ＝＄ｃｌｏｇ２（ＭａｘＡｄｄｒＢｉｔ）；
例示的なダミー
ｌｏｃａｌｐａｒａｍ ｉｎｔ ｕｎｓｉｇｎｅｄ ＭａｘＤｕｍｍｙＢｉｔ＝８；
ｌｏｃａｌｐａｒａｍ ｉｎｔ ｕｎｓｉｇｎｅｄ ＤｕｍｍｙＣｎｔＷ＝＄ｃｌｏｇ２（ＭａｘＤｕｍｍｙＢｉｔ）；
ｔｙｐｅｄｅｆｅｎｕｍｌｏｇｉｃ｛
ＰａｙｌｏａｄＩｎ＝１’ｂ０、
ＰａｙｌｏａｄＯｕｔ＝１’ｂ１
｝ｐａｙｌｏａｄ＿ｄｉｒ＿ｅ；
ｔｙｐｅｄｅｆ ｓｔｒｕｃｔ ｐａｃｋｅｄ｛
アドレスが存在する
ｌｏｇｉｃ ａｄｄｒ＿ｅｎ；
ｓｗａｐ＿ｅｎが１である場合、論理はｉｎｃｏｍｉｎｄａｄｄｒを或る特定のビットについて事前構成された値に置き換える。
ｌｏｇｉｃ ａｄｄｒ＿ｓｗａｐ＿ｅｎ；
１である場合、ａｄｄｒ＿ｓｉｚｅは、「ｃｆｇ＿ａｄｄｒ＿４ｂ＿ｅｎ＿ｉ」論理ａｄｄｒ＿４ｂ＿ａｆｆｅｃｔｅｄによる影響を受ける。

ダミーが存在する例
ｌｏｇｉｃ ｄｕｍｍｙ＿ｅｎ；
ペイロード方向：ｐａｙｌｏａｄ＿ｅｎがセットされる場合、コマンドは両方向にペイロードを有する。「ｐａｙｌｏａｄ＿ｄｉｒ」は入力（０）または出力（１）を決定する。
ｌｏｇｉｃ［３：０］ｐａｙｌｏａｄ＿ｅｎ；
ｐａｙｌｏａｄ＿ｄｉｒ＿ｅｐａｙｌｏａｄ＿ｄｉｒ；
態様において、ａｄｄｒ＿ｓｉｚｅは、「ａｄｄｒ＿４ｂ＿ａｆｆｅｃｔｅｄ」に基づいて決定される。１であり、「ｃｆｇ＿ａｄｄｒ＿４ｂ＿ｅｎ＿ｉ」が１である場合、「ａｄｄｒ＿ｓｉｚｅ」は３１である。他の場合、これは２３にセットされる。
ｌｏｇｉｃ［ＡｄｄｒＣｎｔＷ－１：０］ａｄｄｒ＿ｓｉｚｅ；
ｌｏｇｉｃ［ＤｕｍｍｙＣｎｔＷ－１：０］ｄｕｍｍｙ＿ｓｉｚｅ；
｝ｃｍｄ＿ｔｙｐｅ＿ｔ；
ｌｏｃａｌｐａｒａｍ ｃｍｄ＿ｔｙｐｅ＿ｔ ＣｍｄＩｎｆｏＮｏｎｅ＝’｛
ａｄｄｒ＿ｅｎ： １’ｂ０，
ａｄｄｒ＿ｓｗａｐ＿ｅｎ： １’ｂ０，
ａｄｄｒ＿４ｂ＿ａｆｆｅｃｔｅｄ： １’ｂ０，
ｄｕｍｍｙ＿ｅｎ： １’ｂ０，
ｐａｙｌｏａｄ＿ｅｎ： ４’ｈ ０，
ｐａｙｌｏａｄ＿ｄｉｒ： ＰａｙｌｏａｄＩｎ，
ａｄｄｒ＿ｓｉｚｅ： ’０，
ｄｕｍｍｙ＿ｓｉｚｅ： ’０
｝；
ｌｏｃａｌｐａｒａｍ ｃｍｄ＿ｔｙｐｅ＿ｔ ＣｍｄＩｎｆｏＰａｙｌｏａｄＩｎ＝’｛
ａｄｄｒ＿ｅｎ： １’ｂ０，
ａｄｄｒ＿ｓｗａｐ＿ｅｎ： １’ｂ０，
ａｄｄｒ＿４ｂ＿ａｆｆｅｃｔｅｄ： １’ｂ０，
ｄｕｍｍｙ＿ｅｎ： １’ｂ０，
ｐａｙｌｏａｄ＿ｅｎ： ４’ｈ １，
ｐａｙｌｏａｄ＿ｄｉｒ： ＰａｙｌｏａｄＩｎ，
ａｄｄｒ＿ｓｉｚｅ： ’０，
ｄｕｍｍｙ＿ｓｉｚｅ： ’０
｝；
ｌｏｃａｌｐａｒａｍ ｃｍｄ＿ｔｙｐｅ＿ｔ ＣｍｄＩｎｆｏＰａｙｌｏａｄＯｕｔ＝’｛
ａｄｄｒ＿ｅｎ： １’ｂ０，
ａｄｄｒ＿ｓｗａｐ＿ｅｎ： １’ｂ０，
ａｄｄｒ＿４ｂ＿ａｆｆｅｃｔｅｄ： １’ｂ０，
ｄｕｍｍｙ＿ｅｎ： １’ｂ０，
ｐａｙｌｏａｄ＿ｅｎ： ４’ｈ ２，／／Ｓ［１］
ｐａｙｌｏａｄ＿ｄｉｒ： ＰａｙｌｏａｄＯｕｔ，
ａｄｄｒ＿ｓｉｚｅ： ’０，
ｄｕｍｍｙ＿ｓｉｚｅ： ’０
｝；
ｌｏｃａｌｐａｒａｍ ｃｍｄ＿ｔｙｐｅ＿ｔ ＣｍｄＩｎｆｏＡｄｄｒＰａｙｌｏａｄＩｎ＝’｛
ａｄｄｒ＿ｅｎ： １’ｂ１，
ａｄｄｒ＿ｓｗａｐ＿ｅｎ： １’ｂ０，
ａｄｄｒ＿４ｂ＿ａｆｆｅｃｔｅｄ： １’ｂ１，
ｄｕｍｍｙ＿ｅｎ： １’ｂ０，
ｐａｙｌｏａｄ＿ｅｎ： ４’ｈ １，／／Ｓ［０］のみ
ｐａｙｌｏａｄ＿ｄｉｒ： ＰａｙｌｏａｄＩｎ，／／ホストがデータを送信する
ａｄｄｒ＿ｓｉｚｅ： ’０，／／論理が決定する
ｄｕｍｍｙ＿ｓｉｚｅ： ’０
｝；
ｌｏｃａｌｐａｒａｍ ｃｍｄ＿ｔｙｐｅ＿ｔ ＣｍｄＩｎｆｏＡｄｄｒＰａｙｌｏａｄＩｎＱｕａｄ＝’｛
ａｄｄｒ＿ｅｎ： １’ｂ１，
ａｄｄｒ＿ｓｗａｐ＿ｅｎ： １’ｂ０，
ａｄｄｒ＿４ｂ＿ａｆｆｅｃｔｅｄ： １’ｂ１，
ｄｕｍｍｙ＿ｅｎ： １’ｂ０，
ｐａｙｌｏａｄ＿ｅｎ： ４’ｈＦ，／／Ｓ［３：０］
ｐａｙｌｏａｄ＿ｄｉｒ： ＰａｙｌｏａｄＩｎ，／／ホストがデータを送信する
ａｄｄｒ＿ｓｉｚｅ： ‘０，／／論理が決定する
ｄｕｍｍｙ＿ｓｉｚｅ： ’０
｝；
ｌｏｃａｌｐａｒａｍ ｃｍｄ＿ｔｙｐｅ＿ｔ ＣｍｄＩｎｆｏＡｄｄｒＰａｙｌｏａｄＯｕｔ＝’｛
ａｄｄｒ＿ｅｎ： １’ｂ１，
ａｄｄｒ＿ｓｗａｐ＿ｅｎ： １’ｂ１，
ａｄｄｒ＿４ｂ＿ａｆｆｅｃｔｅｄ： １’ｂ１，
ｄｕｍｍｙ＿ｅｎ： １’ｂ０，
ｐａｙｌｏａｄ＿ｅｎ： ４’ｈ ２，／／Ｓ［１］のみ
ｐａｙｌｏａｄ＿ｄｉｒ： ＰａｙｌｏａｄＯｕｔ，／／フラッシュデバイスがデータを送信する
ａｄｄｒ＿ｓｉｚｅ： ‘０，／／論理が決定する
ｄｕｍｍｙ＿ｓｉｚｅ： ’０
｝；
／／アドレス＋ダミー＋アドレスを除くペイロードは常に３Ｂである
ｌｏｃａｌｐａｒａｍ ｃｍｄ＿ｔｙｐｅ＿ｔ ＣｍｄＩｎｆｏＡｄｄｒ３ＢＤｕｍｍｙＰａｙｌｏａｄＯｕｔ＝’｛
ａｄｄｒ＿ｅｎ： １’ｂ１，
ａｄｄｒ＿ｓｗａｐ＿ｅｎ： １’ｂ０，
ａｄｄｒ＿４ｂ＿ａｆｆｅｃｔｅｄ： １’ｂ０，
ｄｕｍｍｙ＿ｅｎ： １’ｂ１，
ｐａｙｌｏａｄ＿ｅｎ： ４’ｈ ２，／／Ｓ［１］のみ
ｐａｙｌｏａｄ＿ｄｉｒ： ＰａｙｌｏａｄＯｕｔ，／／フラッシュデバイスがデータを送信する
ａｄｄｒ＿ｓｉｚｅ： ‘０，／／論理が決定する
ｄｕｍｍｙ＿ｓｉｚｅ： ’ｈ ７
｝；
ｌｏｃａｌｐａｒａｍ ｃｍｄ＿ｔｙｐｅ＿ｔ ＣｍｄＩｎｆｏＡｄｄｒＤｕｍｍｙＰａｙｌｏａｄＯｕｔ＝’｛
ａｄｄｒ＿ｅｎ： １’ｂ１，
ａｄｄｒ＿ｓｗａｐ＿ｅｎ： １’ｂ１，
ａｄｄｒ＿４ｂ＿ａｆｆｅｃｔｅｄ： １’ｂ１，
ｄｕｍｍｙ＿ｅｎ： １’ｂ１，
ｐａｙｌｏａｄ＿ｅｎ： ４’ｈ ２，／／Ｓ［１］のみ
ｐａｙｌｏａｄ＿ｄｉｒ： ＰａｙｌｏａｄＯｕｔ，／／フラッシュデバイスがデータを送信する
ａｄｄｒ＿ｓｉｚｅ： ‘０，／／論理が決定する
ｄｕｍｍｙ＿ｓｉｚｅ： ’ｈ ７
｝；
ｌｏｃａｌｐａｒａｍ ｃｍｄ＿ｔｙｐｅ＿ｔ ＣｍｄＩｎｆｏＡｄｄｒＤｕｍｍｙＰａｙｌｏａｄＯｕｔＤｕａｌ＝’｛
ａｄｄｒ＿ｅｎ： １’ｂ１，
ａｄｄｒ＿ｓｗａｐ＿ｅｎ： １’ｂ１，
ａｄｄｒ＿４ｂ＿ａｆｆｅｃｔｅｄ： １’ｂ１，
ｄｕｍｍｙ＿ｅｎ： １’ｂ１，
ｐａｙｌｏａｄ＿ｅｎ： ４’ｈ ３，／／Ｓ［１：０］のみ
ｐａｙｌｏａｄ＿ｄｉｒ： ＰａｙｌｏａｄＯｕｔ，／／フラッシュデバイスがデータを送信する
ａｄｄｒ＿ｓｉｚｅ： ‘０，／／論理が決定する
ｄｕｍｍｙ＿ｓｉｚｅ： ’ｈ ７
｝；
ｌｏｃａｌｐａｒａｍ ｃｍｄ＿ｔｙｐｅ＿ｔ ＣｍｄＩｎｆｏＡｄｄｒＤｕｍｍｙＰａｙｌｏａｄＯｕｔＱｕａｄ＝’｛
ａｄｄｒ＿ｅｎ： １’ｂ１，
ａｄｄｒ＿ｓｗａｐ＿ｅｎ： １’ｂ１，
ａｄｄｒ＿４ｂ＿ａｆｆｅｃｔｅｄ： １’ｂ１，
ｄｕｍｍｙ＿ｅｎ： １’ｂ１，
ｐａｙｌｏａｄ＿ｅｎ： ４’ｈＦ，／／Ｓ［３：０］
ｐａｙｌｏａｄ＿ｄｉｒ： ＰａｙｌｏａｄＯｕｔ，／／フラッシュデバイスがデータを送信する
ａｄｄｒ＿ｓｉｚｅ： ‘０，／／論理が決定する
ｄｕｍｍｙ＿ｓｉｚｅ： ’ｈ ７
｝；
ｌｏｃａｌｐａｒａｍ ｃｍｄ＿ｔｙｐｅ＿ｔ ＣｍｄＩｎｆｏＡｄｄｒ＝’｛
ａｄｄｒ＿ｅｎ： １’ｂ１，
ａｄｄｒ＿ｓｗａｐ＿ｅｎ： １’ｂ０，
ａｄｄｒ＿４ｂ＿ａｆｆｅｃｔｅｄ： １’ｂ０，／／ＴＯＤＯ： ？？
ｄｕｍｍｙ＿ｅｎ： １’ｂ０，
ｐａｙｌｏａｄ＿ｅｎ： ４’ｈ ０，
ｐａｙｌｏａｄ＿ｄｉｒ： ＰａｙｌｏａｄＯｕｔ，／／フラッシュデバイスがデータを送信する
ａｄｄｒ＿ｓｉｚｅ： ‘０，／／論理が決定する
ｄｕｍｍｙ＿ｓｉｚｅ： ’ｈ ０
｝；
ｌｏｃａｌｐａｒａｍ ｃｍｄ＿ｔｙｐｅ＿ｔＰａｓｓＴｈｒｏｕｇｈＣｍｄＩｎｆｏ［２５６］＝’｛
ＣｍｄＩｎｆｏＮｏｎｅ，／／８’ｈ ００
ＣｍｄＩｎｆｏＰａｙｌｏａｄＩｎ，／／８’ｈ ０１ステータス１書き込み
ＣｍｄＩｎｆｏＡｄｄｒＰａｙｌｏａｄＩｎ，／／８’ｈ ０２ページプログラム
ＣｍｄＩｎｆｏＡｄｄｒＰａｙｌｏａｄＯｕｔ，／／８’ｈ ０３データ読み出し
ＣｍｄＩｎｆｏＮｏｎｅ，／／８’ｈ ０４書き込みディセーブル
ＣｍｄＩｎｆｏＰａｙｌｏａｄＯｕｔ，／／８’ｈ ０５ステータス１読み出し
ＣｍｄＩｎｆｏＮｏｎｅ，／／８’ｈ ０６書き込みイネーブル
ＣｍｄＩｎｆｏＮｏｎｅ，／／８’ｈ ０７
ＣｍｄＩｎｆｏＮｏｎｅ，／／８’ｈ ０８
ＣｍｄＩｎｆｏＮｏｎｅ，／／８’ｈ ０９
ＣｍｄＩｎｆｏＮｏｎｅ，／／８’ｈ ０Ａ
ＣｍｄＩｎｆｏＡｄｄｒＤｕｍｍｙＰａｙｌｏａｄＯｕｔ，／／８’ｈ ０Ｂ高速読み出し
ＣｍｄＩｎｆｏＮｏｎｅ，／／８’ｈ ０Ｃ
ＣｍｄＩｎｆｏＮｏｎｅ，／／８’ｈ ０Ｄ
ＣｍｄＩｎｆｏＮｏｎｅ，／／８’ｈ ０Ｅ
ＣｍｄＩｎｆｏＮｏｎｅ，／／８’ｈ ０Ｆ
ＣｍｄＩｎｆｏＮｏｎｅ，／／８’ｈ １０
ＣｍｄＩｎｆｏＰａｙｌｏａｄＩｎ，／／８’ｈ １１ステータス３書き込み
ＣｍｄＩｎｆｏＮｏｎｅ，／／８’ｈ １２
ＣｍｄＩｎｆｏＮｏｎｅ，／／８’ｈ １３
ＣｍｄＩｎｆｏＮｏｎｅ，／／８’ｈ １４
ＣｍｄＩｎｆｏＰａｙｌｏａｄＯｕｔ，／／８’ｈ １５ステータス３読み出し
ＣｍｄＩｎｆｏＮｏｎｅ，／／８’ｈ １６
．．．
ＣｍｄＩｎｆｏＮｏｎｅ，／／８’ｈ １Ｆ
ＣｍｄＩｎｆｏＡｄｄｒ，／／８’ｈ ２０セクタ消去（４ｋＢ）
ＣｍｄＩｎｆｏＮｏｎｅ，／／８’ｈ ２１
．．．
ＣｍｄＩｎｆｏＮｏｎｅ，／／８’ｈ ３０
ＣｍｄＩｎｆｏＰａｙｌｏａｄＩｎ，／／８’ｈ ３１ステータス２書き込み
ＣｍｄＩｎｆｏＡｄｄｒＰａｙｌｏａｄＩｎＱｕａｄ，／／８’ｈ ３２クアッド入力ページプログラム
ＣｍｄＩｎｆｏＮｏｎｅ，／／８’ｈ ３３
ＣｍｄＩｎｆｏＮｏｎｅ，／／８’ｈ ３４
ＣｍｄＩｎｆｏＰａｙｌｏａｄＯｕｔ，／／８’ｈ ３５ステータス２読み出し
ＣｍｄＩｎｆｏＡｄｄｒ，／／８’ｈ ３６個々のブロックロック
ＣｍｄＩｎｆｏＮｏｎｅ，／／８’ｈ ３７
ＣｍｄＩｎｆｏＮｏｎｅ，／／８’ｈ ３８ＱＰＩ（フィルタリング済み）入力
ＣｍｄＩｎｆｏＡｄｄｒ，／／８’ｈ ３９個々のブロックアンロック
ＣｍｄＩｎｆｏＮｏｎｅ，／／８’ｈ ３Ａ
ＣｍｄＩｎｆｏＡｄｄｒＤｕｍｍｙＰａｙｌｏａｄＯｕｔＤｕａｌ，／／８’ｈ ３Ｂ高速読み出しデュアルアウト
ＣｍｄＩｎｆｏＮｏｎｅ，／／８’ｈ ３Ｃ
ＣｍｄＩｎｆｏＡｄｄｒＰａｙｌｏａｄＯｕｔ，／／８’ｈ ３Ｄ読み出しブロックロック
ＣｍｄＩｎｆｏＮｏｎｅ，／／８’ｈ ３Ｅ
ＣｍｄＩｎｆｏＮｏｎｅ，／／８’ｈ ３Ｆ
ＣｍｄＩｎｆｏＮｏｎｅ，／／８’ｈ ４０
ＣｍｄＩｎｆｏＮｏｎｅ，／／８’ｈ ４１
ＣｍｄＩｎｆｏＮｏｎｅ，／／８’ｈ ４２ ＴＯＤＯ
ＣｍｄＩｎｆｏＮｏｎｅ，／／８’ｈ ４３
ＣｍｄＩｎｆｏＮｏｎｅ，／／８’ｈ ４４ ＴＯＤＯ
ＣｍｄＩｎｆｏＮｏｎｅ，／／８’ｈ ４５
ＣｍｄＩｎｆｏＮｏｎｅ，／／８’ｈ ４６
ＣｍｄＩｎｆｏＮｏｎｅ，／／８’ｈ ４７
ＣｍｄＩｎｆｏＮｏｎｅ，／／８’ｈ ４８ ＴＯＤＯ
ＣｍｄＩｎｆｏＮｏｎｅ，／／８’ｈ ４９
ＣｍｄＩｎｆｏＮｏｎｅ，／／８’ｈ ４Ａ
ＣｍｄＩｎｆｏＮｏｎｅ，／／８’ｈ ４Ｂ一意のＩＤ（ＴＯＤＯ）読み出し
ＣｍｄＩｎｆｏＮｏｎｅ，／／８’ｈ ４Ｃ
ＣｍｄＩｎｆｏＮｏｎｅ，／／８’ｈ ４Ｄ
ＣｍｄＩｎｆｏＮｏｎｅ，／／８’ｈ ４Ｅ
ＣｍｄＩｎｆｏＮｏｎｅ，／／８’ｈ ４Ｆ
ＣｍｄＩｎｆｏＮｏｎｅ，／／８’ｈ ５０
ＣｍｄＩｎｆｏＮｏｎｅ，／／８’ｈ ５１
ＣｍｄＩｎｆｏＡｄｄｒ，／／８’ｈ ５２ブロック消去（３２ｋＢ）
ＣｍｄＩｎｆｏＮｏｎｅ，／／８’ｈ ５３
ＣｍｄＩｎｆｏＮｏｎｅ，／／８’ｈ ５４
ＣｍｄＩｎｆｏＮｏｎｅ，／／８’ｈ ５５
ＣｍｄＩｎｆｏＮｏｎｅ，／／８’ｈ ５６
ＣｍｄＩｎｆｏＮｏｎｅ，／／８’ｈ ５７
ＣｍｄＩｎｆｏＮｏｎｅ，／／８’ｈ ５８
ＣｍｄＩｎｆｏＮｏｎｅ，／／８’ｈ ５９
ＣｍｄＩｎｆｏＡｄｄｒ３ＢＤｕｍｍｙＰａｙｌｏａｄＯｕｔ，／／８’ｈ ５Ａ ＳＦＤＰ読み出し
ＣｍｄＩｎｆｏＮｏｎｅ，／／８’ｈ ５Ｂ
．．．
ＣｍｄＩｎｆｏＮｏｎｅ，／／８’ｈ ６Ａ
ＣｍｄＩｎｆｏＡｄｄｒＤｕｍｍｙＰａｙｌｏａｄＯｕｔＱｕａｄ，／／８’ｈ ６Ｂ高速読み出しクアッドアウト
ＣｍｄＩｎｆｏＮｏｎｅ，／／８’ｈ ６Ｃ
．．．
ＣｍｄＩｎｆｏＮｏｎｅ，／／８’ｈ９Ｅ
ＣｍｄＩｎｆｏＰａｙｌｏａｄＯｕｔ，／／８’ｈ９ＦＪＥＤＥＣＩＤ
ＣｍｄＩｎｆｏＮｏｎｅ，／／８’ｈＡ０
．．．
ＣｍｄＩｎｆｏＮｏｎｅ，／／８’ｈＤ７
ＣｍｄＩｎｆｏＡｄｄｒ，／／８’ｈＤ８ブロック消去（６４ｋＢ）
ＣｍｄＩｎｆｏＮｏｎｅ，／／８’ｈＤ９
．．．
ＣｍｄＩｎｆｏＮｏｎｅ／／８’ｈＦＦ
｝；
ＤＣにおいて合成可能でない例
ｌｏｃａｌｐａｒａｍ ｃｍｄ＿ｔｙｐｅ＿ｔＰａｓｓＴｈｒｏｕｇｈＣｍｄＩｎｆｏＯｌｄ［２５６］＝’｛
／／８’ｈ ００
’ｈ ００： ＣｍｄＩｎｆｏＮｏｎｅ，
／／８’ｈ ０１ステータス１書き込み
’ｈ ０１： ＣｍｄＩｎｆｏＰａｙｌｏａｄＩｎ，
／／８’ｈ １５ステータス２書き込み
’ｈ ３１： ＣｍｄＩｎｆｏＰａｙｌｏａｄＩｎ，
／／８’ｈ １１ステータス３書き込み
’ｈ １１： ＣｍｄＩｎｆｏＰａｙｌｏａｄＩｎ，
／／８’ｈ ０２ページプログラム
’ｈ ０２： ＣｍｄＩｎｆｏＡｄｄｒＰａｙｌｏａｄＩｎ，
／／８’ｈ ３２クアッド入力ページプログラム： フィルタリングが予期される
’ｈ ３２： ＣｍｄＩｎｆｏＡｄｄｒＰａｙｌｏａｄＩｎＱｕａｄ，
／／８’ｈ ０３データ読み出し
’ｈ ０３： ＣｍｄＩｎｆｏＡｄｄｒＰａｙｌｏａｄＯｕｔ，
／／８’ｈ ０４書き込みディセーブル
’ｈ ０４： ＣｍｄＩｎｆｏＮｏｎｅ，
／／８’ｈ ０５ステータス１読み出し
’ｈ ０５： ＣｍｄＩｎｆｏＰａｙｌｏａｄＯｕｔ，
／／８’ｈ ３５ステータス２読み出し
’ｈ ３５： ＣｍｄＩｎｆｏＰａｙｌｏａｄＯｕｔ，
／／８’ｈ １５ステータス３読み出し
’ｈ １５： ＣｍｄＩｎｆｏＰａｙｌｏａｄＯｕｔ，
／／８’ｈ ０６書き込みイネーブル
’ｈ ０６： ＣｍｄＩｎｆｏＮｏｎｅ，
／／８’ｈ ０Ｂ高速読み出し
’ｈ ０Ｂ： ＣｍｄＩｎｆｏＡｄｄｒＤｕｍｍｙＰａｙｌｏａｄＯｕｔ，
／／８’ｈ ３Ｂ高速読み出しデュアル出力
’ｈ ３Ｂ： ＣｍｄＩｎｆｏＡｄｄｒＤｕｍｍｙＰａｙｌｏａｄＯｕｔＤｕａｌ，
／／８’ｈ ６Ｂ高速読み出しクアッド出力
’ｈ ６Ｂ： ＣｍｄＩｎｆｏＡｄｄｒＤｕｍｍｙＰａｙｌｏａｄＯｕｔＱｕａｄ，
／／８’ｈ ２０セクタ消去（４ｋＢ）
’ｈ ２０： ＣｍｄＩｎｆｏＡｄｄｒ，
／／８’ｈ ５２ブロック消去（３２ｋＢ）
’ｈ ５２： ＣｍｄＩｎｆｏＡｄｄｒ，
／／８’ｈＤ８ブロック消去（６４ｋＢ）
’ｈＤ８： ＣｍｄＩｎｆｏＡｄｄｒ，
／／８’ｈ ３６個々のブロックロック
’ｈ ３６： ＣｍｄＩｎｆｏＡｄｄｒ，
／／８’ｈ ３９個々のブロックアンロック
’ｈ ３９： ＣｍｄＩｎｆｏＡｄｄｒ，
／／８’ｈ ３Ｄ読み出しブロックロック
’ｈ ３Ｄ： ＣｍｄＩｎｆｏＡｄｄｒＰａｙｌｏａｄＯｕｔ，
／／８’ｈ ３８ＥｎｔｅｒＱＰＩ： フィルタリングが予期される
’ｈ ３８： ＣｍｄＩｎｆｏＮｏｎｅ，
／／８’ｈ ４２ セキュリティレジスタをプログラム
／／８’ｈ ４４ セキュリティレジスタを消去
／／８’ｈ ４８ セキュリティレジスタを読み出し
／／８’ｈ ４Ｂ 一意のＩＤを読み出し
／／８’ｈ ５Ａ ＳＦＤＰを読み出し
’ｈ ５Ａ： ＣｍｄＩｎｆｏＡｄｄｒ３ＢＤｕｍｍｙＰａｙｌｏａｄＯｕｔ，
／／８’ｈ ９０製造／デバイスＩＤ
／／８’ｈ ９Ｆ ＪＥＤＥＣ ＩＤ
’ｈ ９Ｆ： ＣｍｄＩｎｆｏＰａｙｌｏａｄＯｕｔ，
デフォルト： ＣｍｄＩｎｆｏＮｏｎｅ
｝；
＊／
例示的な信号
内部クロック
ｌｏｇｉｃ［３：０］ｈｏｓｔ＿ｓ＿ｅｎ＿ｉｎｃｌｋ；
ｌｏｇｉｃ［３：０］ｄｅｖｉｃｅ＿ｓ＿ｅｎ＿ｉｎｃｌｋ；
パススルーモードが有効にされているか否かを指示
ｌｏｇｉｃｉｓ＿ａｃｔｉｖｅ；
ａｓｓｉｇｎｉｓ＿ａｃｔｉｖｅ＝（ｓｐｉ＿ｍｏｄｅ＿ｉ＝＝ＰａｓｓＴｈｒｏｕｇｈ）；
ｌｏｇｉｃ［７：０］ｏｐｃｏｄｅ，ｏｐｃｏｄｅ＿ｄ；
第８のビートにおいてフィルタが１になる場合、ＳＣＫイネーブル信号をＣＧセルまで下げ、ＳＣＫの第８のｐｏｓｅｄｇｅにおいて、ｃｓｂ＿ｄｅａｓｓｅｒｔが１になる。
ｌｏｇｉｃｆｉｌｔｅｒ；
１である場合、ＳＣＫは下流のＳＰＩフラッシュデバイスまで伝播する。

ｌｏｇｉｃｓｃｋ＿ｇａｔｅ＿ｅｎ；
ＣＳｂから下流のデバイスへの制御が１である場合、ＣＳｂはデアサートされる。この信号はグリッチに敏感である。この値はＳＣＫｐｏｓｅｄｇｅにおいて変更される。これはＣＳｂ出力を直接駆動しない。下流へのＣＳｂは、これとおよびホストシステムからのＣＳｂと論理和演算される。
ｌｏｇｉｃｃｓｂ＿ｄｅａｓｓｅｒｔ；
カウンタを開始－ダミーまでカウントアップするためのｂｉｔｃｎ
ｌｏｃａｌｐａｒａｍ ｉｎｔ ｕｎｓｉｇｎｅｄ ＭａｘＢｅａｔ＝８＋３２＋８；／／Ｃｍｄ＋Ａｄｄｒ＋Ｄｕｍｍｙ
ｌｏｃａｌｐａｒａｍ ｉｎｔ ｕｎｓｉｇｎｅｄ ＢｉｔＣｎｔＷ＝＄ｃｌｏｇ２（ＭａｘＢｅａｔ）；
ｌｏｇｉｃ［ＢｉｔＣｎｔＷ－１：０］ｂｉｔｃｎｔ；
オペコードカウンタ後にホストが駆動するアドレス等
ｌｏｇｉｃ［ＡｄｄｒＣｎｔＷ－１：０］ａｄｄｒｃｎｔ，ａｄｄｒｃｎｔ＿ｏｕｔｃｌｋ；
ダミーカウンタ
ｌｏｇｉｃ［ＤｕｍｍｙＣｎｔＷ－１：０］ｄｕｍｍｙｃｎｔ，ｄｕｍｍｙｃｎｔ＿ｄ；
ＥＮＤ： カウンタ
例示的なイベント
ａｓｓｉｇｎ ｅｖｅｎｔ＿ｃｍｄ＿ｆｉｌｔｅｒｅｄ＿ｏ＝ｆｉｌｔｅｒ；
例示的なメールボックスがヒットする。
ｌｏｇｉｃ ｍａｉｌｂｏｘ＿ｈｉｔ；
ａｌｗａｙｓ＿ｆｆ＠（ｐｏｓｅｄｇｅ ｃｌｋ＿ｉ ｏｒ ｎｅｇｅｄｇｅ ｒｓｔ＿ｎｉ）ｂｅｇｉｎ
ｉｆ（！ｒｓｔ＿ｎｉ）ｍａｉｌｂｏｘ＿ｈｉｔ＜＝１’ｂ ０；／／ＣＳｂによってリセット
ｅｌｓｅ ｉｆ（ｍａｉｌｂｏｘ＿ｈｉｔ＿ｉ）ｍａｉｌｂｏｘ＿ｈｉｔ＜＝１’ｂ １；／／イベントにてセットされる
ｅｎｄ
例示的なデータパス
オペコードＬａｔｃｈ
ａｓｓｉｇｎ ｏｐｃｏｄｅ＿ｄ＝｛ｏｐｃｏｄｅ［６：０］，ｈｏｓｔ＿ｓ＿ｉ［０］｝；
ａｌｗａｙｓ＿ｆｆ＠（ｐｏｓｅｄｇｅ ｃｌｋ＿ｉ ｏｒ ｎｅｇｅｄｇｅ ｒｓｔ＿ｎｉ）ｂｅｇｉｎ
ｉｆ（！ｒｓｔ＿ｎｉ）ｂｅｇｉｎ
ｏｐｃｏｄｅ＜＝８’ｈ ００；
ｅｎｄ ｅｌｓｅ ｉｆ（ｂｉｔｃｎｔ＜ＢｉｔＣｎｔＷ’（８））ｂｅｇｉｎ
ｏｐｃｏｄｅ＜＝ｏｐｃｏｄｅ＿ｄ；
ｅｎｄ
ｅｎｄ
コマンドフィルタ：ＣＳｂ制御
ａｌｗａｙｓ＿ｆｆ＠（ｐｏｓｅｄｇｅ ｃｌｋ＿ｉ ｏｒ ｎｅｇｅｄｇｅ ｒｓｔ＿ｎｉ）ｂｅｇｉｎ
ｉｆ（！ｒｓｔ＿ｎｉ）ｃｓｂ＿ｄｅａｓｓｅｒｔ＜＝１’ｂ０；
ｅｌｓｅ ｉｆ（ｆｉｌｔｅｒ）ｃｓｂ＿ｄｅａｓｓｅｒｔ＜＝１’ｂ１；
ｅｎｄ
上記の波形を見て、ｓｃｋ＿ｇａｔｅ＿ｅｎがなぜフィルタＯＲ ｃｓｂ＿ｄｅａｓｓｅｒｔの逆であるのかを調べる
ａｓｓｉｇｎｓｃｋ＿ｇａｔｅ＿ｅｎ＝～（ｆｉｌｔｅｒ｜ｃｓｂ＿ｄｅａｓｓｅｒｔ）；
例示的なＢｉｔｃｎｔカウンタ、Ｂｉｔｃｎｔは最大値に達するまで増大し、その後リセットを待機する。
ａｌｗａｙｓ＿ｆｆ＠（ｐｏｓｅｄｇｅ ｃｌｋ＿ｉ ｏｒ ｎｅｇｅｄｇｅ ｒｓｔ＿ｎｉ）ｂｅｇｉｎ
ｉｆ（！ｒｓｔ＿ｎｉ）ｂｅｇｉｎ
ｂｉｔｃｎｔ＜＝’０；
ｅｎｄ ｅｌｓｅ ｉｆ（ｂｉｔｃｎｔ！＝’１）ｂｅｇｉｎ
ｂｉｔｃｎｔ＜＝ｂｉｔｃｎｔ＋ＢｉｔＣｎｔＷ’（１）；
ｅｎｄ
ｅｎｄ
例示的なＬａｔｃｈ 第７のｃｍｂオペコードにおける２ビットのみ
ｌｏｇｉｃ ｃｍｄ＿７ｔｈ；／／トランザクションの第７のビート
ｌｏｇｉｃ ｃｍｄ＿８ｔｈ；／／トランザクションの第８のビート
ｌｏｇｉｃ［１：０］ｃｍｄ＿ｆｉｌｔｅｒ；
ａｓｓｉｇｎ ｃｍｄ＿７ｔｈ＝（ｂｉｔｃｎｔ＝＝ＢｉｔＣｎｔＷ’（６））；
ａｓｓｉｇｎ ｃｍｄ＿８ｔｈ＝（ｂｉｔｃｎｔ＝＝ＢｉｔＣｎｔＷ’（７））；
ａｌｗａｙｓ＿ｆｆ＠（ｐｏｓｅｄｇｅ ｃｌｋ＿ｉ ｏｒ ｎｅｇｅｄｇｅ ｒｓｔ＿ｎｉ）ｂｅｇｉｎ
ｉｆ（！ｒｓｔ＿ｎｉ）ｂｅｇｉｎ
ｃｍｄ＿ｆｉｌｔｅｒ＜＝２’ｂ００；
ｅｎｄ ｅｌｓｅ ｉｆ（ｃｍｄ＿７ｔｈ）ｂｅｇｉｎ
この例において、第７のビートｃｍｄ＿ｆｉｌｔｅｒがｃｆｇ＿ｃｍｄ＿ｆｉｌｔｅｒ＿ｉから２ビットをラッチする。

これにより、最後のフィルタデータパスを多重化２５６から単にｍｕｘ２に低減する。

以下の構文が機能しない場合、置き換えることができる
ｆｏｒ（ｉｎｔ ｕｎｓｉｇｎｅｄ ｉ＝０；ｉ＜１２８；ｉ＋＋）ｂｅｇｉｎ
ｉｔ（ｉ＝＝ｏｐｃｏｄｅ［６：０］）ｃｍｄ＿ｆｉｌｔｅｒ＜＝ｃｆｇ＿ｃｍｄ＿ｆｉｌｔｅｒ＿ｉ［２＊ｉ＋：２］；
ｅｎｄ
ｃｍｄ＿ｆｉｌｔｅｒ＜＝ｃｆｇ＿ｃｍｄ＿ｆｉｌｔｅｒ＿ｉ［｛ｏｐｃｏｄｅ＿ｄ［６：０］，１’ｂ０｝＋：２］；
ｅｎｄ
ｅｎｄ
コマンドＩｎｆｏＬａｔｃｈの例
ｃｍｄ＿ｔｙｐｅ＿ｔ ｃｍｄ＿ｉｎｆｏ，ｃｍｄ＿ｉｎｆｏ＿ｄ；
ｃｍｄ＿ｔｙｐｅ＿ｔ［１：０］ｃｍｄ＿ｉｎｆｏ＿７ｔｈ；
ｌｏｇｉｃ ｃｍｄ＿ｉｎｆｏ＿ｌａｔｃｈ；
ａｌｗａｙｓ＿ｆｆ＠（ｐｏｓｅｄｇｅ ｃｌｋ＿ｉ ｏｒ ｎｅｇｅｄｇｅ ｒｓｔ＿ｎｉ）ｂｅｇｉｎ
ｉｆ（！ｒｓｔ＿ｎｉ）ｂｅｇｉｎ
ｃｍｄ＿ｉｎｆｏ＿７ｔｈ＜＝’０；
ｅｎｄ ｅｌｓｅ ｉｆ（ｃｍｄ＿７ｔｈ）ｂｅｇｉｎ
ｃｍｄ＿ｉｎｆｏ＿７ｔｈ＜＝｛ＰａｓｓＴｈｒｏｕｇｈＣｍｄＩｎｆｏ［｛ｏｐｃｏｄｅ＿ｄ［６：０］，１’ｂ１｝］，
ＰａｓｓＴｈｒｏｕｇｈＣｍｄＩｎｆｏ［｛ｏｐｃｏｄｅ＿ｄ［６：０］，１’ｂ０｝］｝；
ｅｎｄ
ｅｎｄ
ａｌｗａｙｓ＿ｆｆ＠（ｐｏｓｅｄｇｅ ｃｌｋ＿ｉ ｏｒ ｎｅｇｅｄｇｅ ｒｓｔ＿ｎｉ）ｂｅｇｉｎ
ｉｆ（！ｒｓｔ＿ｎｉ）ｂｅｇｉｎ
ｃｍｄ＿ｉｎｆｏ＜＝’０；
ｅｎｄ ｅｌｓｅ ｉｆ（ｃｍｄ＿ｉｎｆｏ＿ｌａｔｃｈ）ｂｅｇｉｎ
ラッチの例 第７のビットが到達するとき２つのみのｃｍｄ＿ｉｎｆｏ。次に、ｃｍｄ＿ｉｎｆｏ＿ｄのための第８のビートにおいて２つの間で選択し、タイミングを低減する。

ｃｍｄ＿ｉｎｆｏ＜＝ｃｍｄ＿ｉｎｆｏ＿ｄ；
ｅｎｄ
ｅｎｄ
ａｌｗａｙｓ＿ｃｏｍｂｂｅｇｉｎ
ｃｍｄ＿ｉｎｆｏ＿ｄ＝’０；
ｉｆ（ｃｍｄ＿８ｔｈ）ｂｅｇｉｎ
ラッチの例 第７のビットが到達するとき２つのみのｃｍｄ＿ｉｎｆｏ。次に、ｃｍｄ＿ｉｎｆｏ＿ｄのための第８のビートにおいて２つの間で選択し、タイミングを低減する。

ｃｍｄ＿ｉｎｆｏ＿ｄ＝ｃｍｄ＿ｉｎｆｏ＿７ｔｈ［ｈｏｓｔ＿ｓ＿ｉ［０］］；
ＴＯＤＯの例：Ａｄｄｒサイズ
ｉｆ（ｃｍｄ＿ｉｎｆｏ＿７ｔｈ［ｈｏｓｔ＿ｓ＿ｉ［０］］．ａｄｄｒ＿４ｂ＿ａｆｆｅｃｔｅｄ）ｂｅｇｉｎ
ｃｍｄ＿ｉｎｆｏ＿ｄ．ａｄｄｒ＿ｓｉｚｅ＝（ｃｆｇ＿ａｄｄｒ＿４ｂ＿ｅｎ＿ｉ）
？ＡｄｄｒＣｎｔＷ’（３１）： ＡｄｄｒＣｎｔＷ’（２３）；
ｅｎｄ
ｄｕｍｍｙ＿ｓｉｚｅが状態マシン内でセットされるときの例
ｅｎｄ
ｅｎｄ
例示的なアドレス交換
ｌｏｇｉｃ ａｄｄｒ＿ｓｅｔ；
ｌｏｇｉｃ ａｄｄｒ＿ｐｈａｓｅ，ａｄｄｒ＿ｐｈａｓｅ＿ｏｕｔｃｌｋ；
ａｓｓｉｇｎ ａｄｄｒ＿ｐｈａｓｅ＝（ｓｔ＝＝ＳｔＡｄｄｒｅｓｓ）；
ａｌｗａｙｓ＿ｆｆ＠（ｐｏｓｅｄｇｅ ｃｌｋ＿ｉ ｏｒ ｎｅｇｅｄｇｅ ｒｓｔ＿ｎｉ）ｂｅｇｉｎ
ｉｆ（！ｒｓｔ＿ｎｉ）ｂｅｇｉｎ
ａｄｄｒｃｎｔ＜＝’０；
ｅｎｄ ｅｌｓｅ ｉｆ（ａｄｄｒ＿ｓｅｔ）ｂｅｇｉｎ
／／ａｄｄｒ＿ｓｅｔが１であるとき、ｃｍｄ＿ｉｎｆｏはまだラッチされていない。

ａｄｄｒｃｎｔ＜＝ｃｍｄ＿ｉｎｆｏ＿ｄ．ａｄｄｒ＿ｓｉｚｅ；
ｅｎｄ ｅｌｓｅ ｉｆ（ａｄｄｒｃｎｔ！＝’０）ｂｅｇｉｎ
ａｄｄｒｃｎｔ＜＝ａｄｄｒｃｎｔ－ＡｄｄｒＣｎｔＷ’（１）；
ｅｎｄ
ｅｎｄ
ａｌｗａｙｓ＿ｆｆ＠（ｐｏｓｅｄｇｅｃｌｋ＿ｏｕｔ＿ｉ ｏｒ ｎｅｇｅｄｇｅ ｒｓｔ＿ｎｉ）ｂｅｇｉｎ
ｉｆ（！ｒｓｔ＿ｎｉ）ａｄｄｒｃｎｔ＿ｏｕｔｃｌｋ＜＝’０；
ｅｌｓｅ ａｄｄｒｃｎｔ＿ｏｕｔｃｌｋ＜＝ａｄｄｒｃｎｔ；
ｅｎｄ
ＡｄｄｒＣｎｔに基づいて、論理が交換される。

ＴＯＤＯ： ＤｕａｌＩＯ、ＱｕａｄＩＯの事例を扱う
ｌｏｇｉｃ ａｄｄｒ＿ｓｗａｐ；
ａｓｓｉｇｎ ａｄｄｒ＿ｓｗａｐ＝ｃｆｇ＿ａｄｄｒ＿ｍａｓｋ＿ｉ［ａｄｄｒｃｎｔ＿ｏｕｔｃｌｋ］
？ｃｆｇ＿ａｄｄｒ＿ｖａｌｕｅ＿ｉ［ａｄｄｒｃｎｔ＿ｏｕｔｃｌｋ］
：ｈｏｓｔ＿ｓ＿ｉ［０］；
態様において、アドレス交換はｏｕｔｃｌｋドメインにおいて生じる。状態マシンはｉｎｃｌｋドメインにおいて動作する。状態はｍｕｘ選択信号を生成する。ｏｕｔｃｌｋドメインにおいてラッチされた信号はｍｕｘを活性化する。
ａｌｗａｙｓ＿ｆｆ＠（ｐｏｓｅｄｇｅ ｃｌｋ＿ｏｕｔ＿ｉ ｏｒ ｎｅｇｅｄｇｅ ｒｓｔ＿ｎｉ）ｂｅｇｉｎ
ｉｆ（！ｒｓｔ＿ｎｉ）ａｄｄｒ＿ｐｈａｓｅ＿ｏｕｔｃｌｋ＜＝１’ｂ０；
ｅｌｓｅ ａｄｄｒ＿ｐｈａｓｅ＿ｏｕｔｃｌｋ＜＝ａｄｄｒ＿ｐｈａｓｅ；
ｅｎｄ
例示的なダミーカウンタ
ｌｏｇｉｃ ｄｕｍｍｙ＿ｓｅｔ；
ａｌｗａｙｓ＿ｆｆ＠（ｐｏｓｅｄｇｅ ｃｌｋ＿ｉ ｏｒ ｎｅｇｅｄｇｅ ｒｓｔ＿ｎｉ）ｂｅｇｉｎ
ｉｆ（！ｒｓｔ＿ｎｉ）ｄｕｍｍｙｃｎｔ＜＝’０；
ｅｌｓｅ ｉｆ（ｄｕｍｍｙ＿ｓｅｔ）ｂｅｇｉｎ
ｄｕｍｍｙｃｎｔ＜＝ｄｕｍｍｙｃｎｔ＿ｄ；
ｅｎｄ
ｅｎｄ
パススルーＭＵＸの例、ａｄｄｒ＿ｐｈａｓｅ＿ｏｕｔｃｌｋはｏｕｔｃｌｋドメインにあるため、ａｄｄｒ＿ｓｗａｐを直接用いることができる。ａｄｄｒ＿ｓｗａｐ値は、ａｄｄｒｃｎｔ＿ｏｕｔｃｌｋによっても決定される。
ａｓｓｉｇｎ ｐａｓｓｔｈｒｏｕｇｈ＿ｏ．ｓ＝（ａｄｄｒ＿ｐｈａｓｅ＿ｏｕｔｃｌｋ）
？｛ｈｏｓｔ＿ｓ＿ｉ［３：１］，ａｄｄｒ＿ｓｗａｐ｝： ｈｏｓｔ＿ｓ＿ｉ；
ｌｏｇｉｃ［３：０］ｐａｓｓｔｈｒｏｕｇｈ＿ｓ＿ｅｎ；
ａｌｗａｙｓ＿ｆｆ＠（ｐｏｓｅｄｇｅ ｃｌｋ＿ｏｕｔ＿ｉ ｏｒ ｎｅｇｅｄｇｅ ｒｓｔ＿ｎｉ）ｂｅｇｉｎ
ｉｆ（！ｒｓｔ＿ｎｉ）ｐａｓｓｔｈｒｏｕｇｈ＿ｓ＿ｅｎ＜＝４’ｈ １；／／Ｓ［０］はデフォルトでアクティブ
ｅｌｓｅ ｐａｓｓｔｈｒｏｕｇｈ＿ｓ＿ｅｎ＜＝ｄｅｖｉｃｅ＿ｓ＿ｅｎ＿ｉｎｃｌｋ；
ｅｎｄ
ａｓｓｉｇｎ ｐａｓｓｔｈｒｏｕｇｈ＿ｏ．ｓ＿ｅｎ＝ｐａｓｓｔｈｒｏｕｇｈ＿ｓ＿ｅｎ；
ａｓｓｉｇｎ ｈｏｓｔ＿ｓ＿ｏ＝ｐａｓｓｔｈｒｏｕｇｈ＿ｉ．ｓ；
ａｌｗａｙｓ＿ｆｆ＠（ｐｏｓｅｄｇｅ ｃｌｋ＿ｏｕｔ＿ｉ ｏｒ ｎｅｇｅｄｇｅ ｒｓｔ＿ｎｉ）ｂｅｇｉｎ
ｉｆ（！ｒｓｔ＿ｎｉ）ｈｏｓｔ＿ｓ＿ｅｎ＿ｏ＜＝‘０；／／入力モード
ｅｌｓｅ ｈｏｓｔ＿ｓ＿ｅｎ＿ｏ＜＝ｈｏｓｔ＿ｓ＿ｅｎ＿ｉｎｃｌｋ；
ｅｎｄ
ａｓｓｉｇｎ ｐａｓｓｔｈｒｏｕｇｈ＿ｏ．ｓｃｋ＿ｇａｔｅ＿ｅｎ＝ｓｃｋ＿ｇａｔｅ＿ｅｎ；
ａｓｓｉｇｎ ｐａｓｓｔｈｒｏｕｇｈ＿ｏ．ｓｃｋ＝ｈｏｓｔ＿ｓｃｋ＿ｉ；
ａｓｓｉｇｎ ｐａｓｓｔｈｒｏｕｇｈ＿ｏ．ｓｃｋ＿ｅｎ＝１’ｂ１；
ＣＳｂ伝播の例：ｃｓｂ＿ｄｅａｓｓｅｒｔ信号は、ＣＳｂをグリッチなしにするために、ＦＦまたはラッチの出力であるべきである。
ａｓｓｉｇｎ ｐａｓｓｔｈｒｏｕｇｈ＿ｏ．ｃｓｂ＿ｅｎ＝１’ｂ１；
ａｓｓｉｇｎ ｐａｓｓｔｈｒｏｕｇｈ＿ｏ．ｃｓｂ＝ｈｏｓｔ＿ｃｓｂ＿ｉ｜ｃｓｂ＿ｄｅａｓｓｅｒｔ；
ｐａｓｓｔｈｒｏｕｇｈ＿ｅｎ
ａｓｓｉｇｎ ｐａｓｓｔｈｒｏｕｇｈ＿ｏ．ｐａｓｓｔｈｒｏｕｇｈ＿ｅｎ＝ｉｓ＿ａｃｔｉｖｅ；
ＥＮＤ： Ｐａｓｓｔｈｒｏｕｇｈ Ｍｕｘ
例示的な状態マシン
ａｌｗａｙｓ＿ｆｆ＠（ｐｏｓｅｄｇｅ ｃｌｋ＿ｉ ｏｒ ｎｅｇｅｄｇｅ ｒｓｔ＿ｎｉ）ｂｅｇｉｎ
ｉｆ（！ｒｓｔ＿ｎｉ）ｂｅｇｉｎ
ｓｔ＜＝ＳｔＩｄｌｅ；
ｅｎｄ ｅｌｓｅ ｂｅｇｉｎ
ｓｔ＜＝ｓｔ＿ｄ；
ｅｎｄ
ｅｎｄ
ａｌｗａｙｓ＿ｃｏｍｂ ｂｅｇｉｎ
ｓｔ＿ｄ＝ｓｔ；
例示的なフィルタ
ｆｉｌｔｅｒ＝１’ｂ ０；
例示的なコマンドＣｆｇラッチ
ｃｍｄ＿ｉｎｆｏ＿ｌａｔｃｈ＝１’ｂ０；
例示的なａｄｄｒ＿ｓｅｔ
ａｄｄｒ＿ｓｅｔ＝１’ｂ０；
例示的なダミー
ｄｕｍｍｙ＿ｓｅｔ＝１’ｂ０；
ｄｕｍｍｙｃｎｔ＿ｄ＝’０；
例示的な出力イネーブル
ｈｏｓｔ＿ｓ＿ｅｎ＿ｉｎｃｌｋ＝４’ｈ ０；
ｄｅｖｉｃｅ＿ｓ＿ｅｎ＿ｉｎｃｌｋ＝４’ｈ １；／／Ｓ［０］ＭＯＳＩはアクティブ
ｕｎｉｑｕｅ ｃａｓｅ（ｓｔ）
ＳｔＩｄｌｅ： ｂｅｇｉｎ
ｉｆ（！ｉｓ＿ａｃｔｉｖｅ）ｂｅｇｉｎ
ｓｔ＿ｄ＝ＳｔＩｄｌｅ；
ｅｎｄ ｅｌｓｅ ｉｆ（ｃｍｄ＿８ｔｈ ＆＆ ｃｍｄ＿ｆｉｌｔｅｒ［ｈｏｓｔ＿ｓ＿ｉ［０］］）ｂｅｇｉｎ
ｓｔ＿ｄ＝ＳｔＦｉｌｔｅｒ；
ｆｉｌｔｅｒ＝１’ｂ１；
ＳＷへの例示的な送信通知イベント
ｅｎｄ ｅｌｓｅ ｉｆ（ｃｍｄ＿８ｔｈ）ｂｅｇｉｎ
ｃｍｄ＿ｉｎｆｏ＿ｌａｔｃｈ＝１’ｂ１；
複数の状態に迂回する例。以下の状態は、主に出力イネーブル信号を制御するためのものである。しかしながら、ＳｔＡｄｄｒｅｓｓ状態は、読み出しコマンドの場合、アドレス交換のためのＳＰＩラインを制御する。

／／Ｏｒｄｅｒ： ａｄｄｒ＿ｅｎ，ｄｕｍｍｙ＿ｅｎ，｜ｐａｙｌｏａｄ＿ｅｎ
ｉｆ（ｃｍｄ＿ｉｎｆｏ＿ｄ．ａｄｄｒ＿ｅｎ）ｂｅｇｉｎ
ｓｔ＿ｄ＝ＳｔＡｄｄｒｅｓｓ；
ａｄｄｒ＿ｓｅｔ＝１’ｂ１；
ｅｎｄ ｅｌｓｅ ｉｆ（ｃｍｄ＿ｉｎｆｏ＿ｄ．ｄｕｍｍｙ＿ｅｎ）ｂｅｇｉｎ
ｓｔ＿ｄ＝ＳｔＨｉｇｈＺ；
ｄｕｍｍｙ＿ｓｅｔ＝１’ｂ１；
ｄｕｍｍｙｃｎｔ＿ｄ＝ｃｍｄ＿ｉｎｆｏ＿ｄ．ｄｕｍｍｙ＿ｓｉｚｅ；
ｅｎｄ ｅｌｓｅ ｉｆ（ｃｍｄ＿ｉｎｆｏ＿ｄ．ｐａｙｌｏａｄ＿ｅｎ！＝０）ｂｅｇｉｎ
任意の入力／出力ペイロードの例
ｉｆ（ｃｍｄ＿ｉｎｆｏ＿ｄ．ｐａｙｌｏａｄ＿ｄｉｒ＝＝ＰａｙｌｏａｄＯｕｔ）ｂｅｇｉｎ
ｓｔ＿ｄ＝ＳｔＷａｉｔ；
ｅｎｄ ｅｌｓｅ ｂｅｇｉｎ
ｓｔ＿ｄ＝ＳｔＤｒｉｖｉｎｇ；
ｅｎｄ
ｅｎｄ
ｅｎｄ
ｅｎｄ
ＳｔＦｉｌｔｅｒ： ｂｅｇｉｎ
コマンドがフィルタリングされる。ｒｅｓｅｔ（ＣＳｂ）が到来するまで待機する。

ｓｔ＿ｄ＝ＳｔＦｉｌｔｅｒ；
ｈｏｓｔ＿ｓ＿ｅｎ＿ｉｎｃｌｋ＝４’ｈ ０；／／明示的
ｄｅｖｉｃｅ＿ｓ＿ｅｎ＿ｉｎｃｌｋ＝４’ｈ ０；
ｅｎｄ
ＳｔＷａｉｔ： ｂｅｇｉｎ
デバイスがデータをホストに返す。
ｓｔ＿ｄ＝ＳｔＷａｉｔ；
ホストについて出力イネーブル
ｈｏｓｔ＿ｓ＿ｅｎ＿ｉｎｃｌｋ＝ｃｍｄ＿ｉｎｆｏ．ｐａｙｌｏａｄ＿ｅｎ；
ｄｅｖｉｃｅ＿ｓ＿ｅｎ＿ｉｎｃｌｋ＝４’ｈ ０；
ｅｎｄ
ＳｔＤｒｉｖｉｎｇ： ｂｅｇｉｎ
ホストがデータをデバイスに送信する
ｓｔ＿ｄ＝ＳｔＤｒｉｖｉｎｇ；
デバイスについて出力イネーブル
ｈｏｓｔ＿ｓ＿ｅｎ＿ｉｎｃｌｋ＝４’ｈ ０；／／明示的
ｄｅｖｉｃｅ＿ｓ＿ｅｎ＿ｉｎｃｌｋ＝ｃｍｄ＿ｉｎｆｏ．ｐａｙｌｏａｄ＿ｅｎ；
ｅｎｄ
ＳｔＨｉｇｈＺ： ｂｅｇｉｎ
ｈｏｓｔ＿ｓ＿ｅｎ＿ｉｎｃｌｋ＝４’ｈ ０；／／明示的
ｄｅｖｉｃｅ＿ｓ＿ｅｎ＿ｉｎｃｌｋ＝４’ｈ ０；／／浮動
ｉｆ（ｄｕｍｍｙｃｎｔ＝＝’０）ｂｅｇｉｎ
／／ｐａｙｌｏａｄ＿ｅｎが０でないと仮定する
ｓｔ＿ｄ＝（ｃｍｄ＿ｉｎｆｏ．ｐａｙｌｏａｄ＿ｄｉｒ＝＝ＰａｙｌｏａｄＯｕｔ）？ＳｔＷａｉｔ： ＳｔＤｒｉｖｉｎｇ；
ｅｎｄ
ｅｎｄ
ＳｔＡｄｄｒｅｓｓ： ｂｅｇｉｎ
／／状態に基づいて、ａｄｄｒ＿ｐｈａｓｅがセットされる。カウンタが０に達するか否かのみをチェックする
ｉｆ（ａｄｄｒｃｎｔ＝＝’０）ｂｅｇｉｎ
ｉｆ（ｍａｉｌｂｏｘ＿ｈｉｔ＿ｉ）ｂｅｇｉｎ
／／アドレスフェーズにおいて、メールボックス領域にヒットする。次に、パススルーがコマンドをフィルタリングし、ＲｅａｄＣｍｄサブモジュールに制御を委譲する。

ｓｔ＿ｄ＝ＳｔＦｉｌｔｅｒ；
ｆｉｌｔｅｒ＝１’ｂ１；
ｅｎｄ ｅｌｓｅ ｉｆ（ｃｍｄ＿ｉｎｆｏ．ｄｕｍｍｙ＿ｅｎ）ｂｅｇｉｎ
ｓｔ＿ｄ＝ＳｔＨｉｇｈＺ；
ｄｕｍｍｙ＿ｓｅｔ＝１’ｂ １；
ｄｕｍｍｙｃｎｔ＿ｄ＝ｃｍｄ＿ｉｎｆｏ．ｄｕｍｍｙ＿ｓｉｚｅ；
ｅｎｄ ｅｌｓｅ ｉｆ（ｃｍｄ＿ｉｎｆｏ．ｐａｙｌｏａｄ＿ｅｎ！＝０）ｂｅｇｉｎ
ｓｔ＿ｄ＝（ｃｍｄ＿ｉｎｆｏ．ｐａｙｌｏａｄ＿ｄｉｒ＝＝ＰａｙｌｏａｄＯｕｔ）？ ＳｔＷａｉｔ： ＳｔＤｒｉｖｉｎｇ；
ｅｎｄ ｅｌｓｅ ｂｅｇｉｎ
／／Ａｄｄｒがコマンドを完了。待機状態に進む
ｓｔ＿ｄ＝ＳｔＷａｉｔ；
ｅｎｄ
ｅｎｄ
ｅｎｄ
ｄｅｆａｕｌｔ： ｂｅｇｉｎ
ｓｔ＿ｄ＝ＳｔＩｄｌｅ；
ｅｎｄ
ｅｎｄｃａｓｅ
ｅｎｄ
メールボックスヒットがアドレスフェーズの最後ではなく最中に発生する場合等のアサーションの例。
’ＡＳＳＥＲＴ（ＭａｉｌｂｏｘＨｉｔＣｏｎｆｌｉｃｔＡｄｄｒＣｎｔ＿Ａ，ｍａｉｌｂｏｘ＿ｈｉｔ＿ｉ｜－＞（ａｄｄｒｃｎｔ！＝０））
ｅｎｄｍｏｄｕｌｅ： ｓｐｉ＿ｐａｓｓｔｈｒｏｕｇｈ
追加の例
セキュアなＳＰＩ通信の例が以下に提供される。

例１：セキュアなシリアルペリフェラルインターフェイス通信のためにシステムのホストに関連付けられたセキュリティ回路部によって実施される方法であって、方法は、ホストによって、シリアルペリフェラルインターフェイス（ＳＰＩ）インターコネクトを介してホストに結合されたシステムのペリフェラルブロックに送信される通信を監視することと、ホストによって送信される通信のそれぞれのコマンドを、ペリフェラルブロックがいずれのコマンドを実行する権限がないかを示す情報と比較することと、比較に基づいて、それぞれのコマンドのうちの１つが、ペリフェラルブロックが実行する権限がないコマンドであると判断することと、ペリフェラルブロックが実行する権限がないそれぞれのコマンドの少なくとも一部分をペリフェラルブロックが受信することを阻止することと、を含む、方法。

例２．１：阻止することは、ペリフェラルブロックが、ホストによって送信された通信のそれぞれのコマンドの少なくとも一部分を受信することを阻止するために、ＳＰＩインターコネクトのチップ選択ラインまたはクロックラインの状態を変更することを含む、例のうちのいずれかに記載の方法。

例２．２：阻止することは、ペリフェラルブロックが、ホストによって送信された通信のそれぞれのコマンドの少なくとも一部分を受信することを阻止するために、ＳＰＩインターコネクトのチップ選択ラインまたはクロックラインの状態を変更することを含む、例のうちのいずれかに記載の方法。

例３：通信のそれぞれのコマンドは８ビットを含み変更することは、それぞれのコマンドの少なくとも第８のビットがペリフェラルブロックによって処理されることを防ぐために、それぞれのコマンドの第８のビットがＳＰＩインターコネクトを介して通信される第８のクロックサイクルの前に、またはこの第８のクロックサイクルにおいてチップ選択ラインをデアサートすることを含む、例のうちのいずれかに記載の方法。

例４：通信のそれぞれのコマンドは８ビットを含み、変更することは、それぞれのコマンドの少なくとも第８のビットがペリフェラルブロックによって処理されることを防ぐために、それぞれのコマンドの第８のビットがＳＰＩインターコネクトを介して通信される第８のクロックサイクルの前に、またはこのサイクルにおいてクロックラインをゲーティングすることを含む、例のうちのいずれかに記載の方法。

例５：システムのペリフェラルブロックは、書き込み保護入力ノードを含まないか、またはペリフェラルブロックの書き込み保護入力ノードが無効にされる、例のうちのいずれかに記載の方法。

例６：それぞれのコマンドは第１の通信の第１のコマンドであり、方法は、ホストによってペリフェラルブロックに送信される第２の通信の第２のコマンドが、ステータスレジスタ書き込みコマンドを含むと判断することと、第２の通信がペリフェラルブロックのステータスレジスタを変更することを阻止するために、ステータスレジスタ書き込みコマンドを変更することと、をさらに含む、例のうちのいずれかに記載の方法。

例７：ステータスレジスタ書き込みコマンドを変更することは、ステータスレジスタ書き込みコマンドのビット位置を予め定められたビット値にセットして、変更されたステータスレジスタ書き込みコマンドを提供することと、ペリフェラルブロックに、ステータスレジスタ書き込みコマンドの予め定められたビット値および他のビットを含む変更されたステータスレジスタ書き込みコマンドを渡すことと、を含む、例のうちのいずれかに記載の方法。

例８：ペリフェラルブロックが実行する権限がないコマンドを示す情報は、ペリフェラルブロックが実行する権限がないコマンド、およびペリフェラルブロックが実行する権限があるコマンドのテーブルを含む、例のうちのいずれかに記載の方法。

例９：通信の監視の前に、ペリフェラルブロックが実行する権限がないコマンド、およびペリフェラルブロックが実行する権限があるコマンドのテーブルを構成することをさらに含む、例のうちのいずれかに記載の方法。

例１０：ホストによって送信される通信のそれぞれのコマンドをテーブルの情報と比較することは、それぞれのコマンドに基づいて、テーブル内へのインデックス付けを行い、それぞれのコマンドがペリフェラルブロックによる実行の権限があるか否かを判断することを含む、例のうちのいずれかに記載の方法。

例１１：システムのペリフェラルブロックは、ＳＰＩインターコネクトを介してホストに結合されたメモリモジュールを備え、メモリモジュールは、不揮発性メモリもしくはフラッシュメモリのうちの一方を含む、例のうちのいずれかに記載の方法。

例１２：システムのメモリモジュールに記憶されたバイナリ画像を、このバイナリ画像をメモリモジュールからＳＰＩインターコネクトを介してホストにロードすることを試行する前に検証することをさらに含む、例のうちのいずれかに記載の方法。

例１３：バイナリ画像の検証の成功に応答して、メモリモジュールがＳＰＩインターフェイスを介してホストにバイナリ画像を送信することを許可すること、またはバイナリ画像の検証の不成功に応答して、メモリモジュールがＳＰＩインターフェイスを介してホストにバイナリ画像を送信することを阻止することを含む、例のうちのいずれかに記載の方法。

例１４：バイナリ画像は、メモリモジュールの第１の区画に記憶された第１のバイナリ画像であり、方法は、第１のバイナリ画像のための読み出しコマンドのアドレスを操作して、メモリモジュールに、第２のバイナリ画像をメモリモジュールの第２の区画からホストに送信させることをさらに含む、例のうちのいずれかに記載の方法。

例１５：セキュアなシリアルペリフェラルインターフェイス通信のための回路部を含む集積回路であって、回路部は、機能コアを有するホストと、少なくとも１つのペリフェラルブロックと、ホストおよび少なくとも１つのペリフェラルブロックを結合するシリアルペリフェラルインターフェイス（ＳＰＩ）インターコネクトと、ＳＰＩインターコネクトと作動的に結合され、上記の例のうちのいずれか１つの動作を実行するように構成されたセキュアなＳＰＩ通信モジュールと、を備える、集積回路。

結論
セキュアなＳＰＩ通信を実施するための記載されたシステムおよび方法の態様は、特徴／方法に固有の言語で記載されたが、添付の特許請求の範囲の主題は、上記の例のうちのいずれかに記載のように、記載される特定の特徴または方法に必ずしも限定されない。むしろ、特定の特徴および方法は、セキュアなＳＰＩ通信の例示的な実施として開示されたものであり、他の同等の特徴および方法が添付の特許請求の範囲内に含まれることが意図される。さらに、セキュアなＳＰＩ通信の様々な態様が記載され、各記載の態様は、独立して、または１つもしくは複数の他の記載の態様に関連して実施することができることを理解されたい。

Claims (15)

1. セキュアなシリアルペリフェラルインターフェイス通信のためにシステムのホストに関連付けられたセキュリティ回路部によって実施される方法であって、前記方法は、
   前記ホストによって、シリアルペリフェラルインターフェイス（ＳＰＩ）インターコネクトを介して前記ホストに結合された前記システムのペリフェラルブロックに送信される通信を監視することと、
   前記ホストによって送信される前記通信のそれぞれのコマンドを、前記ペリフェラルブロックがいずれのコマンドを実行する権限がないかを示す情報と比較することと、
   前記比較に基づいて、前記それぞれのコマンドのうちの１つが、前記ペリフェラルブロックが実行する権限がないコマンドであると判断することと、
   前記ペリフェラルブロックが実行する権限がない前記それぞれのコマンドの少なくとも一部分を前記ペリフェラルブロックが受信することを阻止することと、
   を含む、方法。
2. 前記阻止することは、前記ペリフェラルブロックが、前記ホストによって送信された前記通信の前記それぞれのコマンドの前記少なくとも一部分を受信することを阻止するために、前記ＳＰＩインターコネクトのチップ選択ラインまたはクロックラインの状態を変更することを含む、請求項１に記載の方法。
3. 前記阻止することは、前記ペリフェラルブロックが、前記ホストによって送信された前記通信の前記それぞれのコマンドの前記少なくとも一部分を受信することを阻止するために、前記ＳＰＩインターコネクトのチップ選択ラインおよびクロックラインの状態を変更することを含む、請求項１に記載の方法。
4. 前記通信の前記それぞれのコマンドは８ビットを含み、
   前記変更することは、それぞれのコマンドの少なくとも第８のビットが前記ペリフェラルブロックによって処理されることを防ぐために、前記それぞれのコマンドの前記第８のビットが前記ＳＰＩインターコネクトを介して通信される第８のクロックサイクルの前に、または第８のクロックサイクルにおいて、前記チップ選択ラインをデアサートすることを含む、請求項２または３に記載の方法。
5. 前記通信の前記それぞれのコマンドは８ビットを含み、
   前記変更することは、それぞれのコマンドの少なくとも第８のビットが前記ペリフェラルブロックによって処理されることを防ぐために、前記それぞれのコマンドの前記第８のビットが前記ＳＰＩインターコネクトを介して通信される第８のクロックサイクルの前に、または第８のクロックサイクルにおいて前記クロックラインをゲーティングすることを含む、請求項２または３に記載の方法。
6. 前記それぞれのコマンドは第１の通信の第１のコマンドであり、前記方法は、
   前記ホストによって前記ペリフェラルブロックに送信される第２の通信の第２のコマンドが、ステータスレジスタ書き込みコマンドを含むと判断することと、
   前記第２の通信が前記ペリフェラルブロックのステータスレジスタを変更することを阻止するために、前記ステータスレジスタ書き込みコマンドを変更することと、
   をさらに含む、請求項１～５のいずれか１項に記載の方法。
7. 前記ステータスレジスタ書き込みコマンドを前記変更することは、
   前記ステータスレジスタ書き込みコマンドのビット位置を予め定められたビット値にセットして、変更されたステータスレジスタ書き込みコマンドを提供することと、
   前記ペリフェラルブロックに、前記ステータスレジスタ書き込みコマンドの前記予め定められたビット値および他のビットを含む前記変更されたステータスレジスタ書き込みコマンドを渡すことと、
   を含む、請求項６に記載の方法。
8. 前記ペリフェラルブロックが実行する権限がない前記コマンドを示す前記情報は、
   前記ペリフェラルブロックが実行する権限がない前記コマンド、および
   前記ペリフェラルブロックが実行する権限があるコマンド、
   のテーブルを含む、請求項１～７のいずれか１項に記載の方法。
9. 前記通信の前記監視の前に、前記ペリフェラルブロックが実行する権限がない前記コマンド、および前記ペリフェラルブロックが実行する権限がある前記コマンドの前記テーブルを構成することをさらに含む、請求項８に記載の方法。
10. 前記ホストによって送信される前記通信の前記それぞれのコマンドを前記テーブルの前記情報と前記比較することは、
    前記それぞれのコマンドに基づいて、前記テーブル内へのインデックス付けを行い、前記それぞれのコマンドが前記ペリフェラルブロックによる実行の権限があるか否かを判断することを含む、請求項８または９に記載の方法。
11. 前記システムの前記ペリフェラルブロックは、前記ＳＰＩインターコネクトを介して前記ホストに結合されたメモリモジュールを備え、前記メモリモジュールは、不揮発性メモリもしくはフラッシュメモリのうちの一方を含むか、または
    前記システムの前記ペリフェラルブロックは、書き込み保護入力ノードを含まないか、もしくは前記ペリフェラルブロックの書き込み保護入力ノードが無効にされる、請求項１～１０のいずれか１項に記載の方法。
12. 前記システムの前記メモリモジュールに記憶されたバイナリ画像を、前記バイナリ画像を前記メモリモジュールから前記ＳＰＩインターコネクトを介して前記ホストにロードすることを試行する前に検証することをさらに含む、請求項１１に記載の方法。
13. 前記バイナリ画像の検証の成功に応答して、前記メモリモジュールが前記ＳＰＩインターフェイスを介して前記ホストに前記バイナリ画像を送信することを許可すること、または
    前記バイナリ画像の検証の不成功に応答して、前記メモリモジュールが前記ＳＰＩインターフェイスを介して前記ホストに前記バイナリ画像を送信することを阻止すること、
    をさらに含む、請求項１２に記載の方法。
14. 前記バイナリ画像は、前記メモリモジュールの第１の区画に記憶された第１のバイナリ画像であり、前記方法は、
    前記第１のバイナリ画像のための読み出しコマンドのアドレスを操作して、前記メモリモジュールに、第２のバイナリ画像を前記メモリモジュールの第２の区画から前記ホストに送信させること、
    をさらに含む、請求項１３に記載の方法。
15. セキュアなシリアルペリフェラルインターフェイス通信のための回路部を含む集積回路であって、前記回路部は、
    機能コアを有するホストと、
    少なくとも１つのペリフェラルブロックと、
    前記ホストおよび前記少なくとも１つのペリフェラルブロックを結合するシリアルペリフェラルインターフェイス（ＳＰＩ）インターコネクトと、
    前記ＳＰＩインターコネクトと作動的に結合され、請求項１～１４のいずれか１項に記載の動作を実行するように構成されたセキュアなＳＰＩ通信モジュールと、
    を備える、集積回路。

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