JP2024513159A - チップ全体の安全な通信 - Google Patents

Abstract

本書は、チップ全体の安全な通信の態様を開示する。いくつかの態様において、システムのホストが、システムの相互接続にわたって宛先に発行されるコマンドペイロードのための整合性メタデータを生成する。整合性メタデータは、プレーンテキストデータビットなどのコマンドペイロードを形成するビットのそれぞれの値に基づいて生成され得る。宛先は、コマンドペイロードを消費する前に、整合性メタデータに基づいてコマンドペイロードの整合性を検証する。場合によっては、宛先は、コマンドペイロードのデータとともに整合性メタデータを記憶し、これが、要求されたときデータと一緒にホストに返され得る。そうすることによって、システムのホストおよび宛先は、整合性メタデータを使用して、チップ全体の安全な通信を実施することができ、伝送中またはシステムの内部の一時的な記憶位置の、コマンドペイロードまたは応答データに対するフォールト注入攻撃を防止し得る。

Description

背景
増加の一途をたどる社会のコンピュータ化と、機密のユーザ情報を記憶して、車両の運転、ユーザ認証の実行、デジタル通貨トランザクションの完結を含む、ユーザのための様々な操作を実行する、パーソナルコンピューティング機器に対する依存の増加との結果として、世界は、コンピューティングデバイスの機密情報に対する、損害の大きい様々な攻撃に対して脆弱になっている。

最近のフォールトベースの暗号解読方法は、フォールト注入攻撃を含む潜在的にセキュリティの脅威となる方法であるとわかった。フォールト注入攻撃は、ソフトウェア注入とは対照的に、攻撃者が、コンピュータシステムに、物理的にフォールトを注入することによって電子部品の挙動を意図的に変化させることを含む。結果として、フォールト注入攻撃は、多くの低レベルのシステムセキュリティ機能を回避すること、コンピュータシステムの挙動を変化させて悪意のある目的を達成すること、および/または機密情報を抜き出すことができる。フォールト注入攻撃は、電圧グリッチ、クロックグリッチ、レーザ注入、電磁気注入などを包含し得る。いくつかの事例では、これらの攻撃は、電子システムのセキュリティを破るかまたは弱めるために、様々な位置にフォールト注入を導入することができる。したがって、フォールト注入攻撃は、コンピュータシステムの内部で伝達されるコマンドまたはデータを変化させ得、場合によっては、システムの実行フローを変化させて、キー漏洩、権限昇格、またはコードの意図しない実行などの下流問題を引き起こすことができる。

概要
本書は、チップ全体の安全な通信のための装置および技術を説明する。いくつかの態様では、システムのホストが、システムの相互接続（たとえばファブリック、バス、チャネルなど）を通じて宛先に送出される、コマンドペイロードのための整合性メタデータを生成する。整合性メタデータは、プレーンテキストデータビットなどのコマンドペイロードを形成するビットのそれぞれの値に基づいて生成され得る。宛先は、コマンドペイロードを消費する前に、整合性メタデータに基づいてコマンドペイロードの整合性を検証する。場合によっては、宛先は、コマンドペイロードのデータとともに整合性メタデータを記憶し、これが、要求されたときデータと一緒にホストに返され得る。加えて、宛先がメモリであるなら、メモリに記憶されるときデータを保護するために、データは、記憶される前にスクランブルされ得る。宛先は、応答ペイロードを形成するとき、応答ペイロードのデータに関する整合性データを生成してもよい。ホストは、応答ペイロードを受け取るとき、返された整合性ビットまたは宛先が生成した整合性ビットに基づいて、応答ペイロードの整合性を検証することができる。そうすることによって、システムのホストおよび様々な宛先（たとえばメモリまたは周辺装置）は、整合性メタデータを使用して、チップ全体の安全な通信を実施することができ、伝送中またはシステムの内部の一時的な記憶位置の、コマンドペイロードまたは応答データに対するフォールト注入攻撃を防止し得る。

この概要は、チップ全体の安全な通信の実施に関する簡単な概念を導入するために提供されたものであり、以下で、発明を実施するための形態においてさらに説明され、図に示される。この概要は、特許請求される主題の基本的な機能を識別することや、特許請求される主題の範囲を決定するように使用されることを意図するものではない。

チップ全体の安全な通信の１つまたは複数の態様の詳細が、本開示の全体にわたって図を参照しながら説明される。説明および図において、別々の事例における同一の参照番号の使用は、同一または類似の要素を指示する。

チップ全体の安全な通信の態様を実施する装置を含む例示の動作環境を示す図である。 チップ全体の安全な通信の態様を実施することができる、プロセッサおよび複数の回路コンポーネントを含む例示のシステムを示す図である。 １つまたは複数の態様によってコマンドまたはデータトランザクションを実施するシステムコンポーネントの例示の構成を示す図である。 １つまたは複数の態様によってコマンドまたはデータトランザクションを実施するシステムコンポーネントの例示の構成を示す図である。 チップ全体の安全な通信の態様を実施するための整合性機能を含む例示のシステムを示す図である。 チップ全体の安全な通信の態様を実施するための整合性機能を含む例示の宛先を示す図である。 チップ全体の安全な通信の態様を実施するための整合性機能を含む例示のメモリコンポーネントを示す図である。 ホストによって、１つまたは複数の態様に応じて実施され得る、チップ全体の安全な通信のための例示の方法を示す図である。 宛先によって、１つまたは複数の態様に応じて実施され得る、チップ全体の安全な通信のための例示の方法を示す図である。 １つまたは複数の態様による、ペイロードを消費する前にメッセージのペイロードの整合性を検証するための例示の方法を示す図である。 １つまたは複数の態様による、整合性ビットを含むコマンドメッセージのデータをメモリに書き込むための例示の方法を示す図である。 チップ全体の安全な通信の１つまたは複数の態様による、命令キャッシュデータのトランザクションの例を示す図である。 チップ全体の安全な通信の１つまたは複数の態様による、静的ランダムアクセスメモリデータのトランザクションの例を示す図である。 １つまたは複数の態様による、メモリのデータにアクセスして、整合性ビットとともにデータを伝送するための例示の方法を示す図である。 １つまたは複数の態様による、コマンドメッセージのデータをエラー訂正コードビットとともにメモリに書き込むための例示の方法を示す図である。 チップ全体の安全な通信の１つまたは複数の態様による、フラッシュメモリデータのトランザクションの例を示す図である。 １つまたは複数の態様による、メモリのデータにアクセスして、生成された整合性ビットとともにデータを伝送するための例示の方法を示す図である。 チップ全体の安全な通信の態様を実施し得る例示のシステムオンチップを示す図である。

詳細な説明
コンピュータシステムは、大抵の場合、欠陥、攻撃、および場合によっては危険な他のイベントに対する保護手段を用意するために、セキュリティ回路およびソフトウェアを伴う集積回路を含む。今日のコンピュータ環境では、悪意のある行為者が、多数の攻撃経路を使用して無数のレベルでコンピューティングデバイスに攻撃することができる。たとえば、フォールト注入攻撃は、これらのセキュリティパラダイムの多くがもたらす保護を弱める。フォールト注入攻撃は、システムセキュリティ機能をバイパスし、システム挙動を変化させて悪意を遂行し、かつ／または機密情報を暴くことができる。攻撃者は、間接的または直接的にグリッチを使用する（たとえば、システムに一時的フォールトを突然注入する）フォールト注入攻撃を使用して、電子部品（たとえば中央処理装置）のプログラムされた動作を変化させることができる。そのような攻撃は、時にはコンピューティングデバイスを「ブリック」し得るが、他の事例では、精密な標的型攻撃が、セキュリティを損なう脅威を導入し得る。たとえば、敵対者は、フォールト注入攻撃によってプログラムの制御フローの根底を覆すことでき、「ｒｅｔｕｒｎ－ｔｏ－ｌｉｂｃ」タイプ攻撃と称されるものなどの不正確な機能をもたらし得る。場合によっては、これらの攻撃は、コンピューティングデバイスが、機密データを漏洩するかまたは検証されていないコードを実行する原因となることがある。したがって、フォールト注入攻撃が、コンピュータシステムの内部で伝達されるコマンドまたはデータを変化させ得、場合によっては、システムの実行フローを変化させて、キー漏洩、権限昇格、またはコードの意図しない実行などの下流問題を引き起こすことができる。

しかしながら、そのような攻撃に対処することを目指した以前の技術は、一般的には、攻撃者がシステムセキュリティを損なうのを防止するのが弱く、効果がない。場合によっては、システムのコンポーネントの間のデータ通信に、バス専用のセキュリティ方式としてデータパリティが使用される。このタイプのパリティベースの方式には、攻撃者が成功する可能性を５０％許容してしまうこと、エンドツーエンドではなくバス専用であるため、攻撃者は、簡単に、システムのエンドポイントに対象を移すことができること、またスクランブルされたデータに対する攻撃は正確な結果をもたらさないであろうが、消費者はデータが間違っていることを知る由もなく、単に異なって見えるだけであること、などの多くの問題がある。したがって、前述の攻撃を防止するように意図された以前の技術は、大抵の場合システム侵入を防止することができないか、または、単に、データの保護が十分ではない脆弱なシステムエンドポイントに攻撃を移すだけである。

本開示は、以前のセキュリティ技術と対照的に、チップ全体の安全な通信の態様を説明するものである。態様において、システムのホストが、システムのファブリックにわたって宛先に発行されるコマンドペイロードのための整合性メタデータを生成する。整合性メタデータは、プレーンテキストデータビットなどのコマンドペイロードを形成するビットのそれぞれの値に基づいて生成され得る。宛先は、コマンドペイロードを消費する前に、整合性メタデータに基づいてコマンドペイロードの整合性を検証する。場合によっては、宛先は、コマンドペイロードのデータとともに整合性メタデータを記憶し、これが、要求されたときデータと一緒にホストに返され得る。加えて、宛先がメモリであるなら、メモリに記憶されるときデータを保護するために、データは、記憶される前にスクランブルされ得る。宛先は、応答ペイロードを形成するとき、応答ペイロードのデータに関する整合性データを生成してもよい。ホストは、応答ペイロードを受け取るとき、返された整合性ビットまたは宛先が生成した整合性ビットに基づいて、応答ペイロードの整合性を検証することができる。そうすることによって、システムのホストおよび様々な宛先（たとえばメモリまたは周辺装置）は、整合性メタデータを使用して、チップ全体の安全な通信を実施することができ、伝送中またはシステムの内部の一時的な記憶位置の、コマンドペイロードまたは応答データに対するフォールト注入攻撃を防止し得る。

説明された伝送整合性方式により、システムにおいて、様々な発信元と宛先との間で通信される、周辺装置やメモリに対するホストの要求、および周辺装置やメモリからのホストへの応答を含み得るデータの整合性の検査または検証が可能になり得る。一般に、伝送整合性またはチップ全体の安全な通信の説明された態様は、要求方向および／または応答方向におけるエンドツーエンドセキュリティを用いて、システムまたはチップの全体にわたって通信されるコマンドおよび／またはデータを保護するように意図されている。態様において、本開示を通じて説明されたように、コンポーネントのシステム全体にわたって一貫した整合性方式が採用される。たとえば、チップ全体の通信の安全な構成は、共通の通信方式（たとえば、ファブリックまたはバスを通じてコマンドおよび／またはデータを送るエンティティによって採用される伝送方式）として誤差補正コード（ＥＣＣ）を使用することができる。この通信方式またはプロトコルは、データがシステムまたはチップのエンティティの間で搬送されるときに使用されるフォーマットを指し得る。周辺装置またはメモリに対するローカル通信に関して、安全なチップ全体のセキュリティの説明された態様から逸脱することなく、種々のフォーマットがさらに使用され得る。いくつかの実装形態では、ＮビットのデータからＭビットのデータまでをとり、一方、それらのＭビットが予期された値であることを検証するために（たとえばＥＣＣ、巡回冗長検査（ＣＲＣ）、リードソロモン符号などを使用して）検査するために、整合性方式が採用される。これは、５０％までのエラーが検知および／または補正を逃れるのを許容してしまう、パリティに基づく以前の技術に対して有利であり得る。本開示の全体にわたって説明されるチップ全体の安全な通信の態様は、システムまたはチップの内部でデータを通信するための改善された整合性またはセキュリティを可能にするものである。

態様において、伝送整合性方式は、宛先とホストの機能的境界との間で、システムにおいてデータをエンドツーエンドで保護するように、順方向と逆方向とのどちらでも実施され得る。一般に、データにもコマンドにも整合性ビット（たとえばＥＣＣ）が付随し、これらの整合性ビットは、ファブリックまたはバスにわたって伝送プロセスを対象として含むばかりでなく、宛先記憶機構およびホスト機能にも及び得る。したがって、ホストによって生成された整合性ビット（たとえば整合性メタデータ）が、ＲＯＭまたはＳＲＡＭなどのメモリへと、ずっと及ぶことができ、同じ整合性ビットが、後にデータの検査または検証ためにホストに返される。宛先デバイスは、整合性ビットのすべてを全面的に受け入れることができるとは限らないときには、頑健な変換プロセスを実施して、脆弱性が導入されないことを保証し得る。

本書は、コンピュータシステムの内部の安全なトランザクションおよびデータ記憶のための整合性メタデータおよび／またはメモリスクランブルを使用して、上記で説明された危険なイベントからコンピュータシステムを保護する、チップ全体の安全な通信のための装置および技術を説明する。いくつかの実装形態では、システムの、すべての実行フローの重要なメモリが、暗号化および復号化（たとえばスクランブル化）ならびに整合性ビットによって保護される。これは、あらゆる整合性論理の下流で、これらのメモリに対する攻撃は不可能であること、また、メモリのあらゆる読出しまたは書込みが、攻撃者による変更は不可能な特定のアドレスに結び付けられることを保証し得る。以下の議論は、動作環境、例示のシステムおよびコンポーネント、チップ全体の安全な通信の例示の実装形態、例示の方法、および動作環境のコンポーネントが具現され得るシステムオンチップ（ＳｏＣ）を説明するものである。本開示の文脈では、動作環境は例としてのみ参照される。

例示の環境
図１は、チップ全体の安全な通信および関連する通信整合性方式の態様が実施され得る装置１０２を含む、例示の環境１００を示す。装置１０２は、任意の適切なデバイスとして実施され得、そのうちいくつかが、スマートフォン１０２－１、タブレットコンピュータ１０２－２、ラップトップコンピュータ１０２－３、ゲームコンソール１０２－４、デスクトップコンピュータ１０２－５、サーバコンピュータ１０２－６、着用可能なコンピューティングデバイス１０２－７（たとえばスマートウォッチ）、およびブロードバンドルータ１０２－８（たとえばモバイルホットスポット）として示されている。図には示されていないが、装置１０２は、移動局（モバイルＳＴＡ）、移動通信デバイス、クライアントデバイス、ユーザ機器、携帯電話、娯楽装置、移動式ゲームコンソール、個人用メディアデバイス、メディア再生デバイス、健康管理デバイス、ドローン、カメラ、無線インターネット接続およびブラウジングが可能なインターネット家電、ＩｏＴデバイス、および／または他のタイプの電子デバイスとしても実施され得る。装置１０２は、表示の簡潔さまたは明瞭さのために図１から省略された他の機能を提供し得、またはコンポーネントもしくはインターフェースを含み得る。

装置１０２が含む集積回路１０４は、１つまたは複数のプロセッサ１０６と、メモリ媒体または記憶媒体を含み得るコンピュータ可読媒体（ＣＲＭ １０８）とを利用する。プロセッサ１０６は、汎用プロセッサ（たとえばマルチコア中央処理装置（ＣＰＵ）またはアプリケーションプロセッサ（ＡＰ））、特定用途向け集積回路（ＡＳＩＣ）、グラフィック処理ユニット（ＧＰＵ）、または装置１０２の他のコンポーネントを組み込んだシステムオンチップ（ＳｏＣ）として実施され得る。チップ全体の安全な通信の態様において、プロセッサ１０６のうち１つまたは複数が、本開示の全体にわたって説明されるような整合性機能も含み得る。

ＣＲＭ １０８は、読出し専用メモリ（ＲＯＭ）、プログラマブルＲＯＭ（ＰＲＯＭ）、ランダムアクセスメモリ（ＲＡＭ）、ダイナミックＲＡＭ（ＤＲＡＭ）、スタティックＲＡＭ（ＳＲＡＭ）、またはフラッシュメモリなどの任意の適切なタイプのメモリ媒体または記憶媒体を含み得る。この議論の文脈では、装置１０２のコンピュータ可読媒体１０８は、少なくとも１つのハードウェアベースの記憶装置または物理的記憶装置として実施され、一時的な信号または搬送波は含まない。装置１０２のアプリケーション、ファームウェア、および／またはオペレーティングシステム（図示せず）は、プロセッサ実行可能命令としてコンピュータ可読媒体１０８に具現され得、本明細書で説明された様々な機能性をもたらすためにプロセッサ１０６によって実行され得る。コンピュータ可読媒体１０８は、装置１０２のアプリケーション、ファームウェア、またはオペレーティングシステムによってアクセス可能な、ユーザデータまたはユーザメディアなどのデバイスデータ１１２を記憶し得る。

この例では、集積回路１０４はセキュリティ回路１１４を含有している。装置１０２、集積回路１０４、またはセキュリティ回路１１４は、安全な暗号プロセッサを実施し得る。セキュリティ回路１１４は、たとえば回路コンポーネント１１６－１～回路コンポーネント１１６－ｎといった１つまたは複数の回路コンポーネント１１６を使用して実施され得る。回路コンポーネント１１６は、装置１０２の機能性を有効にするための任意数の動作を実行するように構成され得る。回路コンポーネントの例は、図２に記載されているように、プロセッサおよび複数の機能部品および／またはＩＰブロックを含む。セキュリティ回路１１４は、たとえば保護されたエンクレーブ、信頼されたチッププラットフォーム、ハードウェアベースの信頼の基点（ＲｏＴ）チップ（たとえばシリコンＲｏＴ）などとして実現され得る。セキュリティ回路１１４は、電子デバイスに組み込まれるやり方や場所には関係なく、色々なタイプの攻撃に対処し得る、または攻撃を阻止し得る。

態様において、セキュリティ回路１１４が含む回路コンポーネント１１６－１～１１６－ｎは、セキュリティ回路１１４、集積回路１０４、および／または装置１０２のそれぞれの機能をもたらすかまたは実施する。チップ全体の安全な通信の態様を実施するために、回路コンポーネント１１６は、セキュリティ回路１１４のコンポーネントの間の通信整合性および／または装置１０２のデータを保護するための様々な暗号化もしくはスクランブル動作を可能にし得る、１つまたは複数の整合性機能１１８を含む。一般に、セキュリティ回路１１４および回路コンポーネント１１６の整合性機能１１８は、コンポーネントによる消費に先立つ要求メッセージ（たとえばコマンドペイロード）の検証、ホストまたは他のバスマスタによる消費に先立つ応答メッセージ（たとえば応答ペイロード）の検証、および／またはメモリ（たとえば命令キャッシュまたはＳＲＡＭ）のスクランブルのための機構を用いて、データ通信方式および／または記憶方式を実施してよく、物理的メモリ攻撃を防止し得る強固なアドレスバインディングおよびデータバインディングをもたらす。したがって、チップ全体の（またはシステム全体の）安全な通信の態様は、装置１０２の相互接続１２０（たとえばファブリック）および一時的な記憶位置を走査することにより、整合性ペイロードが存続することを保証し得る。場合によっては、回路コンポーネント１１６の整合性機能１１８は、ホストから受け取ったコマンドペイロードの整合性を、消費に先立って検証する整合性検査機能と、ホストに送られる応答ペイロードに含めるかまたは追加する整合性ビットを生成することにより、ホストが、消費に先立って、応答ペイロードの整合性を検証することを可能にする、整合性生成機能とを含む。これらは、チップ全体の安全な通信を可能にするために有効なエンティティのほんの数例でしかなく、このようなエンティティの実装形態および使用法は様々であり、本開示の全体にわたって説明される。

示されるように、セキュリティ回路１１４は、セキュリティ回路のコンポーネント、周辺装置、および／または宛先をホストまたはホストのインターフェースに結合し得る相互接続１２０に結合されている。相互接続１２０は、たとえば、バス、スイッチングファブリック、リンク、通信チャネル、または様々な回路コンポーネントが通信することを可能にするバスネットワークを使用して実現され得る。いくつかの態様では、相互接続が含む、タイルリンク通信規格に従って実施されるファブリックは、ＡチャネルおよびＤチャネルの構成を有するタイルリンク非キャッシュライトウェイト（ＴＬ－ＵＬ）ファブリックを含み得る。回路要素の各々が、直接的または間接的に、相互接続１２０に結合され得る。相互接続１２０は、回路コンポーネントが他のデバイスまたはデータネットワークと通信することを可能にするために、装置１０２のデータポートまたはインターフェースとの通信を可能にし得る。

装置１０２は、ディスプレイ１２２、トランシーバ１２４、入出力ポート（Ｉ／Ｏポート１２６）および／またはセンサ１２８も含み得る。ディスプレイ１２２は、プロセッサ１０６のうち１つ（たとえばグラフィック処理ユニット（ＧＰＵ））と動作可能に結合され、装置１０２のオペレーティングシステムまたはアプリケーションのそれぞれのインターフェースをグラフィック表示するように構成され得る。トランシーバ１２４は、任意の適切な通信プロトコルによる有線または無線のネットワークを通じてデータ（たとえばデバイスデータ１１２）の有線または無線の通信を可能にするように構成され得る。装置１０２のＩ／Ｏポート１２６は、この電子デバイスを、様々なコンポーネント、周辺装置、またはキーボード、マイクロフォン、もしくはカメラなどの付属品に結合するのに有用な、ユニバーサルシリアルバス（ＵＳＢ）ポート、同軸ケーブルポート、および他のシリアルコネクタまたはパラレルコネクタ（内部コネクタを含む）を含み得る。

装置１０２は、センサ１２８も含み、装置１０２の動作環境の諸特性、変化、刺激、または特徴を感知することができる。たとえば、センサ１２８は、様々な運動センサ、周囲光センサ、音響センサ、容量性センサ、赤外線センサ、温度センサ、レーダセンサ、または磁気センサを含み得る。代わりに、またはそれに加えて、センサ１２８は、接触感知、ジェスチャ感知、または近接感知などによって、装置１０２のユーザと相互作用すること、またはユーザから入力を受け取ることを可能にし得る。

例示の回路コンポーネント
図２は、２００において、チップ全体の安全な通信の態様をサポートするように実施され得る複数の回路コンポーネントを含む例示のセキュリティ回路１１４を示す。示されるように、セキュリティ回路１１４は、相互接続１２０に結合されたプロセッサ１０６を含む。プロセッサ１０６、複数のメモリ、および複数の他の回路コンポーネント１１６の各々が、直接的または間接的に相互接続１２０に結合され得る。態様において、図２のコンポーネントは、信頼の基点および／または他の安全な暗号機能を実施する安全なコンピュータプラットフォームまたは安全なシステムオンチップとして具現され得る。代わりに、またはそれに加えて、図２のコンポーネントは、システムのコンポーネントまたはＩＰブロックを動作可能に結合するファブリックとして実施され得る相互接続１２０によって結合される、システムの１つまたは複数のＩＣまたはＩＰブロックとして実施され得る。

態様において、セキュリティ回路１１４のプロセッサ１０６は、チップ全体の安全な通信の態様を実施するための整合性機能１１０を含み得る。場合によっては、整合性機能１１０は、セキュリティ回路１１４のコンポーネントまたは宛先に送られる要求メッセージ（たとえばコマンドペイロード）に含めるかまたは追加する整合性ビットを生成することにより、コンポーネントが要求ペイロードの整合性を消費に先立って検証することを可能にする、整合性生成機能を含む。整合性機能１１０は、セキュリティ回路１１４のコンポーネントまたは宛先のそれぞれのものから受け取られた応答メッセージ（たとえば応答ペイロード）の整合性を検証するための整合性検査機能も含み得る。これらは整合性機能１１０のほんの数例でしかなく、これらの実装形態および使用法は様々であり、図３Ａ～図６を参照しながら本開示の全体にわたって説明される。

プロセッサ１０６は、相互接続１２０を介して回路コンポーネント１１６と結合されてよく、かつ／または他のコンポーネントもしくはインターフェースと直接結合されてもよい。図２に示されるように、システムは、システムのホストとして機能し得るプロセッサ１０６との相互作用を可能にする相互接続１２０に結合された複数の回路コンポーネント１１６を含み得る。この例では、回路コンポーネント１１６は、それぞれの整合性機能１１８を伴って実施され得るレジスタファイル２０２および様々なメモリ２０４～２０８を含む。回路コンポーネント１１６は、任意の適切な構成の１つまたは複数のメモリ（たとえばＣＲＭ １０８）を含み得、ＲＯＭ２０４、ＳＲＡＭ２０６、およびフラッシュメモリ２０８を含む。図には示されていないが、回路コンポーネント１１６は、他のメモリ（たとえば消去不可能プログラマブルメモリまたはＤＲＡＭメモリ）および／またはシリアル周辺インターフェース結合（ＳＰＩ結合）またはＵＳＢ結合のメモリなど、他のコンポーネントを介して結合されるメモリを含み得る。

チップ全体の安全な通信の態様を実施するために、レジスタファイル２０２、ＲＯＭ２０４、ＳＲＡＭ２０６、またはフラッシュメモリ２０８は、相互接続１２０を通じて実施されたデータおよび他のトランザクションを検証するための整合性機能１１８を含み得る。場合によっては、整合性機能１１８は、コンポーネントがコマンドペイロードを消費する前に、ホストから受け取ったコマンドペイロードの整合性を検証するための、整合性検査機能を含む。代わりに、またはそれに加えて、整合性機能１１８は、コンポーネントによってホストに送られる応答ペイロードに含めるかまたは追加する整合性ビットを生成することにより、ホストが、応答ペイロードを消費する前に、応答ペイロードの整合性を検証することを可能にするための整合性生成機能を含む。これらは整合性機能１１８の実装形態のほんの数例でしかなく、これらの実装形態および使用法は様々であり、図３Ａ～図６を参照しながら本開示の全体にわたって説明される。

図２に示されるように、回路コンポーネント１１６は、アラートハンドラ２１０、高度暗号化標準（ＡＥＳ）ユニット（ＡＥＳユニット２１２）、ハッシュベースのメッセージ確認コード（ＨＭＡＣ）エンジン（ＨＭＡＣエンジン２１４）、およびシリアル周辺インターフェース（ＳＰＩ）デバイス（ＳＰＩデバイス２１６）も含み得る。回路コンポーネント１１６は、汎用非同期受信器／送信器（ＵＡＲＴ）ユニット（ＵＡＲＴユニット２１８）、汎用入出力（ＧＰＩＯ）インターフェース（ＧＰＩＯインターフェース２２０）、ピンマルチプレクサ（ピンｍｕｘ２２２）、およびパッドコントローラ２２４も含み得る。複数の回路コンポーネント１１６が、乱数発生器（ＲＮＧ ２２６）およびタイマ２２８（たとえばウォッチドッグタイマ）をさらに含み得、他のコンポーネントは、ＲＮＧ ２２６から、認証トークンとして使用する高いエントロピー値を取得し得る。メモリおよび他のコンポーネント１１６のある特定の例が、図２に表され、本明細書で説明されるが、所与のセキュリティ回路１１４の実装形態は、プロセッサ、コントローラ、メモリ、モジュール、または周辺機器の、複製も含めて、より多くの事例、より少ない事例、および／または別の事例を含み得る。

示された回路コンポーネントは、１つまたは複数のクロック信号に基づき、同期して作動され得る。図２には示されていないが、セキュリティ回路１１４は、クロック信号を生成するための少なくとも１つのクロックジェネレータ、あるいは、１つまたは複数の個々のコンポーネントを互いに別個にリセットするため、複数のコンポーネントを一緒にリセットするため、または全体の集積回路チップをリセットするためのリセット回路を含み得る。あるいは、セキュリティ回路１１４は、セキュリティ回路１１４の外部のソースから少なくとも１つのクロック信号またはリセット信号を受け取り得、外部のソースは別個のチップ上にあってもなくてもよい。１つまたは複数の別個のコンポーネント１１６が、それぞれの個別のクロック領域では動作し得る。たとえば、回路コンポーネントは、それぞれのコンポーネントにとって局所的なクロックに同期され得る。別々のクロック領域の各コンポーネントは、互いに非同期で動作し得、または通信し得る。

示されたコンポーネントの例示の実装形態が以下で説明される。プロセッサ１０６は、ホストまたはバスコントローラの機能性を実施するセキュリティ回路１１４用の、「メインプロセッサ」、「中央プロセッサ」、または「コアプロセッサ」として実現され得る。例としてのみ、プロセッサ１０６は、３２ビットの、多段パイプラインを有する、順序実行型縮小命令セット計算（ＲＩＳＣ）コアを用いて実施され得る。プロセッサは、たとえばＲＩＳＣ－Ｖ機能性を用いて、Ｍ（マシン）モードおよびＵ（ユーザ）モードを実施し得る。（たとえばアクティブローのリセットピンの非アサーションによって）リセットピン（図示せず）をアクティブ化すると、プロセッサ１０６はリセットを終了し、そのリセットベクトルにおいてコードを実行し始める。リセットベクトルは、ＲＯＭ２０４において始まり得、コードへジャンプするのに先立って、埋込みフラッシュメモリ（Ｅフラッシュメモリ、図示せず）においてコードが検証される。言い換えれば、コードは、リセットが解放される前にＥフラッシュメモリにインスタンス化されることを予定されている。場合によっては、セキュリティ回路１１４の全体にわたるリセットは、様々な回路コンポーネント間の相互運用性をサポートするために、適合性仕様により、非同期アクティブローにされ得る。リセットは、セキュリティ対策として、ウォッチドッグタイマ、アラートハンドラ２１０などによって生成され得る。リセット信号は、メモリのうち１つ、または他のコンポーネント１１６のうち１つなどの、他の回路コンポーネントにも送られ得る。

デバッグモジュール２３０（ＤＭ）および割込みコントローラ２３２（ＩｔＣ）がプロセッサ１０６に結合され、どちらもまた適合され得る。デバッグモジュール２３０は、プロセッサ１０６にデバッグアクセス権を与える。デバッグモジュール２３０の論理は、ＩＣのある特定のピンとインターフェースすることにより、プロセッサ１０６に、デバッグモードに入ることを許容し、（たとえば命令をエミュレートすることによって）デバイスまたはメモリの中にコードを注入する能力を与える。割込みコントローラ２３２はプロセッサ１０６に近接して配設され得る。割込みコントローラ２３２は、セキュリティ回路１１４の内部から割込みソースのベクトルを受け取ることができる。割込みコントローラ２３２は、ハンドリングのために割込みをプロセッサ１０６に転送するのに先立って、割込みにレベルおよび優先度を割り当てることもできる。

プロセッサ１０６は、任意の所望のレベルの性能をもたらすか、または任意の内部回路コンポーネントを含むことができる。たとえば、プロセッサ１０６は、少なくとも１つの算術論理演算ユニット（ＡＬＵ）（たとえば採用された条件付き分岐におけるレイテンシのサイクルを除去するための分岐ターゲットを計算する「追加の」ＡＬＵを含む）、レジスタファイル、制御ユニット、入出力（Ｉ／Ｏ）ユニット、および複数のパイプラインステージを含み得る。複数のパイプラインステージの状況で、要求の後のサイクルにおけるロードまたはストアに対して応答が有効であるとき、パイプラインは、ロードやストアからレイテンシのサイクルを低減するために、レジスタライトバックを実行してパイプラインストールを防止することができる。プロセッサ１０６は、単一サイクルマルチプライヤを実施するか、またはストアに対するエラー応答に関する不正確な例外を生成し、応答を待たずにストアを通り過ぎて、実行を継続することができる。図には示されていないが、命令に対する単一サイクルアクセスタイムをもたらすために、プロセッサ１０６には特別に、またはセキュリティ回路１１４には一般的に、命令キャッシュが含まれ得る。

ＡＬＵは、受け取られたデータに対する算術演算および論理演算を実行するように構成され得る。図３Ａおよび図３Ｂを参照してさらに説明されるレジスタファイル（たとえばレジスタファイル２０２）は、プロセッサレジスタ（たとえば制御レジスタ）の配列であってよく、プログラムまたは機能の処理中の高速データアクセス用に構成された高速の半一過性メモリとして働く。レジスタファイルは、プロセッサ１０６のＡＬＵに密結合され得る。データへのアクセスをさらに促進するために、レジスタファイルは、ＡＬＵおよび／または実行ユニットが単一サイクルで複数のオペランドを同時に回収できるように、複数の読出しポートまたは複数の書込みポートを含み得る。レジスタファイルは、データのビットの読出しおよび書込みを促進するために、フリップフロップから形成され得る。制御ユニットは、システム（複数可）の全体にわたってデータの流れを制御するように構成され得る。Ｉ／Ｏユニットは、デバイスまたはセキュリティ回路１１４の他のコンポーネントに対して動作可能に接続されたポートを含み得る。プロセッサ１０６、回路コンポーネント１１６、ならびに整合性機能１１０および１１８のさらなる態様が、図３Ａ～図６を参照しながら本開示の全体にわたって説明される。

図３Ａおよび図３Ｂは、それぞれ３００および３０１に、チップ全体の安全な通信の１つまたは複数の態様によってコマンドまたはデータトランザクションを実施するシステムコンポーネントの構成の一例を示す。示された例示のシステム構成は、チップ全体の安全な通信をサポートするシステムが実施され得る多くのやり方のうち１つを表す。そのため、チップ全体の安全な通信の態様は、図２および／または図３Ａ～図６を参照しながら説明されたコンポーネントのうち１つまたは複数を含むシステムなど、同様にまたは異なって構成されたシステムによって実施され得る。一般に、チップ全体の安全な通信の態様は、ホストと、少なくとも１つの宛先または相互接続もしくはファブリックを介してホストに結合された周辺機器とを含むシステムにおいて実施され得る。本明細書で説明されたように、ホストと宛先とが、システムの他のコンポーネントと通信するとき、互いに異なる構成にされてよく、かつ／または異なるレベルまたはタイプのデータ保全を実施してよい。以下の図３Ａ～図６の説明では、コマンドおよび／またはデータを交換するかまたは処理するために互いに相互作用するコンポーネントとして実施され得るチップ全体の安全な通信の様々な態様の状況で、様々なシステム構成要素が説明される。

チップ全体の安全な通信のいくつかの態様では整合性方式が採用され得、データやコマンドには、データまたはコマンドの整合性が検証され得る整合性メタデータまたは整合性ビットが伴う。場合によっては、これらの整合性動作を実施するために、ホストおよび宛先によってエラー補正コード（ＥＣＣ）ビットが使用される。したがって、ＥＣＣ有効化整合性方式は、ファブリックまたは相互接続を通じた伝送プロセスでなく、宛先記憶機構およびホスト機能も対象として含む。言い換えれば、ホストによって生成された整合性メタデータが、メモリへとずっと及び得、後の整合性検証のために、同じ整合性メタデータがホストに返され得る。宛先または周辺装置は、整合性メタデータを受け取るかまたは記憶することができない場合には、整合性メタデータが宛先の内部で取り去られるときなどに脆弱性が導入されないことを保証するために、頑健なデータ変換プロセスを用いて実施され得る。加えて、またはその代わりに、実行フローに重要なメモリは、暗号化／復号化、ならびに整合性データによって保護され得る。そうすることによって、メモリまたはシステムのエンドポイントが、整合性論理の下流の攻撃に対して強化され得、メモリに対するあらゆる読み書きが、攻撃者には変更不可能な特定のアドレスに結び付けられ得る。したがって、チップ全体の安全な通信の態様は、システムの全体にわたって、コードであろうと生データであろうと、すべてのデータに対する強固な保護をもたらし、潜在的な攻撃者にとって利用可能な攻撃対象領域を縮小する。

図３Ａに戻って、プロセッサ１０６によって機能性が実施され得るホスト３０２が、相互接続１２０を通じて例示のシステムの宛先（たとえばコンポーネント）に結合されている。この例では、相互接続１２０は、ホストによって宛先との通信に使われる要求チャネル３０４（チャネルＡ ３０４）および応答チャネル３０６（チャネルＤ ３０６）を有する、タイルリンク非キャッシュライトウェイト（ＴＬ－ＵＬ）ファブリックとして構成される。例として、ホスト３０２は、ファブリックのチャネルＡ ３０４を通じて宛先にコマンドペイロードを送出して、宛先からファブリックのチャネルＤ ３０６を通じて応答メッセージを受け取り得る。図３Ａおよび図３Ｂに示されるように、ホストは、ファブリックを介して、デバッグモジュール２３０と、レジスタファイル２０２と、ＲＯＭ２０４またはＳＲＡＭ２０６を表すメモリモジュールと、フラッシュメモリ２０８とに、動作可能に結合されている。図には示されていないが、ホスト３０２は、任意数の追加のシステムコンポーネントまたは宛先と動作可能に結合され得る。

態様において、ホスト３０２は、バスホスト機能性を有するか、またはもたらす、任意のモジュールまたはコンポーネントを表し得る。ホスト３０２は、機能コア３０８と、データ記憶機構３１０と、ホスト３０２をシステムの相互接続１２０と結合するデータインターフェース３１２とに、要約され得、これらを用いて実施され得、かつ／またはこれらを含み得る。一般に、機能コア３０８は、ホストまたはシステムの主要な機能を実施し、かつ／または実行する、論理または処理ユニットを表し得る。そのため、機能コア３０８は、プロセッサのパイプライン、プロセッサコア、直接メモリアクセスエンジンのメイン有限状態機械などのうち１つまたは複数を含み得る。データ記憶機構３１０は、メモリと、ホストとやり取りされるデータの一時記憶を可能にするレジスタとを含み得る。データ記憶機構３１０および／または機能コア３０８と相互接続１２０との間にデータインターフェース３１２が結合され得、相互接続１２０に結合された宛先（たとえばメモリおよびＩ／Ｏ）とのデータの交換を可能にするかまたは促進する。そのため、ホスト３０２は、ファブリックを介して、ＲＯＭ、ＳＲＡＭ、フラッシュメモリ、システムの周辺装置、システムのインターフェースなどを含み得る任意のモジュールまたはコンポーネントを含み得る宛先と通信することができる。

この例では、ホスト３０２は、データ記憶機構３１０と機能コア３０８との間に結合された（たとえば消費に先立ってデータを検証するための）整合性検査機能３１４、および機能コア３０８およびデータインターフェース３１２との間に結合された（たとえばアウトバウンド要求および／またはデータペイロードのための整合性ビットをもたらすための）パリティ生成機能３１６も含む。態様において、整合性検査機能３１４およびパリティ生成機能３１６（または整合性生成機能）は、機能コア３０８による消費に先立って、整合性メタデータに基づいてデータの整合性を検証してよく、かつ／または宛先が消費に先立ってコマンドまたはデータの整合性を検証することを可能にする、宛先に送られるコマンドまたはデータのための整合性メタデータ（たとえばＥＣＣビット）を生成してもよい。ホスト３０２およびチップ全体の安全な通信の態様に関して、機能コア３０８が、整合性メタデータの特性を維持しないＡＬＵ演算などのデータを変換するときには、整合性方式の存続が不可能になることがあるので、機能コア３０８の境界（点線）は他のセキュリティ機構によって保護され得る。

態様において、ホスト３０２を起点とするトランザクションには、下流の宛先がホストから適切なものとして受け取ったデータの整合性を検証することを可能にする、ホストが生成した整合性メタデータ（たとえばＥＣＣビット）が付随する。いくつかの態様では、ホスト３０２と様々な宛先との間のファブリックは、コマンドメッセージまたは応答メッセージに対する整合性検査も実行し得るが、整合性メタデータは、ファブリックベースの整合性検査が成功した後にも、メッセージが適切なホストまたは宛先に到達するまで存続するべきである。したがって、宛先からホスト３０２に戻されるデータには、宛先によって生成または供給された整合性メタデータ（たとえばＥＣＣビット）が付随し得る。態様において、この整合性メタデータは、整合性データがもはや維持され得ない機能コアの境界に到達するまで、または整合性データが別の形式に変換される機能コアの境界に到達するまで、データまたは応答メッセージとともに存続するべきである。データが、整合性データがもはや維持され得ない境界に到達したとき、ホスト３０２は、整合性メタデータを取り去ってデータを消費する前に、データの整合性を検査し得る。あるいは、整合性データが変換される境界にデータが到達したとき、ホスト３０２は、データに関する新規の整合性メタデータを計算するかまたは判定するのに先立って、（たとえば機能コア３０８によるデータの操作または処理中に）データの整合性を検査し得る。

この例では、ホスト３０２のデータ記憶機構３１０は、トランシット中のホスト３０２によるデータのスクランブル化を可能にし得るスクランブル機能ブロック３１８も含む。態様において、スクランブル機能ブロック３１８のスクランブル機構は、スクランブルブロック３１８が、スクランブルされたデータをメモリの特定の位置に結合するように、アドレス微調整可能であり得る。場合によっては、プレーンテキストから暗号テキストへの変換や逆方向の変換のために、データとビット単位でＸＯＲ演算される６４ビットのキーストリームブロックを生成するために、スクランブルキーを用いて６４ビットの初期化ベクトル（ＩＶ）を暗号化するためにブロック暗号を採用する、カウンタすなわちＣＴＲのスクランブルモードが使用される。ＩＶは、ノンスをワードアドレスと連結することによってアセンブルされ得る。

一般に、使用されるスクランブル機構はアドレス微調整可能であり得る。たとえば、微調整可能なブロック暗号は、スクランブル機構の状況で、その通常のプレーンテキストまたは暗号テキストの入力とともに、微調整と称される第２の入力を受け取る。微調整値は、キーとともに、暗号によって計算された置換を選択する。微調整の変更が、（通常、かなり割高なキーセットアップ動作と比較して）十分に軽いときには、いくつかの興味深い新規の動作モードが可能になる。アドレス微調整は、スクランブルされたデータを、メモリにおける特定の位置に結び付けるので、特定の実装形態において必要とされることがある。場合によっては、攻撃をさら困難にするために、アドレス自体がスクランブルされるべきである。態様において、ホスト３０２または宛先によって生成された整合性メタデータは、システムのファブリックおよび／またはあらゆる一時的な記憶要素を通じて、コマンドメッセージ（たとえばコマンドペイロード）および／または応答メッセージ（たとえばデータペイロード）とともに存続し得る。

たとえば、本明細書で説明されたように、整合性メタデータ（たとえばＥＣＣビット）は、ＴＬ－ＵＬ先入れ先出しレジスタ（ＴＬ－ＵＬ ＦＩＦＯ）、命令キャッシュ（ｉキャッシュ）、プロセッサ（またはホスト）の様々なレジスタ、暗号プロセッサ（たとえばビッグナンバーアクセラレータ）、ＳＲＡＭ、実行制御フローに重要なレジスタまたはメモリなどの中のデータまたはこれらを通るデータに付随するかまたはともに存続し得る。チップ全体の安全な通信の態様によれば、データ整合性またはペイロード整合性は、システムのホスト３０２と様々な宛先との両方において、消費前に検証され得る。いくつかの実装形態では、システムのホスト３０２および宛先が、整合性機構としてＥＣＣを実施することにより、ペイロードが検証されるが、他の軽い整合性機構（たとえばＣＲＣビットまたはパリティビット）が使用されてもよい。ＥＣＣは整合性検証または確認のために実施されるが、ＥＣＣ検知が整合性検証のために使用される態様では、ＥＣＣの補正機能は使用されない。いくつかの態様では、説明されたＥＣＣ整合性符号化は、メッセージまたはペイロード当たり、３ビットまでのエラーの検知を可能にし得る。

図３Ａに戻って、ホスト３０２は、本明細書で説明されたように、整合性メタデータまたは整合性ビットを含むメッセージを使用して、デバッグモジュール２３０およびレジスタファイル２０２にコマンドまたはデータを通信し得る。この例では、デバッグモジュール２０３またはデバッグメモリ（たとえばＲＯＭ、ｒｖ＿ｄｍ）は、整合性生成機能３２０を用いて、ホスト３０２に送られる応答またはデータのための整合性メタデータ（たとえばＥＣＣビット）を生成するように構成され得る。デバッグメモリがＲＯＭすなわち読出し専用であるため、デバッグモジュールは整合性検査機能を含まなくてよい。場合によっては、このインターフェースまたはメモリに対するアクセスは、システムのデバッグ状態中に限られるか、デバッグ状態のときしか有効にならないので、デバッグモジュール２３０の保護は軽いものでよい。

態様において、レジスタファイル２０２は、レジスタファイル２０２が整合性生成機能３２０を任意選択で含み得るように、データまたは応答メッセージを整合性とともに含んでよく、これらに整合性を直接与えてもよい。レジスタファイル２０２は、ホスト３０２から受け取ったコマンドメッセージ、要求メッセージ、またはコマンドペイロードの整合性を検証するための整合性検査機能３２２を含み得る。この例では、レジスタファイル２０２は、ウィンドウアクセス３２４を用いてビッグナンバーアクセラレータに対して動作可能に結合される。前述のように、レジスタファイル２０２に供給されるデータ、またはこれを通じて供給されるデータは、整合性メタデータまたは整合性ビットを含み得、ホストとの通信のために、ウィンドウ３２４などからファブリックに直接供給され得る。

図３Ｂの３０１に示されるように、ホスト３０２は、図３ＡからのチャネルＡ ３０４およびチャネルＤ ３０６として示されるファブリックに結合されたメモリ宛先とも通信し得る。この例では、第１のメモリ宛先は、スクランブル保護（破線）付きメモリマクロ３２６を含むＲＯＭ２０４および／またはＳＲＡＭ２０６を表し得る。態様において、ＲＯＭ２０４またはＳＲＡＭ２０６は、ファブリックを介して受け取ったデータ３２８を、データ３２８に付随する整合性メタデータ３３０とともに記憶し得る。言い換えれば、いくつかのメモリは、システムを通してデータトランザクションのエンドツーエンド整合性をもたらすために、整合性メタデータ（たとえばＥＣＣビット、ホストから供給されたＥＣＣ）をデータとともに直接記憶し得る。この整合性メタデータは、ホストを起点にファブリックを通るデータペイロードに付随し、データとともにメモリ宛先に記憶される。加えて、メモリ宛先は、マクロの３２６による記憶に先立ってデータおよび整合性メタデータをスクランブルするスクランブル機能３３２を含み得る。そのため、整合性メタデータ３３０が、メモリマクロ３２６に入力されてから回復されるまでデータ３２８とともに存続するので、表されたＲＯＭ２０４／ＳＲＡＭ２０６のメモリは整合性生成機能を含まない。

ホスト３０２は、データを記憶するため、またはフラッシュマクロ３３４からのデータにアクセスするために、フラッシュメモリ２０８とも通信し得る。ここで、整合性検査機能３２２がデータの整合性を検証した後に、フラッシュメモリ２０８が整合性データを取り去る可能性があることに留意されたい。場合によっては、フラッシュメモリ２０８のサイズの制約により、フラッシュＥＣＣビットと整合性メタデータとの両方をデータとともに記憶することはできない可能性がある。図３Ｂに示されるように、データ３３６とともにフラッシュマクロ３３４に記憶されるＥＣＣビット３３８は、フラッシュマクロ３３４から読み出されるときデータ３３６のエラーを検知して修正するためにフラッシュメモリ２０８によって生成されるものである。加えて、フラッシュメモリ２０８は、フラッシュマクロ３３４による記憶に先立ってデータ３３６および／またはＥＣＣビットをスクランブルするスクランブル機能３３２を含み得る。フラッシュメモリ２０８は、エンドツーエンドのやり方で整合性メタデータを記憶しない可能性があるので、データ３３６がフラッシュマクロ３３４から読み出されるときのための整合性メタデータを生成する整合性生成機能３２０を含み得、ホスト３０２による、フラッシュメモリ２０８によって返されるデータの整合性検証が可能になる。

別の例として図４を検討すると、チップ全体の安全な通信の態様を実施するための整合性機能を含む例示のシステム４００が示されている。図４の例示のシステム４００は、ホスト３０２がファブリック１２０を介して１つまたは複数の宛先４０２に動作可能に結合されているシステムを簡単に表し得る。この例では、ホスト３０２（たとえばＲＩＳＣ－Ｖコア）は、コマンド整合性生成機能４０４（コマンド生成４０４）および応答整合性検査機能４０６（応答検査４０６）を含み、これらは、ホストベースの整合性機能１１０、整合性検査機能３１４、および／またはパリティ／整合性生成機能３１６に対応し得る。システムの宛先と通信するとき、コマンド生成機能４０４が、コンポーネントまたは宛先に送られるコマンドメッセージ（たとえばコマンドペイロード）に含めるかまたは追加する整合性ビットを生成してよく、かつ／または、応答検査機能４０６が、それぞれのコンポーネントから受け取られた応答メッセージ（たとえば応答ペイロード）の整合性を検証してもよい。

宛先４０２（たとえば周辺装置またはメモリ）は、コマンド整合性検査機能４０８（コマンド検査機能４０８）および応答整合性生成機能４１０（応答生成機能４１０）を含み得、これらは、コンポーネント整合性検査機能１１８、整合性生成機能３２０、および／または整合性検査機能３２２に対応し得る。システムのホストと通信するとき、コマンド検査機能４０８は、コンポーネントまたは宛先がコマンドペイロードを消費する前に、ホスト（たとえばプロセッサ１０６、ホスト３０２）から受け取られたコマンドペイロードの整合性を検証し得る。代わりに、またはそれに加えて、応答生成機能４１０が、コンポーネントまたは宛先によってホストに送られる応答ペイロードに含めるかまたは追加する整合性ビットを生成することにより、ホストは、応答ペイロードを消費する前に、応答ペイロードの整合性を検証することが可能になり得る。

ＵＳＢベースまたはＳＰＩベースの周辺装置などの周辺装置の宛先に関して、これらまたは他の周辺装置の宛先は、レジスタファイル（たとえばレジスタファイル２０２）の内部で終結し得、またはウィンドウ（たとえばウィンドウ３２４）が下流機能にアクセスし得る。態様において、宛先４０２における着信トランザクションは、消費に先立って、正確さのために、整合性メタデータに基づいて整合性を検査される。レジスタファイルまたはウィンドウのいずれかの終結に関して、整合性メタデータ（たとえばＥＣＣビット）は、読み出されるときやホスト境界に返されるときには整合性データが生成されるように、整合性メタデータがデータと一緒に記憶されてホスト境界に直接戻されるように、あるいは、ウィンドウを通るデータ読出しが進行中であれば、下流のウィンドウ整合性データもホスト境界に返され得るように、実施され得る。ウィンドウアクセスが整合性メタデータを有しないとき、宛先は、応答のために整合性メタデータを生成し、この生成された整合性データを、返されるデータと一緒に返してよい。

チップ全体の安全な通信のための設計をするときの他の考察は、チップまたはシステムにおいて、安全なドメインまたはスペースの内部のすべての周辺レジスタを含み得る、追加の周辺レジスタまたはすべての周辺レジスタについて、パリティを使用することおよび／または有効にすることを含み得る。いくつかのシステム設計では、３つのＩ２Ｃ、１つのＳＰＩホスト、１つのｒｂｏｘ、および１つのｄｃｄを含み得る様々な周辺装置／インターフェース以外に、既存の周辺装置（すべての周辺装置がインスタンス化されるわけではない）にわたって、構成可能なビットは約１２ｋあり得る。態様において、すべてのレジスタにおいてチップ全体のパリティを実施するためのオーバヘッドは、ほぼ２ｋ～３ｋフロップで実行され得る。

図５は、チップ全体の安全な通信の態様を実施するための整合性機能を含む例示の周辺装置５００を示す。この例では、宛先５０２は、メモリおよびＦＩＦＯの２つのインスタンスと、整合性メタデータ記憶機構を有するメモリおよびＦＩＦＯ５０４と、整合性メタデータ記憶機構のない別のメモリおよびＦＩＦＯ５０６とを用いて実施される。したがって、宛先５０２は、整合性を伴ってメモリおよびＦＩＦＯ５０４に記憶される少なくともいくつかのデータについてはエンドツーエンド整合性をもたらすように構成され得る。図５に示されるように、宛先５０２は、タイルリンク入力ノードに結合されたコマンド検査機能４０８、およびタイルリンク出力ノードに結合された応答生成機能４１０を含み得る。これらの整合性機能は、コンポーネント整合性検査機能１１８、整合性生成機能３２０、および／または整合性検査機能３２２に対応し得る。システムのホストと通信するとき、コマンド検査機能４０８は、コンポーネントまたは宛先がコマンドペイロードを消費する前に、ホスト（たとえばプロセッサ１０６、ホスト３０２）から受け取られたコマンドペイロードの整合性を検証し得る。代わりに、またはそれに加えて、応答生成機能４１０が、コンポーネントまたは宛先によってホストに送られる応答ペイロードに含めるかまたは追加する整合性ビットを生成することにより、ホストは、応答ペイロードを消費する前に、応答ペイロードの整合性を検証することが可能になり得る。

しかしながら、場合によっては、応答生成機能４１０が、ホストに返されるデータのための新規の整合性ビットを生成する必要はないように、整合性ビットがメモリおよびＦＩＦＯ５０４に記憶され得る。コマンド検査機能４０８を参照して、コマンドメッセージまたは要求メッセージが整合性検査に失敗したとき、コマンド検査機能４０８は、このメッセージを棄却して、失敗した整合性検査のシステムに通知する警報（たとえばアラートセンダ）または割込みを生成するように構成されてよい。代わりに、またはそれに加えて、システムは、警報または割込みに応答して、機密データおよび／または機密を保護するセキュリティ対策を採用し得る。これらは失敗した整合性検査の処理のほんの数例であり、他の例が、図９を参照しながら本開示の全体にわたって説明される。

図６は、チップ全体の安全な通信の態様を実施するための整合性機能を含む例示のメモリコンポーネント６００を示す。この例では、メモリ６０２（たとえばＳＲＡＭ、ＲＯＭ）は、ＴＬ－ＵＬファブリックアダプタと、整合性メタデータ（ＥＣＣビット）の記憶機構をサポートするＳＲＡＭまたはＲＯＭの機能性を表し得るメモリマクロとを用いて実施される。したがって、メモリ６０２は、整合性メタデータとともにメモリマクロに記憶されるデータにエンドツーエンド整合性をもたらすように構成され得る。図６に示されるように、メモリ６０２は、タイルリンク入力ノードに結合されたコマンド検査機能４０８、およびタイルリンク出力ノードに結合された応答生成機能４１０を含み得る。これらの整合性機能は、コンポーネント整合性検査機能１１８、整合性生成機能３２０、および／または整合性検査機能３２２に対応し得る。システムのホストと通信するとき、コマンド検査機能４０８は、メモリがコマンドペイロードを消費する前に、ホスト（たとえばプロセッサ１０６、ホスト３０２）から受け取られたコマンドペイロードの整合性を検証し得る。代わりに、またはそれに加えて、応答生成機能４１０が、メモリによってホストに送られる応答ペイロードに含めるかまたは追加する整合性ビットを生成することにより、ホストは、応答ペイロードを消費する前に、応答ペイロードの整合性を検証することが可能になり得る。

態様において、ＳＲＡＭタイプやＲＯＭタイプの宛先を参照して、着信トランザクションは、消費に先立って正確さを検査され得る。場合によっては、メモリ宛先は、スクランブルされ、しかも整合性も保護される。たとえば、スクランブルすることにより、メモリマクロに対する攻撃を直接保護し、合法的に形成された不正データが返されるのを防止する。場合によっては、相互接続１２０にわたる安全な通信のためにＣＴＲスクランブルが採用される。本明細書で説明されるように、トランザクションのための整合性はバイトパリティまたはＥＣＣのいずれかであり得、モジュールに依拠して適切なものが選択されてよい。

たとえば、バイト書込み性能が重要であり得るメインＳＲＡＭ２０６にはパリティか使用されるべきであり、バイト書込み性能を重視しなくてよい保持ＳＲＡＭにはＥＣＣが使用され得る。バイト書込みが重要ではないかまたは不可能である、暗号用のビッグナンバーアクセラレータメモリ、ｉキャッシュ、および／またはＲＯＭには、ＥＣＣが使用され得る。一般に、データ読出しまたはデータ取得の際のメモリの挙動は、メモリに記憶された整合性データが高レベルの選択と一致するかどうかに依拠する。たとえば、整合性データが同一であれば、記憶された整合性データがホスト境界に直接返される。一方、整合性データが異なる場合には、ターゲットの整合性データを計算する必要があり、その一方で記憶された整合性データは正確さを検査される。

例示の方法
方法７００～方法１０００、方法１３００、方法１４００、および方法１６００は、実行され得る行為または動作を表すブロックのそれぞれのセットとして示されているが、これらの動作を実行するために、それぞれのブロックによって示された順序または組合せに必ずしも限定されない。さらに、これらの動作の１つまたは複数のうち任意のものが、多様な追加の方法および／または代替の方法をもたらすために、繰り返され、組み合わされ、再編成され、または連結され得る。説明された技術は、１つのシステムまたはデバイスにおいて動作する１つのエンティティまたは複数のエンティティによる性能に限定されない。態様において、方法７００～方法１０００、方法１３００、方法１４００、および方法１６００の動作または行為は、プロセッサ、セキュリティ回路コンポーネント、メモリ、整合性生成機能、整合性検査機能、またはチップ全体の安全な通信を実施するように構成された他のエンティティによって実行されるかまたは管理される。明瞭さのために、説明される方法は、図１の要素ならびに／あるいは図２～図６および図１７のエンティティ、コンポーネント、または構成を参照しながら説明される。

図７は、ホストによって、１つまたは複数の態様に応じて実施され得るチップ全体の安全な通信のための例示の方法７００（複数可）を示す。様々な態様において、整合性機能１１０またはシステムのホストは、システムのデータを安全に通信するため、および／または利用するために、方法７００の動作を実施し得る。態様において、方法７００のこれらの動作は、整合性ビットを伴う複数の要求メッセージを送るため、および／または整合性ビットを含む複数の応答メッセージの整合性を検証するために繰り返され得る。

７０２において、宛先向けの要求メッセージ（たとえばコマンドメッセージ）が生成される。要求メッセージに含まれ得るデータのペイロードの、宛先による消費は、データの処理、データの記憶、データの通信などを含み得る。代わりに、またはそれに加えて、要求メッセージは、ホストによって指示された動作または機能を宛先に実行させるように構成されたコマンドまたはオペコードを含み得る。

７０４において、要求メッセージのペイロードのための第１の整合性ビットが生成される。場合によっては、ホストのコマンド整合性生成機能が、要求メッセージのための整合性ビットを生成する。整合性ビットは、ＥＣＣビット、ＣＲＣビット、非対称の暗号化などの任意の適切なタイプの符号化または暗号化を含み得る。７０６において、第１の整合性ビットが、要求メッセージに挿入され、またはデータもしくは要求メッセージのペイロードの別のフィールドに追加される。

７０８において、第１の整合性ビットを含む要求メッセージが、ファブリックを通って宛先に伝送される。態様において、要求メッセージの整合性は、要求メッセージが処理されるかまたは通信されるファブリックまたは相互接続の整合性検査機能によって検証または検査され得る。方法７００は、動作７０８から、動作７０２に戻って別の要求メッセージを生成してよく、または動作７１０に進んで、宛先または別の宛先から応答メッセージを受け取ってもよい。

７１０において、ファブリックを通じて宛先からの応答メッセージが受け取られる。応答メッセージは、宛先に最後に送られた要求メッセージに対する応答であってよく、または別の宛先に送られた要求メッセージに対する別の応答であってもよい。応答メッセージは、ホストが消費するデータまたは他の情報のペイロードを含み得る。

７１２において、応答メッセージから第２の整合性ビットが抽出される。第２の整合性ビットは、整合性検証のためのＥＣＣビットまたはＣＲＣビットを含み得、これらのビットはペイロードのデータまたは情報のエラー検知またはエラー訂正には使用されない。場合によっては、第２の整合性ビットは、ホストによって生成された第１の整合性ビットと同一である。他の事例では、第２の整合性ビットは宛先によって生成され、ホストに送られる応答メッセージに挿入される。

７１４において、応答メッセージのペイロードの整合性は、第２の整合性ビットに基づいて検証されるかまたは確認される。場合によっては、ペイロードに関して、ペイロードの整合性を検証するために、ＥＣＣ値またはＣＲＣ値が解読されるかまたは判定される。これは、応答メッセージとともに受け取られた整合性ビットに基づいてプレーンテキストを確認するために、ＥＣＣデコーダにプレーンテキストデータビットおよび整合性ビットを供給するステップを含み得る。したがって、ホストの整合性検査機能は、ペイロードのＥＣＣビットまたはＣＲＣビットを計算して、計算されたＥＣＣ値またはＣＲＣ値が、ペイロードとともに受け取られた整合性ビットと一致するかどうかを検証し得る。

７１６において、ペイロードの整合性検証の成功に応じて、応答メッセージのペイロードが消費される。したがって、ホストがペイロードのデータまたは情報を消費するかまたは使用するのに先立って、応答メッセージのペイロードの整合性が検証されるかまたは確認される。あるいは、ホストは、ペイロードの整合性検証の失敗に応じて、応答メッセージを棄却してもよい（たとえば方法９００）。方法７００は、動作７１６から、動作７０２に戻って別の要求メッセージを生成してよく、または動作７１０に戻って、ホストが受け取った別の応答メッセージを受け取って処理してもよい。

図８は、宛先によって、１つまたは複数の態様に応じて実施され得る、チップ全体の安全な通信のための例示の方法８００を示す。様々な態様において、システムの整合性機能１１８または宛先は、システムのデータを安全に通信するため、および／または利用するために、方法８００の動作を実施し得る。態様において、方法８００のこれらの動作は、整合性ビットを伴う複数の要求メッセージを受け取るため、および／または整合性ビットを含む複数の要求メッセージの整合性を検証するために繰り返され得る。

８０２において、整合性ビットを含む要求メッセージが、ホストからファブリックを通って受け取られる。要求メッセージに含まれ得るデータのペイロードの宛先の消費は、データの処理、データの記憶、データの通信などを含み得る。代わりに、またはそれに加えて、要求メッセージは、ホストによって指示された動作または機能を宛先に実行させるように構成されたコマンドまたはオペコードを含み得る。

８０４において、要求メッセージから第１の整合性ビットが抽出される。第１の整合性ビットは、整合性検証のためのＥＣＣビットまたはＣＲＣビットを含み得、これらのビットはペイロードのデータまたは情報のエラー検知またはエラー訂正には使用されない。

８０６において、要求メッセージのペイロードの整合性は、第１のパリティビットに基づいて検証される。場合によっては、ペイロードに関して、ペイロードの整合性を検証するために、ＥＣＣ値またはＣＲＣ値が解読されるかまたは判定される。これは、要求メッセージとともに受け取られた整合性ビットに基づいてプレーンテキストを確認するために、ＥＣＣデコーダにプレーンテキストデータビットおよび整合性ビットを供給するステップを含み得る。したがって、宛先の整合性検査機能は、ペイロードのＥＣＣビットまたはＣＲＣビットを計算して、計算されたＥＣＣ値またはＣＲＣ値が、ペイロードとともに受け取られた整合性ビットと一致するかどうかを検証し得る。

８０８において、ペイロードの整合性検証の成功に応じて、要求メッセージのペイロードが消費される。したがって、宛先がペイロードのデータまたは情報を消費するかまたは使用する前に、要求メッセージのペイロードの整合性が検証されるかまたは確認される。あるいは、宛先は、ペイロードの整合性検証の失敗に応じて、要求メッセージを棄却してもよい（たとえば方法９００）。方法８００は、動作８０８から、動作８０２に戻って、ホストから別の要求メッセージを受け取ってよく、または動作８１０に進んで、宛先が応答メッセージを判定してからホストに送ってもよい。

８１０において、ホスト向けに応答メッセージが判定される。応答メッセージは、宛先の、処理動作、メモリ読出し動作、通信動作などの機能または動作の結果として生じるデータを含み得る。

任意選択で、８１２において、応答メッセージのペイロードのための第２の整合性ビットが生成される。場合によっては、宛先の応答整合性生成機能が、応答メッセージのための整合性ビットを生成する。整合性ビットは、ＥＣＣビット、ＣＲＣビット、非対称の暗号化などの任意の適切なタイプの符号化または暗号化を含み得る。あるいは、応答メッセージのペイロードのデータとともに、第２の整合性ビットが回収されるかまたは受け取られ得る。そのため、第２の整合性ビットは、ホストによって生成された第１の整合性ビットと同一であり得る。８１４において、第２の整合性ビットが、応答メッセージに挿入され、またはデータもしくは応答メッセージのペイロードの別のフィールドに追加される。

８１６において、第２の整合性ビットを含む応答メッセージが、ファブリックを通ってホストに伝送される。応答メッセージに含まれる第２の整合性ビットにより、ホストは、応答メッセージのペイロードを消費する前に、応答メッセージの整合性を検証することが可能になり得る。方法８００は、動作８１６から、動作８０２に戻ってホストから別の要求メッセージを受け取ってよく、または動作７１０に戻って、別の応答メッセージを判定してホストに送ってもよい。

図９は、１つまたは複数の態様による、ペイロードを消費する前にメッセージのペイロードの整合性を検証するための例示の方法９００を示す。様々な態様において、システムの整合性機能、ホスト、または宛先は、攻撃がシステムのデータ整合性および／または動作に影響を与えるのを防止するために、ペイロードのデータを消費する前にメッセージペイロードの整合性を検証する方法９００の動作を実施し得る。

９０２において、メッセージのペイロードに関する整合性ビットを含むメッセージが、ファブリックを通じて受け取られる。メッセージは、システムのホストからのコマンドメッセージまたはシステムの宛先もしくは周辺装置からの応答メッセージを含み得る。整合性ビットは、ペイロードの整合性検証のためのＥＣＣビットまたはＣＲＣビットを含み得、これらのビットはペイロードのデータまたは情報のエラー検知またはエラー訂正には使用されない。

９０４において、メッセージのペイロードの整合性を検証するために、ペイロードの整合性ビットおよび／またはコンテンツが復号される。場合によっては、ペイロードに関して、ペイロードの整合性を検証するために、ＥＣＣ値またはＣＲＣ値が解読されるかまたは判定される。これは、要求メッセージとともに受け取られた整合性ビットに基づいてプレーンテキストを確認するために、ＥＣＣデコーダにプレーンテキストデータビットおよび整合性ビットを供給するステップを含み得る。方法９００は、動作９０４から、メッセージの整合性検証の成功に応じて動作９０６に進んでよく、またはメッセージの整合性検証の失敗に応じて動作９０８に進んでもよい。

９０６において、ペイロードの整合性検証の成功に応じて、メッセージのペイロードが消費される。検証の後に、ホストまたは宛先は、メッセージのペイロードを消費し得、攻撃者によって変更されたかまたは不正な変更を加えられたデータではなく、適正なデータを消費していることを保証され得る。

９０８において、ペイロードの整合性検証の失敗に応じてペイロードが棄却される。ホストまたは宛先が、変更されたデータまたは不正データを消費するのを防止するために、メッセージのペイロードが棄却される。任意選択で、９１０において、検証の失敗をシステムに通知するために割込みまたは警報が生成される。場合によっては、システムのセキュリティエージェントが、警告を受けて、データの漏洩を防止するためにシステムの状態を変更してよい。任意選択で、９１２において、システムのデータまたは情報に対するアクセスを防止するために対策がアクティブ化される。場合によっては、システムのセキュリティ対策をアクティブ化するかまたは保証するステップは、システムの１つまたは複数のメモリのコンテンツを削除するステップ、システムの１つまたは複数の暗号キーを削除するステップ、システムのエントロピー生成ネットワークをリセットするステップ、システムのセキュリティ状態を変更するステップ、システムの電源状態を変更するステップなどを含み得る。そうすることによって、システムは、データ整合性の障害によってシステムの機密データまたは機密キーが漏洩するのを防止し得る。

図１０は、１つまたは複数の態様による、整合性ビットを含むコマンドメッセージのデータをメモリに書き込むための例示の方法１０００を示す。様々な態様において、システムの整合性機能１１８またはメモリ宛先は、システムのデータを安全に通信するため、および／または記憶するための方法１０００の動作を実施し得る。

１００２において、整合性ビットを含むコマンドメッセージが、ホストからファブリックを通って受け取られる。コマンドメッセージは、システムの命令キャッシュ（ｉキャッシュ）またはＳＲＡＭなどの任意の適切なタイプのメモリによって受け取られ得る。コマンドメッセージ（または要求メッセージ）は、メモリのアドレスにコマンドメッセージのペイロードのデータを書き込むようにとの要求を含む。データトランザクションが、ｉキャッシュメモリによって実行される図１１の例、およびＳＲＡＭによって実行される図１２の例を考える。図１１に示されるように、ｉキャッシュメモリは、１１０２において、整合性メタデータとしてＥＣＣビットを含む着信データを受け取り得る。図１２において、ＳＲＡＭは、１２０２において、整合性データとしてＥＣＣビットを含む着信データを受け取る。

１００４において、コマンドメッセージのコンテンツ（たとえばペイロードデータ）の整合性を検証するために、コマンドメッセージの整合性ビットが復号される。図１１の状況で、ｉキャッシュのＥＣＣ復号ブロック（たとえば整合性機能）は、１１０４において、ｉキャッシュが受け取ったコマンドメッセージのプレーンテキストおよびＥＣＣビットを復号する。図１２において、ＳＲＡＭのＥＣＣ復号ブロック（たとえば整合性機能）は、１２０４において、ＳＲＡＭが受け取ったコマンドメッセージのプレーンテキストおよびＥＣＣビットを復号する。

任意選択で、１００６において、コマンドメッセージのコンテンツのプレーンテキストデータのために、代替整合性ビットとしてパリティビットが生成されるかまたはＥＣＣビットが符号化される。ｉキャッシュの例を参照して、１１０６において、プレーンテキストデータのためのＥＣＣビットが符号化される。態様において、ｉキャッシュは、バイト書込みを重視しなくてよいので、整合性検査としてＥＣＣを採用することができる。他の態様では、ＳＲＡＭにとってバイト書込み性能は重要であり得るので、読み出してから変更を加えて書き込むための遅延を回避するためにパリティが使用され得る。この例では、バイト書き込み中でも、バスデータが（可能性として不要情報またはパディングデータで）完全に占められ、ＥＣＣに正しく関連付けられていると想定されることに留意されたい。図１２の状況では、１２０６において、ＳＲＡＭに書き込まれるプレーンテキストデータのためのパリティビットが生成される。

１００８において、コマンドメッセージコンテンツのプレーンテキストデータおよび整合性ビットがスクランブルされる。図１１に示されるように、１１０８において、ｉキャッシュのスクランブルブロックがプレーンテキストおよびＥＣＣビットをスクランブルする。ＳＲＡＭの例を参照して、１２０８において、ＳＲＡＭ宛先のスクランブルブロックが、プレーンテキストデータおよびパリティビットを、ＳＲＡＭに記憶する前にスクランブルする。

１０１０において、スクランブルされたデータおよび整合性ビットがメモリに書き込まれる。ｉキャッシュの例の最後に、スクランブルされたデータおよびＥＣＣビットが、１１１０においてｉキャッシュメモリに書き込まれる。図１２では、１２１０において、ＳＲＡＭユニットが、スクランブルされたデータおよびパリティビットをＳＲＡＭに書き込む。任意選択で、１０１２において、データ書込み動作の肯定応答が、ファブリックを通ってホストに伝送される。

図１３は、１つまたは複数の態様による、メモリのデータにアクセスして、整合性ビットとともにデータを伝送するための例示の方法１３００を示す。様々な態様において、システムの整合性機能１１８またはメモリ宛先は、システムのデータを安全に通信するため、および／またはシステムのデータに安全にアクセスするための方法１３００の動作を実施し得る。

１３０２において、データを要求するコマンドメッセージが、ホストからファブリックを通って受け取られる。コマンドメッセージは、システムの命令キャッシュ（ｉキャッシュ）またはＳＲＡＭなどの任意の適切なタイプのメモリによって受け取られ得る。コマンドメッセージ（または要求メッセージ）は、メモリのアドレスからデータを読み出すようにとの要求を含む。

１３０４において、コマンドメッセージのコンテンツ（たとえばコマンドペイロード）の整合性を検証するために、コマンドメッセージの整合性ビットが復号される。この整合性ビットは、整合性検証のためのＥＣＣビットまたはＣＲＣビットを含み得、これらのビットはコマンドメッセージのペイロードのデータまたは情報のエラー検知またはエラー訂正には使用されない。

１３０６において、メモリから、コマンドメッセージのアドレスに基づいて、スクランブルされたデータおよび整合性ビットが読み出される。図１１のｉキャッシュの例に戻って、１１１２において、ｉキャッシュから、スクランブルされたデータおよびＥＣＣビットが読み出される。図１２のＳＲＡＭの例の状況で、１２１２において、スクランブルされたデータおよびパリティビットがＳＲＡＭから読み出される。

１３０８において、スクランブルされたデータおよび整合性ビットが解読され、プレーンテキストデータおよび対応する整合性ビットをもたらす。図１１に示されるように、１１１４において、ｉキャッシュの解読ブロックが、ｉキャッシュから読み出された、スクランブルされたプレーンテキストおよびＥＣＣビットを解読する。ＳＲＡＭの例を参照して、１２１４において、ＳＲＡＭ宛先の解読ブロックが、ＳＲＡＭから読み出された、スクランブルされたプレーンテキストデータおよびパリティビットを解読する。

１３１０において、メモリから読み出されたプレーンテキストデータの整合性を検証するために、整合性ビットが復号されるかまたはパリティビットが検査される。ｉキャッシュの例を参照して、１１１６において、プレーンテキストデータの整合性を検証するためにＥＣＣビットが復号される。図１２の状況では、１２１６において、ＳＲＡＭから読み出されたプレーンテキストデータについて、パリティビットが検査される。

任意選択で、１３１２において、プレーンテキストデータのための代替整合性ビットとして、ＥＣＣビットが符号化される。データとともに受け取られた整合性ビットが、データとともに記憶されない場合には、このデータのために、新規または第２のＥＣＣビットが、応答メッセージとともに含めるように生成されてよい。図１１では、１１１８において、ｉキャッシュのプレーンテキストデータのためのＥＣＣビットが符号化される。ＳＲＡＭ例の状況で、１２１８において、ホストへの伝送に先立って、ＳＲＡＭから読み出されたプレーンテキストデータのためのＥＣＣビットが生成される。

１３１４において、プレーンテキストデータと整合性ビットとを含む応答メッセージが、ファブリックを通ってホストに伝送される。ｉキャッシュの例の最後に、１１２０において、プレーンテキストデータおよびＥＣＣビットが、応答メッセージとしてホストに伝送される。図１２では、１２２０において、ＳＲＡＭユニットは、ホストに対するデータトランザクションを完成するために、応答メッセージとして、プレーンテキストデータおよびＥＣＣビットを、ファブリックを通してホストに伝送する。

図１４は、１つまたは複数の態様による、コマンドメッセージのデータをエラー訂正コードビットとともにメモリに書き込むための例示の方法１４００を示す。様々な態様において、システムの整合性機能１１８またはメモリ宛先は、システムのデータを安全に通信するため、および／または記憶するための方法１４００の動作を実施し得る。

１４０２において、データを要求する、整合性ビットを含むコマンドメッセージが、ホストからファブリックを通って受け取られる。コマンドメッセージは、システムのフラッシュメモリなどの任意の適切なタイプのメモリによって受け取られてよい。コマンドメッセージ（または要求メッセージ）は、メモリのアドレスにコマンドメッセージのペイロードのデータを書き込むようにとの要求を含む。例として、データトランザクションがシステムのフラッシュメモリによって実行される図１５を考える。図１５に示されるように、フラッシュメモリブロックは、１５０２において、整合性メタデータとしてＥＣＣビットを含む着信データを受け取る。

１４０４において、コマンドメッセージのコンテンツ（たとえばペイロードデータ）の整合性を検証するために、コマンドメッセージの整合性ビットが復号される。言い換えれば、メモリの着信トランザクションは、消費に先立って正確さを検査され得る。図１５の状況では、フラッシュメモリのＥＣＣ復号ブロック（たとえば整合性機能）は、１５０４において、ペイロードデータを検証するために、フラッシュメモリが受け取ったコマンドメッセージのプレーンテキストおよびＥＣＣビットを復号し得る。１４０６において、コマンドメッセージコンテンツのプレーンテキストデータのために、ＣＲＣビットおよび／またはＥＣＣビットが計算される。フラッシュメモリの例では、ＣＲＣブロックまたはＥＣＣブロックは、１５０６において、フラッシュメモリに書き込まれるデータのプレーンテキストのためのＣＲＣビットまたはＥＣＣビットを計算し得る。

１４０８において、コマンドメッセージのプレーンテキストデータがスクランブルされて、スクランブルされたデータをもたらす。フラッシュメモリ宛先がスクランブルされ得ることにより、フラッシュマクロに対する攻撃から直接保護するかまたは防止することができ、合法的に形成された不正データが返されるのを防止する。フラッシュメモリは、不揮発性の性質によって、スクランブルするためにＸＥＸを使用し得る。図１５に戻って、プレーンテキストデータは、１５０８において、フラッシュユニットのスクランブルブロックによってスクランブルされる。

１４１０において、ＥＣＣビットは、スクランブルされたデータならびにプレーンテキストデータのＣＲＣビットおよび／またはＥＣＣビットのために符号化される。チップ全体の安全な通信のいくつかの態様では、フラッシュメモリは、耐久性のためにＥＣＣによって保護される。場合によっては、フラッシュワードのサイズは７６ビット（６４ビットのデータ、１２ビットのメタデータ）であり、スクランブル方式の影響が全体の６４ブロックに及ぶので、ＥＣＣ（８ビット）はスクランブルされたデータから計算される必要がある。したがって、フラッシュブロックは、保護のために、少し異なるデータ手法を使用することができる。安全な通信のための様々なＥＣＣ実装形態に関して、フラッシュプログラム用に、元の６４ビットデータに対してＣＲＣ－４または短縮ＥＣＣが計算され得る。次いで、６４ビットデータがスクランブルされ、連結されたスクランブル値とＣＲＣ／ＥＣＣ値とに対して新規のＥＣＣが計算される。図１５の状況では、スクランブルされたデータおよびＣＲＣ／ＥＣＣビットは、フラッシュメモリに書き込む前に、１５１０においてＥＣＣ符号化される。

１４１２において、スクランブルされたデータと、プレーンテキストデータのためのＣＲＣビットおよび／またはＥＣＣビットと、スクランブルされたデータのためのＥＣＣビットと、ＣＲＣビットおよび／またはＥＣＣビットとが、メモリに書き込まれる。図１５に示された方法１４００の最後に、１５１２において、スクランブルされたデータ、ＣＲＣ／ＥＣＣビット、およびＥＣＣビットがフラッシュメモリに書き込まれる。任意選択で、１４１４において、データ書込み動作の肯定応答が、ファブリックを通ってホストに伝送される。

図１６は、１つまたは複数の態様による、メモリのデータにアクセスして、生成された整合性ビットとともにデータを伝送するための例示の方法１６００を示す。様々な態様において、システムの整合性機能１１８またはメモリ宛先は、システムのデータを安全に通信するため、および／またはシステムのデータに安全にアクセスするための方法１６００の動作を実施し得る。

１６０２において、データを要求するコマンドメッセージが、ホストからファブリックを通って受け取られる。コマンドメッセージは、システムのフラッシュメモリなどの任意の適切なタイプのメモリによって受け取られてよい。コマンドメッセージ（または要求メッセージ）は、メモリのアドレスからデータを読み出すようにとの要求を含む。

１６０４において、コマンドメッセージのコンテンツ（たとえばペイロード）の整合性を検証するために、コマンドメッセージの整合性ビットが復号される。この整合性ビットは、整合性検証のためのＥＣＣビットまたはＣＲＣビットを含み得、これらのビットはコマンドメッセージのペイロードのデータまたは情報のエラー検知またはエラー訂正には使用されない。

１６０６において、メモリから、コマンドメッセージのコンテンツに基づいて、スクランブルされたデータ、ＥＣＣビット、および／またはＣＲＣビットが読み出される。図１５のフラッシュメモリの例に戻って、１５１４において、フラッシュメモリから、スクランブルされたデータ、ＣＲＣ／ＥＣＣビット、およびＥＣＣビットが読み出される。

１６０８において、スクランブルされたデータならびにそのＣＲＣビットおよび／またはＥＣＣビットを検査するために、ＥＣＣビットが復号される。図１５の１５１６に示されるように、ＥＣＣブロックは、フラッシュメモリから読み出された、スクランブルされたデータ、ＣＲＣ／ＥＣＣビット、およびＥＣＣビットを復号する。１６１０において、フラッシュメモリから読み出されたスクランブルされたデータが、プレーンテキストデータをもたらすために解読される。フラッシュメモリの例の状況で、フラッシュユニットの解読ブロックが、１５１８において、フラッシュメモリから読み出されたプレーンテキストデータを解読する。

１６１２において、プレーンテキストデータが、プレーンテキストデータのＣＲＣビットおよび／またはＥＣＣビットに基づいて検査され、このことは図１５の１５２０に示されている。したがって、フラッシュメモリ読出しに関して、データは、ＥＣＣ復号して解読され、元のＣＲＣ－４／短縮したＥＣＣに対して検査され得る。この検査が一致する場合には、データにエラーがないと見なされる。ここで、フラッシュメモリに記憶されるとき、ＣＲＣ－４／元のＥＣＣが、何らかの他の軽い機構（低減されたＣＴＲ）によってスクランブルされ得ることに留意されたい。

１６１４において、ホストによるプレーンテキストデータの整合性検証を可能にするために、ＥＣＣビットがプレーンテキストデータのために符号化される。整合性ビットはフラッシュメモリに記憶するところまで存続しないので、フラッシュユニットによって、応答メッセージのために新規または第２の整合性ビットが生成される。図１５では、１５２２において、フラッシュメモリ応答のプレーンテキストデータのためのＥＣＣビットが符号化される。

１６１６において、プレーンテキストデータとプレーンテキストデータのためのＥＣＣビットとを含む応答メッセージが、ファブリックを通ってホストに伝送される。図１５のフラッシュメモリの例の最後に、１５２４において、フラッシュメモリユニットによって、プレーンテキストデータおよびＥＣＣビットが応答メッセージとしてホストに伝送される。

例示のシステムオンチップ
図１７は、１つまたは複数の態様による、チップ全体の安全な通信を実施することができる例示のシステムオンチップ１７００（ＳｏＣ １７００）の様々なコンポーネントを示す。ＳｏＣ １７００は、単一または複数の、固定式、移動式、スタンドアロン、または組込み型のデバイスのうち任意のものとして、消費者デバイス、コンピュータ、携帯用デバイス、ユーザデバイス、サーバ、通信デバイス、電話、ナビゲーションデバイス、ゲーム機、音声デバイス、カメラ、メッセージデバイス、メディア再生デバイス、および／または、図１に表された、または図１を参照しながら説明された、装置１０２などの他のタイプのＳｏＣ化可能デバイスの任意の形態で実施され得る。示されたコンポーネントのうち１つまたは複数が、個別の部品、モジュール、ＩＰブロックとして、またはＳｏＣ １７００の少なくとも１つの集積回路に組み込まれたコンポーネントとして、実現され得る。一般に、ＳｏＣ １７００の様々なコンポーネントが、チップ全体の安全な通信の１つまたは複数の態様によって各コンポーネントの間の通信をサポートする、相互接続１２０ならびに／あるいは１つまたは複数のファブリックによって結合される。

ＳｏＣ １７００は、受信データ、送信データ、または上記で識別された他の情報などのデバイスデータ１１２の有線通信および／または無線通信を可能にする１つまたは複数の通信トランシーバ１２４を含み得る。通信トランシーバ１２４の例は、近距離無線通信（ＮＦＣ）トランシーバと、様々なＩＥＥＥ ８０２．１５（Ｂｌｕｅｔｏｏｔｈ（登録商標））規格に準拠の無線パーソナルネットワーク（ＰＡＮ）（ＷＰＡＮ）無線機と、様々なＩＥＥＥ ８０２．１１（ＷｉＦｉ（登録商標））規格のうち任意のものに準拠の無線ローカルエリアネットワーク（ＬＡＮ）（ＷＬＡＮ）無線機と、携帯電話用の、無線広域ネットワーク（ＷＡＮ）（ＷＷＡＮ）無線機（たとえば第３世代パートナーシッププロジェクト準拠（３ＧＰＰ（登録商標）準拠）のもの）と、様々なＩＥＥＥ ８０２．１６（ＷｉＭＡＸ（登録商標））規格に準拠の無線都市規模ネットワーク（ＭＡＮ）（ＷＭＡＮ）無線機と、赤外線通信協会（ＩｒＤＡ）プロトコルに準拠の赤外線（ＩＲ）トランシーバと、有線ローカルエリアネットワーク（ＬＡＮ）（ＷＬＡＮ）イーサネット（登録商標）トランシーバとを含む。

ＳｏＣ １７００は、１つまたは複数のデータ入出力ポート１２６（Ｉ／Ｏポート１２６）も含み得、これを介して、任意のコンテンツおよび／またはマイクロフォンもしくはカメラのようなセンサを含むデータソースから受け取られた、ユーザ選択可能な入力、メッセージ、アプリケーション、音楽、テレビコンテンツ、記録されたビデオコンテンツ、および他のタイプの音声、ビデオ、および／または画像のデータなどの任意のタイプのデータ、メディアコンテンツ、ならびに／あるいは他の入力が通信され得る。データＩ／Ｏポート１２６は、ＵＳＢポート、同軸ケーブルポート、光ファイバの相互接続または配線のための光ファイバポート、フラッシュメモリ、ならびに光媒体ライタ／リーダ（たとえばＤＶＤ、ＣＤ）などを動作可能に結合するための他のシリアルコネクタまたはパラレルコネクタ（内部コネクタを含む）を含み得る。これらのデータＩ／Ｏポート１２６は、ＳｏＣを、コンポーネント、周辺装置、またはキーボード、マイクロフォン、カメラ、もしくは他のセンサなどの付属品に結合するために使用され得る。

この例のＳｏＣ １７００が含む少なくとも１つのプロセッサ１０６（たとえばアプリケーションプロセッサ、マイクロプロセッサ、デジタル信号プロセッサ（ＤＳＰ）、コントローラなどのうち任意の１つまたは複数）は、コンピュータ実行可能命令を処理して（たとえば実行して）デバイスの動作を制御する、プロセッサとメモリとを組み合わせたシステム（たとえばＳｏＣの一部として実施される）を含み得る。プロセッサ１０６またはプロセッサ１０６のサブシステムは、本明細書で説明されたチップ全体の安全な通信の様々な態様を実施するための整合性機能１１０も含み得る。たとえば、プロセッサ１０６の整合性機能は、ＳｏＣ １７００のコンポーネントまたは宛先に送られるコマンドメッセージ（たとえばコマンドペイロード）に含めるかまたは追加する整合性ビットを生成するためのコマンド生成機能４０４を含み得る。代わりに、またはそれに加えて、整合性機能１１０は、ＳｏＣ １７００のそれぞれのコンポーネントから受け取られた応答メッセージ（たとえば応答ペイロード）の整合性を検証するための応答検査機能４０６を含み得る。プロセッサ１０６は、アプリケーションプロセッサ、組込みコントローラ、マイクロコントローラ、セキュリティプロセッサ、人工知能（ＡＩ）アクセラレータなどとして実施され得る。一般に、プロセッサまたは処理システムは、少なくとも部分的にハードウェアで実施され得、これは、集積回路またはオンチップシステムのコンポーネント、デジタル信号プロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、結合プログラム可能論理回路（ＣＰＬＤ）、ならびにシリコンおよび／または他の材料の他の実装形態を含み得る。

代わりに、またはそれに加えて、ＳｏＣ １７００は、電子回路の任意のものまたは組合せを用いて実施され得、これは、１７０２において（電子回路１７０２として）全体的に示されている処理および制御の回路に関連して実施されるソフトウェア、ハードウェア、ファームウェア、または固定論理回路を含み得る。この電子回路１７０２は、コンピュータ可読メディアに記憶された処理命令／コンピュータ実行可能命令、論理回路および／またはハードウェア（たとえばＦＰＧＡなど）などによって、実行可能なモジュールまたはハードウェアベースのモジュール（図１７には示されていない）を実施することができる。

態様において、ＳｏＣ １７００が含む相互接続１２０は、システムバス、リンク、チャネル、相互接続、クロスバーのうち任意の１つまたは複数、データ転送システム、またはデバイスの内部の様々なコンポーネントを結合する他のスイッチドファブリックを含み得、スパース符号化を用いる信号伝達および／または通信の様々な態様を可能にする。システムバスまたは相互接続は、メモリバスまたはメモリコントローラ、周辺バス、パリティブロック、ＣＲＣブロック、ＥＣＣブロック、ＴＬ－ＵＬファブリック、ユニバーサルシリアルバス、および／または様々なバス方式のうち任意のものを利用するプロセッサもしくはローカルバスなどの、種々のバス構造のうち任意のものまたは組合せを含み得る。

ＳｏＣ １７００は、データ記憶機構を可能にする１つまたは複数のメモリデバイス１７０４も含み、その例には、ランダムアクセスメモリ（ＲＡＭ）、不揮発性メモリ（たとえば読出し専用メモリ（ＲＯＭ）、フラッシュメモリ、消去可能プログラマブル読出し専用メモリ（ＥＰＲＯＭ）、電気的消去可能プログラマブル読出し専用メモリ（ＥＥＰＲＯＭ））、およびディスク記憶装置が含まれる。メモリデバイス１７０４のうち１つまたは複数は、本明細書で説明されたチップ全体の安全な通信の様々な態様を実施するための整合性機能１１８も含み得る。したがって、メモリデバイス１７０４（複数可）は、システムの種々の論理的記憶レベルにわたって、また、種々の物理的構成要素に分散され得る。メモリデバイス１７０４（複数可）は、デバイスデータ１１２、他のタイプのコードおよび／またはデータ、ならびに各種デバイスアプリケーション１７０６（たとえばソフトウェアアプリケーションまたはプログラム）を記憶するためのデータ記憶機構をもたらす。たとえば、オペレーティングシステム１７０８は、メモリデバイス１７０４の内部のソフトウェア命令として維持され得、プロセッサ１０６によって実行され得る。

いくつかの実装形態では、ＳｏＣ １７００は、音声および／またはビデオの処理システム１７１０も含み、これは、音声データを処理し、かつ／または、音声およびビデオのデータを、音声システム１７１２および／またはディスプレイシステム１７１４（たとえばビデオバッファまたはスマートフォンもしくはカメラの画面）まで通過させる。音声システム１７１２および／またはディスプレイシステム１７１４は、音声、ビデオ、ディスプレイ、および／または画像データを処理し、表示し、かつ／または他の方法で表現する任意のデバイスを含み得る。表示データおよび音声信号は、ＲＦ（無線周波数）リンク、Ｓビデオリンク、ＨＤＭＩ（登録商標）（高解像度マルチメディアインターフェース）、コンポジットビデオリンク、コンポーネントビデオリンク、ＤＶＩ（デジタルビデオインターフェース）、アナログ音声接続、ビデオバス、またはメディアデータポート１７１６などの他の類似の通信リンクを通じて、音声コンポーネントおよび／または表示コンポーネントに通信され得る。いくつかの実装形態では、音声システム１７１２および／またはディスプレイシステム１７１４は、ＳｏＣ １７００の外部のコンポーネントまたは個別のコンポーネントである。あるいは、ディスプレイシステム１７１４は、たとえば一体化されたタッチインターフェースの一部など、例示のＳｏＣ １７００の一体化されたコンポーネントであり得る。

図１７のＳｏＣ １７００は、図１の装置１０２の例示の実装形態であり得、図１～図１６を参照しながら説明された、チップ全体の安全な通信を実施することができるデバイスまたはシステムの例示の実装形態であり得る。したがって、ＳｏＣ １７００はセキュリティ回路１１４を含むことができ、これは、個別の回路またはＩＰブロックであり得、あるいはプロセッサ１０６、電子回路１７０２、またはメモリデバイス１７０４のような、別のＩＣチップまたはデバイスの一部として含まれ得る。したがって、示されたコンポーネントのうち１つまたは複数は、同一の半導体基板、半導体パッケージ、ＩＣチップ、ＳｏＣ、または単一のプリント基板（ＰＣＢ）に組み込まれ得る。

示されるように、セキュリティ回路１１４は、コマンド検査機能４０８および／または応答生成機能４１０のインスタンスを含み得る整合性機能１１８を伴って実施される。そのため、ＳｏＣ １７００は、セキュリティ回路１１４および整合性機能１１８によって、本明細書で説明されたチップ全体の安全な通信の態様を実施し得る。たとえば、コマンド検査機能４０８は、コンポーネントまたは宛先がコマンドペイロードを消費する前に、ホスト（たとえばプロセッサ１０６）から受け取られたコマンドペイロードの整合性を検証し得る。代わりに、またはそれに加えて、応答生成機能４１０が、コンポーネントまたは宛先によってホストに送られる応答ペイロードに含めるかまたは追加する整合性ビットを生成することにより、ホストは、応答ペイロードを消費する前に、応答ペイロードの整合性を検証することが可能になり得る。したがって、本明細書で説明されたチップ全体の安全な通信の概念は、図１７のＳｏＣ １７００によって、またはこれに関連して実施され得る。

本明細書における「または」という語の使用は、文脈が違った風に規定しなければ、「包括的なまたは」すなわち「または」という語によって連結された１つまたは複数の品目の含有または適用を可能にする用語の使用と考えられてよい（たとえば、「ＡまたはＢ」という慣用句は、「Ａ」のみ、「Ｂ」のみ、または「Ａ」と「Ｂ」との両方が可能であるように解釈され得る）。また、本明細書で使用される、品目のリスト「のうち少なくとも１つ」を参照する慣用句は、単一の要素を含めて、それらの品目の任意の組合せを指す。たとえば、「ａ、ｂ、またはｃのうち少なくとも１つ」は、ａ、ｂ、ｃ、ａ－ｂ、ａ－ｃ、ｂ－ｃ、およびａ－ｂ－ｃ、ならびに多数の同一要素を用いる任意の組合せ（たとえばａ－ａ、ａ－ａ－ａ、ａ－ａ－ｂ、ａ－ａ－ｃ、ａ－ｂ－ｂ、ａ－ｃ－ｃ、ｂ－ｂ、ｂ－ｂ－ｂ、ｂ－ｂ－ｃ、ｃ－ｃ、およびｃ－ｃ－ｃ、またはａ、ｂ、およびｃの任意の他の順序付け）を対象として含むことができる。さらに、添付図に表された品目および本明細書で論じられた用語は、１つまたは複数の品目または用語を指示し、したがって、この記述された説明における品目および用語の単数形または複数形が区別なく参照され得る。チップ全体の安全な通信の態様が、ある特定の機能および／または方法に特有の言語で説明されているが、添付の特許請求の範囲の主題は、必ずしも、説明された特定の機能または方法に限定されるわけではない。むしろ、特定の特徴および方法は、チップ全体の安全な通信に関する例示の実装形態として開示されたものである。

追加例
チップ全体の安全な通信の例が以下で提供される。

例１：相互接続によってホストに結合された少なくとも１つの宛先との安全な通信のために、システムのホストによって実施される方法であって、少なくとも１つの宛先のうちの宛先向けに要求メッセージを生成するステップと、要求メッセージの第１のデータのための第１の整合性ビットを生成するステップと、要求メッセージに第１の整合性ビットを挿入するステップと、第１のデータと第１の整合性ビットとを含む要求メッセージを、相互接続を通じて宛先に伝送するステップと、相互接続を通じて、宛先から応答メッセージを受け取るステップと、応答メッセージから第２の整合性ビットを抽出するステップと、第２の整合性ビットに基づいて応答メッセージの第２のデータの整合性を検証するステップと、応答メッセージの第２のデータの整合性検証の成功に応じて、応答メッセージの第２のデータを消費するステップとを含む方法。

例２：要求メッセージが、第１のデータを含む第１のペイロードを有するコマンドメッセージを含むか、または、応答メッセージが、第２のデータを含む第２のペイロードを有する応答メッセージを含む、先行する例のいずれかに記載の方法。

例３：第１の整合性ビットを生成するステップが、要求メッセージの第１のデータに基づいてエラー訂正コード（ＥＣＣ）ビットを生成するステップを含むか、または応答メッセージの第２のデータの整合性を検証するステップが、要求メッセージのペイロードのためのＥＣＣビットとして第２の整合性ビットを復号するステップを含む、先行する例のいずれかに記載の方法。

例４：要求メッセージの第１の整合性ビットが第１のＥＣＣビットを含み、要求メッセージの第１のＥＣＣビットが、宛先によってエラー検知またはエラー訂正のためには使用されないか、あるいは応答メッセージの第２の整合性ビットが第２のＥＣＣビットを含み、応答メッセージの第２のＥＣＣビットが、ホストによってエラー検知またはエラー訂正のためには使用されない、先行する例のいずれかに記載の方法。

例５：応答メッセージの第２の整合性ビットが、ホストによって生成された要求メッセージの第１の整合性ビット、または宛先によって生成された整合性ビットを含む、先行する例に記載の方法。

例６：宛先が、要求メッセージの第１のデータとともに第１の整合性ビットを記憶するように構成されたメモリを備える、先行する例のいずれかに記載の方法。

例７：宛先が備えるメモリが、要求メッセージを受け取ることに応答して、要求メッセージの第１のデータのためのＥＣＣビットまたは巡回冗長検査（ＣＲＣ）を生成し、要求メッセージの第１のデータとともにＥＣＣビットまたはＣＲＣを記憶するように構成されている、先行する例のいずれかに記載の方法。

例８：要求メッセージの第１の整合性ビットまたは応答メッセージの第２の整合性ビットが、要求メッセージまたは応答メッセージのそれぞれのデータに基づいて判定されたパリティビット、要求メッセージまたは応答メッセージのそれぞれのデータに基づいて判定されたＥＣＣビット、あるいは要求メッセージまたは応答メッセージのそれぞれのデータに基づいて判定されたＣＲＣビットのうち１つを含む、先行する例のいずれかに記載の方法。

例９：要求メッセージが、宛先のアドレスと、プレーンテキストビットを含む第１のデータと、要求メッセージの第１のデータに対応する第１の整合性ビットとを含むか、あるいは応答メッセージが、ホストに対する肯定応答と、プレーンテキストビットを含む第２のデータと、応答の第２のデータに対応する第２の整合性ビットとを含む、先行する例のいずれかに記載の方法。

例１０：ホストを少なくとも１つの宛先に結合する相互接続が、ファブリック、バス、リンク、あるいは１つまたは複数の通信チャネルのうち１つを備える、先行する例のいずれかに記載の方法。

例１１：ホストを少なくとも１つの宛先に結合する相互接続が、タイルリンク通信規格によって実施される、先行する例のいずれかに記載の方法。

例１２：応答メッセージが第１の応答メッセージであり、方法が、相互接続を通じて、宛先または少なくとも１つの宛先のうち別のものから第２の応答メッセージを受け取るステップと、第２の応答メッセージから第３の整合性ビットを抽出するステップと、第３の整合性ビットに基づく第２の応答メッセージの第３のデータの整合性検証が失敗したら、第２の応答メッセージの第３のデータの整合性検証の失敗に応じて、第２の応答メッセージの第３のデータを棄却するステップとをさらに含む、先行する例のいずれかに記載の方法。

例１３：第２の応答メッセージの第３のデータの検証の失敗に応じて、システムのホストまたはセキュリティエンティティに対する割込みを生成するステップをさらに含む、先行する例のいずれかに記載の方法。

例１４：第２の応答メッセージの第３のデータの検証の失敗に応じて、システムの１つまたは複数のメモリのコンテンツを削除するステップと、システムの１つまたは複数の暗号キーを削除するステップと、システムのエントロピー生成ネットワークをリセットするステップと、システムのセキュリティ状態を変更するステップと、システムの電源状態を変更するステップとのうち少なくとも１つを含む、システムのセキュリティ対策を保証するステップをさらに含む、先行する例のいずれかに記載の方法。

例１５：安全な通信のための回路を含む集積回路であって、安全な通信のための回路が、機能コアを有するホストと、メモリブロックまたは周辺装置ブロックを含む少なくとも１つの宛先と、ホストと少なくとも１つの宛先とを結合する少なくとも１つの相互接続と、ホストおよび少なくとも１つの宛先において具現されたそれぞれのインターフェースであって、相互接続に対して動作可能に結合され、例１から例１４のいずれか１つに記載の動作を実行するように構成された、それぞれのインターフェースとを備える、集積回路。

結論
チップ全体の安全な通信を実施するためのシステムおよび方法の態様が、機能および／または方法に特有の言語で説明されているが、添付の特許請求の範囲の主題は、以前の例のうちいずれかに記載されたように、説明された特定の機能または方法に必ずしも限定されない。むしろ、特定の特徴および方法は、チップ全体の安全な通信の例示の実装形態として開示されたものであり、他の同等の機能および方法が添付の特許請求の範囲に入るように意図されている。さらに、チップ全体の安全な通信の様々な態様が説明されており、それぞれの説明された態様が、別個に、あるいは１つまたは複数の他の説明された態様に関連して、実施され得ることを理解されたい。

Claims (15)

1. 相互接続によってシステムのホストに結合された少なくとも１つの宛先との安全な通信のために、前記ホストによって実施される方法であって、
   前記少なくとも１つの宛先のうちの宛先向けに要求メッセージを生成するステップと、
   前記要求メッセージの第１のデータのための第１の整合性ビットを生成するステップと、
   前記要求メッセージに前記第１の整合性ビットを挿入するステップと、
   前記第１のデータと前記第１の整合性ビットとを含む前記要求メッセージを、前記相互接続を通じて前記宛先に伝送するステップと、
   前記相互接続を通じて、前記宛先から応答メッセージを受け取るステップと、
   前記応答メッセージから第２の整合性ビットを抽出するステップと、
   前記第２の整合性ビットに基づいて前記応答メッセージの第２のデータの整合性を検証するステップと、
   前記応答メッセージの前記第２のデータの整合性検証の成功に応じて、前記応答メッセージの前記第２のデータを消費するステップと
   を備える方法。
2. 前記要求メッセージが、前記第１のデータを含む第１のペイロードを有するコマンドメッセージを含むか、または、
   前記応答メッセージが、前記第２のデータを含む第２のペイロードを有する応答メッセージを含む、
   請求項１に記載の方法。
3. 前記第１の整合性ビットを生成するステップが、前記要求メッセージの前記第１のデータに基づいてエラー訂正コード（ＥＣＣ）ビットを生成するステップを含むか、または
   前記応答メッセージの前記第２のデータの整合性を検証するステップが、前記応答メッセージの前記ペイロードのためのＥＣＣビットとして前記第２の整合性ビットを復号するステップを含む、
   請求項１に記載の方法。
4. 前記要求メッセージの前記第１の整合性ビットが第１のＥＣＣビットを含み、前記要求メッセージの前記第１のＥＣＣビットが、前記宛先によってエラー検知またはエラー訂正のためには使用されないか、あるいは
   前記応答メッセージの前記第２の整合性ビットが第２のＥＣＣビットを含み、前記応答メッセージの前記第２のＥＣＣビットが、前記ホストによってエラー検知またはエラー訂正のためには使用されない、
   請求項３に記載の方法。
5. 前記応答メッセージの前記第２の整合性ビットが、前記ホストによって生成された前記要求メッセージの前記第１の整合性ビットを含むか、または
   前記応答メッセージの前記第２の整合性ビットが、前記宛先によって生成された整合性ビットを含む、
   請求項１から４のいずれか１項に記載の方法。
6. 前記宛先が、前記要求メッセージの前記第１のデータとともに前記第１の整合性ビットを記憶するように構成されたメモリを備える、請求項１から５のいずれか１項に記載の方法。
7. 前記宛先が備えるメモリが、前記要求メッセージを受け取ることに応答して、
   前記要求メッセージの前記第１のデータのためにＥＣＣビットまたは巡回冗長検査（ＣＲＣ）を生成し、
   前記要求メッセージの前記第１のデータとともに前記ＥＣＣビットまたは前記ＣＲＣを記憶する
   ように構成されている、請求項１から５のいずれか１項に記載の方法。
8. 前記要求メッセージの前記第１の整合性ビットまたは前記応答メッセージの前記第２の整合性ビットが、
   前記要求メッセージまたは前記応答メッセージのそれぞれのデータに基づいて判定されたパリティビット、
   前記要求メッセージまたは前記応答メッセージの前記それぞれのデータに基づいて判定されたＥＣＣビット、または
   前記要求メッセージまたは前記応答メッセージの前記それぞれのデータに基づいて判定されたＣＲＣビット
   のうち１つを含む、請求項１から７のいずれか１項に記載の方法。
9. 前記要求メッセージが、前記宛先のアドレスと、プレーンテキストビットを含む前記第１のデータと、前記要求メッセージの前記第１のデータに対応する前記第１の整合性ビットとを含むか、あるいは
   前記応答メッセージが、前記ホストに対する肯定応答と、プレーンテキストビットを含む前記第２のデータと、前記応答の前記第２のデータに対応する前記第２の整合性ビットとを含む、
   請求項１から８のいずれか１項に記載の方法。
10. 前記ホストを前記少なくとも１つの宛先に結合する前記相互接続が、ファブリック、バス、リンク、あるいは１つまたは複数の通信チャネルのうち１つを備える、請求項１から９のいずれか１項に記載の方法。
11. 前記ホストを前記少なくとも１つの宛先に結合する前記相互接続が、タイルリンク通信規格によって実施される、請求項１から１０のいずれか１項に記載の方法。
12. 前記応答メッセージが第１の応答メッセージであり、前記方法が、
    前記相互接続を通じて、前記宛先または前記少なくとも１つの宛先のうち別のものから第２の応答メッセージを受け取るステップと、
    前記第２の応答メッセージから第３の整合性ビットを抽出するステップと、
    前記第３の整合性ビットに基づく前記第２の応答メッセージの第３のデータの整合性検証が失敗するステップと、
    前記第２の応答メッセージの前記第３のデータの前記整合性検証の失敗に応じて、前記第２の応答メッセージの前記第３のデータを棄却するステップと
    をさらに備える、請求項１から１１のいずれか１項に記載の方法。
13. 前記第２の応答メッセージの前記第３のデータの検証の失敗に応じて、前記システムの前記ホストまたはセキュリティエンティティに対する割込みを生成するステップをさらに含む、請求項１２に記載の方法。
14. 前記第２の応答メッセージの前記第３のデータの検証の失敗に応じて、
    前記システムの１つまたは複数のメモリのコンテンツを削除するステップと、
    前記システムの１つまたは複数の暗号キーを削除するステップと、
    前記システムのエントロピー生成ネットワークをリセットするステップと、
    前記システムのセキュリティ状態を変更するステップと、
    前記システムの電源状態を変更するステップと
    のうち少なくとも１つを含む、前記システムのセキュリティ対策を保証するステップをさらに備える、請求項１２または１３に記載の方法。
15. 安全な通信のための回路を含む集積回路であって、前記安全な通信のための回路が、
    機能コアを有するホストと、
    メモリブロックまたは周辺装置ブロックを含む少なくとも１つの宛先と、
    前記ホストと前記少なくとも１つの宛先とを結合する少なくとも１つの相互接続と、
    前記ホストおよび前記少なくとも１つの宛先において具現されたそれぞれのインターフェースであって、前記相互接続に対して動作可能に結合され、請求項１から１４のいずれか１項に記載の動作を実行するように構成された、それぞれのインターフェースと
    を備える、集積回路。

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