JP2024060182A

JP2024060182A - Semiconductor devices, electronic devices, vehicles

Info

Publication number: JP2024060182A
Application number: JP2022167365A
Authority: JP
Inventors: エイドリアンジョイタ; 徹宅間; 肇奥田
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Priority date: 2022-10-19
Filing date: 2022-10-19
Publication date: 2024-05-02

Abstract

To ensure element breakdown voltage.
[Solution] The semiconductor device 1 comprises an output transistor 9 connected between an application terminal of a power supply voltage VB and an application terminal of an output voltage VOUT and driven by a control voltage VG, a boost circuit configured to generate a boosted voltage VCP higher than the power supply voltage VB, a first current source 24X connected between the application terminal of the boosted voltage VCP and the application terminal of the control voltage VG, a second current source 24Y connected between the application terminal of the control voltage VG and the application terminal of the output voltage VOUT, an intermediate voltage generation circuit 40 that generates an intermediate voltage VM between the boosted voltage VCP and the output voltage VOUT, and a voltage clamp circuit 50 that limits the application voltage applied to the first current source 24X to less than or equal to the differential voltage between the boosted voltage VCP and the intermediate voltage VM, and limits the application voltage applied to the second current source 24Y to less than or equal to the differential voltage between the intermediate voltage VM and the output voltage VOUT.
[Selected figure] Figure 4

Description

本開示は、半導体装置、並びに、これを用いた電子機器及び車両に関する。 This disclosure relates to a semiconductor device, and to electronic devices and vehicles that use the same.

本願出願人は、車載ＩＰＤ［intelligent power device］などの半導体装置に関して、これまでに数多くの新技術を提案している（例えば特許文献１を参照）。 The applicant of this application has proposed many new technologies for semiconductor devices such as in-vehicle IPDs [intelligent power devices] (see, for example, Patent Document 1).

国際公開第２０１７／１８７７８５号International Publication No. 2017/187785

しかしながら、従来の半導体装置は、素子耐圧の確保について検討の余地があった。 However, conventional semiconductor devices require further consideration in terms of ensuring the element's breakdown voltage.

本明細書中に開示されている半導体装置は、電源電圧の印加端と出力電圧の印加端との間に接続されて制御電圧により駆動されるように構成された出力トランジスタと、前記電源電圧よりも高い昇圧電圧を生成するように構成された昇圧回路と、前記昇圧電圧の印加端と前記制御電圧の印加端との間に接続された第１電流源と、前記制御電圧の印加端と前記出力電圧の印加端との間に接続された第２電流源と、前記昇圧電圧と前記出力電圧との間の中間電圧を生成するように構成された中間電圧生成回路と、前記第１電流源に掛かる印加電圧を前記昇圧電圧と前記中間電圧との差分電圧以下に制限するとともに前記第２電流源に掛かる印加電圧を前記中間電圧と前記出力電圧との差分電圧以下に制限するように構成された電圧クランプ回路と、を備える。 The semiconductor device disclosed in this specification includes an output transistor connected between an application terminal of a power supply voltage and an application terminal of an output voltage and configured to be driven by a control voltage, a boost circuit configured to generate a boosted voltage higher than the power supply voltage, a first current source connected between the application terminal of the boosted voltage and the application terminal of the control voltage, a second current source connected between the application terminal of the control voltage and the application terminal of the output voltage, an intermediate voltage generation circuit configured to generate an intermediate voltage between the boosted voltage and the output voltage, and a voltage clamp circuit configured to limit the applied voltage applied to the first current source to less than or equal to the differential voltage between the boosted voltage and the intermediate voltage and to limit the applied voltage applied to the second current source to less than or equal to the differential voltage between the intermediate voltage and the output voltage.

なお、その他の特徴、要素、ステップ、利点、及び、特性については、以下に続く発明を実施するための形態及びこれに関する添付の図面によって、さらに明らかとなる。 Other features, elements, steps, advantages, and characteristics will become more apparent from the detailed description of the invention that follows and the accompanying drawings.

本開示によれば、素子耐圧を確保することのできる半導体装置、並びに、これを用いた電子機器及び車両を提供することが可能となる。 This disclosure makes it possible to provide a semiconductor device that can ensure element breakdown voltage, as well as electronic devices and vehicles that use the same.

図１は、半導体装置を備えた電子機器の一構成例を示す図である。FIG. 1 is a diagram showing an example of a configuration of an electronic device equipped with a semiconductor device. 図２は、半導体装置の全体構成を示す図である。FIG. 2 is a diagram showing the overall configuration of a semiconductor device. 図３は、半導体装置の比較例を示す図である。FIG. 3 is a diagram showing a comparative example of a semiconductor device. 図４は、半導体装置の第１実施形態を示す図である。FIG. 4 is a diagram showing a first embodiment of a semiconductor device. 図５は、半導体装置の第２実施形態を示す図である。FIG. 5 is a diagram showing a second embodiment of the semiconductor device. 図６は、各部電圧の挙動を示す図である。FIG. 6 is a diagram showing the behavior of voltages at various points. 図７は、半導体装置の第３実施形態を示す図である。FIG. 7 is a diagram showing a third embodiment of a semiconductor device. 図８は、キャパシタの一構成例を示す図である。FIG. 8 is a diagram showing an example of a configuration of a capacitor. 図９は、車両の外観を示す図である。FIG. 9 is a diagram showing the external appearance of the vehicle.

＜電子機器＞
図１は、半導体装置を備えた電子機器の一構成例を示す図である。本構成例の電子機器Ａは、半導体装置１と、直流電源２と、負荷３とを備える。直流電源２は、車載バッテリであってもよい。負荷３は、エンジン制御用ＥＣＵ［electronic control unit］、エアコン、ボディ機器などであってもよい。 <Electronic devices>
1 is a diagram showing an example of the configuration of an electronic device including a semiconductor device. An electronic device A of this example configuration includes a semiconductor device 1, a DC power supply 2, and a load 3. The DC power supply 2 may be an on-board battery. The load 3 may be an engine control ECU (electronic control unit), an air conditioner, a body device, or the like.

半導体装置１は、直流電源２と負荷３との間を導通／遮断するハイサイドスイッチＩＣ（ＩＰＤの一種）であり、出力トランジスタ９（例えばＮＭＯＳＦＥＴ［N-channel type metal oxide semiconductor field effect transistor］）と、コントローラ１０と、を集積化して成る。 The semiconductor device 1 is a high-side switch IC (a type of IPD) that connects/disconnects a DC power source 2 and a load 3, and is configured by integrating an output transistor 9 (e.g., an NMOSFET [N-channel type metal oxide semiconductor field effect transistor]) and a controller 10.

また、半導体装置１は、装置外部との電気的な接続を確立するための手段として、複数の外部電極を備える。本図に即して述べると、半導体装置１は、ドレイン電極１１（＝電源電極ＶＢＢに相当）と、ソース電極１２（＝出力電極ＯＵＴに相当）と、入力電極１３（＝入力電極ＩＮに相当）と、基準電圧電極１４（＝接地電極ＧＮＤに相当）を備える。 The semiconductor device 1 also has a number of external electrodes as means for establishing electrical connection with the outside of the device. In accordance with this diagram, the semiconductor device 1 has a drain electrode 11 (corresponding to the power supply electrode VBB), a source electrode 12 (corresponding to the output electrode OUT), an input electrode 13 (corresponding to the input electrode IN), and a reference voltage electrode 14 (corresponding to the ground electrode GND).

出力トランジスタ９は、絶縁ゲート型パワートランジスタの一例である。本図に即して述べると、出力トランジスタ９は、ドレイン電極１１（＝電源電圧ＶＢの印加端）と、ソース電極１２（＝出力電圧ＶＯＵＴの印加端）との間に接続されている。出力トランジスタ９は、ゲートに入力される制御電圧ＶＧに応じて駆動される。このように接続された出力トランジスタ９は、ドレイン電極１１とソース電極１２との間を導通／遮断するハイサイドスイッチ素子として機能する。 The output transistor 9 is an example of an insulated gate power transistor. In accordance with this diagram, the output transistor 9 is connected between a drain electrode 11 (= the application terminal of the power supply voltage VB) and a source electrode 12 (= the application terminal of the output voltage VOUT). The output transistor 9 is driven in response to a control voltage VG input to the gate. The output transistor 9 connected in this manner functions as a high-side switch element that connects/disconnects the drain electrode 11 and the source electrode 12.

コントローラ１０は、種々の機能を実現する複数種の機能回路を含む。例えば、複数種の機能回路は、外部からの電気信号に基づいて出力トランジスタ９を駆動制御するための制御電圧ＶＧを生成する回路を含む。 The controller 10 includes multiple types of functional circuits that realize various functions. For example, the multiple types of functional circuits include a circuit that generates a control voltage VG for driving and controlling the output transistor 9 based on an external electrical signal.

ドレイン電極１１は、出力トランジスタ９のドレインとコントローラ１０の各種回路に電源電圧ＶＢを伝える。ソース電極１２は、出力トランジスタ９のソースに接続されており、出力電圧ＶＯＵＴ及び出力電流ＩＯＵＴを負荷３に供給する。なお、ソース電極１２と負荷３との間に敷設される信号線（例えばワイヤーハーネス）には、一般にインダクタンス成分Ｌ（及び抵抗成分）が付随する。入力電極１３は、コントローラ１０を駆動するための入力電圧（＝入力信号ＩＮ）を伝達する。基準電圧電極１４は、コントローラ１０に基準電圧（例えば接地電圧）を伝達する。基準電圧電極１４と接地端との間には、一般に抵抗成分Ｒが付随する。 The drain electrode 11 transmits the power supply voltage VB to the drain of the output transistor 9 and various circuits of the controller 10. The source electrode 12 is connected to the source of the output transistor 9, and supplies the output voltage VOUT and the output current IOUT to the load 3. Note that a signal line (e.g., a wire harness) laid between the source electrode 12 and the load 3 generally has an inductance component L (and a resistance component). The input electrode 13 transmits an input voltage (= input signal IN) for driving the controller 10. The reference voltage electrode 14 transmits a reference voltage (e.g., a ground voltage) to the controller 10. A resistance component R generally accompanies the reference voltage electrode 14 and the ground terminal.

＜半導体装置（全体構成）＞
図２は、半導体装置１の全体構成（特にコントローラ１０の具体的な内部構成の一例）を示す図である。 <Semiconductor Device (Overall Configuration)>
FIG. 2 is a diagram showing the overall configuration of the semiconductor device 1 (particularly, an example of a specific internal configuration of the controller 10).

本構成例の半導体装置１において、コントローラ１０は、制御ロジック２０と、駆動電圧生成回路２１と、発振回路２２と、チャージポンプ２３と、ゲート制御回路２４と、アクティブクランプ回路２５と、入力回路２６と、内部電源回路２７と、電源逆接続保護回路２８と、センス電流生成回路２９と、低入力保護回路３０及び３１と、温度保護回路３２と、負荷オープン保護回路３３と、電圧監視回路３４と、過電流保護回路３５と、クランプ回路３６と、電流検出回路３７と、を備える。 In the semiconductor device 1 of this configuration example, the controller 10 includes a control logic 20, a drive voltage generation circuit 21, an oscillator circuit 22, a charge pump 23, a gate control circuit 24, an active clamp circuit 25, an input circuit 26, an internal power supply circuit 27, a power supply reverse connection protection circuit 28, a sense current generation circuit 29, low input protection circuits 30 and 31, a temperature protection circuit 32, a load open protection circuit 33, a voltage monitoring circuit 34, an overcurrent protection circuit 35, a clamp circuit 36, and a current detection circuit 37.

制御ロジック２０は、入力回路２６で受け付けられる入力信号ＩＮ及びイネーブル信号ＳＥＮと各種の異常保護信号（低入力保護信号、温度保護信号、負荷オープン保護信号など）に応じて、駆動電圧生成回路２１の動作可否を制御する。 The control logic 20 controls whether the drive voltage generation circuit 21 operates in response to the input signal IN and enable signal SEN received by the input circuit 26 and various abnormality protection signals (low input protection signal, temperature protection signal, open load protection signal, etc.).

駆動電圧生成回路２１は、電源電圧ＶＢに応じたハイ電圧ＶＨ（≒電源電圧ＶＢ）と、ハイ電圧ＶＨよりも定電圧ＶＲＥＦ（＝例えば３Ｖ）だけ低いロー電圧ＶＬ（≒ＶＢ－ＶＲＥＦ）とを生成して発振回路２２及びチャージポンプ２３に供給する。 The drive voltage generation circuit 21 generates a high voltage VH (≒ power supply voltage VB) corresponding to the power supply voltage VB, and a low voltage VL (≒ VB-VREF) that is lower than the high voltage VH by a constant voltage VREF (e.g., 3 V), and supplies these to the oscillator circuit 22 and the charge pump 23.

本図に即して述べると、駆動電圧生成回路２１は、電流源２１Ａと、トランジスタ２１Ｂ（例えばＰＭＯＳＦＥＴ［P-channel type MOSFET］）と、ツェナーダイオード２１Ｃと、ダイオード２１Ｄと、負電圧保護回路２１Ｅと、カレントミラー回路２１Ｆを含む。 With reference to this diagram, the drive voltage generation circuit 21 includes a current source 21A, a transistor 21B (e.g., a PMOSFET [P-channel type MOSFET]), a Zener diode 21C, a diode 21D, a negative voltage protection circuit 21E, and a current mirror circuit 21F.

電流源２１Ａは、カレントミラー回路２１Ｆに定電流を出力する。 Current source 21A outputs a constant current to current mirror circuit 21F.

トランジスタ２１Ｂのソース及びバッグゲートは、電源電圧ＶＢの印加端に接続されている。トランジスタ２１Ｂのドレインとツェナーダイオード２１Ｃのカソードは、いずれもハイ電圧ＶＨの印加端に接続されている。ツェナーダイオード２１Ｃのアノードは、ダイオード２１Ｄのアノードに接続されている。ダイオード２１Ｄのカソードは、ロー電圧ＶＬの印加端に接続されている。なお、トランジスタ２１Ｂは、制御ロジック２０からの指示に応じてオン／オフされる。 The source and back gate of transistor 21B are connected to the application terminal of power supply voltage VB. The drain of transistor 21B and the cathode of Zener diode 21C are both connected to the application terminal of high voltage VH. The anode of Zener diode 21C is connected to the anode of diode 21D. The cathode of diode 21D is connected to the application terminal of low voltage VL. Transistor 21B is turned on/off according to instructions from control logic 20.

負電圧保護回路２１Ｅは、ロー電圧ＶＬの印加端とカレントミラー回路２１Ｆとの間に接続されている。負電圧保護回路２１Ｅは、出力電圧ＶＯＵＴが負電圧（＜ＧＮＤ）であるときに、基準電圧電極１４（＝接地電極ＧＮＤ）からソース電極１２（＝出力電極ＯＵＴ）に至る電流経路を遮断する。 The negative voltage protection circuit 21E is connected between the application terminal of the low voltage VL and the current mirror circuit 21F. When the output voltage VOUT is a negative voltage (<GND), the negative voltage protection circuit 21E cuts off the current path from the reference voltage electrode 14 (=ground electrode GND) to the source electrode 12 (=output electrode OUT).

カレントミラー回路２１Ｆは、電流源２１Ａから出力される定電流をミラーして、トランジスタ２１Ｂ、ツェナーダイオード２１Ｃ、ダイオード２１Ｄ及び負電圧保護回路２１Ｅに流れる駆動電流を生成する。なお、カレントミラー回路２１Ｆは、制御ロジック２０からの指示に応じて動作可否が制御されてもよい。 The current mirror circuit 21F mirrors the constant current output from the current source 21A to generate a drive current that flows through the transistor 21B, the Zener diode 21C, the diode 21D, and the negative voltage protection circuit 21E. The current mirror circuit 21F may be controlled to operate or not in response to an instruction from the control logic 20.

発振回路２２は、ハイ電圧ＶＨとロー電圧ＶＬの供給を受けて動作し、所定周波数のクロック信号ＣＬＫを生成してチャージポンプ２３に出力する。なお、クロック信号ＣＬＫは、ハイ電圧ＶＨとロー電圧ＶＬとの間でパルス駆動される矩形波信号である。 The oscillator circuit 22 operates by receiving a high voltage VH and a low voltage VL, and generates a clock signal CLK of a predetermined frequency and outputs it to the charge pump 23. The clock signal CLK is a square wave signal that is pulse-driven between the high voltage VH and the low voltage VL.

チャージポンプ２３は、ハイ電圧ＶＨとロー電圧ＶＬの供給を受けて動作する昇圧回路の一種である。チャージポンプ２３は、クロック信号ＣＬＫを用いてキャパシタを駆動することにより、ハイ電圧ＶＨ（≒電源電圧ＶＢ）よりも高い昇圧電圧ＶＣＰ及びＶＣＰ２（ただしＶＣＰ＞ＶＣＰ２）を生成する。昇圧電圧ＶＣＰは、ゲート制御回路２４に供給される。昇圧電圧ＶＣＰ２は、過電流保護回路３５に供給される。 The charge pump 23 is a type of boost circuit that operates by receiving a high voltage VH and a low voltage VL. The charge pump 23 generates boost voltages VCP and VCP2 (where VCP>VCP2) that are higher than the high voltage VH (≈ power supply voltage VB) by driving a capacitor using a clock signal CLK. The boost voltage VCP is supplied to the gate control circuit 24. The boost voltage VCP2 is supplied to the overcurrent protection circuit 35.

ゲート制御回路２４は、昇圧電圧ＶＣＰの印加端と出力電圧ＶＯＵＴの印加端との間に設けられており、制御電圧ＶＧを生成して出力トランジスタ９のゲートに出力する。制御電圧ＶＧは、基本的に、入力信号ＩＮがハイレベルであるときにハイレベル（＝ＶＣＰ）となり、入力信号ＩＮがローレベルであるときにローレベル（＝ＶＯＵＴ）となる。 The gate control circuit 24 is provided between the application terminal of the boost voltage VCP and the application terminal of the output voltage VOUT, and generates a control voltage VG and outputs it to the gate of the output transistor 9. Basically, the control voltage VG is at a high level (=VCP) when the input signal IN is at a high level, and at a low level (=VOUT) when the input signal IN is at a low level.

アクティブクランプ回路２５は、電源電圧ＶＢの印加端と出力トランジスタ９のゲートとの間に設けられる。ソース電極１２（＝出力電極ＯＵＴ）に誘導性の負荷３が接続されるアプリケーションでは、出力トランジスタ９がオン状態からオフ状態に切り替わる際、負荷３の逆起電力により出力電圧ＶＯＵＴが負電圧となり得る。そのため、エネルギー吸収用にアクティブクランプ回路２５が設けられている。 The active clamp circuit 25 is provided between the application terminal of the power supply voltage VB and the gate of the output transistor 9. In an application in which an inductive load 3 is connected to the source electrode 12 (= output electrode OUT), when the output transistor 9 switches from the on state to the off state, the output voltage VOUT may become negative due to the back electromotive force of the load 3. For this reason, the active clamp circuit 25 is provided for energy absorption.

入力回路２６は、シュミットトリガ２６Ａ及び２６Ｂを含む。シュミットトリガ２６Ａは、入力電極１３に入力される入力信号ＩＮを受け付けて制御ロジック２０に伝達する。シュミットトリガ２６Ｂは、イネーブル電極１５に入力されるイネーブル信号ＳＥＮを受け付けて制御ロジック２０に伝達する。 The input circuit 26 includes Schmitt triggers 26A and 26B. The Schmitt trigger 26A receives an input signal IN input to the input electrode 13 and transmits it to the control logic 20. The Schmitt trigger 26B receives an enable signal SEN input to the enable electrode 15 and transmits it to the control logic 20.

内部電源回路２７は、電源電圧ＶＢから内部電源電圧ＶＲＥＧを生成して半導体装置１の各部（例えば温度保護回路３２）に供給する。 The internal power supply circuit 27 generates an internal power supply voltage VREG from the power supply voltage VB and supplies it to each part of the semiconductor device 1 (e.g., the temperature protection circuit 32).

本図に即して述べると、内部電源回路２７は、電流源２７Ａと、カレントミラー回路２７Ｂと、ツェナーダイオード２７Ｃと、ダイオード２７Ｄと、を含む。 With reference to this diagram, the internal power supply circuit 27 includes a current source 27A, a current mirror circuit 27B, a Zener diode 27C, and a diode 27D.

電流源２７Ａは、カレントミラー回路２７Ｂに定電流を出力する。なお、電流源２７Ａは、イネーブル信号ＳＥＮに応じて動作可否が制御されてもよい。 Current source 27A outputs a constant current to current mirror circuit 27B. The operation of current source 27A may be controlled according to enable signal SEN.

カレントミラー回路２７Ｂは、電流源２７Ａから出力される定電流をミラーして、ツェナーダイオード２７Ｃ及びダイオード２７Ｄに流れる駆動電流を生成する。カレントミラー回路２７Ｂは、電源電圧ＶＢの供給を受けて動作する。 Current mirror circuit 27B mirrors the constant current output from current source 27A to generate a drive current that flows through Zener diode 27C and diode 27D. Current mirror circuit 27B operates by receiving the supply of power supply voltage VB.

カレントミラー回路２７Ｂの出力端とツェナーダイオード２７Ｃのカソードは、いずれも内部電源電圧ＶＲＥＧの印加端に接続されている。ツェナーダイオード２７Ｃのアノードは、ダイオード２７Ｄのアノードに接続されている。ダイオード２７Ｄのカソードは、電源逆接続保護回路２８に接続されている。 The output terminal of the current mirror circuit 27B and the cathode of the Zener diode 27C are both connected to the application terminal of the internal power supply voltage VREG. The anode of the Zener diode 27C is connected to the anode of the diode 27D. The cathode of the diode 27D is connected to the power supply reverse connection protection circuit 28.

電源逆接続保護回路２８は、半導体装置１に直流電源２が逆接続されたとき、つまり、ドレイン電極１１（＝電源電極ＶＢＢ）と基準電圧電極１４（＝接地電極ＧＮＤ）との間に逆バイアス電圧が印加されたときに内部回路を保護する。本図に即して述べると、電源逆接続保護回路２８は、駆動電圧生成回路２１と基準電圧電極１４（＝接地電極ＧＮＤ）との間に設けられている。電源逆接続保護回路２８は、電源電圧ＶＢが接地電圧ＧＮＤよりも低いときに基準電圧電極１４（＝接地電極ＧＮＤ）からドレイン電極１１（＝電源電極ＶＢＢ）に至る電流経路を遮断する。 The power supply reverse connection protection circuit 28 protects the internal circuit when the DC power supply 2 is reverse connected to the semiconductor device 1, that is, when a reverse bias voltage is applied between the drain electrode 11 (= power supply electrode VBB) and the reference voltage electrode 14 (= ground electrode GND). In accordance with this diagram, the power supply reverse connection protection circuit 28 is provided between the drive voltage generation circuit 21 and the reference voltage electrode 14 (= ground electrode GND). The power supply reverse connection protection circuit 28 cuts off the current path from the reference voltage electrode 14 (= ground electrode GND) to the drain electrode 11 (= power supply electrode VBB) when the power supply voltage VB is lower than the ground voltage GND.

センス電流生成回路２９は、センストランジスタ２９Ａ及び２９Ｂ（例えばＮＭＯＳＦＥＴ）を含む。センストランジスタ２９Ａ及び２９Ｂそれぞれのドレインは、いずれもドレイン電極１１（＝電源電極ＶＢＢ）に接続されている。センストランジスタ２９Ａ及び２９Ｂそれぞれのゲートは、いずれも出力トランジスタ９のゲート（＝制御電圧ＶＧの印加端）に接続されている。センストランジスタ２９Ａ及び２９Ｂは、それぞれ、出力トランジスタ９に流れる出力電流ＩＯＵＴに応じたセンス電流Ｉｓ１及びＩｓ２を生成する。出力トランジスタ９とセンストランジスタ２９Ａ及び２９Ｂとのサイズ比は、ｍ：１（ただしｍ＞１）である。従って、センス電流Ｉｓ１及びＩｓ２は、出力電流ＩＯＵＴを１／ｍに減じた大きさとなる。なお、センストランジスタ２９Ａ及び２９Ｂは、それぞれ、出力トランジスタ９と同期して、制御電圧ＶＧがハイレベルであるときにオン状態となり、制御電圧ＶＧがローレベルであるときにオフ状態となる。 The sense current generating circuit 29 includes sense transistors 29A and 29B (e.g., NMOSFETs). The drains of the sense transistors 29A and 29B are both connected to the drain electrode 11 (=power supply electrode VBB). The gates of the sense transistors 29A and 29B are both connected to the gate of the output transistor 9 (=application terminal of the control voltage VG). The sense transistors 29A and 29B generate sense currents Is1 and Is2 corresponding to the output current IOUT flowing through the output transistor 9. The size ratio between the output transistor 9 and the sense transistors 29A and 29B is m:1 (where m>1). Therefore, the sense currents Is1 and Is2 have a magnitude obtained by reducing the output current IOUT by 1/m. The sense transistors 29A and 29B are synchronized with the output transistor 9 and are turned on when the control voltage VG is at a high level, and turned off when the control voltage VG is at a low level.

低入力保護回路３０は、いわゆるＵＶＬＯ［under voltage lock out］回路である。低入力保護回路３０は、内部電源電圧ＶＲＥＧが低入力状態であるか否かを検出し、その検出結果を制御ロジック２０に伝達する。 The low input protection circuit 30 is a so-called UVLO [under voltage lock out] circuit. The low input protection circuit 30 detects whether the internal power supply voltage VREG is in a low input state and transmits the detection result to the control logic 20.

低入力保護回路３１は、いわゆるＵＶＬＯ回路である。低入力保護回路３１は、ハイ電圧ＶＨとロー電圧ＶＬとの電位差（＝定電圧ＶＲＥＦ）が低入力状態であるか否かを検出し、その検出結果を制御ロジック２０に伝達する。 The low input protection circuit 31 is a so-called UVLO circuit. The low input protection circuit 31 detects whether the potential difference between the high voltage VH and the low voltage VL (=constant voltage VREF) is in a low input state, and transmits the detection result to the control logic 20.

温度保護回路３２は、半導体装置１の異常発熱が生じているか否かを検出し、その検出結果を制御ロジック２０に伝達する。温度保護回路３２の監視対象は、出力トランジスタ９の素子温度Ｔｊであってもよい。また、温度保護回路３２の監視対象は、出力トランジスタ９とその他の回路ブロック（例えば制御ロジック２０）との温度差ΔＴｊであってもよい。なお、温度保護回路３２は、内部電源電圧ＶＲＥＧの供給を受けて動作する。 The temperature protection circuit 32 detects whether or not abnormal heat generation is occurring in the semiconductor device 1, and transmits the detection result to the control logic 20. The object monitored by the temperature protection circuit 32 may be the element temperature Tj of the output transistor 9. The object monitored by the temperature protection circuit 32 may also be the temperature difference ΔTj between the output transistor 9 and other circuit blocks (e.g., the control logic 20). The temperature protection circuit 32 operates by receiving the supply of the internal power supply voltage VREG.

負荷オープン保護回路３３は、ソース電極１２（＝出力電極ＯＵＴ）がオープン状態であるか否かを検出し、その検出結果を制御ロジック２０に伝達する。 The load open protection circuit 33 detects whether the source electrode 12 (= output electrode OUT) is in an open state and transmits the detection result to the control logic 20.

電圧監視回路３４は、ハイ電圧ＶＨを監視する。 The voltage monitoring circuit 34 monitors the high voltage VH.

過電流保護回路３５は、センス電流Ｉｓ１を監視して出力電流ＩＯＵＴが過電流状態であるか否かを検出する。なお、過電流保護回路３５は、昇圧電圧ＶＣＰ２の供給を受けて動作する。 The overcurrent protection circuit 35 monitors the sense current Is1 to detect whether the output current IOUT is in an overcurrent state. The overcurrent protection circuit 35 operates by receiving the boost voltage VCP2.

クランプ回路３６は、センストランジスタ２９Ｂのソース電圧と出力電圧ＶＯＵＴとを一致させる。このようなクランプ動作（バイアス動作）によれば、センス電流Ｉｓ２の生成精度が高められる。 The clamp circuit 36 matches the source voltage of the sense transistor 29B with the output voltage VOUT. This clamp operation (bias operation) improves the accuracy of generating the sense current Is2.

電流検出回路３７は、センス電流Ｉｓ２を監視して出力電流ＩＯＵＴに関する情報を検出し、その検出結果を制御ロジック２０に伝達する。 The current detection circuit 37 monitors the sense current Is2 to detect information about the output current IOUT and transmits the detection result to the control logic 20.

＜半導体装置（比較例）＞
図３は、半導体装置１の比較例（＝後出の実施形態と対比される一般的な構成）を示す図である。本比較例の半導体装置１において、ゲート制御回路２４は、トランジスタ２４Ａ、２４Ｂ及び２４Ｃ（例えばＰＭＯＳＦＥＴ）と、トランジスタ２４Ｄ及び２４Ｅ（例えばＮＭＯＳＦＥＴ）と、基準電流源２４Ｆと、スイッチ２４Ｇ及び２４Ｈと、を含む。 <Semiconductor Device (Comparative Example)>
3 is a diagram showing a comparative example (= a general configuration to be compared with the embodiments described later) of the semiconductor device 1. In the semiconductor device 1 of this comparative example, the gate control circuit 24 includes transistors 24A, 24B, and 24C (e.g., PMOSFETs), transistors 24D and 24E (e.g., NMOSFETs), a reference current source 24F, and switches 24G and 24H.

トランジスタ２４Ａ、２４Ｂ及び２４Ｃそれぞれのソースは、いずれも昇圧電圧ＶＣＰの印加端（＝チャージポンプ２３の出力端）に接続されている。トランジスタ２４Ａ、２４Ｂ及び２４Ｃそれぞれのゲートは、いずれもトランジスタ２４Ａのドレインに接続されている。トランジスタ２４Ａのドレインは、基準電流源２４Ｆの第１端（＝基準電流ＩＲＥＦの出力端）に接続されている。トランジスタ２４Ｂのドレインは、トランジスタ２４Ｄのドレインに接続されている。トランジスタ２４Ｃのドレインは、スイッチ２４Ｇの第１端に接続されている。トランジスタ２４Ｄ及び２４Ｅそれぞれのゲートは、いずれもトランジスタ２４Ｄのドレインに接続されている。基準電流源２４Ｆの第２端とトランジスタ２４Ｄ及び２４Ｅそれぞれのソースは、いずれもソース電極１２（＝出力電圧ＶＯＵＴの印加端）に接続されている。トランジスタ２４Ｅのドレインは、スイッチ２４Ｈの第１端に接続されている。スイッチ２４Ｇ及び２４Ｈそれぞれの第２端は、いずれも出力トランジスタ９のゲート（＝制御電圧ＶＧの印加端）に接続されている。 The sources of the transistors 24A, 24B, and 24C are all connected to the application terminal of the boost voltage VCP (= the output terminal of the charge pump 23). The gates of the transistors 24A, 24B, and 24C are all connected to the drain of the transistor 24A. The drain of the transistor 24A is connected to the first terminal of the reference current source 24F (= the output terminal of the reference current IREF). The drain of the transistor 24B is connected to the drain of the transistor 24D. The drain of the transistor 24C is connected to the first terminal of the switch 24G. The gates of the transistors 24D and 24E are all connected to the drain of the transistor 24D. The second terminal of the reference current source 24F and the sources of the transistors 24D and 24E are all connected to the source electrode 12 (= the application terminal of the output voltage VOUT). The drain of the transistor 24E is connected to the first terminal of the switch 24H. The second terminals of the switches 24G and 24H are all connected to the gates of the output transistors 9 (= the application terminal of the control voltage VG).

基準電流源２４Ｆは、所定の基準電流ＩＲＥＦを生成する。 The reference current source 24F generates a predetermined reference current IREF.

トランジスタ２４Ａ、２４Ｂ及び２４Ｃとスイッチ２４Ｇは、昇圧電圧ＶＣＰの印加端と制御電圧ＶＧの印加端との間に接続された第１電流源２４Ｘとして機能する。特に、トランジスタ２４Ａ、２４Ｂ及び２４Ｃは、基準電流ＩＲＥＦに応じて第１電流ＩＸ（＝ゲート充電電流に相当）を生成する第１カレントミラーとして機能する。第１電流ＩＸは、第１電流源２４Ｘの出力となる。 Transistors 24A, 24B, and 24C and switch 24G function as a first current source 24X connected between the application terminal of the boost voltage VCP and the application terminal of the control voltage VG. In particular, transistors 24A, 24B, and 24C function as a first current mirror that generates a first current IX (corresponding to a gate charging current) according to a reference current IREF. The first current IX is the output of the first current source 24X.

トランジスタ２４Ｄ及び２４Ｅとスイッチ２４Ｈは、制御電圧ＶＧの印加端と出力電圧ＶＯＵＴの印加端との間に接続された第２電流源２４Ｙとして機能する。特に、トランジスタ２４Ｄ及び２４Ｅは、基準電流ＩＲＥＦ（より正確にはそのミラー電流）に応じて第２電流ＩＹを生成する第２カレントミラーとして機能する。第２電流ＩＹ（＝ゲート放電電流に相当）は、第２電流源２４Ｙの出力となる。 The transistors 24D and 24E and the switch 24H function as a second current source 24Y connected between the application terminal of the control voltage VG and the application terminal of the output voltage VOUT. In particular, the transistors 24D and 24E function as a second current mirror that generates a second current IY according to the reference current IREF (more precisely, its mirror current). The second current IY (corresponding to the gate discharge current) is the output of the second current source 24Y.

例えば、入力信号ＩＮがハイレベルであるときには、スイッチ２４Ｇがオン状態になってスイッチ２４Ｈがオフ状態になる。このとき、第１電流ＩＸを用いて出力トランジスタ９のゲート容量が充電される。従って、制御電圧ＶＧがハイレベル（≒ＶＣＰ）に立ち上げられる。その結果、出力トランジスタ９がオン状態となる。 For example, when the input signal IN is at a high level, the switch 24G is turned on and the switch 24H is turned off. At this time, the gate capacitance of the output transistor 9 is charged using the first current IX. Therefore, the control voltage VG is raised to a high level (≒VCP). As a result, the output transistor 9 is turned on.

一方、入力信号ＩＮがローレベルであるときには、スイッチ２４Ｇがオフ状態になってスイッチ２４Ｈがオン状態になる。このとき、第２電流ＩＹを用いて出力トランジスタ９のゲート容量が放電される。従って、制御電圧ＶＧがローレベル（≒ＶＯＵＴ）に立ち下げられる。その結果、出力トランジスタ９がオフ状態となる。 On the other hand, when the input signal IN is at a low level, the switch 24G is turned off and the switch 24H is turned on. At this time, the gate capacitance of the output transistor 9 is discharged using the second current IY. Therefore, the control voltage VG is lowered to a low level (≒VOUT). As a result, the output transistor 9 is turned off.

＜考察＞
ＮＭＯＳＦＥＴは、同じ素子面積のＰＭＯＳＦＥＴと比べて２～３倍優れたオン抵抗を示す。そのため、出力トランジスタ９としては、ＮＭＯＳＦＥＴが好適である。ただし、ＮＭＯＳＦＥＴを完全にオン状態とするためには、電源電圧ＶＢよりも高い昇圧電圧ＶＣＰが必要となる。そこで、半導体装置１には、比較的に低コストで昇圧電圧ＶＣＰを生成するための手段としてチャージポンプ２３が組み込まれている。 <Considerations>
An NMOSFET exhibits an on-resistance that is two to three times better than a PMOSFET with the same element area. For this reason, an NMOSFET is suitable as the output transistor 9. However, in order to turn the NMOSFET completely on, a boost voltage VCP higher than the power supply voltage VB is required. Therefore, the semiconductor device 1 incorporates a charge pump 23 as a means for generating the boost voltage VCP at a relatively low cost.

また、高電圧及び大電流を取り扱う半導体装置１では、出力トランジスタ９として、縦型構造のＶＤＭＯＳＦＥＴ［vertical double diffused MOSFET］が好適に用いられる。特に、高性能で低コストなデバイスを開発する上では、ｎ型基板技術の採用が望ましい。 In addition, in semiconductor device 1 that handles high voltages and large currents, a vertical-structure VDMOSFET [vertical double diffused MOSFET] is preferably used as output transistor 9. In particular, the adoption of n-type substrate technology is desirable for developing high-performance, low-cost devices.

ところで、ほぼ全てのモノリシック実装では、低耐圧素子（例えば３Ｖ耐圧又は５Ｖ耐圧）と高耐圧素子（４０Ｖ耐圧）の組み合わせが使用され得る。高耐圧素子が用いられることにより、システムの堅牢性が高められる。ただし、システム全体のコストを削減するためには、低耐圧素子をできるだけ多く用いて回路設計を行うことが望ましい。 Incidentally, in almost all monolithic implementations, a combination of low-voltage elements (e.g., 3V or 5V withstand voltage) and high-voltage elements (40V withstand voltage) can be used. The use of high-voltage elements increases the robustness of the system. However, in order to reduce the overall system cost, it is desirable to design the circuit using as many low-voltage elements as possible.

また、出力トランジスタ９のオン抵抗を引き下げるためには、出力トランジスタ９のゲート・ソース間電圧Ｖｇｓ（＝ＶＧ－ＶＯＵＴ）ができるだけ高い方が良い。例えば、出力トランジスタ９が５Ｖ駆動される場合を考える。この場合、単純に考えると、ゲート制御回路２４は、５Ｖ耐圧素子で形成されている必要がある。ただし、ゲート制御回路２４の回路面積が大きくなる。 In addition, in order to reduce the on-resistance of the output transistor 9, it is better for the gate-source voltage Vgs (=VG-VOUT) of the output transistor 9 to be as high as possible. For example, consider the case where the output transistor 9 is driven at 5V. In this case, simply speaking, the gate control circuit 24 needs to be formed from elements that can withstand 5V. However, this will increase the circuit area of the gate control circuit 24.

一方、例えば、ゲート制御回路２４が３Ｖ耐圧素子で形成されている場合を考える。この場合、単純に考えると、出力トランジスタ９は３Ｖ駆動せざるを得ない。ただし、出力トランジスタ９のオン抵抗を十分に引き下げることができなくなる。 On the other hand, consider a case where the gate control circuit 24 is formed from a 3V withstand voltage element. In this case, simply put, the output transistor 9 has no choice but to be driven at 3V. However, it becomes impossible to sufficiently reduce the on-resistance of the output transistor 9.

上記の考察に鑑み、以下では、ゲート制御回路２４の回路面積を抑えつつ素子耐圧を確保することのできる半導体装置１を提案する。 In view of the above considerations, we propose a semiconductor device 1 that can ensure the element breakdown voltage while minimizing the circuit area of the gate control circuit 24.

＜半導体装置（第１実施形態）＞
図４は、半導体装置１の第１実施形態を示す図である。本実施形態の半導体装置１は、先出の比較例（図３）を基本としつつ、中間電圧生成回路４０と、電圧クランプ回路５０と、をさらに備える。 Semiconductor Device (First Embodiment)
4 is a diagram showing a first embodiment of the semiconductor device 1. The semiconductor device 1 of this embodiment is based on the above-mentioned comparative example (FIG. 3) and further includes an intermediate voltage generating circuit 40 and a voltage clamp circuit 50.

中間電圧生成回路４０は、昇圧電圧ＶＣＰと出力電圧ＶＯＵＴとの間の中間電圧ＶＭ１及びＶＭ２を生成する。 The intermediate voltage generation circuit 40 generates intermediate voltages VM1 and VM2 between the boost voltage VCP and the output voltage VOUT.

本図に即して述べると、中間電圧生成回路４０は、電圧源４１及び４２を含む。電圧源４１は、昇圧電圧ＶＣＰよりも所定値Ｖ１だけ低い中間電圧ＶＭ１を生成する。電圧源４２は、出力電圧ＶＯＵＴよりも所定値Ｖ２だけ高い中間電圧ＶＭ２を生成する。なお、Ｖ１＝Ｖ２＝（ＶＣＰ－ＶＯＵＴ）／２であってもよい。この場合、ＶＭ１＝ＶＭ２＝（ＶＣＰ＋ＶＯＵＴ）／２となる。例えば、ＶＯＵＴ基準（ＶＯＵＴ＝０Ｖ）において、ＶＣＰ＝５Ｖである場合には、ＶＭ１＝ＶＭ２＝２．５Ｖとなる。 With reference to this diagram, the intermediate voltage generation circuit 40 includes voltage sources 41 and 42. Voltage source 41 generates an intermediate voltage VM1 that is a predetermined value V1 lower than the boost voltage VCP. Voltage source 42 generates an intermediate voltage VM2 that is a predetermined value V2 higher than the output voltage VOUT. Note that V1=V2=(VCP-VOUT)/2 may also be satisfied. In this case, VM1=VM2=(VCP+VOUT)/2. For example, when VCP=5V with VOUT as the reference (VOUT=0V), VM1=VM2=2.5V.

電圧クランプ回路５０は、第１電流源２４Ｘに掛かる印加電圧を昇圧電圧ＶＣＰと中間電圧ＶＭ１との差分電圧以下（≦ＶＣＰ－ＶＭ１）に制限する。また、電圧クランプ回路５０は、第２電流源２４Ｙに掛かる印加電圧を中間電圧ＶＭ２と出力電圧ＶＯＵＴとの差分電圧以下（≦ＶＭ２－ＶＯＵＴ）に制限する。 The voltage clamp circuit 50 limits the applied voltage to the first current source 24X to less than the differential voltage between the boost voltage VCP and the intermediate voltage VM1 (≦VCP-VM1). The voltage clamp circuit 50 also limits the applied voltage to the second current source 24Y to less than the differential voltage between the intermediate voltage VM2 and the output voltage VOUT (≦VM2-VOUT).

本図に即して述べると、電圧クランプ回路５０は、トランジスタ５１（例えばＰＭＯＳＦＥＴ）と、トランジスタ５２（例えばＮＭＯＳＦＥＴ）と、を含む。 With reference to this figure, the voltage clamp circuit 50 includes a transistor 51 (e.g., a PMOSFET) and a transistor 52 (e.g., an NMOSFET).

トランジスタ５１のソースは、第１電流源２４Ｘに接続されている。トランジスタ５１のドレインは、制御電圧ＶＧの印加端に接続されている。トランジスタ５１のゲートは、中間電圧ＶＭ１の印加端に接続されている。トランジスタ５１のバックゲートは、昇圧電圧ＶＣＰの印加端に接続されている。このように接続されたトランジスタ５１は、第１電流源２４Ｘと制御電圧ＶＧの印加端との間に接続された第１トランジスタに相当する。 The source of the transistor 51 is connected to the first current source 24X. The drain of the transistor 51 is connected to the application terminal of the control voltage VG. The gate of the transistor 51 is connected to the application terminal of the intermediate voltage VM1. The back gate of the transistor 51 is connected to the application terminal of the boost voltage VCP. The transistor 51 connected in this manner corresponds to a first transistor connected between the first current source 24X and the application terminal of the control voltage VG.

トランジスタ５２のソースは、第２電流源２４Ｙに接続されている。トランジスタ５２のドレインは、制御電圧ＶＧの印加端に接続されている。トランジスタ５２のゲートは、中間電圧ＶＭ２の印加端に接続されている。トランジスタ５２のバックゲートは、出力電圧ＶＯＵＴの印加端に接続されている。このように接続されたトランジスタ５２は、制御電圧ＶＧの印加端と第２電流源２４Ｙとの間に接続された第２トランジスタに相当する。 The source of the transistor 52 is connected to the second current source 24Y. The drain of the transistor 52 is connected to the application terminal of the control voltage VG. The gate of the transistor 52 is connected to the application terminal of the intermediate voltage VM2. The back gate of the transistor 52 is connected to the application terminal of the output voltage VOUT. The transistor 52 connected in this manner corresponds to a second transistor connected between the application terminal of the control voltage VG and the second current source 24Y.

このように、本実施形態の半導体装置１では、昇圧電圧ＶＣＰの印加端と出力電圧ＶＯＵＴの印加端との間に、少なくとも４つのトランジスタ（第１電流源２４Ｘ、トランジスタ５１、トランジスタ５２及び第２電流源２４Ｙ）が縦積みされている。 In this manner, in the semiconductor device 1 of this embodiment, at least four transistors (first current source 24X, transistor 51, transistor 52, and second current source 24Y) are stacked vertically between the application terminal of the boost voltage VCP and the application terminal of the output voltage VOUT.

例えば、出力トランジスタ９が５Ｖ駆動される場合を考える。この場合、ＶＯＵＴ基準（ＶＯＵＴ＝０Ｖ）において、ＶＣＰ＝５Ｖである場合には、ＶＭ１＝ＶＭ２＝２．５Ｖとなる。従って、本図から分かるように、上記４つのトランジスタ（第１電流源２４Ｘ、トランジスタ５１、トランジスタ５２及び第２電流源２４Ｙ）それぞれのゲート・ソース間、ゲート・ドレイン間及びソース・ドレイン間にそれぞれ印加される電圧は、いずれも３Ｖ未満となる。 For example, consider the case where the output transistor 9 is driven at 5V. In this case, when VCP=5V with the VOUT reference (VOUT=0V), VM1=VM2=2.5V. Therefore, as can be seen from this diagram, the voltages applied between the gate and source, between the gate and drain, and between the source and drain of each of the four transistors (first current source 24X, transistor 51, transistor 52, and second current source 24Y) are all less than 3V.

すなわち、第１電流源２４Ｘ、第２電流源２４Ｙ及び電圧クランプ回路５０をそれぞれ形成する素子の耐圧は、いずれも出力トランジスタ９のオン期間に印加される制御電圧ＶＧ（＝ＶＣＰ）と出力電圧ＶＯＵＴとの差分電圧（＝５Ｖ）より低くても足りる。 In other words, the withstand voltage of each of the elements forming the first current source 24X, the second current source 24Y, and the voltage clamp circuit 50 need only be lower than the differential voltage (=5V) between the control voltage VG (=VCP) applied during the on-period of the output transistor 9 and the output voltage VOUT.

上記の例に即して述べると、第１電流源２４Ｘ、第２電流源２４Ｙ及び電圧クランプ回路５０をそれぞれ形成する素子としては、いずれも３Ｖ耐圧素子が使用可能である。 In the above example, the elements forming the first current source 24X, the second current source 24Y, and the voltage clamp circuit 50 can all be 3V withstand voltage elements.

従って、本実施形態の半導体装置１であれば、３Ｖ耐圧素子で形成される小規模なゲート制御回路２４を用いて出力トランジスタ９を５Ｖ駆動することにより、出力トランジスタ９のオン抵抗を引き下げることが可能となる。 Therefore, in the semiconductor device 1 of this embodiment, it is possible to reduce the on-resistance of the output transistor 9 by driving the output transistor 9 at 5 V using a small-scale gate control circuit 24 formed from a 3 V withstand voltage element.

なお、上記４つのトランジスタ（第１電流源２４Ｘ、トランジスタ５１、トランジスタ５２及び第２電流源２４Ｙ）それぞれのボディからドレインへの降伏電圧は、ゲート酸化物の厚さではなく、ｐｎ接合の最大許容電界によって決まる。そのため、出力トランジスタ９の５Ｖ駆動は問題とならない。 Note that the breakdown voltage from the body to the drain of each of the four transistors (first current source 24X, transistor 51, transistor 52, and second current source 24Y) is determined by the maximum allowable electric field of the pn junction, not the thickness of the gate oxide. Therefore, driving output transistor 9 at 5 V is not a problem.

＜半導体装置（第２実施形態）＞
図５は、半導体装置１の第２実施形態を示す図である。本実施形態の半導体装置１は、先出の第１実施形態（図４）を基本としつつ、中間電圧生成回路４０に変更が加えられている。本図に即して述べると、中間電圧生成回路４０は、先出の電圧源４１及び４２に代えて、抵抗４３及び４４とキャパシタ４５を含む。 Semiconductor Device (Second Embodiment)
5 is a diagram showing a second embodiment of the semiconductor device 1. The semiconductor device 1 of this embodiment is based on the first embodiment (FIG. 4) described above, with a modification being added to the intermediate voltage generating circuit 40. Referring to this figure, the intermediate voltage generating circuit 40 includes resistors 43 and 44 and a capacitor 45 instead of the voltage sources 41 and 42 described above.

抵抗４３の第１端は、昇圧電圧ＶＣＰの印加端に接続されている。抵抗４３の第２端と抵抗４４の第１端は、いずれも中間電圧ＶＭの印加端に接続されている。抵抗４４の第２端は、出力電圧ＶＯＵＴの印加端に接続されている。 The first terminal of resistor 43 is connected to the application terminal of the boost voltage VCP. The second terminal of resistor 43 and the first terminal of resistor 44 are both connected to the application terminal of the intermediate voltage VM. The second terminal of resistor 44 is connected to the application terminal of the output voltage VOUT.

このように接続された抵抗４３及び４４は、昇圧電圧ＶＣＰの印加端と出力電圧ＶＯＵＴの印加端との間に直列に接続されて中間電圧ＶＭを生成する抵抗分圧回路として機能する。なお、抵抗４３及び４４それぞれの抵抗値をＲ１及びＲ２とすると、ＶＭ＝（Ｒ１・ＶＣＰ＋Ｒ２・ＶＯＵＴ）／（Ｒ１＋Ｒ２）となる。特に、Ｒ１＝Ｒ２である場合には、ＶＭ＝（ＶＣＰ＋ＶＯＵＴ）／２となる。 The resistors 43 and 44 connected in this way are connected in series between the application terminal of the boost voltage VCP and the application terminal of the output voltage VOUT, and function as a resistor voltage divider circuit that generates the intermediate voltage VM. If the resistance values of the resistors 43 and 44 are R1 and R2, respectively, then VM = (R1 VCP + R2 VOUT) / (R1 + R2). In particular, when R1 = R2, VM = (VCP + VOUT) / 2.

なお、中間電圧生成回路４０及び電圧クランプ回路５０については、その他の回路形式も採用され得る。例えば、電圧レギュレータ又は負帰還オペアンプが用いられてもよい。 Note that other circuit types may also be used for the intermediate voltage generating circuit 40 and the voltage clamp circuit 50. For example, a voltage regulator or a negative feedback operational amplifier may be used.

また、本図で示すように、抵抗４４にはキャパシタ４５が並列に接続されてもよい。このような構成であれば、昇圧電圧ＶＣＰに重畳するリップル成分の影響を受け難くなる。 Also, as shown in this figure, a capacitor 45 may be connected in parallel to the resistor 44. With this configuration, the effect of ripple components superimposed on the boost voltage VCP is reduced.

また、本図で示すように、出力トランジスタ９のゲート及びソースには、静電保護素子として抵抗Ｒ１及びＲ２が接続されてもよい。 As shown in this figure, resistors R1 and R2 may be connected to the gate and source of output transistor 9 as electrostatic protection elements.

図６は、第２実施形態における各部電圧の挙動を示す図である。なお、本図の上段には入力信号ＩＮが描写されている。また、本図の下段には、出力電圧ＶＯＵＴ（実線）、制御電圧ＶＧ（小破線）、昇圧電圧ＶＣＰ（大破線）、及び、中間電圧ＶＭ（一点鎖線）が描写されている。 Figure 6 shows the behavior of the voltages at each part in the second embodiment. The upper part of the figure depicts the input signal IN. The lower part of the figure depicts the output voltage VOUT (solid line), the control voltage VG (small dashed line), the boost voltage VCP (large dashed line), and the intermediate voltage VM (dotted line).

入力信号ＩＮがハイレベルに立ち上げられると、昇圧電圧ＶＣＰ及び中間電圧ＶＭが出力電圧ＶＯＵＴに対して上昇する。その後、ゲート制御回路２４によるゲート充電が行われて制御電圧ＶＧが上昇する。従って、出力トランジスタ９に出力電流ＩＯＵＴが流れ始めるので、出力電圧ＶＯＵＴが上昇する。出力電圧ＶＯＵＴが所定値（＝ＶＢ－Ｖｘ、例えばＶｘ＝４Ｖ）まで上昇すると、チャージポンプ２３が起動される。その結果、昇圧電圧ＶＣＰ及び中間電圧ＶＭが電源電圧ＶＢよりも高い電圧値まで昇圧される。その後、出力電圧ＶＯＵＴが電源電圧ＶＢに達すると、出力トランジスタ９がフルオン状態となる。一方、入力信号ＩＮがローレベルに立ち下げられると、内部電源電圧ＶＲＥＧが確保されつつ、ゲート制御回路２４によるゲート放電が行われて制御電圧ＶＧが低下する。 When the input signal IN is raised to a high level, the boost voltage VCP and the intermediate voltage VM rise relative to the output voltage VOUT. After that, the gate control circuit 24 charges the gate, and the control voltage VG rises. Therefore, the output current IOUT starts to flow through the output transistor 9, and the output voltage VOUT rises. When the output voltage VOUT rises to a predetermined value (=VB-Vx, for example, Vx=4V), the charge pump 23 is started. As a result, the boost voltage VCP and the intermediate voltage VM are boosted to a voltage value higher than the power supply voltage VB. After that, when the output voltage VOUT reaches the power supply voltage VB, the output transistor 9 is in a full-on state. On the other hand, when the input signal IN is lowered to a low level, the gate control circuit 24 discharges the gate while the internal power supply voltage VREG is secured, and the control voltage VG falls.

＜半導体装置（第３実施形態）＞
図７は、半導体装置１の第３実施形態を示す図である。本実施形態の半導体装置１は、先出の比較例（図３）と第２実施形態（図５）を基本としつつ、電圧クランプ回路５０の構成要素として、トランジスタ５３（例えばＮＭＯＳＦＥＴ）が追加されている。 Semiconductor Device (Third Embodiment)
7 is a diagram showing a third embodiment of the semiconductor device 1. The semiconductor device 1 of this embodiment is based on the above-mentioned comparative example (FIG. 3) and second embodiment (FIG. 5), and further includes a transistor 53 (e.g., an NMOSFET) as a component of the voltage clamp circuit 50.

トランジスタ５３のドレインは、トランジスタ２４Ａのドレインに接続されている。トランジスタ５３のソースは、基準電流源２４Ｆの第１端（＝基準電流ＩＲＥＦの出力端）に接続されている。トランジスタ５３のゲートは、中間電圧ＶＭの印加端に接続されている。トランジスタ５３のバックゲートは、出力電圧ＶＯＵＴの印加端に接続されている。このように接続されたトランジスタ５３は、基準電流源２４Ｆと第１カレントミラー（特にトランジスタ２４Ａ）との間に接続された第３トランジスタに相当する。 The drain of transistor 53 is connected to the drain of transistor 24A. The source of transistor 53 is connected to the first end of reference current source 24F (= output end of reference current IREF). The gate of transistor 53 is connected to the application end of intermediate voltage VM. The back gate of transistor 53 is connected to the application end of output voltage VOUT. Transistor 53 connected in this manner corresponds to a third transistor connected between reference current source 24F and the first current mirror (particularly transistor 24A).

このようなトランジスタ５３の導入により、トランジスタ２４Ａのゲート・ソース間、ゲート・ドレイン間及びソース・ドレイン間にそれぞれ印加される電圧は、いずれも３Ｖ未満となる。従って、トランジスタ２４Ａとしては、３Ｖ耐圧素子が使用可能となる。 By introducing such transistor 53, the voltages applied between the gate and source, between the gate and drain, and between the source and drain of transistor 24A are all less than 3V. Therefore, a 3V withstand voltage element can be used as transistor 24A.

また、本図では、チャージポンプ２３の回路構成が例示されている。本図に即して述べると、チャージポンプ２３は、キャパシタＣ１～Ｃ３と、ダイオードＤ１～Ｄ３と、インバータＩＮＶと、を含む。 This diagram also illustrates the circuit configuration of the charge pump 23. In accordance with this diagram, the charge pump 23 includes capacitors C1 to C3, diodes D1 to D3, and an inverter INV.

ダイオードＤ１のアノードは、ハイ電圧ＶＨ（≒ＶＢ）の印加端に接続されている。ダイオードＤ１のカソードとダイオードＤ２のアノードは、いずれもキャパシタＣ１の第１端に接続されている。キャパシタＣ１の第２端とインバータＩＮＶの入力端は、いずれも発振回路２２の出力端（＝クロック信号ＣＬＫの印加端）に接続されている。 The anode of diode D1 is connected to the application terminal of high voltage VH (≒VB). The cathode of diode D1 and the anode of diode D2 are both connected to the first terminal of capacitor C1. The second terminal of capacitor C1 and the input terminal of inverter INV are both connected to the output terminal of oscillator circuit 22 (= application terminal of clock signal CLK).

ダイオードＤ２のカソードとダイオードＤ３のアノードは、いずれもキャパシタＣ２の第１端に接続されている。キャパシタＣ２の第２端は、インバータＩＮＶの出力端（＝反転クロック信号ＣＬＫＢの印加端）に接続されている。なお、反転クロック信号ＣＬＫＢは、クロック信号ＣＬＫの論理レベルを反転させた信号である。ダイオードＤ３のカソードとキャパシタＣ３の第１端は、いずれも昇圧電圧ＶＣＰの印加端に接続されている。キャパシタＣ３の第２端は、出力電圧ＶＯＵＴの印加端に接続されている。 The cathode of diode D2 and the anode of diode D3 are both connected to the first end of capacitor C2. The second end of capacitor C2 is connected to the output end of inverter INV (= the application end of inverted clock signal CLKB). Note that inverted clock signal CLKB is a signal with the logical level of clock signal CLK inverted. The cathode of diode D3 and the first end of capacitor C3 are both connected to the application end of boost voltage VCP. The second end of capacitor C3 is connected to the application end of output voltage VOUT.

ダイオードＤ１～Ｄ３は、いずれも電荷転送スイッチとして使用される整流器である。ダイオードＤ１～Ｄ３としては、ｐｎ接合ダイオード又はＭＯＳダイオードが使用され得る。また、ダイオードＤ１～Ｄ３に代えてＭＯＳスイッチが用いられてもよい。 Diodes D1 to D3 are all rectifiers used as charge transfer switches. As diodes D1 to D3, pn junction diodes or MOS diodes may be used. Also, MOS switches may be used instead of diodes D1 to D3.

キャパシタＣ１及びＣ２は、いずれもフライングキャパシタに相当する。キャパシタＣ３は、平滑キャパシタに相当する。 Capacitors C1 and C2 both correspond to flying capacitors. Capacitor C3 corresponds to a smoothing capacitor.

チャージポンプ２３の動作は、次の通りである。第１フェイズφ１では、クロック信号ＣＬＫがローレベル（ＶＬ＝ＶＨ－ＶＲＥＦ）となり、反転クロック信号ＣＬＫＢがハイレベル（ＶＨ）となる。 The operation of the charge pump 23 is as follows. In the first phase φ1, the clock signal CLK is at a low level (VL=VH-VREF) and the inverted clock signal CLKB is at a high level (VH).

このとき、キャパシタＣ１には、ハイ電圧ＶＨの印加端からダイオードＤ１を介して充電電流が流れる。従って、ダイオードＤ１の順方向降下電圧Ｖｆを無視した場合、キャパシタＣ１は、その両端間電圧が定電圧ＶＲＥＦ（＝ＶＨ－ＶＬ）となるまで充電される。 At this time, a charging current flows from the application terminal of the high voltage VH through the diode D1 to the capacitor C1. Therefore, if the forward drop voltage Vf of the diode D1 is ignored, the capacitor C1 is charged until the voltage across it becomes the constant voltage VREF (= VH-VL).

また、キャパシタＣ２は、直前の第２フェイズφ２において、その両端間電圧が定電圧ＶＲＥＦの２倍（＝２ＶＲＥＦ）となるまで充電されている。従って、第２フェイズφ２から第１フェイズφ１への遷移により、キャパシタＣ２の第２端がハイレベル（ＶＨ）に引き上げられると、キャパシタＣ２の第１端は、キャパシタＣ２の電荷保存則に従い、第２端よりも両端間電圧分だけ高い電圧（＝ＶＨ＋２ＶＲＥＦ）に引き上げられる。 In addition, in the immediately preceding second phase φ2, capacitor C2 is charged until the voltage across it becomes twice the constant voltage VREF (=2VREF). Therefore, when the second end of capacitor C2 is raised to a high level (VH) due to the transition from the second phase φ2 to the first phase φ1, the first end of capacitor C2 is raised to a voltage (=VH+2VREF) that is higher than the second end by the voltage across it, in accordance with the law of conservation of charge for capacitor C2.

このとき、キャパシタＣ２とキャパシタＣ３との間では、ダイオードＤ３を介して電荷の転送が行われる。その結果、ダイオードＤ３の順方向降下電圧Ｖｆを無視した場合、キャパシタＣ３は、その両端間電圧が定電圧ＶＲＥＦの２倍（＝２ＶＲＥＦ）となるまで充電される。 At this time, charge is transferred between capacitors C2 and C3 via diode D3. As a result, if the forward drop voltage Vf of diode D3 is ignored, capacitor C3 is charged until the voltage across it becomes twice the constant voltage VREF (=2VREF).

なお、第１フェイズφ１では、ダイオードＤ２が逆バイアス状態となる。従って、ダイオードＤ２を介する経路で電流が逆流することはない。 In the first phase φ1, diode D2 is in a reverse bias state. Therefore, current does not flow back through the path via diode D2.

一方、第２フェイズφ２では、クロック信号ＣＬＫがハイレベル（ＶＨ）となり、反転クロック信号ＣＬＫＢがローレベル（ＶＬ＝ＶＨ－ＶＲＥＦ）となる。 On the other hand, in the second phase φ2, the clock signal CLK goes to a high level (VH) and the inverted clock signal CLKB goes to a low level (VL = VH - VREF).

キャパシタＣ１は、直前の第１フェイズφ１において、その両端間電圧が定電圧ＶＲＥＦとなるまで充電されている。従って、第２フェイズφ２への遷移により、キャパシタＣ１の第２端がハイレベル（＝ＶＨ）に引き上げられると、キャパシタＣ１の第１端は、キャパシタＣ１の電荷保存則に従い、第２端よりも両端間電圧分だけ高い電圧（＝ＶＨ＋ＶＲＥＦ＝２ＶＲＥＦ）に引き上げられる。 In the immediately preceding first phase φ1, capacitor C1 is charged until the voltage across it becomes a constant voltage VREF. Therefore, when the second end of capacitor C1 is raised to a high level (=VH) upon transition to the second phase φ2, the first end of capacitor C1 is raised to a voltage (=VH+VREF=2VREF) that is higher than the voltage across the second end, in accordance with the law of conservation of charge for capacitor C1.

このとき、キャパシタＣ１とキャパシタＣ２との間では、ダイオードＤ２を介して電荷の転送が行われる。その結果、ダイオードＤ２の順方向降下電圧Ｖｆを無視した場合、キャパシタＣ２は、その両端間電圧が定電圧ＶＲＥＦの２倍（＝２ＶＲＥＦ）となるまで充電される。 At this time, charge is transferred between capacitors C1 and C2 via diode D2. As a result, if the forward drop voltage Vf of diode D2 is ignored, capacitor C2 is charged until the voltage across it becomes twice the constant voltage VREF (=2VREF).

また、キャパシタＣ３は、直前の第２フェイズφ２において、その両端間電圧が定電圧ＶＲＥＦの２倍（＝２ＶＲＥＦ）となるまで充電されている。 In addition, in the immediately preceding second phase φ2, capacitor C3 is charged until the voltage across it becomes twice the constant voltage VREF (= 2VREF).

なお、第２フェイズφ２では、ダイオードＤ１及びＤ３がいずれも逆バイアス状態となる。従って、ダイオードＤ１及びＤ３を介する経路で電流が逆流することはない。 In the second phase φ2, both diodes D1 and D3 are in a reverse bias state. Therefore, no current flows back through the path via diodes D1 and D3.

チャージポンプ２３では、クロック信号ＣＬＫのパルス駆動に同期して上記の第１フェイズφ１と第２フェイズφ２が交互に繰り返される。その結果、キャパシタＣ３の両端間から、定電圧ＶＲＥＦの２倍に相当する昇圧電圧ＶＣＰ（＝２ＶＲＥＦ）が出力される。 In the charge pump 23, the first phase φ1 and the second phase φ2 are alternately repeated in synchronization with the pulse drive of the clock signal CLK. As a result, a boosted voltage VCP (=2VREF) equivalent to twice the constant voltage VREF is output from both ends of the capacitor C3.

このように、チャージポンプ２３では、２段のディクソンチャージポンプトポロジーが採用されている。ただし、チャージポンプ２３の段数及びトポロジーは、何らこれに限定されるものではない。 In this way, the charge pump 23 employs a two-stage Dickson charge pump topology. However, the number of stages and topology of the charge pump 23 are not limited to this in any way.

ところで、先にも述べたように、キャパシタＣ２及びＣ３それぞれの両端間には、定電圧ＶＲＥＦの２倍に相当する電圧が印加される。例えば、定電圧ＶＲＥＦが３Ｖである場合には、キャパシタＣ２及びＣ３として、少なくとも６Ｖ耐圧素子（ダイオードＤ１～Ｄ３それぞれの順方向降下電圧Ｖｆを考慮した場合であれば５Ｖ耐圧素子）が必要となる。 As mentioned above, a voltage equivalent to twice the constant voltage VREF is applied across both ends of each of the capacitors C2 and C3. For example, if the constant voltage VREF is 3V, then capacitors C2 and C3 will need to be at least 6V withstand voltage elements (5V withstand voltage elements when the forward drop voltage Vf of each of the diodes D1 to D3 is taken into account).

図８は、先出のキャパシタＣ２及びＣ３として好適に用いられるキャパシタＣの一構成例を示す図である。 Figure 8 shows an example of the configuration of a capacitor C that is suitable for use as the aforementioned capacitors C2 and C3.

本構成例のキャパシタＣは、Ｎ型基板ｓｕｂをドレインとするＶＤＭＯＳＦＥＴ（縦型トランジスタの一種）のゲート・ボディ間容量に相当する。すなわち、ＶＤＭＯＳＦＥＴのゲートＧは、キャパシタＣの第１端（トッププレート）として機能する。また、ＶＤＭＯＳＦＥＴのボディＢ（＝高濃度Ｐ型半導体領域）は、キャパシタＣの第２端（ボトムプレート）として機能する。このように、ＶＤＭＯＳＦＥＴのゲート・ボディ間容量を利用することにより、比較的低コストで耐圧の高いキャパシタＣが得られる。 The capacitor C in this configuration example corresponds to the gate-body capacitance of a VDMOSFET (a type of vertical transistor) whose drain is the N-type substrate sub. That is, the gate G of the VDMOSFET functions as the first end (top plate) of the capacitor C. The body B (= high concentration P-type semiconductor region) of the VDMOSFET functions as the second end (bottom plate) of the capacitor C. In this way, by utilizing the gate-body capacitance of the VDMOSFET, a capacitor C with high withstand voltage can be obtained at relatively low cost.

また、本構成例のＶＤＭＯＳＦＥＴでは、一般的なＶＤＭＯＳＦＥＴと異なり、ソースＳとなる高濃度Ｎ型半導体領域が省略されている。このようなソースレスのＶＤＭＯＳＦＥＴでは、チャネルの形成が防止される。従って、一般的なＶＤＭＯＳＦＥＴよりも理論的なオン閾値電圧が高くなる。その結果、Ｎ型基板ｓｕｂとボディＢとのソフト短絡が防止され得る。なお、ソースレスのＶＤＭＯＳＦＥＴは、ソースＳが省略されている以外、一般的なＶＤＭＯＳＦＥＴと同様の製造プロセス（マスク処理）で形成され得る。 In addition, unlike a general VDMOSFET, the VDMOSFET of this configuration example omits the high concentration N-type semiconductor region that serves as the source S. In such a sourceless VDMOSFET, the formation of a channel is prevented. Therefore, the theoretical on-threshold voltage is higher than in a general VDMOSFET. As a result, a soft short circuit between the N-type substrate sub and the body B can be prevented. Note that the sourceless VDMOSFET can be formed using the same manufacturing process (mask processing) as a general VDMOSFET, except that the source S is omitted.

＜車両への適用＞
図９は、車両の外観を示す図である。本構成例の車両Ｘは、バッテリから電力供給を受けて動作する種々の電子機器を搭載している。 <Application to vehicles>
9 is a diagram showing the exterior of a vehicle X. The vehicle X of this configuration example is equipped with various electronic devices that operate by receiving power supply from a battery.

車両Ｘには、エンジン車のほか、電動車（ＢＥＶ［battery electric vehicle］、ＨＥＶ［hybrid electric vehicle］、ＰＨＥＶ／ＰＨＶ（plug-in hybrid electric vehicle／plug-in hybrid vehicle］、又は、ＦＣＥＶ／ＦＣＶ（fuel cell electric vehicle／fuel cell vehicle］などのｘＥＶ）も含まれる。 Vehicle X includes not only engine vehicles, but also electric vehicles (BEVs [battery electric vehicles], HEVs [hybrid electric vehicles], PHEVs/PHVs (plug-in hybrid electric vehicles/plug-in hybrid vehicles), and xEVs such as FCEVs/FCVs (fuel cell electric vehicles/fuel cell vehicles)).

なお、先に説明した半導体装置１は、車両Ｘに搭載される電子機器のいずれにも組み込むことが可能である。 The semiconductor device 1 described above can be incorporated into any of the electronic devices installed in the vehicle X.

＜総括＞
以下では、上記で説明した種々の実施形態について総括的に述べる。 <Summary>
The various embodiments described above will be generally described below.

本明細書中に開示されている半導体装置は、電源電圧の印加端と出力電圧の印加端との間に接続されて制御電圧により駆動されるように構成された出力トランジスタと、前記電源電圧よりも高い昇圧電圧を生成するように構成された昇圧回路と、前記昇圧電圧の印加端と前記制御電圧の印加端との間に接続された第１電流源と、前記制御電圧の印加端と前記出力電圧の印加端との間に接続された第２電流源と、前記昇圧電圧と前記出力電圧との間の中間電圧を生成するように構成された中間電圧生成回路と、前記第１電流源に掛かる印加電圧を前記昇圧電圧と前記中間電圧との差分電圧以下に制限するとともに前記第２電流源に掛かる印加電圧を前記中間電圧と前記出力電圧との差分電圧以下に制限するように構成された電圧クランプ回路と、を備える構成（第１の構成）とされている。 The semiconductor device disclosed in this specification is configured (first configuration) to include an output transistor connected between an application terminal of a power supply voltage and an application terminal of an output voltage and configured to be driven by a control voltage, a boost circuit configured to generate a boosted voltage higher than the power supply voltage, a first current source connected between the application terminal of the boosted voltage and the application terminal of the control voltage, a second current source connected between the application terminal of the control voltage and the application terminal of the output voltage, an intermediate voltage generation circuit configured to generate an intermediate voltage between the boosted voltage and the output voltage, and a voltage clamp circuit configured to limit the applied voltage applied to the first current source to less than the differential voltage between the boosted voltage and the intermediate voltage and to limit the applied voltage applied to the second current source to less than the differential voltage between the intermediate voltage and the output voltage.

なお、上記第１の構成による半導体装置において、前記第１電流源、前記第２電流源及び前記電圧クランプ回路をそれぞれ形成する素子の耐圧は、前記出力トランジスタのオン期間に印加される前記制御電圧と前記出力電圧の差分電圧よりも低い構成（第２の構成）としてもよい。 In addition, in the semiconductor device according to the first configuration, the withstand voltage of the elements forming the first current source, the second current source, and the voltage clamp circuit may be configured (second configuration) to be lower than the differential voltage between the control voltage and the output voltage applied during the on-period of the output transistor.

また、上記第１又は第２の構成による半導体装置において、前記中間電圧生成回路は、前記昇圧電圧の印加端と前記出力電圧の印加端との間に接続されて前記中間電圧を生成するように構成された抵抗分圧回路を含む構成（第３の構成）としてもよい。 In addition, in the semiconductor device according to the first or second configuration, the intermediate voltage generating circuit may be configured (third configuration) to include a resistive voltage divider circuit connected between the application terminal of the boosted voltage and the application terminal of the output voltage to generate the intermediate voltage.

また、上記第１～第３いずれかの構成による半導体装置において、前記電圧クランプ回路は、前記第１電流源と前記制御電圧の印加端との間に接続された第１トランジスタと、前記制御電圧の印加端と前記第２電流源との間に接続された第２トランジスタとを含み、前記第１トランジスタ及び前記第２トランジスタそれぞれの制御端には、前記中間電圧が印加されるように構成されている構成（第４の構成）としてもよい。 In addition, in the semiconductor device according to any one of the first to third configurations, the voltage clamp circuit may include a first transistor connected between the first current source and the application terminal of the control voltage, and a second transistor connected between the application terminal of the control voltage and the second current source, and the intermediate voltage may be applied to the control terminals of the first transistor and the second transistor (fourth configuration).

また、上記第４の構成による半導体装置において、前記第１電流源及び第２電流源は、所定の基準電流を生成するように構成された基準電流源と、前記基準電流に応じて第１電流を生成するように構成された第１カレントミラーと、前記基準電流に応じて第２電流を生成するように構成された第２カレントミラーとを含み、前記第１電流を前記第１電流源の出力とし、前記第２電流を前記第２電流源の出力とするように構成されている構成（第５の構成）としてもよい。 In addition, in the semiconductor device according to the fourth configuration, the first current source and the second current source may include a reference current source configured to generate a predetermined reference current, a first current mirror configured to generate a first current according to the reference current, and a second current mirror configured to generate a second current according to the reference current, and the first current is configured as the output of the first current source and the second current is configured as the output of the second current source (fifth configuration).

また、上記第５の構成による半導体装置において、前記電圧クランプ回路は、前記基準電流源と前記第１カレントミラーとの間に接続された第３トランジスタをさらに含み、前記第３トランジスタの制御端には、前記中間電圧が印加されるように構成されている構成（第６の構成）としてもよい。 In addition, in the semiconductor device according to the fifth configuration, the voltage clamp circuit may further include a third transistor connected between the reference current source and the first current mirror, and the intermediate voltage may be applied to the control terminal of the third transistor (sixth configuration).

また、上記第１～第６いずれかの構成による半導体装置において、前記昇圧回路は、キャパシタを駆動して前記昇圧電圧を生成するように構成されたチャージポンプを含む構成（第７の構成）としてもよい。 In addition, in a semiconductor device according to any one of the first to sixth configurations, the boost circuit may be configured to include a charge pump configured to drive a capacitor to generate the boosted voltage (seventh configuration).

また、上記第７の構成による半導体装置において、前記キャパシタは、縦型トランジスタのゲート・ボディ間容量を含む構成（第８の構成）としてもよい。 In addition, in the semiconductor device according to the seventh configuration, the capacitor may be configured to include a gate-to-body capacitance of a vertical transistor (eighth configuration).

また、本明細書中に開示されている電子機器は、上記第１～第８いずれかの構成による半導体装置と、前記半導体装置から電力供給を受けるように構成された負荷と、を備える構成（第９の構成）とされている。 The electronic device disclosed in this specification has a configuration (ninth configuration) including a semiconductor device having any one of the first to eighth configurations described above and a load configured to receive power from the semiconductor device.

また、本明細書中に開示されている車両は、上記第９の構成による電子機器を備える構成（第１０の構成）とされている。 The vehicle disclosed in this specification is also configured to include electronic equipment according to the ninth configuration (tenth configuration).

＜その他の変形例＞
なお、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって制限的なものではないと考えられるべきである。また、本開示の技術的範囲は、特許請求の範囲により規定されるものであって、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。 <Other Modifications>
In addition, various technical features disclosed in this specification can be modified in various ways without departing from the spirit of the technical creation, in addition to the above-mentioned embodiment. In other words, the above-mentioned embodiment should be considered to be illustrative and not restrictive in all respects. In addition, the technical scope of the present disclosure is defined by the claims, and should be understood to include all modifications that fall within the meaning and scope equivalent to the claims.

１半導体装置（ハイサイドスイッチＩＣ）
２直流電源
３負荷
９出力トランジスタ（ＮＭＯＳＦＥＴ）
１０コントローラ
１１ドレイン電極（電源電極）
１２ソース電極（出力電極）
１３入力電極
１４基準電圧電極
１５イネーブル電極
２０制御ロジック
２１駆動電圧生成回路
２１Ａ電流源
２１Ｂトランジスタ（ＰＭＯＳＦＥＴ）
２１Ｃツェナーダイオード
２１Ｄダイオード
２１Ｅ負電圧保護回路
２１Ｆカレントミラー回路
２２発振回路
２３チャージポンプ
２４ゲート制御回路
２４Ａ、２４Ｂ、２４Ｃトランジスタ（ＰＭＯＳＦＥＴ）
２４Ｄ、２４Ｅトランジスタ（ＮＭＯＳＦＥＴ）
２４Ｆ基準電流源
２４Ｇ、２４Ｈスイッチ
２４Ｘ第１電流源
２４Ｙ第２電流源
２５アクティブクランプ回路
２６入力回路
２６Ａ、２６Ｂシュミットトリガ
２７内部電源回路
２７Ａ電流源
２７Ｂカレントミラー回路
２７Ｃツェナーダイオード
２７Ｄダイオード
２８電源逆接続保護回路
２９センス電流生成回路
２９Ａ、２９Ｂセンストランジスタ
３０、３１低入力保護回路
３２温度保護回路
３３負荷オープン保護回路
３４電圧監視回路
３５過電流保護回路
３６クランプ回路
３７電流検出回路
４０中間電圧生成回路
４１、４２電圧源
４３、４４抵抗
４５キャパシタ
５０電圧クランプ回路
５１トランジスタ（ＰＭＯＳＦＥＴ）
５２、５３トランジスタ（ＮＭＯＳＦＥＴ）
Ａ電子機器
Ｃ、Ｃ１、Ｃ２、Ｃ３キャパシタ
Ｄ１、Ｄ２、Ｄ３ダイオード
ＩＮＶインバータ
Ｌインダクタンス成分
Ｒ抵抗成分
Ｘ車両 1. Semiconductor device (high side switch IC)
2 DC power supply 3 Load 9 Output transistor (NMOSFET)
10 Controller 11 Drain electrode (power supply electrode)
12 source electrode (output electrode)
13 Input electrode 14 Reference voltage electrode 15 Enable electrode 20 Control logic 21 Drive voltage generating circuit 21A Current source 21B Transistor (PMOSFET)
21C Zener diode 21D Diode 21E Negative voltage protection circuit 21F Current mirror circuit 22 Oscillation circuit 23 Charge pump 24 Gate control circuit 24A, 24B, 24C Transistor (PMOSFET)
24D, 24E Transistor (NMOSFET)
24F Reference current source 24G, 24H Switch 24X First current source 24Y Second current source 25 Active clamp circuit 26 Input circuit 26A, 26B Schmitt trigger 27 Internal power supply circuit 27A Current source 27B Current mirror circuit 27C Zener diode 27D Diode 28 Power supply reverse connection protection circuit 29 Sense current generation circuit 29A, 29B Sense transistor 30, 31 Low input protection circuit 32 Temperature protection circuit 33 Load open protection circuit 34 Voltage monitoring circuit 35 Overcurrent protection circuit 36 Clamp circuit 37 Current detection circuit 40 Intermediate voltage generation circuit 41, 42 Voltage source 43, 44 Resistor 45 Capacitor 50 Voltage clamp circuit 51 Transistor (PMOSFET)
52, 53 Transistor (NMOSFET)
A: Electronic device C, C1, C2, C3: Capacitor D1, D2, D3: Diode INV: Inverter L: Inductance component R: Resistance component X: Vehicle

Claims

an output transistor connected between an application terminal of a power supply voltage and an application terminal of an output voltage and configured to be driven by a control voltage;
a boost circuit configured to generate a boosted voltage higher than the power supply voltage;
a first current source connected between the boost voltage application terminal and the control voltage application terminal;
a second current source connected between the control voltage application terminal and the output voltage application terminal;
an intermediate voltage generating circuit configured to generate an intermediate voltage between the boosted voltage and the output voltage;
a voltage clamp circuit configured to limit an applied voltage to the first current source to a voltage equal to or lower than a differential voltage between the boosted voltage and the intermediate voltage, and to limit an applied voltage to the second current source to a voltage equal to or lower than a differential voltage between the intermediate voltage and the output voltage;
A semiconductor device comprising:

The semiconductor device according to claim 1, wherein the withstand voltage of the elements forming the first current source, the second current source, and the voltage clamp circuit is lower than the differential voltage between the control voltage and the output voltage applied during the on-period of the output transistor.

The semiconductor device according to claim 1, wherein the intermediate voltage generating circuit includes a resistive voltage divider circuit connected between the application terminal of the boosted voltage and the application terminal of the output voltage and configured to generate the intermediate voltage.

The semiconductor device according to claim 1, wherein the voltage clamp circuit includes a first transistor connected between the first current source and an application terminal of the control voltage, and a second transistor connected between the application terminal of the control voltage and the second current source, and the intermediate voltage is applied to the control terminals of the first transistor and the second transistor.

The semiconductor device according to claim 4, wherein the first current source and the second current source include a reference current source configured to generate a predetermined reference current, a first current mirror configured to generate a first current according to the reference current, and a second current mirror configured to generate a second current according to the reference current, and the first current is configured as an output of the first current source, and the second current is configured as an output of the second current source.

The semiconductor device according to claim 5, wherein the voltage clamp circuit further includes a third transistor connected between the reference current source and the first current mirror, and the intermediate voltage is applied to a control end of the third transistor.

The semiconductor device of claim 1, wherein the boost circuit includes a charge pump configured to drive a capacitor to generate the boosted voltage.

The semiconductor device according to claim 7, wherein the capacitor includes a gate-to-body capacitance of a vertical transistor.

A semiconductor device according to any one of claims 1 to 8,
A load configured to receive power from the semiconductor device;
An electronic device comprising:

A vehicle equipped with the electronic device according to claim 9.