JP2024044708A - 半導体記憶装置及びメモリシステム - Google Patents
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Abstract
【課題】デバッグポートを自動的に塞ぐことができるようにする。【解決手段】半導体記憶装置は、接続された装置に対して認証コードを含む認証情報通知を送信する認証情報通知部と、外部からの認証要求を受信する認証要求受信部と、認証要求に含まれる認証コードが、認証情報通知に含まれる認証コードに一致するか否かを判定する認証部と、二回目以降の起動時に、時間を計測するタイマと、認証部にて認証コードが一致すると判定された場合に、タイマを停止させるタイマ制御部と、外部との間でデバッグ用のデータを含む情報を送受する通信ポートと、通信ポートに繋がる通信経路を遮断するか否かを切り替える通信遮断部と、認証部にて認証コードが一致すると判定されなかった場合に、通信遮断部に通信経路を遮断させる遮断制御部と、を備える。【選択図】図1
Description
本発明の一実施形態は、半導体記憶装置及びメモリシステムに関する。
半導体記憶装置を出荷する前の性能評価の段階で、半導体記憶装置の機能検証を行う場合がある。半導体記憶装置には、デバッグポートが設けられていることがある。デバッグポートを介して、評価装置にて半導体記憶装置の機能検証を行うことができる。
半導体記憶装置の内部機能を第三者に解析されてしまうおそれがあるため、デバッグポートは、半導体記憶装置の出荷前に塞がれるべきである。
本発明の一実施形態の課題は、デバッグポートを自動的に塞ぐことが可能な半導体記憶装置及びメモリシステムを提供することである。
本発明の一実施形態によれば、接続された装置に対して認証コードを含む認証情報通知を送信する認証情報通知部と、外部からの認証要求を受信する認証要求受信部と、認証要求に含まれる認証コードが、認証情報通知に含まれる認証コードに一致するか否かを判定する認証部と、二回目以降の起動時に、時間を計測するタイマと、認証部にて認証コードが一致すると判定された場合に、タイマを停止させるタイマ制御部と、外部との間でデバッグ用のデータを含む情報を送受する通信ポートと、通信ポートに繋がる通信経路を遮断するか否かを切り替える通信遮断部と、認証部にて認証コードが一致すると判定されなかった場合に、通信遮断部に通信経路を遮断させる遮断制御部と、を備える、半導体記憶装置が提供される。
以下、図面を参照して、半導体記憶装置及びメモリシステムの実施形態について説明する。以下では、半導体記憶装置及びメモリシステムの主要な構成を中心に説明するが、半導体記憶装置及びメモリシステムには、図示又は説明されていない構成や機能が存在しうる。以下の説明は、図示又は説明されていない構成や機能を除外するものではない。
(第1の実施形態)
図1は、第1の実施形態に係るメモリシステム2の構成を示すブロック図である。第1の実施形態のメモリシステム2は、半導体記憶装置1とホスト装置3を備える。図1では、通信ポート16として、2つの通信ポート16を設ける例を示している。一方の通信ポート16はJTAGモジュールであり、他方の通信ポート16はUART(Universal Asynchronous Receiver/Transmitter)モジュールである。これらのモジュールは、通信ポート16の一例である。JTAGモジュールは、デバッグポートになりうる通信ポート16である。また、UARTモジュールも、デバッグポートとして使用可能である。
図1は、第1の実施形態に係るメモリシステム2の構成を示すブロック図である。第1の実施形態のメモリシステム2は、半導体記憶装置1とホスト装置3を備える。図1では、通信ポート16として、2つの通信ポート16を設ける例を示している。一方の通信ポート16はJTAGモジュールであり、他方の通信ポート16はUART(Universal Asynchronous Receiver/Transmitter)モジュールである。これらのモジュールは、通信ポート16の一例である。JTAGモジュールは、デバッグポートになりうる通信ポート16である。また、UARTモジュールも、デバッグポートとして使用可能である。
半導体記憶装置1は、例えば、NANDフラッシュメモリを内蔵するSSD(Solid State Drive)である。半導体記憶装置1は、NANDフラッシュメモリ以外の不揮発メモリ又は揮発メモリを備えていてもよい。
ホスト装置3は、例えば、PC(Personal Processor)、スマートフォン、タブレットなどの電子機器である。あるいは、ホスト装置3は、CPU(Central Processing Unit)でもよい。ホスト装置3は、半導体記憶装置1にデータを書き込む処理と、半導体記憶装置1からデータを読み出す処理を行う。本明細書では、半導体記憶装置1に対するデータの書込と読出しを総称してアクセスと呼ぶ。ホスト装置3は、初回起動時に、半導体記憶装置1からの認証情報通知を受信して、認証情報通知に含まれる半導体記憶装置1の認証コードをホスト装置3の内部に記憶しておく。
半導体記憶装置1は、認証情報通知部11と、認証要求受信部12と、認証部13と、タイマ14と、タイマ制御部15と、通信ポート16と、通信遮断部17と、遮断制御部18とを備えている。この他、半導体記憶装置1は、通信許可部19を備えていてもよい。また、図1の半導体記憶装置1は、起動情報記憶部20を備えていてもよい。認証情報通知部11と、認証要求受信部12と、認証部13と、タイマ14と、タイマ制御部15と、通信遮断部17と、遮断制御部18と、通信許可部19と、起動情報記憶部20とは、半導体記憶装置1の主要部である。本明細書では、半導体記憶装置1の主要部の総称をデバッグポート制御装置10と呼ぶことがある。また、半導体記憶装置1は、メモリチップ5と、メモリチップ5に対するアクセスを制御するコントローラ6とを備えている。
認証情報通知部11は、初回起動時に、接続された装置に対して認証コードを含む認証情報通知を送信する。初回起動時とは、半導体記憶装置1が初めて起動するときを指す。
認証要求受信部12は、外部からの認証要求を受信する。認証要求には、先に半導体記憶装置1から送られた認証コードが含まれている。認証要求は、例えば、コマンドの形式である。この場合、コマンドのパラメータに認証コードが含まれる。また、認証要求は、パケットの形式でもよい。この場合、パケットの中に認証コードが含まれる。
認証部13は、認証要求に含まれる認証コードが、認証情報通知に含まれる認証コードに一致するか否かを判定する。認証部13は、認証要求に含まれる認証コードが、認証情報通知に含まれる認証コードに一致する場合に限り、認証に成功したと判断する。すなわち、認証部13は、半導体記憶装置1が外部に送信した認証コードを、外部から受信した場合に限って、認証に成功したと判断する。
タイマ14は、半導体記憶装置1の二回目以降の起動時に、時間を計測する。タイマ14は、半導体記憶装置1が二回目以降に起動するたびに、時間を計測する。タイマ14は、計測した時間が予め定めた時間になるまで、時間を計測する。タイマ14が計測した時間が予め定めた時間になることは、タイムアップする又はタイマ14が満了すると呼ばれる。タイマ14がタイムアップするまでの時間は、ホスト装置3からの認証要求が半導体記憶装置1に届くまでの時間と、認証部13での認証処理に要する時間とを考慮に入れて決定される。ホスト装置3のなりすましを防止するために、タイムアップするまでの時間は、上述した二つの時間を考慮に入れて、必要最小限の長さに設定するのが望ましい。
タイマ制御部15は、認証部13にて認証コードが一致すると判定された場合に、タイマ14を停止させる。また、認証部13で認証コードの不一致が判定された場合、タイマ制御部15は、タイマ14の時間計測を停止させてもよい。
通信ポート16は、外部機器と半導体記憶装置1との間で、デバッグ用のデータを含めた各種情報の送受を行うポートである。通信ポート16は、複数存在する場合もある。複数の通信ポート16は、それぞれ独立して各種情報の送受を行ってもよい。あるいは、2以上の通信ポート16が同期しながら各種情報の送受を行ってもよい。外部機器は、ホスト装置3でもよいし、ホスト装置3以外の検査装置、又は評価装置などでもよい。デバッグ用に用いられる通信ポート16を、本明細書ではデバッグポートと呼ぶ。
通信遮断部17は、例えば、電子ヒューズである。通信遮断部17は、電気的に通信経路を遮断することができる。通信遮断部17がいったん通信経路を遮断すると、その後に通信経路を再接続することはできない。
遮断制御部18は、認証部13にて認証コードが一致すると判定されなかった場合に、通信遮断部17に通信経路を遮断させる。遮断制御部18は、通信遮断部17に対して、通信経路の遮断を指示する信号である遮断指示信号を送信する。通信遮断部17は、遮断指示信号を受信すると、電気的に通信経路を遮断する。
通信許可部19は、タイマ制御部15がタイマ14を停止させた後に、通信ポート16に通信を許可する。別の言い方をすると、通信許可部19は、認証部13が認証コードに一致すると判定するまでは少なくとも一部の通信ポート16を使用不可とする。これにより、タイマ14がタイムアップするまでの期間に、通信ポート16が不正使用されるおそれがなくなる。
起動情報記憶部20は、ホスト装置3に接続された半導体記憶装置1が初回起動時か否かを示す起動情報を記憶する。起動情報は、例えば、ソフトウェアで生成されるフラグである。起動情報は、半導体記憶装置1の不揮発記憶領域に記憶される。
メモリチップ5は、例えばNANDフラッシュメモリを内蔵するチップである。上述した認証情報通知部11、認証要求受信部12、認証部13、タイマ14、タイマ制御部15、通信ポート16、通信遮断部17、及び遮断制御部18等を含むデバッグポート制御装置10は、コントローラ6とは別個に設けてもよいし、コントローラ6に内蔵してもよい。
コントローラ6は、ホスト装置3からの指示に従ってメモリチップ5に対するアクセスを行うチップである。コントローラ6は、SoC(System on Chip)で構成可能である。また、コントローラ6は、デバッグポート制御装置10の動作を制御してもよい。
第1の実施形態のホスト装置3は、認証コード記憶部21と、認証要求送信部22とを備えている。
認証コード記憶部21は、受信した認証情報通知に含まれる認証コードを記憶する。ホスト装置3が複数の半導体記憶装置1に接続される場合には、認証コード記憶部21は、各半導体記憶装置1に対応づけて、認証コードを記憶する。
認証要求送信部22は、接続された半導体記憶装置1に対して、認証コード記憶部21から読み出した認証コードを含む認証要求を送信する。
図2は、コントローラ6の内部をより具体化した第1の実施形態に係るメモリシステム2のブロック図である。
半導体記憶装置1は、ホストバス38を介して、ホスト装置3と接続する。
半導体記憶装置1のコントローラ6は、ホストインタフェース回路(ホスト I/F)31、内蔵メモリ(RAM)32、プロセッサ(CPU)33、バッファメモリ34、NANDインタフェース回路(NAND I/F)35、及びECC(Error Checking and Correcting)回路36を有する。
コントローラ6の内部の各部31~36は、共通のバス37に接続されている。バス37には、デバッグポート制御装置10と通信ポート16も接続されている。また、コントローラ6は、NANDバス39を介して、メモリチップ5と接続する。
図3は、第1実施形態に係るホスト装置3の処理動作を示すフローチャートである。ホスト装置3は、接続された半導体記憶装置1が起動されるたびに図3の処理を行う。
半導体記憶装置1が起動されると(START)、ホスト装置3は、半導体記憶装置1が初回起動か否かを判定する(S1)。
S1で半導体記憶装置1が初回起動である場合(S1 YES)、ホスト装置3は、半導体記憶装置1から認証情報通知を受信する(S2)。
認証情報通知を受信すると、ホスト装置3は、認証情報通知に含まれる半導体記憶装置1の認証コードを認証コード記憶部21に記憶する(S3)。すでに認証コード記憶部21に別の半導体記憶装置1の認証コードが記憶されている場合、ホスト装置3は、認証コードを上書きする。あるいは、ホスト装置3は、、個々の半導体記憶装置1に対応づけて、認証コード記憶部21に認証コードを記憶させる。S3の処理が終了した場合、ホスト装置3は、図3のフローチャートの処理を終了する(END)。
S1で半導体記憶装置1が初回起動でない場合(S1 NO)、ホスト装置3は、認証コード記憶部21に認証コードが記憶されているか否かを判定する(S4)。
S4で認証コード記憶部21に認証コードが記憶されている場合(S4 YES)、ホスト装置3は、認証コードを読み出して、接続されている半導体記憶装置1に対して認証要求を送信する(S5)。ホスト装置3に複数の半導体記憶装置1が接続されている場合には、ホスト装置3は、個々の半導体記憶装置1の認証コードを読み出して、その認証コードの半導体記憶装置1に対して認証要求を送信する。
S5の処理が終了した場合、ホスト装置3は、図3のフローチャートの処理を終了する(END)。
S4で認証コード記憶部21に認証コードが記憶されていない場合(S4 NO)、ホスト装置3は、図3のフローチャートの処理を終了する(END)。
図4は、第1の実施形態に係る半導体記憶装置の処理動作を示すフローチャートである。図4は、半導体記憶装置1の初回起動時の処理動作を示す。
半導体記憶装置1の初回起動時(START)には、半導体記憶装置1は、ホスト装置3に認証情報通知を送信する(S11)。認証情報通知には、半導体記憶装置1の認証コードが含まれている。認証コードは、個々の半導体装置に固有の情報であり、認証処理に用いられる。S11の処理が終了すると、図4の処理が終了するようにしているが(END)、認証情報通知を受信したホスト装置3は、認証情報通知を受信したことを示す受領応答を半導体記憶装置1に送信してもよい。例えば、半導体記憶装置1は、起動情報記憶部20に記憶されている起動情報に基づいて、初回起動時であることが確認されたときに、ホスト装置3に認証情報通知委を送信する。
図5は、第1の実施形態に係る半導体記憶装置の二回目以降の起動時の処理動作を示す図である。
半導体記憶装置1の二回目以降の起動時には(START)、半導体記憶装置1は、タイマ14を起動する(S21)。これにより、タイマ14は、時間を計測する。例えば、半導体記憶装置1は、起動情報記憶部20に記憶されている起動情報に基づいて二回目以降の起動であることが確認されたときに、タイマ14を起動して時間を計測する。
次に、半導体記憶装置1は、接続されているホスト装置3から認証要求を受信したか否かを判定する(S22)。
S22で認証要求を受信していない場合(S22 NO)、半導体記憶装置1は、タイマ14がタイムアップしたか否か、すなわちタイマ14が満了したか否かを判定する(S23)。
タイマ14がタイムアップしていない場合(S23 NO)、半導体記憶装置1は、S22の処理を再度行う。
S22で認証情報を受信した場合(S22 YES)、半導体記憶装置1は、認証要求に含まれる認証コードが、図4のS11でホスト装置3に送信した認証情報通知に含まれる認証コードに一致するか否かを判定する(S24)。
S24で認証情報通知に含まれる認証コードに一致する場合(S24 YES)、半導体記憶装置1は、タイマ14を停止する(S25)。この場合、デバッグポート制御装置10は、通信ポート16を塞ぐ処理を行わない。
S23でタイマ14がタイムアップした場合(S23 YES)、又はS24で認証情報通知に含まれる認証コードに一致しない場合(S24 NO)、デバッグポート制御装置10の遮断制御部18は、通信遮断部17に対して指示信号を送る。通信遮断部17は、電子ヒューズをカットして、通信ポート16の通信経路を遮断する(S26)。
このように、第1の実施形態では、半導体記憶装置1が起動するたびに、ホスト装置3は、半導体記憶装置1に認証要求を送信する。半導体記憶装置1は、認証処理を実行し、認証コードに一致しなければ、その時点でデバッグ用の通信ポート16を塞ぐ。これにより、仮に通信ポート16を塞いでいない半導体記憶装置1が出荷されたとしても、半導体記憶装置1が起動したときに認証コードが一致しないことから、半導体記憶装置1は、デバッグ用の通信ポート16を塞ぐことができる。よって、意図せずに塞がれなかった通信ポート16を用いて、第三者が半導体記憶装置1の内部を解析するおそれがなくなる。
本実施形態に係る半導体記憶装置1は、デバッグに用いることが可能な通信ポート16が塞がれないまま出荷されても、出荷後に自動化処理により通信ポート16を塞ぐことができる点で非常に有益である。
(第2の実施形態)
第2の実施形態は、通信ポート16をより具体化することを特徴とする。
第2の実施形態は、通信ポート16をより具体化することを特徴とする。
図6は、第2の実施形態に係るメモリシステム2aの構成を示すブロック図である。図6では、図1と共通する構成部分には同一の符号を付している。
第2の実施形態の半導体記憶装置1は、3つの通信ポート16を有する。これら3つの通信ポート16は、JTAGモジュール16aと、UARTモジュール16bと、SM(System Management)バス16cである。
第2の実施形態では、認証要求をUARTモジュール16b又はSMバス16cが受信する。
また、本実施形態に係る半導体記憶装置1は、認証部13が認証コードに一致すると判定するまでは、JTAGモジュール16aを使用不可にする。JTAGモジュール16aを使用不可にする理由は、JTAGモジュール16aは、半導体記憶装置1の内部解析を目的とした通信ポート16であり、認証コードに一致する前に使用可能な状態にしておくと、JTAGモジュール16aが悪用されるおそれがあるためである。JTAGモジュール16aを使用不可にするには、例えば、第2の実施形態の通信許可部19は、認証部13が認証コードに一致すると判定した後にJTAGモジュール16aに電源電圧を供給すればよい。このように、UARTモジュール16b又はSMバス16cは、認証情報通知部11からホスト装置3への認証情報通知の送信と、ホスト装置3からの認証情報の受信とに用いられる第1通信ポートとして機能する。また、JTAGモジュール16aは、認証部13にて認証コードが一致すると判定されるまでは使用不可に設定され、認証部13にて認証コードが一致すると判定されると通信許可部19にて通信が許可される第2通信ポートとして機能する。
また、第2の実施形態のタイマ14は、コントローラ6の動作とは独立して時間計測を行う。これにより、コントローラ6がタイマ14を制御できなくなり、仮にコントローラ6が外部から操作されたとしても、タイマ14を制御することはできない。よって、タイマ14がタイムアップした時点で、半導体記憶装置1は、通信ポート16を塞ぐことができる。
このように、第2の実施形態に係る半導体記憶装置1は、ホスト装置3からの認証要求を、内部解析には用いられる可能性の低いUARTモジュール16b又はSMバス16cで受信する。第2の実施形態に係る半導体記憶装置1は、内部解析に用いられる可能性のあるJTAGモジュール16aを、認証部13が認証コードに一致したと判定した場合に限り、使用可能とする。これにより、JTAGモジュール16aは、認証部13の認証処理が完了する前には使用されなくなり、認証部13の認証処理が完了する前に半導体記憶装置1の内部を第三者に解析されるおそれが低くなる。
また、コントローラ6の動作とは独立してタイマ14が時間計測を行うため、コントローラ6がハッキングされたとしても、タイマ14がタイムアップすると、半導体記憶装置1は、通信ポート16を塞ぐことができる。
(第3の実施形態)
第3の実施形態に係るデバッグポート制御装置10は、既存の半導体記憶装置1のSoCとは別個に、基板に実装されることを特徴とする。その際、第1の実施形態のデバッグポート制御装置10を含む新たなSoCが作製されて基板に実装されてもよい。あるいは、デバッグポート制御装置10を構成する認証情報通知部11、認証要求受信部12、認証部13、タイマ14、タイマ制御部15、通信遮断部17、及び遮断制御部18等がディスクリート部品として基板に実装されてもよい。
第3の実施形態に係るデバッグポート制御装置10は、既存の半導体記憶装置1のSoCとは別個に、基板に実装されることを特徴とする。その際、第1の実施形態のデバッグポート制御装置10を含む新たなSoCが作製されて基板に実装されてもよい。あるいは、デバッグポート制御装置10を構成する認証情報通知部11、認証要求受信部12、認証部13、タイマ14、タイマ制御部15、通信遮断部17、及び遮断制御部18等がディスクリート部品として基板に実装されてもよい。
図7は、第3の実施形態に係るメモリシステム2cの構成を示すブロック図である。第3の実施形態のメモリシステム2cは、メモリチップ5と、コントローラ6用のSoC41とは別個にデバッグポート制御装置10を内蔵するSoC42を備える。メモリチップ5、SoC41、及びSoC42は、同一又は異なる基板43に実装される。
第3の実施形態に係る半導体記憶装置1は、既存のメモリチップ5及びコントローラ6用のSoC41をそのまま流用できる。第3の実施形態では、新たにデバッグ制御装置10を内蔵するSoC42を新たに作製するか、あるいはデバッグ制御装置10用のディスクリート部品を用意する必要があるが、ハードウェアの変更が少なくて済み、安価にメモリシステム2aを構築できる。
[付記]
[項目1]
初回起動時に、接続された装置に対して認証コードを含む認証情報通知を送信する認証情報通知部と、
外部からの認証要求を受信する認証要求受信部と、
前記認証要求に含まれる前記認証コードが、前記認証情報通知に含まれる前記認証コードに一致するか否かを判定する認証部と、
二回目以降の起動時に、時間を計測するタイマと、
前記認証部にて前記認証コードが一致すると判定された場合に、前記タイマを停止させるタイマ制御部と、
外部との間でデバッグ用のデータを含む情報を送受する通信ポートと、
前記通信ポートに繋がる通信経路を遮断するか否かを切り替える通信遮断部と、
前記認証部にて前記認証コードが一致すると判定されなかった場合に、前記通信遮断部に前記通信経路を遮断させる遮断制御部と、を備える、半導体記憶装置。
[項目2]
前記通信ポートは、前記認証部にて前記認証コードが一致すると判定されるまでは、使用不可に設定される、項目1に記載の半導体記憶装置。
[項目3]
前記タイマ制御部が前記タイマを停止させた後に、デバッグに使用可能な前記通信ポートに通信を許可する通信許可部を備える、項目1又は2に記載の半導体記憶装置。
[項目4]
前記通信ポートは、少なくとも第1通信ポート及び第2通信ポートを有し、
前記第1通信ポートは、前記認証情報通知部から前記接続された装置への前記認証情報通知の送信と、前記接続された装置からの前記認証要求の受信とに用いられ、
前記第2通信ポートは、前記認証部にて前記認証コードが一致すると判定されるまでは使用不可に設定され、前記認証部にて前記認証コードが一致すると判定されると前記通信許可部にて通信が許可される、項目3に記載の半導体記憶装置。
[項目5]
前記第2通信ポートは、前記通信許可部にて通信が許可された後にデバッグに使用可能とされる、項目4に記載の半導体記憶装置。
[項目6]
前記第1通信ポートは、UART(Universal Asynchronous Receiver/Transmitter)用のポート又はSM(System Management)バス用のポートであり、
前記第2通信ポートは、JTAG用のポートである、項目4又は5に記載の半導体記憶装置。
[項目7]
初回起動か否かを示す起動情報を記憶する起動情報記憶部を備え、
前記認証情報通知部は、前記起動情報に基づいて初回起動であることが確認されたときに、前記接続された装置に対して前記認証情報通知を送信し、
前記タイマ制御部は、前記起動情報に基づいて二回目以降の起動であることが確認されたときに、前記タイマで時間を計測する、項目1乃至6のいずれか一項に記載の半導体記憶装置。
[項目8]
前記接続された装置により読み書きされるデータを記憶するメモリチップと、
前記メモリチップにデータを記憶する制御を行うコントローラと、を備え、
前記タイマは、前記コントローラの動作とは独立して時間計測を行う、項目1乃至7のいずれか一項に記載の半導体記憶装置。
[項目9]
前記接続された装置により読み書きされるデータを記憶するメモリチップと、
前記メモリチップにデータを記憶する制御を行うコントローラと、を備え、
前記認証情報通知部、前記タイマ、前記認証要求受信部、前記通信遮断部、前記認証部、前記タイマ制御部、及び前記遮断制御部は、前記コントローラを内蔵する第1半導体チップとは別個に設けられる、項目1乃至7のいずれか一項に記載の半導体記憶装置。
[項目10]
前記認証情報通知部、前記タイマ、前記認証要求受信部、前記通信遮断部、前記認証部、前記タイマ制御部、及び前記遮断制御部は、前記第1半導体チップと同じ又は異なる基板に実装される、項目9に記載の半導体記憶装置。
[項目11]
前記認証情報通知部、前記タイマ、前記認証要求受信部、前記通信遮断部、前記認証部、前記タイマ制御部、及び前記遮断制御部を内蔵する第2半導体チップを備え、
前記第2半導体チップは、前記第1半導体チップと同じ又は異なる基板に実装される、項目10に記載の半導体記憶装置。
[項目12]
前記通信遮断部は、前記遮断制御部からの信号により前記通信経路を遮断させる電子ヒューズである、項目1乃至11のいずれか一項に記載の半導体記憶装置。
[項目13]
半導体記憶装置と、
前記半導体記憶装置に接続された装置と、を備えるメモリシステムにおいて、
前記半導体記憶装置は、
初回起動時に、接続された装置に対して認証コードを含む認証情報通知を送信する認証情報通知部と、
外部からの認証要求を受信する認証要求受信部と、
前記認証要求に含まれる前記認証コードが、前記認証情報通知に含まれる前記認証コードに一致するか否かを判定する認証部と、
二回目以降の起動時に、時間を計測するタイマと、
前記認証部にて前記認証コードが一致すると判定された場合に、前記タイマを停止させるタイマ制御部と、
外部との間でデバッグ用のデータを含む情報を送受する通信ポートと、
前記通信ポートに繋がる通信経路を遮断するか否かを切り替える通信遮断部と、
前記認証部にて前記認証コードが一致すると判定されなかった場合に、前記通信遮断部に前記通信経路を遮断させる遮断制御部と、を有し、
前記接続された装置は、
前記半導体記憶装置から送信された前記認証情報通知に含まれる前記認証コードを記憶する認証コード記憶部と、
接続された前記半導体記憶装置に対して、前記認証コード記憶部から読み出した前記認証コードを含む前記認証要求を送信する認証要求送信部を備える、メモリシステム。
[項目14]
前記接続された装置は、前記半導体記憶装置が二回目以降に起動するたびに、前記半導体記憶装置に対して、前記認証コードを含む前記認証要求を送信する、項目13に記載のメモリシステム。
[項目1]
初回起動時に、接続された装置に対して認証コードを含む認証情報通知を送信する認証情報通知部と、
外部からの認証要求を受信する認証要求受信部と、
前記認証要求に含まれる前記認証コードが、前記認証情報通知に含まれる前記認証コードに一致するか否かを判定する認証部と、
二回目以降の起動時に、時間を計測するタイマと、
前記認証部にて前記認証コードが一致すると判定された場合に、前記タイマを停止させるタイマ制御部と、
外部との間でデバッグ用のデータを含む情報を送受する通信ポートと、
前記通信ポートに繋がる通信経路を遮断するか否かを切り替える通信遮断部と、
前記認証部にて前記認証コードが一致すると判定されなかった場合に、前記通信遮断部に前記通信経路を遮断させる遮断制御部と、を備える、半導体記憶装置。
[項目2]
前記通信ポートは、前記認証部にて前記認証コードが一致すると判定されるまでは、使用不可に設定される、項目1に記載の半導体記憶装置。
[項目3]
前記タイマ制御部が前記タイマを停止させた後に、デバッグに使用可能な前記通信ポートに通信を許可する通信許可部を備える、項目1又は2に記載の半導体記憶装置。
[項目4]
前記通信ポートは、少なくとも第1通信ポート及び第2通信ポートを有し、
前記第1通信ポートは、前記認証情報通知部から前記接続された装置への前記認証情報通知の送信と、前記接続された装置からの前記認証要求の受信とに用いられ、
前記第2通信ポートは、前記認証部にて前記認証コードが一致すると判定されるまでは使用不可に設定され、前記認証部にて前記認証コードが一致すると判定されると前記通信許可部にて通信が許可される、項目3に記載の半導体記憶装置。
[項目5]
前記第2通信ポートは、前記通信許可部にて通信が許可された後にデバッグに使用可能とされる、項目4に記載の半導体記憶装置。
[項目6]
前記第1通信ポートは、UART(Universal Asynchronous Receiver/Transmitter)用のポート又はSM(System Management)バス用のポートであり、
前記第2通信ポートは、JTAG用のポートである、項目4又は5に記載の半導体記憶装置。
[項目7]
初回起動か否かを示す起動情報を記憶する起動情報記憶部を備え、
前記認証情報通知部は、前記起動情報に基づいて初回起動であることが確認されたときに、前記接続された装置に対して前記認証情報通知を送信し、
前記タイマ制御部は、前記起動情報に基づいて二回目以降の起動であることが確認されたときに、前記タイマで時間を計測する、項目1乃至6のいずれか一項に記載の半導体記憶装置。
[項目8]
前記接続された装置により読み書きされるデータを記憶するメモリチップと、
前記メモリチップにデータを記憶する制御を行うコントローラと、を備え、
前記タイマは、前記コントローラの動作とは独立して時間計測を行う、項目1乃至7のいずれか一項に記載の半導体記憶装置。
[項目9]
前記接続された装置により読み書きされるデータを記憶するメモリチップと、
前記メモリチップにデータを記憶する制御を行うコントローラと、を備え、
前記認証情報通知部、前記タイマ、前記認証要求受信部、前記通信遮断部、前記認証部、前記タイマ制御部、及び前記遮断制御部は、前記コントローラを内蔵する第1半導体チップとは別個に設けられる、項目1乃至7のいずれか一項に記載の半導体記憶装置。
[項目10]
前記認証情報通知部、前記タイマ、前記認証要求受信部、前記通信遮断部、前記認証部、前記タイマ制御部、及び前記遮断制御部は、前記第1半導体チップと同じ又は異なる基板に実装される、項目9に記載の半導体記憶装置。
[項目11]
前記認証情報通知部、前記タイマ、前記認証要求受信部、前記通信遮断部、前記認証部、前記タイマ制御部、及び前記遮断制御部を内蔵する第2半導体チップを備え、
前記第2半導体チップは、前記第1半導体チップと同じ又は異なる基板に実装される、項目10に記載の半導体記憶装置。
[項目12]
前記通信遮断部は、前記遮断制御部からの信号により前記通信経路を遮断させる電子ヒューズである、項目1乃至11のいずれか一項に記載の半導体記憶装置。
[項目13]
半導体記憶装置と、
前記半導体記憶装置に接続された装置と、を備えるメモリシステムにおいて、
前記半導体記憶装置は、
初回起動時に、接続された装置に対して認証コードを含む認証情報通知を送信する認証情報通知部と、
外部からの認証要求を受信する認証要求受信部と、
前記認証要求に含まれる前記認証コードが、前記認証情報通知に含まれる前記認証コードに一致するか否かを判定する認証部と、
二回目以降の起動時に、時間を計測するタイマと、
前記認証部にて前記認証コードが一致すると判定された場合に、前記タイマを停止させるタイマ制御部と、
外部との間でデバッグ用のデータを含む情報を送受する通信ポートと、
前記通信ポートに繋がる通信経路を遮断するか否かを切り替える通信遮断部と、
前記認証部にて前記認証コードが一致すると判定されなかった場合に、前記通信遮断部に前記通信経路を遮断させる遮断制御部と、を有し、
前記接続された装置は、
前記半導体記憶装置から送信された前記認証情報通知に含まれる前記認証コードを記憶する認証コード記憶部と、
接続された前記半導体記憶装置に対して、前記認証コード記憶部から読み出した前記認証コードを含む前記認証要求を送信する認証要求送信部を備える、メモリシステム。
[項目14]
前記接続された装置は、前記半導体記憶装置が二回目以降に起動するたびに、前記半導体記憶装置に対して、前記認証コードを含む前記認証要求を送信する、項目13に記載のメモリシステム。
実施形態は例示であり、発明の範囲はそれらに限定されない。
1 半導体記憶装置、
2、2a、2b、2c メモリシステム、
3 ホスト装置、
5 メモリチップ、
6 コントローラ、
10 デバッグポート制御装置、
11 認証情報通知部、
12 認証要求受信部、
13 認証部、
14 タイマ、
15 タイマ制御部、
16 通信ポート、
16a JTAGモジュール、
16b UARTモジュール、
16c SMバス、
17 通信遮断部、
18 遮断制御部、
19 通信許可部、
20 起動情報記憶部、
21 認証コード記憶部、
22 認証要求送信部、
31 ホストインタフェース回路、
32 内蔵メモリ(RAM)、
33 プロセッサ(CPU)、
34 バッファメモリ、
35 NAND I/F、
36 ECC回路、
37 バス、
38 ホストバス、
39 NANDバス、
43 基板
2、2a、2b、2c メモリシステム、
3 ホスト装置、
5 メモリチップ、
6 コントローラ、
10 デバッグポート制御装置、
11 認証情報通知部、
12 認証要求受信部、
13 認証部、
14 タイマ、
15 タイマ制御部、
16 通信ポート、
16a JTAGモジュール、
16b UARTモジュール、
16c SMバス、
17 通信遮断部、
18 遮断制御部、
19 通信許可部、
20 起動情報記憶部、
21 認証コード記憶部、
22 認証要求送信部、
31 ホストインタフェース回路、
32 内蔵メモリ(RAM)、
33 プロセッサ(CPU)、
34 バッファメモリ、
35 NAND I/F、
36 ECC回路、
37 バス、
38 ホストバス、
39 NANDバス、
43 基板
Claims (14)
- 初回起動時に、接続された装置に対して認証コードを含む認証情報通知を送信する認証情報通知部と、
外部からの認証要求を受信する認証要求受信部と、
前記認証要求に含まれる前記認証コードが、前記認証情報通知に含まれる前記認証コードに一致するか否かを判定する認証部と、
二回目以降の起動時に、時間を計測するタイマと、
前記認証部にて前記認証コードが一致すると判定された場合に、前記タイマを停止させるタイマ制御部と、
外部との間でデバッグ用のデータを含む情報を送受する通信ポートと、
前記通信ポートに繋がる通信経路を遮断するか否かを切り替える通信遮断部と、
前記認証部にて前記認証コードが一致すると判定されなかった場合に、前記通信遮断部に前記通信経路を遮断させる遮断制御部と、を備える、半導体記憶装置。 - 前記通信ポートは、前記認証部にて前記認証コードが一致すると判定されるまでは、使用不可に設定される、請求項1に記載の半導体記憶装置。
- 前記タイマ制御部が前記タイマを停止させた後に、デバッグに使用可能な前記通信ポートに通信を許可する通信許可部を備える、請求項1に記載の半導体記憶装置。
- 前記通信ポートは、少なくとも第1通信ポート及び第2通信ポートを有し、
前記第1通信ポートは、前記認証情報通知部から前記接続された装置への前記認証情報通知の送信と、前記接続された装置からの前記認証要求の受信とに用いられ、
前記第2通信ポートは、前記認証部にて前記認証コードが一致すると判定されるまでは使用不可に設定され、前記認証部にて前記認証コードが一致すると判定されると前記通信許可部にて通信が許可される、請求項3に記載の半導体記憶装置。 - 前記第2通信ポートは、前記通信許可部にて通信が許可された後にデバッグに使用可能とされる、請求項4に記載の半導体記憶装置。
- 前記第1通信ポートは、UART(Universal Asynchronous Receiver/Transmitter)用のポート又はSM(System Management)バス用のポートであり、
前記第2通信ポートは、JTAG用のポートである、請求項4に記載の半導体記憶装置。 - 初回起動か否かを示す起動情報を記憶する起動情報記憶部を備え、
前記認証情報通知部は、前記起動情報に基づいて初回起動であることが確認されたときに、前記接続された装置に対して前記認証情報通知を送信し、
前記タイマ制御部は、前記起動情報に基づいて二回目以降の起動であることが確認されたときに、前記タイマで時間を計測する、請求項1に記載の半導体記憶装置。 - 前記接続された装置により読み書きされるデータを記憶するメモリチップと、
前記メモリチップにデータを記憶する制御を行うコントローラと、を備え、
前記タイマは、前記コントローラの動作とは独立して時間計測を行う、請求項1に記載の半導体記憶装置。 - 前記接続された装置により読み書きされるデータを記憶するメモリチップと、
前記メモリチップにデータを記憶する制御を行うコントローラと、を備え、
前記認証情報通知部、前記タイマ、前記認証要求受信部、前記通信遮断部、前記認証部、前記タイマ制御部、及び前記遮断制御部は、前記コントローラを内蔵する第1半導体チップとは別個に設けられる、請求項1に記載の半導体記憶装置。 - 前記認証情報通知部、前記タイマ、前記認証要求受信部、前記通信遮断部、前記認証部、前記タイマ制御部、及び前記遮断制御部は、前記第1半導体チップと同じ又は異なる基板に実装される、請求項9に記載の半導体記憶装置。
- 前記認証情報通知部、前記タイマ、前記認証要求受信部、前記通信遮断部、前記認証部、前記タイマ制御部、及び前記遮断制御部を内蔵する第2半導体チップを備え、
前記第2半導体チップは、前記第1半導体チップと同じ又は異なる基板に実装される、請求項10に記載の半導体記憶装置。 - 前記通信遮断部は、前記遮断制御部からの信号により前記通信経路を遮断させる電子ヒューズである、請求項1に記載の半導体記憶装置。
- 半導体記憶装置と、
前記半導体記憶装置に接続された装置と、を備えるメモリシステムにおいて、
前記半導体記憶装置は、
初回起動時に、接続された装置に対して認証コードを含む認証情報通知を送信する認証情報通知部と、
外部からの認証要求を受信する認証要求受信部と、
前記認証要求に含まれる前記認証コードが、前記認証情報通知に含まれる前記認証コードに一致するか否かを判定する認証部と、
二回目以降の起動時に、時間を計測するタイマと、
前記認証部にて前記認証コードが一致すると判定された場合に、前記タイマを停止させるタイマ制御部と、
外部との間でデバッグ用のデータを含む情報を送受する通信ポートと、
前記通信ポートに繋がる通信経路を遮断するか否かを切り替える通信遮断部と、
前記認証部にて前記認証コードが一致すると判定されなかった場合に、前記通信遮断部に前記通信経路を遮断させる遮断制御部と、を有し、
前記接続された装置は、
前記半導体記憶装置から送信された前記認証情報通知に含まれる前記認証コードを記憶する認証コード記憶部と、
接続された前記半導体記憶装置に対して、前記認証コード記憶部から読み出した前記認証コードを含む前記認証要求を送信する認証要求送信部を備える、メモリシステム。 - 前記接続された装置は、前記半導体記憶装置が二回目以降に起動するたびに、前記半導体記憶装置に対して、前記認証コードを含む前記認証要求を送信する、請求項13に記載のメモリシステム。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2022150413A JP2024044708A (ja) | 2022-09-21 | 2022-09-21 | 半導体記憶装置及びメモリシステム |
CN202311058645.6A CN117742574A (zh) | 2022-09-21 | 2023-08-22 | 存储装置、存储器系统及存储装置的控制方法 |
US18/463,730 US20240094286A1 (en) | 2022-09-21 | 2023-09-08 | Memory, memory system and method of controlling storage device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2022150413A JP2024044708A (ja) | 2022-09-21 | 2022-09-21 | 半導体記憶装置及びメモリシステム |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2024044708A true JP2024044708A (ja) | 2024-04-02 |
Family
ID=90244630
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2022150413A Pending JP2024044708A (ja) | 2022-09-21 | 2022-09-21 | 半導体記憶装置及びメモリシステム |
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JP (1) | JP2024044708A (ja) |
CN (1) | CN117742574A (ja) |
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2022
- 2022-09-21 JP JP2022150413A patent/JP2024044708A/ja active Pending
-
2023
- 2023-08-22 CN CN202311058645.6A patent/CN117742574A/zh active Pending
- 2023-09-08 US US18/463,730 patent/US20240094286A1/en active Pending
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CN117742574A (zh) | 2024-03-22 |
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