JP2024021842A - display device - Google Patents

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Abstract

【課題】 表示品位を向上させることが可能な表示装置を提供する。【解決手段】 表示装置は、複数の画素を備え、複数の画素の各々は、TFTと、TFTを遮光する遮光層とを含む。TFTは、基板上に設けられたゲート電極と、ゲート電極上に設けられたゲート絶縁膜と、ゲート絶縁膜上に設けられた半導体層と、半導体層上に設けられたソース電極及びドレイン電極とを含む。ゲート電極は、走査線に接続される。ソース電極は、画素電極に接続される。ドレイン電極は、信号線に接続される。遮光層の幅は、前記半導体層の幅より広い。ソース電極は、半導体層の1つの角を覆うように構成される。ドレイン電極は、半導体層の1つの角を覆うように構成される。【選択図】 図3An object of the present invention is to provide a display device that can improve display quality. SOLUTION: A display device includes a plurality of pixels, and each of the plurality of pixels includes a TFT and a light shielding layer that shields the TFT from light. A TFT has a gate electrode provided on a substrate, a gate insulating film provided on the gate electrode, a semiconductor layer provided on the gate insulating film, and a source electrode and a drain electrode provided on the semiconductor layer. including. The gate electrode is connected to the scanning line. The source electrode is connected to the pixel electrode. The drain electrode is connected to the signal line. The width of the light shielding layer is wider than the width of the semiconductor layer. The source electrode is configured to cover one corner of the semiconductor layer. The drain electrode is configured to cover one corner of the semiconductor layer. [Selection diagram] Figure 3

Description

本発明は、表示装置に関する。 The present invention relates to a display device.

アクティブマトリックス方式の液晶表示装置は、スイッチング素子に薄膜トランジスタ(TFT)を用いている。TFTは、基板上に設けられたゲート電極と、ゲート電極上に設けられたゲート絶縁膜と、ゲート絶縁膜上に設けられた半導体層と、半導体層上に部分的に設けられたソース電極及びドレイン電極とを有する。ゲート電極は、走査線に接続され、ソース電極は、画素電極に接続され、ドレイン電極は、信号線に接続される。 Active matrix liquid crystal display devices use thin film transistors (TFTs) as switching elements. A TFT includes a gate electrode provided on a substrate, a gate insulating film provided on the gate electrode, a semiconductor layer provided on the gate insulating film, a source electrode partially provided on the semiconductor layer, and a gate insulating film provided on the gate electrode. and a drain electrode. The gate electrode is connected to a scanning line, the source electrode is connected to a pixel electrode, and the drain electrode is connected to a signal line.

TFTがオフ時に、TFTの半導体層に光が入射すると、光電効果によりTFTにリーク電流が発生する。このリーク電流により、液晶表示装置にフリッカーやクロストークなどが発生し、液晶表示装置の表示品位が低下してしまう。 When light enters the semiconductor layer of the TFT when the TFT is off, a leakage current is generated in the TFT due to the photoelectric effect. This leakage current causes flicker, crosstalk, etc. in the liquid crystal display device, and the display quality of the liquid crystal display device deteriorates.

TFTのリーク電流を低減するために、TFTの半導体層を覆うように遮光層を設け、液晶表示装置の表面から入射する外光を遮光する手法がある。遮光層の幅がゲート電極の幅より広い場合、バックライトの光が遮光層で反射し、この反射光がTFTに照射される。これにより、TFTにリーク電流が発生してしまう。 In order to reduce the leakage current of a TFT, there is a method of providing a light shielding layer to cover the semiconductor layer of the TFT to shield external light incident from the surface of the liquid crystal display device. When the width of the light shielding layer is wider than the width of the gate electrode, light from the backlight is reflected by the light shielding layer, and the TFT is irradiated with this reflected light. This causes leakage current to occur in the TFT.

液晶表示装置の裏面に配置されたバックライトの光がTFTに入射すると、TFTにリーク電流が発生する。ゲート電極の幅を広くすることで、バックライトの光をゲート電極で遮光する手法がある。しかし、この場合、画素の開口率が低下してしまう。 When light from a backlight placed on the back surface of a liquid crystal display device enters a TFT, leakage current is generated in the TFT. There is a method of blocking backlight light with the gate electrode by increasing the width of the gate electrode. However, in this case, the aperture ratio of the pixel decreases.

特開平10-20298号公報Japanese Patent Application Publication No. 10-20298

本発明は、表示品位を向上させることが可能な表示装置を提供する。 The present invention provides a display device that can improve display quality.

本発明の第1態様によると、複数の画素を備え、前記複数の画素の各々は、TFT(thin film transistor)と、前記TFTを遮光する遮光層とを含み、前記TFTは、基板上に設けられたゲート電極と、前記ゲート電極上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられた半導体層と、前記半導体層上に設けられたソース電極及びドレイン電極とを含み、前記ゲート電極は、走査線に接続され、前記ソース電極は、画素電極に接続され、前記ドレイン電極は、信号線に接続され、前記遮光層の幅は、前記半導体層の幅より広く、前記ソース電極は、前記半導体層の1つの角を覆うように構成され、前記ドレイン電極は、前記半導体層の1つの角を覆うように構成される、表示装置が提供される。 According to a first aspect of the present invention, each of the plurality of pixels includes a TFT (thin film transistor) and a light shielding layer that shields the TFT from light, and the TFT is provided on a substrate. a gate electrode provided on the gate electrode, a gate insulating film provided on the gate electrode, a semiconductor layer provided on the gate insulating film, and a source electrode and a drain electrode provided on the semiconductor layer, The gate electrode is connected to a scanning line, the source electrode is connected to a pixel electrode, the drain electrode is connected to a signal line, the width of the light shielding layer is wider than the width of the semiconductor layer, and the source electrode is connected to a pixel electrode. is configured to cover one corner of the semiconductor layer, and the drain electrode is configured to cover one corner of the semiconductor layer.

本発明の第2態様によると、前記ゲート電極の幅は、前記半導体層の幅より狭い、第1態様に係る表示装置が提供される。 According to a second aspect of the present invention, there is provided the display device according to the first aspect, wherein the width of the gate electrode is narrower than the width of the semiconductor layer.

本発明の第3態様によると、前記ゲート電極の幅は、前記遮光層の幅より狭い、第1態様に係る表示装置が提供される。 According to a third aspect of the present invention, there is provided the display device according to the first aspect, wherein the width of the gate electrode is narrower than the width of the light shielding layer.

本発明の第4態様によると、前記ソース電極は、前記半導体層の2つの角を覆うように構成され、前記ドレイン電極は、前記半導体層の2つの角を覆うように構成される、第1態様に係る表示装置が提供される。 According to a fourth aspect of the present invention, the source electrode is configured to cover two corners of the semiconductor layer, and the drain electrode is configured to cover two corners of the semiconductor layer. A display device according to an aspect is provided.

本発明の第5態様によると、前記遮光層は、前記画素電極に対向して配置される共通電極に電気的に接続される、第1態様に係る表示装置が提供される。 According to a fifth aspect of the present invention, there is provided the display device according to the first aspect, wherein the light shielding layer is electrically connected to a common electrode arranged opposite to the pixel electrode.

本発明によれば、表示品位を向上させることが可能な表示装置を提供することができる。 According to the present invention, it is possible to provide a display device that can improve display quality.

図1は、本発明の実施形態に係る液晶表示装置の回路図である。FIG. 1 is a circuit diagram of a liquid crystal display device according to an embodiment of the invention. 図2は、画素アレイに含まれる画素の概略的な平面図である。FIG. 2 is a schematic plan view of pixels included in the pixel array. 図3は、画素に含まれるTFTを抽出して示した平面図である。FIG. 3 is a plan view showing an extracted TFT included in a pixel. 図4は、図4は、図3のA-A’線に沿ったTFTの断面図である。4 is a cross-sectional view of the TFT taken along line A-A' in FIG. 3. FIG. 図5は、液晶表示装置の製造方法の一工程を説明する図である。FIG. 5 is a diagram illustrating one step of a method for manufacturing a liquid crystal display device. 図6は、液晶表示装置の製造方法の一工程を説明する図である。FIG. 6 is a diagram illustrating one step of a method for manufacturing a liquid crystal display device. 図7は、液晶表示装置の製造方法の一工程を説明する図である。FIG. 7 is a diagram illustrating one step of a method for manufacturing a liquid crystal display device. 図8は、液晶表示装置の製造方法の一工程を説明する図である。FIG. 8 is a diagram illustrating one step of a method for manufacturing a liquid crystal display device. 図9は、液晶表示装置の製造方法の一工程を説明する図である。FIG. 9 is a diagram illustrating one step of a method for manufacturing a liquid crystal display device. 図10は、TFTのオフ電流と入射光強度との関係を説明するグラフである。FIG. 10 is a graph illustrating the relationship between TFT off-state current and incident light intensity. 図11は、比較例に係るTFTの平面図である。FIG. 11 is a plan view of a TFT according to a comparative example. 図12は、図11のB-B’線に沿ったTFTの断面図である。FIG. 12 is a cross-sectional view of the TFT taken along line B-B' in FIG. 11. 図13は、変形例に係るTFTの平面図である。FIG. 13 is a plan view of a TFT according to a modified example.

以下、実施形態について図面を参照して説明する。ただし、図面は模式的または概念的なものであり、各図面の寸法および比率等は必ずしも現実のものと同一とは限らない。また、図面の相互間で同じ部分を表す場合においても、互いの寸法の関係や比率が異なって表される場合もある。特に、以下に示す幾つかの実施形態は、本発明の技術思想を具体化するための装置および方法を例示したものであって、構成部品の形状、構造、配置等によって、本発明の技術思想が特定されるものではない。なお、以下の説明において、同一の機能及び構成を有する要素については同一符号を付し、重複する説明は省略する。 Hereinafter, embodiments will be described with reference to the drawings. However, the drawings are schematic or conceptual, and the dimensions, proportions, etc. of each drawing are not necessarily the same as those in reality. Further, even when the same parts are shown in two drawings, the relationships and ratios of the dimensions may be different. In particular, some of the embodiments shown below illustrate devices and methods for embodying the technical idea of the present invention, and the technical idea of the present invention is is not specified. In the following description, elements having the same functions and configurations are denoted by the same reference numerals, and redundant description will be omitted.

[1] 液晶表示装置1の全体構成
本実施形態では、表示装置として液晶表示装置を例に挙げて説明する。液晶表示装置は、アクティブマトリクス型の液晶表示装置である。
[1] Overall configuration of liquid crystal display device 1 In this embodiment, a liquid crystal display device will be described as an example of a display device. The liquid crystal display device is an active matrix type liquid crystal display device.

図1は、本発明の実施形態に係る液晶表示装置1の回路図である。液晶表示装置1は、画素アレイ2、走査線駆動回路3、信号線駆動回路4、及び共通電極駆動回路5を備える。 FIG. 1 is a circuit diagram of a liquid crystal display device 1 according to an embodiment of the present invention. The liquid crystal display device 1 includes a pixel array 2, a scanning line drive circuit 3, a signal line drive circuit 4, and a common electrode drive circuit 5.

画素アレイ2は、マトリクス状に配置された複数の画素PXを備える。画素アレイ2には、それぞれがX方向(ロウ方向ともいう)に延びる複数の走査線GL1~GLmと、それぞれがX方向に直交するY方向(カラム方向ともいう)に延びる複数の信号線SL1~SLnとが配設される。“m”及び“n”はそれぞれ、2以上の整数である。走査線GLと信号線SLとの交差領域には、画素PXが配置される。 The pixel array 2 includes a plurality of pixels PX arranged in a matrix. The pixel array 2 includes a plurality of scanning lines GL1 to GLm, each extending in the X direction (also referred to as the row direction), and a plurality of signal lines SL1 to SLm, each extending in the Y direction (also referred to as the column direction) orthogonal to the X direction. SLn is provided. "m" and "n" are each an integer of 2 or more. A pixel PX is arranged in the intersection area of the scanning line GL and the signal line SL.

画素PXは、スイッチング素子(アクティブ素子)6、液晶容量(液晶素子)Clc、及び蓄積容量Csを備える。スイッチング素子6としては、例えば薄膜トランジスタ(TFT:Thin Film Transistor)が用いられ、またnチャネルTFTが用いられる。なお、トランジスタのソース及びドレインは、トランジスタに流れる電流の向きによって変化するが、以下の説明では、トランジスタの接続状態の一例を説明する。しかし、ソース及びドレインが名称通りに固定されるものでないことは勿論である。 The pixel PX includes a switching element (active element) 6, a liquid crystal capacitor (liquid crystal element) Clc, and a storage capacitor Cs. As the switching element 6, for example, a thin film transistor (TFT) is used, and an n-channel TFT is used. Note that the source and drain of a transistor change depending on the direction of current flowing through the transistor, but in the following description, an example of a connection state of the transistor will be described. However, it goes without saying that the source and drain are not fixed as their names suggest.

後述するように、画素PXに含まれるTFTは、2個以上のTFTが並列接続されて構成される。図1では、並列接続された複数のTFTを纏めて1個のTFTとして図示している。 As described later, the TFT included in the pixel PX is configured by two or more TFTs connected in parallel. In FIG. 1, a plurality of TFTs connected in parallel are collectively shown as one TFT.

TFT6のドレインは、信号線SLに接続され、そのゲートは、走査線GLに接続され、そのソースは、液晶容量Clcの一方の電極に接続される。液晶素子としての液晶容量Clcは、画素電極と、共通電極と、これらに挟まれた液晶層とにより構成される。液晶容量Clcの他方の電極には、共通電極駆動回路5により共通電圧Vcomが印加される。 The drain of the TFT 6 is connected to the signal line SL, its gate is connected to the scanning line GL, and its source is connected to one electrode of the liquid crystal capacitor Clc. A liquid crystal capacitor Clc as a liquid crystal element is composed of a pixel electrode, a common electrode, and a liquid crystal layer sandwiched therebetween. A common voltage Vcom is applied by the common electrode drive circuit 5 to the other electrode of the liquid crystal capacitor Clc.

蓄積容量Csの一方の電極は、液晶容量Clcの一方の電極に接続される。蓄積容量Csの他方の電極には、共通電極駆動回路5により共通電圧Vcomが印加される。蓄積容量Csは、画素電極に生じる電位変動を抑制するとともに、画素電極に印加された駆動電圧を次の信号に対応する駆動電圧が印加されるまでの間保持する機能を有する。蓄積容量Csは、画素電極と、蓄積容量線と、これらに挟まれた絶縁層とにより構成される。蓄積容量Csの他方の電極(蓄積容量線)には、共通電圧Vcomと異なる蓄積容量電圧を印加してもよい。 One electrode of the storage capacitor Cs is connected to one electrode of the liquid crystal capacitor Clc. A common voltage Vcom is applied by the common electrode drive circuit 5 to the other electrode of the storage capacitor Cs. The storage capacitor Cs has a function of suppressing potential fluctuations occurring in the pixel electrode and holding the drive voltage applied to the pixel electrode until a drive voltage corresponding to the next signal is applied. The storage capacitor Cs is composed of a pixel electrode, a storage capacitor line, and an insulating layer sandwiched therebetween. A storage capacitor voltage different from the common voltage Vcom may be applied to the other electrode (storage capacitor line) of the storage capacitor Cs.

画素アレイ2の裏面には、バックライト(図示せず)が配置される。バックライトは、画素アレイ2の裏面に、照明光を照射する。バックライトとしては、例えば、直下型又はサイドライト型(エッジライト型)のLEDバックライトが用いられる。 A backlight (not shown) is arranged on the back surface of the pixel array 2. The backlight irradiates the back surface of the pixel array 2 with illumination light. As the backlight, for example, a direct type or side light type (edge light type) LED backlight is used.

走査線駆動回路3は、複数の走査線GLに接続される。走査線駆動回路3は、制御回路(図示せず)から送られる制御信号に基づいて、TFTをオン/オフするための走査信号を画素アレイ2に送る。 The scanning line drive circuit 3 is connected to a plurality of scanning lines GL. The scanning line drive circuit 3 sends a scanning signal for turning on/off the TFT to the pixel array 2 based on a control signal sent from a control circuit (not shown).

信号線駆動回路4は、複数の信号線SLに電気的に接続される。信号線駆動回路4は、制御回路から制御信号、及び表示データを受ける。信号線駆動回路4は、制御信号に基づいて、表示データに対応する複数の階調信号(複数の駆動電圧)を画素アレイ2に送る。 The signal line drive circuit 4 is electrically connected to the plurality of signal lines SL. The signal line drive circuit 4 receives control signals and display data from the control circuit. The signal line drive circuit 4 sends a plurality of gradation signals (a plurality of drive voltages) corresponding to display data to the pixel array 2 based on the control signal.

共通電極駆動回路5は、共通電圧Vcomを生成し、これを画素アレイ2内の共通電極及び蓄積容量線に供給する。 The common electrode drive circuit 5 generates a common voltage Vcom and supplies it to the common electrode and storage capacitor line in the pixel array 2.

[2] 画素アレイ2の構成
次に、画素アレイ2の構成について説明する。
[2] Configuration of Pixel Array 2 Next, the configuration of the pixel array 2 will be described.

図2は、画素アレイ2に含まれる画素PXの概略的な平面図である。画素PXは、TFT6、画素電極7、及び蓄積電極9を備える。画素電極7は、Y方向に延びる。画素電極7は、画素PXが占める面積より若干小さい面積を有する。 FIG. 2 is a schematic plan view of the pixels PX included in the pixel array 2. The pixel PX includes a TFT 6, a pixel electrode 7, and a storage electrode 9. The pixel electrode 7 extends in the Y direction. The pixel electrode 7 has an area slightly smaller than the area occupied by the pixel PX.

TFT6は、ゲート電極11、半導体層13、ソース電極15、及びドレイン電極17を備える。TFT6の具体的な構成については後述する。 The TFT 6 includes a gate electrode 11, a semiconductor layer 13, a source electrode 15, and a drain electrode 17. The specific configuration of the TFT 6 will be described later.

ゲート電極11は、X方向に延びる。ゲート電極11は、走査線GLとして機能する。 Gate electrode 11 extends in the X direction. The gate electrode 11 functions as a scanning line GL.

ソース電極15は、スルーホール8を介して画素電極7に電気的に接続される。スルーホール8は、ソース電極15に向けて窪んだ電極部分に対応する。 Source electrode 15 is electrically connected to pixel electrode 7 via through hole 8 . The through hole 8 corresponds to an electrode portion recessed toward the source electrode 15.

蓄積電極9は、X方向に延びる。蓄積電極9は、画素電極7の下方に配置され、画素電極7に部分的に重なるように構成される。蓄積電極9と画素電極7との間には、絶縁層が設けられる。蓄積電極9は、前述した蓄積容量線に対応し、蓄積容量を構成する。 Storage electrode 9 extends in the X direction. The storage electrode 9 is arranged below the pixel electrode 7 and is configured to partially overlap the pixel electrode 7. An insulating layer is provided between the storage electrode 9 and the pixel electrode 7. The storage electrode 9 corresponds to the storage capacitor line described above and constitutes a storage capacitor.

ドレイン電極17は、信号線SLに電気的に接続される。 Drain electrode 17 is electrically connected to signal line SL.

図3は、画素PXに含まれるTFT6を抽出して示した平面図である。図4は、図3のA-A’線に沿ったTFT6の断面図である。 FIG. 3 is a plan view showing an extracted TFT 6 included in the pixel PX. FIG. 4 is a cross-sectional view of the TFT 6 taken along line A-A' in FIG.

TFT6は、例えば、ボトムゲート型かつチャネルエッチ型のTFTである。ボトムゲート型TFTとは、走査線として機能するゲート電極がソース電極及びドレイン電極よりも下方(絶縁基板側)に設けられたTFTである。ボトムゲート型TFTは、逆スタガ型TFTとも呼ばれる。チャネルエッチ型TFTとは、ソース電極及びドレイン電極を分離する際に、半導体層を多少エッチングするような製法で製造されたTFTである。なお、本実施形態は、チャネルエッチ型のTFTに限定されず、他の種類のTFTに適用してもよい。 The TFT 6 is, for example, a bottom gate type and channel etch type TFT. A bottom-gate TFT is a TFT in which a gate electrode that functions as a scanning line is provided below a source electrode and a drain electrode (on the insulating substrate side). A bottom gate TFT is also called an inverted staggered TFT. A channel-etched TFT is a TFT manufactured using a manufacturing method in which a semiconductor layer is slightly etched when separating a source electrode and a drain electrode. Note that this embodiment is not limited to channel-etched TFTs, and may be applied to other types of TFTs.

液晶表示装置1は、TFT及び画素電極が配置される基板(TFT基板ともいう)10を備える。TFT基板10は、透明かつ絶縁性を有する基板(例えば、ガラス基板、又はプラスチック基板)から構成される。 The liquid crystal display device 1 includes a substrate (also referred to as a TFT substrate) 10 on which TFTs and pixel electrodes are arranged. The TFT substrate 10 is made of a transparent and insulating substrate (for example, a glass substrate or a plastic substrate).

なお、図示は省略するが、液晶表示装置1は、TFT基板10に対向して配置される対向基板と、TFT基板10と対向基板との間に挟持された液晶層とを備える。対向基板は、透明かつ絶縁性を有する基板(例えば、ガラス基板、又はプラスチック基板)から構成される。対向基板には、ブラックマトリクス、カラーフィルタ、及び共通電極などが設けられる。 Although not shown, the liquid crystal display device 1 includes a counter substrate disposed opposite to the TFT substrate 10 and a liquid crystal layer sandwiched between the TFT substrate 10 and the counter substrate. The counter substrate is made of a transparent and insulating substrate (for example, a glass substrate or a plastic substrate). A black matrix, a color filter, a common electrode, and the like are provided on the counter substrate.

TFT基板10上には、ゲート電極11が設けられる。ゲート電極11は、走査線GLとして機能するとともに、走査線GLに電気的に接続される。 A gate electrode 11 is provided on the TFT substrate 10 . The gate electrode 11 functions as the scanning line GL and is electrically connected to the scanning line GL.

ゲート電極11及びTFT基板10上には、ゲート絶縁膜12が設けられる。ゲート絶縁膜12を絶縁層ともいう。 A gate insulating film 12 is provided on the gate electrode 11 and the TFT substrate 10 . The gate insulating film 12 is also referred to as an insulating layer.

ゲート絶縁膜12上には、半導体層13が設けられる。半導体層13は、X方向に延びるとともに、四角形を有する。本明細書において、四角形とは、製造工程に起因して角が丸まった形状も含む。半導体層13は、ゲート電極11に重なるように配置される。 A semiconductor layer 13 is provided on the gate insulating film 12 . The semiconductor layer 13 extends in the X direction and has a rectangular shape. In this specification, a quadrilateral includes a shape with rounded corners due to the manufacturing process. Semiconductor layer 13 is arranged to overlap gate electrode 11 .

半導体層13上には、オーミックコンタクト層14を介して、ソース電極15が設けられる。ソース電極15は、X方向に延びる。オーミックコンタクト層14は、半導体層と電極との電気的接続を良好にする機能を有する。オーミックコンタクト層14は、高濃度のn型不純物が導入されたn型半導体層で構成される。オーミックコンタクト層14は、省略しても構わない。ソース電極15は、画素電極7に電気的に接続される。 A source electrode 15 is provided on the semiconductor layer 13 with an ohmic contact layer 14 interposed therebetween. Source electrode 15 extends in the X direction. The ohmic contact layer 14 has a function of improving electrical connection between the semiconductor layer and the electrode. The ohmic contact layer 14 is composed of an n + -type semiconductor layer into which a high concentration of n-type impurity is introduced. The ohmic contact layer 14 may be omitted. Source electrode 15 is electrically connected to pixel electrode 7 .

半導体層13上には、オーミックコンタクト層16を介して、ドレイン電極17が設けられる。ドレイン電極17は、X方向に延びる。オーミックコンタクト層16の構成は、オーミックコンタクト層14と同じである。オーミックコンタクト層16は、省略しても構わない。ドレイン電極17は、信号線SLに電気的に接続される。 A drain electrode 17 is provided on the semiconductor layer 13 with an ohmic contact layer 16 interposed therebetween. Drain electrode 17 extends in the X direction. The configuration of the ohmic contact layer 16 is the same as that of the ohmic contact layer 14. The ohmic contact layer 16 may be omitted. Drain electrode 17 is electrically connected to signal line SL.

ソース電極15及びドレイン電極17上には、絶縁層18が設けられる。 An insulating layer 18 is provided on the source electrode 15 and drain electrode 17.

絶縁層18上には、遮光層19が設けられる。遮光層19は、光を遮光する機能を有する。遮光層19は、X方向に延びる。遮光層19は、TFT6を覆うように構成される。遮光層19は、共通電極に電気的に接続され、共通電圧Vcomが印加される。 A light shielding layer 19 is provided on the insulating layer 18. The light blocking layer 19 has a function of blocking light. The light shielding layer 19 extends in the X direction. The light shielding layer 19 is configured to cover the TFT 6. The light shielding layer 19 is electrically connected to a common electrode, and a common voltage Vcom is applied thereto.

遮光層19上には、絶縁層20が設けられる。絶縁層20上には、前述した画素電極7が設けられる。 An insulating layer 20 is provided on the light shielding layer 19. The above-mentioned pixel electrode 7 is provided on the insulating layer 20.

(材料の例示)
半導体層13としては、アモルファスシリコンが用いられる。
(Examples of materials)
As the semiconductor layer 13, amorphous silicon is used.

ゲート電極11、ソース電極15、ドレイン電極17、走査線GL、及び信号線SLとしては、例えば、アルミニウム(Al)、モリブデン(Mo)、クロム(Cr)、及びタングステン(W)のいずれか、又はこれらの1種類以上を含む合金等が用いられる。 The gate electrode 11, the source electrode 15, the drain electrode 17, the scanning line GL, and the signal line SL may be made of, for example, any one of aluminum (Al), molybdenum (Mo), chromium (Cr), and tungsten (W), or An alloy containing one or more of these types is used.

画素電極7、及び蓄積電極9としては、透明電極が用いられ、例えばITO(インジウム錫酸化物)が用いられる。 As the pixel electrode 7 and the storage electrode 9, transparent electrodes are used, such as ITO (indium tin oxide).

遮光層19としては、アルミニウム(Al)、又はアルミニウム(Al)含む合金等が用いられる。 As the light shielding layer 19, aluminum (Al), an alloy containing aluminum (Al), or the like is used.

ゲート絶縁膜12、絶縁層18、及び絶縁層20としては、透明な絶縁材料が用いられ、例えばシリコン窒化物(SiN)が用いられる。 A transparent insulating material is used for the gate insulating film 12, the insulating layer 18, and the insulating layer 20, such as silicon nitride (SiN).

(寸法の条件)
次に、ゲート電極11、半導体層13、ソース電極15、ドレイン電極17、及び遮光層19における寸法の条件について説明する。
(Dimension conditions)
Next, dimensional conditions for the gate electrode 11, semiconductor layer 13, source electrode 15, drain electrode 17, and light shielding layer 19 will be explained.

ゲート電極11の幅(Y方向の長さ)をW1、半導体層13の幅(Y方向の長さ)をW2、遮光層19の幅(Y方向の長さ)をW3とする。 The width of the gate electrode 11 (length in the Y direction) is W1, the width of the semiconductor layer 13 (length in the Y direction) is W2, and the width of the light shielding layer 19 (length in the Y direction) is W3.

ゲート電極11の幅W1は、半導体層13の幅W2より狭い。ゲート電極11のY方向における両端は、半導体層13に覆われる。 The width W1 of the gate electrode 11 is narrower than the width W2 of the semiconductor layer 13. Both ends of the gate electrode 11 in the Y direction are covered with a semiconductor layer 13.

ソース電極15は、半導体層13に部分的に重なるように配置され、半導体層13のY方向における一端を覆うように構成される。ソース電極15は、半導体層13の2個の角を覆う面積を有する。ソース電極15のX方向の長さは、半導体層13のX方向の長さより長い。 The source electrode 15 is arranged to partially overlap the semiconductor layer 13 and is configured to cover one end of the semiconductor layer 13 in the Y direction. The source electrode 15 has an area that covers two corners of the semiconductor layer 13. The length of the source electrode 15 in the X direction is longer than the length of the semiconductor layer 13 in the X direction.

ドレイン電極17は、半導体層13に部分的に重なるように配置され、半導体層13のY方向における他端を覆うように構成される。ドレイン電極17は、半導体層13の2個の角を覆う面積を有する。ドレイン電極17のX方向の長さは、半導体層13のX方向の長さより長い。 The drain electrode 17 is arranged to partially overlap the semiconductor layer 13 and is configured to cover the other end of the semiconductor layer 13 in the Y direction. The drain electrode 17 has an area that covers two corners of the semiconductor layer 13. The length of the drain electrode 17 in the X direction is longer than the length of the semiconductor layer 13 in the X direction.

遮光層19は、半導体層13を覆う面積を有する。遮光層19の幅W3は、ゲート電極11の幅W1より広く、半導体層13の幅W2より広い。ゲート電極11のY方向における両端は、遮光層19に覆われる。半導体層13のY方向における両端は、遮光層19に覆われる。TFT6が占める領域以外において、遮光層19の幅は、例えば、ゲート電極11の幅と同じかそれより若干広く設定される。 The light shielding layer 19 has an area that covers the semiconductor layer 13. The width W3 of the light shielding layer 19 is wider than the width W1 of the gate electrode 11 and wider than the width W2 of the semiconductor layer 13. Both ends of the gate electrode 11 in the Y direction are covered with a light shielding layer 19 . Both ends of the semiconductor layer 13 in the Y direction are covered with a light shielding layer 19 . In a region other than the region occupied by the TFT 6, the width of the light shielding layer 19 is set to be equal to or slightly wider than the width of the gate electrode 11, for example.

遮光層19のX方向に長さは、半導体層13のX方向に長さより長い。遮光層19のX方向に長さは、ソース電極15及びドレイン電極17のX方向に長さより長い。 The length of the light shielding layer 19 in the X direction is longer than the length of the semiconductor layer 13 in the X direction. The length of the light shielding layer 19 in the X direction is longer than the length of the source electrode 15 and the drain electrode 17 in the X direction.

[3] 製造方法
次に、液晶表示装置1の製造方法について説明する。
[3] Manufacturing method Next, a manufacturing method of the liquid crystal display device 1 will be described.

図5に示すように、ガラス基板からなるTFT基板10を準備する。続いて、スパッタリング法を用いて、TFT基板10上に、モリブデン(Mo)を含む合金からなる金属層を成膜する。続いて、フォトリソグラフィ法を用いて、この金属層を所定のパターンに加工して、ゲート電極11を形成する。 As shown in FIG. 5, a TFT substrate 10 made of a glass substrate is prepared. Subsequently, a metal layer made of an alloy containing molybdenum (Mo) is formed on the TFT substrate 10 using a sputtering method. Subsequently, this metal layer is processed into a predetermined pattern using photolithography to form the gate electrode 11.

続いて、図6に示すように、CVD(Chemical Vapor Deposition)法を用いて、ゲート電極11を覆うように、シリコン窒化物(SiN)からなるゲート絶縁膜12を成膜する。続いて、CVD法を用いて、アモルファスシリコンからなる半導体層13と、アモルファスシリコンに高濃度のn型不純物が導入されて構成されたn型アモルファスシリコン層14Aとをこの順に成膜する。続いて、フォトリソグラフィ法を用いて、半導体層13及びn型アモルファスシリコン層14Aからなる積層膜を所定のパターンに加工する。平面視において、半導体層13の幅は、ゲート電極11の幅より広い。 Subsequently, as shown in FIG. 6, a gate insulating film 12 made of silicon nitride (SiN) is formed to cover the gate electrode 11 using a CVD (Chemical Vapor Deposition) method. Subsequently, using the CVD method, a semiconductor layer 13 made of amorphous silicon and an n-type amorphous silicon layer 14A made of amorphous silicon doped with a high concentration of n-type impurities are formed in this order. Subsequently, the laminated film consisting of the semiconductor layer 13 and the n-type amorphous silicon layer 14A is processed into a predetermined pattern using a photolithography method. In plan view, the width of the semiconductor layer 13 is wider than the width of the gate electrode 11.

続いて、図7に示すように、スパッタリング法を用いて、モリブデン(Mo)を含む合金からなる金属層を成膜する。続いて、フォトリソグラフィ法を用いて、この金属層を所定のパターンに加工して、ソース電極15及びドレイン電極17を形成する。平面視において、ソース電極15及びドレイン電極17は、半導体層13の4つの角を覆うように形成される。 Subsequently, as shown in FIG. 7, a metal layer made of an alloy containing molybdenum (Mo) is formed using a sputtering method. Subsequently, this metal layer is processed into a predetermined pattern using photolithography to form a source electrode 15 and a drain electrode 17. In plan view, the source electrode 15 and the drain electrode 17 are formed to cover the four corners of the semiconductor layer 13.

続いて、図8に示すように、フォトリソグラフィ法を用いて、ソース電極15及びドレイン電極17間に設けられたn型アモルファスシリコン層14Aをエッチングするとともに、半導体層13をハーフエッチングする。また、n型アモルファスシリコン層14Aが部分的にエッチングされて、ソース電極15に電気的に接続されたオーミックコンタクト層14と、ドレイン電極17に電気的に接続されたオーミックコンタクト層16とが形成される。 Subsequently, as shown in FIG. 8, the n-type amorphous silicon layer 14A provided between the source electrode 15 and the drain electrode 17 is etched, and the semiconductor layer 13 is half-etched using a photolithography method. Further, the n-type amorphous silicon layer 14A is partially etched to form an ohmic contact layer 14 electrically connected to the source electrode 15 and an ohmic contact layer 16 electrically connected to the drain electrode 17. Ru.

続いて、図9に示すように、CVD法を用いて、ソース電極15及びドレイン電極17を覆うように、シリコン窒化物(SiN)からなる絶縁層18を成膜する。 Subsequently, as shown in FIG. 9, an insulating layer 18 made of silicon nitride (SiN) is formed using the CVD method so as to cover the source electrode 15 and drain electrode 17.

続いて、スパッタリング法を用いて、絶縁層18上に、アルミニウム(Al)を含む合金からなる金属層を成膜する。続いて、フォトリソグラフィ法を用いて、この金属層を所定のパターンに加工して、遮光層19を形成する。平面視において、遮光層19は、ゲート電極11及び半導体層13の幅より広い。 Subsequently, a metal layer made of an alloy containing aluminum (Al) is formed on the insulating layer 18 using a sputtering method. Subsequently, this metal layer is processed into a predetermined pattern using a photolithography method to form a light shielding layer 19. In plan view, the light shielding layer 19 is wider than the width of the gate electrode 11 and the semiconductor layer 13.

続いて、図4に示すように、CVD法を用いて、遮光層19を覆うように、シリコン窒化物(SiN)からなる絶縁層20を成膜する。 Subsequently, as shown in FIG. 4, an insulating layer 20 made of silicon nitride (SiN) is formed using the CVD method so as to cover the light shielding layer 19.

以上の工程により、ボトムゲート型のTFT6が形成される。その後、ブラックマトリクス、カラーフィルタ、及び共通電極などが設けられ対向基板を形成する。続いて、TFT基板10と対向基板との間に、シール材で囲まれた液晶層を形成する。 Through the above steps, the bottom gate type TFT 6 is formed. Thereafter, a black matrix, a color filter, a common electrode, and the like are provided to form a counter substrate. Subsequently, a liquid crystal layer surrounded by a sealant is formed between the TFT substrate 10 and the counter substrate.

[4] 作用
上記のように構成された液晶表示装置1の作用について説明する。
[4] Operation The operation of the liquid crystal display device 1 configured as described above will be explained.

画素アレイ2の裏面には、バックライトが配置される。バックライトは、TFT基板10のTFT6が設けられる側と反対側に配置される。バックライトは、画素アレイ2の裏面に、照明光を照射する。バックライトからの光は、TFT基板10側からTFT6に入射する。 A backlight is arranged on the back surface of the pixel array 2. The backlight is arranged on the opposite side of the TFT substrate 10 to the side where the TFT 6 is provided. The backlight irradiates the back surface of the pixel array 2 with illumination light. Light from the backlight enters the TFT 6 from the TFT substrate 10 side.

ゲート電極11は、光を遮光する材料で構成される。バックライトの光は、ゲート電極11で遮光される。よって、半導体層13に入射する光が低減される。 The gate electrode 11 is made of a material that blocks light. The light from the backlight is blocked by the gate electrode 11. Therefore, the amount of light incident on the semiconductor layer 13 is reduced.

TFT6の上方からは、外光が入射する。外光は、太陽光、及び屋内の照明が発光する光を含む。 External light enters the TFT 6 from above. External light includes sunlight and light emitted by indoor lighting.

液晶表示装置1にバックライトと反対側から入射した外光は、遮光層19によって遮光される。よって、半導体層13に入射する外光が低減される。また、遮光層19の幅は、半導体層13の幅より広く設定される。よって、半導体層13に入射する外光をより低減できる。 External light entering the liquid crystal display device 1 from the side opposite to the backlight is blocked by the light blocking layer 19. Therefore, external light incident on the semiconductor layer 13 is reduced. Further, the width of the light shielding layer 19 is set wider than the width of the semiconductor layer 13. Therefore, external light incident on the semiconductor layer 13 can be further reduced.

本実施形態では、遮光層19の幅がゲート電極11の幅より広いため、バックライトの光が遮光層19の底面で反射され、この反射光が半導体層13に入射する可能性がある。しかし、本実施形態では、ソース電極15及びドレイン電極17は、半導体層13の4つの角を覆うによう構成される。ソース電極15及びドレイン電極17は、光を遮光する材料で構成される。すなわち、半導体層13のY方向両端部をソース電極15及びドレイン電極17で遮光することができる。よって、バックライトの光が遮光層19の底面で反射された反射光は、ソース電極15及びドレイン電極17で遮光される。これにより、半導体層13に入射する光が低減される。 In this embodiment, since the width of the light shielding layer 19 is wider than the width of the gate electrode 11, there is a possibility that light from the backlight is reflected on the bottom surface of the light shielding layer 19 and this reflected light enters the semiconductor layer 13. However, in this embodiment, the source electrode 15 and the drain electrode 17 are configured to cover the four corners of the semiconductor layer 13. The source electrode 15 and the drain electrode 17 are made of a material that blocks light. That is, both ends of the semiconductor layer 13 in the Y direction can be shielded from light by the source electrode 15 and the drain electrode 17. Therefore, the reflected light from the backlight reflected on the bottom surface of the light shielding layer 19 is blocked by the source electrode 15 and the drain electrode 17. This reduces the amount of light that enters the semiconductor layer 13.

このように、本実施形態では、バックライトからの光と、液晶表示装置1に入射する外光と、バックライトの光が遮光層19の底面で反射された反射光とが、TFT6の半導体層13に入射するのを低減できる。これにより、TFT6のオフ時のリーク電流を低減できる。 In this way, in this embodiment, the light from the backlight, the external light incident on the liquid crystal display device 1, and the reflected light from the backlight reflected on the bottom surface of the light shielding layer 19 are transmitted to the semiconductor layer of the TFT 6. 13 can be reduced. Thereby, leakage current when the TFT 6 is off can be reduced.

図10は、TFT6のオフ電流と入射光強度との関係を説明するグラフである。図10の実線が本実施形態のオフ電流に関するグラフである。図10の横軸が入射光強度(cd/m)であり、縦軸がTFTのオフ電流(A)である。オフ電流とは、オフ時のTFTのリーク電流に対応する。入射光強度は、画素アレイ2の裏面から入射する光の強度であり、バックライトの光強度に対応する。 FIG. 10 is a graph illustrating the relationship between the off-state current of the TFT 6 and the intensity of incident light. The solid line in FIG. 10 is a graph regarding the off-state current of this embodiment. The horizontal axis of FIG. 10 is the incident light intensity (cd/m 2 ), and the vertical axis is the off-state current (A) of the TFT. The off-state current corresponds to the leakage current of the TFT when it is off. The incident light intensity is the intensity of light incident from the back surface of the pixel array 2, and corresponds to the light intensity of the backlight.

本実施形態では、入射光強度が高くなっても、オフ電流がほとんど増加しないことが理解できる。 It can be seen that in this embodiment, even if the incident light intensity increases, the off-state current hardly increases.

次に、比較例に係る液晶表示装置の構成について説明する。図11は、比較例に係るTFT6Aの平面図である。図12は、図11のB-B’線に沿ったTFT6Aの断面図である。 Next, the configuration of a liquid crystal display device according to a comparative example will be described. FIG. 11 is a plan view of a TFT 6A according to a comparative example. FIG. 12 is a cross-sectional view of the TFT 6A taken along line B-B' in FIG. 11.

TFT6Aは、ゲート電極11、ゲート絶縁膜12、半導体層13、オーミックコンタクト層14、ソース電極15、オーミックコンタクト層16、及びドレイン電極17を備える。TFT6Aは、遮光層19によって遮光される。 The TFT 6A includes a gate electrode 11, a gate insulating film 12, a semiconductor layer 13, an ohmic contact layer 14, a source electrode 15, an ohmic contact layer 16, and a drain electrode 17. The TFT 6A is shielded from light by a light shielding layer 19.

ゲート電極11の幅は、半導体層13の幅より広い。よって、バックライトからの光が半導体層13に入射するのを低減できる。 The width of the gate electrode 11 is wider than the width of the semiconductor layer 13. Therefore, it is possible to reduce the incidence of light from the backlight into the semiconductor layer 13.

ソース電極15及びドレイン電極17は、半導体層13を部分的に覆うように配置される。ソース電極15及びドレイン電極17は、半導体層13の内側に配置される。 The source electrode 15 and the drain electrode 17 are arranged so as to partially cover the semiconductor layer 13. The source electrode 15 and the drain electrode 17 are arranged inside the semiconductor layer 13.

遮光層19の幅は、半導体層13の幅及びゲート電極11の幅より広い。よって、液晶表示装置にバックライトと反対側から入射した外光が、TFT6Aの半導体層13に入射するのを低減できる。 The width of the light shielding layer 19 is wider than the width of the semiconductor layer 13 and the width of the gate electrode 11. Therefore, it is possible to reduce external light entering the liquid crystal display device from the side opposite to the backlight from entering the semiconductor layer 13 of the TFT 6A.

比較例では、バックライトの光が遮光層19の底面で反射された反射光を遮光するための構造を有していない。よって、バックライトの光が遮光層19の底面で反射された反射光は、半導体層13に入射する。 The comparative example does not have a structure for blocking the reflected light from the backlight reflected at the bottom surface of the light blocking layer 19. Therefore, the reflected light from the backlight reflected by the bottom surface of the light shielding layer 19 enters the semiconductor layer 13 .

また、比較例では、ゲート電極11の幅が半導体層13の幅より広い。よって、比較例では、画素の開口率が低下してしまう。 Further, in the comparative example, the width of the gate electrode 11 is wider than the width of the semiconductor layer 13. Therefore, in the comparative example, the aperture ratio of the pixel is reduced.

図10には、比較例に係るTFT6Aのオフ電流のグラフも載せている。比較例では、入射光強度が大きくなるにつれて、オフ電流が大きくなる。比較例に比べて、本実施形態では、オフ電流を大幅に低減できる。 FIG. 10 also includes a graph of the off-state current of the TFT 6A according to the comparative example. In the comparative example, the off-state current increases as the incident light intensity increases. Compared to the comparative example, the off-state current can be significantly reduced in this embodiment.

[5] 変形例
次に、変形例に係る液晶表示装置1について説明する。
[5] Modification Next, a liquid crystal display device 1 according to a modification will be described.

図13は、変形例に係るTFT6の平面図である。図13のA-A’線に沿った断面図は、図4と同じである。 FIG. 13 is a plan view of a TFT 6 according to a modification. The cross-sectional view taken along line A-A' in FIG. 13 is the same as FIG. 4.

ソース電極15は、半導体層13の1つの角を覆うように構成される。すなわち、ソース電極15のX方向の長さは、前述した図3の構成と比べて短い。ソース電極15は、半導体層13のY方向における一端を部分的に覆うように構成される。 Source electrode 15 is configured to cover one corner of semiconductor layer 13 . That is, the length of the source electrode 15 in the X direction is shorter than that of the configuration shown in FIG. 3 described above. The source electrode 15 is configured to partially cover one end of the semiconductor layer 13 in the Y direction.

ドレイン電極17は、半導体層13の1つの角を覆うように構成される。すなわち、ドレイン電極17のX方向の長さは、前述した図3の構成と比べて短い。ドレイン電極17は、半導体層13のY方向における一端を部分的に覆うように構成される。 Drain electrode 17 is configured to cover one corner of semiconductor layer 13 . That is, the length of the drain electrode 17 in the X direction is shorter than that of the configuration shown in FIG. 3 described above. The drain electrode 17 is configured to partially cover one end of the semiconductor layer 13 in the Y direction.

変形例のように、ソース電極15及びドレイン電極17のX方向の長さは、TFT6に求められる特性に応じて、適宜設定可能である。 As in the modification, the lengths of the source electrode 15 and the drain electrode 17 in the X direction can be set as appropriate depending on the characteristics required of the TFT 6.

変形例においても、比較例に比べて、TFT6のオフ電流を低減できる。 Also in the modified example, the off-state current of the TFT 6 can be reduced compared to the comparative example.

[6] 実施形態の効果
本実施形態によれば、バックライトからの光がTFT6に入射するのを抑制できるとともに、外光がTFT6に入射するのを抑制できる。これにより、TFT6のリーク電流を低減できる。ひいては、表示品位を向上させることが可能な表示装置を実現できる。
[6] Effects of Embodiment According to this embodiment, it is possible to suppress light from the backlight from entering the TFT 6, and it is also possible to suppress external light from entering the TFT 6. Thereby, leakage current of the TFT 6 can be reduced. As a result, a display device capable of improving display quality can be realized.

また、ゲート電極11の幅を半導体層13の幅及び遮光層19の幅より狭くしている。これにより、画素PXの開口率を大きくすることができる。 Further, the width of the gate electrode 11 is made narrower than the width of the semiconductor layer 13 and the width of the light shielding layer 19. Thereby, the aperture ratio of the pixel PX can be increased.

すなわち、本実施形態によれば、画素PXの開口率を低下させることなく、バックライトの光によるTFT6のリーク電流を低減することができる。 That is, according to this embodiment, the leakage current of the TFT 6 caused by the light of the backlight can be reduced without reducing the aperture ratio of the pixel PX.

上記実施形態では、表示装置として液晶表示装置を例に挙げて説明している。本実施形態は、液晶表示装置以外の表示装置にも適用可能である。例えば、本実施形態は、有機EL(electroluminescence)表示装置にも適用可能である。 In the embodiments described above, a liquid crystal display device is used as an example of the display device. This embodiment is also applicable to display devices other than liquid crystal display devices. For example, this embodiment is also applicable to an organic EL (electroluminescence) display device.

本発明は、上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、各実施形態は適宜組み合わせて実施してもよく、その場合組み合わせた効果が得られる。更に、上記実施形態には種々の発明が含まれており、開示される複数の構成要件から選択された組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、課題が解決でき、効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。 The present invention is not limited to the above-described embodiments, and various modifications can be made without departing from the spirit of the invention at the implementation stage. Moreover, each embodiment may be implemented in combination as appropriate, and in that case, a combined effect can be obtained. Furthermore, the embodiments described above include various inventions, and various inventions can be extracted by combinations selected from the plurality of constituent features disclosed. For example, if a problem can be solved and an effect can be obtained even if some constituent features are deleted from all the constituent features shown in the embodiment, the configuration from which these constituent features are deleted can be extracted as an invention.

1…液晶表示装置、2…画素アレイ、3…走査線駆動回路、4…信号線駆動回路、5…共通電極駆動回路、6…TFT、7…画素電極、8…スルーホール、9…蓄積電極、10…TFT基板、11…ゲート電極、12…ゲート絶縁膜、13…半導体層、14…オーミックコンタクト層、15…ソース電極、16…オーミックコンタクト層、17…ドレイン電極、18…絶縁層、19…遮光層、20…絶縁層。
DESCRIPTION OF SYMBOLS 1...Liquid crystal display device, 2...Pixel array, 3...Scanning line drive circuit, 4...Signal line drive circuit, 5...Common electrode drive circuit, 6...TFT, 7...Pixel electrode, 8...Through hole, 9...Storage electrode , 10... TFT substrate, 11... gate electrode, 12... gate insulating film, 13... semiconductor layer, 14... ohmic contact layer, 15... source electrode, 16... ohmic contact layer, 17... drain electrode, 18... insulating layer, 19 ...Light blocking layer, 20... Insulating layer.

Claims (5)

複数の画素を備え、
前記複数の画素の各々は、TFT(thin film transistor)と、前記TFTを遮光する遮光層とを含み、
前記TFTは、
基板上に設けられたゲート電極と、
前記ゲート電極上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられた半導体層と、
前記半導体層上に設けられたソース電極及びドレイン電極とを含み、
前記ゲート電極は、走査線に接続され、
前記ソース電極は、画素電極に接続され、
前記ドレイン電極は、信号線に接続され、
前記遮光層の幅は、前記半導体層の幅より広く
前記ソース電極は、前記半導体層の1つの角を覆うように構成され、
前記ドレイン電極は、前記半導体層の1つの角を覆うように構成される
表示装置。
Equipped with multiple pixels,
Each of the plurality of pixels includes a TFT (thin film transistor) and a light shielding layer that shields the TFT from light,
The TFT is
a gate electrode provided on the substrate;
a gate insulating film provided on the gate electrode;
a semiconductor layer provided on the gate insulating film;
including a source electrode and a drain electrode provided on the semiconductor layer,
the gate electrode is connected to a scanning line;
the source electrode is connected to a pixel electrode,
the drain electrode is connected to a signal line,
the width of the light shielding layer is wider than the width of the semiconductor layer; the source electrode is configured to cover one corner of the semiconductor layer;
The drain electrode is configured to cover one corner of the semiconductor layer. A display device.
前記ゲート電極の幅は、前記半導体層の幅より狭い
請求項1に記載の表示装置。
The display device according to claim 1, wherein the width of the gate electrode is narrower than the width of the semiconductor layer.
前記ゲート電極の幅は、前記遮光層の幅より狭い
請求項1に記載の表示装置。
The display device according to claim 1 , wherein the width of the gate electrode is narrower than the width of the light shielding layer.
前記ソース電極は、前記半導体層の2つの角を覆うように構成され、
前記ドレイン電極は、前記半導体層の2つの角を覆うように構成される
請求項1に記載の表示装置。
The source electrode is configured to cover two corners of the semiconductor layer,
The display device according to claim 1, wherein the drain electrode is configured to cover two corners of the semiconductor layer.
前記遮光層は、前記画素電極に対向して配置される共通電極に電気的に接続される
請求項1に記載の表示装置。
The display device according to claim 1 , wherein the light shielding layer is electrically connected to a common electrode arranged opposite to the pixel electrode.
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