JP2024001713A - メモリシステム - Google Patents

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Abstract

【課題】高精度に読出し電圧を推定する。【解決手段】一実施形態のメモリシステムは、複数のメモリセルを含む不揮発性メモリと、メモリコントローラと、を備える。複数のメモリセルの各々は、第１ビット及び第２ビットを記憶するように構成される。メモリコントローラは、複数のメモリセルから第１ビットに対応するデータを読み出す第１読出し処理に第１電圧を適用して、第１データを読み出し、複数のメモリセルから第２ビットに対応するデータを読み出す第２読出し処理に第２電圧を適用して、第２データを読み出し、第１データの誤り訂正処理に成功した場合、第２データの誤り訂正処理に成功したか否かに関わらず、第１データ、及び第１データを誤り訂正した第３データに基づいて、第３電圧を算出し、第１読出し処理に適用する第１読出し電圧を、第１電圧から第３電圧に更新するように構成される。【選択図】図７

Description

実施形態は、メモリシステムに関する。
不揮発性メモリとしてのＮＡＮＤフラッシュメモリと、不揮発性メモリを制御するメモリコントローラと、を含むメモリシステムが知られている。メモリコントローラは、不揮発性メモリからデータを読み出すための最適な読出し電圧を推定する機能を有する。
米国特許第１１１９５５８５号明細書 米国特許第９０６９６５９号明細書 米国特許第１１０８６５６９号明細書
高精度に読出し電圧を推定する。
実施形態のメモリシステムは、複数のメモリセルを含む不揮発性メモリと、メモリコントローラと、を備える。上記複数のメモリセルの各々は、第１ビット及び第２ビットを記憶するように構成される。上記メモリコントローラは、上記複数のメモリセルから上記第１ビットに対応するデータを読み出す第１読出し処理に第１電圧を適用して、第１データを読み出し、上記複数のメモリセルから上記第２ビットに対応するデータを読み出す第２読出し処理に第２電圧を適用して、第２データを読み出し、上記第１データの誤り訂正処理に成功した場合、上記第２データの誤り訂正処理に成功したか否かに関わらず、上記第１データ、及び上記第１データを誤り訂正した第３データに基づいて、第３電圧を算出し、上記第１読出し処理に適用する第１読出し電圧を、上記第１電圧から上記第３電圧に更新するように構成される。
第１実施形態に係る情報処理システムの構成の一例を示すブロック図。 第１実施形態に係るメモリバスで用いられる信号の一例を示すブロック図。 第１実施形態に係る不揮発性メモリの構成の一例を示す回路図。 第１実施形態に係る複数のメモリセルトランジスタの閾値電圧分布の一例を示す模式図。 第１実施形態に係るメモリシステムに記憶される情報の一例を示す図。 第１実施形態に係るメモリシステムにおけるシフト量推定処理を含む読出し処理の一例を示すフローチャート。 第１実施形態に係るメモリシステムにおけるシフト量推定処理の第１例を示すフローチャート。 第１実施形態に係るメモリシステムにおけるシフト量推定処理に適用される第１推定方式の一例を示す図。 第１実施形態に係るメモリシステムにおけるシフト量推定処理に適用される第２推定方式の一例を示す図。 第１実施形態に係るメモリシステムにおけるシフト量推定処理の第２例を示すフローチャート。 第１実施形態に係るメモリシステムにおけるシフト量推定処理に適用される第３推定方式の一例を示す図。 第２実施形態に係る情報処理システムの構成の一例を示すブロック図。 第２実施形態に係るメモリシステムの信用度情報の一例を示す図。 第２実施形態に係るメモリシステムの補正ＤＢの一例を示す図。 第２実施形態に係るメモリシステムにおけるシフト量推定処理の第３例を示すフローチャート。 第２実施形態に係るメモリシステムにおけるシフト量推定処理に適用される第４推定方式の一例を示すフローチャート。 第２実施形態に係るメモリシステムにおけるシフト量推定処理に適用される第４推定方式の一例を示す図。 第２実施形態に係るメモリシステムにおけるシフト量推定処理に適用される第４推定方式の一例を示す図。 第２実施形態に係るメモリシステムにおけるシフト量推定処理の第４例を示すフローチャート。 第３実施形態に係るメモリシステムにおけるシフト量推定処理の一例を示すフローチャート。 第３実施形態に係るメモリシステムにおけるシフト量選択処理の一例を示すフローチャート。 第１変形例に係るメモリシステムにおけるシフト量推定処理を含む読出し処理の一例を示すフローチャート。 第１変形例に係るメモリシステムにおけるシフト量推定処理の一例を示すフローチャート。 第２変形例に係るメモリシステムにおけるシフト量推定処理に適用される第４推定方式の一例を示すフローチャート。 第２変形例に係るメモリシステムにおけるシフト量推定処理に適用される第４推定方式の一例を示す図。
以下、図面を参照して実施形態について説明する。なお、以下の説明において、同一の機能及び構成を有する構成要素については、共通する参照符号を付す。また、共通する参照符号を有する複数の構成要素を区別する場合、当該共通する参照符号に添え字を付して区別する。なお、複数の構成要素について特に区別を要さない場合、当該複数の構成要素には、共通する参照符号のみが付され、添え字は付さない。
１．第１実施形態
１．１ 構成
１．１．１ 情報処理システム
第１実施形態に係る情報処理システムの構成について説明する。
図１は、第１実施形態に係る情報処理システムの構成の一例を示すブロック図である。図１に示すように、情報処理システム１は、ホスト２及びメモリシステム３を含む。
ホスト２は、メモリシステム３を使用してデータを処理するデータ処理装置である。ホスト２は、例えば、パーソナルコンピュータ又はデータセンタ内のサーバである。
メモリシステム３は、ホスト２に接続されるように構成された記憶装置である。メモリシステム３は、例えば、ＳＤＴＭカードのようなメモリカード、ＵＦＳ（Universal Flash Storage）、ＳＳＤ（Solid State Drive）である。メモリシステム３は、ホスト２からの要求に応じてデータの書込み処理、読出し処理、消去処理を実行する。メモリシステム３は、内部処理として書込み処理、読出し処理、及び消去処理を実行してもよい。
１．１．２ メモリシステム
第１実施形態に係るメモリシステムの内部構成について説明する。
メモリシステム３は、メモリコントローラ１０、不揮発性メモリ２０、及び揮発性メモリ３０を含む。
メモリコントローラ１０は、例えばＳｏＣ（System-on-a-Chip）のような集積回路で構成される。メモリコントローラ１０は、ホスト２からの要求に基づいて、不揮発性メモリ２０を制御する。
具体的には、例えば、メモリコントローラ１０は、ホスト２からの書込み要求に基づいて、書込みデータを不揮発性メモリ２０に書き込む。また、メモリコントローラ１０は、ホスト２からの読出し要求に基づいて、読出しデータを不揮発性メモリ２０から読み出す。そして、メモリコントローラ１０は、読出しデータに基づくデータをホスト２に送信する。
不揮発性メモリ２０は、例えば、ＮＡＮＤフラッシュメモリである。不揮発性メモリ２０は、複数のブロックＢＬＫ（ＢＬＫ０～ＢＬＫ３）を含む。各ブロックＢＬＫは、各々が複数のメモリセルを含む。各メモリセルは、不揮発にデータを記憶する。ブロックＢＬＫは、例えば、データの消去単位である。
揮発性メモリ３０は、例えば、ＤＲＡＭ（Dynamic Random Access Memory）である。揮発性メモリ３０には、例えば、不揮発性メモリ２０からデータを読み出す際に用いられる読出し電圧に関する情報等が記憶される。
１．１．３ メモリコントローラ
次に、引き続き図１を参照して、メモリコントローラ１０の内部構成について説明する。メモリコントローラ１０は、制御回路１１、バッファメモリ１２、不揮発性メモリインタフェース回路（ＮＶＭＩ／Ｆ）１３、ホストインタフェース回路（ホストＩ／Ｆ）１４、揮発性メモリインタフェース回路（ＶＭＩ／Ｆ）１５、ＥＣＣ（Error Correction and Check）回路１６、及びヒストグラムエンジン１７を含む。以下に説明される制御回路１１、バッファメモリ１２、不揮発性メモリインタフェース回路１３、ホストインタフェース回路１４、揮発性メモリインタフェース回路１５、ＥＣＣ回路１６、及びヒストグラムエンジン１７の機能は、専用ハードウェア、プログラムを実行するプロセッサ、又はこれらの組合せのいずれでも実現可能である。
制御回路１１は、メモリコントローラ１０の全体を制御する回路である。制御回路１１は、例えば、ＣＰＵ（Central Processing Unit）のようなプロセッサ、ＲＯＭ（Read Only Memory）、及びＲＡＭ（Random Access Memory）を含む。
バッファメモリ１２は、例えば、ＳＲＡＭ（Static Random Access Memory）である。バッファメモリ１２は、ホスト２と不揮発性メモリ２０との間でデータをバッファリングする。バッファメモリ１２は、書込みデータ、及び読出しデータを一時的に記憶する。バッファメモリ１２に記憶される情報の例については、後述する。
不揮発性メモリインタフェース回路１３は、メモリコントローラ１０と不揮発性メモリ２０との間の通信を司る。不揮発性メモリインタフェース回路１３は、メモリバスＭＢを介して不揮発性メモリ２０と接続される。メモリバスＢＵＳは、例えば、ＳＤＲ（single data rate）インタフェース、トグルＤＤＲ（double data rate）インタフェース、又はＯＮＦＩ（Open NAND flash interface）に準拠する。
ホストインタフェース回路１４は、メモリコントローラ１０とホスト２との間の通信を司る。ホストインタフェース回路１４は、ホストバスを介してホスト２と接続される。ホストバスは、例えば、ＳＤＴＭインタフェース、ＳＡＳ（Serial Attached SCSI (Small Computer System Interface)）、ＳＡＴＡ（Serial ATA (Advanced Technology Attachment)）、又はＰＣＩｅＴＭ（Peripheral Component Interconnect express）に準拠する。
揮発性メモリインタフェース回路１５は、メモリコントローラ１０と揮発性メモリ３０との間の通信を司る。揮発性メモリ３０とメモリコントローラ１０との間を接続するバスは、例えば、ＤＲＡＭインタフェース規格に準拠する。
ＥＣＣ回路１６は、不揮発性メモリ２０に記憶されるデータに関する誤り検出処理及び誤り訂正処理を行う。すなわち、データの書込み処理時には、ＥＣＣ回路１６は、書込みデータに誤り訂正符号を付与する。データの読出し処理時には、ＥＣＣ回路１６は、読出しデータを復号し、フェイルビットの有無を検出する。フェイルビットとは、あるメモリセルから読み出されたデータ（１以上のビットを含む）のうち、当該メモリセルに書き込まれたデータと異なるビットである。そしてフェイルビットが検出された際には、ＥＣＣ回路１６は、フェイルビットの位置を特定し、誤り訂正処理を実行する。誤り訂正処理の方法は、例えば、硬判定復号（Hard bit decoding）及び軟判定復号（Soft bit decoding）を含む。硬判定復号に用いられる硬判定復号符号としては、例えば、ＢＣＨ（Bose‐Chaudhuri‐Hocquenghem）符号やＲＳ（Reed‐Solomon）符号等を用いることができ、軟判定復号に用いられる軟判定復号符号としては、例えば、ＬＤＰＣ（Low Density Parity Check）符号等を用いることができる。以下では、特に断らない限り、誤り訂正処理には、硬判定復号が適用されるものとする。
ヒストグラムエンジン１７は、不揮発性メモリ２０に記憶されるデータに基づくヒストグラム生成処理を行う。ヒストグラムエンジン１７は、不揮発性メモリ２０に記憶されるデータに基づいて、複数のメモリセルをいくつかの状態に分類する。ヒストグラムエンジン１７は、分類された状態毎のメモリセル数を、ヒストグラムとして出力する。ヒストグラムエンジン１７によって出力されるヒストグラムは、例えば、読出し処理に適用される読出し電圧のデフォルト値からのシフト量の推定処理（シフト量推定処理）に用いられる。
１．１．４ メモリバス
次に、不揮発性メモリ２０とメモリコントローラ１０との間でやり取りされる信号の一例を説明する。図２は、第１実施形態に係るメモリバスで用いられる信号の一例を示すブロック図である。
メモリバスＭＢで用いられる信号は、例えば、チップイネーブル信号ＣＥｎ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥｎ、リードイネーブル信号ＲＥｎ、ライトプロテクト信号ＷＰｎ、レディ・ビジー信号ＲＢｎ、及び入出力信号Ｉ／Ｏを含む。本明細書において、信号の名称の末尾のｎは、その信号が“Ｌ（Low）”レベルの場合にアサートされることを意味する。
チップイネーブル信号ＣＥｎは、不揮発性メモリ２０をイネーブルにするための信号である。
コマンドラッチイネーブル信号ＣＬＥ及びアドレスラッチイネーブル信号ＡＬＥは、不揮発性メモリ２０への入力信号Ｉ／Ｏがそれぞれコマンド及びアドレスであることを不揮発性メモリ２０に通知する信号である。
ライトイネーブル信号ＷＥｎは、入力信号Ｉ／Ｏを不揮発性メモリ２０に取り込ませるための信号である。
リードイネーブル信号ＲＥｎは、不揮発性メモリ２０から出力信号Ｉ／Ｏを読み出すための信号である。
ライトプロテクト信号ＷＰｎは、データの書き込み及び消去の禁止を不揮発性メモリ２０に指示するための信号である。
レディ・ビジー信号ＲＢｎは、不揮発性メモリ２０がレディ状態であるか、それともビジー状態であるかを示す信号である。レディ状態は、不揮発性メモリ２０がメモリコントローラ１０からの命令を受信出来る状態である。ビジー状態は、不揮発性メモリ２０がメモリコントローラ１０からの命令を受信出来ない状態である。レディ・ビジー信号ＲＢｎは、“Ｌ”レベルがビジー状態を示す。
入出力信号Ｉ／Ｏは、例えば８ビットの信号である。入出力信号Ｉ／Ｏは、不揮発性メモリ２０とメモリコントローラ１０との間で送受信されるデータの実体である。入出力信号Ｉ／Ｏは、コマンド、アドレス、並びに書込みデータ及び読出しデータ等のデータを含む。
１．１．５ 不揮発性メモリ
次に、不揮発性メモリ２０の構成について説明する。図３は、第１実施形態に係る構成の一例を示す回路図である。図３では、一例として、ブロックＢＬＫ０の構成が示される。他のブロックＢＬＫ１～ＢＬＫ３の構成は、ブロックＢＬＫ０の構成と同等である。ブロックＢＬＫ０は、例えば、４つのストリングユニットＳＵ０～ＳＵ３を含む。なお、図３において、ストリングユニットＳＵ２及びＳＵ３の構成は簡略化して示される。
各ストリングユニットＳＵは、ビット線ＢＬ０、ＢＬ１、…、及びＢＬｍ（ｍは、２以上の整数）にそれぞれ関連付けられた複数のＮＡＮＤストリングＮＳを含む。ＮＡＮＤストリングＮＳは、例えばメモリセルトランジスタＭＴ０～ＭＴ７、並びに選択トランジスタＳＴ１及びＳＴ２を含む。
メモリセルトランジスタＭＴは、制御ゲート及び電荷蓄積層を含み、データを不揮発に記憶する。選択トランジスタＳＴ１及びＳＴ２のそれぞれは、各種処理時におけるストリングユニットＳＵの選択に使用される。
各ＮＡＮＤストリングＮＳにおいて、メモリセルトランジスタＭＴ０～ＭＴ７は、直列接続される。直列接続されたメモリセルトランジスタＭＴ０～ＭＴ７の一端と、関連付けられたビット線ＢＬとの間には、選択トランジスタＳＴ１が接続される。直列接続されたメモリセルトランジスタＭＴ０～ＭＴ７の他端には、選択トランジスタＳＴ２のドレインが接続される。選択トランジスタＳＴ２のソースには、ソース線ＳＬが接続される。
同一のブロックＢＬＫにおいて、ストリングユニットＳＵ０～ＳＵ３に含まれた複数の選択トランジスタＳＴ１の各々のゲートは、選択ゲート線ＳＧＤ０～ＳＧＤ３にそれぞれ共通接続される。複数のメモリセルトランジスタＭＴ０～ＭＴ７の各々の制御ゲートは、ワード線ＷＬ０～ＷＬ７にそれぞれ共通接続される。複数の選択トランジスタＳＴ２の各々のゲートは、選択ゲート線ＳＧＳに共通接続される。
ビット線ＢＬ０～ＢＬｍは、複数のブロックＢＬＫ０～ＢＬＫ３で共有される。同じカラムアドレスに対応するＮＡＮＤストリングＮＳには、同じビット線ＢＬが接続される。ワード線ＷＬ０～ＷＬ７のそれぞれは、ブロックＢＬＫ０～ＢＬＫ３の各々に設けられる。ソース線ＳＬは、例えば、複数のブロックＢＬＫ０～ＢＬＫ３で共有される。
１つのストリングユニットＳＵ内で共通のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴの集合は、例えばセルユニットＣＵと称され、データの書込み単位として使用される。例えば、それぞれが１ビットデータを記憶するメモリセルトランジスタＭＴを含むセルユニットＣＵの記憶容量が、「１ページデータ」として定義される。つまり、１ページデータは、セルユニットＣＵ内のメモリセルトランジスタＭＴの数に応じた列数を有する１ビットデータ列のデータ領域である。１ページデータは、例えば、データの読出し単位として使用される。セルユニットＣＵは、メモリセルトランジスタＭＴが記憶するビットデータ数に応じて２ページデータ以上の記憶容量を有し得る。
なお、以上で説明したブロックＢＬＫの回路構成はあくまで一例であり、これに限定されない。例えば、ビット線ＢＬの本数は、３本以上に限らず、１本又は２本でもよい。不揮発性メモリ２０に含まれるブロックＢＬＫの個数は、任意の個数に設計され得る。各ブロックＢＬＫが含むストリングユニットＳＵの個数は、任意の個数に設計され得る。各ＮＡＮＤストリングＮＳが含むメモリセルトランジスタＭＴ並びに選択トランジスタＳＴ１及びＳＴ２の各々の個数は、それぞれ任意の個数に設計され得る。
以下では、１つのメモリセルトランジスタＭＴが３ビットデータを記憶することができる場合について説明する。この場合、メモリセルトランジスタＭＴに３ビットのデータを記憶させる書込みモードは、ＴＬＣ（Triple Level Cell）モードとも呼ばれる。ＴＬＣモードによって書き込まれたメモリセルトランジスタが記憶する３ビットデータを、下位ビットから順に下位（Ｌｏｗｅｒ）ビット、中位ビット（Ｍｉｄｄｌｅ）、及び上位（Ｕｐｐｅｒ）ビットと呼ぶ。また、同一のセルユニットＣＵに含まれるメモリセルトランジスタＭＴの記憶する下位ビットの集合を“下位ページ”又は“Ｐ０”と呼び、中位ビットの集合を“中位ページ”又は“Ｐ１”と呼び、上位ビットの集合を“上位ページ”又は“Ｐ２”と呼ぶ。
図４は、第１実施形態に係る複数のメモリセルトランジスタＭＴの閾値電圧分布の一例を示す模式図である。メモリセルトランジスタＭＴが３ビットのデータを記憶する場合、その閾値電圧の分布は８個に分けられる。この８個の閾値電圧分布を、閾値電圧が低いものから順に“Ｓ０”状態（ステート）、“Ｓ１”状態、“Ｓ２”状態、“Ｓ３”状態、“Ｓ４”状態、“Ｓ５”状態、“Ｓ６”状態、及び“Ｓ７”状態と呼ぶ。
また、図４に示す電圧Ｒ１、Ｒ２、Ｒ３、Ｒ４、Ｒ５、Ｒ６、及びＲ７はそれぞれ、読出し処理の際に隣り合う２つの状態を区別するために用いられる。電圧ＶＲＥＡＤは、読出し処理時において非選択ワード線に印加される電圧である。メモリセルトランジスタＭＴは、ゲートに電圧ＶＲＥＡＤが印加されると記憶するデータに依らずにオン状態になる。これらの電圧値の関係は、Ｒ１＜Ｒ２＜Ｒ３＜Ｒ４＜Ｒ５＜Ｒ６＜Ｒ７＜ＶＲＥＡＤである。
上述した閾値電圧分布のうち“Ｓ０”状態は、メモリセルトランジスタＭＴの消去状態に相当する。“Ｓ０”状態における閾値電圧は、電圧Ｒ１未満である。“Ｓ１”状態における閾値電圧は、電圧Ｒ１以上且つ電圧Ｒ２未満である。“Ｓ２”状態における閾値電圧は、電圧Ｒ２以上且つ電圧Ｒ３未満である。“Ｓ３”状態における閾値電圧は、電圧Ｒ３以上且つ電圧Ｒ４未満である。“Ｓ４”状態における閾値電圧は、電圧Ｒ４以上且つ電圧Ｒ５未満である。“Ｓ５”状態における閾値電圧は、電圧Ｒ５以上且つ電圧Ｒ６未満である。“Ｓ６”状態における閾値電圧は、電圧Ｒ６以上且つ電圧Ｒ７未満である。“Ｓ７”状態における閾値電圧は、電圧Ｒ７以上且つ電圧ＶＲＥＡＤ未満である。
上述した８個の閾値電圧分布は、下位ビット、中位ビット、及び上位ビットを含む３ビット（３ページ）データを書き込むことで形成される。そして８個の閾値電圧分布が、それぞれ異なる３ビットのデータに対応する。以下では、各状態に含まれるメモリセルトランジスタＭＴに対して、“上位ビット／中位ビット／下位ビット”に以下に示すようにデータを割り付けるものとする。
“Ｓ０”状態に含まれるメモリセルトランジスタＭＴは、“１１１”データを記憶する。“Ｓ１”状態に含まれるメモリセルトランジスタＭＴは、“１１０”データを記憶する。“Ｓ２”状態に含まれるメモリセルトランジスタＭＴは、“１００”データを記憶する。“Ｓ３”状態に含まれるメモリセルトランジスタＭＴは、“０００”データを記憶する。“Ｓ４”状態に含まれるメモリセルトランジスタＭＴは、“０１０”データを記憶する。“Ｓ５”状態に含まれるメモリセルトランジスタＭＴは、“０１１”データを記憶する。“Ｓ６”状態に含まれるメモリセルトランジスタＭＴは、“００１”データを記憶する。“Ｓ７”状態に含まれるメモリセルトランジスタＭＴは、“１０１”データを記憶する。
下位ページの読出し処理（Ｐ０読出し処理）は、“Ｓ０”状態と“Ｓ１”状態とを区別する電圧Ｒ１、及び“Ｓ４”状態と“Ｓ５”状態とを区別する電圧Ｒ５を読出し電圧として用いる。Ｐ０読出し処理に使用される電圧Ｒ１及びＲ５の組は、読出し電圧群Ｖｔｈ＿０とも呼ばれる。
中位ページの読出し処理（Ｐ１読出し処理）は、“Ｓ１”状態と“Ｓ２”状態とを区別する電圧Ｒ２、“Ｓ３”状態と“Ｓ４”状態とを区別する電圧Ｒ４、及び“Ｓ５”状態と“Ｓ６”状態とを区別する電圧Ｒ６を読出し電圧として用いる。Ｐ１読出し処理に使用される電圧Ｒ２、Ｒ４、及びＲ６の組は、読出し電圧群Ｖｔｈ＿１とも呼ばれる。
上位ページの読出し処理（Ｐ２読出し処理）は、“Ｓ２”状態と“Ｓ３”状態とを区別する電圧Ｒ３、及び“Ｓ６”状態と“Ｓ７”状態とを区別する電圧Ｒ７を読出し電圧として用いる。Ｐ２読出し処理に使用される電圧Ｒ３及びＲ７の組は、読出し電圧群Ｖｔｈ＿２とも呼ばれる。
なお、メモリコントローラ１０は、読出し処理に適用する読出し電圧Ｒ１～Ｒ７を、デフォルト値からのシフト量ΔＲ１～ΔＲ７を表すＤＡＣ（Digital to Analogue Converter）値で管理する。以下では、読出し電圧群Ｖｔｈ＿０に対応するシフト量の組（ΔＲ１，ΔＲ５）をシフト量群ΔＶｔｈ＿０とも呼ぶ。読出し電圧群Ｖｔｈ＿１に対応するシフト量の組（ΔＲ２，ΔＲ４，ΔＲ６）をシフト量群ΔＶｔｈ＿１とも呼ぶ。読出し電圧群Ｖｔｈ＿２に対応するシフト量の組（ΔＲ３，ΔＲ７）をシフト量群ΔＶｔｈ＿２とも呼ぶ。
１．１．６ バッファメモリ
次に、シフト量推定処理に際してバッファメモリ１２に記憶される情報について説明する。図５は、第１実施形態に係るメモリシステムのバッファメモリに記憶される情報の一例を示す図である。図５の例では、メモリセルトランジスタＭＴにＴＬＣモードでデータが書き込まれる場合に、シフト量推定処理に際してバッファメモリ１２に記憶される情報の一例が示される。
バッファメモリ１２には、６ページ分のデータＰ０＿１、Ｐ０＿２、Ｐ１＿１、Ｐ１＿２、Ｐ２＿１、及びＰ２＿２、並びに３ビット分の訂正ステータスＳＴＳ０、ＳＴＳ１、及びＳＴＳ２を記憶するための領域が割り当てられる。
制御回路１１は、データＰ０＿１を、誤り訂正処理前の下位ページデータとみなす。制御回路１１は、データＰ０＿２を、誤り訂正処理後の下位ページデータとみなす。訂正ステータスＳＴＳ０は、下位ページデータに対する誤り訂正処理が成功したか否かを示すビットである。訂正ステータスＳＴＳ０が“１”の場合、制御回路１１は、下位ページデータに対する誤り訂正処理が成功したとみなす。訂正ステータスＳＴＳ０が“０”の場合、制御回路１１は、下位ページデータに対する誤り訂正処理が失敗したとみなす。
制御回路１１は、データＰ１＿１を、誤り訂正処理前の中位ページデータとみなす。制御回路１１は、データＰ１＿２を、誤り訂正処理後の中位ページデータとみなす。訂正ステータスＳＴＳ１は、中位ページデータに対する誤り訂正処理が成功したか否かを示すビットである。訂正ステータスＳＴＳ１が“１”の場合、制御回路１１は、中位ページデータに対する誤り訂正処理が成功したとみなす。訂正ステータスＳＴＳ１が“０”の場合、制御回路１１は、中位ページデータに対する誤り訂正処理が失敗したとみなす。
制御回路１１は、データＰ２＿１を、誤り訂正処理前の上位ページデータとみなす。制御回路１１は、データＰ２＿２を、誤り訂正処理後の上位ページデータとみなす。訂正ステータスＳＴＳ２は、上位ページデータに対する誤り訂正処理が成功したか否かを示すビットである。訂正ステータスＳＴＳ２が“１”の場合、制御回路１１は、上位ページデータに対する誤り訂正処理が成功したとみなす。訂正ステータスＳＴＳ２が“０”の場合、制御回路１１は、上位ページデータに対する誤り訂正処理が失敗したとみなす。
１．２ 動作
次に、第１実施形態に係るメモリシステムにおける動作について説明する。
１．２．１ シフト量推定処理を含む読出し処理
図６は、第１実施形態に係るメモリシステムにおけるシフト量推定処理を含む読出し処理の一例を示すフローチャートである。図６では、ＴＬＣモードで書き込まれたセルユニットＣＵに対して、全ページ分の読出し処理が実行される場合が示される。
読出し条件が満たされると（開始）、メモリコントローラ１０は、変数ｉを“０”に初期化する（Ｓ１０）。変数ｉは、０以上の整数である。
読出し条件が満たされることは、メモリコントローラ１０が内部処理において実行する読出し処理の開始条件が満たされることを含む。また、読出し条件が満たされることは，メモリコントローラ１０がホスト２からリード要求を受けることを含んでもよい。
内部処理は、例えば、パトロール処理を含む。パトロール処理において、メモリコントローラ１０は、定期又は不定期に不揮発性メモリ２０からデータを読み出す。そして、メモリコントローラ１０は、読み出されたデータに対して誤り訂正処理を実行し、読出しデータに含まれるフェイルビット数が誤り訂正可能な許容値以下であるか否かを判定する。フェイルビット数が許容値を超える場合、メモリコントローラ１０は、当該データが読み出された記憶領域に対してリフレッシュ処理を実行する。リフレッシュ処理は、データを書き直す処理を含む。このように、パトロール処理を実行することによって、メモリコントローラ１０は、不揮発性メモリ２０内のデータに含まれるフェイルビット数を許容値以下に維持することができる。
Ｓ１０の処理の後、メモリコントローラ１０は、シフト量群ΔＶｔｈ＿ａｉを用いるページＰｉの読出し処理を不揮発性メモリ２０に実行させる（Ｓ１１）。シフト量群ΔＶｔｈ＿ａｉは、シフト量推定処理の実行前の読出し処理において適用されるシフト量群ΔＶｔｈ＿ｉである。
メモリコントローラ１０は、Ｓ１１の処理で読み出されたデータを、データＰｉ＿１としてバッファメモリ１２に記憶させる（Ｓ１２）。
メモリコントローラ１０のＥＣＣ回路１６は、Ｓ１２の処理で記憶されたデータＰｉ＿１に対して誤り訂正処理を実行する（Ｓ１３）。
誤り訂正処理に成功した場合（Ｓ１３；ｙｅｓ）、メモリコントローラ１０は、訂正後のデータをデータＰｉ＿２としてバッファメモリ１２に記憶させる（Ｓ１４）。
そして、メモリコントローラ１０は、誤り訂正処理が成功したことを示すビット“１”を訂正ステータスＳＴＳｉとしてバッファメモリ１２に記憶させる（Ｓ１５）。
誤り訂正処理に失敗した場合（Ｓ１３；ｎｏ）、メモリコントローラ１０は、データＰｉ＿１をデータＰｉ＿２としてバッファメモリ１２にコピーさせる（Ｓ１６）。
そして、メモリコントローラ１０は、誤り訂正処理が失敗したことを示すビット“０”を訂正ステータスＳＴＳｉとしてバッファメモリ１２に記憶させる（Ｓ１７）。
Ｓ１５の処理又はＳ１７の処理の後、メモリコントローラ１０は、全てのページについて読出し処理が実行済みであるか否かを判定する（Ｓ１８）。具体的には、ＴＬＣモードで書き込まれたセルユニットＣＵに対する読出し処理の場合、メモリコントローラ１０は、変数ｉが２であるか否かを判定する。
読出し処理が実行済みでないページがある場合（Ｓ１８；ｎｏ）、メモリコントローラ１０は、変数ｉをインクリメントする（Ｓ１９）。
Ｓ１９の処理の後、メモリコントローラ１０は、シフト量群ΔＶｔｈ＿ａｉを用いるページＰｉの読出し処理を不揮発性メモリ２０に実行させる（Ｓ１１）。そして、後続するＳ１２～Ｓ１８の処理が実行される。このように、全てのページについて読出し処理が実行されるまで（すなわち、バッファメモリ１２に、データＰ０＿１、Ｐ０＿２、Ｐ１＿１、Ｐ１＿２、Ｐ２＿１、及びＰ２＿２、並びに訂正ステータスＳＴＳ０、ＳＴＳ１、及びＳＴＳ２が記憶されるまで）、Ｓ１９の処理で変数ｉをインクリメントさせながら、Ｓ１１～Ｓ１８の処理が実行される。
全てのページについて読出し処理が実行済みの場合（Ｓ１８；ｙｅｓ）、メモリコントローラ１０は、シフト量推定処理を実行する（Ｓ２０）。シフト量推定処理の詳細は、後述する。
Ｓ２０の処理が終了すると、シフト量推定処理を含む読出し処理は終了となる（終了）。
１．２．２ シフト量推定処理の第１例
シフト量推定処理の第１例について説明する。
図７は、第１実施形態に係るメモリシステムにおけるシフト量推定処理の第１例を示すフローチャートである。図７に示されるＳ２１～Ｓ２９の処理は、図６におけるＳ２０の処理に対応する。
シフト量推定処理が開始されると（開始）、メモリコントローラ１０は、データＰ０＿１、Ｐ１＿１、Ｐ２＿１、Ｐ０＿２、Ｐ１＿２、及びＰ２＿２を入力として用いる第１推定方式を実行して、複数のシフト量群ΔＶｔｈ＿ｐ０、ΔＶｔｈ＿ｐ１、及びΔＶｔｈ＿ｐ２を算出する（Ｓ２１）。第１推定方式は、後述する第２推定方式よりも高い精度で最適なシフト量群を推定し得る推定方式である。また、第１推定方式は、後述する第２推定方式よりも短い時間で最適なシフト量群を推定し得る推定方式である。第１推定方式の詳細については、後述する。
Ｓ２１の処理の後、メモリコントローラ１０は、変数ｉを０に初期化する（Ｓ２２）。
メモリコントローラ１０は、訂正ステータスＳＴＳｉが“１”であるか否かを判定する（Ｓ２３）。
訂正ステータスＳＴＳｉが“１”である場合（Ｓ２３；ｙｅｓ）、メモリコントローラ１０は、Ｓ２１の処理で算出された複数のシフト量群ΔＶｔｈ＿ｐ０、ΔＶｔｈ＿ｐ１、及びΔＶｔｈ＿ｐ２のうち、シフト量群ΔＶｔｈ＿ｐｉを採用する（Ｓ２４）。
訂正ステータスＳＴＳｉが“０”である場合（Ｓ２３；ｎｏ）、メモリコントローラ１０は、複数の読出し処理を用いる第２推定方式を実行して、シフト量群ΔＶｔｈ＿ｔｉを算出する（Ｓ２５）。第２推定方式の詳細については、後述する。
メモリコントローラ１０は、Ｓ２５の処理で算出されたシフト量群ΔＶｔｈ＿ｔｉを採用する（Ｓ２６）。
Ｓ２４の処理、又はＳ２６の処理の後、メモリコントローラ１０は、全てのページについてシフト量群ΔＶｔｈ＿ｉの採用処理が実行済みであるか否かを判定する（Ｓ２７）。具体的には、ＴＬＣモードで書き込まれたセルユニットＣＵに対する読出し処理の場合、メモリコントローラ１０は、変数ｉが２であるか否かを判定する。
シフト量群ΔＶｔｈ＿ｉの採用処理が実行済みでないページがある場合（Ｓ２７；ｎｏ）、メモリコントローラ１０は、変数ｉをインクリメントする（Ｓ２８）。
Ｓ２８の処理の後、メモリコントローラ１０は、訂正ステータスＳＴＳｉが“１”であるか否かを判定する（Ｓ２３）。そして、後続するＳ２４～Ｓ２７の処理が実行される。このように、全てのページについてシフト量群ΔＶｔｈ＿ｉの採用処理が実行されるまで、Ｓ２８の処理で変数ｉをインクリメントさせながら、Ｓ２３～Ｓ２７の処理が実行される。
全てのページについてシフト量群ΔＶｔｈ＿ｉの採用処理が実行済みの場合（Ｓ２７；ｙｅｓ）、メモリコントローラ１０は、Ｓ２４の処理で採用されたシフト量群ΔＶｔｈ＿ｐｉ及びＳ２６の処理で採用されたシフト量群ΔＶｔｈ＿ｔｉを、以降の読出し処理に適用する（Ｓ２９）。
Ｓ２９の処理が終了すると、シフト量推定処理の第１例は終了となる（終了）。
（第１推定方式）
第１推定方式において、ヒストグラムエンジン１７は、データＰ０＿１、Ｐ１＿１、及びＰ２＿１に基づいて、誤り訂正処理前の読出しデータにおける“Ｓ０”状態～“Ｓ７”状態の各々に属するメモリセルトランジスタＭＴの数をヒストグラムＨ１として算出する。また、ヒストグラムエンジン１７は、データＰ０＿２、Ｐ１＿２、及びＰ２＿２に基づいて、誤り訂正処理後の読出しデータにおける“Ｓ０”状態～“Ｓ７”状態の各々に属するメモリセルトランジスタＭＴの数をヒストグラムＨ２として算出する。そして、ヒストグラムエンジン１７は、算出されたヒストグラムＨ１及びヒストグラムＨ２に基づき、メモリセル数Ｅ＿ｘ（ｘ＋１）及びＥ＿ｙ（ｙ－１）を算出する（０≦ｘ≦６、１≦ｙ≦７）。メモリセル数Ｅ＿ｘ（ｘ＋１）は、“Ｓ（ｘ＋１）”状態として書き込まれたデータが、“Ｓｘ”状態として誤って読み出されたメモリセル数である。メモリセル数Ｅ＿ｙ（ｙ－１）は、“Ｓ（ｙ－１）”状態として書き込まれたデータが、“Ｓｙ”状態として誤って読み出されたメモリセル数である。
制御回路１１は、上述したメモリセル数Ｅ＿ｘ（ｘ＋１）及びＥ＿ｙ（ｙ－１）に基づいて、複数のシフト量群ΔＶｔｈ＿ｐ０、ΔＶｔｈ＿ｐ１、及びΔＶｔｈ＿ｐ２を算出する。メモリセル数Ｅ＿ｘ（ｘ＋１）及びＥ＿ｙ（ｙ－１）に基づく複数のシフト量群ΔＶｔｈ＿ｐ０、ΔＶｔｈ＿ｐ１、及びΔＶｔｈ＿ｐ２の算出方式について、図８を用いて説明する。
図８の例では、読出し電圧Ｒ１のシフト量ΔＲ１を算出する場合が示される。図８において、“Ｓ１”状態として書き込まれたデータが“Ｓ０”状態として誤って読み出されたメモリセル数Ｅ＿０１は、図８（Ａ）～図８（Ｃ）における領域（ａ）の面積に相当する。また、“Ｓ０”状態として書き込まれたデータが“Ｓ１”状態として誤って読み出されたメモリセル数Ｅ＿１０は、図８（Ａ）～図８（Ｃ）における領域（ｂ）の面積に相当する。
図８（Ａ）では、読出し電圧Ｒ１が“Ｓ０”状態及び“Ｓ１”状態に対応する２つの閾値電圧分布の交差する位置における閾値電圧Ｒ１ｏｐｔと等しい場合が示される。図８（Ａ）の場合、領域（ａ）の面積と、領域（ｂ）の面積とは、等しくなる。この場合、“Ｓ０”状態と“Ｓ１”状態との間で発生するフェイルビット数Ｅ（＝Ｅ＿０１＋Ｅ＿１０）は最小となることが期待される。このため、メモリコントローラ１０は、読出し電圧Ｒ１が更新不要であると判定する。つまり、メモリコントローラ１０は、“０”のシフト量ΔＲ１を算出する（ΔＲ１＝０）。
図８（Ｂ）では、読出し電圧Ｒ１が“Ｓ０”状態及び“Ｓ１”状態に対応する２つの閾値電圧分布の交差する位置における閾値電圧Ｒ１ｏｐｔよりも高電圧側に位置する場合が示される。図８（Ｂ）の場合、領域（ａ）の面積は、領域（ｂ）の面積よりも大きくなる。この場合、フェイルビット数Ｅは、図８（Ａ）の場合のフェイルビット数Ｅよりも多くなり、好ましくない。このため、メモリコントローラ１０は、読出し電圧Ｒ１を電圧Ｒ１ｏｐｔに近づけるように、低電圧側にシフトさせる。つまり、メモリコントローラ１０は、負のシフト量ΔＲ１を算出する（ΔＲ１＜０）。
図８（Ｃ）では、読出し電圧Ｒ１が“Ｓ０”状態及び“Ｓ１”状態に対応する２つの閾値電圧分布の交差する位置における閾値電圧Ｒ１ｏｐｔよりも低電圧側に位置する場合が示される。図８（Ｃ）の場合、領域（ａ）の面積は、領域（ｂ）の面積よりも小さくなる。この場合、フェイルビット数Ｅは、図８（Ａ）の場合のフェイルビット数Ｅよりも多くなり、好ましくない。このため、メモリコントローラ１０は、読出し電圧Ｒ１を電圧Ｒ１ｏｐｔに近づけるように、高電圧側にシフトさせる。つまり、メモリコントローラ１０は、正のシフト量ΔＲ１を算出する（ΔＲ１＞０）。
なお、領域（ａ）の面積及び領域（ｂ）の面積の差の絶対値は、読出し電圧Ｒ１が閾値電圧Ｒ１ｏｐｔから離れるほど大きくなることが期待される。このため、メモリコントローラ１０は、読出し電圧Ｒ１のシフト量ΔＲ１を、領域（ａ）の面積及び領域（ｂ）の面積の比の大きさに応じて決定する。これにより、閾値電圧分布の重複の度合いに応じて適切なシフト量を決定することができ、閾値電圧Ｒ１ｏｐｔに近づくようにシフト量ΔＲ１を算出することができる。
なお、図示は省略されるが、他の読出し電圧Ｒ２～Ｒ７についても、読出し電圧Ｒ１の場合と同様にシフト量ΔＲ２～ΔＲ７が算出される。シフト量ΔＲ１及びΔＲ５の組が、シフト量群ΔＶｔｈ＿ｐ０に対応する。シフト量ΔＲ２、ΔＲ４、及びΔＲ６の組が、シフト量群ΔＶｔｈ＿ｐ１に対応する。シフト量ΔＲ３及びΔＲ７の組が、シフト量群ΔＶｔｈ＿ｐ２に対応する。
以上のように動作することにより、Ｓ２１の処理で実行される第１推定方式では、データＰ０＿１、Ｐ１＿１、Ｐ２＿１、Ｐ０＿２、Ｐ１＿２、及びＰ２＿２に基づいて、複数のシフト量群ΔＶｔｈ＿ｐ０、ΔＶｔｈ＿ｐ１、及びΔＶｔｈ＿ｐ２が算出される。
なお、推定前のシフト量ΔＲ１ｐｒｅと、推定後のシフト量ΔＲ１ｐｏｓｔとの関係は、以下のようになる。すなわち、図８（Ａ）のように、領域（ａ）の面積と領域（ｂ）の面積とが等しい場合、シフト量ΔＲ１ｐｏｓｔの更新は不要である。このため、ΔＲ１ｐｏｓｔ＝ΔＲ１ｐｒｅとなる。図８（Ｂ）のように、領域（ａ）の面積が領域（ｂ）の面積よりも大きい場合、シフト量ΔＲ１ｐｏｓｔは、シフト量ΔＲ１ｐｒｅよりも低い値に更新される。図８（Ｃ）のように、領域（ａ）の面積が領域（ｂ）の面積よりも小さい場合、シフト量ΔＲ１ｐｏｓｔは、シフト量ΔＲ１ｐｒｅよりも高い値に更新される。
（第２推定方式）
第２推定方式において、メモリコントローラ１０は、読出し電圧をシフトさせながら複数の読出し処理を不揮発性メモリ２０に実行させる。そして、ヒストグラムエンジン１７は、当該複数の読出し処理による複数の読出しデータに基づき、複数の読出し電圧で区切られる閾値電圧範囲毎のメモリセルトランジスタＭＴの数（区間セル数）をヒストグラムＨ３として算出する。
制御回路１１は、算出されたヒストグラムＨ３に基づいて、複数の読出し電圧群Ｖｔｈ＿ｔ０、Ｖｔｈ＿ｔ１、及びＶｔｈ＿ｔ２を決定する。そして、制御回路１１は、決定された複数の読出し電圧群Ｖｔｈ＿ｔ０、Ｖｔｈ＿ｔ１、及びＶｔｈ＿ｔ２に基づいて、複数のシフト量群ΔＶｔｈ＿ｔ０、ΔＶｔｈ＿ｔ１、及びΔＶｔｈ＿ｔ２を算出する。第３ヒストグラムに基づく複数の読出し電圧群Ｖｔｈ＿ｔ０、Ｖｔｈ＿ｔ１、及びＶｔｈ＿ｔ２の決定方式について、図９を用いて説明する。
図９は、第１実施形態に係るメモリシステムにおけるシフト量推定処理に適用される第２推定方式の一例を示す図である。
図９（Ａ）では、一例として、“Ｓ０”状態及び“Ｓ１”状態に対応する２つの閾値電圧分布が示される。図９（Ｂ）では、オン状態となるメモリセルトランジスタＭＴの数（オンセル数）Ｍの推移が示される。図９（Ｃ）では、２つの読出し電圧間におけるオンセル数変化量、すなわち区間セル数Ｃの推移が示される。図９（Ｃ）は、上述した第３ヒストグラムに対応する。
図９（Ｂ）に示すように、読出し電圧Ｖを低電圧側にシフトさせていくと、“Ｓ１”状態の最頻値である電圧ＶＳ１ｍｉｄよりわずかに高い電圧でオンセル数Ｍが急激に減少し、｜ｄＭ／ｄＶ｜が極大となる。ここで、最頻値とは、図９（Ａ）において閾値電圧の分布確率が極大となる電圧である。更に読出し電圧Ｖを低くしていくと、オンセル数Ｍの減少率は小さくなり、或る値の読出し電圧Ｖにおいてオンセル数Ｍの減少率が極小となる。オンセル数Ｍの減少率の極小値は、“Ｓ１”状態に属する閾値電圧分布と、“Ｓ０”状態に属する閾値電圧分布とが重ならない場合にはゼロとなる。他方で、“Ｓ１”状態に属する閾値電圧分布と、“Ｓ０”状態に属する閾値電圧分布とが重なる場合には、オンセル数Ｍの減少率の極小値はゼロではない値（＞０）となる。そして更に読出し電圧Ｖを低くしていくと、再びオンセル数Ｍの減少率が大きくなり、“Ｓ１”状態の最頻値である電圧ＶＳ０ｍｉｄよりわずかに高い電圧で再び｜ｄＭ／ｄＶ｜が極大となる。
上述のオンセル数Ｍの変化によって、２つの状態間の閾値電圧分布の重なりが最も小さくなる読出し電圧Ｖ（すなわち、２つの状態の閾値電圧分布の交点に対応する読出し電圧Ｖ）を検出することができる。例えば、まず、読出し電圧Ｖ０を用いて読出し処理を行う。この時のオンセル数をＭ０とする。次に、電圧Ｖ０よりΔＶだけ低い電圧Ｖ１を用いて読出し処理を行う。この時のオンセル数をＭ１とする。すると、読出し電圧がＶ０からＶ１に低下した際に新たにオフ状態となるメモリセルトランジスタＭＴの数は、Ｃ１＝Ｍ０－Ｍ１個である。すなわち、閾値電圧が［Ｖ０，Ｖ１］間における区間セル数がＣ１個である。
引き続き、電圧Ｖ１よりΔＶだけ低い電圧Ｖ２を用いて読出し処理を行う。この時のオンセル数をＭ２とする。すると、読出し電圧がＶ１からＶ２に低下した際に新たにオフ状態となるメモリセルトランジスタＭＴの数は、Ｃ２＝Ｍ１－Ｍ２個である。すなわち、閾値電圧が［Ｖ１，Ｖ２］間における区間セル数がＣ２個である。そして、Ｃ１＞Ｃ２であったとすれば、｜ｄＭ／ｄＶ｜が最小となる電圧は、少なくとも電圧Ｖ１より低電圧側に位置すると考えられる。
引き続き、電圧Ｖ２よりΔＶだけ低い電圧Ｖ３を用いて読出し処理を行う。この時のオンセル数をＭ３とする。すると、読出し電圧がＶ２からＶ３に低下した際に新たにオフ状態となるメモリセルトランジスタＭＴの数は、Ｃ３＝Ｍ２－Ｍ３である。すなわち、閾値電圧が［Ｖ２，Ｖ３］間における区間セル数がＣ３個である。ここで、Ｃ３＞Ｃ２であったとすれば、第３ヒストグラムとして図９（Ｃ）のようなヒストグラムが得られる。
以上の結果、区間セル数Ｃによって、図９（Ｃ）における一点鎖線で示されるような閾値電圧分布を推定することができる。そして、“Ｓ０”状態に属する閾値電圧分布と“Ｓ１”状態に属する閾値電圧分布との重なりが最も小さくなる読出し電圧が電圧Ｖ１と電圧Ｖ２との間（区間セル数が極小値の区間）に存在することが推定できる。
以上のように動作することにより、Ｓ２５の処理で実行される第２推定方式では、複数の読出し処理に基づいて、読出し電圧群Ｖｔｈ＿ｔｉが決定される。
なお、或るページの読出し処理（ページ読出し処理）が複数の読出し処理の各々に適用される場合、各読出しデータは、連続しない複数の電圧範囲に対応づけられる場合がある。具体的には、例えば、下位ページデータ内のビット“１”は、読出し電圧Ｒ１以下の電圧範囲及び読出し電圧Ｒ５以上の電圧範囲に対応づけられる。このため、読出し電圧をシフトさせながら実行した複数のＰ０読出し処理による複数の下位ページデータだけでは、オンセル数を正しく算出することが困難な場合がある。
そこで、ページ読出し処理が複数の読出し処理の各々に適用される場合、メモリコントローラ１０は、当該複数の読出し処理の他に、少なくとも１回のシングルステート読出し処理を不揮発性メモリ２０に更に実行させる。シングルステート読出し処理は、１個の読出し電圧に基づいて読出しデータを生成する点において、２個以上の読出し電圧に基づいて読出しデータを生成するページ読出し処理と異なる。シングルステート読出し処理には、ページデータに対応づけられる連続しない複数の電圧範囲の間に位置する電圧が適用される。具体的には、例えば、Ｐ０読出し処理に対しては、読出し電圧Ｒ３のシングルステート読出し処理が実行され得る。Ｐ１読出し処理に対しては、読出し電圧Ｒ３のシングルステート読出し処理、及び読出しＲ５のシングルステート読出し処理が実行され得る。Ｐ２読出し処理に対しては、読出し電圧Ｒ５のシングルステート読出し処理が実行され得る。これにより、オンセル数を正しく算出することができる。
１．２．３ シフト量推定処理の第２例
次に、シフト量推定処理の第２例について説明する。
図１０は、第１実施形態に係るメモリシステムにおけるシフト量推定処理の第２例を示すフローチャートである。図１０に示されるＳ３１～Ｓ３９の処理は、図６におけるＳ２０の処理に対応する。
シフト量推定処理が開始されると（開始）、メモリコントローラ１０は、データＰ０＿１、Ｐ１＿１、Ｐ２＿１、Ｐ０＿２、Ｐ１＿２、及びＰ２＿２を入力として用いる第１推定方式を実行して、複数のシフト量群ΔＶｔｈ＿ｐ０、ΔＶｔｈ＿ｐ１、及びΔＶｔｈ＿ｐ２を算出する（Ｓ３１）。第１推定方式は、後述する第３推定方式よりも高い精度で最適なシフト量群を推定し得る推定方式である。
メモリコントローラ１０は、データＰ０＿１、Ｐ１＿１、及びＰ２＿１、並びに複数のシフト量群ΔＶｔｈ＿ａ０、ΔＶｔｈ＿ａ１、及びΔＶｔｈ＿ａ２を用いる第３推定方式を実行して、複数のシフト量群ΔＶｔｈ＿ｖ０、ΔＶｔｈ＿ｖ１、及びΔＶｔｈ＿ｖ２を算出する（Ｓ３２）。
Ｓ３２の処理の後、メモリコントローラ１０は、変数ｉを０に初期化する（Ｓ３３）。
メモリコントローラ１０は、訂正ステータスＳＴＳｉが“１”であるか否かを判定する（Ｓ３４）。
訂正ステータスＳＴＳｉが“１”である場合（Ｓ３４；ｙｅｓ）、メモリコントローラ１０は、Ｓ３１の処理で算出された複数のシフト量群ΔＶｔｈ＿ｐ０、ΔＶｔｈ＿ｐ１、及びΔＶｔｈ＿ｐ２のうち、シフト量群ΔＶｔｈ＿ｐｉを採用する（Ｓ３５）。
訂正ステータスＳＴＳｉが“０”である場合（Ｓ３４；ｎｏ）、メモリコントローラ１０は、Ｓ３２の処理で算出された複数のシフト量群ΔＶｔｈ＿ｖ０、ΔＶｔｈ＿ｖ１、及びΔＶｔｈ＿ｖ２のうち、シフト量群ΔＶｔｈ＿ｖｉを採用する（Ｓ３６）。
Ｓ３５の処理、又はＳ３６の処理の後、メモリコントローラ１０は、全てのページについてシフト量群ΔＶｔｈ＿ｉの採用処理が実行済みであるか否かを判定する（Ｓ３７）。具体的には、ＴＬＣモードで書き込まれたセルユニットＣＵに対する読出し処理の場合、メモリコントローラ１０は、変数ｉが２であるか否かを判定する。
シフト量群ΔＶｔｈ＿ｉの採用処理が実行済みでないページがある場合（Ｓ３７；ｎｏ）、メモリコントローラ１０は、変数ｉをインクリメントする（Ｓ３８）。
Ｓ３８の処理の後、メモリコントローラ１０は、訂正ステータスＳＴＳｉが“１”であるか否かを判定する（Ｓ３４）。そして、後続するＳ３５～Ｓ３７の処理が実行される。このように、全てのページについてシフト量群ΔＶｔｈ＿ｉの採用処理が実行されるまで、Ｓ３８の処理で変数ｉをインクリメントさせながら、Ｓ３４～Ｓ３７の処理が実行される。
全てのページについてシフト量群ΔＶｔｈ＿ｉの採用処理が実行済みの場合（Ｓ３７；ｙｅｓ）、メモリコントローラ１０は、Ｓ３５の処理で採用されたシフト量群ΔＶｔｈ＿ｐｉ及びＳ３６の処理で採用されたシフト量群ΔＶｔｈ＿ｖｉを、以降の読出し処理に適用する（Ｓ３９）。
Ｓ３９の処理が終了すると、シフト量推定処理の第２例は終了となる（終了）。
（第３推定方式）
図１１は、第１実施形態に係るメモリシステムにおけるシフト量推定処理に適用される第３推定方式の一例を示す図である。
第３推定方式において、ヒストグラムエンジン１７は、データＰ０＿１、Ｐ１＿１、及びＰ２＿１に基づいて、誤り訂正処理前の読出しデータにおける“Ｓ０”状態～”Ｓ７”状態の各々に属するメモリセルトランジスタＭＴの数をヒストグラムＨ１として算出する。そして、制御回路１１は、ヒストグラムＨ１、並びにデータＰ０＿１、Ｐ１＿１、及びＰ２＿１の読出し処理に適用された複数のシフト量群ΔＶｔｈ＿ａ０、ΔＶｔｈ＿ａ１、及びΔＶｔｈ＿ａ２に基づいて、複数のシフト量群ΔＶｔｈ＿ｖ０、ΔＶｔｈ＿ｖ１、及びΔＶｔｈ＿ｖ２を算出する。なお、第３推定方式の入力として用いられる複数のシフト量群ΔＶｔｈ＿ａ０、ΔＶｔｈ＿ａ１、及びΔＶｔｈ＿ａ２はそれぞれ、データＰ０＿１、Ｐ１＿１、及びＰ２＿１の読出し処理に適用されたシフト量群であればよく、任意の値を適用可能である。
制御回路１１は、ヒストグラムＨ１、並びに複数のシフト量群ΔＶｔｈ＿ａ０、ΔＶｔｈ＿ａ１、及びΔＶｔｈ＿ａ２を予め定められた線形マトリクスに入力することによって、複数のシフト量群ΔＶｔｈ＿ｖ０、ΔＶｔｈ＿ｖ１、Δ及びＶｔｈ＿ｖ２を算出してもよい。制御回路１１は、ヒストグラムＨ１、並びに複数のシフト量群ΔＶｔｈ＿ａ０、ΔＶｔｈ＿ａ１、及びΔＶｔｈ＿ａ２を予め学習済みのニューラルネットワークに入力することによって、複数のシフト量群ΔＶｔｈ＿ｖ０、ΔＶｔｈ＿ｖ１、及びΔＶｔｈ＿ｖ２を算出してもよい。
また、制御回路１１は、複数のシフト量群ΔＶｔｈ＿ｖ０、Ｖｔｈ＿ｖ１、及びＶｔｈ＿ｖ２と共に、信用度ｒ＿ｖ０、ｒ＿ｖ１、ｒ＿ｖ２、ｒ＿ｖ３、ｒ＿ｖ４、ｒ＿ｖ５、ｒ＿ｖ６、及びｒ＿ｖ７を更に算出してもよい。信用度ｒ＿ｖ０～ｒ＿ｖ７は、第３推定方式で算出されるシフト量の確からしさ（推定精度）を示す。信用度ｒ＿ｖ０～ｒ＿ｖ７の各々は、０以上１以下の実数である。信用度ｒ＿ｖ０及びｒ＿ｖ５はそれぞれ、シフト量群ΔＶｔｈ＿ｖ０内のシフト量ΔＲ１及びΔＲ５に対応する。信用度ｒ＿ｖ２、ｒ＿ｖ４、及びｒ＿ｖ６はそれぞれ、シフト量群ΔＶｔｈ＿ｖ１内のシフト量ΔＲ２、ΔＲ４、及びΔＲ６に対応する。信用度ｒ＿ｖ３及びｒ＿ｖ７はそれぞれ、シフト量群ΔＶｔｈ＿ｖ２内のシフト量ΔＲ３及びΔＲ７に対応する。
なお、制御回路１１は、複数のシフト量群ΔＶｔｈ＿ｖ０、ΔＶｔｈ＿ｖ１、及びΔＶｔｈ＿ｖ２と共に、信用度ｒ＿ｖ０～ｒ＿ｖ７を算出しなくてもよい。信用度ｒ＿ｖ０～ｒ＿ｖ７が複数のシフト量群ΔＶｔｈ＿ｖ０、ΔＶｔｈ＿ｖ１、及びΔＶｔｈ＿ｖ２と共に算出されない場合、メモリコントローラ１０は、信用度ｒ＿ｖ０～ｒ＿ｖ７を固定値として予め記憶していてもよい。
１．３ 第１実施形態に係る効果
第１実施形態によれば、或るセルユニットＣＵからの読出し処理において、誤り訂正処理に成功したページと失敗したページとがある場合、メモリコントローラ１０は、誤り訂正処理に成功したページと失敗したページとに対してそれぞれ異なる推定方式を適用して読出し電圧を推定する。具体的には、メモリコントローラ１０は、シフト量推定処理では、誤り訂正処理に成功したページに対しては第１推定方式を適用し、誤り訂正処理に失敗したページに対しては第２推定方式又は第３推定方式を適用する。これにより、１ページでも誤り訂正処理に失敗した際に全てのページに対して第２推定方式又は第３推定方式を適用する場合よりも、より多くのページに対して第１推定方式を適用できる。このため、より多くのページに対して、高精度で最適な読出し電圧を算出できる。
シフト量推定処理の第１例では、メモリコントローラ１０は、シフト量推定処理において、誤り訂正処理に成功したページに対しては第１推定方式を適用し、誤り訂正処理に失敗したページに対しては第２推定方式を適用する。第２推定方式において、メモリコントローラ１０は、読出し電圧をシフトさせながら複数の読出し処理を不揮発性メモリ２０に実行させる。これにより、１ページでも誤り訂正処理に失敗した際に全てのページに対して第２推定方式を適用するよりも、第２推定方式の適用回数を減らすことができる。このため、第２推定方式に際して実行される複数の読出し処理の回数を減らすことができると共に、シフト量推定処理に要する時間を短縮することができる。したがって、シフト量推定処理がメモリシステム３に与える負荷の増加を抑制することができる。
シフト量推定処理の第２例では、メモリコントローラ１０は、誤り訂正処理に成功したページに対しては第１推定方式を適用し、誤り訂正処理に失敗したページに対しては第３推定方式を適用する。第３推定方式において、メモリコントローラ１０は、データＰ０＿１、Ｐ１＿１、及びＰ２＿１に加えて、複数のシフト量群ΔＶｔｈ＿ａ０、ΔＶｔｈ＿ａ１、及びΔＶｔｈ＿ａ２を更に用いて複数のシフト量群ΔＶｔｈ＿ｖ０、ΔＶｔｈ＿ｖ１、及びΔＶｔｈ＿ｖ２を算出する。これにより、複数のシフト量群ΔＶｔｈ＿ａ０、ΔＶｔｈ＿ａ１、及びΔＶｔｈ＿ａ２を用いることなく、データＰ０＿１、Ｐ１＿１、及びＰ２＿１を入力としてシフト量群を推定する推定方式よりも、高精度にシフト量群ΔＶｔｈ＿ｖ０、ΔＶｔｈ＿ｖ１、及びΔＶｔｈ＿ｖ２を推定できる。
また、第３推定方式の入力として用いられる複数のシフト量群ΔＶｔｈ＿ａ０、ΔＶｔｈ＿ａ１、及びΔＶｔｈ＿ａ２は、固定値に限らず、任意の値を適用可能である。これにより、固定値以外の値が入力として適用できない場合よりも、第３推定方式の汎用性を高めることができる。
２． 第２実施形態
次に、第２実施形態に係るメモリシステムについて説明する。第２実施形態は、第１推定方式によって算出されたシフト量群を、第１推定方式が適用できないページに対応するシフト量群の算出に利用する点において、第１実施形態と異なる。以下の説明では、第１実施形態と同等の構成及び動作については説明を省略し、第１実施形態と異なる構成及び動作について主に説明する。
２．１ 揮発性メモリ
図１２は、第２実施形態に係る情報処理システムの構成の一例を示すブロック図である。図１２は、第１実施形態における図１に対応する。図１２におけるホスト２、メモリコントローラ１０、及び不揮発性メモリ２０の構成は、図１の場合と同等である。揮発性メモリ３０は、信用度情報３１及び補正ＤＢ３２を記憶する。
信用度情報３１には、推定元のシフト量に基づいて推定先のシフト量を推定する場合の、当該推定先のシフト量の確からしさ（推定精度）が信用度として記憶される。信用度情報３１に記憶される信用度は、例えば、推定元のシフト量と推定先のシフト量との相関を示す値である。
図１３は、第２実施形態に係る信用度情報の一例を示す図である。図１３の例では、シフト量ΔＲ１に基づいてシフト量ΔＲ２を推定する場合の信用度は、ｒ２１と表される場合が示される。同様に、シフト量ΔＲｐに基づいてシフト量ΔＲｑを推定する場合の信用度は、ｒｑｐと表される。ここで、信用度ｒｐｑは、０以上１以下の実数である。ｐ及びｑの各々は、１以上７以下の整数である。
以下では、下位ページＰ０のシフト量ΔＲ１及びΔＲ５を推定元とする信用度の集合｛ｒ２１，ｒ３１，ｒ４１，ｒ５１，ｒ６１，ｒ７１，ｒ１５，ｒ２５，ｒ３５，ｒ４５，ｒ６５，ｒ７５｝をＥ０とする。中位ページＰ１のシフト量ΔＲ２、ΔＲ４、及びΔＲ６を推定元とする信用度の集合｛ｒ１２，ｒ３２，ｒ４２，ｒ５２，ｒ６２，ｒ７２，ｒ１４，ｒ２４，ｒ３４，ｒ５４，ｒ６４，ｒ７４，ｒ１６，ｒ２６，ｒ３６，ｒ４６，ｒ５６，ｒ７６｝をＥ１とする。上位ページＰ２のシフト量ΔＲ３及びΔＲ７を推定元とする信用度の集合｛ｒ１３，ｒ２３，ｒ４３，ｒ５３，ｒ６３，ｒ７３，ｒ１７，ｒ２７，ｒ３７，ｒ４７，ｒ５７，ｒ６７｝をＥ２とする。なお、信用度ｒ１１、ｒ２２、ｒ３３、ｒ４４、ｒ５５、ｒ６６、及びｒ７７の各々は“１”となるので、上述の集合Ｅ０、Ｅ１、及びＥ２には含まれないものとする。
また、シフト量ΔＲ１を推定先とする信用度の集合をＦ１とする。シフト量ΔＲ２を推定先とする信用度の集合をＦ２とする。シフト量ΔＲ３を推定先とする信用度の集合をＦ３とする。シフト量ΔＲ４を推定先とする信用度の集合をＦ４とする。シフト量ΔＲ５を推定先とする信用度の集合をＦ５とする。シフト量ΔＲ６を推定先とする信用度の集合をＦ６とする。シフト量ΔＲ７を推定先とする信用度の集合をＦ７とする。
補正ＤＢ３２には、推定元のシフト量の入力に対して、最も確からしい推定先のシフト量が出力として得られる情報が記憶される。
図１４は、第２実施形態に係る補正ＤＢの一例を示す図である。図１４の例では、補正ＤＢ３２として、２個のシフト量の組合せにおける生起確率分布が記憶される場合が示される。図１４において、２個のシフト量の組の一方を推定元のシフト量とし、他方を推定先のシフト量とすると、推定元のシフト量との組合せにおいて最も生起確率が高くなるシフト量が、推定先のシフト量として算出される。
２．２ シフト量推定処理の第３例
シフト量推定処理の第３例について説明する。
図１５は、第２実施形態に係るメモリシステムにおけるシフト量推定処理の第３例を示すフローチャートである。図１５に示されるＳ４１～Ｓ５２の処理は、図６におけるＳ２０の処理に対応する。
シフト量推定処理が開始されると（開始）、メモリコントローラ１０は、全ての訂正ステータスＳＴＳ０、ＳＴＳ１、及びＳＴＳ２が“０”であるか否かを判定する（Ｓ４１）。
訂正ステータスＳＴＳ０、ＳＴＳ１、及びＳＴＳ２のうち少なくとも１個の訂正ステータスＳＴＳが“１”である場合（Ｓ４１；ｎｏ）、メモリコントローラ１０は、データＰ０＿１、Ｐ１＿１、Ｐ２＿１、Ｐ０＿２、Ｐ１＿２、及びＰ２＿２を入力として用いる第１推定方式を実行して、複数のシフト量群ΔＶｔｈ＿ｐ０、ΔＶｔｈ＿ｐ１、及びΔＶｔｈ＿ｐ２を算出する（Ｓ４２）。第１推定方式は、後述する第４推定方式よりも高い精度で最適なシフト量群を推定し得る推定方式である。
Ｓ４２の処理の後、メモリコントローラ１０は、変数ｉを０に初期化する（Ｓ４３）。
Ｓ４３の処理の後、メモリコントローラ１０は、訂正ステータスＳＴＳｉが“１”であるか否かを判定する（Ｓ４４）。
訂正ステータスＳＴＳｉが“１”である場合（Ｓ４４；ｙｅｓ）、メモリコントローラ１０は、Ｓ４２の処理で算出された複数のシフト量群ΔＶｔｈ＿ｐ０、ΔＶｔｈ＿ｐ１、及びΔＶｔｈ＿ｐ２のうち、シフト量群ΔＶｔｈ＿ｐｉを採用する（Ｓ４５）。
訂正ステータスＳＴＳｉが“０”である場合（Ｓ４４；ｎｏ）、メモリコントローラ１０は、信用度情報３１を用いる第４推定方式を実行して、シフト量群ΔＶｔｈ＿ｃｉを算出する（Ｓ４６）。第４推定方式の詳細については、後述する。
メモリコントローラ１０は、Ｓ４６の処理で算出されたシフト量群ΔＶｔｈ＿ｃｉを採用する（Ｓ４７）。
Ｓ４５の処理、又はＳ４７の処理の後、メモリコントローラ１０は、全てのページについてシフト量群ΔＶｔｈ＿ｉの採用処理が実行済みであるか否かを判定する（Ｓ４８）。具体的には、ＴＬＣモードで書き込まれたセルユニットＣＵに対する読出し処理の場合、メモリコントローラ１０は、変数ｉが２であるか否かを判定する。
シフト量群ΔＶｔｈ＿ｉの採用処理が実行済みでないページがある場合（Ｓ４８；ｎｏ）、メモリコントローラ１０は、変数ｉをインクリメントする（Ｓ４９）。
Ｓ４９の処理の後、メモリコントローラ１０は、訂正ステータスＳＴＳｉが“１”であるか否かを判定する（Ｓ４４）。そして、後続するＳ４５～Ｓ４８の処理が実行される。このように、全てのページについてシフト量群ΔＶｔｈ＿ｉの採用処理が実行されるまで、Ｓ４９の処理で変数ｉをインクリメントさせながら、Ｓ４４～Ｓ４８の処理が実行される。
全てのページについてシフト量群ΔＶｔｈ＿ｉの採用処理が実行済みの場合（Ｓ４８；ｙｅｓ）、メモリコントローラ１０は、Ｓ４５の処理で採用されたシフト量群ΔＶｔｈ＿ｐｉ及びＳ４７の処理で採用されたシフト量群ΔＶｔｈ＿ｔｉを、以降の読出し処理に適用する（Ｓ５０）。
訂正ステータスＳＴＳ０、ＳＴＳ１、及びＳＴＳ２が全て“０”である場合（Ｓ４１；ｙｅｓ）、メモリコントローラ１０は、複数の読出し処理を用いる第２推定方式を実行して、複数のシフト量群ΔＶｔｈ＿ｔ０、ΔＶｔｈ＿ｔ１、及びΔＶｔｈ＿ｔ２を算出する（Ｓ５１）。
メモリコントローラ１０は、Ｓ５１の処理で算出された複数のシフト量群ΔＶｔｈ＿ｔ０、ΔＶｔｈ＿ｔ１、及びΔＶｔｈ＿ｔ２を採用する（Ｓ５２）。
Ｓ５２の処理の後、メモリコントローラ１０は、Ｓ５２の処理で採用された複数のシフト量群ΔＶｔｈ＿ｔ０、ΔＶｔｈ＿ｔ１、及びΔＶｔｈ＿ｔ２を、以降の読出し処理に適用する（Ｓ５０）。
Ｓ５０の処理が終了すると、シフト量推定処理の第３例は終了となる（終了）。
（第４推定方式）
図１６は、第２実施形態に係るメモリシステムにおけるシフト量推定処理に適用される第４推定方式の一例を示すフローチャートである。図１６は、図１５におけるＳ４６の処理に対応する。
第４推定方式が開始されると（開始）、メモリコントローラ１０は、信用度情報３１を参照し、訂正ステータスＳＴＳｊ＝１を満たす和集合（∪Ｅｊ）を抽出する（Ｓ６１）。ＴＬＣモードが適用される場合、変数ｊは、０以上２以下の整数である。
メモリコントローラ１０は、変数ｉが“０”であるか否かを判定する（Ｓ６２）。すなわち、メモリコントローラ１０は、推定先のシフト量群が下位ページＰ０に対応するか否かを判定する。
変数ｉが“０”である場合（Ｓ６２；ｙｅｓ）、メモリコントローラ１０は、信用度情報３１を参照し、積集合Ｇ１（＝（∪Ｅｊ）∩Ｆ１）から信用度の最大値（最大信用度ｒ１ｋ１）を抽出する（Ｓ６３）。ｋ１は、１以上７以下の整数である。
メモリコントローラ１０は、補正ＤＢ３２を参照し、Ｓ６３の処理で抽出された最大信用度ｒ１ｋ１に対応する推定元のシフト量ΔＲｋ１に基づいて推定先のシフト量ΔＲ１を算出する（Ｓ６４）。
続いて、メモリコントローラ１０は、信用度情報３１を参照し、積集合Ｇ５（＝（∪Ｅｊ）∩Ｆ５）から信用度の最大値（最大信用度ｒ５ｋ５）を抽出する（Ｓ６５）。ｋ５は、１以上７以下の整数である。
メモリコントローラ１０は、補正ＤＢ３２を参照し、Ｓ６５の処理で抽出された最大信用度ｒ５ｋ５に対応する推定元のシフト量ΔＲｋ５に基づいて推定先のシフト量ΔＲ５を算出する（Ｓ６６）。
変数ｉが“０”でない場合（Ｓ６２；ｎｏ）、メモリコントローラ１０は、変数ｉが“１”であるか否かを判定する（Ｓ６７）。すなわち、メモリコントローラ１０は、推定先のシフト量群が中位ページＰ１に対応するか否かを判定する。
変数ｉが“１”である場合（Ｓ６７；ｙｅｓ）、メモリコントローラ１０は、信用度情報３１を参照し、積集合Ｇ２（＝（∪Ｅｊ）∩Ｆ２）から信用度の最大値（最大信用度ｒ２ｋ２）を抽出する（Ｓ６８）。ｋ２は、１以上７以下の整数である。
メモリコントローラ１０は、補正ＤＢ３２を参照し、Ｓ６８の処理で抽出された最大信用度ｒ２ｋ２に対応する推定元のシフト量ΔＲｋ２に基づいて推定先のシフト量ΔＲ２を算出する（Ｓ６９）。
続いて、メモリコントローラ１０は、信用度情報３１を参照し、積集合Ｇ４（＝（∪Ｅｊ）∩Ｆ４）から信用度の最大値（最大信用度ｒ４ｋ４）を抽出する（Ｓ７０）。ｋ４は、１以上７以下の整数である。
メモリコントローラ１０は、補正ＤＢ３２を参照し、Ｓ７０の処理で抽出された最大信用度ｒ４ｋ４に対応する推定元のシフト量ΔＲｋ４に基づいて推定先のシフト量ΔＲ４を算出する（Ｓ７１）。
続いて、メモリコントローラ１０は、信用度情報３１を参照し、積集合Ｇ６（＝（∪Ｅｊ）∩Ｆ６）から信用度の最大値（最大信用度ｒ６ｋ６）を抽出する（Ｓ７２）。ｋ６は、１以上７以下の整数である。
メモリコントローラ１０は、補正ＤＢ３２を参照し、Ｓ７２の処理で抽出された最大信用度ｒ６ｋ６に対応する推定元のシフト量ΔＲｋ６に基づいて推定先のシフト量ΔＲ６を算出する（Ｓ７３）。
変数ｉが“１”でない場合（Ｓ６７；ｎｏ）、メモリコントローラ１０は、推定先のシフト量群が上位ページＰ２に対応すると判定する。そして、メモリコントローラ１０は、信用度情報３１を参照し、積集合Ｇ３（＝（∪Ｅｊ）∩Ｆ３）から信用度の最大値（最大信用度ｒ３ｋ３）を抽出する（Ｓ７４）。ｋ３は、１以上７以下の整数である。
メモリコントローラ１０は、補正ＤＢ３２を参照し、Ｓ７４の処理で抽出された最大信用度ｒ３ｋ３に対応する推定元のシフト量ΔＲｋ３に基づいて推定先のシフト量ΔＲ３を算出する（Ｓ７５）。
続いて、メモリコントローラ１０は、信用度情報３１を参照し、積集合Ｇ７（＝（∪Ｅｊ）∩Ｆ７）から信用度の最大値（最大信用度ｒ７ｋ７）を抽出する（Ｓ７６）。ｋ７は、１以上７以下の整数である。
メモリコントローラ１０は、補正ＤＢ３２を参照し、Ｓ７６の処理で抽出された最大信用度ｒ７ｋ７に対応する推定元のシフト量ΔＲｋ７に基づいて推定先のシフト量ΔＲ７を算出する（Ｓ７７）。
Ｓ６４及びＳ６６の処理の後、Ｓ６９、Ｓ７１、及びＳ７３の処理の後、又はＳ７５及びＳ７７の処理の後、メモリコントローラ１０は、算出されたシフト量の組をシフト量群Ｖｔｈ＿ｃｉとする（Ｓ７８）。
Ｓ７８の処理が終了すると、第４推定方式は終了となる（終了）。
図１７及び図１８は、第２実施形態に係るメモリシステムにおけるシフト量推定処理に適用される第４推定方式の一例を示す図である。図１７では、図１６におけるＳ６１及びＳ７４の処理が図１３に基づいて示される。図１８では、図１６におけるＳ７５の処理が図１４に基づいて示される。より具体的には、図１７は、第４推定方式において、ｉ＝２、ＳＴＳ０＝０、ＳＴＳ１＝１、及びＳＴＳ２＝０である場合に推定先シフト量ΔＲ３を推定するケースの一例として、ｋ３＝４である場合が示される。図１８は、推定元シフト量ΔＲ４から推定先シフト量ΔＲ３を推定するケースの一例として、ΔＲ４＝－１２である場合が示される。
図１７に示されるように、メモリコントローラ１０は、上位ページＰ２のシフト量群ΔＶｔｈ＿ｃ２の算出に際して、下位ページＰ０の誤り訂正処理が失敗し、中位ページＰ１の誤り訂正処理が成功したことから、和集合（∪Ｅｊ）として集合Ｅ１を抽出する（Ｓ６１）。
メモリコントローラ１０は、積集合Ｇ３として、集合Ｅ１と集合Ｆ３との積集合Ｇ３＝｛ｒ３２，ｒ３４，ｒ３６｝を抽出する。そして、メモリコントローラ１０は、積集合Ｇ３から、最大信用度ｒ３ｋ３として、ｒ３４を抽出する（Ｓ７４）。これにより、メモリコントローラ１０は、最大信用度がｒ３４に対応するシフト量ΔＲ４を、推定先シフト量ΔＲ３に対する推定元シフト量として決定する。
図１８に示されるように、メモリコントローラ１０は、シフト量ΔＲ３及びΔＲ４の組に関する補正ＤＢ３２を参照し、推定元シフト量ΔＲ４＝－１２の場合に生起確率が最大となる推定先シフト量を求める（Ｓ７５）。これにより、メモリコントローラ１０は、推定先シフト量ΔＲ３＝－１１を算出することができる。
２．３ シフト量推定処理の第４例
次に、シフト量推定処理の第４例について説明する。
図１９は、第２実施形態に係るメモリシステムにおけるシフト量推定処理の第４例を示すフローチャートである。図１９に示されるＳ４１～Ｓ５０、Ｓ５３、及びＳ５４の処理は、図６におけるＳ２０の処理に対応する。なお、図１９におけるＳ４１～Ｓ４９の処理、及びＳ４８の処理に後続するＳ５０の処理は、図１５の場合と同等であるため、説明を省略する。
訂正ステータスＳＴＳ０、ＳＴＳ１、及びＳＴＳ２が全て“０”である場合（Ｓ４１；ｙｅｓ）、メモリコントローラ１０は、データＰ０＿１、Ｐ１＿１、及びＰ２＿１、並びに複数のシフト量群ΔＶｔｈ＿ａ０、ΔＶｔｈ＿ａ１、及びΔＶｔｈ＿ａ２を用いる第
３推定方式を実行して、複数のシフト量群ΔＶｔｈ＿ｖ０、ΔＶｔｈ＿ｖ１、及びΔＶｔｈ＿ｖ２を算出する（Ｓ５３）。
メモリコントローラ１０は、Ｓ５３の処理で算出された複数のシフト量群ΔＶｔｈ＿ｖ０、ΔＶｔｈ＿ｖ１、及びΔＶｔｈ＿ｖ２を採用する（Ｓ５４）。
Ｓ５４の処理の後、メモリコントローラ１０は、Ｓ５４の処理で採用された複数のシフト量群ΔＶｔｈ＿ｖ０、ΔＶｔｈ＿ｖ１、及びΔＶｔｈ＿ｖ２を、以降の読出し処理に適用する（Ｓ５０）。
Ｓ５０の処理が終了すると、シフト量推定処理の第４例は終了となる（終了）。
２．４ 第２実施形態に係る効果
第２実施形態によれば、シフト量推定処理の第３例では、メモリコントローラ１０は、シフト量推定処理において、誤り訂正処理に成功したページに対しては第１推定方式を適用し、誤り訂正処理に失敗したページに対しては第４推定方式を適用する。第４推定方式において、メモリコントローラ１０は、第１推定方式で算出された他のページのシフト量群のうち、信用度が最大となるシフト量に基づいて、誤り訂正処理に失敗したページのシフト量を算出する。これにより、推定先のシフト量との相関が高いシフト量を、推定元のシフト量として利用することができる。このため、より効率的に高い精度でシフト量を算出することができる。
３． 第３実施形態
次に、第３実施形態に係るメモリシステムについて説明する。第３実施形態は、第１推定方式によって算出されたシフト量群を、第１推定方式が適用できないページに対応するシフト量群の算出に利用するか否かを、信用度の大小に基づいて判定する点において、第２実施形態と異なる。以下の説明では、第２実施形態と同等の構成及び動作については説明を省略し、第２実施形態と異なる構成及び動作について主に説明する。
３．１ シフト量推定処理の第５例
図２０は、第３実施形態に係るメモリシステムにおけるシフト量推定処理の第５例を示すフローチャートである。図２０は、図６におけるＳ２０の処理に対応する。
シフト量推定処理が開始されると（開始）、メモリコントローラ１０は、データＰ０＿１、Ｐ１＿１、及びＰ２＿１、並びに複数のシフト量群ΔＶｔｈ＿ａ０、ΔＶｔｈ＿ａ１、及びΔＶｔｈ＿ａ２を用いる第３推定方式を実行して、複数のシフト量群ΔＶｔｈ＿ｖ０、ΔＶｔｈ＿ｖ１、及びΔＶｔｈ＿ｖ２を算出する（Ｓ８１）。
Ｓ８１の処理の後、メモリコントローラ１０は、全ての訂正ステータスＳＴＳ０、ＳＴＳ１、及びＳＴＳ２が“０”であるか否かを判定する（Ｓ８２）。
訂正ステータスＳＴＳ０、ＳＴＳ１、及びＳＴＳ２のうち少なくとも１個の訂正ステータスＳＴＳが“１”である場合（Ｓ８２；ｎｏ）、メモリコントローラ１０は、データＰ０＿１、Ｐ１＿１、Ｐ２＿１、Ｐ０＿２、Ｐ１＿２、及びＰ２＿２を入力として用いる第１推定方式を実行して、複数のシフト量群ΔＶｔｈ＿ｐ０、ΔＶｔｈ＿ｐ１、及びΔＶｔｈ＿ｐ２を算出する（Ｓ８３）。
Ｓ８３の処理の後、メモリコントローラ１０は、変数ｉを０に初期化する（Ｓ８４）。
Ｓ８４の処理の後、メモリコントローラ１０は、訂正ステータスＳＴＳｉが“１”であるか否かを判定する（Ｓ８５）。
訂正ステータスＳＴＳｉが“１”である場合（Ｓ８５；ｙｅｓ）、メモリコントローラ１０は、Ｓ８３の処理で算出された複数のシフト量群ΔＶｔｈ＿ｐ０、ΔＶｔｈ＿ｐ１、及びΔＶｔｈ＿ｐ２のうち、シフト量群ΔＶｔｈ＿ｐｉを採用する（Ｓ８６）。
訂正ステータスＳＴＳｉが“０”である場合（Ｓ８５；ｎｏ）、メモリコントローラ１０は、信用度情報３１を用いる第４推定方式を実行して、シフト量群ΔＶｔｈ＿ｃｉを算出する（Ｓ８７）。第４推定方式の詳細については、後述する。
Ｓ８７の処理の後、メモリコントローラ１０は、シフト量選択処理を実行する（Ｓ８８）。シフト量選択処理は、Ｓ８１の処理で算出されたシフト量群ΔＶｔｈ＿ｖｉと、Ｓ８７の処理で算出されたシフト量群ΔＶｔｈ＿ｃｉと、のいずれを採用するかを選択する処理である。シフト量選択処理の詳細については、後述する。
Ｓ８６の処理、又はＳ８８の処理の後、メモリコントローラ１０は、全てのページについてシフト量群ΔＶｔｈ＿ｉの採用処理が実行済みであるか否かを判定する（Ｓ８９）。具体的には、ＴＬＣモードで書き込まれたセルユニットＣＵに対する読出し処理の場合、メモリコントローラ１０は、変数ｉが２であるか否かを判定する。
シフト量群ΔＶｔｈ＿ｉの採用処理が実行済みでないページがある場合（Ｓ８９；ｎｏ）、メモリコントローラ１０は、変数ｉをインクリメントする（Ｓ９０）。
Ｓ９０の処理の後、メモリコントローラ１０は、訂正ステータスＳＴＳｉが“１”であるか否かを判定する（Ｓ８５）。そして、後続するＳ８６～Ｓ８９の処理が実行される。このように、全てのページについてシフト量群ΔＶｔｈ＿ｉの採用処理が実行されるまで、Ｓ９０の処理で変数ｉをインクリメントさせながら、Ｓ８５～Ｓ８９の処理が実行される。
全てのページについてシフト量群ΔＶｔｈ＿ｉの採用処理が実行済みの場合（Ｓ８９；ｙｅｓ）、メモリコントローラ１０は、Ｓ８６の処理で採用されたシフト量群ΔＶｔｈ＿ｐｉ及びＳ８８の処理で採用されたシフト量群ΔＶｔｈ＿ｖｉ又はΔＶｔｈ＿ｃｉを、以降の読出し処理に適用する（Ｓ９２）。
訂正ステータスＳＴＳ０、ＳＴＳ１、及びＳＴＳ２が全て“０”である場合（Ｓ８２；ｙｅｓ）、メモリコントローラ１０は、Ｓ８１の処理で算出された複数のシフト量群ΔＶｔｈ＿ｖ０、ΔＶｔｈ＿ｖ１、及びΔＶｔｈ＿ｖ２を採用する（Ｓ９１）。
Ｓ９１の処理の後、メモリコントローラ１０は、Ｓ９１の処理で採用された複数のシフト量群ΔＶｔｈ＿ｖ０、ΔＶｔｈ＿ｖ１、及びΔＶｔｈ＿ｖ２を、以降の読出し処理に適用する（Ｓ９２）。
Ｓ９２の処理が終了すると、シフト量推定処理の第５例は終了となる（終了）。
３．２ シフト量選択処理
図２１は、第３実施形態に係るメモリシステムにおけるシフト量選択処理の一例を示すフローチャートである。図２１におけるＳ１０１～１２３の処理は、Ｓ８８の処理に対応する。なお、以下の説明では、読出し電圧Ｒｘのシフト量ΔＲｘを、適用される推定方式に応じて区別する。具体的には、第３推定方式が適用される場合のシフト量ΔＲｘは、シフト量ΔＲｘ＿ｖのように記載する。第４推定方式が適用される場合のシフト量ΔＲｘは、シフト量ΔＲｘ＿ｃのように記載する。
シフト量選択処理が開始すると（開始）、メモリコントローラ１０は、変数ｉが“０”であるか否かを判定する（Ｓ１０１）。すなわち、メモリコントローラ１０は、推定先のシフト量群が下位ページＰ０に対応するか否かを判定する。
変数ｉが“０”である場合（Ｓ１０１；ｙｅｓ）、メモリコントローラ１０は、Ｓ８１の処理で第２推定方式によって算出されたシフト量ΔＲ１＿ｖの信用度ｒ＿ｖ１が、Ｓ８７の処理で第４推定方式によって算出されたシフト量ΔＲ１＿ｃの信用度ｒ１ｋ１よりも大きいか否かを判定する（Ｓ１０２）。
信用度ｒ＿ｖ１が信用度ｒ１ｋ１よりも大きい（ｒ＿ｖ１＞ｒ１ｋ１）場合（Ｓ１０２；ｙｅｓ）、メモリコントローラ１０は、シフト量ΔＲ１＿ｖを採用する（Ｓ１０３）。
信用度ｒ＿ｖ１が信用度ｒ１ｋ１以下である（ｒ＿ｖ１≦ｒ１ｋ１）場合（Ｓ１０２；ｎｏ）、メモリコントローラ１０は、シフト量ΔＲ１＿ｃを採用する（Ｓ１０４）。
続いて、メモリコントローラ１０は、Ｓ８１の処理で第２推定方式によって算出されたシフト量ΔＲ５＿ｖの信用度ｒ＿ｖ５が、Ｓ８７の処理で第４推定方式によって算出されたシフト量ΔＲ５＿ｃの信用度ｒ５ｋ５よりも大きいか否かを判定する（Ｓ１０５）。
信用度ｒ＿ｖ５が信用度ｒ５ｋ５よりも大きい（ｒ＿ｖ５＞ｒ５ｋ５）場合（Ｓ１０５；ｙｅｓ）、メモリコントローラ１０は、シフト量ΔＲ５＿ｖを採用する（Ｓ１０６）。
信用度ｒ＿ｖ５が信用度ｒ５ｋ５以下である（ｒ＿ｖ５≦ｒ５ｋ５）場合（Ｓ１０５；ｎｏ）、メモリコントローラ１０は、シフト量ΔＲ５＿ｃを採用する（Ｓ１０７）。
変数ｉが“０”でない場合（Ｓ１０１；ｎｏ）、メモリコントローラ１０は、変数ｉが“１”であるか否かを判定する（Ｓ１０８）。すなわち、メモリコントローラ１０は、推定先のシフト量群が中位ページＰ１に対応するか否かを判定する。
変数ｉが“１”である場合（Ｓ１０８；ｙｅｓ）、メモリコントローラ１０は、Ｓ８１の処理で第２推定方式によって算出されたシフト量ΔＲ２＿ｖの信用度ｒ＿ｖ２が、Ｓ８７の処理で第４推定方式によって算出されたシフト量ΔＲ２＿ｃの信用度ｒ２ｋ２よりも大きいか否かを判定する（Ｓ１０９）。
信用度ｒ＿ｖ２が信用度ｒ２ｋ２よりも大きい（ｒ＿ｖ２＞ｒ２ｋ２）場合（Ｓ１０９；ｙｅｓ）、メモリコントローラ１０は、シフト量ΔＲ２＿ｖを採用する（Ｓ１１０）。
信用度ｒ＿ｖ２が信用度ｒ２ｋ２以下である（ｒ＿ｖ２≦ｒ２ｋ２）場合（Ｓ１０９；ｎｏ）、メモリコントローラ１０は、シフト量ΔＲ２＿ｃを採用する（Ｓ１１１）。
続いて、メモリコントローラ１０は、Ｓ８１の処理で第２推定方式によって算出されたシフト量ΔＲ４＿ｖの信用度ｒ＿ｖ４が、Ｓ８７の処理で第４推定方式によって算出されたシフト量ΔＲ４＿ｃの信用度ｒ４ｋ４よりも大きいか否かを判定する（Ｓ１１２）。
信用度ｒ＿ｖ４が信用度ｒ４ｋ４よりも大きい（ｒ＿ｖ４＞ｒ４ｋ４）場合（Ｓ１１２；ｙｅｓ）、メモリコントローラ１０は、シフト量ΔＲ４＿ｖを採用する（Ｓ１１３）。
信用度ｒ＿ｖ４が信用度ｒ４ｋ４以下である（ｒ＿ｖ４≦ｒ４ｋ４）場合（Ｓ１１２；ｎｏ）、メモリコントローラ１０は、シフト量ΔＲ４＿ｃを採用する（Ｓ１１４）。
続いて、メモリコントローラ１０は、Ｓ８１の処理で第２推定方式によって算出されたシフト量ΔＲ６＿ｖの信用度ｒ＿ｖ６が、Ｓ８７の処理で第４推定方式によって算出されたシフト量ΔＲ６＿ｃの信用度ｒ６ｋ６よりも大きいか否かを判定する（Ｓ１１５）。
信用度ｒ＿ｖ６が信用度ｒ６ｋ６よりも大きい（ｒ＿ｖ６＞ｒ６ｋ６）場合（Ｓ１１５；ｙｅｓ）、メモリコントローラ１０は、シフト量ΔＲ６＿ｖを採用する（Ｓ１１６）。
信用度ｒ＿ｖ６が信用度ｒ６ｋ６以下である（ｒ＿ｖ６≦ｒ６ｋ６）場合（Ｓ１１６；ｎｏ）、メモリコントローラ１０は、シフト量ΔＲ６＿ｃを採用する（Ｓ１１７）。
変数ｉが“１”でない場合（Ｓ１０８；ｎｏ）、メモリコントローラ１０は、推定先のシフト量群が上位ページＰ２に対応すると判定する。そして、メモリコントローラ１０は、Ｓ８１の処理で第２推定方式によって算出されたシフト量ΔＲ３＿ｖの信用度ｒ＿ｖ３が、Ｓ８７の処理で第４推定方式によって算出されたシフト量ΔＲ３＿ｃの信用度ｒ３ｋ３よりも大きいか否かを判定する（Ｓ１１８）。
信用度ｒ＿ｖ３が信用度ｒ３ｋ３よりも大きい（ｒ＿ｖ３＞ｒ３ｋ３）場合（Ｓ１１８；ｙｅｓ）、メモリコントローラ１０は、シフト量ΔＲ３＿ｖを採用する（Ｓ１１９）。
信用度ｒ＿ｖ３が信用度ｒ３ｋ３以下である（ｒ＿ｖ３≦ｒ３ｋ３）場合（Ｓ１１８；ｎｏ）、メモリコントローラ１０は、シフト量ΔＲ３＿ｃを採用する（Ｓ１２０）。
続いて、メモリコントローラ１０は、Ｓ８１の処理で第２推定方式によって算出されたシフト量ΔＲ７＿ｖの信用度ｒ＿ｖ７が、Ｓ８７の処理で第４推定方式によって算出されたシフト量ΔＲ７＿ｃの信用度ｒ７ｋ７よりも大きいか否かを判定する（Ｓ１２１）。
信用度ｒ＿ｖ７が信用度ｒ７ｋ７よりも大きい（ｒ＿ｖ７＞ｒ７ｋ７）場合（Ｓ１２１；ｙｅｓ）、メモリコントローラ１０は、シフト量ΔＲ７＿ｖを採用する（Ｓ１２２）。
信用度ｒ＿ｖ７が信用度ｒ７ｋ７以下である（ｒ＿ｖ７≦ｒ７ｋ７）場合（Ｓ１２１；ｎｏ）、メモリコントローラ１０は、シフト量ΔＲ７＿ｃを採用する（Ｓ１２３）。
Ｓ１０６の処理若しくはＳ１０７の処理の後、Ｓ１１６の処理若しくはＳ１１７の処理の後、又はＳ１２２の処理若しくはＳ１２３の処理の後、シフト量選択処理は終了となる（終了）。
３．３ 第３実施形態に係る効果
第３実施形態によれば、メモリコントローラ１０は、第３推定方式及び第４推定方式のうち、信用度の高い推定方式を選択する。これにより、誤り訂正処理に失敗したページに対して、より確からしいシフト量を適用することができる。このため、高精度で最適な読出し電圧を算出できる。
４． 変形例等
上述の第１実施形態、第２実施形態、及び第３実施形態は、上述の例に限られず、種々の変形が適用可能である。
４．１ 第１変形例
上述の第１実施形態、第２実施形態、及び第３実施形態では、第１推定方式が適用されるか否かに関わらず、全てのシフト量群ΔＶｔｈ＿ｐ０、ΔＶｔｈ＿ｐ１、及びΔＶｔｈ＿ｐ２が算出される場合について説明したが、これに限られない。例えば、第１推定方式が適用されるページＰｉについて、シフト量群ΔＶｔｈ＿ｐｉが選択的に算出されてもよい。
４．１．１ シフト量推定処理を含む読出し処理
図２２は、第１変形例に係るメモリシステムにおけるシフト量推定処理を含む読出し処理の一例を示すフローチャートである。図２２は、第１実施形態における図６に対応する。
読出し条件が満たされると（開始）、メモリコントローラ１０は、第１シングルステート読出し処理を不揮発性メモリ２０に実行させる（Ｓ１３１）。第１シングルステート読出し処理に適用される読出し電圧は、例えば、Ｒ３である。
メモリコントローラ１０は、Ｓ１３１の処理で読み出されたデータを、データＰ＿１としてバッファメモリ１２に記憶させる（Ｓ１３２）。データＰ＿１を用いることにより、下位ページのデータ“１”に対応するメモリセルトランジスタＭＴを、閾値電圧が電圧Ｒ１以下のメモリセルトランジスタＭＴと、閾値電圧が電圧Ｒ５以上のメモリセルトランジスタＭＴと、に、分類することができる。また、データＰ＿１を用いることにより、中位ページのデータ“１”に対応するメモリセルトランジスタＭＴを、閾値電圧が電圧Ｒ２以下のメモリセルトランジスタＭＴと、閾値電圧が電圧Ｒ４以上、及び電圧Ｒ６以下のメモリセルトランジスタＭＴと、に、分類することができる。
続いて、メモリコントローラ１０は、第２シングルステート読出し処理を不揮発性メモリ２０に実行させる（Ｓ１３３）。第２シングルステート読出し処理に適用される読出し電圧は、例えば、Ｒ５である。
メモリコントローラ１０は、Ｓ１３３の処理で読み出されたデータを、データＰ＿２としてバッファメモリ１２に記憶させる（Ｓ１３４）。データＰ＿２を用いることにより、上位ページのデータ“１”に対応するメモリセルトランジスタＭＴを、閾値電圧が電圧Ｒ７以上のメモリセルトランジスタＭＴと、閾値電圧が電圧Ｒ３以下のメモリセルトランジスタＭＴと、に、分類することができる。また、データＰ＿２を用いることにより、中位ページのデータ“０”に対応するメモリセルトランジスタＭＴを、閾値電圧が電圧Ｒ２以上、及び電圧Ｒ４以下のメモリセルトランジスタＭＴと、閾値電圧が電圧Ｒ６以上のメモリセルトランジスタＭＴと、に、分類することができる。
メモリコントローラ１０は、変数ｉを“０”に初期化する（Ｓ１３５）。
Ｓ１３５の処理の後、メモリコントローラ１０は、シフト量群ΔＶｔｈ＿ａｉを用いるページＰｉの読出し処理を不揮発性メモリ２０に実行させる（Ｓ１３６）。
メモリコントローラ１０は、Ｓ１３６の処理で読み出されたデータを、データＰｉ＿１としてバッファメモリ１２に記憶させる（Ｓ１３７）。
メモリコントローラ１０のＥＣＣ回路１６は、Ｓ１３７の処理で読み出されたデータに対して誤り訂正処理を実行する（Ｓ１３８）。
誤り訂正処理に成功した場合（Ｓ１３８；ｙｅｓ）、メモリコントローラ１０は、訂正後のデータをデータＰｉ＿２としてバッファメモリ１２に記憶させる（Ｓ１３９）。
そして、メモリコントローラ１０は、誤り訂正処理が成功したことを示す“１”を訂正ステータスＳＴＳｉとしてバッファメモリ１２に記憶させる（Ｓ１４０）。
誤り訂正処理に失敗した場合（Ｓ１３８；ｎｏ）、メモリコントローラ１０は、誤り訂正処理が失敗したことを示す“０”を訂正ステータスＳＴＳｉとしてバッファメモリ１２に記憶させる（Ｓ１４１）。
Ｓ１４０の処理又はＳ１４１の処理の後、メモリコントローラ１０は、シフト量推定処理を実行する（Ｓ１４２）。
Ｓ１４２の処理の後、メモリコントローラ１０は、全てのページについて読出し処理が実行済みであるか否かを判定する（Ｓ１４３）。具体的には、ＴＬＣモードで書き込まれたセルユニットＣＵに対する読出し処理の場合、メモリコントローラ１０は、変数ｉが２であるか否かを判定する。
読出し処理が実行済みでないページがある場合（Ｓ１４３；ｎｏ）、メモリコントローラ１０は、変数ｉをインクリメントする（Ｓ１４４）。
Ｓ１４４の処理の後、メモリコントローラ１０は、シフト量群ΔＶｔｈ＿ａｉを用いるページＰｉの読出し処理を不揮発性メモリ２０に実行させる（Ｓ１３６）。そして、後続するＳ１３７～Ｓ１４３の処理が実行される。このように、全てのページについて読出し処理が実行されるまで（すなわち、全ページ分のシフト量推定処理が実行されるまで）、Ｓ１４４の処理で変数ｉをインクリメントさせながら、Ｓ１３６～Ｓ１４３の処理が実行される。
全てのページについて読出し処理が実行済みの場合（Ｓ１４３；ｙｅｓ）、シフト量推定処理を含む読出し処理は終了となる（終了）。
４．１．２ シフト量推定処理
図２３は、第１変形例に係るメモリシステムにおけるシフト量推定処理の一例を示すフローチャートである。図２３におけるＳ１５１～Ｓ１６０の処理は、図２２におけるＳ１４２の処理に対応する。
シフト量推定処理が開始されると（開始）、メモリコントローラ１０は、訂正ステータスＳＴＳｉが“１”であるか否かを判定する（Ｓ１５１）。
訂正ステータスＳＴＳｉが“１”である場合（Ｓ１５１；ｙｅｓ）、メモリコントローラ１０は、変数ｉが“０”であるか否かを判定する（Ｓ１５２）。すなわち、メモリコントローラ１０は、推定先のシフト量群が下位ページＰ０に対応するか否かを判定する。
変数ｉが“０”である場合（Ｓ１５２；ｙｅｓ）、メモリコントローラ１０は、データＰ＿１、Ｐ０＿１、及びＰ０＿２を用いる第１推定方式を実行して、シフト量群ΔＶｔｈ＿ｐ０を算出する（Ｓ１５３）。
変数ｉが“０”でない場合（Ｓ１５２；ｎｏ）、メモリコントローラ１０は、変数ｉが“１”であるか否かを判定する（Ｓ１５４）。すなわち、メモリコントローラ１０は、推定先のシフト量群が中位ページＰ１に対応するか否かを判定する。
変数ｉが“１”である場合（Ｓ１５４；ｙｅｓ）、メモリコントローラ１０は、推定先のシフト量群が上位ページＰ２に対応するかと判定する。そして、メモリコントローラ１０は、データＰ＿１、Ｐ＿２、Ｐ１＿１、及びＰ１＿２を用いる第１推定方式を実行して、シフト量群ΔＶｔｈ＿ｐ１を算出する（Ｓ１５５）。
変数ｉが“１”でない場合（Ｓ１５５；ｙｅｓ）、メモリコントローラ１０は、データＰ＿２、Ｐ２＿１、及びＰ２＿２を用いる第１推定方式を実行して、シフト量群ΔＶｔｈ＿ｐ２を算出する（Ｓ１５６）。
メモリコントローラ１０は、Ｓ１５３の処理、Ｓ１５５の処理、又はＳ１５６の処理で算出されたシフト量群ΔＶｔｈ＿ｐｉを採用する（Ｓ１５７）。
訂正ステータスＳＴＳｉが“１”でない場合（Ｓ１５１；ｎｏ）、メモリコントローラ１０は、複数の読出し処理を用いる第２推定方式を実行して、シフト量群ΔＶｔｈ＿ｔｉを算出する（Ｓ１５８）。
メモリコントローラ１０は、Ｓ１５８の処理で算出されたシフト量群ΔＶｔｈ＿ｔｉを採用する（Ｓ１５９）。
Ｓ１５７の処理、又はＳ１５９の処理の後、メモリコントローラ１０は、採用されたシフト量群を以降の読出し処理に適用する（Ｓ１６０）。
Ｓ１６０の処理が終了すると、シフト量推定処理は終了となる（終了）。
４．１．３ 第１変形例に係る効果
第１変形例によれば、メモリコントローラ１０は、６ページ分のデータＰ０＿１、Ｐ１＿１、Ｐ２＿１、Ｐ０＿２、Ｐ１＿２、及びＰ２＿２を揃えることなく、第１推定方式を実行する。これにより、メモリコントローラ１０は、誤り訂正処理に失敗したページＰｉに対しては、第１推定方式によるシフト量群ΔＶｔｈ＿ｐｉの算出しないようにすることができる。このため、メモリコントローラ１０におけるシフト量群の算出負荷を低減させることができる。
４．２ 第２変形例
上述の第２実施形態及び第３実施形態では、第４推定方式において、積集合Ｇのうち最大の信用度に対応するシフト量が推定元として用いられる場合について説明したが、これに限られない。例えば、積集合Ｇのうち閾値ＴＨ以上の複数の信用度（信用度群）に対応するシフト量群が推定元として用いられてもよい。
４．２．１ 第４推定方式
図２４は、第２変形例に係るメモリシステムにおけるシフト量推定処理に適用される第４推定方式の一例を示すフローチャートである。図２４は、図１５におけるＳ４６の処理に対応する。
第４推定方式が開始されると（開始）、メモリコントローラ１０は、信用度情報３１を参照し、訂正ステータスＳＴＳｊ＝１を満たす和集合（∪Ｅｊ）を抽出する（Ｓ１６１）。
メモリコントローラ１０は、変数ｉが“０”であるか否かを判定する（Ｓ１６２）。すなわち、メモリコントローラ１０は、推定先のシフト量群が下位ページＰ０に対応するか否かを判定する。
変数ｉが“０”である場合（Ｓ１６２；ｙｅｓ）、メモリコントローラ１０は、信用度情報３１を参照し、積集合Ｇ１から閾値ＴＨ以上となる信用度の組（信用度群｛ｒ１ｎ１｝）を抽出する（Ｓ１６３）。ｎ１は、１以上７以下の整数である。閾値ＴＨは、０以上１以下の実数である。
メモリコントローラ１０は、補正ＤＢ３２を参照し、Ｓ１６３の処理で抽出された信用度群｛ｒ１ｎ１｝に対応する推定元のシフト量群｛ΔＲｎ１｝に基づいて推定先のシフト量ΔＲ１を算出する（Ｓ１６４）。
続いて、メモリコントローラ１０は、信用度情報３１を参照し、積集合Ｇ５から閾値ＴＨ以上となる信用度の組（信用度群｛ｒ５ｎ５｝）を抽出する（Ｓ１６５）。ｎ５は、１以上７以下の整数である。
メモリコントローラ１０は、補正ＤＢ３２を参照し、Ｓ１６５の処理で抽出された信用度群｛ｒ５ｎ５｝に対応する推定元のシフト量群｛ΔＲｎ５｝に基づいて推定先のシフト量ΔＲ５を算出する（Ｓ１６６）。
変数ｉが“０”でない場合（Ｓ１６２；ｎｏ）、メモリコントローラ１０は、変数ｉが“１”であるか否かを判定する（Ｓ１６７）。すなわち、メモリコントローラ１０は、推定先のシフト量群が中位ページＰ１に対応するか否かを判定する。
メモリコントローラ１０は、信用度情報３１を参照し、積集合Ｇ２から閾値ＴＨ以上となる信用度の組（信用度群｛ｒ２ｎ２｝）を抽出する（Ｓ１６８）。ｎ２は、１以上７以下の整数である。
メモリコントローラ１０は、補正ＤＢ３２を参照し、Ｓ１６８の処理で抽出された信用度群｛ｒ２ｎ２｝に対応する推定元のシフト量群｛ΔＲｎ２｝に基づいて推定先のシフト量ΔＲ２を算出する（Ｓ１６９）。
続いて、メモリコントローラ１０は、信用度情報３１を参照し、積集合Ｇ４から閾値ＴＨ以上となる信用度の組（信用度群｛ｒ４ｎ４｝）を抽出する（Ｓ１７０）。ｎ４は、１以上７以下の整数である。
メモリコントローラ１０は、補正ＤＢ３２を参照し、Ｓ１７０の処理で抽出された信用度群｛ｒ４ｎ４｝に対応する推定元のシフト量群｛ΔＲｎ４｝に基づいて推定先のシフト量ΔＲ４を算出する（Ｓ１７１）。
続いて、メモリコントローラ１０は、信用度情報３１を参照し、積集合Ｇ６から閾値ＴＨ以上となる信用度の組（信用度群｛ｒ６ｎ６｝）を抽出する（Ｓ１７２）。ｎ６は、１以上７以下の整数である。
メモリコントローラ１０は、補正ＤＢ３２を参照し、Ｓ１７２の処理で抽出された信用度群｛ｒ６ｎ６｝に対応する推定元のシフト量群｛ΔＲｎ６｝に基づいて推定先のシフト量ΔＲ６を算出する（Ｓ１７３）。
変数ｉが“１”でない場合（Ｓ１６７；ｎｏ）、メモリコントローラ１０は、推定先のシフト量群が上位ページＰ２に対応すると判定する。そして、メモリコントローラ１０は、信用度情報３１を参照し、積集合Ｇ３から閾値ＴＨ以上となる信用度の組（信用度群｛ｒ３ｎ３｝）を抽出する（Ｓ１７４）。ｎ３は、１以上７以下の整数である。
メモリコントローラ１０は、補正ＤＢ３２を参照し、Ｓ１７４の処理で抽出された信用度群｛ｒ３ｎ３｝に対応する推定元のシフト量群｛ΔＲｎ３｝に基づいて推定先のシフト量ΔＲ３を算出する（Ｓ１７５）。
続いて、 メモリコントローラ１０は、信用度情報３１を参照し、積集合Ｇ７から閾値ＴＨ以上となる信用度の組（信用度群｛ｒ７ｎ７｝）を抽出する（Ｓ１７６）。ｎ７は、１以上７以下の整数である。
メモリコントローラ１０は、補正ＤＢ３２を参照し、Ｓ１７６の処理で抽出された信用度群｛ｒ７ｎ７｝に対応する推定元のシフト量群｛ΔＲｎ７｝に基づいて推定先のシフト量ΔＲ７を算出する（Ｓ１７７）。
Ｓ１６４及びＳ１６６の処理の後、Ｓ１６９、Ｓ１７１、及びＳ１７３の処理の後、又はＳ１７５及びＳ１７７の処理の後、メモリコントローラ１０は、算出されたシフト量の組をシフト量群Ｖｔｈ＿ｃｉとする（Ｓ１７８）。
Ｓ１７８の処理が終了すると、第４推定方式は終了となる（終了）。
図２５は、第２変形例に係るメモリシステムにおけるシフト量推定処理に適用される第４推定方式の一例を示す図である。図２５では、図２４におけるＳ１６１及びＳ１７０の処理が図１３に基づいて示される。より具体的には、図２５は、第４推定方式において、ｉ＝１、ＳＴＳ０＝１、ＳＴＳ１＝０、及びＳＴＳ２＝１である場合に推定先シフト量ΔＲ４を推定するケースの一例として、｛ｎ４｝＝｛３，５｝である場合が示される。
図２５に示されるように、メモリコントローラ１０は、信用度情報３１を参照し、中位ページＰ１のシフト量群ΔＶｔｈ＿ｃ１の算出に際して、下位ページＰ０の誤り訂正処理及び上位ページＰ２の誤り訂正処理がいずれも成功したことから、和集合（∪Ｅｊ）として集合Ｅ０∪Ｅ２を抽出する（Ｓ１６１）。
メモリコントローラ１０は、積集合Ｇ４として、集合Ｅ０∪Ｅ２と集合Ｆ４との積集合Ｇ４＝｛ｒ４１，ｒ４３，ｒ４５，ｒ４７｝を抽出する。そして、メモリコントローラ１０は、積集合Ｇ４から、閾値ＴＨ以上となる信用度群｛ｒ４ｎ４｝として、ｒ４３及びｒ４５を抽出する（Ｓ１７０）。これにより、メモリコントローラ１０は、信用度ｒ４３に対応するシフト量ΔＲ３及び信用度ｒ４５に対応するシフト量ΔＲ５を、推定先シフト量ΔＲ４に対する推定元シフト量として決定する。
その後、補正ＤＢ３２を参照することにより、推定元シフト量ΔＲ３に対応する推定先シフト量ΔＲ４（３）と、推定元シフト量ΔＲ５に対応する推定先シフト量ΔＲ４（５）とがそれぞれ算出される。そして、メモリコントローラ１０は、例えば、推定先シフト量ΔＲ４（３）及びΔＲ４（５）に基づき、推定先シフト量ΔＲ４を算出する（Ｓ１７１）。
例えば、メモリコントローラ１０は、信用度ｒ４３及びｒ４５の大小関係に基づいて、推定先シフト量ΔＲ４（３）及びΔＲ４（５）の内挿値を、推定先シフト量ΔＲ４として算出してもよい。具体的には、推定先シフト量ΔＲ４（３）及びΔＲ４（５）がそれぞれ－９及び－１１であり、信用度ｒ４３及びｒ４５がそれぞれ０．７４及び０．８２である場合、メモリコントローラ１０は、例えば、以下の式に従って推定先シフト量ΔＲ４を算出し得る。
ΔＲ４＝ΔＲ４（３）×ｒ４３／（ｒ４３＋ｒ４５）＋ΔＲ４（５）×ｒ４５／（ｒ４３＋ｒ４５）
＝（－９）×０．７４／（０．８２＋０．７４）＋（－１１）×０．８２／（０．７４＋０．８２）
＝－１０
４．２．２ 第２変形例に係る効果
第２変形例によれば、メモリコントローラ１０は、第４推定方式において、閾値ＴＨ以上の信用度に対応する複数のシフト量を推定元のシフト量に用いる。これにより、複数のシフト量の各々との相関を考慮したシフト量を算出することができる。このため、シフト量の高精度に推定できる。
４．３ その他
また、上述した第１実施形態、第２実施形態、及び第３実施形態では、１つのメモリセルトランジスタＭＴに３ビットのデータを記憶可能な場合について説明したが、これに限られず、２ビット、４ビット、又は５ビット以上のデータを記憶可能な場合についても、同様に適用可能である。
また、上述した第２実施形態及び第３実施形態では、推定元のシフト量に対応する状態が、推定先のシフト量に対応する状態と隣り合う場合について説明したが、これに限られない。例えば、推定元のシフト量に対応する状態は、推定先のシフト量に対応する状態から離れていてもよい。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
１…情報処理システム
２…ホスト
３…メモリシステム
１０…メモリコントローラ
１１…制御回路
１２…バッファメモリ
１３…不揮発性メモリインタフェース回路
１４…ホストインタフェース回路
１５…揮発性メモリインタフェース回路
１６…ＥＣＣ回路
１７…ヒストグラムエンジン
２０…不揮発性メモリ
３０…揮発性メモリ
３１…信用度情報
３２…補正ＤＢ

Claims (17)

  1. 複数のメモリセルを含む不揮発性メモリと、
    メモリコントローラと、
    を備え、
    前記複数のメモリセルの各々は、第１ビット及び第２ビットを記憶するように構成され、
    前記メモリコントローラは、
    前記複数のメモリセルから前記第１ビットに対応するデータを読み出す第１読出し処理に第１電圧を適用して、第１データを読み出し、
    前記複数のメモリセルから前記第２ビットに対応するデータを読み出す第２読出し処理に第２電圧を適用して、第２データを読み出し、
    前記第１データの誤り訂正処理に成功した場合、
    前記第１データ、及び前記第１データを誤り訂正した第３データに基づいて、第３電圧を算出し、
    前記第１読出し処理に適用する第１読出し電圧を、前記第１電圧から前記第３電圧に更新する
    ように構成された、
    メモリシステム。
  2. 前記メモリコントローラは、前記第１データの誤り訂正処理に失敗した場合、
    読出し電圧をシフトさせながら、前記複数のメモリセルから前記第１ビットに対応する複数のデータを読み出し、
    前記複数のデータに基づいて、第４電圧を算出し、
    前記第１読出し電圧を、前記第１電圧から前記第４電圧に更新する
    ように構成された、
    請求項１記載のメモリシステム。
  3. 前記メモリコントローラは、前記第１データの誤り訂正処理に失敗した場合、
    前記第１データ、前記第２データ、前記第１電圧、及び前記第２電圧に基づいて、第５電圧を算出し、
    前記第１読出し電圧を、前記第１電圧から前記第５電圧に更新する
    ように構成された、
    請求項１記載のメモリシステム。
  4. 前記メモリコントローラは、
    前記第２読出し処理に第６電圧を更に適用して、前記第２データを読み出し、
    前記第１データの誤り訂正処理に失敗し、かつ前記第２データの誤り訂正処理に成功した場合、
    前記第２データ、及び前記第２データを誤り訂正した第４データに基づいて、第７電圧及び第８電圧を算出し、
    前記第２読出し処理に適用する第２読出し電圧及び第３読出し電圧を、前記第２電圧及び前記第６電圧から前記第７電圧及び前記第８電圧に更新し、
    前記第７電圧及び前記第８電圧から少なくとも１個の電圧を選択し、
    前記選択された電圧、及び前記選択された電圧から算出される前記第１読出し電圧の信用度に基づいて、第９電圧を算出し、
    前記第１読出し電圧を、前記第１電圧から前記第９電圧に更新する
    ように構成された、
    請求項１記載のメモリシステム。
  5. 前記メモリコントローラは、
    前記第７電圧から算出される前記第１読出し電圧の第１信用度、及び前記第８電圧から算出される前記第１読出し電圧の第２信用度のうちの最大の信用度に対応する１個の電圧を選択する
    ように構成された、
    請求項４記載のメモリシステム。
  6. 前記メモリコントローラは、前記最大の信用度が第１閾値未満の場合、
    前記第１データ、前記第２データ、前記第１電圧、前記第２電圧、及び前記第６電圧に基づいて、第１０電圧を算出し、
    前記第１読出し電圧を、前記第１電圧から前記第１０電圧に更新する
    ように構成された、
    請求項５記載のメモリシステム。
  7. 前記メモリコントローラは、
    前記第７電圧から算出される前記第１読出し電圧の第１信用度、及び前記第８電圧から算出される前記第１読出し電圧の第２信用度のうちの第２閾値以上の信用度に対応する少なくとも１個の電圧を選択する
    ように構成された、
    請求項４記載のメモリシステム。
  8. 前記複数のメモリセルの各々は、第３ビットを更に記憶するように構成され、
    前記メモリコントローラは、
    前記複数のメモリセルから前記第３ビットに対応するデータを読み出す第３読出し処理に第１１電圧を適用して、第５データを読み出し、
    前記第１データの誤り訂正処理に失敗し、前記第２データの誤り訂正処理に成功し、かつ前記第３データの誤り訂正処理に成功した場合、
    前記第２データ、及び前記第２データを誤り訂正した第４データに基づいて、第７電圧を算出し、
    前記第２読出し処理に適用する第２読出し電圧を、前記第２電圧から前記第７電圧に更新し、
    前記第３データ、及び前記第３データを誤り訂正した第６データに基づいて、第１２電圧を算出し、
    前記第３読出し処理に適用する第３読出し電圧を、前記第１１電圧から前記第１２電圧に更新し、
    前記第７電圧及び前記第１２電圧から少なくとも１個の電圧を選択し、
    前記選択された電圧、及び前記選択された電圧から算出される前記第１読出し電圧の信用度に基づいて、第９電圧を算出し
    前記第１読出し電圧を、前記第１電圧から前記第９電圧に更新する
    ように構成された、
    請求項１記載のメモリシステム。
  9. 前記メモリコントローラは、
    前記第７電圧から算出される前記第１読出し電圧の第１信用度、及び前記第１１電圧から算出される前記第１読出し電圧の第３信用度のうちの最大の信用度に対応する１個の電圧を選択する
    ように構成された、
    請求項８記載のメモリシステム。
  10. 前記メモリコントローラは、前記最大の信用度が第１閾値未満の場合、
    前記第１データ、前記第２データ、前記第３データ、前記第１電圧、前記第２電圧、及び前記第１１電圧に基づいて、第１３電圧を算出し、
    前記第１読出し電圧を、前記第１電圧から前記第１３電圧に更新する
    ように構成された、
    請求項９記載のメモリシステム。
  11. 前記メモリコントローラは、
    前記第７電圧から算出される前記第１読出し電圧の第１信用度、及び前記第１１電圧から算出される前記第１読出し電圧の第３信用度のうちの閾値以上の信用度に対応する少なくとも１個の電圧を選択する
    ように構成された、
    請求項８記載のメモリシステム。
  12. 前記不揮発性メモリは、ワード線を更に含み、
    前記複数のメモリセルは、前記ワード線に接続される、
    請求項１記載のメモリシステム。
  13. 前記メモリコントローラは、前記第２データの誤り訂正処理に失敗した場合、
    読出し電圧をシフトさせながら、前記複数のメモリセルから前記第２ビットに対応する複数のデータを読み出し、
    前記複数のデータに基づいて第１４電圧を算出し、
    前記第２読出し電圧を、前記第２電圧から前記第１４電圧に更新する
    ように構成された、
    請求項１２記載のメモリシステム。
  14. 前記信用度は、前記選択された電圧と、前記第１読出し電圧との間の相関を示す、
    請求項４記載のメモリシステム。
  15. 複数のメモリセルを含む不揮発性メモリと、
    メモリコントローラと、
    を備え、
    前記複数のメモリセルの各々は、第１ビット及び第２ビットを記憶するように構成され、
    前記メモリコントローラは、
    前記複数のメモリセルから前記第１ビットに対応するデータを読み出す第１読出し処理に第１電圧を適用して、第１データを読み出し、
    前記複数のメモリセルから前記第２ビットに対応するデータを読み出す第２読出し処理に第２電圧を適用して、第２データを読み出し、
    前記第１データ、前記第２データ、前記第１電圧、及び前記第２電圧に基づいて、第３電圧を算出し、
    前記第１読出し電圧を、前記第１電圧から前記第３電圧に更新する
    ように構成された、
    メモリシステム。
  16. 前記メモリコントローラは、前記第１データ、前記第２データ、前記第１電圧、及び前記第２電圧を線形マトリクスに入力して、前記第３電圧を算出するように構成された、
    請求項１５記載のメモリシステム。
  17. 前記メモリコントローラは、前記第１データ、前記第２データ、前記第１電圧、及び前記第２電圧をニューラルネットワークに入力して、前記第３電圧を算出するように構成された、
    請求項１５記載のメモリシステム。
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