JP2023542936A - チャネル暗号化区別のためのメタデータ調整（ｍｅｔａｄａｔａ ｔｗｅａｋ） - Google Patents

Abstract

チャネル暗号化区別のためのメタデータ調整（トウィーク）を実装するためのシステム、装置及び方法が開示される。メモリコントローラは、所定のメモリチャネルスロットに結合されたメモリデバイスからデバイス固有の識別子（ＩＤ）を取り出す。メモリコントローラは、デバイス固有のＩＤを使用して、デバイスに記憶されたデータを暗号化するために使用されるトウィーク値を生成する。１つのシナリオでは、デバイス固有のＩＤは、トウィークプロセスのアドレスビットに埋め込まれる。このようにして、データをチャネルと無関係に復号化することができるので、メモリデバイスを異なるメモリチャネルに移行させることができる。これは、トウィーク動作に使用されるデバイス固有のＩＤが、メモリデバイスにローカルに記憶されたメタデータから取り出されるので可能である。一実施形態では、メモリデバイスは、永続的デュアルインラインメモリモジュール（ＤＩＭＭ）である。いくつかの実施形態では、メモリコントローラとメモリデバイスとの間のリンクは、コンピュートエクスプレスリンク（ＣＸＬ）準拠リンクである。【選択図】図２

Description

（関連技術の説明）
暗号化メモリの使用は、データ所有者が実行のために使用されるハードウェアを物理的に制御しない状況において、セキュリティを強化するための方法として提案されている。実施形態に応じて、様々な暗号化アルゴリズムのうち何れかを使用してデータを暗号化することができる。一実施形態では、高度暗号化規格（advanced encryption standard、ＡＥＳ）Ｘｏｒ－Ｅｎｃｒｙｐｔ－Ｘｏｒ（ＸＥＸ）Ｔｗｅａｋａｂｌｅ Ｂｌｏｃｋ Ｃｉｐｈｅｒ ｗｉｔｈ Ｃｉｐｈｅｒｔｅｘｔ Ｓｔｅａｌｉｎｇ（ＸＴＳ）（ＡＥＳ－ＸＴＳ）アルゴリズムを使用することができる。別の実施形態では、ＡＥＳ暗号ブロック連鎖（Cipher Block Chaining、ＣＢＣ）（ＡＥＳ－ＣＢＣ）アルゴリズムを使用することができる。他の実施形態では、他の暗号化アルゴリズムを使用することができる。しかしながら、暗号化メモリに対する従来のアプローチは、メモリアクセスの予測不可能性、及び、典型的なプロセッサ－メモリアーキテクチャの制約を考慮して、キャッシュラインを個々に及び別々に暗号化する必要があるため、初歩的な攻撃技術に対して脆弱である。

本明細書に記載の方法及びメカニズムの利点は、添付の図面と併せて以下の説明を参照することによってよりよく理解され得る。

コンピューティングシステムの一実施形態のブロック図である。 データを暗号化するためのシステムの一実施形態のブロック図である。 複数のメモリチャネルの一実施形態のブロック図である。 コンピューティングシステムの一実施形態のブロック図である。 メモリデバイス上のデータを暗号化するためにデバイス固有ＩＤを使用するための方法の一実施形態を示す一般化されたフロー図である。 新たに取り付けられたメモリデバイス上のデータを復号化するためにデバイス固有ＩＤを使用するための方法の一実施形態を示す一般化されたフロー図である。 ブートアップ時に暗号化調整（トウィーク）値を生成するための方法の一実施形態を示す一般化されたフロー図である。 暗号化されたデータを記憶するメモリデバイスを移行させるための方法の一実施形態を示す一般化されたフロー図である。

以下の説明では、本明細書に提示される方法及びメカニズムの十分な理解を提供するために、多数の具体的な詳細が記載されている。しかしながら、当業者は、これらの具体的な詳細なしに様々な実施形態が実施され得ることを認識すべきである。いくつかの例では、本明細書に記載のアプローチを不明瞭にすることを避けるために、周知の構造、構成要素、信号、コンピュータプログラム命令及び手法が詳細に示されていない。説明を簡単且つ明確にするために、図に示される要素は必ずしも縮尺どおりに描かれているわけではないことが理解されよう。例えば、いくつかの要素の寸法は、他の要素に対して誇張されている場合がある。

チャネル暗号化区別のためのメタデータ調整（トウィーク（tweak））を実施するための様々なシステム、装置及び方法が本明細書で開示される。一実施形態では、コンピューティングシステムは、ポータブルな永続的メモリデバイスのための複数のメモリチャネルスロットを含む。メモリデバイスがメモリチャネルスロットに取り付けられると、システムハードウェアは、デバイス固有の識別子（identifier、ＩＤ）をデバイスに問い合わせる。デバイス固有のＩＤは、シリアル番号、製造業者番号、ロット番号等であり得る。次いで、ハードウェアは、メモリチャネルに関連付けられたレジスタにデバイス固有のＩＤを記憶する。データがメモリデバイスに書き込まれる場合、データは、デバイス固有のＩＤに基づいて生成された調整値（トウィーク値）（tweak value）を使用して暗号化される。例えば、一実施形態では、ＡＥＳ－ＸＴＳアルゴリズムが使用される。この実施形態では、暗号文は、以下の式に基づいて生成される。暗号文 ＝ トウィーク ＸＯＲ ＡＥＳ（鍵、平文 ＸＯＲ トウィーク）。この式において、「トウィーク」値は、デバイス固有のＩＤ及びデータのアドレスに基づいて生成される。一実施形態では、「トウィーク」値は、デバイス固有のＩＤとアドレスとの連結である。また、「ＡＥＳ」は、ＡＥＳ暗号化規格を指す。データを復号化するために、以下の式が適用される。平文 ＝ トウィーク ＸＯＲ ＡＥＳ（鍵、暗号文 ＸＯＲ トウィーク）。

上記の例に基づいて、メモリデバイスが新しいコンピューティングシステムに移行される場合、メモリデバイスは、以前のコンピューティングシステムにおいてメモリデバイスが取り付けられていたチャネルとは異なるチャネル上に配置することができる。これは、データがチャネル番号に基づいてではなく、デバイス固有のＩＤに基づいて暗号化されるため可能になる。例えば、一実施形態では、トウィーク値は、データのアドレスとメモリデバイスのデバイス固有のＩＤとの組み合わせを暗号化することによって生成される。次いで、暗号化鍵及びトウィーク値を用いてデータを暗号化する。一実施形態では、メモリデバイスは、永続的デュアルインラインメモリモジュール（dual in-line memory module、ＤＩＭＭ）である。いくつかの実施形態では、メモリコントローラとメモリデバイスとの間のリンクは、コンピュートエクスプレスリンク（compute express link、ＣＸＬ）に準拠する。他の実施形態では、他のタイプのリンクを用いることができる。

図１を参照すると、コンピューティングシステム１００の一実施形態のブロック図が示されている。一実施形態では、コンピューティングシステム１００は、少なくともプロセッサ１０５Ａ～１０５Ｎと、入力／出力（input/output、Ｉ／Ｏ）インターフェース１２０と、バス１２５と、メモリコントローラ１３０と、ネットワークインターフェース１３５と、メモリデバイス１４０と、を含む。他の実施形態では、コンピューティングシステム１００は、他の構成要素を含み、及び／又は、コンピューティングシステム１００は、別様に構成される。プロセッサ１０５Ａ～１０５Ｎは、システム１００に含まれる任意の数のプロセッサを表す。

一実施形態では、プロセッサ１０５Ａ～１０５Ｎのうち１つ以上は、中央処理ユニット（central processing unit、ＣＰＵ）等の汎用プロセッサである。一実施形態では、プロセッサ１０５Ａは、システム１００内の他のプロセッサうちの１つ以上と通信するため、及び／又は、それらのプロセッサのうち１つ以上の動作を制御するためのドライバ１１０（例えば、グラフィックスドライバ）を実行する。実施形態に応じて、ドライバ１１０は、ハードウェア、ソフトウェア及び／又はファームウェアの任意の好適な組み合わせを使用して実装することができることに留意されたい。一実施形態では、プロセッサ１０５Ａ～１０５Ｎのうち１つ以上は、高度並列アーキテクチャを有するデータ並列プロセッサである。データ並列プロセッサは、グラフィックス処理ユニット（ＧＰＵ）、デジタル信号プロセッサ（digital signal processor、ＤＳＰ）、フィールドプログラマブルゲートアレイ（field programmable gate array、ＦＰＧＡ）、特定用途向け集積回路（application specific integrated circuit、ＡＳＩＣ）等を含む。いくつかの実施形態では、プロセッサ１０５Ａ～１０５Ｎは、複数のデータ並列プロセッサを含む。別の実施形態では、プロセッサ１０５Ａ～１０５Ｎのうち１つ以上は、暗号化鍵を生成し、システム１００のセキュリティ動作を調整するセキュアプロセッサ又はセキュアコプロセッサである。他の実施形態では、プロセッサ１０５Ａ～１０５Ｎは、他のタイプのプロセッサを含む。

Ｉ／Ｏインターフェース１２０は、任意の数及びタイプのＩ／Ｏインターフェース（例えば、ペリフェラルコンポーネントインターコネクト（peripheral component interconnect、ＰＣＩ）バス、ＰＣＩ－Ｅｘｔｅｎｄｅｄ（ＰＣＩ－Ｘ）、ＰＣＩエクスプレス（PCI Express、ＰＣＩｅ）バス、ギガビットイーサネット（登録商標）（gigabit Ethernet、ＧＢＥ）バス、ユニバーサルシリアルバス（universal serial bus、ＵＳＢ））を表す。様々なタイプの周辺デバイス（図示省略）がＩ／Ｏインターフェース１２０に結合される。そのような周辺デバイスは、ディスプレイ、キーボード、マウス、プリンタ、スキャナ、ジョイスティック、他のタイプのゲームコントローラ、メディア記録デバイス、外部記憶デバイス、ネットワークインターフェースカード等を含む（が、これらに限定されない）。ネットワークインターフェース１３５は、ネットワークを介してネットワークメッセージを受信及び送信することができる。

メモリコントローラ１３０は、プロセッサ１０５Ａ～１０５Ｎによってアクセス可能な任意の数及びタイプのメモリコントローラを表す。メモリコントローラ１３０は、プロセッサ１０５Ａ～１０５Ｎから分離されているものとして示されているが、これは、単に１つの可能な実施形態を表すことを理解されたい。他の実施形態では、メモリコントローラ１３０は、プロセッサ１０５Ａ～１０５Ｎのうち１つ以上に埋め込むことができ、又は、メモリコントローラ１３０は、プロセッサ１０５Ａ～１０５Ｎのうち１つ以上と同じ半導体ダイ上に配置することができる。メモリコントローラ１３０は、任意の数及びタイプのメモリデバイス１４０に結合される。

一実施形態では、各メモリコントローラ１３０は、対応するメモリデバイス１４０に記憶されたデータを暗号化するための制御ユニット１４５を含む。制御ユニット１４５は、暗号化エンジン１４５とも呼ばれ得ることに留意されたい。他の実施形態では、制御ユニット１４５は、メモリコントローラ１３０の外部に配置され得ることにも留意されたい。言い換えれば、制御ユニット１４５は、システム１００内の任意の好適な場所に配置され得る。一実施形態では、制御ユニット１４５は、インターフェース１４７を介して、対応するメモリデバイス１４０からデバイス固有識別子（ＩＤ）１５０を取り出す。インターフェース１４７は、実施形態ごとに異なり得る任意のタイプのインターフェースを表す。一実施形態では、インターフェース１４７は、ＰＣＩｅトランスポートを介してコンピュートエクスプレスリンク（ＣＸＬ）プロトコルを使用する。他の実施形態では、インターフェース１４７は、他のタイプのプロトコルを使用することができ、及び／又は、他のタイプのインターフェースとすることができる。

メモリデバイス１４０からデバイス固有ＩＤ１５０を取り出した後、制御ユニット１４５は、デバイス固有ＩＤと、暗号化又は復号化されているデータのアドレスと、を暗号化して、トウィーク値を生成する。メモリデバイス１４０に記憶されたデータは、暗号化鍵及びトウィーク値を使用して暗号化される。一実施形態では、メモリデバイス１４０に記憶されたデータは、ＡＥＳ－ＸＴＳ規格に従って、暗号化鍵及びトウィーク値を使用して暗号化される。これらのステップに関する更なる詳細は、本開示の残りの部分全体を通して提供される。

メモリデバイス１４０は、任意の数及びタイプのメモリデバイスを表す。例えば、メモリデバイス１４０内のメモリのタイプは、ダイナミックランダムアクセスメモリ（Dynamic Random Access Memory、ＤＲＡＭ）、スタティックランダムアクセスメモリ（Static Random Access Memory、ＳＲＡＭ）、ＮＡＮＤフラッシュメモリ、ＮＯＲフラッシュメモリ、強誘電体ランダムアクセスメモリ（Ferroelectric Random Access Memory、ＦｅＲＡＭ）等を含む。一実施形態では、メモリデバイス１４０のうち１つ以上は、不揮発性デュアルインラインメモリモジュール（non-volatile dual in-line memory module、ＮＶＤＩＭＭ）である。不揮発性メモリは、電力が除去されても、その内容を保持するメモリである。

様々な実施形態では、コンピューティングシステム１００は、コンピュータ、ラップトップ、モバイルデバイス、ゲームコンソール、サーバ、ストリーミングデバイス、ウェアラブルデバイス、又は、様々な他のタイプのコンピューティングシステム若しくはデバイスのうち何れかである。コンピューティングシステム１００の構成要素の数は、実施形態ごとに変化することに留意されたい。例えば、他の実施形態では、図１に示される数よりも多い又は少ない各構成要素が存在する。また、他の実施形態では、コンピューティングシステム１００は、図１に示されていない他の構成要素を含むことにも留意されたい。加えて、他の実施形態では、コンピューティングシステム１００は、図１に示される以外の方法で構築される。

図２を参照すると、データを暗号化するためのシステム２００の一実施形態のブロック図が示されている。システム２００は、第１の暗号化鍵２０４及び第２の暗号化鍵２１４を含み、これらは生成され、任意の好適な場所に記憶され得る。一実施形態では、メタデータは、メモリデバイスから取り出され、メタデータは、メモリデバイスに固有である。メタデータは、シリアル番号、製造業者番号、ロット番号等又はそれらの任意の組み合わせの一部又は全部であり得る。メタデータは、本明細書では、「デバイス固有のＩＤ」、「デバイス固有ＩＤ」又は「デバイス固有値」とも呼ばれ得る。一実施形態では、デバイス固有のＩＤは、ハッシュアルゴリズム等のアルゴリズムを使用して、取り出されたメタデータ（例えば、シリアル番号、製造業者番号、ロット番号）から生成される。場合によっては、デバイス固有のＩＤは、結果として得られるアルゴリズムの一部である。例えば、アルゴリズムが２５６ビットの結果を生成する場合、デバイス固有のＩＤは、この２５６ビットの結果のうち６４ビットであり得る。一実施形態では、各メモリチャネルは、メタデータを記憶するためのメタデータレジスタを有する。ビット数でのレジスタのサイズは、実施形態ごとに異なり得る。場合によっては、メモリチャネルに接続された複数のデバイスが存在する場合、メモリチャネルごとに複数のメタデータレジスタが存在し得る。

データ２１２は、メモリデバイス、キャッシュデバイス等に記憶されたデータのブロックを表す。一実施形態では、データ２１２は、キャッシュに記憶されたキャッシュラインデータを表す。様々な実施形態では、アクセスされているデータ２１２のアドレスは、メモリデバイスから取り出されたメタデータと組み合わされて、値２１０を生成する。一実施形態では、メタデータは、暗号化されているデータ２１２のアドレスと連結される。他の実施形態では、メタデータは、他の方法でデータアドレスと組み合わされて、値２１０を生成する。

次いで、データ２１２のデータブロックを暗号化する場合、データ値２１０は、暗号化鍵２１４によって暗号化されて、トウィーク値２１５を生成する。次に、トウィーク値２１５は、論理演算及び／又は数学演算２０６でデータと組み合わされる。一実施形態では、演算２０６は、ＸＯＲ演算である。次いで、演算２０６の出力は、暗号化動作２０４において第１の暗号化鍵を用いて暗号化される。次に、暗号化されたデータは、動作２０８（例えば、ＸＯＲ演算）において、トウィーク値２１５と組み合わされて、元の平文の暗号化バージョンである暗号文を生成する。データ２１２の各後続のデータブロックは、同様に暗号化され、トウィーク値２１５は、各後続のデータブロックについてガロア体（Galois Field、ＧＦ）乗算器２１６、２１８、２２０によって修正される。後で、暗号化されたデータがメモリから取り出される場合、上記の動作を逆にしてデータを復号化することができる。

図３を参照すると、複数のメモリチャネル３２５Ａ～３２５Ｎの一実施形態のブロック図が示されている。一実施形態では、コンピューティングシステム３００は、メモリデバイス３３０Ａ～３３０Ｎに接続された複数のメモリチャネル３２５Ａ～３２５Ｎを含む。一実施形態では、各メモリチャネル３２５Ａ～３２５Ｎは、対応するメモリコントローラ３１０Ａ～３１０Ｎに結合される。メモリチャネル３２５Ａ～３２５Ｎは、任意の数のメモリチャネルを表すことに留意されたい。同様に、メモリコントローラ３１０Ａ～３１０Ｎ及びメモリデバイス３３０Ａ～３３０Ｎは、それぞれ任意の数のメモリコントローラ及びメモリデバイスを表す。

一実施形態では、各メモリコントローラ３１０Ａ～３１０Ｎは、対応するメモリデバイス３３０Ａ～３３０Ｎに記憶されたデータを暗号化するための暗号化エンジン３１５Ａ～３１５Ｎを含む。また、各暗号化エンジン３１５Ａ～３１５Ｎは、デバイスをターゲットとする読み取り要求に応じて、対応するメモリデバイス３３０Ａ～３３０Ｎから取り出されたデータを復号化する。データを暗号化するために、暗号化エンジン３１５Ａ～３１５Ｎは、対応するメモリデバイス３３０Ａ～３３０Ｎからデバイス固有値（すなわち、デバイス固有のＩＤ）３３５Ａ～３３５Ｎを取り出す。デバイス固有値は、より一般的に「メタデータ」と呼ばれ得ることに留意されたい。次いで、暗号化エンジン３１５Ａ～３１５Ｎは、取り出されたデバイス固有値を対応するメタデータレジスタ３２０Ａ～３２０Ｎに記憶する。暗号化エンジン３１５Ａ～３１５Ｎは、デバイス固有値を使用して、メモリデバイスに記憶されているデータを暗号化するための暗号化アルゴリズムの一部として使用されることになるトウィーク値を生成する。

一実施形態では、デバイス固有値３３５Ａ～３３５Ｎは、アクセスされているデータのアドレスと連結され、次いで、連結された値が暗号化されて、トウィーク値を生成する。他の実施形態では、デバイス固有値３３５Ａ～３３５Ｎは、他の方法でデータのアドレスと組み合わされ、その組み合わせは暗号化されて、トウィーク値を生成する。次いで、トウィーク値を使用して、メモリデバイス３３０Ａ～３３０Ｎに記憶されているデータを暗号化する。一実施形態では、データを暗号化するために以下の演算が使用される。暗号文 ＝ トウィーク ＸＯＲ ＡＥＳ（鍵、平文 ＸＯＲ トウィーク）。上記の式において、「ＡＥＳ」は、高度暗号化規格（ＡＥＳ）互換動作を指す。また、上記の式において、「トウィーク」は、デバイス固有値３３５Ａ～３３５Ｎとアドレスとの組み合わせを暗号化することによって生成されるトウィーク値を指す。他の実施形態では、他の好適なタイプの動作を使用して、デバイス固有値３３５Ａ～３３５Ｎから生成されるトウィーク値を用いてデータを暗号化することができる。

図４を参照すると、コンピューティングシステム４００の一実施形態のブロック図が示されている。コンピューティングシステム４００は、コンピューティングシステム４００が単一のメモリコントローラ４１０を有するのに対して、コンピューティングシステム３００が複数のメモリコントローラ３１０Ａ～３１０Ｎを有することを除いて、（図３の）コンピューティングシステム３００と同様である。また、コンピューティングシステム４００は、コンピューティングシステム３００内のチャネル３２５Ａ～３２５Ｎごとに個別の暗号化エンジン３１５Ａ～３１５Ｎではなく、単一の暗号化エンジン４１５を有する。そうでない場合、データを暗号化するためのコンピューティングシステム４００の機能は、同様の技術を使用して、インターフェース４２５Ａ～４２５Ｎを介してメモリデバイス４３０Ａ～４３０Ｎからデバイス固有値４３５Ａ～４３５Ｎを取り出す。これらのデバイス固有値４３５Ａ～４３５Ｎは、対応するメタデータレジスタ４２０Ａ～４２０Ｎに記憶され、デバイス固有値４３５Ａ～４３５Ｎ及びターゲットデータのアドレスに基づいてトウィーク値を生成するために使用される。次いで、各トウィーク値を使用して、対応するメモリデバイス４３０Ａ～４３０Ｎに記憶されたデータを暗号化する。異なるタイプのシステム３００及び４００の２つの例が図３～図４に示されているが、任意の数の他のタイプのシステムが、本明細書で説明される暗号化技術を使用することができることを理解されたい。言い換えれば、図３～図４は、システムの非限定的な例として意図されている。また、いくつかのシステムは、構成要素のいくつかの部分をシステム３００の構造と組み合わせ、構成要素のいくつかの部分をシステム４００の構造と組み合わせることができる。構成要素の他の配置を有する他のタイプのシステムが可能であり、企図される。

図５を参照すると、メモリデバイス上のデータを暗号化するためにデバイス固有ＩＤを使用するための方法５００の一実施形態が示されている。説明のために、この実施形態におけるステップ及び図６～図８のステップが順番に示されている。しかしながら、記載された方法の様々な実施形態では、記載された要素のうち１つ以上が、示されたものとは異なる順序で同時に実行されてもよいし、完全に省略されてもよいことに留意されたい。所望される際、他の追加の要素も実行される。本明細書に記載の様々なシステム又は装置の何れも、方法５００を実施するように構成されている。

制御ユニット（例えば、図１の制御ユニット１４５）が、第１及び第２の暗号化鍵を受信する（ブロック５０５）。一実施形態では、制御ユニットは、コンピューティングシステム（例えば、図１のコンピューティングシステム１００）内のセキュアプロセッサから第１及び第２の暗号化鍵を受信する。別の実施形態では、制御ユニットは、それ自体で暗号化鍵を生成する。他の実施形態では、制御ユニットは、様々な他のタイプのデバイスの何れかから暗号化鍵を受信する。また、制御ユニットは、インターフェースを介して、第１のメモリデバイスから第１のデバイス固有ＩＤを取り出す（ブロック５１０）。一実施形態では、インターフェースは、メモリチャネルスロットの複数の物理インターフェース接続を含む。

後の時点で、制御ユニットは、第１のメモリデバイス内の第１のアドレスに記憶される第１のデータを受信する（ブロック５１５）。一実施形態では、制御ユニットは、データファブリックを介して、プロセッサコアから第１のデータを受信する。他の実施形態では、制御ユニットは、様々な他のタイプの構成要素の何れかから第１のデータを受信する。第１のデータは、本明細書では「第１の平文」、「第１の平文データ」又は「第１の復号化されたデータ」とも呼ばれ得ることに留意されたい。次に、制御ユニットは、第２の暗号化鍵を用いて第１のデバイス固有ＩＤ及び第１のアドレスを暗号化することによって、第１のトウィーク値を生成する（ブロック５２０）。様々な実施形態では、制御ユニットは、第１のデバイス固有ＩＤと第１のアドレスとの組み合わせから中間値を生成する。次いで、制御ユニットは、第２の暗号化鍵を用いて中間値を暗号化して、第１のトウィーク値を生成する。例えば、一実施形態では、制御ユニットは、第１のデバイス固有ＩＤを第１のアドレスに付加して、中間値を生成する。別の実施形態では、中間値は、第１のデバイス固有ＩＤと第１のアドレスとのハッシュである。他の実施形態では、中間値を生成するために第１のデバイス固有ＩＤと第１のアドレスとを組み合わせる他の方法を用いることができ、中間値は、暗号化されて、第１のトウィーク値を生成する。

次いで、制御ユニットは、第１の暗号化鍵及び第１のトウィーク値を用いて第１のデータを暗号化して、第１の暗号化されたデータを生成する（ブロック５２５）。様々な実施形態では、制御ユニットは、第１の暗号化鍵、第２の暗号化鍵及び第１のトウィーク値が関与する複数の演算を使用して、第１の暗号化されたデータを生成する。次いで、制御ユニットは、第１の暗号化されたデータを第１のアドレスに記憶する（ブロック５３０）。ブロック５３０の後、方法５００は終了する。

図６を参照すると、新たに取り付けられたメモリデバイス上のデータを復号化するためにデバイス固有ＩＤを使用するための方法６００の一実施形態が示されている。方法６００は、方法５００の説明の続きであることが意図されていることに留意されたい。言い換えれば、方法６００は、第１のメモリデバイスがメモリチャネルスロットから取り外され、第２のメモリデバイスがメモリチャネルスロットに取り付けられた後の時点で、同じ制御ユニットによって実行することができる。

方法６００の始めに、制御ユニットは、インターフェースを介して、第１のメモリデバイスとは異なる第２のメモリデバイスから第２のデバイス固有ＩＤを取り出す（ブロック６０５）。次いで、後の時点で、制御ユニットは、第２のメモリデバイスから第２のアドレスにおける第２のデータを取り出す要求を受信する（ブロック６１０）。次に、制御ユニットは、第２の暗号化鍵を用いて第２のデバイス固有ＩＤ及び第２のアドレスを暗号化することによって、第２のトウィーク値を生成する（ブロック６１５）。一実施形態では、制御ユニットは、（図５の）第１のトウィーク値を生成するのと同じ技術を使用して、第２のトウィーク値を生成する。少なくとも１つの実施形態では、第２の暗号化鍵は、トウィーク値を生成する目的で使用されることが意図されていることに留意されたい。この考察のために、第２の暗号化鍵は、第２のメモリデバイスに記憶されたデータを暗号化するためのトウィーク値を生成するために以前に使用されたと仮定する。また、方法５００において説明したように、第２の暗号化鍵は、第１のデバイス固有ＩＤ及び第１のアドレスを暗号化することによって、第１のメモリデバイスのための第１のトウィーク値を生成するために使用される。一実施形態では、制御ユニットに接続された他のメモリデバイスに対して、第２の暗号化鍵は、トウィーク値を生成する目的で使用されることになる。

ブロック６１５の後、制御ユニットは、第１の暗号化鍵及び第２のトウィーク値を用いて、第２のアドレスから取り出された第２の暗号化されたデータを復号化して、第２の復号化されたデータを生成する（ブロック６２０）。この説明のために、第１の暗号化鍵は、第２のメモリデバイスに記憶されたデータを暗号化するために以前に使用されたものと仮定する。少なくとも１つの実施形態では、第１の暗号化鍵は、データを暗号化及び復号化する目的で使用されることが意図されていることに留意されたい。例えば、方法５００において、第１の暗号化鍵は、第１のメモリデバイスに記憶されたデータを暗号化するために使用される。一実施形態では、制御ユニットに接続された他のメモリデバイスに対して、制御ユニットは、これらのメモリデバイスに記憶されたデータを暗号化及び復号化するために第１の暗号化鍵を使用することになる。

ブロック６２０の後、制御ユニットは、第２の復号化されたデータを要求元（例えば、プロセッサコア）に送信する（ブロック６２５）。第２の復号化されたデータは、要求元によって要求された第２のデータを表すことが意図されている。第２の復号化されたデータは、本明細書では「第２の平文」又は「第２の平文データ」とも呼ばれ得ることに留意されたい。ブロック６２５の後、方法６００は終了する。

図７を参照すると、ブートアップ時に暗号化トウィーク値を生成するための方法７００の一実施形態が示されている。ブートアップ時に、プロセッサ（例えば、図１のプロセッサ１０５Ａ）は、所定のメモリチャネル上の所定のメモリデバイスからデバイス固有ＩＤを取り出す（ブロック７０５）。プロセッサは、所定のメモリチャネルに対応するプログラム可能メタデータレジスタにデバイス固有ＩＤを記憶する（ブロック７１０）。動作中に所定のメモリデバイスにアクセスする場合、プロセッサは、アクセスされているデータのアドレスをデバイス固有ＩＤと組み合わせて、トウィーク値を生成する。プロセッサは、トウィーク値を使用して、暗号化の前後に、可逆的にデータを変更する。プロセッサに接続された他のメモリデバイスが存在する場合（条件ブロック７１５、「はい」）、方法７００はブロック７０５に戻る。そうではなく、プロセッサに接続された全てのメモリデバイスが発見され、初期化された場合（条件ブロック７１５、「いいえ」）、方法７００は終了する。

図８を参照すると、暗号化されたデータを記憶するメモリデバイスを移行させるための方法８００の一実施形態が示されている。メモリコントローラは、デバイス固有のＩＤに基づいて生成されたトウィーク値を用いて、第１のデータを暗号化し、暗号化された第１のデータを第１のコンピューティングシステム内のメモリデバイスに記憶し、第１のデータは、第１のコンピューティングシステム内の第１のシステムアドレスを有する（ブロック８０５）。デバイス固有のＩＤは、メモリデバイスのシリアル番号、メモリデバイスの製造業者番号、メモリデバイスのロット番号等であり得る。後の時点で、メモリデバイスは、第１のコンピューティングシステムから第２のコンピューティングシステムに移行される（ブロック８１０）。言い換えれば、メモリデバイスは、第１のコンピューティングシステムから取り外され、次いで、第２のコンピューティングシステムに取り付けられる。一実施形態では、第１及び第２のコンピューティングシステムはサーバである。他の実施形態では、第１及び第２のコンピューティングシステムは他のタイプのコンピューティングシステム又はデバイスである。次に、第２のシステム内のメモリコントローラは、デバイス固有のＩＤから生成されたトウィーク値に基づいて、第２のコンピューティングシステム内のメモリデバイス上の第１のデータにアクセスし、それを復号化し、第１のデータは、第２のコンピューティングシステム内の第２のシステムアドレスを有する（ブロック８１５）。

第１のデータは、システムアドレスが第１のコンピューティングシステムと比較して第２のコンピューティングシステム上の第１のデータに対して変更されている場合であっても、第２のコンピューティングシステム上で復号化され得ることに留意されたい。第１のデータに関連付けられたシステムアドレスは、第１のコンピューティングシステムから第２のコンピューティングシステムに変更されるが、メモリデバイスに記憶された第１のデータのメモリチャネルオフセットアドレスは、復号化を機能させるために同じである。これは、先行技術に勝る改善であり、先行技術においては、システムアドレスがコンピューティングシステム間で変更される場合、第１のデータを復号化することができなかった。この改善は、第１のデータが、システムアドレスではなく、正規化されたメモリチャネルアドレスから生成された鍵を用いて暗号化されるので可能である。ブロック８１５の後、方法８００は終了する。「メモリチャネルオフセットアドレス」は、本明細書では「正規化されたアドレス」とも呼ばれ得ることに留意されたい。本明細書で使用される場合、「正規化されたアドレス」という用語は、メモリデバイスのアドレス空間にローカライズされたアドレスとして定義される。

様々な実施形態では、ソフトウェアアプリケーションのプログラム命令を使用して、本明細書に記載の方法及び／又はメカニズムを実装する。例えば、汎用又は専用プロセッサによって実行可能なプログラム命令が企図される。様々な実施形態では、そのようなプログラム命令は、高レベルプログラミング言語によって表される。他の実施形態では、プログラム命令は、高レベルプログラミング言語からバイナリ、中間又は他の形式にコンパイルされる。代替的に、ハードウェアの挙動又は設計を説明するプログラム命令が書かれる。そのようなプログラム命令は、Ｃ等の高レベルプログラミング言語によって表される。代替的に、Ｖｅｒｉｌｏｇ等のハードウェア設計言語（hardware design language、ＨＤＬ）が使用される。様々な実施形態では、プログラム命令は、様々な非一時的なコンピュータ可読記憶媒体の何れかに記憶される。記憶媒体は、プログラム実行のためにプログラム命令をコンピューティングシステムに提供するために、使用中にコンピューティングシステムによってアクセス可能である。一般的に言えば、そのようなコンピューティングシステムは、少なくとも１つ以上のメモリと、プログラム命令を実行するように構成された１つ以上のプロセッサと、を含む。

上記の実施形態は、実施形態の非限定的な例にすぎないことを強調しておきたい。上記の開示が十分に理解されると、多数の変形及び修正が当業者に明らかになるであろう。以下の特許請求の範囲は、全てのそのような変形及び修正を包含すると解釈されることが意図されている。

Claims (20)

1. 装置であって、
   インターフェースと、
   制御ユニットと、を備え、
   前記制御ユニットは、
   第１のメモリデバイスから取り出された第１のデバイス固有ＩＤと、第１のアドレスと、に基づいて第１の値を生成することと、
   第１の暗号化鍵及び前記第１の値を用いて第１のデータを暗号化して、第１の暗号化されたデータを生成することと、
   前記インターフェースを介して、前記第１の暗号化されたデータを前記第１のメモリデバイスに記憶することと、
   を行うように構成されている、
   装置。
2. 前記制御ユニットは、第２の暗号化鍵を用いて、前記第１のデバイス固有ＩＤと前記第１のアドレスとの組み合わせを暗号化して前記第１の値を生成するように構成されており、
   前記第１のアドレスは、メモリチャネルオフセットアドレスである、
   請求項１の装置。
3. 前記第１のデバイス固有ＩＤは、前記第１のアドレスに付加され、前記第１の値を生成するために前記第２の暗号化鍵を用いて暗号化され、前記第１のデバイス固有ＩＤは、前記第１のメモリデバイスから取り出された複数のメタデータ値から生成される、
   請求項２の装置。
4. 前記制御ユニットは、
   第２のメモリデバイスから、第２のアドレスにおける第２のデータを取り出す要求を受信することと、
   前記第２のアドレスと、前記インターフェースを介して前記第２のメモリデバイスから取り出された第２のデバイス固有ＩＤと、に基づいて第２の値を生成することであって、前記第２のデバイス固有ＩＤは、前記第１のデバイス固有ＩＤと異なる、ことと、
   前記第１の暗号化鍵及び前記第２の値を用いて、前記第２のアドレスから取り出された第２の暗号化されたデータを復号化して、復号化されたデータを生成することと、
   前記復号化されたデータを要求元に送信することであって、前記復号化されたデータは、前記第２のデータを表す、ことと、
   を行うように構成されている、
   請求項１の装置。
5. 前記インターフェースは、第１のメモリチャネルであり、
   前記第２のメモリデバイスは、前記第１のメモリデバイスが第１のメモリチャネルスロットから取り外された後に、前記第１のメモリチャネルに対応する前記第１のメモリチャネルスロットに取り付けられ、
   前記第２のメモリデバイスは、前記第１のメモリチャネルスロットに取り付けられる前に、第２のメモリチャネルスロットに取り付けられており、
   前記第２のメモリデバイスは、以前に書き込まれたデータを記憶する、
   請求項４の装置。
6. 前記制御ユニットは、
   前記第１のメモリチャネルに対応する第１のメタデータレジスタに前記第１のデバイス固有ＩＤを記憶することと、
   前記第２のメモリデバイスが前記第１のメモリスロットに取り付けられた後に、前記第１のメタデータレジスタにおいて、前記第１のデバイス固有ＩＤを前記第２のデバイス固有ＩＤで上書きすることと、
   を行うように構成されている、
   請求項５の装置。
7. 前記制御ユニットは、
   前記第１の暗号化鍵を用いて、前記第１のデータと前記第１の値との間の第１のＸＯＲ演算の出力を暗号化して、中間の暗号化されたデータを生成することと、
   前記中間の暗号化されたデータと前記第１の値との間の第２のＸＯＲ演算を実行して、前記第１の暗号化されたデータを生成することと、
   を行うように構成されている、
   請求項１の装置。
8. 方法であって、
   制御ユニットが、第１のメモリデバイス内の第１のアドレスに記憶される第１のデータを受信することと、
   第１のデバイス固有ＩＤ及び前記第１のアドレスに基づいて第１の値を生成することと、
   第１の暗号化鍵及び前記第１の値を用いて前記第１のデータを暗号化して、第１の暗号化されたデータを生成することと、
   前記第１の暗号化されたデータを前記第１のメモリデバイス内の前記第１のアドレスに記憶することと、を含む、
   方法。
9. 第２の暗号化鍵を用いて、前記第１のデバイス固有ＩＤと前記第１のアドレスとの組み合わせを暗号化して前記第１の値を生成することを含み、
   前記第１のアドレスは、メモリチャネルオフセットアドレスである、
   請求項８の方法。
10. 前記第１のデバイス固有ＩＤは、前記第１のアドレスに付加され、前記第１の値を生成するために前記第２の暗号化鍵を用いて暗号化される、
    請求項９の方法。
11. インターフェースを介して、前記第１のメモリデバイスとは異なる第２のメモリデバイスから第２のデバイス固有識別子（ＩＤ）を取り出すことと、
    前記第２のメモリデバイスから、第２のアドレスにおける第２のデータを取り出す要求を受信することと、
    前記第２のアドレス及び前記第２のデバイス固有ＩＤに基づいて第２の値を生成することと、
    前記第１の暗号化鍵及び前記第２の値を用いて、前記第２のアドレスから取り出された第２の暗号化されたデータを復号化して、復号化されたデータを生成することと、
    前記復号化されたデータを要求元に送信することであって、前記復号化されたデータは、前記第２のデータを表す、ことと、を含む、
    請求項８の方法。
12. 前記インターフェースは、第１のメモリチャネルであり、
    前記第２のメモリデバイスは、前記第１のメモリデバイスが第１のメモリチャネルスロットから取り外された後に、前記第１のメモリチャネルに対応する前記第１のメモリチャネルスロットに取り付けられる、
    請求項１１の方法。
13. 前記第１のメモリデバイスが前記第１のメモリチャネルスロットから取り外された後に、前記第１のメモリデバイスが第２のメモリチャネルスロットに取り付けられたことを検出することと、
    前記第２のメモリチャネルスロットにおいて、前記第１のメモリデバイスから前記第１のアドレスにおける前記第１のデータを取り出す要求を受信することと、
    前記第２のメモリチャネルスロットにおいて、前記第１のメモリデバイスから前記第１のデバイス固有ＩＤを取り出すことと、
    前記第１のデバイス固有ＩＤ及び前記第１のアドレスに基づいて前記第１の値を生成することと、
    前記第１の暗号化鍵及び前記第１の値を用いて、前記第１のアドレスから取り出された前記第１の暗号化されたデータを復号化して前記第１のデータを生成することと、
    前記第１のデータを前記要求元に送信することと、を含む、
    請求項１２の方法。
14. 前記第１の暗号化鍵を用いて、前記第１のデータと前記第１の値との間の第１のＸＯＲ演算の出力を暗号化して、中間の暗号化されたデータを生成することと、
    前記中間の暗号化されたデータと前記第１の値との間の第２のＸＯＲ演算を実行して、前記第１の暗号化されたデータを生成することと、を含む、
    請求項８の方法。
15. システムであって、
    プロセッサと、
    メモリコントローラと、を備え、
    前記メモリコントローラは、
    第１のメモリデバイス内の第１のアドレスに前記プロセッサによって記憶される第１のデータを受信することと、
    第１のデバイス固有ＩＤ及び前記第１のアドレスに基づいて第１の値を生成することと、
    第１の暗号化鍵及び前記第１の値を用いて前記第１のデータを暗号化して、第１の暗号化されたデータを生成することと、
    前記第１の暗号化されたデータを前記第１のメモリデバイス内の前記第１のアドレスに記憶することと、
    を行うように構成されている、
    システム。
16. 前記メモリコントローラは、第２の暗号化鍵を用いて、前記第１のデバイス固有ＩＤと前記第１のアドレスとの組み合わせを暗号化して前記第１の値を生成するように構成されており、
    前記第１のアドレスは、メモリチャネルオフセットアドレスである、
    請求項１５のシステム。
17. 前記第１のデバイス固有ＩＤは、前記第１のアドレスに付加され、前記第１の値を生成するために前記第２の暗号化鍵を用いて暗号化され、前記第１のデバイス固有ＩＤは、前記第１のメモリデバイスから取り出された複数のメタデータ値から生成される、
    請求項１６のシステム。
18. 前記メモリコントローラは、
    前記第１のメモリデバイスとは異なる第２のメモリデバイスから第２のデバイス固有識別子（ＩＤ）を取り出すことと、
    前記第２のメモリデバイスから、第２のアドレスにおける第２のデータを取り出す要求を受信することと、
    前記第２のアドレス及び前記第２のデバイス固有ＩＤに基づいて第２の値を生成することであって、前記第２のデバイス固有ＩＤは、前記第１のデバイス固有ＩＤと異なる、ことと、
    前記第１の暗号化鍵及び前記第２の値を用いて、前記第２のアドレスから取り出された第２の暗号化されたデータを復号化して、復号化されたデータを生成することと、
    前記復号化されたデータを要求元に送信することであって、前記復号化されたデータは、前記第２のデータを表す、ことと、
    を行うように構成されている、
    請求項１５のシステム。
19. 前記第２のメモリデバイスは、前記第１のメモリデバイスが第１のメモリチャネルスロットから取り外された後に、前記第１のメモリチャネルスロットに取り付けられ、
    前記第２のメモリデバイスは、前記第１のメモリチャネルスロットに取り付けられる前に、第２のメモリチャネルスロットに取り付けられており、
    前記第２のメモリデバイスは、以前に書き込まれたデータを記憶する、
    請求項１８のシステム。
20. 前記メモリコントローラは、
    前記第１のメモリチャネルに対応する第１のメタデータレジスタに前記第１のデバイス固有ＩＤを記憶することと、
    前記第２のメモリデバイスが前記第１のメモリスロットに取り付けられた後に、前記第１のメタデータレジスタにおいて、前記第１のデバイス固有ＩＤを前記第２のデバイス固有ＩＤで上書きすることと、
    を行うように構成されている、
    請求項１５のシステム。

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