JP2023539577A - 短絡耐量を向上させたパワー炭化ケイ素ベースの半導体デバイス及びそのようなデバイスを作製する方法 - Google Patents

短絡耐量を向上させたパワー炭化ケイ素ベースの半導体デバイス及びそのようなデバイスを作製する方法 Download PDF

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Abstract

パワー半導体デバイスは、第１の導電型を有する炭化ケイ素ドリフト領域と、第２の導電型を有するドーパントでドープされた、炭化ケイ素ドリフト領域にある第１及び第２のウェルと、第１のウェルと第２のウェルとの間のＪＦＥＴ領域と、を含む半導体層構造を有する。第１及び第２のウェルはそれぞれ、主ウェルと、主ウェルとＪＦＥＴ領域との間にある側部ウェルとを含み、各側部ウェルはそれぞれのチャネル領域を含む。ＪＦＥＴ領域のドーピング濃度は、炭化ケイ素ドリフト領域のドーピング濃度を超え、ＪＦＥＴ領域の上部の最小幅は、ＪＦＥＴ領域の下部の最小幅よりも大きい。

Description

本出願は、２０２０年８月２７日に出願された米国特許出願第１７／００４，５３１号の優先権を主張するものであり、その内容全体が参照により本明細書に組み込まれる。
本発明は、半導体デバイスに関し、より詳細には、パワー半導体デバイスに関する。
金属酸化膜半導体電界効果トランジスタ（「ＭＯＳＦＥＴ」）は、スイッチング・デバイスとして使用することができるよく知られているタイプのトランジスタである。ＭＯＳＦＥＴは、チャネル領域によって分離されたソース領域及びドレイン領域と、酸化シリコン層などの薄いゲート絶縁層によってチャネル領域から分離されたゲート電極とを含む。ＭＯＳＦＥＴは、ゲート電極にゲート・バイアス電圧を印加することによってオン又はオフにすることができる。ＭＯＳＦＥＴが、デバイスの「しきい値」電圧以上のゲート・バイアス電圧の印加によってオンになると、電流が、ソース領域とドレイン領域との間のＭＯＳＦＥＴのチャネル領域を通って伝わる。バイアス電圧をゲート電極から除去する（又はしきい値電圧レベル未満に下げる）と、電流はチャネル領域を通って伝わらなくなる。一例として、ｎ型ＭＯＳＦＥＴは、ｎ型のソース領域及びドレイン領域と、ｐ型のチャネルとを有する。ｎ型ＭＯＳＦＥＴは、ｎ型のソース領域とドレイン領域とを電気的に接続するｐ型のチャネル領域に導電性のｎ型反転層を生成するのに十分なゲート・バイアス電圧をゲート電極に印加したときにオンになり、それによって、ソース領域とドレイン領域との間の多数キャリアの伝導が可能になるように設計することができる。ＭＯＳＦＥＴは、ゲート電極にゲート・バイアス電圧を印加することによってオフになる「ノーマリオン」デバイスとして設計することもできる。
ＭＯＳＦＥＴのゲート電極は、ゲート絶縁層によってチャネル領域から絶縁されているため、ＭＯＳＦＥＴをオン状態に維持するためには、又は、ＭＯＳＦＥＴをオン状態とオフ状態との間で切り替えるためには、最小のゲート電流が必要である。ゲート電極がチャネル領域とともにキャパシタを形成しているため、スイッチング中のゲート電流は小さく保たれる。したがって、スイッチング中に必要な充放電電流はごくわずかであり、ゲート駆動回路をより単純にすることができる。
「オン」状態で大電流（例えば、数百アンペア）を流すことができ、逆阻止状態で大電圧（例えば、数千ボルト）を阻止することができる高電力ＭＯＳＦＥＴ及び他のゲート電極制御半導体デバイスに対する需要が高まっている。高電流密度をサポートし、このような高電圧を阻止するために、パワーＭＯＳＦＥＴは、典型的には、ソース及びドレインが厚い半導体層構造の両側にある垂直構造を有する。非常に高い電力用途では、パワーＭＯＳＦＥＴは、典型的には、ワイド・バンドギャップ半導体材料系で形成されている。本明細書では、「ワイド・バンドギャップ半導体」という用語は、例えば、炭化ケイ素（ＳｉＣ）などの、少なくとも１．４ｅＶのバンドギャップを有する任意の半導体を包含する。炭化ケイ素は、例えば、高い電界破壊強度、高い熱伝導率、高い電子移動度、高い融点、及び高い飽和電子ドリフト速度を含む、いくつかの有利な特性を有する。例えば、シリコンなどの他の半導体材料で形成されたデバイスと比較して、炭化ケイ素で形成された電子デバイスは、より高い温度、高い電力密度、より速い速度、より高い電力レベル、及び／又はより高い放射密度で動作する能力を有することができる。
本発明の一部の実施例によると、第１の導電型を有する炭化ケイ素ドリフト領域と、炭化ケイ素ドリフト領域の上部に位置し、第１の導電型とは異なる第２の導電型を有するドーパントでドープされた第１のウェルと、炭化ケイ素ドリフト領域の上部に位置し、第１のウェルから離間され、第２の導電型を有するドーパントでドープされた第２のウェルと、第１のウェルと第２のウェルとの間の炭化ケイ素ドリフト領域にあるＪＦＥＴ領域と、を含む半導体層構造を有するパワー半導体デバイスが提供される。ＪＦＥＴ領域のドーピング濃度は、炭化ケイ素ドリフト領域のドーピング濃度を超え、ＪＦＥＴ領域の上半分の最大幅は、ＪＦＥＴ領域の下半分の最小幅よりも少なくとも３０％大きい。
一部の実施例では、第１のウェルは、第１の主ウェルと、第１の主ウェルとＪＦＥＴ領域との間にある第１の側部ウェルとを含むことができ、第２のウェルは、第２の主ウェルと、第２の主ウェルとの間にある第２の側部ウェルとを含むことができる。第１の側部ウェルは、第１のチャネル領域を含むことができ、第２の側部ウェルは、第２のチャネル領域を含むことができる。
一部の実施例では、半導体層構造の上面からの第１の側部ウェルの深さは、少なくとも１．０ミクロンである。
一部の実施例では、パワー半導体デバイスは、炭化ケイ素ドリフト領域の下面上の第１のソース／ドレイン・コンタクトと、第１の主ウェルの上部にあり、第１のウェルの上面まで延在する第１の導電型を有するソース／ドレイン領域と、ソース／ドレイン領域の上面上の第２のソース／ドレイン・コンタクトと、ＪＦＥＴ領域上及び第１のウェル上のゲート絶縁層と、ゲート絶縁層上のゲート電極と、をさらに含むことができる。
一部の実施例では、半導体層構造の上面からのＪＦＥＴ領域の深さは、半導体層構造の上面からの第１の側部ウェルの深さ以上であってもよい。
一部の実施例では、第１の側部ウェルのピーク・ドーピング濃度は、５×１０１７／ｃｍ３を超えてもよく、半導体層構造の上面の下０．８～１．２ミクロンの深さで生じる。
一部の実施例では、半導体層構造の上面からの第１の側部ウェルの深さは、１．６ミクロン未満であってもよい。
一部の実施例では、半導体層構造の上面からのＪＦＥＴ領域の深さは、半導体層構造の上面からの第１の側部ウェルの深さの１．０～１．２倍であってもよい。
一部の実施例では、第１の側部ウェルの上部０．２ミクロンのピーク・ドーピング濃度は、第１の側部ウェルのピーク・ドーピング濃度よりも少なくとも１桁低くてもよい。
一部の実施例では、ＪＦＥＴ領域の上部の最大幅は、ＪＦＥＴ領域の下部の最小幅よりも少なくとも５０％大きくてもよい。
一部の実施例では、第１の側部ウェルのピーク・ドーピング濃度は、半導体層構造の上面から第１の深さで生じてもよく、半導体層構造の上面から第１の深さにおけるＪＦＥＴ領域のドーピング濃度は、第１の側部ウェルのピーク・ドーピング濃度よりも少なくとも１桁低くてもよい。
一部の実施例では、第１の側部ウェルの深さは、半導体層構造の上面から１．０～１．５ミクロンであってもよく、半導体層構造の上面からのＪＦＥＴ領域の深さは、１．０～１．７ミクロンであってもよく、ＪＦＥＴ領域の深さは、第１の側部ウェルの深さと少なくとも同程度の深さであってもよい。
一部の実施例では、第１の側部ウェルと第２の側部ウェルとの間の距離は、１．５ミクロン未満であってもよい。
一部の実施例では、ＪＦＥＴ領域は、第１の導電型を有するドーパントが注入された注入領域を含むことができる。
一部の実施例では、ＪＦＥＴ領域の上半分の最大幅は、ＪＦＥＴ領域の下半分の最小幅よりも４０％～８０％大きくてもよい。
一部の実施例では、ＪＦＥＴ領域の下半分の幅は、ＪＦＥＴ領域の深さの５０％未満であってもよい。
一部の実施例では、ＪＦＥＴ領域は、第１のウェルの下に延在してもよい。
本発明のさらなる実施例によると、第１の導電型を有する炭化ケイ素ドリフト領域と、炭化ケイ素ドリフト領域の上部に位置し、第１の導電型とは異なる第２の導電型を有するドーパントでドープされた第１のウェルと、炭化ケイ素ドリフト領域の上部に位置し、第１のウェルから離間され、第２の導電型を有するドーパントでドープされた第２のウェルと、第１のウェルと第２のウェルとの間の炭化ケイ素ドリフト領域にあるＪＦＥＴ領域と、を含む半導体層構造を有するパワー半導体デバイスが提供される。半導体層構造の上面からのＪＦＥＴ領域の深さは、半導体層構造の上面からの第１のウェルの深さを超え、ＪＦＥＴ領域の上半分の最大幅は、ＪＦＥＴ領域の下半分の最小幅よりも大きい。
一部の実施例では、ＪＦＥＴ領域のドーピング濃度は、炭化ケイ素ドリフト領域のドーピング濃度を超えてもよく、半導体層構造の上面からの第１のウェルの深さは、少なくとも１．０ミクロンであってもよく、第１のウェルのピーク・ドーピング濃度は、半導体層構造の上面から０．２ミクロンの深さにおける第１のウェルのドーピング濃度を少なくとも１桁上回る。
一部の実施例では、第１のウェルのピーク・ドーピング濃度は、５×１０１７／ｃｍ３を超えてもよく、半導体層構造の上面の下０．８～１．２ミクロンの深さで生じる。
一部の実施例では、半導体層構造の上面からの第１のウェルの深さは、１．０～１．６ミクロンであってもよい。
一部の実施例では、半導体層構造の上面からのＪＦＥＴ領域の深さは、半導体層構造の上面からの第１のウェルの深さの１．２倍未満であってもよい。
一部の実施例では、ＪＦＥＴ領域の上半分の最大幅は、ＪＦＥＴ領域の下半分の最小幅よりも少なくとも５０％大きくてもよい。
一部の実施例では、第１のウェルのピーク・ドーピング濃度は、半導体層構造の上面から第１の深さで生じてもよく、半導体層構造の上面から第１の深さにおけるＪＦＥＴ領域のドーピング濃度は、第１のウェルのピーク・ドーピング濃度よりも少なくとも１桁低くてもよい。
一部の実施例では、ＪＦＥＴ領域の上半分の最大幅は、ＪＦＥＴ領域の下半分の最小幅よりも４０％～８０％大きくてもよい。
一部の実施例では、ＪＦＥＴ領域は、第１のウェルの下に延在してもよい。
本発明のさらに別の実施例によると、第１の導電型を有する炭化ケイ素ドリフト領域と、炭化ケイ素ドリフト領域の上部に位置し、第１の導電型とは異なる第２の導電型を有するドーパントでドープされた第１のウェルと、炭化ケイ素ドリフト領域の上部に位置し、第１のウェルから離間され、第２の導電型を有するドーパントでドープされた第２のウェルと、第１のウェルと第２のウェルとの間の炭化ケイ素ドリフト領域にあるＪＦＥＴ領域と、を含む半導体層構造を有するパワー半導体デバイスが提供される。ＪＦＥＴ領域のドーピング濃度は、炭化ケイ素ドリフト領域のドーピング濃度を超える。第１のウェルのピーク・ドーピング濃度は、半導体層構造の上面から第１の深さで生じ、第１の深さにおけるＪＦＥＴ領域のドーピング濃度は、第１のウェルのピーク・ドーピング濃度よりも少なくとも１桁低い。半導体層構造の上面からのＪＦＥＴ領域の深さは、半導体層構造の上面からの第１のウェルの深さを超える。
一部の実施例では、第１のピーク・ドーピング濃度は、５×１０１７／ｃｍ３を超えてもよく、半導体層構造の上面の下０．７～１．２ミクロンの深さで生じてもよい。
一部の実施例では、半導体層構造の上面からのＪＦＥＴ領域の深さは、半導体層構造の上面からの第１のウェルの深さの１．２倍未満であってもよい。
一部の実施例では、第１のウェルの上部０．２ミクロンのピーク・ドーピング濃度は、第１のウェルのピーク・ドーピング濃度よりも少なくとも１桁低くてもよい。
一部の実施例では、ＪＦＥＴ領域の上半分の最大幅は、ＪＦＥＴ領域の下半分の最小幅よりも少なくとも５０％大きくてもよい。
一部の実施例では、ＪＦＥＴ領域は、第１の導電型のドーパントが注入された注入領域を含むことができる。
一部の実施例では、ＪＦＥＴ領域は、第１のウェルの下に延在してもよい。
本発明のさらなる実施例によると、パワー半導体デバイスを形成する方法が提供される。これらの方法によると、第１の導電型を有する炭化ケイ素ドリフト領域が設けられる。炭化ケイ素ドリフト領域の上部に第２の導電型のドーパントを注入して、第１及び第２のウェルを形成する。イオン注入を介して、第１のウェルと第２のウェルとの間にある炭化ケイ素ドリフト領域の上部に第１の導電型のドーパントを注入して、第１のウェルと第２のウェルとの間にＪＦＥＴ領域を形成し、炭化ケイ素ドリフト領域並びに第１のウェル及び第２のウェルは、半導体層構造の一部である。ＪＦＥＴ領域の上半分の最小幅は、ＪＦＥＴ領域の下半分の最小幅よりも少なくとも３０％大きい。
一部の実施例では、第１のウェルは、第１の主ウェルと、第１の主ウェルとＪＦＥＴ領域との間にある第１の側部ウェルとを含むことができ、第１の側部ウェルが第１のチャネル領域を含み、第２のウェルは、第２の主ウェルと、第２の主ウェルとＪＦＥＴ領域との間にある第２の側部ウェルとを含むことができ、第２の側部ウェルが第２のチャネル領域を含み、半導体層構造の上面からの第１の側部ウェルの深さは、少なくとも１．０ミクロンであってもよい。
一部の実施例では、第１の側部ウェルのピーク・ドーピング濃度は、５×１０１７／ｃｍ３を超えてもよく、半導体層構造の上面の下０．８～１．２ミクロンの深さで生じてもよい。
一部の実施例では、半導体層構造の上面からのＪＦＥＴ領域の深さは、半導体層構造の上面からの第１の側部ウェルの深さの１．０～１．２倍であってもよい。
一部の実施例では、第１の側部ウェルの上部０．２ミクロンのピーク・ドーピング濃度は、第１の側部ウェルのピーク・ドーピング濃度よりも少なくとも１桁低くてもよい。
一部の実施例では、ＪＦＥＴ領域は、第１及び第２のウェルの形成前に形成されてもよい。
一部の実施例では、ＪＦＥＴ領域は、第１及び第２のウェルの下に延在してもよい。
従来のパワーＭＯＳＦＥＴの単位セルの概略断面図である。 図１Ａの単位セルの側部ｐウェルのドーピング・プロファイルを深さの関数として示すグラフである。 別の従来のパワーＭＯＳＦＥＴの単位セルの概略断面図である。 図２Ａの単位セルの側部ｐウェルのドーピング・プロファイルを深さの関数として示すグラフである。 さらに別の従来のパワーＭＯＳＦＥＴの単位セルの概略断面図である。 図３Ａの単位セルの側部ｐウェルのドーピング・プロファイルを深さの関数として示すグラフである。 本発明の実施例による複数のパワーＭＯＳＦＥＴを含む半導体ウエハの概略平面図である。 図４の半導体ウエハに含まれるパワーＭＯＳＦＥＴのうちの１つの概略平面図である。 ソース・メータライゼーションが除去された図５ＡのパワーＭＯＳＦＥＴの概略平面図である。 図５Ａ～図５ＢのパワーＭＯＳＦＥＴの単位セルの一部分の概略平面図である。 図６Ａの線６Ｂ－６Ｂに沿った概略断面図である。 図６Ａ～図６Ｂの単位セルのチャネル領域のドーピング・プロファイルを深さの関数として示すグラフである。 図６Ａ～図６Ｂの単位セルのＪＦＥＴ領域のドーピング・プロファイルを深さの関数として示すグラフである。 図６Ｂの単位セルの修正版の概略断面図である。 パワーＭＯＳＦＥＴの短絡耐量の試験に用いた条件を示す回路図である。 従来のＭＯＳＦＥＴ及び本発明の実施例によるＭＯＳＦＥＴの両方について、時間の関数としてシミュレートされたドレイン電流及び格子温度を示すグラフである。 本発明の実施例によるパワーＭＯＳＦＥＴを製造する方法を示す概略断面図である。 本発明の実施例によるパワーＭＯＳＦＥＴを製造する方法を示す概略断面図である。 本発明の実施例によるパワーＭＯＳＦＥＴを製造する方法を示す概略断面図である。 本発明の実施例によるパワーＭＯＳＦＥＴを製造する方法を示す概略断面図である。 本発明の実施例によるパワーＭＯＳＦＥＴを製造する方法を示す概略断面図である。 本発明の実施例によるパワーＭＯＳＦＥＴを製造する方法を示す概略断面図である。
パワー炭化ケイ素ＭＯＳＦＥＴは、今日、数千ボルトの阻止などの高電圧阻止を必要とする用途に使用されている。一例として、少なくとも１０ＫＶの電圧を阻止する１０Ａ／ｃｍ２以上の電流密度を定格とする炭化ケイ素ＭＯＳＦＥＴが市販されている。このようなデバイスを形成するために、典型的には、電気的に並列に接続された複数の「単位セル」ＭＯＳＦＥＴトランジスタが形成される。高電力用途では、多数（例えば、数百又は数千）のこれらの単位セルが、典型的には、単一の半導体基板上に設けられ、半導体基板の上側には、単位セルのすべてに対してゲート電極として作用するゲート電極パターンが形成される。半導体基板の反対（底部）側は、デバイスの単位セルのすべてに対する共通のドレインとして機能する。複数のソース・コンタクトが、ゲート電極パターンの開口部内に露出した半導体層構造のソース領域上に形成される。これらのソース・コンタクトも互いに電気的に接続され、共通のソースとして機能する。結果として得られるデバイスは、３つの端子、すなわち、個々の単位セル・トランジスタのすべてに対して端子として機能する共通のソース端子、共通のドレイン端子、及び共通のゲート電極を有する。上記の説明はｎ型ＭＯＳＦＥＴについてのものであり、ｐ型ＭＯＳＦＥＴについてはドレインとソースの位置が逆になることが理解されよう。
パワーＭＯＳＦＥＴ及び他のゲート制御パワー半導体デバイスの性能を改善することが絶えず要求されている。パワーＭＯＳＦＥＴのいくつかの重要な性能パラメータは、チャネル領域のキャリアの移動度、しきい値電圧、オン状態抵抗、高周波スイッチング速度、デバイス信頼性、及びデバイスの「短絡耐量」である。
図１Ａは、従来の炭化ケイ素パワーＭＯＳＦＥＴの単位セル・トランジスタ１００の概略断面図である（図１Ａは、２つの隣接する単位セルの一部分も示す）。図１Ｂは、単位セル・トランジスタ１００の側部ｐウェルのドーピング・プロファイルを、デバイスの半導体層構造の上面からの深さの関数として示すグラフである。
図１Ａに示すように、単位セル・トランジスタ１００は、ｎ型の炭化ケイ素半導体基板１１０を含む。低濃度にドープされたｎ型（ｎ－）炭化ケイ素ドリフト領域１２０が、基板１１０上に設けられている。ｎ型炭化ケイ素ドリフト領域１２０の上部は、イオン注入によってｐ型にドープされ、ｐウェル１３０を形成することができる。各ｐウェル１３０は、主ｐウェル１３２と、一対の側部ｐウェル１３４とを含む。主ｐウェル１３２は、５×１０１８／ｃｍ３～５×１０１９／ｃｍ３のドーピング濃度を有する。ドーパント濃度は、一般に、ｐウェル１３２が炭化ケイ素ドリフト領域１２０内に深く延在するほど高くなる。単位セル１００のチャネル領域１３６として働く側部ｐウェル１３４は、主ｐウェル１３２よりもｐ型ドーパントでより低濃度にドープされている。各側部ｐウェル１３４のドーピング濃度プロファイルが図１Ｂに示されている（後述する）。各ｐウェル１３０は、２つのイオン注入ステップを使用してイオン注入によって形成される。
高濃度にドープされた（ｎ＋）ｎ型炭化ケイ素ソース領域１４０がｐウェル１３０の上部に形成されている。ｎ型ソース領域１４０は、イオン注入によって形成されてもよい。高濃度にドープされた（ｎ＋）ｎ型炭化ケイ素領域１４０は、単位セル・トランジスタ１００のソース領域として機能する。ドリフト領域１２０及び基板１１０は共に、単位セル・トランジスタ１００の共通のドレイン領域として機能する。ｎ型炭化ケイ素基板１１０、ｎ型炭化ケイ素ドリフト領域１２０、ｐウェル１３０、及びその中に形成されたｎ型ソース領域１４０は共に、単位セル・トランジスタ１００の半導体層構造１５０を構成することができる。
ｎ型エピタキシャル・パターン１６０が半導体層構造１５０上に形成されている。ｎ型エピタキシャル・パターン１６０は、低いドーピング濃度（例えば、１×１０１６／ｃｍ３～１×１０１７／ｃｍ３）を有することができる。ｎ型エピタキシャル・パターン１６０は、例えば、０．５～１．５ミクロンの厚さであってもよい。ｎ型エピタキシャル・パターン１６０の上面には酸化シリコン・ゲート絶縁層１７０が形成されている。ｎ型エピタキシャル・パターン１６０の反対側のゲート絶縁層１７０上にはゲート電極１７２が形成されている。ソース・コンタクト１８０は、高濃度にドープされたｎ型ソース領域１４０に接触するようにｎ型エピタキシャル・パターン１６０の開口部内に形成されている。ドレイン・コンタクト１９０は、基板１１０の下面に形成されている。
上述したように、チャネル領域１３６は、側部ｐウェル１３４に設けられている。チャネル領域１３６は、ゲート電極１７２に十分なバイアス電圧が印加されると、ｎ型ソース領域１４０をドリフト領域１２０に電気的に接続する。このようなバイアス電圧がゲート電極１７２に印加されると、電流は、ｎ型ソース領域１４０からチャネル領域１３６を通って、デバイスの「ＪＦＥＴ領域」１２２と呼ばれる、ゲート電極１７２の下にあるドリフト領域１２０の部分に流れることができる。
図１Ｂは、単位セル・トランジスタ１００の側部ｐウェル１３４のドーピング・プロファイルを、半導体層構造１５０の上面からの深さの関数として示すグラフである。ｐウェル１３０は、アルミニウム・イオンを炭化ケイ素ドリフト領域１２０に注入することによって形成される。図１Ｂに示すように、側部ｐウェル１３４は、側部ｐウェル１３４の上面において約１×１０１８／ｃｍ３のアルミニウム・イオンのドーピング濃度を有し、その後、ｎ型エピタキシャル・パターン１６０から約０．５ミクロンの深さでほぼ５×１０１９／ｃｍ３まで増加する傾斜ドーピング・プロファイルを有することができ、ドーピング濃度は、深さが増加するにつれて急速に減少する。側部ｐウェル１３４は、側部ｐウェル１３４の表面に比較的高いドーピング濃度が提供されるため、比較的低い注入エネルギー（例えば、３００～３５０ｋｅＶ）を使用して注入されることがある。
上述したように、パワーＭＯＳＦＥＴの２つの重要な性能パラメータは、単位セル・トランジスタのチャネル領域のキャリアの移動度、及びデバイスのしきい値電圧である。チャネル領域１３６のドーピング・プロファイルは、これらの性能パラメータの両方に大きな影響を及ぼす可能性がある。高いチャネル移動度を有するためには、ゲート絶縁層１７０の直下のドーピング濃度が低いことが望ましい場合がある。したがって、ゲート絶縁層１７０の直下に比較的低濃度にドープされたｎ型エピタキシャル・パターン１６０を設けることによって、チャンネル移動度を向上させることができる。このような設計により、しきい値電圧も低くなる。さらに、イオン注入の損傷がゲート絶縁層１７０の直下にないため、このようなイオン注入によって引き起こされる損傷がゲート絶縁層１７０からさらに除去され、したがって、デバイス性能への影響が少なくなる可能性がある。
単位セル・トランジスタ１００で形成されたＭＯＳＦＥＴは、良好な性能を呈することができる。しかしながら、ＭＯＳＦＥＴは、第１の組の半導体層を成長させ、構造体を成長反応器から取り出してイオン注入を介してｐウェル１３０及びｎ型ソース領域１４０を形成し、その後構造体を成長反応器に戻してｎ型エピタキシャル・パターン１６０を形成する必要があるため、製造するのに費用がかかる可能性がある。
図２Ａは、別の従来の炭化ケイ素パワーＭＯＳＦＥＴの単位セル２００（及び２つの追加の単位セルの一部分）の概略断面図である。図２Ａに示すように、単位セル・トランジスタ２００は、ｎ型炭化ケイ素半導体基板２１０と、基板２１０の上面に設けられた低濃度にドープされたｎ型（ｎ－）炭化ケイ素ドリフト領域２２０とを有する。ｎ型炭化ケイ素ドリフト領域２２０の上部は、イオン注入によってｐ型にドープされて、それぞれが主ｐウェル２３２と一対の側部ｐウェル２３４とを含むｐウェル２３０を形成する。高濃度にドープされた（ｎ＋）ｎ型炭化ケイ素ソース領域２４０が、イオン注入によってｐウェル２３０の上部に形成される。基板２１０、ドリフト領域２２０、ｐウェル２３０、及びｎソース領域２４０は共に、単位セル・トランジスタ２００の半導体層構造２５０を構成することができる。半導体層構造２５０上には、絶縁パターン２７０がゲート形成されている。ゲート絶縁層２７０上には、ゲート電極２７２が形成されている。ソース領域２４０上には、ソース・コンタクト２８０が形成され、基板２１０の下面上には、ドレイン・コンタクト２９０が形成されている。チャネル領域２３６は、十分なバイアス電圧がゲート電極２７２に印加されると、ソース領域２４０をドリフト領域２２０に電気的に接続する側部ｐウェル２３４内に設けられている。
単位セル・トランジスタ２００は、単位セル・トランジスタ１００のｎ型エピタキシャル・パターン１６０が単位セル・トランジスタ２００では省略されていることを除いて、図１Ａの単位セル・トランジスタ１００の構造と同様の構造を有する。さらに、単位セル・トランジスタ２００の様々な領域の寸法及びドーピング濃度は、単位セル・トランジスタ１００の対応する領域の寸法及びドーピング濃度とは異なる。
図２Ｂは、単位セル・トランジスタ２００の側部ｐウェル２３４のドーピング・プロファイルを、半導体層構造２５０の上面からの深さの関数として示すグラフである。図２Ｂに示すように、半導体層構造２５０の表面直下のチャネル領域２３６のドーパント濃度は、約１×１０１７／ｃｍ３である。ドーパント濃度は、半導体層構造２５０の表面の下約０．５ミクロンの深さで約１×１０１９／ｃｍ３のピーク・ドーピング濃度まで増加する。その後、ドーピング濃度は減少し、約０．７ミクロンの深さで１×１０１７／ｃｍ３未満に低下する。
単位セル・トランジスタ２００で形成されたパワーＭＯＳＦＥＴは、良好な性能を呈することができるが、その性能は、図１Ａの単位セル・トランジスタ１００で形成されたパワーＭＯＳＦＥＴの性能ほど良好ではない場合がある。ｐウェル２３０は、より高いエネルギーのイオン注入プロセス（例えば、注入エネルギーが約４５０ｋｅＶであってもよい）を介して形成されることがあり、その結果、半導体層構造２５０への損傷が増大することがあるため、単位セル・トランジスタ２００で形成されたパワーＭＯＳＦＥＴの性能の低下が生じることがある。加えて、半導体格子への損傷は、損傷がデバイス性能に最大の影響を及ぼす可能性があるゲート絶縁層２７０の直下である場合がある。加えて、図２Ｂのドーピング・プロファイルは、図１Ｂのドーピング・プロファイルよりも劣っている場合があり、対応する性能の低下が生じることがある。しかしながら、単位セル・トランジスタ２００で形成されたパワーＭＯＳＦＥＴは、単位セル・トランジスタ１００で形成されたパワーＭＯＳＦＥＴと比較して、製造するのにかなり安価である場合がある。
単位セル・トランジスタ２００で形成されたパワーＭＯＳＦＥＴに関する別の潜在的な問題は、単位セル・トランジスタ１００で形成されたパワーＭＯＳＦＥＴと比較して、「短絡耐量」の低下を呈する可能性があることである。パワーＭＯＳＦＥＴ（又は他のゲート制御パワー半導体デバイス）の「短絡耐量」とは、短絡状態にさらされたときに、デバイスが損傷又は破壊される前にデバイスが動作することができる時間を指す。短絡状態では、ドレイン電流が劇的に増加する。ドレイン電流が大きいと、大電流がデバイスを通過する際に半導体層構造内で散逸される大量の電力に起因して、デバイスの内部温度にスパイクが生じる。短絡状態でデバイスがいかに急速に加熱されるかは、デバイスのパッケージングの放熱特性及び動作条件の関数である。例えば、単位セル２００で形成されたパワーＭＯＳＦＥＴが１２００ボルトの電圧で５００アンペアを伝導する場合、電力は１２００Ｖ×５００Ａ＝６０キロワットとなる。典型的なパッケージングによるパワーＭＯＳＦＥＴは、例えば、０．０１℃／Ｗの熱インピーダンスを有することがある。したがって、このようなＭＯＳＦＥＴの場合、６０キロワットで動作させると、デバイスは約６００℃まで加熱される（６０キロワット＊０．０１℃／Ｗ＝６００℃）。典型的には、ＭＯＳＦＥＴは、例えば、１マイクロ秒などの非常に短い時間、故障することなく、そのような温度に耐えることができるに過ぎない。対照的に、同じＭＯＳＦＥＴは、故障することなく、２００℃で１０時間動作することができる場合がある。
このような故障からＭＯＳＦＥＴを保護するために、短絡状態が生じているときを感知し、それに応答してゲート電圧を（例えば、０ボルトに）低下させる制御回路が設けられていることがある。短絡状態は、通常の動作状態ではなく、典型的には、ＭＯＳＦＥＴを含むより大きなシステムが意図した通りに動作していないために生じる。しかしながら、短絡状態が生じた場合、制御システムは、デバイスの故障を防止するためにゲート電圧を迅速に遮断することができなければならないため、ＭＯＳＦＥＴの短絡耐量は重要である。短絡耐量の持続時間が短いほど、制御回路はより速く動作することができなければならない。
図３Ａは、短絡性能が改善されるように設計された別の従来の炭化ケイ素パワーＭＯＳＦＥＴの単位セル３００（及び２つの追加の単位セルの一部分）の概略断面図である。
図３Ａに示すように、単位セル・トランジスタ３００は、ｎ型の炭化ケイ素半導体基板３１０と、基板３１０の上面に設けられた低濃度にドープされたｎ型（ｎ－）の炭化ケイ素ドリフト領域３２０とを含む。ｎ型の炭化ケイ素ドリフト領域３２０の上部は、イオン注入によってｐ型にドープされて、それぞれが主ｐウェル３３２と一対の側部ｐウェル３３４とを含むｐウェル３３０を形成する。ｐウェル３３０の上部には、イオン注入によって高濃度にドープされた（ｎ＋）ｎ型炭化ケイ素ソース領域３４０が形成されている。ドリフト領域３２０の上部のｐウェル３３０間には、ＪＦＥＴ領域３２２が画定されている。基板３１０、ドリフト領域３２０（ＪＦＥＴ領域３２２を含む）、ｐウェル３３０、及びソース領域３４０は共に、単位セル・トランジスタ３００の半導体層構造３５０を構成することができる。半導体層構造３５０の上面には、ゲート絶縁層３７０が直接形成されている。ゲート絶縁層３７０上には、ゲート電極３７２が形成されている。ソース・コンタクト３８０は、高濃度にドープされたｎ型ソース領域３４０及びｐウェル３３０上に形成されている。基板３１０の下面には、ドレイン・コンタクト３９０が形成されている。
ｐウェル３３０は、深いｐウェル３３０を形成すると同時に、比較的低い注入エネルギーを使用することを可能にするチャネリング・イオン注入を介して形成される。チャネリング・イオン注入を使用することにより、半導体層構造３５０の上部を低濃度にしかドープされていないｐ型にするか、又はｎ型のままにしておくことさえも可能である。側部ウェル３３４及び主ウェル３３２は、同じ又は異なるドーピング・プロファイルを有することができる。異なるドーピング・プロファイルが設けられる場合、主ウェル３３２は、側部ウェル３３４よりも高濃度にドープされることがある。少なくとも側部ウェル３３４は、低エネルギーのチャネリング・イオン注入技術を用いて形成される。ｐウェル３３０は、１．５ミクロン～６．０ミクロン以上の深さＤを有することができる。ＪＦＥＴ領域３２２の幅Ｗは、ｐウェル３３０の深さが増加しているため、通常よりも大きくしている。
図３Ｂは、単位セル・トランジスタ３００の側部ウェル３３４の（ｐ型ドーパント）ドーピング・プロファイルを、半導体層構造３５０の上面からの深さＤの関数として示すグラフである。図３Ｂに示すように、側部ｐウェル３３４の表面直下のｐ型ドーパント濃度は、１×１０１５／ｃｍ３未満と非常に低い場合がある。ｐ型ドーパント濃度は、最初の０．９ミクロン全体わたって急激に増加し、半導体層構造３５０の上面から約０．９ミクロンの深さで約８×１０１６／ｃｍ３のピーク・ドーピング濃度になる。その後、ドーピング濃度は、約２．８ミクロンの深さで約３×１０１６／ｃｍ３のドーピング濃度まで非常に緩やかに減少する。その後、ドーピング濃度は急速に減少し、３．５ミクロンの深さで検出レベル以下になる。
図３Ａのデバイスは、改善されたショット回路能力を呈することができるが、デバイスは、特殊な機器を必要とし、製造時間を増加させるチャネリング・イオン注入を使用して形成される。さらに、チャネリング・イオン注入を使用して達成可能な最大ドーピング濃度は、約１×１０１７／ｃｍ３であり、これは、短絡動作状態でデバイスのＪＦＥＴ領域３２２を空乏化するには不十分な場合がある。また、図３ＡのＭＯＳＦＥＴは、ＪＦＥＴ領域３２２が広くなっており、これにより、ウエハの所与の領域に形成することができる単位セルの数が減少する。
本発明の実施例によると、阻止電圧、スイッチング時間、及びオン状態抵抗に関して非常に高いレベルの性能を依然として提供しながら、改善された短絡耐量を呈することができるパワーＭＯＳＦＥＴ及び他のゲート制御デバイスが提供される。この改善された性能は、高エネルギーイオン注入を使用して、デバイスの半導体層構造内に高濃度にドープされた底部部分を有する比較的深いｐウェルを形成することによって達成することができる。ｐウェルの底部のドーピングレベルが高いため、ｐウェルの下部が横方向に広がり、ＪＦＥＴ領域の下部の少なくとも一部の幅が減少する。より深く、高濃度にドープされたｐウェル、及びＪＦＥＴ領域の下部の幅の減少は、ＪＦＥＴ領域に形成される空乏領域のサイズ及び幅を増加させ、より良好なピンチオフ効果をもたらし、飽和ドレイン電流を低下させる。飽和電流が低下すると、短絡状態で動作するときのデバイス内の電力損失が減少し、したがって、デバイスの内部温度の上昇が低減する。したがって、従来のデバイスと比較してデバイスの短絡耐量を向上させることができる。
ｐウェルの下部のドーピングレベルが高くなることに起因してＪＦＥＴ領域の下部が狭くなることは、デバイスの比オン抵抗を増加させるように作用する可能性があり、これは望ましくない。オン抵抗の増加を打ち消すために、ＪＦＥＴ領域のドーピング濃度を従来のレベルよりも高くすることができ、ＪＦＥＴ領域の深さを増加させることができる。例えば、ＪＦＥＴ領域は、深いｐウェルと少なくとも同程度の深さであってもよい。このより深く、より高濃度にドープされたＪＦＥＴ領域は、デバイスの比オン抵抗の増加を緩和することができる。より深く、より高濃度にドープされたＪＦＥＴ領域は、高温での比オン抵抗の値を下げることもでき、これは、短絡状態でデバイスの内部温度が上昇する速度を低下させるのに役立つ（すなわち、デバイスの温度係数が小さくなる）。これにより、デバイスの短絡耐量をさらに向上させることができる。
さらに、ＪＦＥＴ領域の下部を狭くすることは、ゲート電極をドレインからシールドするのに役立ち、その結果、デバイスのゲート－ドレイン間の固有キャパシタンス・レベルが低下する。ゲート－ドレイン間の固有キャパシタンスに対するゲート－ソース間の固有キャパシタンスの比は、信頼性の高い高周波スイッチング性能にとって最も重要な要因の１つであり、したがって、ゲート－ドレイン間の固有キャパシタンスの低減は、デバイスの性能を向上させることができる。さらに、より深く、高濃度にドープされたｐウェルは、デバイスのＪＦＥＴ領域内に形成される空乏領域のサイズ及び幅を増加させ、動作中のＪＦＥＴ領域及びゲート絶縁層の両方の電界値を減少させる。パワーＭＯＳＦＥＴ及び他のゲート制御スイッチング・デバイスの１つの知られている故障メカニズムは、高電界への長時間暴露によるゲート絶縁層の破壊であるため、改善されたシールドは、本発明の実施例によるデバイスの寿命、したがって信頼性を向上させることができる。
本発明の一部の実施例によると、第１の導電型（例えば、ｎ型）を有する炭化ケイ素ドリフト領域と、ドリフト領域の上部に位置する第１及び第２のウェルとを有する半導体層構造を含むパワー半導体デバイスが提供され、第１及び第２のウェルは、第２の導電型（例えば、ｐ型）を有するドーパントでドープされる。ＪＦＥＴ領域は、第１のウェルと第２のウェルとの間の炭化ケイ素ドリフト領域に画定される。第１のウェルは、第１の主ウェルと、第１の主ウェルとＪＦＥＴ領域との間にある第１の側部ウェルとを含み、第２のウェルは、第２の主ウェルと、第２の主ウェルとＪＦＥＴ領域との間にある第２の側部ウェルとを含む。第１及び第２の側部ウェルは、それぞれの第１及び第２のチャネル領域を含む。ＪＦＥＴ領域のドーピング濃度は、炭化ケイ素ドリフト領域のドーピング濃度を超え、ＪＦＥＴ領域の上部の最大幅は、ＪＦＥＴ領域の下部の最小幅よりも大きい。例示的な実施例では、ＪＦＥＴ領域の上部の最大幅は、ＪＦＥＴ領域の下部の最小幅よりも少なくとも３０％、少なくとも４０％、少なくとも５０％、少なくとも６０％、少なくとも８０％、又は少なくとも１００％大きくてもよい。このような実施例では、ＪＦＥＴ領域の上部は、ＪＦＥＴ領域の上半分であってもよく、ＪＦＥＴ領域の下部は、ＪＦＥＴ領域の下半分であってもよい。例えば、ＪＦＥＴ領域の上半分の最大幅は、ＪＦＥＴ領域の下半分の最小幅よりも４０％～８０％大きくてもよい。上記の実施例のそれぞれにおいて、ＪＦＥＴ領域の上部の最大幅は、ＪＦＥＴ領域の下部の最小幅の３倍（すなわち、３００％）未満であってもよい。
一部の実施例では、半導体層構造の上面からのＪＦＥＴ領域の深さは、半導体層構造の上面からの第１の側部ウェルの深さ以上であってもよい。半導体層構造の上面からの第１の側部ウェルの深さは、一部の実施例では、１．０～１．６ミクロンであってもよい。半導体層構造の上面からのＪＦＥＴ領域の深さは、第１の側部ウェルの深さの１．０～１．２倍であってもよい。例えば、第１の側部ウェルの深さは、半導体層構造の上面から１～１．５ミクロンであってもよく、ＪＦＥＴ領域の深さは、１～１．７ミクロンであってもよく、第１の側部ウェルの深さと少なくとも同程度の深さであってもよい。ＪＦＥＴ領域は、一部の実施例では、側部ウェルの下に延在してもよい。
第１の側部ウェルのピーク・ドーピング濃度は、５×１０１７／ｃｍ３又はさらには１×１０１８／ｃｍ３を超えてもよく、一部の実施例では、半導体層構造の上面の下０．８～１．２ミクロンの深さで生じてもよい。さらに、第１の側部ウェルの上部０．２ミクロンのピーク・ドーピング濃度は、第１の側部ウェルのピーク・ドーピング濃度よりも少なくとも１桁低くてもよい。
ＪＦＥＴ領域の下部の幅は、ＪＦＥＴ領域の深さよりも小さくてもよい。例示的な実施例では、ＪＦＥＴ領域の下部の幅は、ＪＦＥＴ領域の深さの４０％未満、５０％未満、６０％未満、７０％未満、又は８０％未満であってもよい。ＪＦＥＴ領域の上部の幅は、ＪＦＥＴ領域の深さよりも大きくても小さくてもよい。例示的な実施例では、ＪＦＥＴ領域の上部の幅は、ＪＦＥＴ領域の深さの７０％～１３０％、ＪＦＥＴ領域の深さの８０％～１２０％、又はＪＦＥＴ領域の深さの９０％～１１０％であってもよい。
次に、図４～図９Ｆを参照して、本発明の実施例によるパワー半導体デバイスの例示的な実施例について説明する。
図４は、本発明の実施例による複数のパワーＭＯＳＦＥＴ４１０を含むウエハ４００の概略平面図である。パワーＭＯＳＦＥＴ４１０は、行及び列に形成されてもよく、パッケージング及びテストためにウエハ４００を後で個片化（例えば、ダイシング）して、個々のパワーＭＯＳＦＥＴ４１０を分離することができるように互いに離間されていてもよい。ウエハ４００は、一部の実施例では、例えば、１つ又は複数の炭化ケイ素層が上に（例えば、エピタキシャル成長によって）形成された４Ｈ炭化ケイ素基板を含んでもよい。パワーＭＯＳＦＥＴ４１０を形成するために、炭化ケイ素半導体層構造上に他の半導体層（例えば、ポリシリコン層）、絶縁層及び／又は金属層が形成されてもよい。
図５Ａは、図４のウエハ４００に含まれるパワーＭＯＳＦＥＴ４１０のうちの１つの概略平面図である。図５Ｂは、ソース・メータライゼーション及びゲート・ボンド・パッドが除去された図５ＡのパワーＭＯＳＦＥＴ４１０の概略平面図である。
図５Ａに示すように、ゲート・ボンド・パッド４２０及び１つ又は複数のソース・ボンド・パッド４３０－１、４３０－２は、ＭＯＳＦＥＴ４１０の半導体層構造の上面に形成されてもよい。ドレイン・ボンド・パッド４４０（図５Ａでは点線のボックスによって示す）は、ＭＯＳＦＥＴ４１０の底部側に設けられてもよい。各ボンドパッド４２０、４３０、４４０は、ボンド・ワイヤが熱圧着又ははんだ付けなどの従来の技術によって容易に取り付けられ得るアルミニウムなどの金属で形成されてもよい。
以下でより詳細に説明するように、ＭＯＳＦＥＴ４１０の半導体層構造のソース領域に接触するソース・コンタクトが設けられる。ソース・コンタクトは、ＭＯＳＦＥＴ４１０の上面の大部分にわたって延在するソース金属パターン４３２の下部であってもよい。ソース金属パターン４３２は、ソース金属パターン４３２のかなりの部分が保護層４５０によって覆われているため、図５Ａでは破線のボックスによって示されている。ソース・ボンド・パッド４３０－１、４３０－２は、保護層４５０の開口部４５２を通して露出するソース金属パターン４３２の部分である。図５Ａには、ゲート・ボンド・パッド４２０及びソース・ボンド・パッド４３０－１、４３０－２を外部回路などに接続するために使用することができるボンド・ワイヤ４６０が示されている。
図５Ｂに示すように、ゲート・パッド４２４と、複数のゲート・フィンガー４２６と、ゲート・フィンガー４２６をゲート・パッド４２４に電気的に接続する１つ又は複数のゲート・バス４２８と、を含むゲート電極パターン４２２が設けられてもよい。ゲート・パッド４２４は、ゲート・ボンド・パッド４２０の真下にあり、ゲート・ボンド・パッド４２０に電気的に接続されてもよく、ゲート・フィンガー４２６は、デバイス全体にわたって水平に延在してもよい。絶縁層（図示せず）がゲート・フィンガー４２６及びゲート・バス４２８を覆ってもよい。ソース金属パターン４３２は、ゲート・フィンガー４２６の上の絶縁膜上に形成されてもよい。ソース金属パターン４３２のソース・コンタクトは、絶縁層（図示せず）の開口部を通って、ゲート・フィンガー４２６間を下方に延在し、半導体層構造の対応するソース領域に接触する。ＭＯＳＦＥＴ４１０は、並列に配置された複数の単位セル・トランジスタ５００を含む。文脈を提供するために、１つの単位セル５００の位置が図５Ｂに示されている。
図６Ａは、図５Ａ及び図５ＢのパワーＭＯＳＦＥＴ４１０の単位セル・トランジスタ５００の概略平面図である。図６Ｂは、図６Ａの線６Ｂ－６Ｂに沿った概略断面図である。図６Ｂは、文脈を提供するために、１つの完全な単位セル５００と、その両側の２つの追加の単位セルの一部分とを示していることが理解されるであろう。
図６Ａ～図６Ｂを参照すると、単位セル・トランジスタ５００は、例えば、ｎ型不純物で高濃度にドープされた単結晶４Ｈ炭化ケイ素半導体基板などのｎ型炭化ケイ素半導体基板５１０上に形成されてもよい。基板５１０のドーピング濃度は、例えば、１×１０１８原子／ｃｍ３～１×１０２１原子／ｃｍ３であってもよいが、他のドーピング濃度が使用されてもよい。本明細書では、半導体材料の「ドーピング濃度」とは、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）などの標準的な測定技術を使用して測定される、半導体材料の１立方センチメートル内に存在する、半導体材料に特定の導電型（すなわち、ｎ型又はｐ型のいずれか）を持たせるドーパント原子の数を指す。ｎ型半導体材料の場合、ドーピング濃度への言及はｎ型ドーパントの濃度を指し、ｐ型半導体材料の場合、ドーピング濃度への言及はｐ型ドーパントの濃度を指す。基板５１０は、任意の適切な厚さ（例えば、１００～５００ミクロン厚）であってもよい。基板５１０は、一部の実施例では、部分的又は完全に除去されてもよい。
基板５１０上には、低濃度にドープされたｎ型（ｎ－）炭化ケイ素ドリフト領域５２０が設けられている。ｎ型炭化ケイ素ドリフト領域５２０は、例えば、炭化ケイ素基板５１０上にエピタキシャル成長させることによって形成されてもよい。ｎ型炭化ケイ素ドリフト領域５２０は、例えば、１×１０１４～５×１０１６ドーパント／ｃｍ３のドーピング濃度を有していてもよい。ドーピング濃度は、デバイスの電圧阻止定格によって変わることがあり、より高い電圧阻止定格を有するデバイスは、典型的には、ドリフト領域５２０により低いドーピング濃度を有する。例えば、１０ＫＶ以上の電圧阻止定格を有するＭＯＳＦＥＴは、１×１０１４～５×１０１４ドーパント／ｃｍ３のドリフト領域ドーピング濃度を有することがあり、一方、５００Ｖ以上の電圧阻止定格を有するＭＯＳＦＥＴは、１×１０１６～５×１０１６ドーパント／ｃｍ３のドリフト領域ドーピング濃度を有することがある。ｎ型炭化ケイ素ドリフト領域５２０は、基板５１０の上方に例えば３～１００ミクロンの垂直高さを有する厚い領域であってもよい。図６Ｂには示されていないが、一部の実施例では、ｎ型炭化ケイ素ドリフト領域５２０の上部は、ドリフト領域５２０の残りの部分よりも高濃度にドープされて、ドリフト領域５２０の上部に電流拡散層を提供することができる。この電流拡散層のドーピング濃度は、ドリフト領域５２０の残りの部分のドーピング濃度よりも、例えば、約１．５～４．０倍高くてもよい。
ｐウェル５３０は、ｎ型ドリフト領域５２０の上部（又は、電流拡散層が設けられている場合には電流拡散層）に形成される。ＪＦＥＴ領域５２２は、隣接するｐウェル５３０間のドリフト領域５２０の上部に画定される。ｐウェル５３０は、主ウェル５３２と、主ウェル５３２の両側にある側部ウェル５３４とを含むことができる。主ウェル５３２及び側部ウェル５３４は、同一にドープされてもよく、又は異なるようにドープされてもよい。単位セル５００のチャネル領域５３６は、側部ｐウェル５３４内にある。チャネル領域５３６は、ゲート電極５７２に十分なバイアス電圧が印加されると、ｎ型ソース領域５４０（後述する）をＪＦＥＴ領域５２２に電気的に接続する。
ｐウェル５３０は、イオン注入によって形成される。当業者に知られているように、ｎ型又はｐ型ドーパントなどのイオンは、所望のイオン核種をイオン化し、イオン注入ターゲット・チャンバ内で半導体層の表面に向けてイオンビームとして所定の運動エネルギーでイオンを加速することによって、半導体層又は領域に注入することができる。所定の運動エネルギーに基づいて、所望のイオン核種が半導体層に侵入することができる。イオンは、所定の運動エネルギーが、深さの関数としてイオン濃度が変化する注入「プロファイル」を提供するように、半導体層に異なる深さで注入される。ドーパントは、例えば、Ａｌ＋又はＮ＋イオンを含んでもよいが、任意の適切なドーパントイオンが使用されてもよい。一部の実施例では、注入は、例えば、７５℃以上の温度などの異なる温度で行われてもよい。
図６Ｃは、側部ウェル５３４の例示的なドーピング・プロファイルを示すグラフである。図６Ｃに示すように、側部ウェル５３４は、その表面付近で約１×１０１７／ｃｍ３の濃度にドープされ、ドーピング濃度は、概して、深さとともに増加する。図６Ｃに示す例示的な実施例では、ドーピング濃度は、ｐウェル５３０の表面下約１ミクロンの深さで約５×１０１８／ｃｍ３のピークに達する。ドーピング濃度は、約１ミクロン未満の深さで急激に低下し、約１．４ミクロンの深さでドリフト領域５２０の上部のバックグラウンドｎ型ドーピング濃度レベルを下回る。
図６Ｃに示すドーピング・プロファイルは、より高いエネルギーのイオン注入を使用することによって達成することができる。例えば、イオン注入は、５００ｋｅＶ～２ＭｅＶの注入エネルギーで行われてもよい。これらのより高い注入エネルギーを使用して、側部ウェル５３４の下部をその上部よりも高濃度にドープし、１．０ミクロン以上の注入深さを達成することができ、したがって、側部ｐウェル５３４の深さは、例示的な実施例では０．８～２．０ミクロン、他の例示的な実施例では１．０～１．７ミクロン、さらに他の例示的な実施例では１．１～１．５ミクロンとすることができる。側部ウェル５３４のピーク・ドーピング濃度は、一部の実施例では、８×１０１７～１×１０１９ドーパント／ｃｍ３であってもよく、他の例示的な実施例では、１×１０１８～８×１０１８ドーパント／ｃｍ３であってもよい。ピーク・ドーピング濃度は、一部の実施例では、半導体層構造５５０の上面の下０．７～１．５ミクロンの深さで、他の実施例では、０．８～１．２ミクロンの深さで生じてもよい。
ｐウェル５３０は、マルチステップ・イオン注入プロセスを使用して形成されてもよいことが理解されるであろう。例えば、第１のイオン注入ステップでは、比較的低いドーズ量のアルミニウム・イオンが比較的低い注入エネルギー・レベルで注入されてもよい。第２のイオン注入ステップでは、中程度のドーズ量のアルミニウム・イオンが中程度の注入エネルギー・レベルで注入されてもよい。第３のイオン注入ステップでは、高いドーズ量のアルミニウム・イオンが高い注入エネルギー・レベルで注入されてもよい。一部の実施例では、高ドーズ量のアルミニウム・イオンは、低ドーズ量のアルミニウム・イオンよりも少なくとも１桁高くてもよく、又は低ドーズ量のアルミニウム・イオンよりも少なくとも２桁高くてもよい。一部の実施例では、高ドーズ量のアルミニウム・イオンは、中程度のドーズ量のアルミニウム・イオンより少なくとも１桁高くてもよい。一部の実施例では、高ドーズ量のアルミニウム・イオンは、中程度のドーズ量のアルミニウム・イオンを注入するために使用される注入エネルギーの少なくとも２倍、又は少なくとも３倍の注入エネルギーを使用して注入されてもよい。一部の実施例では、高ドーズ量のアルミニウム・イオンは、低ドーズ量のアルミニウム・イオンを注入するために使用される注入エネルギーの少なくとも４倍、少なくとも５倍、少なくとも６倍、少なくとも７倍、又は少なくとも８倍の注入エネルギーを使用して注入されてもよい。アルミニウム以外のイオンも使用することができる。
図６Ｂで最もよく分かるように、側部ウェル５３４の底部部分のより高いドーピング濃度により、側部ｐウェル５３４は横方向に広がる。その結果、ｐウェル５３０間に画定されるＪＦＥＴ領域５２２の上部は、ＪＦＥＴ領域５２２の下部の少なくとも一部よりも広い。ここで、ＪＦＥＴ領域５２２の上部とは、ＪＦＥＴ領域５２２の上半分を指し、ＪＦＥＴ領域５２２の下部とは、ＪＦＥＴ領域５２２の下半分を指す。例えば、図６Ｂに示すように、ＪＦＥＴ領域５２２の上部は、第１の最大幅Ｗ１を有する。ＪＦＥＴ領域５２２の上部の幅は、図６Ｂでは一定であるように示されているが、実際のデバイスでは、典型的には、幅にある量のばらつきがあり、幅Ｗ１は、ＪＦＥＴ領域５２２の上部の最大幅である。ＪＦＥＴ領域５２２の下部の幅は可変であり、ＪＦＥＴ領域５２２の下部の最小幅Ｗ２は、ＪＦＥＴ領域５２２の上部の最大幅Ｗ１よりも小さい。一部の実施例では、ＪＦＥＴ領域５２２の上部の最大幅Ｗ１は、０．８～３．０ミクロンであってもよい。他の実施例では、ＪＦＥＴ領域５２２の上部の最大幅Ｗ１は、１．０～２．０ミクロンであってもよい。さらに他の実施例では、ＪＦＥＴ領域５２２の上部の最大幅Ｗ１は、１．０～１．５ミクロンであってもよい。一部の実施例では、ＪＦＥＴ領域５２２の下部の最小幅Ｗ２は、０．４～１．５ミクロンであってもよい。他の実施例では、ＪＦＥＴ領域５２２の下部の最小幅Ｗ２は、０．５～１．０ミクロン又は０．５～０．７５ミクロンであってもよい。一部の実施例では、幅Ｗ２は、幅Ｗ１の３０％～８０％であってもよい。他の実施例では、幅Ｗ２は、幅Ｗ１の４０％～６０％であってもよい。一部の実施例では、ＪＦＥＴ領域５２２の下半分の最小幅は、ＪＦＥＴ領域５２２の上半分の平均幅の３５％～９０％、又はＪＦＥＴ領域５２２の上半分の平均幅の４５％～６５％であってもよい。
上述したように、ＪＦＥＴ領域５２２の下部の狭くなった領域は、単位セル５００を含むデバイスの比オン抵抗を増加させるように作用する可能性がある。オン抵抗の増加を打ち消すために、より深いＪＦＥＴ領域５２２がデバイス内に設けられ、ＪＦＥＴ領域５２２は、側部ｐウェル５３４と少なくとも同程度の深さであってもよい。さらに又は代替として、ＪＦＥＴ領域５２２のドーピング濃度を従来のレベルよりも高くすることができる。より深く、より高濃度にドープされたＪＦＥＴ領域５２２は、高温での比オン抵抗の値を低減することもでき、これは、短絡状態でデバイスの内部温度が上昇する速度を低下させるのに役立つ（すなわち、デバイスの温度係数が小さくなる）。これにより、デバイスの短絡耐量をさらに向上させることができる。より深く、より高濃度にドープされたＪＦＥＴ領域５２２は、一部の実施例では、イオン注入によって形成されてもよい。図６Ｂは、ＪＦＥＴ領域５２２の深さがｐウェル５３０の深さとほぼ同じである実施例を示す。図６Ｅは、ｐウェル５３０の深さよりも約２０％深い深さを有するＪＦＥＴ領域５２２’を含む単位セル５００の修正版５００’を示す。図６Ｅの実施例は、イオン注入によってｐウェル５３０を形成する前に、イオン注入によってＪＦＥＴ領域５２２を形成することによって形成されてもよい。
図６Ｄは、ＪＦＥＴ領域５２２の例示的なドーピング・プロファイルを示すグラフである。図６Ｄに示すように、追加のｎ型ドーパント（例えば、窒素イオン）が、約６×１０１６／ｃｍ３の濃度でＪＦＥＴ領域５２２に注入されている。図６Ｄの例では、ＪＦＥＴ領域５２２をドープするために、それぞれ異なる注入エネルギーで合計６回のイオン注入ステップが実行され、その結果、図６Ｄに示す６つのピークが得られている。注入された窒素イオンは、半導体格子内でアルミニウム・イオンほど偏向しない傾向があり、したがって、図６Ｄの例示的な実施例では、ＪＦＥＴ領域５２２全体にわたってかなり一定のドーピング・プロファイルを得るために、より多くの注入ステップが使用された。本例では、ドリフト領域５２０のバックグラウンドｎ型ドーピング濃度は約２×１０１６／ｃｍ３であり、したがって、ＪＦＥＴ領域５２２は、バックグラウンド・ドーピング濃度の２～３倍高いドーピング濃度を有する。ドーピング濃度は、約１．２５ミクロン未満の深さで急激に低下し、約１．３５ミクロンの深さでバックグラウンドのｎ型ドーピング濃度レベル未満となる。図６Ｃと図６Ｄとを比較することによって分かるように、ＪＦＥＴ領域５２２の深さは、側部ｐウェル５３４の深さにほぼ等しい。ｐウェル５３０（若しくはその一部）又はＪＦＥＴ領域５２２などのイオン注入によって形成された領域の深さとは、ドーピング濃度がバックグラウンドのドーピング濃度に等しいレベルまで低下する、その領域の表面（又は別の基準表面）より下の深さを指す。バックグラウンド・ドーピング濃度は、同じ導電型又は異なる導電型であってもよい。
一部の実施例では、ＪＦＥＴ領域５２２の深さは、側部ｐウェル５３４の深さの０．８～１．５倍であってもよい。一部の実施例では、ＪＦＥＴ領域５２２の深さは、側部ｐウェル５３４の深さの１．０～１．４倍の深さであってもよい。さらに他の実施例では、ＪＦＥＴ領域５２２の深さは、側部ｐウェル５３４の深さの１．０倍～１．２倍の深さであってもよい。一部の実施例では、ＪＦＥＴ領域５２２の深さは、０．８～２．０ミクロンであってもよい。他の実施例では、ＪＦＥＴ領域５２２の深さは、１．０～１．７ミクロンであってもよい。
ＪＦＥＴ領域の下部の幅は、ＪＦＥＴ領域５２２の深さよりも小さくてもよい。例示的な実施例では、ＪＦＥＴ領域５２２の下部の幅は、ＪＦＥＴ領域５２２の深さの４０％未満、５０％未満、６０％未満、７０％未満、又は８０％未満であってもよい。ＪＦＥＴ領域５２２の上部の幅は、ＪＦＥＴ領域５２２の深さより大きくてもよく、又は小さくてもよい。例示的な実施例では、ＪＦＥＴ領域５２２の上部の幅は、ＪＦＥＴ領域５２２の深さの７０％～１３０％、ＪＦＥＴ領域５２２の深さの８０％～１２０％、又はＪＦＥＴ領域５２２の深さの９０％～１１０％であってもよい。
主ウェル５３２及び側部ウェル５３４は、同じプロセスで形成されてもよく、深さの関数として同じｐ型ドーピング濃度を有してもよい。しかしながら、他の実施例では、主ウェル５３２及び側部ウェル５３４は、異なるドーピング・プロファイルを有するように形成されてもよいことが理解されるであろう。例えば、主ウェル５３２の上部のｐ型ドーパント濃度を５×１０１８／ｃｍ３～５×１０１９／ｃｍ３に増加させるために追加の浅いイオン注入を行ってもよい。
ｐウェル５３０が形成された後、高濃度にドープされた（ｎ＋）ｎ型炭化ケイ素ソース領域５４０がｐウェル５３０の上部に形成されてもよい。ｎ型ソース領域５４０は、イオン注入によって形成されてもよい。基板５１０、ドリフト領域５２０（ＪＦＥＴ領域５２２及び任意の電流拡散層を含む）、ｐウェル５３０、及びソース領域５４０は共に、半導体層構造５５０を構成する。
ｐウェル５３０、ＪＦＥＴ領域５２２及びソース領域５４０を形成するために使用されるイオン注入ステップは、任意の適切な順序で実行されてもよい。例えば、ＪＦＥＴ領域５２２へのイオン注入は、ｐウェル５３０の形成の前又は後に行われてもよい。典型的には、ｐウェル５３０は、高濃度にドープされた（ｎ＋）ｎ型炭化ケイ素ソース領域５４０の前に形成されるが、そうである必要はない。
ｎ型ソース領域５４０が形成された後、半導体層構造５５０の上面にゲート絶縁層５７０が形成されてもよい。ゲート絶縁層５７０は、ｎ型エピタキシャル層を介在させずに、半導体層構造５５０上に直接形成されてもよい。ゲート絶縁層５７０は、例えば、酸化シリコン層を含むことができるが、他の絶縁材料が使用されてもよい。ゲート絶縁層５７０上には、ゲート電極５７２が形成される。ゲート電極５７２は、例えば、複数の単位セル・トランジスタ５００のゲート電極として機能する導電性ゲート・フィンガーを含んでもよい。
ソース・コンタクト５８０は、高濃度にドープされたｎ型ソース領域５４０及びウェル領域５３０上に形成されてもよい。図面を簡略化するために示されていないが、ソース・コンタクト５８０は、ＭＯＳＦＥＴ４１０の炭化ケイ素半導体層構造の上面全体にわたって延在する連続的なソース・パターン４３２の一部であってもよい（図５Ａ参照）。ソース・コンタクト５８０は、例えば、ニッケル、チタン、タングステン、及び／又はアルミニウムなどの金属、及び／又は合金、並びに／或いはこれら及び／又は同様の材料の薄層スタックを含むことができる。基板５１０の下面には、ドレイン・コンタクト５９０が形成されてもよい。ドレイン・コンタクト５９０は、炭化ケイ素基板へのオーミック・コンタクトを形成するため、例えば、ソース・コンタクトと同様の材料を含むことができる。
深く、高濃度にドープされたｐウェル５３０と、ＪＦＥＴ領域５２２の下部の少なくとも一部を狭くすることとにより、従来のデバイスと比較して強化されたシールドを提供することができる。この強化されたシールドにより、オン状態動作中のＪＦＥＴ領域５２２及びゲート絶縁層５７０の電界値を減少させることができる。パワーＭＯＳＦＥＴ及び他のゲート制御スイッチング・デバイスの１つの知られている故障メカニズムは、高電界への長時間暴露によるゲート絶縁層５７０の破壊であるため、改善されたシールドは、本発明の実施例によるデバイスの寿命、したがって信頼性を向上させることができる。加えて、強化されたシールドは、ゲート電極５７２をドレイン・コンタクト５９０からシールドするのに役立ち、その結果、デバイスのゲート－ドレイン間の固有キャパシタンス・レベルが低下し、これにより、単位セル５００を含むデバイスの高周波スイッチング性能を向上させることができる。
ＪＦＥＴ領域５２２の下部の幅を低減することにより、デバイスが短絡状態で動作するときの空乏領域のサイズが増加し、これにより、ピンチオフ効果が改善され、それによって飽和ドレイン電流のレベルが減少する。したがって、従来のデバイスと比較してデバイスの短絡耐量を向上させることができる。ＪＦＥＴ領域５２２の深さ及びドーピング濃度の増大は、より深く、より高濃度にドープされた側部ｐウェル５３４を設けた結果として生じることがあるデバイスの比オン抵抗の増加を相殺するのに役立つ場合がある。より深く、より高濃度にドープされたＪＦＥＴ領域５２２は、高温での比オン抵抗の値を低減することもでき、これは、短絡状態でデバイスの内部温度が上昇する速度を低下させるのに役立つ（すなわち、デバイスの温度係数が小さくなる）。これにより、デバイスの短絡耐量をさらに向上させることができる。
単位セル・トランジスタ５００は、その上面にソース・コンタクト５８０を有し、その底面にドレイン・コンタクト５９０を有するｎ型デバイスであるが、ｐ型デバイスでは、これらの位置が逆になることが理解されよう。したがって、以下の説明（特許請求の範囲を含む）の一部分において、ソース・コンタクト及びドレイン・コンタクトは、一般に「ソース／ドレイン・コンタクト」と呼ばれることがあり、この用語は、一般にソース・コンタクト又はドレイン・コンタクトのいずれかを指す。
上述した例示的な単位セル５００では、ＪＦＥＴ領域５２２のドーピング濃度は、炭化ケイ素ドリフト領域５２０のドーピング濃度を超えてもよい。ＪＦＥＴ領域５２２の上部の最小幅Ｗ１は、ＪＦＥＴ領域５２２の下部の最小幅Ｗ２よりも大きくてもよい。第１の側部ウェル５３４の深さは、少なくとも１．０ミクロンであってもよく、ＪＦＥＴ領域５２２の深さは、第１の側部ウェル５３４の深さ以上であってもよい（例えば、ＪＦＥＴ領域５２２の深さは、第１の側部ウェル５３４の深さの１．０～１．２倍であってもよい）。例えば、第１の側部ウェル５３４の深さは、１～１．５ミクロンであってもよく、ＪＦＥＴ領域５２２の深さは、１～１．７ミクロンであってもよく、第１の側部ウェル５３４の深さ以上であってもよい。ＪＦＥＴ領域５２２の上部の最小幅Ｗ１は、一部の実施例では、ＪＦＥＴ領域５２２の下部の最小幅Ｗ２よりも少なくとも５０％大きくてもよい。
第１の側部ウェル５３４のピーク・ドーピング濃度は、５×１０１７／ｃｍ３を超えてもよく、半導体層構造５５０の上面の下０．８～１．２ミクロンの深さで生じてもよい。さらに、第１の側部ウェル５３４の上部０．２ミクロンのピーク・ドーピング濃度は、第１の側部ウェル５３４のピーク・ドーピング濃度よりも少なくとも１桁低くてもよい。第１の側部ウェル５３４のピーク・ドーピング濃度は、半導体層構造５５０の上面から第１の深さで生じてもよく、第１の深さにおけるＪＦＥＴ領域５２２のドーピング濃度は、第１の側部ウェル５３４のピーク・ドーピング濃度よりも少なくとも１桁低くてもよい。
図７は、短絡状態のＭＯＳＦＥＴを示す回路図である。図７に示すように、パワーＭＯＳＦＥＴは、そのソース端子が接地に結合され、高い直流（ＤＣ）電圧（ＶＤＣ）がドレイン端子に印加される場合がある。一例として、ＶＤＣの値は、８００ボルト又は他の何らかの高い値である場合がある。この状態で、デバイスのしきい値電圧を超える電圧Ｖｇがゲート電極に印加されると、デバイスは導通し始め、ドレイン電流が、ソース端子とドレイン端子との間の大きな電圧差に照らして急速に増加する。上述したように、デバイス構造内の電力損失は、ドレイン電流が増加するにつれ増加し、デバイスを急速に加熱し、短絡状態が迅速に修正されない場合は、結果として、典型的には、永久的なデバイス故障となる。
図８は、短絡状態で動作する従来のＭＯＳＦＥＴ（曲線６００及び６０２）並びに本発明の実施例によるＭＯＳＦＥＴ（曲線６１０及び６１２）の両方について、シミュレートされたドレイン電流及び格子温度を時間の関数として示すグラフである。曲線６００によって示すように、従来のデバイスのドレイン電流は、約１０５０アンペアまで急速に上昇し、その後、ＪＦＥＴ領域内の空乏化によるピンチオフ効果によってドレイン電流が飽和するにつれて減少する。曲線６０２によって示すように、従来のＭＯＳＦＥＴ内の温度は、短絡状態が生じてから３×１０－６秒以内にほぼ２０００Ｋまで上昇する。対照的に、曲線６１０によって示すように、本発明の実施例によるＭＯＳＦＥＴのドレイン電流は、約６７５アンペアまでしか上昇せず、その後ドレイン電流が飽和するにつれて減少し、デバイス内の温度（曲線６１２）は、短絡状態が生じてから３×１０－６秒以内に約１５００Ｋまでしか上昇しない。これは、本発明の実施例による半導体デバイスが改善された短絡耐量を呈することができることを示す。
図９Ａ～図９Ｆは、本発明の実施例によるパワーＭＯＳＦＥＴを製造する方法を示す概略断面図である。図９Ａに示すように、基板５１０上に低濃度にドープされたｎ型（ｎ－）炭化ケイ素ドリフト領域５２０が形成されてもよい。基板５１０は、ｎ型不純物で高濃度にドープされた単結晶４Ｈ炭化ケイ素半導体基板などの炭化ケイ素半導体基板５１０であってもよい。ｎ型炭化ケイ素ドリフト領域５２０は、エピタキシャル成長によって形成されてもよく、例えば、１×１０１４～５×１０１６ドーパント／ｃｍ３のドーピング濃度を有してもよい。ｎ型炭化ケイ素ドリフト領域５２０の上部（例えば、上部２～３ミクロン）は、ドリフト領域５２０の上部に電流拡散層を形成するために、ドリフト領域５２０の残りの部分よりも高濃度にドープされてもよい。
図９Ｂに示すように、ｐウェル５３０は、イオン注入によってｎ型ドリフト領域５２０の上部に形成される。マスク５２１（例えば、厚い酸化物層）が、ドリフト領域５２０の上面に形成される。次いで、マスク５２１をイオン注入マスクとして使用して、イオン注入によってＰ型ドーパントが注入される。所望のドーピング・プロファイルを達成するために、マルチステップ注入が使用されてもよい。例えば、低ドーズ量での低エネルギー注入（例えば、５０ｋｅＶで１×１０１２）を使用して、ｐウェル５３０の上部を形成することができ、次いで、低～中程度のドーズ量での中程度のエネルギー注入（例えば、１００ｋｅＶで２×１０１２）を使用して、ｐウェル５３０の（深さ方向の）中間部分を形成することができる。高ドーズ量での高エネルギー注入（例えば、５００ｋｅＶで１×１０１４）を使用して、ｐウェル５３０の下部を形成することができる。図９Ｂに示すように、散乱効果により、ｐウェル５３０は、マスク５２１に形成された開口部を越えて横方向に延在する。ｐウェル５３０のより高濃度にドープされた下部は、ｐウェル５３０のより低濃度にドープされた中間領域及び上部領域よりもさらに遠くに横方向に延在することができる。図面には示されていないが、マスク５２１は、除去され、より狭い開口部を有する第２のマスクと置き換えられてもよく、高ドーズ量での追加の低エネルギー注入（例えば、５０ｋｅＶで１×１０１４）を使用して、側部ｐウェル５３４のドーピング濃度に影響を及ぼすことなく、主ｐウェル５３２の上部のドーピング濃度を大幅に増加させることができる。
図９Ｃに示すように、ｐウェル５３０を形成するために使用されたイオン注入マスクが除去され、ｐウェル５３０間にあるドリフト領域５２０の部分を露出させるマスク５２３で置き換えられる。次いで、マスク５２３をイオン注入マスクとして使用して、この領域にｎ型ドーパントを注入する。再度、マルチステップ・イオン注入プロセス（例えば、３～１０ステップ）が使用されてもよい。イオン注入ステップは、ＪＦＥＴ領域５２２を形成するためにｐウェル５３０間にあるドリフト領域５２０の部分においてｎ型ドーパント濃度を増加させる注入を提供するために、異なる注入エネルギーであるが比較的同様のドーズ量を使用してもよい。上述したように、ＪＦＥＴ領域５２２の深さは、ｐウェル５３０の深さ以上であってもよい。
図９Ｄに示すように、ＪＦＥＴ領域５２２を形成するために使用されたイオン注入マスクが除去され、主ｐウェル５３２の選択された部分を露出させるマスク５４１で置き換えられる。次いで、マスク５４１をイオン注入マスクとして使用して、これらの領域にｎ型ドーパントを注入する。最後に、図９Ｅ及び図９Ｆに示すように、ゲート絶縁層５７０、ゲート電極５７２、並びにソース・コンタクト５８０及びドレイン・コンタクト５９０を形成して、デバイスを完成させることができる。
上記の議論はｎチャネルＭＯＳＦＥＴに焦点を当てているが、本発明のさらなる実施例によると、各デバイス内の各半導体層の極性を反転させて、対応するｐチャネルＭＯＳＦＥＴを提供することができることが理解されるであろう。同様に、上述した本発明の実施例はＭＯＳＦＥＴであるが、本明細書に開示された技術は、本発明の実施例によるＭＯＳＦＥＴを含む絶縁ゲートバイポーラ接合トランジスタ（ＩＧＢＴ）、又は他のゲート制御パワー半導体デバイスを形成するためにも使用され得ることが理解されるであろう。
上述した実施例では、ＪＦＥＴ領域５２２は、イオン注入によって形成されているが、他の実施例では、ＪＦＥＴ領域５２２は、ドリフト領域５２０の上部をより高濃度にドープすることによって形成されてもよく、これにより、余分なイオン注入ステップが不要になる場合があることが理解されるであろう。しかしながら、より高濃度にドープされたＪＦＥＴ領域５２２がドリフト領域５２０の成長中に形成される場合、デバイスのエッジ終端での高電界がデバイスの阻止特性を低下させないことを確実にするために、注意を払う必要がある場合がある。
本明細書では、本発明の実施例は、パワー・スイッチング・デバイスの１つ又は２つの単位セルを示す断面図に関して記載されている。実際の実施態様は、典型的には、はるかに多数の単位セルを含むことが理解されよう。しかしながら、本発明は、このようなデバイスに限定されず、本明細書に添付される特許請求の範囲は、例えば、単一の単位セルを含むＭＯＳＦＥＴ及び他のパワー・スイッチング・デバイスも包含していることも理解されるであろう。さらに、本開示は、炭化ケイ素デバイスに焦点を当てているが、本発明の実施例は、例えば、窒化ガリウム、セレン化亜鉛、又は任意の他のＩＩ－ＶＩ若しくはＩＩＩ－Ｖワイド・バンドギャップ化合物半導体などの他のワイド・バンドギャップ半導体を使用して形成されたデバイスにも適用可能であってもよいことが理解されよう。
本発明は、本発明の実施例が示される添付の図面を参照して上述された。しかしながら、本発明は、多くの異なる様々な形態で具現化されてもよく、本明細書に記載された実施例に限定されると解釈されるべきではなく、むしろ、これらの実施例は、本開示が完璧且つ完全なものとなり、本発明の範囲を当業者に完全に伝えるように提供されている。図面において、層及び領域のサイズ及び相対的なサイズは、明確にするために誇張されている場合がある。ある要素又は層が、別の要素又は層の「上にある」、「に接続される」、又は「に結合される」と言及される場合、ある要素又は層は、他の要素又は層の直接上にあり得ても、それに接続され得ても、又はそれに結合され得ても、或いは介在する要素又は層が存在してもよいことが理解されるであろう。対照的に、ある要素が別の要素又は層の「直接上にある」、「直接接続される」、又は「直接結合される」と言及される場合、介在する要素又は層は存在しない。本明細書で使用される場合、「及び／又は」という用語は、関連付けられた列挙された項目の１つ又は複数の任意の及びすべての組合せを含む。全体を通して、同様の番号は、同様の要素を指す。
第１及び第２という用語は、様々な領域、層、及び／又は要素を説明するために本明細書で使用されるが、これらの領域、層、及び／又は要素は、これらの用語によって限定されるべきではないことが理解されよう。これらの用語は、１つの領域、層又は要素を、別の領域、層又は要素と区別するためにのみ使用される。したがって、本発明の範囲から逸脱することなく、後述する第１の領域、層、又は要素を、第２の領域、層、又は要素と呼ぶことができ、同様に、第２の領域、層、又は要素を、第１の領域、層、又は要素と呼ぶことができる。
「下部」又は「底部」及び「上部」又は「頂部」などの相対的な用語は、本明細書では、図面に示されるような１つの要素の別の要素に対する関係を説明するために使用されることがある。相対的な用語は、図に描かれている向きに加えて、デバイスの異なる向きを包含することが意図されていることが理解されよう。例えば、図面の装置を反転した場合、他の要素の「下」側にあると記載された要素は、他の要素の「上」側に配向される。したがって、例示的な用語「下部」は、図の特定の向きに応じて、「下部」及び「上部」の両方の向きを包含することができる。同様に、図のうちの１つにおけるデバイスが裏返された場合、他の要素の「下方」又は「真下」と記載された要素は、他の要素の「上方」に配向される。したがって、例示的な用語「下方」又は「真下」は、上方及び下方の向きの両方を包含することができる。
本明細書で使用される術語は、特定の実施例のみを説明することのみを目的としており、本発明を限定することは意図されていない。本明細書で使用される場合、単数形「１つの（ａ）」、「１つの（ａｎ）」、及び「その（ｔｈｅ）」は、文脈が明確にそうでないと示さない限り、複数形を同様に含むことが意図されている。用語「備える（ｃｏｍｐｒｉｓｅｓ）」、「備えている（ｃｏｍｐｒｉｓｉｎｇ）」、「含む（ｉｎｃｌｕｄｅｓ）」、及び／又は「含んでいる（ｉｎｃｌｕｄｉｎｇ）」は、本明細書で使用される場合、述べられた特徴、要素、及び／又は構成要素の存在を指定するが、１つ又は複数の他の特徴、要素、構成要素、及び／又はそれらのグループの存在又は追加を排除しないことがさらに理解されよう。
本発明の実施例は、概略図である断面図を参照して本明細書に記載されている。そのため、例えば、製造技術及び／又は公差の結果として、図の形状からの変形が予想される。したがって、本発明の実施例は、本明細書に示される領域の特定の形状に限定されると解釈されるべきではなく、例えば、製造に起因する形状の逸脱を含むべきである。例えば、矩形として示される注入領域は、典型的には、注入領域から非注入領域への二値的変化ではなく、丸みを帯びた若しくは湾曲した特徴及び／又は注入領域のエッジに注入濃度の勾配を有する。したがって、図に示されている領域は、本質的に概略的なものであり、それらの形状は、デバイスの領域の実際の形状を示すことは意図されておらず、本発明の範囲を限定することは意図されていない。
本明細書に開示された実施例は、組み合わせることができることが理解されるであろう。したがって、第１の実施例に関して描写及び／又は説明されている特徴は、同様に、第２の実施例に含まれてもよく、その逆も同様である。
上記の実施例は、特定の図を参照して記載されているが、本発明の一部の実施例は、追加の及び／又は介在する層、構造、若しくは要素を含んでもよく、並びに／或いは特定の層、構造、若しくは要素が削除されてもよいことを理解されたい。本発明のいくつかの例示的な実施例を説明してきたが、当業者は、本発明の新規な教示及び利点から実質的に逸脱することなく、例示的な実施例において多くの修正が可能であることを容易に理解するであろう。したがって、そのような修正はすべて、特許請求の範囲に定義される本発明の範囲内に含まれることが意図されている。したがって、上記は本発明を例示するものであり、開示された特定の実施例に限定されると解釈されるべきではなく、開示された実施例に対する修正形態、並びに他の実施例は、添付の特許請求の範囲内に含まれることが意図されていることを理解されたい。本発明は、特許請求の範囲の均等物が含まれている、以下の特許請求の範囲によって定義される。

Claims (42)

  1. 第１の導電型を有する炭化ケイ素ドリフト領域と、
    前記炭化ケイ素ドリフト領域の上部に位置する第１のウェルであって、前記第１の導電型とは異なる第２の導電型を有するドーパントでドープされた、第１のウェルと、
    前記炭化ケイ素ドリフト領域の前記上部に位置する第２のウェルであって、前記第１のウェルから離間され、前記第２の導電型を有するドーパントでドープされた、第２のウェルと、
    前記第１のウェルと前記第２のウェルとの間の前記炭化ケイ素ドリフト領域におけるＪＦＥＴ領域と、
    を含み、
    前記ＪＦＥＴ領域のドーピング濃度が前記炭化ケイ素ドリフト領域のドーピング濃度を超え、
    前記ＪＦＥＴ領域の上半分の最大幅が前記ＪＦＥＴ領域の下半分の最小幅よりも少なくとも３０％大きい、
    半導体層構造、
    を備える、パワー半導体デバイス。
  2. 前記第１のウェルが、第１の主ウェルと、前記第１の主ウェルと前記ＪＦＥＴ領域との間にある第１の側部ウェルと、を含み、前記第１の側部ウェルが第１のチャネル領域を含み、
    前記第２のウェルが、第２の主ウェルと、前記第２の主ウェルと前記ＪＦＥＴ領域との間にある第２の側部ウェルと、を含み、前記第２の側部ウェルが第２のチャネル領域を含む、
    請求項１に記載のパワー半導体デバイス。
  3. 前記半導体層構造の上面からの前記第１の側部ウェルの深さが少なくとも１．０ミクロンである、請求項２に記載のパワー半導体デバイス。
  4. 前記炭化ケイ素ドリフト領域の下面上の第１のソース／ドレイン・コンタクトと、
    前記第１の主ウェルの上部にあり、前記第１のウェルの上面まで延在する、前記第１の導電型を有するソース・ドレイン領域と、
    前記ソース／ドレイン領域の上面上の第２のソース／ドレイン・コンタクトと、
    前記ＪＦＥＴ領域上及び前記第１のウェル上のゲート絶縁層と、
    前記ゲート絶縁層上のゲート電極と、
    をさらに備える、請求項３に記載のパワー半導体デバイス。
  5. 前記半導体層構造の前記上面からの前記ＪＦＥＴ領域の深さが、前記半導体層構造の前記上面からの前記第１の側部ウェルの深さ以上である、請求項２から４までのいずれか一項に記載のパワー半導体デバイス。
  6. 前記第１の側部ウェルのピーク・ドーピング濃度が、５×１０１７／ｃｍ３を超え、前記半導体層構造の上面の下０．８～１．２ミクロンの深さで生じる、請求項２から５までのいずれか一項に記載のパワー半導体デバイス。
  7. 前記半導体層構造の前記上面からの前記第１の側部ウェルの深さが１．６ミクロン未満である、請求項２から６までのいずれか一項に記載のパワー半導体デバイス。
  8. 前記半導体層構造の前記上面からの前記ＪＦＥＴ領域の深さが前記半導体層構造の前記上面からの前記第１の側部ウェルの深さの１．０～１．２倍である、請求項２から７までのいずれか一項に記載のパワー半導体デバイス。
  9. 前記第１の側部ウェルの上部０．２ミクロンのピーク・ドーピング濃度が前記第１の側部ウェルのピーク・ドーピング濃度よりも少なくとも１桁低い、請求項２から８までのいずれか一項に記載のパワー半導体デバイス。
  10. 前記ＪＦＥＴ領域の前記上部の前記最大幅が前記ＪＦＥＴ領域の前記下部の前記最小幅よりも少なくとも５０％大きい、請求項１から９までのいずれか一項に記載のパワー半導体デバイス。
  11. 前記第１の側部ウェルのピーク・ドーピング濃度が前記半導体層構造の上面から第１の深さで生じ、前記半導体層構造の前記上面から前記第１の深さにおける前記ＪＦＥＴ領域の前記ドーピング濃度が前記第１の側部ウェルの前記ピーク・ドーピング濃度よりも少なくとも１桁低い、請求項２に記載のパワー半導体デバイス。
  12. 前記第１の側部ウェルの深さが前記半導体層構造の上面から１．０～１．５ミクロンであり、前記半導体層構造の前記上面からの前記ＪＦＥＴ領域の深さが１．０～１．７ミクロンであり、前記ＪＦＥＴ領域の前記深さが前記第１の側部ウェルの前記深さと少なくとも同程度の深さである、請求項２から１１までのいずれか一項に記載のパワー半導体デバイス。
  13. 前記第１の側部ウェルと前記第２の側部ウェルとの間の距離が１．５ミクロン未満である、請求項２から１２までのいずれか一項に記載のパワー半導体デバイス。
  14. 前記ＪＦＥＴ領域が前記第１の導電型を有するドーパントが注入された注入領域を含む、請求項１から１３までのいずれか一項に記載のパワー半導体デバイス。
  15. 前記ＪＦＥＴ領域の前記上半分の前記最大幅が前記ＪＦＥＴ領域の前記下半分の前記最小幅よりも４０％～８０％大きい、請求項１から１４までのいずれか一項に記載のパワー半導体デバイス。
  16. 前記ＪＦＥＴ領域の前記下半分の前記最小幅が前記ＪＦＥＴ領域の前記深さの５０％未満である、請求項１から１５までのいずれか一項に記載のパワー半導体デバイス。
  17. 前記ＪＦＥＴ領域が前記第１のウェルの下に延在する、請求項１から１６までのいずれか一項に記載のパワー半導体デバイス。
  18. 第１の導電型を有する炭化ケイ素ドリフト領域と、
    前記炭化ケイ素ドリフト領域の上部に位置する第１のウェルであって、前記第１の導電型とは異なる第２の導電型を有するドーパントでドープされ、第１のチャネル領域を含む、第１のウェルと、
    前記炭化ケイ素ドリフト領域の前記上部に位置する第２のウェルであって、前記炭化ケイ素ドリフト領域のＪＦＥＴ領域を画定するために前記第１のウェルから離間され、前記第２の導電型を有するドーパントでドープされ、第２のチャネル領域を含む、第２のウェルと、
    前記第１のウェルと前記第２のウェルとの間の前記炭化ケイ素ドリフト領域におけるＪＦＥＴ領域と、
    を含み、
    前記半導体層構造の前記上面からの前記ＪＦＥＴ領域の深さが前記半導体層構造の前記上面からの前記第１のウェルの深さを超え、前記ＪＦＥＴ領域の上半分の最大幅が前記ＪＦＥＴ領域の下半分の最小幅よりも大きい、
    半導体層構造、
    を備える、パワー半導体デバイス。
  19. 前記ＪＦＥＴ領域のドーピング濃度が前記炭化ケイ素ドリフト領域のドーピング濃度を超え、前記半導体層構造の上面からの前記第１のウェルの深さが少なくとも１．０ミクロンであり、前記第１のウェルのピーク・ドーピング濃度が前記半導体層構造の上面から０．２ミクロンの深さにおける前記第１のウェルのドーピング濃度を少なくとも１桁上回る、請求項１８に記載のパワー半導体デバイス。
  20. 前記第１のウェルの前記ピーク・ドーピング濃度が、５×１０１７／ｃｍ３を超え、前記半導体層構造の前記上面の下０．８～１．２ミクロンの深さで生じる、請求項１８に記載のパワー半導体デバイス。
  21. 前記半導体層構造の前記上面からの前記第１のウェルの深さが１．０～１．６ミクロンである、請求項１８から２０までのいずれか一項に記載のパワー半導体デバイス。
  22. 前記半導体層構造の前記上面からの前記ＪＦＥＴ領域の前記深さが前記半導体層構造の前記上面からの前記第１のウェルの前記深さの１．２倍未満である、請求項１８から２１までのいずれか一項に記載のパワー半導体デバイス。
  23. 前記ＪＦＥＴ領域の前記上半分の前記最大幅が前記ＪＦＥＴ領域の前記下半分の前記最小幅よりも少なくとも５０％大きい、請求項１８から２２までのいずれか一項に記載のパワー半導体デバイス。
  24. 前記第１のウェルの前記ピーク・ドーピング濃度が前記半導体層構造の前記上面から第１の深さで生じ、前記半導体層構造の前記上面から前記第１の深さにおける前記ＪＦＥＴ領域のドーピング濃度が前記第１のウェルの前記ピーク・ドーピング濃度よりも少なくとも１桁低い、請求項１８から２３までのいずれか一項に記載のパワー半導体デバイス。
  25. 前記ＪＦＥＴ領域の前記上半分の前記最大幅が前記ＪＦＥＴ領域の前記下半分の前記最小幅よりも４０％～８０％大きい、請求項１８に記載のパワー半導体デバイス。
  26. 前記ＪＦＥＴ領域が前記第１のウェルの下に延在する、請求項１８から２５までのいずれか一項に記載のパワー半導体デバイス。
  27. 第１の導電型を有する炭化ケイ素ドリフト領域と、
    前記炭化ケイ素ドリフト領域の上部に位置する第１のウェルであって、前記第１の導電型とは異なる第２の導電型を有するドーパントでドープされ、第１のチャネル領域を含む、第１のウェルと、
    前記炭化ケイ素ドリフト領域の前記上部に位置する第２のウェルであって、前記第１のウェルから離間され、前記第２の導電型を有するドーパントでドープされ、第２のチャネル領域を含む、第２のウェルと、
    前記第１のウェルと前記第２のウェルとの間の前記炭化ケイ素ドリフト領域におけるＪＦＥＴ領域であって、前記炭化ケイ素ドリフト領域のドーピング濃度を超えるドーピング濃度を有する、ＪＦＥＴ領域と、
    を含み、
    前記第１のウェルのピーク・ドーピング濃度が前記半導体層構造の上面から第１の深さで生じ、前記第１の深さにおける前記ＪＦＥＴ領域の前記ドーピング濃度が前記第１のウェルの前記ピーク・ドーピング濃度よりも少なくとも１桁低く、
    前記半導体層構造の前記上面からの前記ＪＦＥＴ領域の深さが前記半導体層構造の前記上面からの前記第１のウェルの深さを超える、
    半導体層構造、
    を備える、パワー半導体デバイス。
  28. 前記第１のウェルの前記ピーク・ドーピング濃度が、５×１０１７／ｃｍ３を超え、前記半導体層構造の前記上面の下０．７～１．２ミクロンの深さで生じる、請求項２７に記載のパワー半導体デバイス。
  29. 前記半導体層構造の前記上面からの前記ＪＦＥＴ領域の前記深さが前記半導体層構造の前記上面からの前記第１のウェルの前記深さの１．２倍未満である、請求項２７又は２８に記載のパワー半導体デバイス。
  30. 前記第１のウェルの上部０．２ミクロンのピーク・ドーピング濃度が前記第１のウェルの前記ピーク・ドーピング濃度よりも少なくとも１桁低い、請求項２７から２９までのいずれか一項に記載のパワー半導体デバイス。
  31. 前記ＪＦＥＴ領域の上半分の最大幅が前記ＪＦＥＴ領域の下半分の最小幅よりも少なくとも５０％大きい、請求項２７から３０までのいずれか一項に記載のパワー半導体デバイス。
  32. 前記ＪＦＥＴ領域が前記第１の導電型のドーパントが注入された注入領域を含む、請求項２７から３１までのいずれか一項に記載のパワー半導体デバイス。
  33. 前記ＪＦＥＴ領域が前記第１のウェルの下に延在する、請求項２７に記載のパワー半導体デバイス。
  34. 第１の導電型を有する炭化ケイ素ドリフト領域を設けるステップと、
    前記炭化ケイ素ドリフト領域の上部に第２の導電型のドーパントを注入して、第１及び第２のウェルを形成するステップと、
    前記第１のウェルと前記第２のウェルとの間にある前記炭化ケイ素ドリフト領域の前記上部にイオン注入を介して第１の導電型のドーパントを注入して、前記第１のウェルと前記第２のウェルとの間にＪＦＥＴ領域を形成するステップであって、前記炭化ケイ素ドリフト領域並びに前記第１のウェル及び前記第２のウェルが半導体層構造の一部である、ステップと、
    を含み、
    前記ＪＦＥＴ領域の上半分の最小幅が前記ＪＦＥＴ領域の下半分の最小幅よりも少なくとも３０％大きい、
    パワー半導体デバイスを形成する方法。
  35. 前記第１のウェルが、第１の主ウェルと、前記第１の主ウェルと前記ＪＦＥＴ領域との間にある第１の側部ウェルとを含み、前記第１の側部ウェルが第１のチャネル領域を含み、前記第２のウェルが、第２の主ウェルと、前記第２の主ウェルと前記ＪＦＥＴ領域との間にある第２の側部ウェルとを含み、前記第２の側部ウェルが第２のチャネル領域を含み、前記半導体層構造の上面からの前記第１の側部ウェルの深さが少なくとも１．０ミクロンである、請求項３４に記載の方法。
  36. 前記炭化ケイ素ドリフト領域の下面上に第１のソース／ドレイン・コンタクトを形成するステップと、
    前記第１の主ウェルの上部に前記第１の導電型を有するソース／ドレイン領域を形成するステップと、
    前記ソース／ドレイン領域の上面上に第２のソース／ドレイン・コンタクトを形成するステップと、
    前記ＪＦＥＴ領域上及び前記第１のウェル上にゲート絶縁層を形成するステップと、
    前記ゲート絶縁層上にゲート電極を形成するステップと、
    をさらに含む、請求項３５に記載の方法。
  37. 前記半導体層構造の前記上面からの前記ＪＦＥＴ領域の深さが前記半導体層構造の前記上面からの前記第１の側部ウェルの深さ以上である、請求項３６に記載の方法。
  38. 前記第１の側部ウェルのピーク・ドーピング濃度が、５×１０１７／ｃｍ３を超え、前記半導体層構造の前記上面の下０．８～１．２ミクロンの深さで生じる、請求項３５から３７までのいずれか一項に記載の方法。
  39. 前記半導体層構造の前記上面からの前記ＪＦＥＴ領域の前記深さが前記半導体層構造の前記上面からの前記第１の側部ウェルの深さの１．０～１．２倍である、請求項３８に記載の方法。
  40. 前記第１の側部ウェルの上部０．２ミクロンのピーク・ドーピング濃度が前記第１の側部ウェルのピーク・ドーピング濃度よりも少なくとも１桁低い、請求項３５から３９までのいずれか一項に記載の方法。
  41. 前記ＪＦＥＴ領域が前記第１及び第２のウェルの形成前に形成される、請求項３４から４０までのいずれか一項に記載の方法。
  42. 前記ＪＦＥＴ領域が前記第１及び第２のウェルの下に延在する、請求項３４から４１までのいずれか一項に記載の方法。
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