JP2023534123A - パケットマッチング方法、装置、ネットワークデバイスおよび媒体 - Google Patents

パケットマッチング方法、装置、ネットワークデバイスおよび媒体 Download PDF

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Abstract

本発明実施例は、通信技術分野に関し、パケットマッチング方法、装置、ネットワークデバイスおよび媒体を提供する。本発明実施例は、Ｎ個の第１データパケットをＮ本のパイプラインに入れて、各パイプラインのステージｓｔａｇｅのそれぞれを決定木のルートノードに設定することと、Ｎ本のパイプラインのうちの１本目のパイプラインの第１ハッシュ値を算出し、非同期的にメモリから第１ハッシュ値に対応する第１出力インターフェースデータをプリフェッチして、一時的に記憶し、メモリから第１出力インターフェースデータをプリフェッチすると同時にＮ本のパイプラインのうちの２本目のパイプラインの第２ハッシュ値を算出することと、Ｎ本のパイプラインのうちの各パイプラインのハッシュ値のいずれも算出される場合、バッファから第１出力インターフェースデータを取得することと、第１出力インターフェースデータが表現した出力インターフェースは１本目のパイプラインにおける第１データパケットを転送するためのものである場合、１本目のパイプラインにおける第１データパケットを１本目のパイプラインから削除し、第２データパケットを受信した場合、第２データパケットを１本目のパイプラインに入れることと、を含む。本発明によれば、パケットマッチングを高速化することできる。【選択図】図６

Description

本発明は、通信技術分野に関し、特に、パケットマッチング方法、装置、ネットワークデバイスおよび媒体に関する。
従来、ネットワークスイッチまたはルータなどのネットワークデバイスは、転送情報ベース(Ｆｏｒｗａｒｄｉｎｇ Ｉｎｆｏｒｍａｔｉｏｎ Ｂａｓｅ、ＦＩＢ)によってインターネットプロトコル(Ｉｎｔｅｒｎｅｔ Ｐｒｏｔｏｃｏｌ、ＩＰ)パケットまたは名前付きデータネットワーキング(Ｎａｍｅｄ Ｄａｔａ Ｎｅｔｗｏｒｋｉｎｇ、ＮＤＮ)パケットの転送を指示する。パケット転送過程において、ロンゲストマッチの原則にしたがって、ＦＩＢからパケットを転送するための出力インターフェースを取得する。当該出力インターフェースが所在するＦＩＢエントリーは、ＦＩＢにおける宛先アドレスに一致するプレフィックス長が最も長いエントリーである。
ＦＩＢエントリーは、ｋｅｙ－ｖａｌｕｅの形態でｈａｓｈ表に格納されている。ここで、プレフィックス／プレフィックス長のハッシュ値をｋｅｙとして、プレフィックス／プレフィックス長に対応する出力インターフェースをｖａｌｕｅとする。パケットマッチングを高速化するために、動的決定木が導入された。決定木における各ノードのそれぞれは、１つの可能なプレフィックス長を示す。決定木のルートノードはパケットマッチング過程においてヒット率が最も高いプレフィックス長であり、他の可能なプレフィックス長は、マッチングヒット率にしたがって、高い順に当該決定木のサブノードに分布する。
転送対象パケットを受信したと、決定木を検索することにより、転送対象パケットの宛先アドレスをマッチし、転送対象パケットに対応する出力インターフェースを取得する。即ち、宛先アドレスと決定木のノードに対応するプレフィックス長とのハッシュ値を算出して、メモリにおけるハッシュ表から当該ハッシュ値に対応する出力インターフェースが存在するか否かを検索する。ネットワークデバイスのＣＰＵは、１つの転送対象パケットをマッチするためにメモリを複数回アクセスする必要があり、受信した転送対象パケットが多い場合、転送対象パケットのマッチング速度が遅くなってしまい、転送対象パケットを適時に転送することができない。
本発明実施例は、パケットマッチングを高速化し、パケットを適時に転送するように、パケットマッチング方法、装置、ネットワークデバイスおよび媒体を提供することを目的とする。具体的な技術案は以下の通り。
第１態様として、本発明は、パケットマッチング方法を提供する。前記方法は、
Ｎ個の第１データパケットをＮ本のパイプラインに入れて、各パイプラインのステージｓｔａｇｅのそれぞれを決定木のルートノードに設定し、前記決定木における各ノードのそれぞれは１種類のプレフィックス長を表し、かつ、各ノードのそれぞれが表するプレフィックス長は異なることと、
前記Ｎ本のパイプラインのうちの１本目のパイプラインの第１ハッシュ値を算出し、非同期的にメモリから前記第１ハッシュ値に対応する第１出力インターフェースデータをプリフェッチし、前記第１出力インターフェースデータをバッファに記憶し、メモリから前記第１出力インターフェースデータをプリフェッチすると同時に前記Ｎ本のパイプラインのうちの２本目のパイプラインの第２ハッシュ値を算出して、前記Ｎ本のパイプラインのうちの各パイプラインのハッシュ値のいずれも算出されるまで、非同期的にメモリからハッシュ値に対応する出力インターフェースデータをプリフェッチし、出力インターフェースデータをバッファに記憶し、メモリから出力インターフェースデータをプリフェッチすると同時にパイプラインのハッシュ値を算出する過程を繰り返して実行し、ここで、パイプラインのハッシュ値はパイプラインにおけるデータパケットの宛先アドレスとｓｔａｇｅが表するプレフィックス長とのハッシュ値であることと、
前記Ｎ本のパイプラインのうちの各パイプラインのハッシュ値のいずれも算出される場合、前記バッファから前記第１出力インターフェースデータを取得することと、
前記第１出力インターフェースデータが表現した出力インターフェースは前記１本目のパイプラインにおける第１データパケットを転送するためのものである場合、前記１本目のパイプラインにおける第１データパケットを前記１本目のパイプラインから削除し、第２データパケットを受信した場合、前記第２データパケットを前記１本目のパイプラインに入れることと、を含む。
１つの可能な実施形態において、前記バッファから前記第１出力インターフェースデータを取得することの後に、前記方法は、さらに、
前記第１出力インターフェースデータが表現した出力インターフェースは前記１本目のパイプラインにおける第１データパケットを転送するためのものではない場合、前記１本目のパイプラインのｓｔａｇｅを前記ルートノードの右サブノードに更新し、前記１本目のパイプラインにおける出力インターフェース情報を前記第１出力インターフェースデータに更新すること、を含む。
１つの可能な実施形態において、前記バッファから前記第１出力インターフェースデータを取得することの後に、前記方法は、さらに、
前記決定木における前記ルートノードの右サブノードがヌルであるか否かを判断することと、
ヌルである場合、前記第１出力インターフェースデータが表現した出力インターフェースは前記１本目のパイプラインにおける第１データパケットを転送するためのものであることを確定することと、
ヌルではない場合、前記第１出力インターフェースデータが表現した出力インターフェースは前記１本目のパイプラインにおける第１データパケットを転送するためのものではないことを確定することと、を含む。
１つの可能な実施形態において、前記方法は、さらに、
前記バッファから前記第１ハッシュ値に対応する第１出力インターフェースデータを取得することができなかった場合、前記１本目のパイプラインのｓｔａｇｅを前記ルートノードの左サブノードに更新すること、を含む。
１つの可能な実施形態において、前記方法は、さらに、
前記第１出力インターフェースデータが表現した出力インターフェースは前記１本目のパイプラインにおける第１データパケットを転送するためのものである場合、前記１本目のパイプラインのｓｔａｇｅをマッチング完了に更新すること、を含み、
前記１本目のパイプラインにおける第１データパケットを削除することは、
前記Ｎ本のパイプラインのｓｔａｇｅのいずれも１回の更新を完了した場合、ｓｔａｇｅがマッチング完了であるパイプラインにおける第１データパケットをパイプラインから削除すること、を含む。
第２態様として、本発明は、パケットマッチング装置を提供する。前記装置は、
Ｎ個の第１データパケットをＮ本のパイプラインに入れて、各パイプラインのステージｓｔａｇｅのそれぞれを決定木のルートノードに設定する設定モジュールであって、前記決定木における各ノードのそれぞれは１種類のプレフィックス長を表し、かつ、各ノードのそれぞれが表するプレフィックス長は異なる設定モジュールと、
前記Ｎ本のパイプラインのうちの１本目のパイプラインの第１ハッシュ値を算出し、非同期的にメモリから前記第１ハッシュ値に対応する第１出力インターフェースデータをプリフェッチし、前記第１出力インターフェースデータをバッファに記憶し、メモリから前記第１出力インターフェースデータをプリフェッチすると同時に前記Ｎ本のパイプラインのうちの２本目のパイプラインの第２ハッシュ値を算出して、前記Ｎ本のパイプラインのうちの各パイプラインのハッシュ値のいずれも算出されるまで、非同期的にメモリからハッシュ値に対応する出力インターフェースデータをプリフェッチし、出力インターフェースデータをバッファに記憶し、メモリから出力インターフェースデータをプリフェッチすると同時にパイプラインのハッシュ値を算出する過程を繰り返して実行するプリフェッチモジュールであって、ここで、パイプラインのハッシュ値はパイプラインにおけるデータパケットの宛先アドレスとｓｔａｇｅが表するプレフィックス長とのハッシュ値であるプリフェッチモジュールと、
前記Ｎ本のパイプラインのうちの各パイプラインのハッシュ値のいずれも算出される場合、前記バッファから前記第１出力インターフェースデータを取得する取得モジュールと、を含み、
前記設定モジュールは、さらに、前記第１出力インターフェースデータが表現した出力インターフェースは前記１本目のパイプラインにおける第１データパケットを転送するためのものである場合、前記１本目のパイプラインにおける第１データパケットを前記１本目のパイプラインから削除し、第２データパケットを受信した場合、前記第２データパケットを前記１本目のパイプラインに入れる。
１つの可能な実施形態において、前記装置は、さらに、
前記第１出力インターフェースデータが表現した出力インターフェースは前記１本目のパイプラインにおける第１データパケットを転送するためのものではない場合、前記１本目のパイプラインのｓｔａｇｅを前記ルートノードの右サブノードに更新し、前記１本目のパイプラインにおける出力インターフェース情報を前記第１出力インターフェースデータに更新する更新モジュールを含む。
１つの可能な実施形態において、前記装置は、さらに、
前記決定木における前記ルートノードの右サブノードがヌルであるか否かを判断し、
ヌルである場合、前記第１出力インターフェースデータが表現した出力インターフェースは前記１本目のパイプラインにおける第１データパケットを転送するためのものであることを確定し、
ヌルではない場合、前記第１出力インターフェースデータが表現した出力インターフェースは前記１本目のパイプラインにおける第１データパケットを転送するためのものではないことを確定する判断モジュールを含む。
１つの可能な実施形態において、前記装置は、さらに、
前記バッファから前記第１ハッシュ値に対応する第１出力インターフェースデータを取得することができなかった場合、前記１本目のパイプラインのｓｔａｇｅを前記ルートノードの左サブノードに更新する更新モジュールを含む。
１つの可能な実施形態において、前記装置は、さらに、
第１出力インターフェースデータが表現した出力インターフェースは１本目のパイプラインにおける第１データパケットを転送するためのものである場合、１本目のパイプラインのｓｔａｇｅをマッチング完了に更新する更新モジュールを含み、
前記設定モジュールは、前記Ｎ本のパイプラインのｓｔａｇｅのいずれも１回の更新を完了した場合、ｓｔａｇｅがマッチング完了であるパイプラインにおける第１データパケットをパイプラインから削除する。
第３態様として、本発明実施例は、ネットワークデバイスを提供する。前記ネットワークデバイスは、プロセッサと、通信インターフェイスと、記憶装置と、通信バスとを含み、プロセッサ、通信インターフェイスおよび記憶装置は、通信バスを介して相互に通信し、
記憶装置は、コンピュータープログラムを格納し、
プロセッサは、記憶装置に格納されているプログラムを実行すると、上記した第１態様に記載の方法ステップを実現する。
第４態様として、本発明実施例は、コンピューター可読記憶媒体を提供する。当該コンピューター可読記憶媒体にはコンピュータープログラムが記憶されており、前記コンピュータープログラムはプロセッサによって実行されると、第１態様に記載の方法を実現する。
第５態様として、本発明実施例は、命令を含むコンピュータープログラム製品を提供する。前記コンピュータープログラム製品は、コンピューターで実行されると、コンピューターに上記した第１態様に記載のデータ処理方法を実行させる。
本発明実施例が提供するパケットマッチング方法、装置、ネットワークデバイスおよび媒体は、Ｎ本のパイプラインによってＮ個の第１データパケットに対してマッチングを行うことができ、Ｎ個の第１データパケットをＮ個のパイプラインに入れた後、Ｎ本のパイプラインのうちの１本目のパイプラインの第１ハッシュ値を算出し、非同期的にメモリから第１ハッシュ値に対応する第１出力インターフェースデータをプリフェッチし、第１出力インターフェースデータをバッファに記憶し、メモリから第１出力インターフェースデータをプリフェッチすると同時にＮ本のパイプラインのうちの２本目のパイプラインの第２ハッシュ値を算出することができる。このように、Ｎ本のパイプラインのうちの１本のパイプラインのハッシュ値を算出するごとに、非同期的にメモリから当該ハッシュ値に対応する出力インターフェースデータをプリフェッチすることに相当し、これにより、第１ハッシュ値に対応する第１出力インターフェースデータを取得することが必要である場合、メモリにアクセスする必要がなく、直接にバッファから第１出力インターフェースデータを取得することができ、パケットマッチングに必要な時間が減少される。かつ、第１出力インターフェースデータが表現した出力インターフェースは１本目のパイプラインにおける第１データパケットを転送するためのものである場合、当該１本目のパイプラインにおける第１データパケットを１本目のパイプラインから削除し、これによって、第２データパケットを１本目のパイプラインに入れて処理する。Ｎ本のパイプラインにおける第１データパケットをすべて転送しなければ、受信した第２データパケットを処理できない従来技術に比べて、本発明実施例では、データパケットさえパイプラインから削除されれば、第２データパケットを当該パイプラインに入れて処理を開始することができ、受信したデータパケットのマッチングおよび転送を高速化できる。
無論、実施本願に係る製品や方法のいずれかは、上述のすべての利点を同時に達成する必要はない。
本発明実施例及び従来技術の技術案をより明らかに説明するためには、以下、実施例及び従来技術の説明に必要となる図面について、簡単に説明する。以下の説明における図面は、本発明のある実施例に過ぎず、当業者にとって、進歩性を有する努力をせずに、これらの図面に基づいて他の図面を得ることが明らかである。
図１は本発明実施例が提供する決定木の例示的な模式図である。 図２は本発明実施例が提供する別の決定木の例示的な模式図である。 図３は本発明実施例が提供する決定木を生成するためのマトリクスの例示的な模式図である。 図４ａおよび図４ｂは本発明実施例が提供する決定木を生成する過程の例示的な模式図である。 図５ａ、図５ｂおよび図５ｃは本発明実施例が提供する別の決定木を生成する過程の例示的な模式図である。 図６は本発明実施例が提供するパケットマッチング方法のフローチャートである。 図７は本発明実施例が提供するパケットマッチング装置の構成模式図である。 図８は本発明実施例が提供するネットワークデバイスの構成模式図。
本発明の目的、技術案および利点をより明らかに説明するためには、以下、図面及び実施例を参照して、本発明をさらに詳しく説明する。勿論、説明される実施例は単に本発明の一部の実施例に過ぎず、すべての実施例ではない。本願実施例に基づき、当業者が進歩性を有する努力をせずに想到し得るほかの実施例はすべて本願の保護範囲に属する。
理解の便宜上、まず、本発明実施例に係る関連概念について紹介する。
一、ＦＩＢエントリー。
ＦＩＢエントリーは、ＩＰｖ４／ＩＰｖ６／ＮＤＮパケットの転送を指示する。ＦＩＢエントリーの中核的な構成は、プレフィックス／プレフィックス長＋出力インターフェースである。ここで、プレフィックス長は、プレフィックスのどの部分が有効なマッチング部分であるかを示す。
１．ＩＰｖ４のＦＩＢを例として、ＦＩＢに含まれる２つのエントリーは以下の通りである。
Ｅｎｔｒｙ１：ＩＰプレフィックス：１０．０．０．０／８ 出力インターフェース：インターフェイス２。
Ｅｎｔｒｙ２：ＩＰプレフィックス：１０．２０．０．０／１６ 出力インターフェース：インターフェイス３。
ここで、「１０．０．０．０／８」における「１０．０．０．０」はプレフィックスであり、「８」はプレフィックス長であり、受信したパケットの宛先アドレスがプレフィックスにおける「１０．」に一致した場合、インターフェイス２を介してパケットを転送することを表す。
「１０．２０．０．０／１６」における「１０．２０．０．０」はプレフィックスであり、「１６」はプレフィックス長であり、受信したパケットの宛先アドレスがプレフィックスにおける「１０．２０．」に一致した場合、インターフェイス３を介してパケットを転送することを表す。
なお、ＦＩＢエントリーに基づいてパケットマッチングを行う際に、ロンゲストマッチの原則に従い、即ち、パケットの宛先アドレスが複数のエントリーに一致した場合、一致するエントリーのうちのプレフィックス長が最も長いエントリーにおける出力インターフェースを選択する。
例えば、仮に受信したパケットの宛先ＩＰアドレスが１０．０．０．１である場合、当該宛先ＩＰアドレスが上記したＥｎｔｒｙ１のみに一致するため、ネットワークデバイスは、Ｅｎｔｒｙ１における出力インターフェース２を当該パケットの転送インターフェイスとして選択する。
また、例えば、仮に受信したパケットの宛先ＩＰアドレスが１０．２０．０．１である場合、当該宛先ＩＰアドレスが同時に上記したＥｎｔｒｙ１およびＥｎｔｒｙ２に一致するが、Ｅｎｔｒｙ２のプレフィックス長１６がＥｎｔｒｙ１のプレフィックス長８より長いため、ネットワークデバイスは、Ｅｎｔｒｙ２における出力インターフェース３を当該パケットの転送インターフェイスとして選択する。
２．また、ＮＤＮネットワークのＦＩＢを例として、ＮＤＮネットワークは、ＩＰネットワークと類似しており、ＩＰアドレスをディレクトリ形態に変更した。ディレクトリは、テキストキャラクターをサポートするものである。
例えば、ＦＩＢに含まれる３つのエントリーは以下の通りである。
Ｅｎｔｒｙ１：ＮＤＮプレフィックス：／Ｂｏｏｋ／Ｆｉｃｔｉｏｎ／Ｓｃｉｅｎｃｅ 出力インターフェース：インターフェイス１。
Ｅｎｔｒｙ２：ＮＤＮプレフィックス：／Ｂｏｏｋ 出力インターフェース：インターフェイス２。
Ｅｎｔｒｙ３：ＮＤＮプレフィックス：／Ｓｈｏｅ 出力インターフェース：インターフェイス３。
ここで、「／」はプレフィックスを層化し、ＮＤＮのＦＩＢもロンゲストプレフィックスマッチングの原則に従う。
例えば、受信したパケットの宛先アドレスが／Ｂｏｏｋ／Ｆｉｃｔｉｏｎ／Ｓｃｉｅｎｃｅ／ＢｌａｄｅＲｕｎｎｅｒである場合、当該宛先アドレスがＥｎｔｒｙ１とＥｎｔｒｙ２とのどちらも一致するが、Ｅｎｔｒｙ１のプレフィックス長が３であり、Ｅｎｔｒｙ２のプレフィックス長が１であるため、ネットワークデバイスは、Ｅｎｔｒｙ１に含まれる出力インターフェース１を当該パケットの転送インターフェイスとする。
また、例えば、受信したパケットの宛先アドレスが／Ｂｏｏｋ／Ｆｉｃｔｉｏｎ／Ａｎｃｉｅｎｔである場合、当該宛先アドレスがＥｎｔｒｙ２に一致することを確定できるため、ネットワークデバイスは、Ｅｎｔｒｙ２に含まれる出力インターフェース２を当該パケットの転送インターフェイスとする。
ＩＰネットワークは、特別なＮＤＮネットワークと見なすことができる。ＮＤＮは、任意のキャラクター、任意の長さのプレフィックス分割をサポートし、ＩＰネットワークは、０／１の２種類のＢｉｔの分割をサポートし、かつＩＰパケットが一定的な最大プレフィックス長を有する。ここで、ＩＰｖ６の最大プレフィックス長が１２８Ｂｉｔであり、ＩＰｖ４の最大プレフィックス長が３２Ｂｉｔである。
二、ＨＡＳＨ ＦＩＢ
ＦＩＢのエントリーに含まれるプレフィックス情報および出力インターフェース情報は、ｋｅｙ－ｖａｌｕｅの形態でメモリのハッシュ表に格納されている。仮に、ＦＩＢには、以下のエントリーを含む。
Ｅｎｔｒｙ１：プレフィックス／ａ／ｂ／ｃ／ｄ／ｅ 出力インターフェース１
Ｅｎｔｒｙ２：プレフィックス／ａ 出力インターフェース２
Ｅｎｔｒｙ３： プレフィックス／ａ／ｂ／ｃ／ｄ 出力インターフェース３
Ｅｎｔｒｙ４：プレフィックス／ｆ／ｇ 出力インターフェース４
パケットを受信した後、パケットの宛先アドレスを各エントリーにおけるプレフィックスのそれぞれにマッチし、一致する最も長いプレフィックスに対応するインターフェイスを当該パケットの転送インターフェイスとする必要がある。しかし、１つのエントリーにマッチするごとに、メモリを一回アクセスする必要があり、これにより、パケットマッチングに必要な時間が長くなってしまう。
パケットマッチングを高速化するために、二分法によってパケットの宛先アドレスと一致するエントリーを検索することができる。宛先アドレスが／ａ／ｂ／ｃ／ｄ／ｆであるパケットについて、二分法によって検索する場合、まず、プレフィックス／ａ／ｂ／ｃをマッチしてみて、ＦＩＢのエントリーにはプレフィックス／ａ／ｂ／ｃは存在しないことが分かる。このとき、ネットワークデバイスが／ａ／ｂ／ｃより長いプレフィックスをマッチできないことを間違って認識した場合、ネットワークデバイスは、ＦＩＢから、より短いプレフィックスを、例えばプレフィックス／ａを検索し、Ｅｎｔｒｙ２における出力インターフェース２を介して当該パケットを転送する。しかし、実際に、当該宛先アドレスに一致する最も長いプレフィックスがＥｎｔｒｙ３におけるプレフィックス／ａ／ｂ／ｃ／ｄであるはずので、パケットが間違って転送されてしまう。
二分法によってＨＡＳＨ ＦＩＢを正確に検索することができない課題を解決するために、ＨＡＳＨ ＦＩＢに仮想のエントリー(Ｖｉｒｔｕａｌ Ｅｎｔｒｙ)を追加することができる。
上記したＨＡＳＨ ＦＩＢを例として、Ｅｎｔｒｙ１パスにおける仮想のエントリーに含まれるプレフィックスは／ａ、／ａ／ｂ、／ａ／ｂ／ｃ、／ａ／ｂ／ｃ／ｄであり、ここで、／ａおよび／ａ／ｂ／ｃ／ｄは既に存在しているため、追加する必要がない。Ｅｎｔｒｙ１にプレフィックスが／ａ／ｂと／ａ／ｂ／ｃである２つの仮想のＥｎｔｒｙを追加する必要がある。
Ｅｎｔｒｙ２のプレフィックス長が１であるため、仮想のＥｎｔｒｙを追加する必要がない。
Ｅｎｔｒｙ３パスにおける仮想のエントリーに含まれるプレフィックスが／ａ、／ａ／ｂ、／ａ／ｂ／ｃであり、ここで、／ａは既に存在しているため、プレフィックスが／ａ／ｂ／ｃと／ａ／ｂである仮想のＥｎｔｒｙを追加することができる。
Ｅｎｔｒｙ４パスにおける仮想のエントリーに含まれるプレフィックスが／ｆであり、プレフィックスが／ｆである仮想のＥｎｔｒｙを追加することができる。
上記した仮想のＥｎｔｒｙを追加した後、得られたＨＡＳＨ ＦＩＢは以下を含む。
Ｅｎｔｒｙ１：プレフィックス／ａ／ｂ／ｃ／ｄ／ｅ 出力インターフェース１
Ｅｎｔｒｙ２：プレフィックス／ａ 出力インターフェース２
Ｅｎｔｒｙ３：プレフィックス／ａ／ｂ／ｃ／ｄ 出力インターフェース３
Ｅｎｔｒｙ４：プレフィックス／ｆ／ｇ 出力インターフェース４
Ｅｎｔｒｙ５：プレフィックス／ａ／ｂ 出力インターフェース２
Ｅｎｔｒｙ６：プレフィックス／ａ／ｂ／ｃ 出力インターフェース２
Ｅｎｔｒｙ７：プレフィックス／ｆ 出力インターフェースがデフォルトである
仮想のＥｎｔｒｙを追加した後、二分法によってエントリーを検索することを実現できる。例えば、受信したパケットの宛先アドレスが／ａ／ｂ／ｗ／ｘ／ｙ／ｚである場合。ＨＡＳＨ ＦＩＢを検索することによって、／ａ／ｂ／ｗは存在しないことを確定できるため、／ａ／ｂ／ｗ／ｘ／ｙ／ｚについては、／ａ／ｂ／ｗより優れたプレフィックスマッチングは必ず存在しないことを確定できる。そのため、／ａ／ｂ／ｗから再帰的に二分検索を行うことができ、ＨＡＳＨ ＦＩＢの検索速度を大幅に速める。搜索の回数は、Ｎ回からＬｏｇ２(Ｎ)回に上げることができ、Ｎが最大プレフィックス長であり、例えば、ＩＰｖ６ネットワークについて、Ｎの最大値が１２８である。
三、最適決定木
パケットマッチングをさらに高速化するために、本発明実施例では、すべての可能なプレフィックス長を決定木に生成することができる。ここで、決定木を生成する原則は、マッチングヒット率が高いプレフィックス長ほど決定木のルートノードに近く、各ノードの左サブノードが表するプレフィックス長は右サブノードのプレフィックス長より短い。
例えば、ネットワークデバイスが受信したほとんどのパケットは長さが１２８であるプレフィックス(以下、Ｐｒｅｆｉｘ１２８と略称する)にヒットした場合、生成された決定木は図１に示す。ここで、Ｐｒｅｆｉｘ１２８がルートノードとして、他のプレフィックス長はいずれもルートノードの左ブランチであり、Ｉｐｖ６パケットの最大プレフィックス長が１２８ｂｉｔであり、１２８より長いプレフィックスは存在しないため、ルートノードの右サブノードがヌルである。
Ｐｒｅｆｉｘ１２８のパケットを受信した後、決定木のルートノードのマッチングが１回だけで出力インターフェースを確定することができる。
また、例えば、ネットワークデバイスが受信したほとんどのパケットは長さが１２７であるプレフィックス(即ち、Ｐｒｅｆｉｘ１２７である)にヒットした場合、生成された決定木は図２に示す。ここで、Ｐｒｅｆｉｘ１２７がルートノードとして、Ｐｒｅｆｉｘ１２８がルートノードの右サブノードとして、他のプレフィックス長はいずれもルートノードの左ブランチである。
Ｐｒｅｆｉｘ１２７のパケットを受信した後、まず、決定木のルートノードＰｒｅｆｉｘ１２７にマッチする。このとき、マッチングが成功である。最も長いプレフィックスをマッチする原則に基づいて、さらにルートノードの右サブノードＰｒｅｆｉｘ１２８にマッチする必要がある。このとき、マッチングが失敗であり、かつ右サブノードＰｒｅｆｉｘ１２８には左右ブランチはないため、最終的に、Ｐｒｅｆｉｘ１２７のパケットがルートノードに一致することを確定する。２回の決定木のマッチング過程で出力インターフェースを確定できる。
上記した決定木は、転送パケットが各プレフィックス長にヒットする確率によって生成されることができる。説明の便宜上、本発明実施例に係る符号の意味は以下の通りである。
Ｐｘは、パケットがＰｒｅｆｉｘＸにヒットする確率を表し、
ｃｏｓｔ(ｍ,ｎ)は、ＰｒｅｆｉｘｍからＰｒｅｆｉｘｎまでの最適な決定木を検索するために必要な消費ステップの期待値を表す。
ｉｐｖ６を例として、最適決定木を建築する目標は、ｃｏｓｔ(１,１２８)を解くこと、即ち、Ｐｒｅｆｉｘ１からＰｒｅｆｉｘ１２８までの最適決定木を検索するために必要な消費ステップの期待値である。
ｃｏｓｔ(１,１２８)について、仮に５０をルートノードとする場合、パケットは、左ブランチに入る確率がＰ１＋Ｐ２＋…＋Ｐ４９であって、右ブランチに入る確率がＰ５０＋Ｐ５１＋…＋Ｐ１２８である。
このとき、５０をルートノードとする場合、消費ステップの期待値は、１＋(Ｐ１＋Ｐ２＋…＋Ｐ４９)＊Ｃｏｓｔ(１,４９)＋(Ｐ５０＋Ｐ５１＋…＋Ｐ１２８)＊Ｃｏｓｔ(５１,１２８)である。
上記した式において、１は、決定木のルートノードにマッチするために消費するステップである。Ｃｏｓｔ(１,４９)は、決定木の左ブランチにマッチするために消費するステップである。Ｃｏｓｔ(５１,１２８)は、決定木の右ブランチにマッチするために消費するステップである。
ルートノードを選択する際に、ｃｏｓｔ(１,１２８)が最小であることを目標とし、即ち、決定木にマッチするために消費するステップが少ないほど、パケット全体のマッチング速度が速い。
そのため、ｃｏｓｔ(１,１２８)＝ｍｉｎ(１＋(Ｐ１＋Ｐ２＋…＋Ｐｊ－１)＊Ｃｏｓｔ(１,ｊ－１)＋(Ｐｊ＋Ｐｊ＋１＋…＋Ｐ１２８)＊Ｃｏｓｔ(ｊ＋１,１２８))であり、ここで、１＜＝ｊ＜＝１２８、かつ、ｊ＋１＞１２８である場合、Ｃｏｓｔ(ｊ＋１,１２８)＝０であることを規定する。
それに、Ｃｏｓｔ(１,１)、Ｃｏｓｔ(２,２)、…、Ｃｏｓｔ(ｎ,ｎ)について、その値を固定にして１とする。
すると、Ｃｏｓｔ(ｍ,ｎ)について、その式は以下の通りである。
Ｃｏｓｔ(ｍ,ｎ)＝ｍｉｎ(１＋(Ｐｍ－１＋Ｐｍ＋… Ｐｊ－１)／(Ｐｍ－１＋Ｐｍ＋… Ｐｎ)＊Ｃｏｓｔ(ｍ,ｊ－１)＋(Ｐｊ＋…Ｐｎ)／ (Ｐｍ－１＋Ｐｍ＋… Ｐｎ)＊Ｃｏｓｔ(ｊ＋１,ｎ))。
ここで、ｍ＜＝ｊ＜＝ｎであり、かつ、ｊ＋１＞ｎである場合、Ｃｏｓｔ(ｊ＋１,ｎ)＝０であることを規定する。ｍ－１が０である場合、Ｐｍ－１を０として算出する。
パケットに対してＰｒｅｆｉｘｍからＰｒｅｆｉｘｎまでのマッチングを行うことは、以下２つの場合がある。１つの場合は、この時点、パケットに一致する最も長いプレフィックスがｍ－１であり、プレフィックスｍ－１より優れたマッチングがあるか否かを確定するように、ｃｏｓｔ(ｍ,ｎ)に入る。もう１つの場合は、パケットに一致する最も長いプレフィックスがｍ－１より長いため、ＰｒｅｆｉｘｍからＰｒｅｆｉｘｎまで、より優れたマッチングを検索する必要がある。
１つ目の場合について、パケットがｍ－１にヒットする確率がとても高いが、ｍにヒットする確率がとても低い場合、仮に、ｃｏｓｔ(ｍ,ｎ)を算出するときにパケットがｍ－１にヒットする確率を考慮しないと、ｃｏｓｔ(ｍ,ｎ)であるサブ決定木には、プレフィックスｍに対応するノードがｃｏｓｔ(ｍ,ｎ)のルートノードからとても遠い可能性があり、これによって、ｍ－１に対して、その最も長いマッチングを確定する際に、逆により多くのステップを消費してしまう。そのため、本発明実施例では、パケットマッチングを高速化するように、ｃｏｓｔ(ｍ,ｎ)を算出する際に、パケットがｍ－１にヒットする確率をさらに考慮する必要がある。
Ｃｏｓｔ(ｍ,ｎ)の定義と結び付けて、マトリクスによって最適決定木を動的に生成することができる。
ＩＰｖ６ネットワークについて、プレフィックスの最大長さが１２８ｂｉｔであるため、１２８×１２８の１つのマトリクスを定義することができ、マトリクスの点のそれぞれは、当該ノードを表すＣｏｓｔおよび当該Ｃｏｓｔを算出するときに選択される分割点の２つの情報を含む。
例えば、点(２,５)は、Ｃｏｓｔ(２,５)およびＣｏｓｔ(２,５)を算出するときに選択される分割点を記録している。
マトリクスによって最適決定木を算出するときに、１つのマトリクスを生成することができる。まず、マトリクスの対角線における点に対してＣｏｓｔ(ｍ,ｎ)および分割点(Ｓｐｌｉｔ)を算出し、次に、対角線全体を右へ１枠移動させ、右へ移動されて得られた斜線における各点のＣｏｓｔ(ｍ,ｎ)および分割点(Ｓｐｌｉｔ)を算出し、そして、マトリクスの対角線の右側にある点がすべて算出されたまで、右への移動を続ける。
５×５のマトリクスを例として、算出の順は図３に示す。
第１ラウンドは、左斜線の影にある点に対応するＣｏｓｔおよび分割点を左上から右下へ算出する。
第２ラウンドは、横線の影にある点に対応するＣｏｓｔおよび分割点を左上から右下へ算出する。
第３ラウンドは、縦線の影にある点に対応するＣｏｓｔおよび分割点を左上から右下へ算出する。
第４ラウンドは、右斜線の影にある点に対応するＣｏｓｔおよび分割点を左上から右下へ算出する。
第５ラウンドは、格子状の影にある点に対応するＣｏｓｔおよび分割点を算出する。
そして、マトリクスの(１,５)からトラバーサルして、最終の決定木を得ることができる。
仮に、ノード(１,５)のＳｐｌｉｔが２である場合、得られた決定木の形は、図４ａに示すように、ルートノードがｐｒｅｆｉｘ２であり、左サブノードはマトリクスにおける(１,１)に対応し、右サブノードはマトリクスにおける(３,５)に対応する。仮に、(３,５)に対応するＳｐｌｉｔが４である場合、構築して得られた最適決定木の形は図４ｂのように示される。
以下、具体例と結び付けて、最適決定木の構築方法について説明する。最も長いプレフィックスが５であることを例として、１つの５×５のマトリクスを構築する。
ネットワークデバイスは、ヒット率が高いプレフィックス長ほどルートノードに近いように、受信したパケットが各プレフィックス長にヒットする確率を周期的に算出し、その確率に基づいて最適決定木を生成することができる。
仮に、Ｐｒｅｆｉｘ１にヒットする確率が２０％であり、
Ｐｒｅｆｉｘ２にヒットする確率が５％であり、
Ｐｒｅｆｉｘ３にヒットする確率が１０％であり、
Ｐｒｅｆｉｘ４にヒットする確率が１０％であり、
Ｐｒｅｆｉｘ５にヒットする確率が５５％である。
まず、マトリクスにおける対角線にある各点のＣｏｓｔおよび分割点、即ち、Ｃｏｓｔ(１,１)、Ｃｏｓｔ(２,２)、…、Ｃｏｓｔ(５,５)を算出し、その値を固定にして１とし、かつ、いずれも分割点が存在しないため、算出した結果は表１のように示される。
そして、Ｃｏｓｔ(１,２)、Ｃｏｓｔ(２,３)、Ｃｏｓｔ(３,４)、Ｃｏｓｔ(４,５)を算出する。
Ｃｏｓｔ(１,２)を算出するときに、１または２を分割点として選択してよい。
１を分割点として選択した場合、Ｃｏｓｔ(１,２)は１＋(２０％＋５％)／(２０％＋５％)＊Ｃｏｓｔ(２,２)＝２であり、
２を分割点として選択した場合、Ｃｏｓｔ(１,２)は１＋２０％／(２０％＋５％)＊Ｃｏｓｔ(１,１)＝１．８である。
したがって、Ｃｏｓｔ(１,２)の分割点は２であるべき、かつ、Ｃｏｓｔ(１,２)＝１．８である。
Ｃｏｓｔ(２,３)を算出するときに、２または３を分割点として選択してよい。
２を分割点として選択した場合、Ｃｏｓｔ(２,３)＝１＋(５％＋１０％)／(２０％＋５％＋１０％)＊Ｃｏｓｔ(３,３)＝１．４２であり、
３を分割点として選択した場合、Ｃｏｓｔ(２,３)＝１＋(２０％＋５％)／(２０％＋５％＋１０％)＊Ｃｏｓｔ(２,２)＝１．７１である。
したがって、Ｃｏｓｔ(２,３)の分割点は２であるべき、かつ、Ｃｏｓｔ(２,３)＝１．４２である。
Ｃｏｓｔ(３,４)を算出するときに、３または４を分割点として選択してよい。
３を分割点として選択した場合、Ｃｏｓｔ(３,４)＝１＋(１０％＋１０％)／(５％＋１０％＋１０％)＊Ｃｏｓｔ(４,４)＝１．８であり、
４を分割点として選択した場合、Ｃｏｓｔ(３,４)＝１＋(５％＋１０％)／(５％＋１０％＋１０％)＊Ｃｏｓｔ(３,３)＝１．６である。
したがって、Ｃｏｓｔ(３,４)の分割点は４であるべき、かつ、Ｃｏｓｔ(３,４)＝１．６である。
Ｃｏｓｔ(４,５)を算出するときに、４または５を分割点として選択してよい。
４を分割点として選択した場合、Ｃｏｓｔ(４,５)＝１＋(１０％＋５５％)／(１０％＋１０％＋５５％)＊Ｃｏｓｔ(４,４)＝１．８６であり、
５を分割点として選択した場合、Ｃｏｓｔ(４,５)＝１＋(１０％＋１０％)／(１０％＋１０％＋５５％)＊Ｃｏｓｔ(５,５)＝１．２６である。
したがって、Ｃｏｓｔ(４,５)の分割点は５であるべき、かつ、Ｃｏｓｔ(４,５)＝１．２６である。
この時点、表１のマトリクスは、以下の表２のように更新された。
次に、Ｃｏｓｔ(１,３)、Ｃｏｓｔ(２,４)、Ｃｏｓｔ(３,５)を算出する。
Ｃｏｓｔ(１,３)について、１、２または３を分割点として選択してよい。
１を分割点として選択した場合、Ｃｏｓｔ(１,３)＝１＋(２０％＋５％＋１０％)／(２０％＋５％＋１０％)＊Ｃｏｓｔ(２,３)＝２．４２であり、
２を分割点として選択した場合、Ｃｏｓｔ(１,３)＝１＋２０％／(２０％＋５％＋１０％)＊Ｃｏｓｔ(１,１)＋(５％＋１０％)／(２０％＋５％＋１０％)＊Ｃｏｓｔ(３,３)＝２であり、
３を分割点として選択した場合、Ｃｏｓｔ(１,３)＝１＋(２０％＋５％)／(２０％＋５％＋１０％)＊Ｃｏｓｔ(１,２)＝２．２８である。
したがって、Ｃｏｓｔ(１,３)の分割点は２であるべき、かつ、Ｃｏｓｔ(１,３)＝２である。
Ｃｏｓｔ(２,４)について、２、３または４を分割点として選択してよい。
２を分割点として選択した場合、Ｃｏｓｔ(２,４)＝１＋(５％＋１０％＋１０％)／(２０％＋５％＋１０％＋１０％)＊Ｃｏｓｔ(３,４)＝２．１５であり、
３を分割点として選択した場合、Ｃｏｓｔ(２,４)＝１＋(２０％＋５％)／(２０％＋５％＋１０％＋１０％)＊Ｃｏｓｔ(２,２)＋(１０％＋１０％)／(２０％＋５％＋１０％＋１０％)＊Ｃｏｓｔ(４,４)＝２であり、
４を分割点として選択した場合、Ｃｏｓｔ(２,４)＝１＋(２０％＋５％＋１０％)／(２０％＋５％＋１０％＋１０％)＊Ｃｏｓｔ(２,３)＝２．１０である。
したがって、Ｃｏｓｔ(２,４)の分割点は３であるべき、かつ、Ｃｏｓｔ(２,４)＝２である。
Ｃｏｓｔ(３,５)について、３、４または５を分割点として選択してよい。
３を分割点として選択した場合、Ｃｏｓｔ(３,５)＝１＋(１０％＋１０％＋５５％)／(５％＋１０％＋１０％＋５５％)＊Ｃｏｓｔ(４,５)＝２．１８であり、
４を分割点として選択した場合、Ｃｏｓｔ(３,５)＝１＋(５％＋１０％)／(５％＋１０％＋１０％＋５５％)＊Ｃｏｓｔ(３,３)＋(１０％＋５５％)／(５％＋１０％＋１０％＋５５％)＊Ｃｏｓｔ(５,５)＝２であり、
５を分割点として選択した場合、Ｃｏｓｔ(３,５)＝１＋(５％＋１０％＋１０％)／(５％＋１０％＋１０％＋５５％)＊Ｃｏｓｔ(３,４)＝１．５である。
したがって、Ｃｏｓｔ(３,５)の分割点は５であるべき、かつ、Ｃｏｓｔ(３,５)＝１．５である。
この時点、表２のマトリクスは、以下の表３のように更新された。
次に、Ｃｏｓｔ(１,４)およびＣｏｓｔ(２,５)を算出する。
Ｃｏｓｔ(１,４)について、選択可能な分割点は１、２、３または４である。
１を分割点として選択した場合、Ｃｏｓｔ(１,４)＝１＋(２０％＋５％＋１０％＋１０％)／(２０％＋５％＋１０％＋１０％)＊Ｃｏｓｔ(２,４)＝３であり、
２を分割点として選択した場合、Ｃｏｓｔ(１,４)＝１＋(２０％)／(２０％＋５％＋１０％＋１０％)＊Ｃｏｓｔ(１,１)＋(５％＋１０％＋１０％)／(２０％＋５％＋１０％＋１０％)＊Ｃｏｓｔ(３,４)＝２．３３であり、
３を分割点として選択した場合、Ｃｏｓｔ(１,４)＝１＋(２０％＋５％)／(２０％＋５％＋１０％＋１０％)＊Ｃｏｓｔ(１,２)＋(１０％＋１０％)／(２０％＋５％＋１０％＋１０％)＊Ｃｏｓｔ(４,４)＝２．４４であり、
４を分割点として選択した場合、Ｃｏｓｔ(１,４)＝１＋(２０％＋５％＋１０％)／(２０％＋５％＋１０％＋１０％)＊Ｃｏｓｔ(１,３)＝２．５５である。
したがって、Ｃｏｓｔ(１,４)の分割点は２であるべき、かつ、Ｃｏｓｔ(１,４)＝２．３３である。
Ｃｏｓｔ(２,５)について、選択可能な分割点は２、３、４または５である。
２を分割点として選択した場合、Ｃｏｓｔ(２,５)＝１＋(５％＋１０％＋１０％＋５５％)／１００％＊Ｃｏｓｔ(３,５)＝２．２０であり、
３を分割点として選択した場合、Ｃｏｓｔ(２,５)＝１＋(２０％＋５％)／１００％＊Ｃｏｓｔ(２,２)＋(１０％＋１０％＋５５％)／１００％＊Ｃｏｓｔ(４,５)＝２．１９５であり、
４を分割点として選択した場合、Ｃｏｓｔ(２,５)＝１＋(２０％＋５％＋１０％)／１００％＊Ｃｏｓｔ(２,３)＋(１０％＋５５％)／１００％＊Ｃｏｓｔ(５,５)＝２．１４７であり、
５を分割点として選択した場合、Ｃｏｓｔ(２,５)＝１＋(２０％＋５％＋１０％＋１０％)／１００％＊Ｃｏｓｔ(２,４)＝１．９である。
したがって、Ｃｏｓｔ(２,５)の分割点は５であるべき、かつ、Ｃｏｓｔ(２,５)＝１．９である。
この時点、表３のマトリクスは、以下の表４のように更新された。
最後に、Ｃｏｓｔ(１,５)を算出し、その選択可能なＳｐｌｉｔは１、２、３、４または５である。
１を分割点として選択した場合、Ｃｏｓｔ(１,５)＝１＋(２０％＋５％＋１０％＋１０％＋５５％)／１００％＊Ｃｏｓｔ(２,４)＝３であり、
２を分割点として選択した場合、Ｃｏｓｔ(１,５)＝１＋２０％／１００％＊Ｃｏｓｔ(１,１)＋８０％／１００％＊Ｃｏｓｔ(３,５)＝２．４であり、
３を分割点として選択した場合、Ｃｏｓｔ(１,５)＝１＋２５％／１００％＊Ｃｏｓｔ(１,２)＋７５％／１００％＊Ｃｏｓｔ(４,５)＝２．３９５であり、
４を分割点として選択した場合、Ｃｏｓｔ(１,５)＝１＋３５％／１００％＊Ｃｏｓｔ(１,３)＋６５％／１００％＊Ｃｏｓｔ(５,５)＝２．３５であり、
５を分割点として選択した場合、Ｃｏｓｔ(１,５)＝１＋４５％／１００％＊Ｃｏｓｔ(１,４)＝２．０４である。
したがって、Ｃｏｓｔ(１,５)の分割点は５であるべき、かつ、Ｃｏｓｔ(１,５)＝２．０４である。
この時点、表４のマトリクスは、以下の表５のように更新された。
そして、マトリクスの(１,５)から、層ごとに分割点をトラバーサルして、決定木を生成する。
まず、(１,５)の分割点が５である。このとき、木の形は、図５ａに示すように、プレフィックス５がルートノードであり、ルートノードの左側ブランチがプレフィックス１～プレフィックス４であり、右側ブランチがヌルである。
次に、マトリクスから分かるように、(１,４)の分割点が２である。この場合、決定木の形は、図５ｂに示すように、分割点２の左側ブランチが１であり、右側ブランチがプレフィックス３～プレフィックス４である。
(３,４)の分割点が４であるため、決定木の形は、図５ｃに示すように、分割点４の左側ブランチが３であり、右側ブランチは存在しない。図５ｃは、生成した最適決定木である。
本発明実施例では、前記した最適決定木が配列構造の形態でＣＰＵのバッファに一時的に記憶されており、対応するＦＩＢがｋｅｙ－ｖａｌｕｅの形態でメモリに記憶されている。パケットマッチングの過程において、パケットに一致するプレフィックス長に対応する出力インターフェースを取得するように、メモリを頻繁にアクセスする必要があるため、パケットマッチング速度が遅くなる。
マッチングを高速化するために、データプリフェッチ命令(Ｐｒｅｆｅｔｃｈ)によって、一部のメモリにおけるデータがアクセス対象となることをＣＰＵに示唆し、ＣＰＵのメモリ管理モジュールに、メモリからアクセス対象となるデータを非同期的に取得させる。
しかし、最適決定木の左右の２つのブランチはバランスが悪く、転送対象パケットのそれぞれに対する検索パスの長さも同じではない。そのため、例えば、パケット１とパケット２とに対して同時にマッチングを行う場合、パケット１に対して１回の決定木マッチングだけで出力インターフェースを確定できるが、パケット２に対して５回の決定木マッチングを経てから出力インターフェースを確定できる。パケット１に対してマッチングを１回だけ行って、パケット１の転送を完了できる。そのあと、実際にパケット２である１つのパケットに対してマッチングを行うことになって、プリフェッチ操作は意味がなく、依然としてパケットマッチング速度が遅い課題がある。
上記した課題を解決するために、本発明実施例は、パケットマッチング方法を提供する。当該方法は、図６に示すように、以下のステップを含む。
Ｓ６０１において、Ｎ個の第１データパケットをＮ本のパイプラインに入れて、各パイプラインのステージ(ｓｔａｇｅ)のそれぞれを決定木のルートノードに設定する。
ここで、以下の説明における決定木は、いずれも最適決定木である。決定木における各ノードのそれぞれは、１種類のプレフィックス長を表し。Ｎは、ＣＰＵの処理能力に基づいて事前に設定してよく、例をとして、Ｎは２であってよい。
仮に、現在のネットワークデバイスは、２つのデータパケットを受信した。前記２つのデータパケットはぞれぞれ、パケット１およびパケット２であり、パケット１およびパケット２の宛先アドレスはそれぞれ、ＩＰｖ６Ａｄｄｒ１およびＩＰｖ６Ａｄｄｒ２である。パケット１をパイプライン１に入れ、パケット２をパイプライン２に入れてよい。パイプライン１およびパイプライン２のｓｔａｇｅは、いずれも決定木のルートノードである。決定木のルートノードは一致確率が最も大きいプレフィックス長であるため、本発明実施例において、各転送対象パケットのそれぞれに対して決定木のルートノードからマッチングを行い、それによって、パケットマッチングを高速化することができる。
Ｓ６０２において、Ｎ本のパイプラインのうちの１本目のパイプラインの第１ハッシュ値を算出し、非同期的にメモリから第１ハッシュ値に対応する第１出力インターフェースデータをプリフェッチし、第１出力インターフェースデータをバッファに記憶し、メモリから第１出力インターフェースデータをプリフェッチすると同時にＮ本のパイプラインのうちの２本目のパイプラインの第２ハッシュ値を算出し、Ｎ本のパイプラインのうちの各パイプラインのハッシュ値のいずれも算出されるまで、非同期的にメモリからハッシュ値に対応する出力インターフェースデータをプリフェッチし、出力インターフェースデータをバッファに記憶し、メモリから出力インターフェースデータをプリフェッチすると同時にパイプラインのハッシュ値を算出する過程を繰り返して実行する。
ここで、各パイプラインのハッシュ値は、当該パイプラインに含まれるデータパケットの宛先アドレスとｓｔａｇｅに対応するプレフィックス長とのハッシュ値である。
前記のメモリから第１出力インターフェースデータをプリフェッチする過程が非同期的な操作であり、メモリから第１出力インターフェースデータをプリフェッチすると同時にＮ本のパイプラインのうちの２本目のパイプラインの第２ハッシュ値を算出することは、１本目のパイプラインの第１ハッシュ値を算出した後、ＣＰＵのスレッドが２本目のパイプラインのハッシュ値を算出し続け、それと同時に、ＣＰＵのメモリ管理モジュールが非同期的にメモリから第１出力インターフェースデータをプリフェッチし始めることを指す。
同様に、ＣＰＵのスレッドが２本目のパイプラインのハッシュ値を算出した後、ＣＰＵのメモリ管理モジュールが第１出力インターフェースデータをプリフェッチしたか否かにかかわらず、ＣＰＵのスレッドは、第３パイプラインのハッシュ値を算出し続ける。
前のステップの例に続いて、仮に、ルートノードのプレフィックス長がＰｒｅｆｉｘＬｅｎ１である場合、ネットワークデバイスは、ＩＰｖ６Ａｄｄｒ１とＰｒｅｆｉｘＬｅｎ１とのハッシュ値を算出し、ＨａｓｈＶａｌｕｅ１を取得する。そして、非同期的にネットワークデバイスのＣＰＵのプリフェッチ命令を実行し、それによって、ＣＰＵのメモリ管理モジュールは、非同期的にメモリからＨａｓｈＶａｌｕｅ１に対応する出力インターフェースデータを取得し、ＣＰＵのバッファに一時的に記憶する。
ここで、前記プリフェッチ命令を実行する操作が非同期的な操作であり、即ち、ＣＰＵのスレッドがＨａｓｈＶａｌｕｅ１を算出した後、ＩＰｖ６Ａｄｄｒ２とＰｒｅｆｉｘＬｅｎ１とのハッシュ値を算出し続け、ＨａｓｈＶａｌｕｅ２を取得する。ＣＰＵのプリフェッチ命令を実行する操作は、ＣＰＵのスレッドがＮ本のパイプラインのうちの各パイプラインに対して逐次にハッシュ値を算出する過程に影響を及ぼさない。
Ｓ６０３において、Ｎ本のパイプラインのうちの各パイプラインのハッシュ値のいずれも算出される場合、バッファから第１出力インターフェースデータを取得する。
ＣＰＵがメモリからＨａｓｈＶａｌｕｅ１に対応する出力インターフェースデータを取得しておき、ＣＰＵのバッファに一時的に記憶した。そのため、ネットワークデバイスが前記Ｎ本のパイプラインのハッシュ値を算出した後、ＨａｓｈＶａｌｕｅ１に対応する出力インターフェースデータを取得しようとするとき、ＨａｓｈＶａｌｕｅ１に対応する出力インターフェースデータが既にＣＰＵのバッファに一時的に記憶されているため、ネットワークデバイスは、バッファからＨａｓｈＶａｌｕｅ１に対応する出力インターフェースデータを取得することができる。
同様に、ネットワークデバイスは、ＨａｓｈＶａｌｕｅ２を算出した後も、非同期的にＨａｓｈＶａｌｕｅ２に対応する出力インターフェースデータをプリフェッチし、ＣＰＵのバッファに一時的に記憶する。さらに、ネットワークデバイスがＨａｓｈＶａｌｕｅ２に対応する出力インターフェースデータを取得しようとするとき、メモリにアクセスする必要がなく、直接にバッファからＨａｓｈＶａｌｕｅ２に対応する出力インターフェースデータを取得することができる。
それに応じて、ネットワークデバイスは、バッファから各パイプラインのハッシュに対応する出力インターフェースデータを逐次に取得することができる。
Ｓ６０４において、第１出力インターフェースデータが表現した出力インターフェースは１本目のパイプラインにおける第１データパケットを転送するためのものである場合、１本目のパイプラインにおける第１データパケットを第１パイプラインから削除し、第２データパケットを受信した場合、第２データパケットを１本目のパイプラインに入れる。
各パイプラインに対して、当該パイプラインのハッシュ値に対応する出力インターフェースデータが表現した出力インターフェースは当該パイプラインにおけるデータパケットを転送するためのものである場合、当該パイプラインのハッシュ値に対応する出力インターフェースを介して当該パイプラインにおけるデータパケットを転送し、当該パイプラインにおけるデータパケットを当該パイプラインから削除する。
本発明実施例では、１本目のパイプラインにおける第１データパケットを第１パイプラインから削除した後、第１パイプラインがアイドル状態になり、ネットワークデバイスが第２データパケットを受信した場合、またはネットワークデバイスには出力インターフェースに一致しない第２データパケットがある場合、第２データパケットを第１パイプラインに入れ、第１パイプラインのｓｔａｇｅを決定木のルートノードに設定する。
本発明実施例によれば、Ｎ本のパイプラインによってＮ個の第１データパケットに対してマッチングを行うことができ、Ｎ個の第１データパケットをＮ個のパイプラインに入れた後、Ｎ本のパイプラインのうちの第１パイプラインの第１ハッシュ値を算出し、非同期的にメモリから第１ハッシュ値に対応する第１出力インターフェースデータをプリフェッチし、第１出力インターフェースデータをバッファに記憶し、メモリから第１出力インターフェースデータをプリフェッチすると同時にＮ本のパイプラインのうちの２本目のパイプラインの第２ハッシュ値を算出することができる。このように、Ｎ本のパイプラインのうちの１本のパイプラインのハッシュ値を算出するごとに、非同期的にメモリから当該ハッシュ値に対応する出力インターフェースデータをプリフェッチすることに相当する。このように、第１ハッシュ値に対応する第１出力インターフェースデータを取得することが必要であるとき、メモリにアクセスする必要がなく、直接にバッファから第１出力インターフェースデータを取得することができ、パケットマッチングに必要な時間が減少される。かつ、第１出力インターフェースデータが表現した出力インターフェースは１本目のパイプラインにおける第１データパケットを転送するためのものである場合、当該１本目のパイプラインにおける第１データパケットを１本目のパイプラインから削除し、これによって、第２データパケットを１本目のパイプラインに入れて処理する。Ｎ本のパイプラインにおける第１データパケットをすべて転送しなければ、受信した第２データパケットを処理できない従来技術に比べて、本発明実施例では、データパケットさえパイプラインから削除されれば、第２データパケットを当該パイプラインに入れて処理を開始することができ、受信したデータパケットのマッチングおよび転送を高速化できる。
ここで、本発明実施例は、メモリ内のＨＡＳＨ ＦＩＢの格納構造について限定しない。例として、本発明の一実施例では、ＦＩＢの要約がハッシュ表のハッシュバケット(Ｂｕｃｋｅｔ)に格納されており、Ｂｕｃｋｅｔのそれぞれは６４Ｂｙｔｅｓの格納スペースであり、８つのＦＩＢ要約を格納てき、ＦＩＢ要約のそれぞれはタグ(ＴＡＧ)とデータポインター(ＤＡＴＡＰｏｉｎｔｅｒ)とを含み、ＴＡＧはＩＰｖ６ＡｄｄｒとＰｒｅｆｉｘＬｅｎとに基づいて算出されたＨＡＳＨ値であり、データポインターはＦＩＢ ＥＮＴＲＹの実際の格納位置を指示する。
上記した格納構造によれば、現在のネットワークデバイスが２つの第１データパケットを受信し、かつネットワークデバイスのＣＰＵには２つのパイプラインがあることを例として、仮に、パケット１とパケット２とを受信し、パケット１とパケット２の宛先アドレスはそれぞれＩＰｖ６Ａｄｄｒ１およびＩＰｖ６Ａｄｄｒ２であり、パケット１をパイプライン１に入れ、パケット２をパイプライン２に入れ、決定木のルートノードがＰｒｅｆｉｘＬｅｎ１である場合、上記した過程は、以下のように表される。
ＨａｓｈＶａｌｕｅ１＝Ｈａｓｈ(ＩＰｖ６Ａｄｄｒ１、ＰｒｅｆｉｘＬｅｎ１);／／ＩＰｖ６Ａｄｄｒ１とＰｒｅｆｉｘＬｅｎ１とのハッシュ値を算出し、ＨａｓｈＶａｌｕｅ１を取得する。
Ｐｒｅｆｅｔｃｈ(＆Ｂｕｃｋｅｔ[ＨａｓｈＶａｌｕｅ１])；／／ＨａｓｈＶａｌｕｅ１を含むＢｕｃｋｅｔにアクセスしようとすることをＣＰＵに示唆することで、ＣＰＵはＢｕｃｋｅｔ[ＨａｓｈＶａｌｕｅ１]におけるＦＩＢ要約をプリフェッチする。
ＨａｓｈＶａｌｕｅ２＝Ｈａｓｈ(ＩＰｖ６Ａｄｄｒ２、ＰｒｅｆｉｘＬｅｎ１););／／ＩＰｖ６Ａｄｄｒ２とＰｒｅｆｉｘＬｅｎ１とのハッシュ値を算出し、ＨａｓｈＶａｌｕｅ２を取得する。
Ｐｒｅｆｅｔｃｈ(＆Ｂｕｃｋｅｔ[ＨａｓｈＶａｌｕｅ２])／／ＨａｓｈＶａｌｕｅ２を含むＢｕｃｋｅｔにアクセスしようとすることをＣＰＵに示唆することで、ＣＰＵはＢｕｃｋｅｔ[ＨａｓｈＶａｌｕｅ２]におけるＦＩＢ要約をプリフェッチする。
ＤａｔａＰｏｉｎｔｅｒ１＝Ｂｕｃｋｅｔ[ＨａｓｈＶａｌｕｅ１]；／／ネットワークデバイスはＢｕｃｋｅｔ[ＨａｓｈＶａｌｕｅ１]におけるデータを取得し、このとき、Ｂｕｃｋｅｔ[ＨａｓｈＶａｌｕｅ１]におけるデータが既にバッファにあるため、メモリにアクセスする必要がなく、このとき、ＣＰＵがデータを待っているという現象は発生しない。ネットワークデバイスは、Ｂｕｃｋｅｔ[ＨａｓｈＶａｌｕｅ１]におけるＦＩＢ要約を取得した後、当該ＦＩＢ要約にはＨａｓｈＶａｌｕｅ１に対応するＤａｔａＰｏｉｎｔｅｒ１が存在するか否かを判断でき、存在する場合、その後、ＤａｔａＰｏｉｎｔｅｒ１に対応する出力インターフェースデータを取得する。
Ｐｒｅｆｅｔｃｈ(ＤａｔａＰｏｉｎｔｅｒ１)；／／ＤａｔａＰｏｉｎｔｅｒ１にアクセスしようとすることをＣＰＵに示唆することで、ＣＰＵはメモリからＤａｔａＰｏｉｎｔｅｒ１に対応する出力インターフェースデータをプリフェッチし、一時的に記憶する。
ＤａｔａＰｏｉｎｔｅｒ２＝Ｂｕｃｋｅｔ[ＨａｓｈＶａｌｕｅ２]；／／ネットワークデバイスはＢｕｃｋｅｔ[ＨａｓｈＶａｌｕｅ２]におけるデータを取得し、このとき、Ｂｕｃｋｅｔ[ＨａｓｈＶａｌｕｅ２]におけるＦＩＢ要約が既にバッファにあるため、メモリにアクセスする必要がなく、このとき、ＣＰＵがデータを待っているという現象は発生しない。ネットワークデバイスは、Ｂｕｃｋｅｔ[ＨａｓｈＶａｌｕｅ２]におけるＦＩＢ要約を取得した後、当該ＢｕｃｋｅｔにはＨａｓｈＶａｌｕｅ１に対応するＤａｔａＰｏｉｎｔｅｒ２が存在するか否かを判断でき、存在する場合、その後、ＤａｔａＰｏｉｎｔｅｒ２に対応する出力インターフェースデータを取得する。
Ｐｒｅｆｅｔｃｈ(ＤａｔａＰｏｉｎｔｅｒ２)；／／ＤａｔａＰｏｉｎｔｅｒ２にアクセスしようとすることをＣＰＵに示唆することで、ＣＰＵはメモリからＤａｔａＰｏｉｎｔｅｒ２に対応する出力インターフェースデータをプリフェッチし、一時的に記憶する。
Ａｃｃｅｓｓ ＤａｔａＰｏｉｎｔｅｒ１；／／ＤａｔａＰｏｉｎｔｅｒ１に対応する出力インターフェースデータを取得し、ＤａｔａＰｏｉｎｔｅｒ１に対応する出力インターフェースデータが既にバッファにあるため、このとき、メモリにアクセスする必要がなく、ＣＰＵが待っていることは発生しない。
Ａｃｃｅｓｓ ＤａｔａＰｏｉｎｔｅｒ２；／／ＤａｔａＰｏｉｎｔｅｒ２に対応する出力インターフェースデータを取得し、ＤａｔａＰｏｉｎｔｅｒ２に対応する出力インターフェースデータが既にバッファにあるため、このとき、メモリにアクセスする必要がなく、ＣＰＵが待っていることは発生しない。
Ｕｐｄａｔｅ ＩＰｖ６Ａｄｄｒ１ Ｓｔａｇｅ ＆ Ｏｕｔｐｕｔ Ｉｎｔｅｒｆａｃｅ；／／ＩＰｖ６Ａｄｄｒ１のパケットが属するパイプラインのＳｔａｇｅと出力インターフェースとを更新する。
Ｕｐｄａｔｅ ＩＰｖ６Ａｄｄｒ２ Ｓｔａｇｅ ＆ Ｏｕｔｐｕｔ Ｉｎｔｅｒｆａｃｅ／／ＩＰｖ６Ａｄｄｒ２のパケットが属するパイプラインのＳｔａｇｅと出力インターフェースとを更新する。
これにより分かるように、ネットワークデバイスは、メモリにおけるデータを取得しようとするたびに、アクセスしようとするデータが既に取得され一時的に記憶されておく。これによって、ネットワークデバイスがデータを取得しようとする時にメモリにアクセスするための時間を節約でき、パケットマッチングを高速化することができる。
本発明の別の実施例において、上記Ｓ６０３にはバッファから第１出力インターフェースデータを取得した後、当該方法は、さらに、
決定木におけるルートノードの右サブノードがヌルであるか否かを判断することと、ヌルである場合、前記第１出力インターフェースデータが表現した出力インターフェースは１本目のパイプラインにおける第１データパケットを転送するためのものであることを確定することと、ヌルではない場合、第１出力インターフェースデータが表現した出力インターフェースは１本目のパイプラインにおける第１データパケットを転送するためのものではないことを確定することと、を含む。
決定木における各ノードのそれぞれに対して、当該ノードの左サブノードのプレフィックス長は、いずれも右サブノードのプレフィックス長より小さい。第１出力インターフェースデータが既に得られ、かつルートノードの右サブノードがヌルである場合、決定木にはより優れたマッチングは存在しないことを示す。そのため、第１出力インターフェースデータが表現した出力インターフェースは１本目のパイプラインにおける第１データパケットを転送するためのものであることを確定でき、これによって、当該転送対象パケットのマッチングを完了し、第１出力インターフェースデータによって１本目のパイプラインにおける第１データパケットを転送する。
ルートノードの右サブノードがヌルである場合、ＨＡＳＨ ＦＩＢにはルートノードに対応するプレフィックス長より長いプレフィックス長があることを示す。ロンゲストマッチの原則にしたがって、第１パイプラインにおける第１データパケットがより長いプレフィックス長にヒットできるか否かをさらに判断する必要がある。そのため、このとき、第１データインターフェイスデータは最適なマッチングではない可能性があり、即ち、第１出力インターフェースデータが表現した出力インターフェースは１本目のパイプラインにおける第１データパケットを転送するためのではない。
本発明実施例では、第１出力インターフェースデータが表現した出力インターフェースは１本目のパイプラインにおける第１データパケットを転送するためのものではない場合、１本目のパイプラインのｓｔａｇｅをルートノードの右サブノードに更新し、１本目のパイプラインにおける出力インターフェース情報を第１出力インターフェースデータに更新する。これにより、次のラウンドのマッチング過程において、１本目のパイプラインにおける第１データパケットを、更新済ｓｔａｇｅが表するプレフィックス長にマッチする。
ここで、次のラウンドのマッチング過程において、１本目のパイプラインにおける第１データパケットと更新済ｓｔａｇｅが表するプレフィックス長のハッシュ値を算出し、非同期的に当該ハッシュ値に対応する出力インターフェースデータを取得する。当該ハッシュ値に対応する出力インターフェースデータが得られない場合、前記第１出力インターフェースデータが表現した出力インターフェースは１本目のパイプラインにおける第１データパケットを転送するためのものであることを示す。当該ハッシュ値に対応する出力インターフェースデータが得られた場合、１本目のパイプラインにおける出力インターフェース情報を今回取得られた出力インターフェースデータに更新する。
本発明の別の実施例において、バッファから第１ハッシュ値に対応する第１出力インターフェースデータが得られない場合、１本目のパイプラインのｓｔａｇｅをルートノードの左サブノードに更新する。
ここで、バッファから第１ハッシュ値に対応する第１出力インターフェースデータが得られないと、メモリから第１ハッシュ値に対応する第１出力インターフェースデータをプリフェッチできなかったことを示す。即ち、第１パイプラインにおける第１データパケットは決定木のルートノードが表するプレフィックス長に一致しておらず、次のラウンドのマッチング過程においてより短いプレフィックス長にマッチする必要があるため、１本目のパイプラインのｓｔａｇｅをルートノードの左サブノードに更新することができる。
なお、本発明実施例では、各パイプラインにおける第１データパケットに対して１回のマッチングを行った後、当該パイプラインにおけるｓｔａｇｅに対して１回の更新を行う必要があり、１本目のパイプラインを例として、具体的に、以下の場合がある。
場合１において、バッファから第１パイプラインの第１ハッシュ値に対応する第１出力インターフェースデータが得られ、かつ第１出力インターフェースデータが表現した出力インターフェースは１本目のパイプラインにおける第１データパケットを転送するためのものである場合、１本目のパイプラインのｓｔａｇｅをマッチング完了に更新する。
場合２において、バッファから第１パイプラインの第１ハッシュ値に対応する第１出力インターフェースデータが得られ、かつ第１出力インターフェースデータが表現した出力インターフェースは１本目のパイプラインにおける第１データパケットを転送するためのものではない場合、１本目のパイプラインのｓｔａｇｅを現在のｓｔａｇｅの右サブノードに更新する。
例えば、１本目のパイプラインの現在のｓｔａｇｅがルートノードである場合、１本目のパイプラインのｓｔａｇｅをルートノードの右サブノードに更新する。
場合３において、バッファから第１パイプラインの第１ハッシュ値に対応する第１出力インターフェースデータが得られなかった場合、第１パイプラインのｓｔａｇｅを現在のｓｔａｇｅの左サブノードに更新する。
例えば、１本目のパイプラインの現在のｓｔａｇｅがルートノードである場合、１本目のパイプラインのｓｔａｇｅをルートノードの左サブノードに更新する。
上記したＳ６０３において、Ｎ本のパイプラインのうちの各パイプラインのハッシュ値のいずれも算出される場合、ネットワークデバイスは、バッファから各パイプラインのハッシュ値に対応する出力インターフェースデータを逐次に取得し、各パイプラインのハッシュ値に対応する出力インターフェースデータを取得する時の状況によって、パイプラインのｓｔａｇｅを更新する。
ここで、各パイプラインのｓｔａｇｅを更新する方法は、本発明実施例で説明した１本目のパイプラインのｓｔａｇｅを更新する方法と同じである。
Ｎ本のパイプラインのうちの各パイプラインのｓｔａｇｅのいずれも１回の更新を完了した後、ｓｔａｇｅがマッチング完了であるパイプラインにおける第１データパケットをパイプラインから削除することができる。これにより、ネットワークデバイスが受信した他のデータパケットをパイプラインに入れ、受信したデータパケットのマッチング効率および転送効率を向上することができる。
なお、１つの場合では、Ｎ本のパイプラインのうちの各パイプラインのｓｔａｇｅのいずれも１回の更新を完了した後、パイプラインのｓｔａｇｅｓｔａｇｅがマッチング完了であるパイプラインは存在しない場合、Ｎ本のパイプラインにおける第１データパケットに対して次のラウンドのマッチングを行う。次のラウンドのマッチングを行う方法は、上記したＳ６０２－Ｓ６０４の方法と同じである。
別の場合では、ネットワークデバイスが受信した他のデータパケットを既にパイプラインに入れ、かつ、この時にアイドル状態であるパイプラインは存在しない場合、または、ネットワークデバイスには他の転送対象であるデータパケットは存在しない場合、Ｎ本のパイプラインのうちのデータパケットに対して次のラウンドのマッチングを行う。
これにより分かるように、本発明実施例では、Ｎ本のパイプラインによってＮ本のデータパケットに対してマッチすることを実現できる。いずれか1つのデータパケットのマッチングを完了した後、当該データパケットをパイプラインから削除し、他の転送対象パケットをパイプラインに入れ、転送対象パケットのマッチングを高速化することができる。
以下、図５ｃに示した決定木を例として、パイプラインを処理する過程について説明する。
仮に、パイプラインの数量が２であり、即ち、同時処理する転送対象パケットの最大数量が２である。
現在のネットワークデバイスには４つの転送対象パケットがある場合、受信時間の早い順で並んで、それぞれ、Ｐａｃｋｅｔ１、Ｐａｃｋｅｔ２、Ｐａｃｋｅｔ３、Ｐａｃｋｅｔ４である。仮に、各転送対象パケットがヒットできるプレフィックス長はそれぞれ以下のようにである。
Ｐａｃｋｅｔ１がＰｒｅｆｉｘ５にヒットし、
Ｐａｃｋｅｔ２がＰｒｅｆｉｘ３にヒットし、
Ｐａｃｋｅｔ３がＰｒｅｆｉｘ５にヒットし、
Ｐａｋｃｅｔ４がＰｒｅｆｉｘ２にヒットする。
また、仮に、Ｐｒｅｆｉｘ１に対応する出口(Ｏｕｔｐｕｔ ｉｎｔｅｒｆａｃｅ)が１であり、Ｐｒｅｆｉｘ２に対応する出力インターフェースが２であり、Ｐｒｅｆｉｘ３に対応する出力インターフェースが３であり、Ｐｒｅｆｉｘ４に対応する出力インターフェースが４であり、Ｐｒｅｆｉｘ５に対応する出力インターフェースが５である。
まず、Ｐａｃｋｅｔ１とＰａｃｋｅｔ２とをパイプラインに入れて、この時点、パイプラインは表６のように示される。
パイプラインに対する処理(ａｄｖａｎｃｅ操作)を１回経て、Ｐａｃｋｅｔ１の宛先アドレスがＰｒｅｆｉｘ５に一致しており、かつ、図５ｃから分かるように、Ｐｒｅｆｉｘ５の右サブノードがヌルであるため、Ｐａｃｋｅｔ１がマッチング完了であり、パイプライン１のＳｔａｇｅをマッチング完了(ＦＩＮＩＳＨ)に更新する。かつ、Ｐａｃｋｅｔ２の宛先アドレスがＰｒｅｆｉｘ５に一致しないため、Ｐａｃｋｅｔ２は、次に、Ｐｒｅｆｉｘ５の左サブノードＰｒｅｆｉｘ２にマッチする必要がある。そのため、パイプライン２のＳｔａｇｅを２に更新する。この時点、各パイプラインは表７のように示される。
この時点、各パイプラインに対する１回の処理が完了しており、パイプラインのＳｔａｇｅがマッチング完了であるか否かを検出することができる。表７から分かるように、Ｐａｃｋｅｔ１はマッチングが完了したので、Ｐａｃｋｅｔ１をＰｉｐｅｌｉｎｅ１から削除し、出力インターフェース５を介してＰａｃｋｅｔ１を転送することができる。
Ｐａｃｋｅｔ１をＰｉｐｅｌｉｎｅ１から削除した後、Ｐｉｐｅｌｉｎｅ１がアイドル状態になり、Ｐａｃｋｅｔ３をＰｉｐｅｌｉｎｅ１に入れることができる。Ｐａｃｋｅｔ２はマッチングがまだ完了しないため、Ｐａｃｋｅｔ２がそのままＰｉｐｅｌｉｎｅ２に残っている。この時点、各パイプラインは表８のように示される。
パイプラインに対する処理をもう１回経た後、各パイプラインは表９のように示される。
表９から分かるように、Ｐａｃｋｅｔ３はマッチングが完了したので、Ｐａｃｋｅｔ３をＰｉｐｅｌｉｎｅ１から削除し、Ｐａｃｋｅｔ４をＰｉｐｅｌｉｎｅ１に入れる。この時点、各パイプラインは表１０のように示される。
パイプラインに対する処理をもう１回経た後、各パイプラインは表１１のように示される。
パイプラインに対する処理をもう１回経た後、各パイプラインは表１２のように示される。
この時点、Ｐａｃｋｅｔ２はマッチングが完了し、Ｐａｃｋｅｔ２をＰｉｐｅｌｉｎｅ２から削除する。このとき、ネットワークデバイスには新たに受信した転送対象パケットは存在しないため、Ｐｉｐｅｌｉｎｅ２がヌルであり、Ｐｉｐｅｌｉｎｅ１に対して処理をもう１回行った後、各パイプラインは表１３のように示される。
処理をもう１回経た後、各パイプラインは表１４のように示される。
この時点、Ｐａｃｋｅｔ１、Ｐａｃｋｅｔ２、Ｐａｃｋｅｔ３、Ｐａｃｋｅｔ４に対する処理が完了した。
上記した方法実施例に対応して、本発明実施例は、さらに、パケットマッチング装置を提供する。図７に示すように、当該装置は、
Ｎ個の第１データパケットをＮ本のパイプラインに入れて、各パイプラインのステージｓｔａｇｅのそれぞれを決定木のルートノードに設定する設定モジュール７０１であって、決定木における各ノードのそれぞれは１種類のプレフィックス長を表し、かつ、各ノードのそれぞれが表するプレフィックス長は異なる設定モジュール７０１と、
Ｎ本のパイプラインのうちの１本目のパイプラインの第１ハッシュ値を算出し、非同期的にメモリから第１ハッシュ値に対応する第１出力インターフェースデータをプリフェッチし、第１出力インターフェースデータをバッファに記憶し、メモリから第１出力インターフェースデータをプリフェッチすると同時にＮ本のパイプラインのうちの２本目のパイプラインの第２ハッシュ値を算出して、Ｎ本のパイプラインのうちの各パイプラインのハッシュ値のいずれも算出されるまで、非同期的にメモリからハッシュ値に対応する出力インターフェースデータをプリフェッチし、出力インターフェースデータをバッファに記憶し、メモリから出力インターフェースデータをプリフェッチすると同時にパイプラインのハッシュ値を算出する過程を繰り返して実行するプリフェッチモジュール７０２であって、ここで、パイプラインのハッシュ値はパイプラインにおけるデータパケットの宛先アドレスとｓｔａｇｅが表するプレフィックス長とのハッシュ値であるプリフェッチモジュール７０２と、
Ｎ本のパイプラインのうちの各パイプラインのハッシュ値のいずれも算出される場合、バッファから第１出力インターフェースデータを取得する取得モジュール７０３と、を含み、
設定モジュール７０１は、さらに、第１出力インターフェースデータが表現した出力インターフェースは１本目のパイプラインにおける第１データパケットを転送するためのものである場合、１本目のパイプラインにおける第１データパケットを１本目のパイプラインから削除し、第２データパケットを受信した場合、第２データパケットを１本目のパイプラインに入れる。
任意に、当該装置は、さらに、
第１出力インターフェースデータが表現した出力インターフェースは１本目のパイプラインにおける第１データパケットを転送するためのものではない場合、１本目のパイプラインのｓｔａｇｅをルートノードの右サブノードに更新し、１本目のパイプラインにおける出力インターフェース情報を第１出力インターフェースデータに更新する更新モジュールを含む。
任意に、当該装置は、さらに、
決定木におけるルートノードの右サブノードがヌルであるか否かを判断し、
ヌルである場合、第１出力インターフェースデータが表現した出力インターフェースは１本目のパイプラインにおける第１データパケットを転送するためのものであることを確定し、
ヌルではない場合、第１出力インターフェースデータが表現した出力インターフェースは１本目のパイプラインにおける第１データパケットを転送するためのものではないことを確定する判断モジュールを含む。
任意に、当該装置は、さらに、
バッファから第１ハッシュ値に対応する第１出力インターフェースデータを取得することができなかった場合、１本目のパイプラインのｓｔａｇｅをルートノードの左サブノードに更新する更新モジュールを含む。
任意に、当該装置は、さらに、
第１出力インターフェースデータが表現した出力インターフェースは１本目のパイプラインにおける第１データパケットを転送するためのものである場合、１本目のパイプラインのｓｔａｇｅをマッチング完了に更新する更新モジュールを含み、
設定モジュール７０１は、Ｎ本のパイプラインのｓｔａｇｅのいずれも１回の更新を完了した後、ｓｔａｇｅがマッチング完了であるパイプラインにおける第１データパケットをパイプラインから削除する。
本発明実施例は、さらに、ネットワークデバイスを提供する。前記ネットワークデバイスは、図８に示すように、プロセッサ８０１と、通信インターフェイス８０２と、記憶装置８０３と、通信バス８０４とを含み、プロセッサ８０１、通信インターフェイス８０２、および記憶装置８０３は、通信バス８０４を介して相互に通信し、
記憶装置８０３は、コンピュータープログラムを格納し、
プロセッサ８０１は、記憶装置８０３に格納されているプログラムを実行すると、上記した方法実施例の方法ステップを実現する。
前記ネットワークデバイスに言及した通信バスは、ペリフェラルコンポーネントインターコネクト(Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｃｏｎｎｅｃｔ、ＰＣＩ)バス、またはイーアイサ (Ｅｘｔｅｎｄｅｄ Ｉｎｄｕｓｔｒｙ Ｓｔａｎｄａｒｄ Ａｒｃｈｉｔｅｃｔｕｒｅ、ＥＩＳＡ)バスなどであってよい。当該通信バスは、アドレスバス、データバス、コントロールバスなどに分かれてよい。表示の便宜上、図面には、１本の太線のみで表示されるが、１本のバスまた１種類のバスだけが表示されているわけではない。
通信インターフェイスは、前記ネットワークデバイスと他のデバイスとの通信に用いられる。
記憶装置は、ランダムアクセスメモリ(Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ、ＲＡＭ)を含んでもよく、不揮発性メモリ(Ｎｏｎ－Ｖｏｌａｔｉｌｅ Ｍｅｍｏｒｙ、ＮＶＭ)を含んでもよく、例えば、少なくとも１つのディスクメモリを含む。任意に、記憶装置は、前記プロセッサから離れる少なくとも１つの記憶装置であってもよい。
上記したプロセッサは、中央処理装置(Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ、ＣＰＵ)、ネットワークプロセッサ(Ｎｅｔｗｏｒｋ Ｐｒｏｃｅｓｓｏｒ、ＮＰ)などの汎用プロセッサであってもよい。また、デジタル信号プロセッサ(Ｄｉｇｉｔａｌ ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｉｎｇ、ＤＳＰ)、特定用途向け集積回路(Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ、ＡＳＩＣ)、現場でプログラム可能なゲートアレイ(Ｆｉｅｌｄ－Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ、ＦＰＧＡ)、または、他のプログラマブルロジックデバイス、ディスクリートゲートあるいはトランジスタロジックデバイス、ディスクリートハードウェアコンポーネントであってもよい。
本発明が提供する別の実施例では、コンピューター可読記憶媒体を提供し、当該コンピューター可読記憶媒体には、コンピュータープログラムが記憶されており、前記コンピュータープログラムは、プロセッサによって実行されると、上記したいずれか１つのパケットマッチング方法のステップを実現する。
本発明が提供する別の実施例では、さらに、命令が含まれるコンピュータープログラム製品を提供する。前記コンピュータープログラム製品は、コンピューターで実行されると、コンピューターに実施例に記載のいずれか１つのパケットマッチング方法を実行させる。
上記した実施例は、全部または一部的にソフトウェア、ハードウェア、ファームウェア又はそれらの組み合わせで実現できる。ソフトウェアによって実現すると、全部または一部的にコンピュータープログラム製品の形態で実現できる。前記コンピュータープログラム製品は、１つ以上のコンピューター命令を含む。コンピューターに前記コンピュータープログラム命令をロードして実行すると、本発明実施例に記載のフローまたは機能が全部または一部的に生成される。前記コンピューターは、汎用コンピューター、専用コンピューター、コンピューターネットワーク、または他のプログラマブルデバイスであってよい。前記コンピューター命令は、コンピューター可読記憶媒体に記憶されてもよく、または、１つのコンピューター可読記憶媒体から別のコンピューター可読記憶媒体に伝送されてもよい。例えば、前記コンピューター命令は、１つのウェブサイト、コンピューター、サーバーまたはデータセンターから、有線(例えば、同軸ケーブル、光ファイバ、デジタル加入者線(ＤＳＬ))または無線(例えば、赤外線、ラジオ、マイクロ波など)を介して、別のウェブサイト、コンピューター、サーバーまたはデータセンターに伝送することができる。前記コンピューター可読記憶媒体は、コンピューターがアクセス可能な任意の利用可能な媒体、または１つ以上の利用可能な媒体が集積されているサーバー、データセンターなどのデータ記憶デバイスであってよい。前記利用可能な媒体は、磁気媒体(例えば、フロッピーディスク、ハードディスク、磁気テープ)、光媒体(例えば、ＤＶＤ)、または半導体媒体(例えば、ソリッドステートディス Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｉｓｋ (ＳＳＤ))などであってよい。
なお、本明細書では、第１や第２等のような関係用語は１つのエンティティ又は操作を他のエンティティ又は操作と区別するためのものに過ぎず、必ずしもこれらのエンティティ又は操作間にこのような実際の関係又は順序があることをリクエスト又は示唆しない。また、用語「含む」、「備える」又はほかの変形は非排他的包含をカバーすることで、一連の要素を含むプロセス、方法、物品又は装置はこれらの要素を含むだけでなく、明確に列挙していないほかの要素をさらに含み、又はこのようなプロセス、方法、物品又は装置固有の要素をさらに含む。特に限定しない限り、文「１つの…を含む」により限定される要素は、前記要素を含むプロセス、方法、物品又は装置がほかの同一の要素をさらに含むことを排除するものではない。
本明細書における各実施例は、相互に関連したように記載されており、各実施例における同一または類似な部分を相互に参照すればよく、各実施例と他の実施例との間違い点が中心に説明される。とくに、装置実施例にとって、方法実施例と基本的に同様であるため、簡単に説明したが、関連する内容は、方法実施例の説明部分に参照すればよい。
以上は、本発明の好ましい実施例に過ぎず、本発明を限定することを意図したものではなく、本発明の精神及び原則を逸脱せずに行われる変更、同など置換、改良などは、すべて本発明の保護範囲に属する。

Claims (12)

  1. Ｎ個の第１データパケットをＮ本のパイプラインに入れて、各パイプラインのステージｓｔａｇｅのそれぞれを決定木のルートノードに設定し、前記決定木における各ノードのそれぞれは１種類のプレフィックス長を表し、かつ、各ノードのそれぞれが表するプレフィックス長は異なることと、
    前記Ｎ本のパイプラインのうちの１本目のパイプラインの第１ハッシュ値を算出し、非同期的にメモリから前記第１ハッシュ値に対応する第１出力インターフェースデータをプリフェッチし、前記第１出力インターフェースデータをバッファに記憶し、メモリから前記第１出力インターフェースデータをプリフェッチすると同時に前記Ｎ本のパイプラインのうちの２本目のパイプラインの第２ハッシュ値を算出して、前記Ｎ本のパイプラインのうちの各パイプラインのハッシュ値のいずれも算出されるまで、非同期的にメモリからハッシュ値に対応する出力インターフェースデータをプリフェッチし、出力インターフェースデータをバッファに記憶し、メモリから出力インターフェースデータをプリフェッチすると同時にパイプラインのハッシュ値を算出する過程を繰り返して実行し、ここで、パイプラインのハッシュ値はパイプラインにおけるデータパケットの宛先アドレスとｓｔａｇｅが表するプレフィックス長とのハッシュ値であることと、
    前記Ｎ本のパイプラインのうちの各パイプラインのハッシュ値のいずれも算出される場合、前記バッファから前記第１出力インターフェースデータを取得することと、
    前記第１出力インターフェースデータが表現した出力インターフェースは前記１本目のパイプラインにおける第１データパケットを転送するためのものである場合、前記１本目のパイプラインにおける第１データパケットを前記１本目のパイプラインから削除し、第２データパケットを受信した場合、前記第２データパケットを前記１本目のパイプラインに入れることと、を含む、
    ことを特徴とする、パケットマッチング方法。
  2. 前記方法は、前記バッファから前記第１出力インターフェースデータを取得することの後に、さらに、
    前記第１出力インターフェースデータが表現した出力インターフェースは前記１本目のパイプラインにおける第１データパケットを転送するためのものではない場合、前記１本目のパイプラインのｓｔａｇｅを前記ルートノードの右サブノードに更新し、前記１本目のパイプラインにおける出力インターフェース情報を前記第１出力インターフェースデータに更新すること、を含む、
    ことを特徴とする、請求項１に記載の方法。
  3. 前記方法は、前記バッファから前記第１出力インターフェースデータを取得することの後に、さらに、
    前記決定木における前記ルートノードの右サブノードがヌルであるか否かを判断することと、
    ヌルである場合、前記第１出力インターフェースデータが表現した出力インターフェースは前記１本目のパイプラインにおける第１データパケットを転送するためのものであることを確定することと、
    ヌルではない場合、前記第１出力インターフェースデータが表現した出力インターフェースは前記１本目のパイプラインにおける第１データパケットを転送するためのものではないことを確定することと、を含む、
    ことを特徴とする、請求項１または２に記載の方法。
  4. 前記方法は、さらに、
    前記バッファから前記第１ハッシュ値に対応する第１出力インターフェースデータを取得することができなかった場合、前記１本目のパイプラインのｓｔａｇｅを前記ルートノードの左サブノードに更新すること、を含む、
    ことを特徴とする、請求項１に記載の方法。
  5. 前記方法は、さらに、
    前記第１出力インターフェースデータが表現した出力インターフェースは前記１本目のパイプラインにおける第１データパケットを転送するためのものである場合、前記１本目のパイプラインのｓｔａｇｅをマッチング完了に更新すること、を含み、
    前記の前記１本目のパイプラインにおける第１データパケットを削除することは、
    前記Ｎ本のパイプラインのｓｔａｇｅのいずれも１回の更新を完了した後、ｓｔａｇｅがマッチング完了であるパイプラインにおける第１データパケットをパイプラインから削除すること、を含む、
    ことを特徴とする、請求項１に記載の方法。
  6. パケットマッチング装置であって、
    Ｎ個の第１データパケットをＮ本のパイプラインに入れて、各パイプラインのステージｓｔａｇｅのそれぞれを決定木のルートノードに設定する設定モジュールであって、前記決定木における各ノードのそれぞれは１種類のプレフィックス長を表し、かつ、各ノードのそれぞれが表するプレフィックス長は異なる設定モジュールと、
    前記Ｎ本のパイプラインのうちの１本目のパイプラインの第１ハッシュ値を算出し、非同期的にメモリから前記第１ハッシュ値に対応する第１出力インターフェースデータをプリフェッチし、前記第１出力インターフェースデータをバッファに記憶し、メモリから前記第１出力インターフェースデータをプリフェッチすると同時に前記Ｎ本のパイプラインのうちの２本目のパイプラインの第２ハッシュ値を算出して、前記Ｎ本のパイプラインのうちの各パイプラインのハッシュ値のいずれも算出されるまで、非同期的にメモリからハッシュ値に対応する出力インターフェースデータをプリフェッチし、出力インターフェースデータをバッファに記憶し、メモリから出力インターフェースデータをプリフェッチすると同時にパイプラインのハッシュ値を算出する過程を繰り返して実行すプリフェッチモジュールであって、パイプラインのハッシュ値はパイプラインにおけるデータパケットの宛先アドレスとｓｔａｇｅが表するプレフィックス長とのハッシュ値であるプリフェッチモジュールと、
    前記Ｎ本のパイプラインのうちの各パイプラインのハッシュ値のいずれも算出される場合、前記バッファから前記第１出力インターフェースデータを取得する取得モジュールと、を含み、
    前記設定モジュールは、さらに、前記第１出力インターフェースデータが表現した出力インターフェースは前記１本目のパイプラインにおける第１データパケットを転送するためのものである場合、前記１本目のパイプラインにおける第１データパケットを前記１本目のパイプラインから削除し、第２データパケットを受信した場合、前記第２データパケットを前記１本目のパイプラインに入れる、
    ことを特徴とする、パケットマッチング装置。
  7. 前記装置は、さらに、
    前記第１出力インターフェースデータが表現した出力インターフェースは前記１本目のパイプラインにおける第１データパケットを転送するためのものではない場合、前記１本目のパイプラインのｓｔａｇｅを前記ルートノードの右サブノードに更新し、前記１本目のパイプラインにおける出力インターフェース情報を前記第１出力インターフェースデータに更新する更新モジュールを含む、
    ことを特徴とする、請求項６に記載の装置。
  8. 前記装置は、さらに、
    前記決定木における前記ルートノードの右サブノードがヌルであるか否かを判断し、ヌルである場合、前記第１出力インターフェースデータが表現した出力インターフェースは前記１本目のパイプラインにおける第１データパケットを転送するためのものであることを確定し、 ヌルではない場合、前記第１出力インターフェースデータが表現した出力インターフェースは前記１本目のパイプラインにおける第１データパケットを転送するためのものではないことを確定する判断モジュールを含む、
    ことを特徴とする、請求項６または７に記載の装置。
  9. 前記装置は、さらに、
    前記バッファから前記第１ハッシュ値に対応する第１出力インターフェースデータを取得することができなかった場合、前記１本目のパイプラインのｓｔａｇｅを前記ルートノードの左サブノードに更新する更新モジュールを含む、
    ことを特徴とする、請求項６に記載の装置。
  10. 前記装置は、さらに、
    前記第１出力インターフェースデータが表現した出力インターフェースは１本目のパイプラインにおける第１データパケットを転送するためのものである場合、１本目のパイプラインのｓｔａｇｅをマッチング完了に更新する更新モジュールを含み、
    前記設定モジュールは、前記Ｎ本のパイプラインのｓｔａｇｅのいずれも１回の更新を完了した後、ｓｔａｇｅがマッチング完了であるパイプラインにおける第１データパケットをパイプラインから削除する、
    ことを特徴とする、請求項６に記載の装置。
  11. プロセッサと、通信インターフェイスと、記憶装置と、通信バスとを含むネットワークデバイスであって、ここで、プロセッサ、通信インターフェイス、および記憶装置は、通信バスを介して相互に通信し、
    記憶装置は、コンピュータープログラムを格納し、
    プロセッサは、記憶装置に格納されているプログラムを実行すると、請求項１～５のいずれか一項に記載の方法ステップを実現する、
    ことを特徴とする、ネットワークデバイス。
  12. コンピューター可読記憶媒体であって、前記コンピューター可読記憶媒体にはコンピュータープログラムが記憶されており、前記コンピュータープログラムはプロセッサによって実行されると、請求項１～５のいずれか一項に記載の方法ステップを実現する、
    ことを特徴とする、コンピューター可読記憶媒体。
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