JP2023515753A - 集積型光フェーズドアレイ電子制御 - Google Patents

Abstract

光フェーズドアレイを制御することが、一アレイの複数フェーズシフタ（ＰＳ）素子によって光位相シフトを適用することを含み、それぞれのＰＳ素子が、当該ＰＳ素子の第１端子及び第２端子にわたって適用される入力電圧信号に基づいて光位相シフトを適用し、一アレイの複数ドライバ素子からの出力電圧信号を与える。充電期間中、それぞれのドライバ素子が、当該複数ＰＳ素子のうちの少なくとも一つにわたって適用される対応入力電圧信号を決定するべく出力電圧信号を与え、一アレイの複数スイッチが当該複数ドライバ素子と対応ＰＳ素子との接続性を制御し、当該一アレイの複数ＰＳ素子における当該複数ＰＳ素子のすべての第２端子すべてが共通電圧に維持される。当該一アレイの複数スイッチにおけるスイッチの総数は、少なくとも、当該一アレイの複数ＰＳ素子におけるＰＳ素子の総数と同じ大きさである。

Description

関連出願の相互参照
本願は、２０２０年３月４日に出願された「集積型光フェーズドアレイ電子制御」との名称の米国仮出願第６２／９８４，８８３号の優先権及び利益を主張する。

連邦政府支援研究に関する陳述
本発明は、ＤＡＲＰＡ契約第ＨＲ００１１－１６－Ｃ－０１０８号に基づく政府支援によってなされた。政府は、本発明に一定の権利を有する。

本開示は、集積型光フェーズドアレイ電子制御に関する。

フォトニック集積回路（ＰＩＣ）に形成される光フェーズドアレイのような光フェーズドアレイにおいて放射体素子から放射される光波の位相を制御するべく、様々な技法を使用することができる。これらの技法の一部は、制御回路によって制御されてＰＩＣ内の放射体素子に光学的に結合されるフェーズシフタ素子を集積する。光フェーズシフタ素子の特性は、制御回路アーキテクチャに影響し得る。例えば、２次元アレイの放射体素子には、対応する２次元アレイの熱フェーズシフタ素子が存在し得る。これらの熱フェーズシフタは、温度に起因する屈折率変化に基づく光位相シフトを誘発する。温度は、例えば、行・列配列において適用される電流によって制御することができる。しかしながら、温度フェーズシフタ以外のフェーズシフタ素子（例えば容量性フェーズシフタ素子）に対しては、選択される素子から未選択の素子へのクロストークに起因して、かかる行・列信号配列からの障害が存在し得る。

一側面において一般に、装置が、一アレイの複数放射体素子と、一アレイの複数フェーズシフタ素子であって、それぞれのフェーズシフタ素子が、当該フェーズシフタ素子を通って伝播しかつ対応放射体素子まで伝播する光波に光位相シフトを適用するべく構成され、当該光位相シフトは、当該フェーズシフタ素子の第１端子及び第２端子にわたって適用される入力電圧信号に基づく、一アレイの複数フェーズシフタ素子と、一アレイの複数ドライバ素子であって、それぞれのドライバ素子が、当該複数フェーズシフタ素子の少なくとも一つにわたって適用される対応入力電圧信号を決定するために充電期間中に出力電圧信号を与えるように構成され、当該一アレイの複数フェーズシフタ素子における当該複数フェーズシフタ素子すべての第２端子すべてが当該充電期間中に共通電圧に維持される、一アレイの複数ドライバ素子と、当該充電期間中に当該複数ドライバ素子と対応フェーズシフタ素子との接続性を制御するべく構成される一アレイの複数スイッチとを含む。一アレイの複数スイッチにおけるスイッチの総数は、少なくとも、一アレイの複数フェーズシフタ素子におけるフェーズシフタ素子の総数と同じ大きさである。

複数の側面が、以下の特徴の一つ以上を含み得る。

一アレイの複数フェーズシフタ素子は、フォトニック集積回路に設けられる。

一アレイの複数ドライバ素子は、フォトニック集積回路に接続される電子集積回路に設けられる。

一アレイの複数スイッチは、電子集積回路に設けられる。

一アレイの複数ドライバ素子における当該複数ドライバ素子の少なくとも一つが、一アレイの複数スイッチにおける当該複数スイッチの複数に出力電圧が結合されるデジタルアナログ変換器を含む。

電子集積回路は、充電期間中にドライバ素子から与えられた出力電圧信号から蓄積される電荷を格納するスイッチに結合された複数のキャパシタを含み、これらのキャパシタは、フェーズシフタ素子にわたって適用される入力電圧信号を与える。

出力電圧信号は、一アレイの複数スイッチに応じて選択される一以上の複数フェーズシフタ素子の第１端子に接続され、入力電圧信号は、当該複数フェーズシフタ素子の容量特性に基づいて与えられる。

一アレイの複数スイッチは、フォトニック集積回路に設けられる。

一アレイの複数ドライバ素子における少なくとも２つのドライバ素子が、異なる対応行の複数フェーズシフタ素子に出力が結合されるデジタルアナログ変換器を含み、複数の列イネーブル信号が、当該行の複数フェーズシフタ素子のそれぞれからの単一フェーズシフタ素子からなる選択列の複数フェーズシフタ素子との接続性を制御する。

入力電圧信号は、フェーズシフタ素子の容量特性に基づいて与えられる。

一アレイの複数ドライバ素子がフォトニック集積回路に設けられ、一アレイの複数スイッチがフォトニック集積回路に設けられる．

一アレイの複数ドライバ素子における少なくとも２つのドライバ素子が、異なる対応行の複数フェーズシフタ素子に出力が結合されるデジタルアナログ変換器を含み、複数の列イネーブル信号が、当該行の複数フェーズシフタ素子のそれぞれからの単一フェーズシフタ素子からなる選択列の複数フェーズシフタ素子との接続性を制御する。

入力電圧信号は、フェーズシフタ素子の容量特性に基づいて与えられる。

一アレイの複数フェーズシフタ素子におけるそれぞれのフェーズシフタ素子が、逆バイアスダイオードデバイスを含む。

一アレイの複数フェーズシフタ素子における当該複数フェーズシフタ素子の少なくとも一つが、互いに直列に接続される複数の逆バイアスダイオードデバイスを含む。

一アレイの複数フェーズシフタ素子における当該複数フェーズシフタ素子の少なくとも一つが、インダクタに直接に接続される逆バイアスダイオードデバイスを含む。

一アレイの複数スイッチにおけるそれぞれのスイッチが、少なくとも第１端子、第２端子及び第３端子を含み、第１端子と第２端子との間の電流の流れが、第３端子に適用される電圧又は電流に基づいて制御される。

他側面において一般に、光フェーズドアレイを制御する方法が、一アレイの複数フェーズシフタ素子によって光位相シフトを適用することであって、それぞれのフェーズシフタ素子が、当該フェーズシフタ素子を通って伝播しかつ当該光フェーズドアレイの対応放射体素子まで伝播する光波に光位相シフトを適用し、当該光位相シフトは、当該フェーズシフタ素子の第１端子及び第２端子にわたって適用される入力電圧信号に基づくことと、一アレイの複数ドライバ素子から出力電圧信号を与えることであって、それぞれのドライバ素子が、充電期間中に出力電圧信号を与えて当該複数フェーズシフタ素子の少なくとも一つにわたって適用される対応入力電圧信号を決定し、一アレイの複数フェーズシフタ素子における当該複数フェーズシフタ素子すべての第２端子すべてが当該充電期間中に共通電圧に維持されることと、充電期間中に複数ドライバ素子と対応フェーズシフタ素子との接続性を制御するように一アレイの複数スイッチを管理することとを含む。一アレイの複数スイッチにおけるスイッチの総数は、少なくとも、一アレイの複数フェーズシフタ素子におけるフェーズシフタ素子の総数と同じ大きさである。

複数の側面が、以下の特徴の一つ以上を含み得る。

充電期間は、入力電圧信号がフェーズシフタ素子の容量特性に基づいてリフレッシュされる周期的なリフレッシュサイクルの期間を含む。

ドライバ素子の接続性を制御するように一アレイの複数スイッチを管理することは、充電期間中に第１フェーズシフタ素子への電流の流れを許容するべく、複数のフェーズシフタ素子の一群の中から第１フェーズシフタ素子に結合される第１スイッチを選択することと、当該充電期間中に電流の流れを実質的に防止するべく、当該一群の中の第１フェーズシフタ素子以外の他のすべてのフェーズシフタ素子に結合されるスイッチを選択することとを含む。

複数の側面が、以下の利点のうち一つ以上を有し得る。

ここに記載される技法は、ビーム操舵を目的として集積光フェーズドアレイを電子的に制御するべく使用することができる。光フェーズドアレイを備えるフォトニック集積回路（ＰＩＣ）は、放射体の数がますます高まること（例えば数百から数万又はそれ以上の放射体素子）を特徴とする。対応放射体素子に結合される各光フェーズシフタ素子を、個別の位相制御を使用して制御することにより、異なる放射体素子から放射される光波間の干渉から形成される放射ビームを操舵することができる。個別の光フェーズシフタ素子（又は単なる「フェーズシフタ素子」）を、当該素子にわたる電圧を調整することにより、又は当該素子を通る電流を調整することにより、電子的に制御することができる。いくつかのシステム実装例において、一以上の電子集積回路（ＥＩＣ）が、個別の光フェーズシフタ制御を与えるべくデジタルアナログ変換器（ＤＡＣ）を包含する。かかるシステムにおいて、ＥＩＣを、小さな占有面積及び小さな電力消費を含むシステム制約を満たすようにぎりぎりで共同設計することができる。いくつかの実装例は、以下に詳述されることだが、未選択フェーズシフタ素子との望ましくない電圧クロストークなしに各フェーズシフタ素子を一意にアドレス指定する能力を許容するべく、それぞれが各フェーズシフタ素子に結合される直列スイッチを使用する。

以下の記載から、並びに図面及び特許請求の範囲から、他の特徴及び利点が明らかになる。

本開示は、添付図面と併せて読むと、以下の詳細な説明から最もよく理解される。一般的な慣行により図面の様々な特徴が縮尺通りではないことが強調される。逆に、様々な特徴部の寸法は、わかりやすくするべく任意に拡大又は縮小される。

例示的なＯＰＡシステムの模式図である。 例示的な光フェーズシフタの一次電気モデルのための一セットの回路図である。 例示的なＯＰＡシステムの模式図である。 例示的なＯＰＡシステムの模式図である。 例示的なＯＰＡシステムの模式図である。 図６Ａ、図６Ｂ及び図６Ｃは、非線形ＤＡＣ回路の位相シフト応答に対してコードを線形化するための例示的な伝達関数のプロットである。 ＯＰＡシステムを動作させるための例示的な手順のフローチャートである。

相対的に多数の（例えば数千の）光フェーズシフタ素子を備える光フェーズドアレイ（ＯＰＡ）システムに対し、個別のドライバそれぞれが、システム制約を満たすべく小さな占有面積、小さな電力消費、及び緊密な電気光学的統合を有するように構成される最適化された電子ドライバ回路を有することが有用である。このシステム回路アーキテクチャは、デバイス特性を利用して各ドライバセルの負担を低減し、面積、電力消費、及びパッケージング複雑性を下げることができる。かかるＯＰＡシステムは、例えば、ＬｉＤＡＲシステム又は自由空間光通信システムにおける光送信器ノード及び／又は受信器ノードのような、様々な文脈のいずれにおいても使用され得る。

ＰＩＣ１０４内に形成されるＯＰＡの、一アレイのフェーズシフタ（ＰＳ）素子１０２を制御するサンプルホールド回路アーキテクチャのために構成される例示的なＯＰＡシステム１００が図１に示される。例えば、フェーズシフタ素子１０２は、ダイオード構造として実装することができる。このダイオード構造は、シリコンフォトニクス製造手順を使用して製造することができ、光波が、光導波路のネットワークを使用してフェーズシフタ素子１０２の内外に結合され、電気信号（例えば電圧及び／又は電流）が、ワイヤのネットワークを使用して内外に結合される。電気信号は、フェーズシフタ素子１０２により適用される位相シフトを制御する。得られる位相シフト済み光波が、対応するフェーズシフタ素子１０２の出力に光学的に結合される放射体素子（図示せず）から放射される。得られるコヒーレント干渉光波は、適用される位相シフトに従って操舵することができる光ビームを形成する。これは、米国特許出願公開第２０２０／０３９３７３７号及び米国特許第１０，８０９，５９１号に詳しく記載されている。一以上（Ｌ≧１のときのＬのカウント）の制御ＥＩＣ１０６－１、…、１０６－Ｌ（一般に制御ＥＩＣ１０６と称する）それぞれが、Ｍ個のドライバ群１０８－１、…、１０８－Ｍ（一般にドライバ群１０８と称する）を含む。ここで、各ドライバ群１０８はＮ個のドライバセル１１０－１、…、１１０－Ｎ（一般にドライバセル１１０と称する）を保持する。パッケージングインタフェイスが、制御ＥＩＣ１０６とＰＩＣ１０４との電気接続を確立するべく、接続構造物１２２（例えば銅ピラー、ワイヤボンド、半田バンプ、金スタッドバンプ、又は他の形態の電子接続）間の接続ネットワーク１２０を含む。代替的に、ＯＰＡシステムの他例は、制御ＥＩＣ１０６及びＰＩＣ１０４のすべての素子を有する集積回路（ＩＣ）を使用するモノリシック集積システムを含み、この場合、ワイヤはＩＣ内に製造され、ドライバセル１１０から一意のフェーズシフタ素子１０２への電気接続を与えることができる。各ドライバセル１１０は、アナログスイッチ１１２（例えば、一以上のトランジスタを使用して実装することができる通過ゲート又は送信ゲート）、個別のフェーズシフタ素子１０２のためのアナログ電圧値を格納するサンプルキャパシタ１１４（容量Ｃ_ｓａｍｐを有する）、及びバッファ１１６（一つの、固定の、又は可変の利得を有し得る）を含む。アナログスイッチ１１２は、非アクティブ時には非導通（すなわち「開」）状態にあり、制御入力に基づいてアクティブ（「閉」状態）になると、入力端子と出力端子との間に信号導通経路が確立される。ドライバ群１０８は、単一のデジタルアナログ変換器（ＤＡＣ）１０９の形態にあるドライバ素子を含む。ＤＡＣ１０９のアナログ出力が、ドライバ群１０８内のＮ個のドライバセル１１０のそれぞれに接続される。

この例示的アーキテクチャにおいてはＮ個のドライバセル１１０の各ドライバ群１０８に対して一つのみのＤＡＣ１０９が必要とされるので、制御ＥＩＣ１０６内で使用される回路面積を低減することができる。ＤＡＣ１０９は、当該ドライバセルのアナログスイッチ１１２がアクティブであれば、ドライバセルのサンプルキャパシタ１１４を充電することができる。いくつかの実装例において、ドライバ群１０８内の一つのみのアナログスイッチ１１２が一度にアクティブ（すなわち閉）になることにより、複数のサンプルキャパシタ１１４をＤＡＣ１０９によって順次充電することができる。オンチップに含まれ得る制御器（例えばデジタル制御器）が、各ＤＡＣ１０９の入力に適切なデジタル値を与えるべく、各制御ＥＩＣ１０６内に制御インタフェイス回路１１８を含む。制御器はまた、所与の時刻にドライバ群１０８内の正しいサンプルキャパシタ１１４が充電されることを確保するべく、各アナログスイッチ１１２の制御も管理する。ドライバ群１０８当たりのドライバセル１１０の数Ｎを、ＤＡＣ１０９のスルーレート（ｓｌｅｗ ｒａｔｅ）、フェーズシフタデバイスの寄生負荷、及び／又はシステムアーキテクトによって見積もられた操舵時間を含む因子に基づいて選ぶことができる。この例示的なアーキテクチャにより、Ｎ個のドライバセル当たり一つのＤＡＣ回路のみが必要になるとの面積上の利点が得られるが、他の例示的なアーキテクチャにおいては、サンプルキャパシタ１１４を充電するべくアナログ電流信号を駆動するように構成される多数のＤＡＣ又は他の形態のドライバ素子が、一以上のドライバ群に含まれ得る。

図１の例において、フェーズシフタ素子１０２が模式的に対角配置で示されるにもかかわらず、ＰＩＣ１０４の基板上でのフェーズシフタ素子１０２の物理的箇所は、以下に記載される実装例（例えば図４及び図５）のうちのいくつかに存在するような行・列制御信号配列が存在しない場合であっても、以下に記載される実装例（例えば図４及び図５）のうちのいくつかに存在するような２次元（例えば行・列）物理的配列のような任意の分布でレイアウトすることができる。ここに記載されるＯＰＡシステム１００及び他のＯＰＡシステム実装例の他の特徴は、フェーズシフタ素子１０２すべての第２端子の共通電圧基準１２４との接続にある。例えば、電圧基準１２４は、ゼロ電圧接地面又は非ゼロ固定電圧源（例えばＤＣ電源電圧）としてよい。フェーズシフタ素子１０２間の電気的関係の特徴により、そうでなければ、フェーズシフタ素子の２つの端子において電圧を過剰に制約するいくつかの行・列制御信号配列において経験される潜在的な障害を緩和させることができる。

さらなる製造の複雑性及びコストを回避するべく、多くの現代のシリコンフォトニック製造プロセスは、モノリシックに集積されるトランジスタを提案することがない。図１に示されるＯＰＡシステム１００の例において、一つ又は多数の制御ＥＩＣ１０６（Ｌ≧１）として示される電子機器は、従来のＣＭＯＳプロセスを使用して別個に製造され、その後、シリコンフォトニクスプロセスを使用して別個に製造されたＰＩＣ１０４と共同パッケージングされる。この例のアーキテクチャは、高いフェーズシフタデバイス漏洩、高い寄生容量パッケージング容量、及び抵抗性（熱性）光フェーズシフタデバイスに対して耐性がある。このシステムにおいて、接続部（例えば銅ピラー又は半田バンプ）の数に正比例するパッケージング複雑性は依然として、フェーズシフタ素子の数に関してＯ（ｎ）である（ｎ＝Ｌ×Ｍ×Ｎ）。しかしながら、制御ＥＩＣ１０６におけるいくつか又はすべての回路素子が同じウェハ製造プロセスにおいてＰＩＣ１０４にモノリシックに集積される他の例においても、同様の利点を達成することができる。特定タイプのＤＡＣ回路によって駆動され得る素子の数に制限が存在する場合、又は、例えばＤＡＣ回路のサイズゆえに一つのＥＩＣ若しくはＰＩＣに含まれ得るＤＡＣの数に制限が存在する場合、別個の一つ又は多数のＥＩＣが、いくつかの実装例において有用となり得る。

光フェーズシフタのデバイスレベルの特性が、回路アーキテクチャに潜在的な影響を与える。図２は、フェーズシフタ素子１０２を実装するべく使用され得る異なるデバイスに対する一次電気的等価回路に対応するいくつかの例示的な回路２００Ａ、２００Ｂ、２００Ｃ及び２００Ｄを示す。ここで、等価回路は、当該デバイスをその使用領域においてモデル化する。回路２００Ａにおいて、熱（ｔｈｅｒｍａｌ）ベースのデバイスは、主に電気抵抗性であり、小さな寄生（ｐａｒａｓｉｔｉｃ）容量が並列され、連続的に電流をソース及び／又はシンクし得るドライバ（図示せず）とともに使用され得る。低い電力消費を目的として、回路２００Ｂは主に、容量Ｃ_ｄｅｐによって表される容量性となるように逆バイアス領域で動作し得るダイオードベースのデバイスに対応する。かかるデバイスは、寄生直列抵抗Ｒ_ｓと、Ｒ_ｌｅａｋによって表されるデバイス漏洩経路とを有する。漏洩電流が十分に高い場合、開ループのデバイス電圧は、所与のリフレッシュ期間内に最下位ビット（ｌｅａｓｔ ｓｉｇｎｉｆｉｃａｎｔ ｂｉｔ（ＬＳＢ））に関連付けられる電圧と比べて特定量を超えて降下するので、デバイスは主に抵抗性とみなされ、連続的に電流をソースすることができるドライバを必要とする。しかしながら、漏洩電流が小さい場合、デバイスは、その設定電圧を、特定時間内に保持することができる。光フェーズシフタデバイスにおいて漏洩電流を低減するべく使用され得る技法は、回路２００Ｃに示されるように、互いに直列接続された数個のダイオードベースのデバイスを使用して当該デバイスを構築することによる。この直列ダイオード構成に関連付けられる他の潜在的な利益は、電界ホットスポットが低減されることである。これはさらに、光フェーズシフタデバイスの信頼性も改善することができる。付加的に、回路２００Ｄに示されるように、誘導性ピーキングを介して速度を改善するべく、インダクタがデバイスに付加されてよい。これは、Suman Sah, Xinmin Yu, and Deukhyoun Heo, “Design and Analysis of a Wideband 15-35-GHz Quadrature Phase Shifter With Inductive Loading,” IEEE Transactions on Microwave Theory and Techniques, Vol. 61. No. 8, p. 3024-3033 (August 2013)に詳述されている。

開回路構成（すなわち、閉とされたアナログスイッチを介してアクティブに充電されてはいないとき）において、光フェーズシフタの電圧が特定リフレッシュ期間にわたって著しく降下することがない程度に漏洩経路が十分に小さい場合、以下に詳述されるように、専用のサンプルキャパシタ１１４の代わりにフェーズシフタ素子１０２の容量性充電蓄積特性を使用することができる。

フェーズシフタ素子が主に容量性（例えばバラクタとして作用する逆バイアスのダイオード）の場合、図３に示される例示的なＯＰＡシステム３００においてのような、サンプルホールドアーキテクチャの合理化バージョンが可能である。一アレイの容量性光フェーズシフタ素子３０２が、ＰＩＣ３０４においてＬ×Ｍ個のフェーズシフタ群３０３－１、…、３０３－Ｌ×Ｍ（一般にフェーズシフタ群３０３と称する）に配列される。一以上（Ｌ≧１のときのＬのカウント）の制御ＥＩＣ３０６－１、…、３０６－Ｌ（一般に制御ＥＩＣ３０６と称する）がそれぞれ、Ｍ個のドライバ群３０８－１、…、３０８－Ｍ（一般にドライバ群３０８と称する）を含む。ここで、各ドライバ群３０８は、フェーズシフタ素子３０２を充電する電流を与えるドライバ素子としてＤＡＣ３０９を含む。ドライバ素子として使用されるＤＡＣが、所定のデジタル値に応じて出力電圧を与えることによって電流を供給する。ドライバ素子の他実装例において、与えられる出力電圧は、任意のタイプの入力に応じて決定することができる。容量性フェーズシフタ素子の場合、ドライバ素子からの出力電圧が、対応するフェーズシフタ素子のわたる入力電圧と実質的に同じときに、供給される（一般に非線形の）電流が流れを実質的に停止する。一セットのＮ個のアナログスイッチ３１２（例えば、一以上のトランジスタを使用して実装することができる通過ゲート又は送信ゲート）が、ドライバ群３０８におけるＤＡＣ３０９と、ＰＩＣ３０４の対応フェーズシフタ群３０３における個別のフェーズシフタ素子３０２との制御可能な接続部を与える。いくつかの実装例において、ドライバ群３０８当たり一つのみのアナログスイッチ３１２が一度にアクティブ（すなわち閉）になることにより、所与のＤＡＣ３０９が一度に単一のフェーズシフタ素子３０２に接続することが許容される。オンチップに含まれ得る制御器（例えばデジタル制御器）は、複数の適切なアナログスイッチ３１２を制御してドライバ群３０８におけるＤＡＣ３０９を、ＰＩＣ３０４における一の適切なフェーズシフタ素子３０２に接続する。パッケージングインタフェイスが、接続構造物３２２間の接続ネットワーク３２０を含み、共通電圧基準３２４がフェーズシフタ素子３０２すべての端子を接続する。

フェーズシフタ素子３０２が本質的に容量性（例えば、漏洩電流が最小の逆バイアスダイオード）の場合、フェーズシフタ素子３０９は、それ自体のサンプルホールドキャパシタとして有効に作用することができる。時間が経過すると、開回路モードにある（すなわち、閉アナログスイッチを介してアクティブに充電されるわけではない）フェーズシフタ素子３０９が電圧降下を経験する。制御器は、フェーズシフタ素子３０２の電圧が、著しいシステム影響を有する電圧降下に先立ってリフレッシュされることを確実にすることができる。制御器は、スマートなリフレッシュを許容することができる。例えば、高電圧の光フェーズシフタの中には、低電圧の同デバイスよりも頻繁なリフレッシュを必要とするものがある。この例示的なアーキテクチャは、Ｎ個のフェーズシフタ素子３０２当たり一つのＤＡＣ３０９しか必要としないとの利点を有し、さらには、専用サンプルキャパシタ１１４及びバッファ１１６が除去されるとの利点も有し、追加のレイアウト面積及び電力が節約される。いくつかのシステム考慮が、群形成スキームに影響を与え得る。例えば、ＤＡＣのスルーレート、フェーズシフタデバイスの寄生容量、漏洩ゆえの電圧降下、及びシステム操舵時間仕様のすべてが、多くのフェーズシフタ素子３０２がどのようにして一つのＤＡＣ３０９に関連付けることができるのかに対して影響を与え得る。しかしながら、パッケージング複雑性は依然として、フェーズシフタ素子の数に関してＯ（ｎ）である（ｎ＝Ｌ×Ｍ×Ｎ）。

シリコンフォトニクスプロセスが、完全なビーム操舵制御器を与えるのに必要なプロセス機能を備えるフル機能のモノリシック集積ＣＭＯＳを提供することは、困難となり得る（例えば法外なコスト）。例えば、高い２π逆バイアス電圧を備えるフェーズシフタが厚い酸化物パワートランジスタを要求することがあり、又はデジタル制御電子機器が最先端のプロセスノードを要求することがある。しかしながら、フォトニック集積回路においてアナログスイッチとして機能し得る限られたセットの低性能トランジスタを与えることはそれほど困難とはならないので、システムアーキテクチャの利点がもたらされ、独立したＣＭＯＳプロセスで制御電子機器を製造することが許容される。かかるアーキテクチャを使用する例示的なＯＰＡシステム４００が図４に示される。一アレイのフェーズシフタ（ＰＳ）素子４０２が、ＰＩＣ４０４においてＬ×Ｍ個のフェーズシフタ群４０３－１、…、４０３－Ｌ×Ｍ（一般にフェーズシフタ群４０３と称する）に配列される。一以上（Ｌ≧１のときのＬのカウント）の制御ＥＩＣ４０６－１、…、４０６－Ｌ（一般に制御ＥＩＣ４０６と称する）がそれぞれ、Ｍ個のドライバ群４０８－１、…、４０８－Ｍ（一般にドライバ群４０８と称する）を含む。ここで、各ドライバ群４０８は、この例ではＤＡＣ４０９－１、…、４０９－Ｎ（一般にＤＡＣ４０９と称する）であるＮ個のドライバ素子を含む。この例において、制御ＥＩＣ４０６は、ぎりぎりでＰＩＣ４０４と共同パッケージングされ、パッケージングインタフェイス４２０が、ＤＡＣ４０９と一行のＣ個のフェーズシフタ素子４０２との間の電気接続を与える接続構造物４２２を含む。オンチップに含まれ得る制御器（例えばデジタル制御器）が、各ＤＡＣ４０９の入力に適切なデジタル値を与えるべく、かつ、Ｃ個の列イネーブル信号（すなわち列１イネーブル、…、列Ｃイネーブル）を与えるべく、各制御ＥＩＣ４０６内にインタフェイス回路４１８を含む。列イネーブル信号は、単一のＤＡＣ４０９が、当該ＤＡＣ４０９のアナログ出力に電気的に結合されるフェーズシフタ素子の行内に配置される個別のフェーズシフタ素子４０２を充電することができるように、アナログスイッチ４１２のアクティブ化を制御する。ＰＩＣ４０４において、Ｌ×Ｍ×Ｎ×Ｃ個のフェーズシフタ素子４０２が、Ｌ×Ｍ個のフェーズシフタ群４０３のそれぞれの中でＮ個の行及びＣ個の列にまとめられる。いくつかの実装例において、行・列配列の論理的な群形成はまた、ＰＩＣ４０４の基板上のフェーズシフタ素子４０２の物理的な行・列配列に対応する。ＤＡＣ４０９とフェーズシフタ素子４０２との群形成は、システムアーキテクチャのトレードオフに基づいて決定することができる。このアーキテクチャのいくつかの例が、上述したように、各フェーズシフタ素子４０２がそれ自体のサンプルキャパシタとして作用する能力に依存する。ＯＰＡシステム３００又はＯＰＡシステム１００のアーキテクチャと比べてのＯＰＡシステム４００のこのアーキテクチャの利点は、パッケージングの複雑性をＯ（ｎ）からＯ（√ｎ）（ｎ＝Ｌ×Ｍ×Ｎ×Ｃ）まで潜在的に低減できる点にある。ＯＰＡシステム４００の例において、アナログスイッチ４１２は、ｎ型チャネル金属酸化膜半導体（ＮＭＯＳ）トランジスタとして表されるが、例えば、バイポーラ接合トランジスタ（ＢＪＴ）、ｐ型チャネル金属酸化膜半導体（ＰＭＯＳ）トランジスタ、若しくはパスゲート、又は任意の同様に機能する回路素子としてよい。

ＣＭＯＳトランジスタを組み入れるシリコンフォトニクスプロセスは、制御回路の一部又はすべてを、光信号を搬送するフォトニックコンポーネント及び導波路と、電気信号を搬送する電子コンポーネント及びワイヤとの双方を含むＰＩＣに集積するべく使用することができる。図５は、モノリシックに集積されたＯＰＡシステム５００の一例を示す。これにより、多数の集積回路をパッケージングすることに関連付けられる複雑性を必要とすることが回避される。一アレイのフェーズシフタ（ＰＳ）素子５０２が、以前に分離されたＥＩＣの電子素子を含むモノリシックＰＩＣ５０４においてＭ個のフェーズシフタ群５０３－１、…、５０３－Ｍ（一般にフェーズシフタ群５０３と称する）に配列される。この例では、Ｎ個のＤＡＣ５０９－１、…、５０９－Ｎ（一般にＤＡＣ５０９と称する）が各フェーズシフタ群５０３に含まれる。オンチップに含まれ得る制御器（例えばデジタル制御器）が、各ＤＡＣ５０９の入力に適切なデジタル値を与えるべく、かつ、Ｃ個の列イネーブル信号（すなわち列１イネーブル、…、列Ｃイネーブル）を与えるべく、インタフェイス回路５１８を含む。列イネーブル信号は、単一のＤＡＣ５０９が、当該ＤＡＣ５０９のアナログ出力に電気的に結合されるフェーズシフタ素子の行内に配置される個別のフェーズシフタ素子５０２を充電することができるように、アナログスイッチ５１２のアクティブ化を制御する。各フェーズシフタ素子５０２がそれ自体のサンプルキャパシタとして作用し得るので、小さな寄生容量ゆえにシステム電力を低減し、モノリシック集積ゆえにパッケージング複雑性を有効になくすことができる。

一般に、ＤＡＣ回路は、回路目標として線形性を備えるように設計される。しかしながら、ＯＰＡシステムのいくつかの実装において、非線形ＤＡＣ回路を有することに利点が存在する。図６Ａは、当該フェーズシフタ素子のうちの一つを実装するデバイスがどのようにして、（デバイスの容量性充電ストレージに蓄積された電荷量に基づく）印加電圧と、得られた光位相シフトとの間の非線形的な関係を有し得るのかを説明するフェーズシフタ応答の一例を示す。非線形ＤＡＣへの特定のデジタルコード値入力と、非線形ＤＡＣの出力において得られたＤＡＣアナログ電圧との間の、関連付けられる非線形的な関係の一例が図６Ｂに示される。これらの特性を備えるデバイスが一緒にカスケード接続されて得られる効果により、ＤＡＣデジタル入力コード値は、図６Ｃに示されるように線形に位相シフト変換され得る。代替的に、いくつかの実装例において、非線形ＤＡＣを、システムの電力又は面積を節約するために用いることができ、較正をシステムの他の場所で行うことができる。

図７は、一連の充電期間を含む周期的なリフレッシュサイクルの間に、関連付けられるキャパシタへの電荷送達によって、及び／又はフェーズシフタ素子自体の特性容量によって、目標電圧に近い動作電圧が維持されるここに記載のＯＰＡシステムを動作させる例示的な手順７００のフローチャートを示す。手順７００は、様々なフェーズシフタ素子の位相シフトを制御するべくドライバ素子によって駆動されている特定の電圧が存在する動作ループ７０２を含む。動作ループ７０２の各パスにおいて、手順７００は、充電期間中にドライバ素子と対応フェーズシフタ素子との接続性を制御するべく一アレイのスイッチを管理すること７０４を含む。手順７００は、ドライバ素子がフェーズシフタ素子に電気接続されるリフレッシュループ７０６を含む。各ドライバ素子が、当該フェーズシフタ素子のうち少なくとも一つにわたって適用される対応入力電圧信号を決定するべく、充電期間中に出力電圧を与える７０８。手順７００は、当該一アレイのフェーズシフタ素子によって光位相シフトを適用すること７１０を含む。各フェーズシフタ素子が、当該フェーズシフタ素子を通って伝播しかつ当該光フェーズドアレイの対応放射体素子まで伝播する光波に光位相シフトを適用する。ここで、光位相シフトは、当該フェーズシフタ素子の第１端子及び第２端子間に適用される入力電圧信号に基づく。いくつかの実装例において、一アレイのフェーズシフタ素子におけるすべてのフェーズシフタ素子のすべての第２端子が、充電期間中、共通電圧に維持される。いくつかの実装例において、一アレイのスイッチにおけるスイッチの総数は、少なくとも、一アレイのフェーズシフタ素子におけるフェーズシフタ素子の総数と同じ大きさである。

本開示が所定の実施形態に関連して記載されてきたが、本開示は、開示された実施形態に限定されることがないと理解すべきであり、逆に、添付の特許請求の範囲内に含まれる様々な修正例及び同等の配列をカバーすることが意図されており、その範囲には、法律に基づいて許容されるすべての修正例及び同等の構造を包含するように最も広い解釈が与えられるべきである。

Claims (20)

1. 装置であって、
   一アレイの複数放射体素子と、
   一アレイの複数フェーズシフタ素子であって、それぞれのフェーズシフタ素子が、前記フェーズシフタ素子を通って伝播しかつ対応放射体素子まで伝播する光波に光位相シフトを適用するように構成され、前記光位相シフトは、前記フェーズシフタ素子の第１端子及び第２端子間に適用される入力電圧信号に基づく、一アレイの複数フェーズシフタ素子と、
   一アレイの複数ドライバ素子であって、それぞれのドライバ素子が、前記複数フェーズシフタ素子の少なくとも一つにわたって適用される対応入力電圧信号を決定するために充電期間中に出力電圧信号を与えるように構成され、前記一アレイの複数フェーズシフタ素子における前記複数フェーズシフタ素子すべての前記第２端子すべてが前記充電期間中に共通電圧に維持される、一アレイの複数ドライバ素子と、
   前記充電期間中に前記複数ドライバ素子と対応フェーズシフタ素子との接続性を制御するように構成される一アレイの複数スイッチと
   を含み、
   前記一アレイの複数スイッチにおけるスイッチの総数は、少なくとも、前記一アレイの複数フェーズシフタ素子におけるフェーズシフタ素子の総数と同じ大きさである、装置。
2. 前記一アレイの複数フェーズシフタ素子は、フォトニック集積回路に設けられる、請求項１の装置。
3. 前記一アレイの複数ドライバ素子は、前記フォトニック集積回路に接続される電子集積回路に設けられる、請求項２の装置。
4. 前記一アレイの複数スイッチは、前記電子集積回路に設けられる、請求項３の装置。
5. 前記一アレイの複数ドライバ素子における前記複数ドライバ素子の少なくとも一つが、前記一アレイの複数スイッチにおける前記複数スイッチのうち複数に出力電圧が結合されるデジタルアナログ変換器を含む、請求項４の装置。
6. 前記電子集積回路は、前記充電期間中に前記複数ドライバ素子から与えられた出力電圧信号から蓄積される電荷を格納するスイッチに結合された複数キャパシタを含み、
   前記複数キャパシタは、前記複数フェーズシフタ素子にわたって適用される入力電圧信号を与える、請求項５の装置。
7. 前記出力電圧信号は、前記一アレイの複数スイッチに応じて選択される前記複数フェーズシフタ素子のうち一以上のフェーズシフタ素子の第１端子に接続され、
   前記入力電圧信号は、前記複数フェーズシフタ素子の容量特性に基づいて与えられる、請求項５の装置。
8. 前記一アレイの複数スイッチは、前記フォトニック集積回路に設けられる、請求項３の装置。
9. 前記一アレイの複数ドライバ素子における少なくとも２つのドライバ素子が、異なる対応行のフェーズシフタ素子に出力が結合されるデジタルアナログ変換器を含み、
   複数の列イネーブル信号が、前記対応行のフェーズシフタ素子のそれぞれからの単一フェーズシフタ素子からなる選択列のフェーズシフタ素子との接続性を制御する、請求項８の装置。
10. 前記入力電圧信号は、前記複数フェーズシフタ素子の容量特性に基づいて与えられる、請求項９の装置。
11. 前記一アレイの複数ドライバ素子が前記フォトニック集積回路に設けられ、前記一アレイの複数スイッチが前記フォトニック集積回路に設けられる、請求項２の装置。
12. 前記一アレイの複数ドライバ素子における少なくとも２つのドライバ素子が、異なる対応行のフェーズシフタ素子に出力が結合されるデジタルアナログ変換器を含み、
    複数の列イネーブル信号が、前記対応行のフェーズシフタ素子のそれぞれからの単一フェーズシフタ素子からなる選択列のフェーズシフタ素子との接続性を制御する、請求項１１の装置。
13. 前記入力電圧信号は、前記複数フェーズシフタ素子の容量特性に基づいて与えられる、請求項１２の装置。
14. 前記一アレイの複数フェーズシフタ素子における各フェーズシフタ素子が、逆バイアスダイオードデバイスを含む、請求項１の装置。
15. 前記一アレイの複数フェーズシフタ素子における前記複数フェーズシフタ素子のうちの少なくとも一つが、互いに直列に接続される複数の逆バイアスダイオードデバイスを含む、請求項１４の装置。
16. 前記一アレイの複数フェーズシフタ素子における前記複数フェーズシフタ素子のうち少なくとも一つが、インダクタに直接に接続される逆バイアスダイオードデバイスを含む、請求項１４の装置。
17. 前記一アレイの複数スイッチにおける各スイッチが、少なくとも第１端子、第２端子及び第３端子を含み、前記第１端子と前記第２端子との間の電流の流れが、前記第３端子に適用される電圧又は電流に基づいて制御される、請求項１の装置。
18. 光フェーズドアレイを制御する方法であって、
    一アレイの複数フェーズシフタ素子によって光位相シフトを適用することであって、それぞれのフェーズシフタ素子が、前記フェーズシフタ素子を通って伝播しかつ前記光フェーズドアレイの対応放射体素子まで伝播する光波に光位相シフトを適用し、前記光位相シフトは、前記フェーズシフタ素子の第１端子と第２端子とにわたって適用される入力電圧信号に基づくことと、
    一アレイの複数ドライバ素子から出力電圧信号を与えることであって、それぞれのドライバ素子が、充電期間中に出力電圧信号を与えて当該複数フェーズシフタ素子の少なくとも一つにわたって適用される対応入力電圧信号を決定し、一アレイの複数フェーズシフタ素子における当該複数フェーズシフタ素子すべての第２端子すべてが当該充電期間中に共通電圧に維持されることと、
    前記充電期間中に前記複数ドライバ素子と対応フェーズシフタ素子との接続性を制御するように一アレイの複数スイッチを管理することと
    を含み、
    前記一アレイの複数スイッチにおけるスイッチの総数は、少なくとも、前記一アレイの複数フェーズシフタ素子におけるフェーズシフタ素子の総数と同じ大きさである、方法。
19. 前記充電期間は、前記入力電圧信号が前記複数フェーズシフタ素子の容量特性に基づいてリフレッシュされる周期的なリフレッシュサイクルの期間を含む、請求項１８の方法。
20. 前記複数ドライバ素子の接続性を制御するように前記一アレイの複数スイッチを管理することは、
    前記複数フェーズシフタ素子の一群の中から第１フェーズシフタ素子に結合される第１スイッチを選択して前記充電期間中に前記第１フェーズシフタ素子への電流の流れを許容することと、
    前記一群の中の第１フェーズシフタ素子以外の他のすべてのフェーズシフタ素子に結合されるスイッチを選択して前記充電期間中に電流の流れを実質的に防止することと
    を含む、請求項１８の方法。
    

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