JP2023515531A - 深層学習人工ニューラルネットワークにおけるアナログニューラルメモリセルの超精密チューニング - Google Patents

深層学習人工ニューラルネットワークにおけるアナログニューラルメモリセルの超精密チューニング Download PDF

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Abstract

選択されたメモリセルの超精密チューニングの実施例が開示される。選択されたメモリセルは、最初に、粗プログラミング方法及び微細プログラミング方法を使用して任意にプログラムされる。次いで、選択されたメモリセルは、隣接するメモリセルのプログラミングを通じて超精密プログラミングを受ける。隣接するメモリセルがプログラムされると、隣接するメモリセルの浮遊ゲートと選択されたメモリセルの浮遊ゲートとの間の容量結合が、選択されたメモリセルの浮遊ゲートの電圧を上昇させるが、選択されたメモリセルを直接プログラムすることによって達成され得るよりも増分は小さくなる。このようにして、選択されたメモリセルは、超精密に移行しつつプログラムされ得る。【選択図】図２１

Description

（優先権の主張）
本出願は、２０２０年２月２６日に出願された「Ｕｌｔｒａ－Ｐｒｅｃｉｓｅ Ｔｕｎｉｎｇ ｏｆ Ａｎａｌｏｇ Ｎｅｕｒａｌ Ｍｅｍｏｒｙ Ｃｅｌｌｓ ｉｎ ａ Ｄｅｅｐ Ｌｅａｒｎｉｎｇ Ａｒｔｉｆｉｃｉａｌ Ｎｅｕｒａｌ Ｎｅｔｗｏｒｋ」と題する米国特許仮出願第６２／９８１，７５７号、及び、２０２０年８月４日に出願された「Ｕｌｔｒａ－Ｐｒｅｃｉｓｅ Ｔｕｎｉｎｇ ｏｆ Ａｎａｌｏｇ Ｎｅｕｒａｌ Ｍｅｍｏｒｙ Ｃｅｌｌｓ ｉｎ ａ Ｄｅｅｐ Ｌｅａｒｎｉｎｇ Ａｒｔｉｆｉｃｉａｌ Ｎｅｕｒａｌ Ｎｅｔｗｏｒｋ」と題する米国特許出願第１６／９８５，１４７号の優先権を主張する。
（発明の分野）
アナログニューラルメモリ内の選択された不揮発性メモリセルの超精密チューニングの実施形態が開示される。
人工ニューラルネットワークは、生物学的ニューラルネットワーク（動物の中枢神経系、特に脳）を模倣しており、多数の入力に依存し得、かつ、一般的に未知である関数を推定する又は近似するために使用される。人工ニューラルネットワークは、概して、メッセージを交換する相互接続した「ニューロン」の層を含む。
図１は人工ニューラルネットワークを示しており、図中、円は、入力又はニューロンの層を表す。接続（シナプスと呼ばれる）は、矢印によって表され、経験に基づいてチューニングされ得る数値の重みを有する。これにより、人工ニューラルネットワークは入力に適応し、学習可能になる。典型的には、人工ニューラルネットワークは、複数の入力の層を含む。典型的には、１つ以上のニューロンの中間層、及びニューラルネットワークの出力を提供するニューロンの出力層が存在する。各レベルでニューロンは、シナプスから受信したデータに基づいて個々に又は集合的に決定を行う。
高性能情報処理用の人工ニューラルネットワークの開発における主要な課題の１つは、適切なハードウェア技術の欠如である。実際には、実用人工ニューラルネットワークは、非常に多数のシナプスに依拠しており、これによりニューロン間の高い接続性、すなわち、非常に高度な計算処理の並列化が可能となる。原理的には、このような複雑性は、デジタルスーパーコンピュータ又は専用グラフィックプロセッシングユニットクラスタによって実現が可能である。しかしながら、高コストに加え、これらのアプローチはまた、生物学的ネットワークが主として低精度のアナログ計算を実施するのではるかに少ないエネルギーしか消費しないのと比較して、エネルギー効率が劣っていることに悩まされている。人工ニューラルネットワークにはＣＭＯＳアナログ回路が使用されてきたが、ほとんどのＣＭＯＳ実装シナプスは、多数のニューロン及びシナプスを前提とすると、嵩高過ぎていた。
出願人は以前に、参照により組み込まれる米国特許公開第２０１７／０３３７４６６号として公開された米国特許出願第１５／５９４，４３９号において、シナプスとして１つ以上の不揮発性メモリアレイを利用する人工（アナログ）ニューラルネットワークを開示した。不揮発性メモリアレイは、アナログニューロモーフィックメモリとして動作する。本明細書で使用される場合、ニューロモーフィックという用語は、神経システムのモデルを実装する回路を意味する。アナログニューロモーフィックメモリは、第１の複数の入力を受信して、それから第１の複数の出力を生成するように構成されている第１の複数のシナプス、及び、第１の複数の出力を受信するように構成された第１の複数のニューロンを含む。第１の複数のシナプスは複数のメモリセルを含み、各メモリセルは、半導体基板内に形成された、間にチャネル領域が延在している離間したソース領域及びドレイン領域と、チャネル領域の第１の部分の上方に配設され、チャネル領域の第１の部分から絶縁された浮遊ゲートと、チャネル領域の第２の部分の上方に配設され、チャネル領域の第２の部分から絶縁された非浮遊ゲートと、を含む。複数のメモリセルの各々は、浮遊ゲート上の多くの電子に対応する重み値を記憶するように構成されている。複数のメモリセルは、第１の複数の入力に、記憶された重み値を乗算して第１の複数の出力を生成するように構成される。この様式で配置されるメモリセルのアレイは、ベクトル行列乗算（ＶＭＭ）アレイと称され得る。
＜＜不揮発性メモリセル＞＞
様々なタイプの既知の不揮発性メモリセルが、ＶＭＭアレイ内で使用され得る。例えば、参照により本明細書に組み込まれる、米国特許第５，０２９，１３０号（「’１３０号特許」）は、フラッシュメモリセルの一種であるスプリットゲート不揮発性メモリセルのアレイを開示する。このようなメモリセル２１０を図２に示す。各メモリセル２１０は、半導体基板１２内に形成されたソース領域１４とドレイン領域１６と、を含み、ソース領域１４とドレイン領域１６の間にはチャネル領域１８がある。浮遊ゲート２０は、チャネル領域１８の第１の部分の上方に絶縁されて形成され（並びに、チャネル領域１８の第１の部分の導電性を制御して）、ソース領域１４の一部分の上方にかけて形成される。ワード線端子２２（典型的には、ワード線に結合される）は、チャネル領域１８の第２の部分の上方に配設され、チャネル領域１８の第２の部分から絶縁された、（並びに、チャネル領域１８の第２の部分の導電性を制御する）第１の部分と、浮遊ゲート２０の上方で上に延在する第２の部分と、を有する。浮遊ゲート２０及びワード線端子２２は、ゲート酸化物によって基板１２から絶縁される。ビット線端子２４はドレイン領域１６に結合される。
ワード線端子２２に高圧正電圧を印加することによって、メモリセル２１０に対して消去が行われ（電子が浮遊ゲートから除去される）、これによって、浮遊ゲート２０の電子は、浮遊ゲート２０からワード線端子２２までそれらの間にある絶縁体の中をファウラーノルドハイム（Fowler-Nordheim）トンネリングを介して通過する。
メモリセル２１０は、ワード線端子２２に正電圧、及びソース領域１４に正電圧を印加することによってプログラムされる（電子が浮遊ゲートに印加される）。電子電流は、ドレイン領域１６からソース領域１４（ソース線端子）に向かって流れる。電子は加速し、ワード線端子２２と浮遊ゲート２０との間の間隙に達すると、発熱する。熱せられた電子の一部が、浮遊ゲート２０からの静電引力に起因して、浮遊ゲート２０にゲート酸化物を介して注入される。
メモリセル２１０は、ドレイン領域１６及びワード線端子２２に正の読み出し電圧を印加する（ワード線端子の下方のチャネル領域１８の部分をオンにする）ことによって、読み出される。浮遊ゲート２０が正に帯電する（すなわち、電子を消去する）と、浮遊ゲート２０の下方のチャネル領域１８の部分も同様にオンになり、電流はチャネル領域１８を流れ、これは、消去された状態つまり「１」の状態として検知される。浮遊ゲート２０が負に帯電する（すなわち、電子でプログラムされる）と、浮遊ゲート２０の下方のチャネル領域の部分はほとんど又は完全にオフになり、電流はチャネル領域１８を流れず（又はほとんど流れず）、これは、プログラムされた状態つまり「０」の状態として検知される。
表１は、読み出し、消去、及びプログラム動作を実行するためのメモリセル１１０の端子に印加され得る典型的な電圧範囲を示す。
表１：図２のフラッシュメモリセル２１０の動作
Figure 2023515531000002
 「読み出し１」は、セル電流がビット線に出力される読み出しモードである。「読み出し２」は、セル電流がソース線端子の出力される読み出しモードである。
図３は、制御ゲート（control gate、ＣＧ）端子２８を追加した、図２のメモリセル２１０と同様のメモリセル３１０を示す。制御ゲート端子２８は、プログラミング中に高電圧（例えば、１０Ｖ）、消去中に低又は負電圧（例えば、０ｖ／－８Ｖ）、読み出し中に低又は中程度電圧（例えば、０ｖ／２．５Ｖ）でバイアスされる。他の端子は、図２の端子と同様にバイアスされる。
図４は、ソース領域１４と、ドレイン領域１６と、チャネル領域１８の第１の部分の上方にある浮遊ゲート２０と、チャネル領域１８の第２の部分の上方にある選択ゲート２２（典型的には、ワード線、ＷＬ、に結合される）と、浮遊ゲート２０の上方にある制御ゲート２８と、ソース領域１４の上方にある消去ゲート３０と、を備える、４ゲートメモリセル４１０を示す。この構成は、あらゆる目的のため参照により本明細書に組み込まれる、米国特許第６，７４７，３１０号に記載されている。ここで、全てのゲートは、浮遊ゲート２０を除いて、非浮遊ゲートであり、つまり、それらは電圧源に電気的に接続される又は接続可能である。プログラミングは、熱せられた電子がチャネル領域１８から浮遊ゲート２０にその電子自体を注入することによって実行される。消去は、電子が浮遊ゲート２０から消去ゲート３０へトンネリングすることによって実行される。
表２は、読み出し、消去、及びプログラム動作を実行するためのメモリセル４１０の端子に印加され得る典型的な電圧範囲を示す。
表２：図４のフラッシュメモリセル４１０の動作
Figure 2023515531000003
 「読み出し１」は、セル電流がビット線に出力される読み出しモードである。「読み出し２」は、セル電流がソース線端子の出力される読み出しモードである。
図５は、メモリセル５１０が消去ゲート（erase gate、ＥＧ）端子を含まないことを除いて、図４のメモリセル４１０と同様のメモリセル５１０を示す。消去は、基板１８を高電圧にバイアスし、制御ゲートＣＧ端子２８を低電圧又は負電圧にバイアスすることによって行われる。代替的に、ワード線端子２２を正電圧にバイアスし、制御ゲート端子２８を負電圧にバイアスすることによって、消去が行われる。プログラミング及び読み出しは、図４のものと同様である。
図６は、別の種類のフラッシュメモリセルである、３ゲートメモリセル６１０を示す。メモリセル６１０は、メモリセル６１０が別個の制御ゲート端子を有しないことを除いて、図４のメモリセル４１０と同一である。（消去ゲート端子の使用を通じて消去が起こる）消去動作及び読み出し動作は、制御ゲートバイアスが印加されないことを除いて、図４のものと同様である。プログラミング動作もまた、制御ゲートバイアスなしで行われるため、結果として、プログラム動作中は、制御ゲートバイアスの不足を補償するため、より高い電圧がソース線端子に印加されなければならない。
表３は、読み出し、消去、及びプログラム動作を実行するためのメモリセル６１０の端子に印加され得る典型的な電圧範囲を示す。
表３：図６のフラッシュメモリセル６１０の動作
Figure 2023515531000004
 「読み出し１」は、セル電流がビット線に出力される読み出しモードである。「読み出し２」は、セル電流がソース線端子の出力される読み出しモードである。
図７は、別の種類のフラッシュメモリセルである、積層ゲートメモリセル７１０を示す。メモリセル７１０は、浮遊ゲート２０がチャネル領域１８全体の上方にわたって延在し、制御ゲート端子２２（ワード線に結合される）が絶縁層（図示せず）によって分離されて浮遊ゲート２０の上方に延在することを除いて、図２のメモリセル２１０と同様である。プログラミングは、チャネル１８から、ドレイン領域１６の隣のチャネル領域内の浮遊ゲート２０へのホット電子注入を使用して実行され、消去は、浮遊ゲート２０から基板１２へのファウラーノルドハイム電子トンネリングを使用して実行される。読み出し動作は、メモリセル２１０について前述したものと同様の方法で動作する。
表４は、読み出し、消去、及びプログラム動作を実行するためのメモリセル７１０及び基板１２の端子に印加され得る典型的な電圧範囲を示す。
表４：図７のフラッシュメモリセル７１０の動作
Figure 2023515531000005
「読み出し１」は、セル電流がビット線に出力される読み出しモードである。「読み出し２」は、セル電流がソース線端子の出力される読み出しモードである。任意選択的に、メモリセル２１０、３１０、４１０、５１０、６１０、又は７１０の行及び列を含むアレイでは、ソース線は、メモリセルの１行又はメモリセルの隣接する２行に結合され得る。すなわち、ソース線端子は、メモリセルの隣接する行によって共有され得る。
図８は、ツインスプリットゲートメモリセル８１０を示す。ツインスプリットゲートメモリセル８１０は、一対のメモリセル（左側のＡ及び右側のＢ）を含み、メモリセルのそれぞれは、基板１２の上方に絶縁されて配設される浮遊ゲート（ＦＧＡ、ＦＧＢ）２０と、浮遊ゲート２０の上方に絶縁されて配設される制御ゲート２８（ＣＧＡ、ＣＧＢ）と、浮遊ゲート２０及び制御ゲート２８に隣接して絶縁状態で配設され、かつ基板１２の上方に絶縁されて配設される消去ゲート３０（ＥＧ）であって、消去ゲートは、それぞれの制御ゲートＣＧＡ、ＣＧＢの上隅部がＴ字形の消去ゲートの内側隅部に面して消去効率を向上させるように、Ｔ字形で形成される、消去ゲートと、（ビット線コンタクト２４（ＢＬＡ、ＢＬＢ）がそれぞれのドレイン拡散領域１６（ＤＲＡ、ＤＲＢ）に接続されている）浮遊ゲート２０に隣接した基板内のドレイン領域１６（ＤＲＡ、ＤＲＢ）と、を含む。メモリセルは、メモリセル対として形成され、共通消去ゲート３０を共有する。このセル設計は、少なくとも、消去ゲートＥＧの下方のソース領域を欠き、選択ゲート（ワード線とも呼ばれる）を欠き、それぞれのメモリセルのチャネル領域を欠く点で、図２～図７を参照して上述されるメモリセルとは異なる。代わりに、単一の連続チャネル領域１８が両メモリセルの下に延在する（すなわち、一方のメモリセルのドレイン領域１６から他方のメモリセルのドレイン領域１６まで延在する）。一方のメモリセルの読み出し又はプログラムを行うためには、他方のメモリセルの制御ゲート２８を十分な電圧まで上昇させて、それらの間にある浮遊ゲート２０への電圧結合によって、下にあるチャネル領域部分を起動させる（例えば、セルＡの読み出し又はプログラムを行うには、ＣＧＢからの電圧結合によってＦＧＢ上の電圧を上昇させて、ＦＧＢ下のチャネル領域を起動させる）。消去は、浮遊ゲート２０Ａ及び／又は浮遊ゲート２０Ｂから消去ゲート３０へのファウラーノルドハイム電子トンネリングを使用して実行される。プログラミングは、チャネル１８から浮遊ゲート２０Ａ又は２０Ｂへのホット電子注入を使用して実行される。
表５は、読み出し、消去、及びプログラム動作を実行するためのメモリセル８１０の端子に印加され得る典型的な電圧範囲を示す。セルＡ（ＦＧ、ＣＧＡ、ＢＬＡ）は、読み出し、プログラム、及び消去動作のために選択される。
表５：図８のフラッシュメモリセル８１０の動作
Figure 2023515531000006
上記の人工ニューラルネットワークにおける不揮発性メモリセルの種類のうちの１つを含むメモリアレイを利用するために、一実施形態では、２つの修正が行われる。第１に、以下に更に説明されるように、アレイ内の他のメモリセルのメモリ状態に悪影響を与えずに各メモリセルを個々にプログラム、消去、及び読み出しできるように線を構成する。第２に、メモリセルの連続（アナログ）プログラミングを提供する。
具体的には、アレイ内の各メモリセルのメモリ状態（すなわち、浮遊ゲート上の電荷）を、完全に消去された状態から完全にプログラムされた状態へ、独立して、かつ他のメモリセルの乱れが最小で、連続的に変えることができる。別の実施形態では、アレイ内のそれぞれのメモリセルのメモリ状態（すなわち、浮遊ゲートの電荷）を、完全にプログラムされた状態から完全に消去された状態へ、又は完全に消去された状態から完全にプログラムされた状態へ、独立して、かつ他のメモリセルの乱れが最小で、連続的に変えることができる。これはつまり、セル記憶がアナログであるか、又は多数の不連続値（１６個又は２５６個の異なる値など）のうちの１つを最低限記憶することができることを意味し、これにより、メモリアレイ内の全てのセルが非常に精密に、かつ個々にチューニング可能となり（セルを標的値にプログラム又は消去することを意味する）、また、メモリアレイが、記憶、及びニューラルネットワークのシナプシスの重みへの微細チューニングに対して、理想的なものになる。
本明細書に記載される方法及び手段は、限定することなく、ＦＩＮＦＥＴスプリットゲートフラッシュ又はスタックゲートフラッシュ、ＳＯＮＯＳ（ケイ素－酸化物－窒化物－酸化物－ケイ素、窒化物中の電荷トラップ）、ＭＯＮＯＳ（金属－酸化物－窒化物－酸化物－ケイ素、窒化物中の金属電荷トラップ）、ＲｅＲＡＭ（抵抗変化型メモリ）、ＰＣＭ（相変化メモリ）、ＭＲＡＭ（磁気抵抗メモリ）、ＦｅＲＡＭ（強誘電体メモリ）、ＯＴＰ（バイレベル又はマルチレベルの１回のみのプログラムが可能）及びＣｅＲＡＭ（強相関電子メモリ）などの他の不揮発性メモリ技術に適用することができる。本明細書に記載される方法及び手段は、限定することなく、ＳＲＡＭ、ＤＲＡＭ、及び他の揮発性シナプスセルなどのニューラルネットワークに使用される揮発性メモリ技術に適用することができる。
＜＜不揮発性メモリセルアレイを使用するニューラルネットワーク＞＞
図９は、本実施形態の不揮発性メモリアレイを利用するニューラルネットワークの非限定例を概念的に示す。この例は、顔認識アプリケーション用に不揮発性メモリアレイニューラルネットワークを使用するが、不揮発性メモリアレイベースのニューラルネットワークを使用して他の適切なアプリケーションを実装することも可能である。
Ｓ０は入力層であり、この例では、５ビット精度の３２×３２ピクセルＲＧＢ画像である（すなわち、各色Ｒ、Ｇ、及びＢにつき１つずつで３つの３２×３２ピクセルアレイであり、各ピクセルは５ビット精度である）。入力層Ｓ０から層Ｃ１に行くシナプスＣＢ１は、一部のインスタンスには異なる重みのセットを適用し、他のインスタンスには共有の重みを適用し、入力画像を３×３ピクセルの重なり合うフィルタ（カーネル）でスキャンし、１ピクセル（又はモデルによっては２ピクセル以上）ずつフィルタをシフトする。具体的には、画像の３×３部分における９ピクセルの値（すなわち、フィルタ又はカーネルと称される）は、シナプスＣＢ１に提供され、そこで、これらの９個の入力値に適切な重みを乗算し、その乗算の出力を合計後、単一の出力値が決定され、層Ｃ１の特徴マップのうちの１つのピクセルを生成するためにＣＢ１の第１のシナプスによって与えられる。３×３フィルタは次に、入力層Ｓ０内で右側に１ピクセルだけシフトされ（すなわち、３ピクセルの列を右側に追加し、左側で３ピクセルの列をドロップする）、これにより、この新しく位置づけられたフィルタの９ピクセル値はシナプスＣＢ１に提供され、そこでそれらに上記と同じ重みを乗算し、関連するシナプスによって第２の単一の出力値を決定する。このプロセスを、３×３フィルタが入力層Ｓ０の３２×３２ピクセル画像全体にわたって３色全て及び全てのビット（精度値）についてスキャンするまで続ける。プロセスは次に、層Ｃ１の特徴マップ全てが計算されるまで、異なる重みのセットを使用して繰り返されて、Ｃ１の異なる特徴マップを生成する。
本例では、層Ｃ１において、各々３０×３０ピクセルを有する１６個の特徴マップが存在する。各ピクセルは、入力とカーネルとの乗算から抽出された新しい特徴ピクセルであり、したがって、各特徴マップは、２次元アレイであり、したがってこの例では、層Ｃ１は、２次元アレイの１６層を構成する（本明細書で言及される層及びアレイは、必ずしも物理的関係ではなく論理的な関係であり、すなわち、アレイは必ずしも物理的な２次元アレイに配向されないことに留意されたい）。層Ｃ１内の１６個の特徴マップの各々は、フィルタスキャンに適用される異なるシナプス重みのセット１６個のうちの１つによって生成される。Ｃ１特徴マップは全て、境界同定など、同じ画像特徴の異なる態様を対象とすることができる。例えば、第１のマップ（この第１のマップを生成するために使用される全てのスキャンに共有される第１の重みセットを使用して生成される）は、円形エッジを識別することができ、第２のマップ（第１の重みセットと異なる第２の重みセットを使用して生成される）は、長方形エッジ又は特定の特徴のアスペクト比などを識別することができる。
層Ｃ１から層Ｓ１へ行く前には、各特徴マップ内の重なり合わずに連続する２×２領域からの値をプールする活性化関数Ｐ１（プーリング）が適用される。プーリング関数Ｐ１の目的は、近隣の位置を平均すること（又はｍａｘ関数を使用することも可能である）、例えばエッジ位置の依存性を低減すること、及び次の段階に行く前にデータサイズを低減することである。層Ｓ１において、１６個の１５×１５特徴マップ（すなわち、各々１５×１５ピクセルの異なるアレイ１６個）が存在する。層Ｓ１から層Ｃ２に行くシナプスＣＢ２は、層Ｓ１内のマップを４×４フィルタにより１ピクセルのフィルタシフトでスキャンする。層Ｃ２において、２２個の１２×１２特徴マップが存在する。層Ｃ２から層Ｓ２へ行く前には、各特徴マップ内の重なり合わずに連続する２×２領域からの値をプールする活性化関数Ｐ２（プーリング）が適用される。層Ｓ２において、２２個の６×６特徴マップが存在する。層Ｓ２から層Ｃ３へ行くシナプスＣＢ３では活性化関数（プーリング）が適用され、ここで層Ｃ３内の全てのニューロンは、ＣＢ３のそれぞれのシナプスを介して層Ｓ２内の全てのマップに接続する。層Ｃ３において、６４個のニューロンが存在する。層Ｃ３から出力層Ｓ３へと行くシナプスＣＢ４は、Ｃ３をＳ３に完全に接続する、すなわち、層Ｃ３内の全てのニューロンは、層Ｓ３内の全てのニューロンに接続される。Ｓ３における出力は、１０個のニューロンを含み、ここで出力が最も高いニューロンが、クラス（分類）を決定する。この出力は、例えば、元の画像の内容の同定又は分類を示すことができる。
シナプスの各層は、不揮発性メモリセルのアレイ又はアレイの一部を使用して実装される。
図１０は、その目的のために使用可能なシステムのブロック図である。ＶＭＭシステム３２は、不揮発性メモリセルを含み、ある層と次の層との間のシナプス（図６のＣＢ１、ＣＢ２、ＣＢ３、及びＣＢ４など）として利用される。具体的には、ＶＭＭシステム３２は、行及び列に配置された不揮発性メモリセルを備えるＶＭＭアレイ３３、消去ゲート及びワード線ゲートデコーダ３４、制御ゲートデコーダ３５、ビット線デコーダ３６、並びにソース線デコーダ３７を備え、それらのデコーダは、ＶＭＭアレイ３３に対するそれぞれの入力をデコードする。ＶＭＭアレイ３３への入力は、消去ゲート及びワード線ゲートデコーダ３４から、又は制御ゲートデコーダ３５から行うことができる。この例におけるソース線デコーダ３７はまた、ＶＭＭアレイ３３の出力をデコードする。代替的に、ビット線デコーダ３６が、ＶＭＭアレイ３３の出力をデコードすることができる。
不揮発性メモリセルアレイ３３は、２つの目的を果たす。第１に、ＶＭＭシステム３２によって使用される重みを記憶する。第２に、不揮発性メモリセルアレイ３３は、効果的に、入力に、ＶＭＭアレイ３３に記憶された重みを乗算し、それらを出力線（ソース線又はビット線）ごとに合計して出力を生成し、これは、次の層への入力又は最後の層への入力になる。乗算及び加算の関数を実行することによって、ＶＭＭアレイ３３は、別個の乗算及び加算の論理回路の必要性をなくし、また、その場でのメモリ計算により電力効率も良い。
ＶＭＭアレイ３３の出力は、ＶＭＭアレイ３３の出力を合計してその畳み込み用の単一の値を作成する、差動加算器（加算演算増幅器又は加算電流ミラーなど）３８に供給される。差動加算器３８は、正の重み入力及び負の重み入力両方の総和を実行して単一の値を出力するように配置される。
差動加算器３８の合計された出力値は、次に出力を整流する活性化関数回路３９に供給される。活性化関数回路３９は、シグモイド関数、ｔａｎｈ関数、ＲｅＬＵ関数、又は任意の他の非線形関数を提供し得る。活性化関数回路３９の整流された出力値は、次の層（例えば図８のＣ１）の特徴マップの要素になり、次いで、次のシナプスに適用されて次の特徴マップ層又は最後の層を生成する。したがって、この例では、ＶＭＭアレイ３３は、複数のシナプス（それは、ニューロンの前の層から、又は画像データベースなどの入力層から、入力を受信する）を構成し、加算器３８及び活性化関数回路３９は、複数のニューロンを構成する。
図１０のＶＭＭシステム３２への入力（ＷＬｘ、ＥＧｘ、ＣＧｘ、及び任意選択的にＢＬｘ及びＳＬｘ）は、アナログレベル、バイナリレベル、デジタルパルス（この場合、パルスを適切な入力アナログレベルに変換するためにパルス－アナログ変換器ＰＡＣが必要とされ得る）又はデジタルビット（この場合、デジタルビットを適切な入力アナログレベルに変換するためにＤＡＣが提供される）であり得、出力は、アナログレベル（例えば、電流、電圧、又は電荷）、バイナリレベル、デジタルパルス、又はデジタルビットであり得る（この場合、出力アナログレベルをデジタルビットに変換するために出力ＡＤＣが提供される）。
図１１は、図中でＶＭＭシステム３２ａ、３２ｂ、３２ｃ、３２ｄ及び３２ｅとして標示されたＶＭＭシステム３２の多数の層の使用を示すブロック図である。図１１に示されるように、入力（Ｉｎｐｕｔｘで示される）は、デジタル－アナログ変換器３１によってデジタルからアナログに変換され、入力ＶＭＭシステム３２ａに提供される。変換されたアナログ入力は、電圧又は電流であり得る。第１の層の入力Ｄ／Ａ変換は、入力ＶＭＭシステム３２ａの行列乗算器の適切なアナログレベルに入力Ｉｎｐｕｔｘをマッピングする関数又はＬＵＴ（ルックアップテーブル）を使用することによって行うことができる。入力変換はまた、外部アナログ入力を入力ＶＭＭシステム３２ａへのマッピングされたアナログ入力に変換するように、アナログ－アナログ（Ａ／Ａ）変換器によって行うこともできる。入力変換はまた、外部デジタル入力を入力ＶＭＭシステム３２ａへのマッピングされたデジタルパルス（単数又は複数）に変換するように、デジタル－デジタルパルス（Ｄ／Ｐ）変換器によって行うこともできる。
入力ＶＭＭシステム３２ａによって生成された出力は、次に、次のＶＭＭシステムが、さらに次のＶＭＭシステム（隠しレベル１）３２ｂへの入力として提供され、次に入力ＶＭＭシステム（隠しレベル２）３２ｃへの入力として提供される出力を生成する、などとなる。ＶＭＭシステム３２の様々な層は、畳み込みニューラルネットワーク（convolutional neural network、ＣＮＮ）のシナプス及びニューロンの各層として機能する。ＶＭＭシステム３２ａ、３２ｂ、３２ｃ、３２ｄ及び３２ｅはそれぞれ、対応の不揮発性メモリアレイを備える、スタンドアローンの物理的システムとすることができ、又は複数のＶＭＭシステムは、同じ物理的不揮発性メモリアレイの異なる部分を利用することができ、又は複数のＶＭＭシステムは、同じ物理的不揮発性メモリアレイの重なり合う部分を利用することができる。各ＶＭＭシステム３２ａ、３２ｂ、３２ｃ、３２ｄ、及び３２ｅはまた、そのアレイ又はニューロンの様々な部分に対して時間多重化され得る。図１１に示される例は、５つの層（３２ａ、３２ｂ、３２ｃ、３２ｄ、３２ｅ）、すなわち、１つの入力層（３２ａ）、２つの隠れ層（３２ｂ、３２ｃ）、及び２つの完全に接続された層（３２ｄ、３２ｅ）を含む。当業者であれば、これは単なる例示であり、代わりにシステムが２つを超える隠れ層及び２つを超える完全に接続された層を含み得ることを理解するであろう。
ＶＭＭアレイに使用される各不揮発性メモリセルは、浮遊ゲート内に電荷、すなわち電子の数、を非常に具体的かつ精確な量で保持するように消去及びプログラムされなければならない。例えば、各浮遊ゲートはＮ個の異なる値のうちの１つを保持しなければならず、ここで、Ｎは、各セルによって示され得る異なる重みの数である。Ｎの例としては、１６、３２、６４、１２８及び２５６が挙げられる。１つの課題は、異なるＮの値に必要な精度及び粒度で選択されたセルをプログラムする能力である。例えば、選択されたセルが１２８個の異なる値のうちの１つを含み得る場合、極めて高い精度がプログラム動作で必要とされる。
必要とされるのは、アナログニューロモーフィックメモリにおいてＶＭＭアレイと共に使用するのに適した、改善されたプログラミングシステム及び方法である。
選択されたメモリセルの超精密チューニングのための実施形態が開示される。選択されたメモリセルは、任意選択的に、粗プログラミング方法及び微細プログラミング方法を使用して、最初にプログラムされる。次いで、選択されたメモリセルは、隣接するメモリセルのプログラミングを通じて超精密（超微細）プログラミングを受ける。隣接するメモリセルがプログラムされると、隣接するメモリセルの浮遊ゲートと選択されたメモリセルの浮遊ゲートとの間の容量結合が、選択されたメモリセルの浮遊ゲートの電圧を上昇させるが、選択されたメモリセルを直接プログラムすることによって達成され得るよりも増分は小さくなる。このようにして、選択されたメモリセルは、選択されたメモリセルの浮遊ゲートに対してプログラミングパルスごとに追加されるサブ単電子精度（部分電子精度）に対応する様式で超精密に移行しつつプログラムされ得る。
一実施形態では、ニューラルメモリ内の選択されたメモリセルを標的値にプログラムする方法が開示され、該方法は、選択されたメモリセルの端子に第１の電圧シーケンスを印加することによって、選択されたメモリセルの浮遊ゲートを第１の電圧にプログラムするステップと、隣接するチューニングセルの端子に第２の電圧シーケンスを印加することによって、選択されたメモリセルの浮遊ゲートと隣接するチューニングセルの浮遊ゲートとの間の容量結合を介して、選択されたメモリセルの浮遊ゲートを第２の電圧にプログラムするステップと、を含み、第２の電圧は標的値に対応する。
先行技術の人工ニューラルネットワークを示す。 先行技術のスプリットゲートフラッシュメモリセルを示す。 別の先行技術のスプリットゲートフラッシュメモリセルを示す。 別の先行技術のスプリットゲートフラッシュメモリセルを示す。 別の先行技術のスプリットゲートフラッシュメモリセルを示す。 別の先行技術のスプリットゲートフラッシュメモリセルを示す。 先行技術の積層ゲートフラッシュメモリセルを示す。 先行技術のツインスプリットゲートフラッシュメモリセルを示す。 １つ以上の不揮発性メモリアレイを利用する例示的な人工ニューラルネットワークの様々なレベルを示す。 ベクトル行列乗算システムを示す。 １つ以上のベクトル行列乗算システムを利用する例示的な人工ニューラルネットワークを示す。 ＶＭＭシステムの一実施形態を示す。 不揮発性メモリセルをプログラムする方法の一実施形態を示す。 不揮発性メモリセルをプログラムする方法の別の実施形態を示す。 粗プログラミング方法の一実施形態を示す。 不揮発性メモリセルのプログラミングで使用される例示的なパルスを示す。 不揮発性メモリセルのプログラミングで使用される例示的なパルスを示す。 セルの傾斜特性に基づいてプログラミングパラメータを調整する、不揮発性メモリセルのプログラミングのための較正アルゴリズムを示す。 不揮発性メモリセルのプログラミングのための較正アルゴリズムを示す。 不揮発性メモリセルのプログラミングのための較正アルゴリズムを示す。 プログラミングパルスのシーケンス中の選択されたメモリセルの浮遊ゲート電圧を示す。 超精密プログラミングが可能なＶＭＭアレイを示す。 図２１のＶＭＭアレイのセルレイアウトを示す。 ある列は正の値（Ｗ＋）を含み、ある列は負の値（Ｗ－）を含む、超精密プログラミングが可能なＶＭＭアレイを示す。 プログラミングパルスのシーケンス中の選択されたメモリセルの浮遊ゲート電圧を示す。 ノイズを低減するために隣接するセルが一緒に読み出される、超精密プログラミングが可能なＶＭＭアレイを示す。 検知増幅器によって一緒に読み出された隣接するセルの概略図を示す。 超精密プログラミング方法を示す。 別の超精密プログラミング方法を示す。 プログラミングパルスのシーケンス中の選択されたメモリセル及び隣接するチューニングセルの浮遊ゲート電圧を示す。
図１２は、ＶＭＭシステム１２００のブロック図を示す。ＶＭＭシステム１２００は、ＶＭＭアレイ１２０１、行デコーダ１２０２、高電圧デコーダ１２０３、列デコーダ１２０４、ビット線ドライバ１２０５、入力回路１２０６、出力回路１２０７、制御論理１２０８、及びバイアス生成器１２０９を備える。ＶＭＭシステム１２００は、チャージポンプ１２１１、チャージポンプ調節器１２１２、及び高電圧レベル生成器１２１３を含む、高電圧生成ブロック１２１０を更に備える。ＶＭＭシステム１２００は、アルゴリズムコントローラ１２１４、アナログ回路１２１５、制御論理１２１６、及び試験制御論理１２１７を更に備える。以下に記載されるシステム及び方法は、ＶＭＭシステム１２００に実装され得る。
様々なレベルの精度が、粗プログラミング、精密プログラミング、及び超精密プログラミングを使用するプログラミングプロセス中に達成され得る。
ニューラルネットワークについて本明細書に記載されているように、ＶＭＭアレイ１２００の不揮発性メモリセル、すなわちＶＭＭアレイ１２００のフラッシュメモリは、サブスレッショルド領域で動作するように構成されることが好ましい。
本明細書に記載される不揮発性基準メモリセル及び不揮発性メモリセルは、以下のようにサブスレッショルド領域でバイアスされる：
Ｉｄｓ＝Ｉｏ*ｅ(Vg-Vth)/nVt＝ｗ*Ｉｏ*ｅ(Vg)/nVt
式中、ｗ＝ｅ(-Vth)/nVtであり、
式中、Ｉｄｓはドレイン－ソース間電流であり、Ｖｇはメモリセルのゲート電圧であり、Ｖｔｈはメモリセルのスレッショルド電圧であり、Ｖｔは熱電圧＝ｋ*Ｔ／ｑであり、ｋはボルツマン定数、Ｔはケルビン温度、ｑは電子電荷であり、ｎは傾斜係数＝１＋（Ｃｄｅｐ／Ｃｏｘ）であり、Ｃｄｅｐ＝空乏層の容量、及びＣｏｘはゲート酸化物層の容量であり、Ｉｏは、スレッショルド電圧に等しいゲート電圧におけるメモリセル電流であり、Ｉｏは（Ｗｔ／Ｌ）*ｕ*Ｃｏｘ*（ｎ－１）*Ｖｔ2に比例し、式中、ｕはキャリア移動度であり、Ｗｔ及びＬはそれぞれ、メモリセルの幅及び長さである。
メモリセル（基準メモリセル又は周辺メモリセルなど）又はトランジスタを使用して入力電流Ｉｄｓを入力電圧Ｖｇに変換するＩ－Ｖログ変換器を使用した場合：
Ｖｇ＝ｎ*Ｖｔ*ｌｏｇ［Ｉｄｓ／ｗｐ*Ｉｏ］
式中、ｗｐは、基準又は周辺メモリセルのｗである。
メモリセル（基準メモリセル又は周辺メモリセルなど）又はトランジスタを使用して入力電流Ｉｄｓを入力電圧Ｖｇに変換するＩ－Ｖログ変換器を使用した場合：
Ｖｇ＝ｎ*Ｖｔ*ｌｏｇ［Ｉｄｓ／ｗｐ*Ｉｏ］
式中、ｗｐは、基準又は周辺メモリセルのｗである。
ベクトル行列乗算器ＶＭＭアレイとして使用されるメモリアレイについて、出力電流は以下である：
Ｉｏｕｔ＝ｗａ*Ｉｏ*ｅ(Vg)/nVt、すなわち
Ｉｏｕｔ＝（ｗａ／ｗｐ）*Ｉｉｎ＝Ｗ*Ｉｉｎ
Ｗ＝ｅ(Vthp-Vtha)/nVt
Ｉｉｎ＝ｗｐ*Ｉｏ*ｅ(Vg)/nVt
式中、ｗａ＝メモリアレイの各メモリセルのｗ である。
ワード線又は制御ゲートは、入力電圧のためのメモリセルの入力として使用することができる。
代替的に、本明細書に記載されたＶＭＭアレイの不揮発性メモリセルは、線形領域で動作するように構成することができる。
Ｉｄｓ＝ベータ*（Ｖｇｓ－Ｖｔｈ）*Ｖｄｓ； ベータ＝ｕ*Ｃｏｘ*Ｗｔ／Ｌ
Ｗ α （Ｖｇｓ－Ｖｔｈ）
すなわち、直線領域における重みＷは、（Ｖｇｓ－Ｖｔｈ）に比例する。
ワード線又は制御ゲート又はビット線又はソース線は、線形領域内で動作するメモリセルの入力として使用することができる。ビット線又はソース線は、メモリセルの出力として使用することができる。
Ｉ－Ｖ線形変換器用に、線形領域で動作するメモリセル（基準メモリセル又は周辺メモリセルなど）若しくはトランジスタ、又は抵抗器を使用して、入出力電流を入出力電圧に線形変換することができる。
代替的に、本明細書に記載されたＶＭＭアレイのメモリセルは、飽和領域で動作するように構成することができる。
Ｉｄｓ＝１／２*ベータ*（Ｖｇｓ－Ｖｔｈ）2； ベータ＝ｕ*Ｃｏｘ*Ｗｔ／Ｌ
Ｗ α （Ｖｇｓ－Ｖｔｈ）2、すなわち重みＷは、（Ｖｇｓ－Ｖｔｈ）2に比例する。
ワード線、制御ゲート、又は消去ゲートは、飽和領域内で動作するメモリセルの入力として使用することができる。ビット線又はソース線は、出力ニューロンの出力として使用することができる。
代替的に、本明細書に記載されるＶＭＭアレイのメモリセルは、ニューラルネットワークのそれぞれの層又は多層に対して全ての領域又はそれらの組み合わせ（サブスレッショルド、線形、又は飽和）で使用され得る。
＜＜ＶＭＭ内のセルの粗プログラミング及び精密プログラミングのための実施形態＞＞
図１３Ａは、粗プログラミング及び精密プログラミングを利用するプログラミング方法１３００を示す。最初に、方法は、典型的には受信されるプログラムコマンドに応じて、開始する（ステップ１３０１）。次に、一斉プログラム動作が、全てのセルを「０」状態にプログラムする（ステップ１３０２）。次いで、それぞれのセルが、読み出し動作中に例えば約３～５μＡの電流を引き込むように、ソフト消去動作が、全てのセルに対して中間弱消去レベルに消去を行う（ステップ１３０３）。これは、読み出し動作中に各セルが約２０～３０μＡの電流を引き込む、深く消去されたレベルとは対照的である。次いで、全ての未使用セルで非常に深いプログラムされた状態までセルの浮遊ゲートに電子を追加するハードプログラムが実行されて（ステップ１３０４）、それらのセルが本当に「オフ」であることを確実にし、すなわち、それらのセルは読み出し動作中に無視できる量の電流しか引き込まない。
次いで、粗プログラミング方法（セルを標的にかなり近づける、例えば、標的の１．２倍～１００倍）が、選択されたセルで実行され（ステップ１３０５）、続いて精密プログラミング方法が、選択されたセルで実行されて（ステップ１３０６）、選択されたそれぞれのセルに所望される精密な値をプログラムする。
図１３Ｂは、プログラミング方法１３００と同様であり、また粗プログラミング及び精密プログラミングを利用する別のプログラミング方法１３１０を示す。しかしながら、方法が開始した後（ステップ１３０１）、図１３Ａのステップ１３０２でのように全てのセルを「０」状態にプログラムするプログラム動作の代わりに、消去動作が使用されて、全てのセルに対して消去を行って「１」状態にする（ステップ３３１２）。次いで、それぞれのセルが読み出し動作中に約０．２～５ｕＡ（例えば、標的の２倍～１００倍）の電流を引き込むように、ソフト（弱）プログラム動作（ステップ１３１３）が使用されて、全てのセルを中間状態（レベル）にプログラムする。その後、図１３Ａの場合と同様に、粗プログラミング方法及び精密プログラミング方法が続く。図１３Ｂの実施形態の変形として、ソフトプログラミング方法（ステップ１３１３）を完全に除去してもよい。
図１４は、検索及び実行方法１４００である、粗プログラミング方法１３０５の第１の実施形態を示す。最初に、ルックアップテーブル検索又は関数検索を実行して、選択されたセルの粗標的電流値（ＩCT）を、その選択されたセルに記憶されることが意図される値に基づいて決定する（ステップ１４０１）。このテーブル又は関数は、例えば、ケイ素特性評価によって、又はウェハ試験の較正から作成される。選択されたセルは、Ｎ個の可能な値（例えば、限定することなく、１２８、６４、３２など）のうちの１つを記憶するようにプログラムされ得るものとする。Ｎ個の値のそれぞれは、選択されたセルによって読み出し動作中に引き込まれる異なる所望の電流値（ＩD）に対応し得る。一実施形態では、ルックアップテーブルは、検索及び実行方法１４００中に選択されたセルに対する粗標的電流値ＩCTとして使用するためのＭ個の可能な電流値を含み得、Ｍは、Ｎより小さい整数である。例えば、Ｎが８である場合、Ｍは４であり得、これは、選択されたセルが記憶し得る８個の可能な値が存在することを意味し、４つの粗標的電流値のうちの１つが、検索及び実行方法１４００の粗標的として選択されることになる。すなわち、検索及び実行方法１４００（繰り返しになるが、粗プログラミング方法１３０５の実施形態である）は、選択されたセルを、所望の電流値（ＩD）に幾分近い粗標的電流値（ＩCT）に迅速にプログラムすることを意図しており、次いで、精密プログラミング方法１３０６は、所望の電流値（ＩD）に極めて近くなるように、選択されたセルをより精密にプログラムすることを意図する。
セル値、所望の電流値、及び粗標的電流値の例を、Ｎ＝８及びＭ＝４の単純な例について表９及び１０に示す。
表９：Ｎ＝８の場合のＮ個の所望の電流値の例
Figure 2023515531000007
 表１０：Ｍ＝４の場合のＭ個の標的電流値の例
Figure 2023515531000008
オフセット値ＩCTOFFSETxは、粗チューニング中に所望の電流値のオーバーシュートを防止するために使用される。粗標的電流値ＩCTが選択されると、選択されたセルは、選択されたセルのセルアーキテクチャタイプ（例えば、メモリセル２１０、３１０、４１０、又は５１０）に基づいて、選択されたセルの適切な端子に電圧ｖ0を印加することによってプログラムされる（ステップ１４０２）。選択されたセルが図３のメモリセル３１０のタイプである場合、電圧ｖ0は制御ゲート端子２８（及び／又はソース線１４）に印加され、ｖ0は粗標的電流値ＩCTに応じて、例えば、５～８Ｖであり得る。ｖ0の値は、任意選択的に、粗標的電流値ＩCTと対応させてｖ0を記憶する電圧ルックアップテーブルから決定することができる。
次に、選択されたセルは、電圧ｖi＝ｖi-1＋ｖincrementを印加することによってプログラムされ、式中、ｉは１で開始し、このステップが繰り返されるたびに増分し、ｖincrementは、所望される変化の粒度に見合う程度のプログラミングを引き起こす小さい微弱電圧である（ステップ１４０３）。したがって、第１の時間ステップ１４０３はｉ＝１で実行され、ｖ1は、ｖ0＋ｖincrementである。次いで、検証動作が行われ（ステップ１４０４）、ここで、選択されたセルで読み出し動作が実行され、選択されたセルを通って引き込まれる電流（Ｉcell）が測定される。ＩcellがＩCT（ここでは第１のスレッショルド値である）以下である場合、検索及び実行方法１４００は完了し、精密プログラミング方法１３０６が開始し得る。Ｉcellが粗標的電流値ＩCT以下でない場合、ステップ１４０３が繰り返され、ｉは増分される。
したがって、粗プログラミング方法１３０５が終了し、精密プログラミング方法１３０６が開始する時点で、電圧ｖiは、選択されたセルをプログラムするために使用される最後の電圧であり、選択されたセルは、粗標的電流値ＩCTに関連付けられた値を記憶することになる。精密プログラミング方法１３０６の目標は、選択されたセルを、読み出し動作中に選択されたセルが電流ＩD（＋／－５０ｐＡ又は＋／－３０％以下などの許容可能な量の偏差を加減する）を引き込む点にプログラムすることであり、この電流は、選択されたセルに記憶されることが意図される値に関連付けられている所望の電流値である。
図１５は、粗プログラミング方法１３０５及び／又は精密プログラム方法１３０６中に、選択されたメモリセルの制御ゲートに印加され得る異なる電圧進行の例を示す。
第１のアプローチ下では、選択されたメモリセルを更にプログラムするために、増加する電圧が制御ゲートに漸次印加される。出発点はｖiであり、粗プログラミング方法１３０５中に印加される最後の電圧（又は所望に応じて、若しくは標的電流に応じていくらかのデルタ電圧が加減される）に近似している。増分ｖp1がｖiに加えられ、次いで、電圧ｖu＋ｖp1が使用されて、選択されたセルをプログラムする（進行１５０１において左から２番目のパルスによって示される）。ｖp1は、ｖincrement（粗プログラミング方法１３０５の間に使用される電圧増分）より小さい増分である。それぞれのプログラミング電圧が印加された後、ＩｃｅｌｌがＩPT1（第１の精密標的電流値であり、ここでは第２のスレッショルド値である）以下であるかどうかの判定が行われる、検証ステップ（ステップ１４０４と同様）が実行され、ＩPT1＝ＩD＋ＩPT1OFFSETであり、ＩPT1OFFSETは、プログラムオーバーシュートを防止するために加算されるオフセット値である。判定が否である場合、別の増分ｖp1が、前に印加されたプログラミング電圧に加えられ、プロセスが繰り返される。ＩcellがＩPT1以下である時点で、プログラミングシーケンスのこの部分は停止する。任意選択的に、ＩPT1がＩDに等しいか、又は十分な精度でＩDにほぼ等しい場合、選択されたメモリセルは正常にプログラムされている。
ＩPT1がＩDに十分に近接していない場合は、より小さい粒度の更なるプログラミングを行うことができる。ここで、進行１５０２が使用される。進行１５０２の出発点は、進行１５０１の下でのプログラミングに使用される最後の電圧（又は所望に応じて、若しくは標的電流に応じていくらかのデルタ電圧が加減される）に近似している。増分Ｖp2（ｖp1よりも小さい）がその電圧に加えられ、組み合わされた電圧が印加されて、選択されたメモリセルをプログラムする。それぞれのプログラミング電圧が印加された後、ＩcellがＩPT2（第２の精密標的電流値であり、ここでは第３のスレッショルド値である）以下であるかどうかの判定が行われる、検証ステップ（ステップ１４０４と同様）が実行され、ＩPT2＝ＩD＋ＩPT2OFFSETであり、ＩPT2OFFSETは、プログラムオーバーシュートを防止するために加算されるオフセット値である。典型的には、プログラミングステップが回を重ねるごとにより小さく、より精密になるため、ＩＰＴ２ＯＦＦＳＥＴ＜ＩＰＴ１ＯＦＦＳＥＴとなる。判定が否である場合、別の増分Ｖp2が、前に印加されたプログラミング電圧に加えられ、プロセスが繰り返される。ＩcellがＩPT2以下である時点で、プログラミングシーケンスのこの部分は停止する。ここで、標的値が十分な精度で達成されているので、ＩPT2はＩDに等しいか、又はプログラミングが停止できるほどＩDに十分に近接していると想定される。当業者は、使用されるプログラミング増分が段々と小さくなって追加の進行が適用され得ることを理解することができる。例えば、図１６では、２つだけではなく、３つの進行（１６０１、１６０２、及び１６０３）が適用される。
第２のアプローチは、図１５の進行１５０３及び図１６の進行１６０４に示されている。ここで、選択されたメモリセルのプログラミング中に印加される電圧を増加させる代わりに、増加する期間の持続時間に対して同じ電圧が印加される。進行１５０１におけるｖp1及び進行１５０３におけるｖp2などの増分電圧を加える代わりに、それぞれの印加パルスが、前に印加されたパルスよりもｔp1だけ長くなるように、追加の時間増分ｔp1がプログラミングパルスに加えられる。それぞれのプログラミングパルスが印加された後、検証ステップ（ステップ１４０４と同様）が実行される。任意選択的に、プログラミングパルスに加えられる追加の時間増分が前の使用された進行よりも短い持続時間である、追加の進行を、印加することができる。１つの時間的な進行のみが示されているが、当業者は、任意の数の異なる時間的進行が印加され得ることを理解するであろう。
あるいは、それぞれのパルスの持続時間は、パルス進行１５０３及び１６０３について同じであり得、システムは、追加のプログラミングを実行するためのパルスの数に依存し得る。
ここで、粗プログラミング方法１３０５の３つの更なる実施形態について、更なる詳細が提供される。
図１７は、適応較正方法１７００である粗プログラミング方法１３０５の第１の実施形態を示す。方法が開始する（ステップ１７０１）。セルは、デフォルトの出発値ｖ0でプログラムされる（ステップ１７０２）。検索及び実行方法１４００とは異なり、ここでｖ0は、ルックアップテーブルから得られず、代わりに所定の比較的小さい初期値とすることができる。セルの制御ゲート電圧は、第１の電流値ＩＲ１（例えば、１００ｎａ）及び第２の電流値ＩＲ２（例えば、１０ｎａ）で測定され、サブスレッショルド傾斜は、それらの測定値に基づいて決定され（例えば、３６０ｍＶ／ｄｅｃ）、記憶される（ステップ１７０３）。
新しい所望の電圧ｖiが決定される。このステップが最初に実行されるとき、ｉ＝１であり、ｖ1は、以下のようなサブスレッショルド式を使用して、記憶されたサブスレッショルド傾斜値並びに電流標的及びオフセット値に基づいて決定される。
Ｖｉ＝Ｖｉ－１ ＋ Ｖｉｎｃｒｅｍｅｎｔ、
Ｖｉｎｃｒｅｍｅｎｔは、Ｖｇの傾斜に比例する。
Ｖｇ＝ｎ*Ｖｔ*ｌｏｇ［Ｉｄｓ／ｗａ*Ｉｏ］
ここで、ｗａはメモリセルのｗであり、Ｉｄｓは電流標的プラスオフセット値である。
記憶されたサブスレッショルド傾斜値が比較的急勾配である場合、比較的小さい電流オフセット値が使用され得る。記憶されたサブスレッショルド傾斜値が比較的平坦である場合、比較的大きい電流オフセット値が使用され得る。したがって、サブスレッショルド傾斜値を決定することは、問題の特定のセルにカスタマイズされている電流オフセット値が選択されることを可能にする。これは、最終的に、プログラミングプロセスをより短くする。このステップが繰り返されると、ｉはインクリメントされ、ｖi＝ｖi-1＋ｖincrementである。次いで、セルは、ｖｉを使用してプログラムされる。ｖincrementは、例えば、所望の電流値（ＩD）と対応させてｖincrementの値を記憶するルックアップテーブルから決定され得る。
次に、選択されたセルで読み出し動作が実行され、選択されたセルを通って引き込まれる電流（Ｉcell）が測定される、検証動作が実行される（ステップ１７０５）。ＩCTがＩD＋ＩCTOFFSETに設定され、ＩCTOFFSETが、プログラムオーバーシュートを防止するために追加されるオフセット値であるとしたときに、Ｉcellが粗標的電流値ＩCT以下である場合、適応較正方法１７００は完了し、精密プログラミング方法２２０６が開始され得る。Ｉcellが粗標的電流値ＩCT以下でない場合、ステップ１７０４～１７０５が繰り返され、ｉは増分される。
図１８は、適応較正方法１８００である、粗プログラミング方法１３０５の第２の実施形態を示す。方法が開始する（ステップ１８０１）。セルは、デフォルトの出発値ｖ0でプログラムされる（ステップ１８０２）。ｖ0は、シリコン特性評価から作成されるようなルックアップテーブルから得られ、テーブル値は、プログラムされた標的をオーバーシュートしないようにオフセットを含む。
ステップ１８０３では、次のプログラミング電圧を予測する際に使用されるＩ－Ｖ傾斜パラメータが作成される。第１の制御ゲート読み出し電圧ＶCGR1が選択されたセルに印加され、結果として生じるセル電流ＩＲ1が測定される。次いで、第２の制御ゲート読み出し電圧ＶCGR2が選択されたセルに印加され、結果として生じるセル電流ＩＲ2が測定される。傾斜は、それらの測定値に基づいて決定され、例えば、サブスレッショルド領域（サブスレッショルドで動作するセル）における次の等式に従って記憶される：
傾斜＝（ＶCGR1－ＶCGR2）／（ＬＯＧ（ＩＲ1）－ＬＯＧ（ＩＲ2））
（ステップ１８０３）。ＶCGR1及びＶCGR2の値の例は、それぞれ１．５Ｖ及び１．３Ｖである。
傾斜情報を決定することは、問題の特定のセルにカスタマイズされているｖincrement値が選択されることを可能にする。これは、最終的に、プログラミングプロセスをより短くする。
ステップ１８０４が繰り返されると、ｉが増分され、新しい所望のプログラミング電圧ｖiは、記憶された傾斜値並びに電流標的ＩCT及びオフセット値に基づき、次のような等式を使用して決定される。
ｖi＝ｖi-1＋ｖincrement
式中、ｉ－１の場合、ｖincrement＝α*傾斜*（ＬＯＧ（ＩＲ1）－ＬＯＧ（ＩCT））であり、
ＩCTは粗標的電流であり、αは、オーバーシュートを防止するための所定の定数（プログラミングオフセット値）＜１、例えば０．９である。
次いで、セルは、Ｖｉを使用してプログラムされる（ステップ１８０５）。ここでは、ｖiは、使用されるプログラミングスキームに応じて、選択されたセルのソース線端子、制御ゲート端子、又は消去ゲート端子に印加され得る。
次に、選択されたセルで読み出し動作が実行され、選択されたセルを通って引き込まれる電流（Ｉcell）が測定される、検証動作が行われる（ステップ１８０６）。粗標的スレッショルド値ＩCTがＩD＋ＩCTOFFSETに設定され、ＩCTOFFSETが、プログラムオーバーシュートを防止するために加えられるオフセット値であるとしたときに、Ｉcellが粗標的スレッショルド値ＩCT以下である場合、プロセスはステップ１８０７に進む。そうでない場合、プロセスはステップ１８０４に戻り、ｉは増分される。
ステップ１８０７において、Ｉcellは、粗標的スレッショルド値ＩCTより小さいスレッショルド値、ＩCT2と比較される。この目的は、オーバーシュートが発生したかどうかを確認することである。すなわち、目標は、Ｉcellが粗標的スレッショルド値ＩCT未満になることであるが、Ｉcellが粗標的スレッショルド値ＩCTをはるかに下回っている場合、オーバーシュートが発生しており、記憶された値は、実際には誤った値に対応している可能性がある。ＩcellがＩCT2以下でない場合、オーバーシュートは発生しておらず、適応較正方法１８００が完了しており、その時点でプロセスは精密プログラミング方法１３０６に進む。ＩcellがＩCT2以下である場合、オーバーシュートが発生している。次いで、選択されたセルが消去され（ステップ１８０８）、プログラミングプロセスは、ステップ１８０２において、オーバーシュートの量に応じてより小さい値を有するなど、調整されたＶincrementを伴って開始する。任意選択的に、ステップ１８０８が所定の回数より多く実行される場合、選択されたセルは、使用されるべきではない不良セルと見なされ得る。
精密プログラム方法１３０６は、複数の検証及びプログラムサイクルからなり、図１５に関連して上述したように、次のパルスに向かって、固定パルス幅が固定されて、プログラム電圧が一定の微細電圧によって増分されるか、又は、プログラム電圧は固定され、プログラムパルス幅が変化するか若しくは一定である。
任意選択的に、読み出し動作又は検証動作中に選択された不揮発性メモリセルを通る電流が第１のスレッショルド電流値ＩCT以下であるかどうかを判定するステップは、不揮発性メモリセルの端子に固定バイアスを印加し、選択された不揮発性メモリセルによって引き込まれた電流を測定及びデジタル化してデジタル出力ビットを生成し、デジタル出力ビットを、第１のスレッショルド電流値ＩCTを表すデジタルビットと比較することによって、実行され得る。
任意選択的に、読み出し動作又は検証動作中に選択された不揮発性メモリセルを通る電流が第１のスレッショルド電流値ＩCT以下であるかどうかを判定するステップは、不揮発性メモリセルの端子に入力を印加し、不揮発性メモリセルによって引き込まれた電流を入力パルスで変調して変調出力を生成し、変調出力をデジタル化してデジタル出力ビットを生成し、デジタル出力ビットを、第１のスレッショルド電流ＩCTを表すデジタルビットと比較することによって、実行され得る。
図１９は、絶対較正方法１９００である、プログラミング方法１３０５の第３の実施形態を示す。方法が開始する（ステップ１９０１）。セルは、デフォルトの出発値ｖ0でプログラムされる（ステップ１９０２）。セル（ＶＣＧＲｘ）の制御ゲート電圧は、電流標的値Ｉｔａｒｇｅｔで測定され、記憶される（ステップ１９０３）。新しい所望の電圧ｖ1は、記憶された制御ゲート電圧並びに電流標的値Ｉｔａｒｇｅｔ及びオフセット値、Ｉｔａｒｇｅｔ＋Ｉｏｆｆｅｔに基づいて決定される（ステップ１９０４）。例えば、新しい所望の電圧ｖ1は、以下のように計算することができる：ｖ1＝ｖ0＋シータ*（ＶＣＧＢＩＡＳ－記憶されたＶＣＧＲ）、シータは約１であり、ＶＣＧＢＩＡＳは最大標的電流でのデフォルトの読み出し制御ゲート電圧、典型的には約１．５Ｖであり、記憶されたＶＣＧＲは、ステップ１９０３の測定された読み出し制御ゲート電圧である。要するに、更新されたプログラム電圧は、測定された制御ゲート電圧と標的制御ゲート電圧との差に基づいて調整される。
次いで、セルは、ｖiを使用してプログラムされる。ｉ＝１のとき、ステップ１９０４からの電圧ｖ1が使用される。ｉ＞＝２のとき、電圧ｖi＝ｖi-1＋Ｖincrementが使用される。Ｖincrementは、標的電流値ＩCTと対応させてｖincrementの値を記憶するルックアップテーブルから決定され得る。次に、選択されたセルで読み出し動作が実行され、選択されたセルを通って引き込まれる電流（Ｉcell）が測定される、検証動作が行われる（ステップ１９０６）。Ｉcellが粗標的電流値ＩCT以下である場合、絶対較正方法１９００は完了し、精密プログラミング方法１３０６が開始され得る。Ｉcellが粗標的電流値ＩCT以下でない場合、ステップ１９０５～１９０６が繰り返され、ｉは増分される。
あるいは、粗プログラム方法及び／又は微細プログラム方法は、浮遊ゲートへの電荷結合をより精密に制御するために、ある端子（例えば、ＣＧ）のプログラム電圧の上昇と、別の端子（例えば、ＥＧ又はＳＬ）の電圧の低下からなり得る。
これまでに説明した粗プログラミング方法及び精密プログラミング方法は、ほとんどのシステムにとって十分に精密であろう。しかしながら、これらの方法でさえ、その精度に限界がある。究極の精度は、１電子精度であることが理解され得る。図２０は、上記の粗プログラミング方法及び精密プログラミング方法の作業実施形態について、出願人によって収集されたデータを示す。図２０は、浮遊ゲート電圧２００２を可能な限り標的２００１に近接するようにプログラムする試みで実行されたプログラミングパルスの数に対する浮遊ゲート電圧を示す。図示されるように、浮遊ゲート電圧２００２は、浮遊ゲートに加えられた単電子の電荷に相当する、＋／－４ｍＶ以内の標的２００１に近似することができる。これは、特定のシステムにとって十分に精密ではない可能性がある。例えば、Ｎ（任意の浮遊ゲート上に保持され得る異なる値の数）が大きい（例えば、５１２）場合、＋／－４ｍＶより高い精度が必要とされ得、これは、サブ電子（部分電子）精度のプログラミングが必要とされ得ることを意味する。すなわち、浮遊ゲート電圧が＋／－４ｍＶより小さい増分で調整され得る機構が必要であり、これは、何らかの形で浮遊ゲートから電子の一部を足し引きする必要があることを意味する。また、プログラミングプロセス中の浮遊ゲート電圧の増分は、均一ではなく予測可能でもないことが見て取れ、これは、システムが完全な精度で所与の標的電圧を達成するとは限らないことを意味する。これは、プログラミング物理の統計的性質に起因し得る。
＜＜ＶＭＭ内のセルの超精密プログラミングのための実施形態＞＞
図２１～図２８は、粗プログラミング方法１３０５及び精密プログラミング方法１３０６単独で達成され得るよりも精密なプログラミングを可能にする超精密プログラミング方法及びシステムの実施形態を示す。超精密プログラミング方法及びシステムは、選択されたメモリセルの浮遊ゲートの電圧が、プログラミングパルスごとに浮遊ゲートに追加される単電子の一部（サブ単電子）に相当する電荷だけ増加することを可能にし、これは、物理的に可能である最も微細なプログラミング増分である。
図２１は、不揮発性メモリセルの行及び列を含むＶＭＭアレイ２１００を示す。ここで、１行のメモリセルの一部、具体的には、データメモリセル２１０１、データメモリセル２１０２、チューニングメモリセル２１０３、チューニングメモリセル２１０４、データメモリセル２１０５、及びデータメモリセル２１０６が示されており、それぞれ、ビット線２１２１、２１２２、２１２３（チューニングＢＬ）、２１２４（チューニングＢＬ）、２１２５、及び２１２６と、制御ゲート線と、どのタイプのメモリセルアーキテクチャが使用されているかに応じて（例えば、メモリセル２１０、３１０、４１０、５１０、６１０、７１０、又は８１０）任意選択的にワード線、消去線、及び／又はソース線と結合されている。データメモリセル２１０１は浮遊ゲート２１１１を含み、データメモリセル２１０２は浮遊ゲート２１１２を含み、チューニングメモリセル２１０３は浮遊ゲート２１１３を含み、チューニングメモリセル２１０４は浮遊ゲート２１１４を含み、データメモリセル２１０５は浮遊ゲート２１１５を含み、データメモリセル２１０６は浮遊ゲート２１１６を含む。チューニングＢＬ２１２３及び２１２４は、それぞれ、隣接するビット線に対する超精密チューニングを実行するために使用されるビット線である。
典型的な場合と同様に、図２１に示すように、同じ行内の隣接する浮遊ゲート間に容量結合がある。ＶＭＭアレイ２１００は、この現象を利用して超精密なプログラム可能性を得ている。この例では、データメモリセル２１０２は、データを記憶するために使用されるが、チューニングメモリセル２１０３は、データを記憶するために使用されず、代わりに、容量結合を介してプログラミングセル２１０２を補助するためにのみ使用される。同様に、データメモリセル２１０５は、データを記憶するために使用されるが、チューニングメモリセル２１０４は、容量結合を介してプログラミングセル２１０５を補助するためにのみ使用される。データメモリセル２１０１及び２１０６は、データを記憶するために使用され、それらのプログラミングは、図示されていない隣接するチューニングセルによって補助される。
一実施形態では、特に、データメモリセル２１０１及び２１０２、並びにデータメモリセル２１０５及び２１０６に関して示されるように、データメモリセルが互いに隣接している場合、それらのセルは距離ｄ2だけ離れる。しかしながら、データメモリセル２１０２及び隣接するチューニングメモリセル２１０３、並びにデータメモリセル２１０４及び隣接するチューニングメモリセル２１０５に関して示されるように、データメモリセルがチューニングメモリセルに隣接している場合、それらのセルは距離ｄ1だけ離れる。チューニングメモリセル２１０３及び２１０４に関して示されるように、チューニングメモリセルが別のチューニングメモリセルに隣接している場合、それらのセルは距離ｄ1又はｄ2だけ離れ得る。設計により、ｄ2＞ｄ1となる。結果として、距離ｄ2だけ離れたセル間の容量結合は、Ｃ2の静電容量を有する一方、距離ｄ1だけ離れたセル間の容量結合は、静電容量Ｃ1を有し、Ｃ1＞Ｃ2となる。すなわち、静電容量は、セル間が互いに近くなるほど大きくなる。更に、距離ｄ1は、データメモリセルに対するチューニングメモリセルの影響、延いては最終的なプログラミング精度を最適化するために、所望の値Ｃ1を達成するように設計され得る。
データメモリセル２１０２が選択されたセルであり、データメモリセル２１０２を特定の標的値にプログラムすることが望ましい場合、データメモリセル２１０２は、図１３～図２０を参照して前述した粗プログラミング方法及び精密プログラミング方法を使用してある程度までプログラムされ得る。しかしながら、標的値が達成又は超過される前に、粗プログラミング及び精密プログラミングが停止され、代わりに超精密プログラミング方法が実施される。
具体的には、チューニングメモリセル２１０３は、粗プログラミング方法及び精密プログラミング方法を使用してプログラムされる。容量結合により、チューニングメモリセル２１０３がプログラムされると、浮遊ゲート２１１３内の電荷は、浮遊ゲート２１１２の電荷も増加させるが、浮遊ゲート２１１３の電荷の増加よりその量は少ない。この機構を通して、浮遊ゲート２１１２は、浮遊ゲート２１１３内で起こるより、又は粗プログラミング方法１３０５及び精密プログラミング方法１３０６を使用して直接プログラミングセル２１０２によって達成され得るより微細な増分で増加することになる。この場合、プログラミングは、チューニングメモリセル２１０３に対して実行されるが、検証動作は、データメモリセル２１０２でのみ実行される必要がある。データメモリセル２１０２において標的値が達成されると、浮遊ゲート２１１２が標的値に留まるように、浮遊ゲート２１１３は、その電荷状態に維持される。
図２２は、双方向チューニング（消去ゲートが水平であり、制御ゲートが垂直であるために、プログラミング及び消去の両方がチューニングの目的で使用され得ることを意味する。つまり、制御ゲートは消去ゲートに直交し、同様に、制御ゲート又はワード線は、ソース線に直交し得る）を有するシステムのデータメモリセル２１０２、チューニングメモリセル２１０３、チューニングメモリセル２１０４、及びデータメモリセル２１０５の例示的なレイアウト２２００を示す。ここで、ＣＧゲートは、垂直に隣接する２つの列に共有される。双方向チューニングを利用し得るセルの場合、超精密チューニングは、チューニングセルを消去する又はプログラムする、あるいはその両方を行うことによって達成され得る。
図２３は、ＶＭＭアレイ２１００を利用する代替実施形態を示す。ここで、メモリセル２１０２は、正の値（Ｗ＋）を記憶するために使用され、メモリセル２１０５は、負の値（Ｗ－）を記憶するために使用され、これらは一緒に値Ｗを記憶し、Ｗ＝（Ｗ＋）－（Ｗ－）であり、これは、読み出し又は検証動作中に減算回路によって得られ得る。この実施形態では、チューニングセル２１０３及び２１０４などのチューニングセルは、隣接するデータセルを反対側の重みにチューニングするために使用される重みでプログラムされる。したがって、例えば、ビット線２１２３は、セル２１０２内の浮遊ゲート２１１２の電圧を減少させる容量結合を引き起こすように、チューニングメモリセル２１０３をプログラムし、ビット線２１２４は、メモリセル２１０５内の浮遊ゲート２１１５の電圧を減少させる容量結合を引き起こすように、メモリセル２１０４をプログラムする。
図２４は、例えば、図２１のようなチューニングメモリセル２１０３及びデータメモリセル２１０２など、チューニングメモリセルが隣接するデータメモリセルに与える影響を示す。最初に、データメモリセル２１０２及びチューニングメモリセル２１０３は両方とも、標的電圧２４０１に近いが、依然としてそれを下回る電圧にプログラムされる。次いで、チューニングメモリセル２１０３は、浮遊ゲート２１１３の電圧が標的電圧２４０１を超え得るようにプログラムされる。浮遊ゲート２１１２の電圧が検証され（読み出し検証動作を通して）、チューニングメモリセル２１０３は、データメモリセル２１０２が厳密な標的電圧２４０１を達成するまでプログラムされ続ける。このプロセスにより、プログラミングパルス中にサブ単電子電位に相当する電荷が浮遊ゲート２１１２に加えられ、これは、物理的に可能なプログラミングの最も微細な増分である。
図２５Ａは、ＶＭＭアレイ２１００を利用する別の代替実施形態を示す。ここで、チューニングビット線及びデータビット線（ビット線対を構成する）は、交換可能である。例えば、より大量のノイズ（ランダムテレグラフノイズＲＴＮなど）を有するビット線対内のビット線は、ビット線対内のチューニングビット線として指定され得る。例えば、メモリセル２１０２がメモリセル２１０３よりも大きいＲＴＮノイズを有する場合、ビット線２１２２は、チューニングビット線として指定され得、すなわち、メモリセル２１０２は、チューニングメモリセルとして指定され、ビット線２１２３は、データビット線として指定され、すなわちメモリセル２１０３は、データメモリセルとして指定される。図２５Ｂは、これがどのように行われるかを概略的に示す。ビット線２１２２及び２１２３の両方は、それぞれビット線読み出しトランジスタ２５０１及び２５０２を介して検知増幅器２５０３への入力として供給される。他のビット線よりもＲＴＮノイズが少ないビット線は、データビット線として指定されることになり、すなわち、関連するメモリセルは、データメモリセルとして指定される。ビット線対内のセルは、距離ｄ1だけ離れており、それぞれの浮遊ゲート間に固有の静電容量Ｃ1を有する。対として使用されないセルは、隣接するセルから距離ｄ2だけ離れており、距離ｄ2は、上記のように距離ｄ1より大きく、得られる静電容量Ｃ2はＣ1より小さい。
図２６は、超精密プログラミング方法２６００を示す。方法が開始する（ステップ２６０１）。選択されたデータメモリセル及びその隣接するチューニングメモリセルが消去される（ステップ２６０２）。非選択のメモリセルは、深くプログラムされる（ステップ２６０３）。粗プログラミングは、選択されたデータメモリセルに対して実行される（ステップ２６０４）。増分及び／又は減分を使用した精密プログラミングは、選択されたデータメモリセルに対して実行され（ステップ２６０５）、かつ／又は定電圧を使用した精密プログラミングは、選択されたデータメモリセルに対して実行される（ステップ２６０５）。次いで、隣接するチューニングメモリセルと選択されたデータメモリセルとの間の容量結合を使用して、超精密プログラミングが実行される（ステップ２６０７）。標的値が達成されると、方法は終了する（ステップ２６０８）。
図２７は、超精密プログラミング方法２７００を示す。方法が開始する（ステップ２７０１）。ＶＭＭアレイ全体が消去される（ステップ２７０２）。非選択のセルは、深くプログラムされる（ステップ２７０３）。全てのセルは、粗プログラミングを使用して中間値（例えば、約０．５～１μＡ）にプログラムされる（ステップ２７０４）。増分を使用した精密プログラミングは、選択されたデータメモリセル（複数可）に対して実行され（ステップ２７０５）、かつ／又は定電圧を使用する精密プログラミングは、選択されたデータメモリセルに対して実行される（ステップ２７０６）。次いで、隣接するチューニングメモリセルと選択されたデータメモリセルとの間の容量結合を使用して、超精密プログラミングが実行される（ステップ２７０７）。標的値が達成されると、方法は終了する（ステップ２７０８）。
上記の実施形態では、選択されたデータメモリセルが読み出されるか又は検証されるとき、データメモリセルが読み出されるか又は検証される時点で容量結合がアクティブでなければならないため、その関連するチューニングメモリセルも読み出されるか又は検証されなければならない。これを行う１つの方法は、読み出し又は検証動作中にデータビット線及びチューニングビット線を検知増幅器に結合することである。
超精密プログラミングの最終結果が図２８に示されており、これは、本明細書に記載の超精密プログラミング方法及びシステムの作業実施形態について、出願人によって収集されたデータを示す。図２８は、隣接するチューニングメモリセル２１０３内の浮遊ゲート２１１３をプログラムすることによって、浮遊ゲート２１１２の電圧を標的２８０１に精密にプログラムする試みで実行されたプログラミングパルスの数に対するデータメモリセル（例えば、２１０２）及び隣接するチューニングメモリセル（例えば、２１０３）の浮遊ゲート電圧を示す。選択されたデータメモリセル２１０２は、最初に９０パルス未満までプログラムされ、プログラミングの残りは、プログラミングパルスのみを、隣接するチューニングメモリセル２１０３に提供することによって行われる。図示されるように、超精密プログラミングは、粗プログラミング方法及び微細プログラミング方法単独よりはるかに精密であり（図２０に示される）、浮遊ゲート２１１２と２１１３との間の容量結合に起因する浮遊ゲート２１１２への電圧の増分は、実際には、プログラミングパルスごとに浮遊ゲート２１１２に加えられる１個未満の電子に対応する。
超精密プログラミングの別の実施形態は、チューニングビット線を参照して上述したように、水平の浮遊ゲートと浮遊ゲートとの結合の代わりに、垂直の浮遊ゲートと浮遊ゲートとの結合を使用する。この場合、隣接する行（チューニング行）は、結合目的で使用される。これは、メモリセル２１０、３１０、５１０、及び７１０に特に適しており、この場合、上部ＦＧ及び下部ＦＧに物理的障壁（消去ゲート）は存在しない。
超精密プログラミングの別の実施形態は、チューニングセル浮遊ゲートが標的セル浮遊ゲートと重なり合うように、重なり合う浮遊ゲートと浮遊ゲートとの結合を使用する。重なり合うとは、ある浮遊ゲートが部分的に別の浮遊ゲートの上にあるときなどである。
本明細書で使用される場合、「の上方に（over）」及び「に（on）」という用語は両方とも、「の上に直接」（中間材料、要素、又は間隙がそれらの間に配設されていない）、及び「の上に間接的に」（中間材料、要素、又は間隙がそれらの間に配設されている）を包括的に含むことに留意されるべきである。同様に、「隣接した」という用語は、「直接隣接した」（中間材料、要素、又は間隙がそれらの間に配設されていない）、及び「間接的に隣接した」（中間材料、要素、又は間隙がそれらの間に配設されている）を含み、「に取り付けられた」は、「に直接取り付けられた」（中間材料、要素、又は間隙がそれらの間に配設されていない）、及び「に間接的に取り付けられた」（中間材料、要素、又は間隙がそれらの間に配設されている）を含み、「に電気的に結合された」は、「に直接電気的に結合された」（要素を一緒に電気的に接続する中間材料又は要素がそれらの間にない）、及び「に間接的に電気的に結合された」（要素を一緒に電気的に接続する中間材料又は要素がそれらの間にある）を含む。例えば、要素を「基板の上方に」形成することは、その要素を基板に直接、中間材料／要素をそれらの間に伴わずに形成すること、及びその要素を基板に間接的に１つ以上の中間材料／要素をそれらの間に伴って形成することを含み得る。
図８は、ツインスプリットゲートメモリセル８１０を示す。ツインスプリットゲートメモリセル８１０は、一対のメモリセル（左側のＡ及び右側のＢ）を含み、メモリセルのそれぞれは、基板１２の上方に絶縁されて配設される浮遊ゲート（ＦＧＡ、ＦＧＢ）２０と、浮遊ゲート２０の上方に絶縁されて配設される制御ゲート２８（ＣＧＡ、ＣＧＢ）と、浮遊ゲート２０及び制御ゲート２８に隣接して絶縁状態で配設され、かつ基板１２の上方に絶縁されて配設される消去ゲート３０（ＥＧ）であって、消去ゲートは、それぞれの浮遊ゲートＣＧＡ、ＣＧＢの上隅部がＴ字形の消去ゲートの内側隅部に面して消去効率を向上させるように、Ｔ字形で形成される、消去ゲートと、（ビット線コンタクト２４（ＢＬＡ、ＢＬＢ）がそれぞれのドレイン領域１６（ＤＲＡ、ＤＲＢ）に接続されている）浮遊ゲート２０に隣接した基板内のドレイン領域１６（ＤＲＡ、ＤＲＢ）と、を含む。メモリセルは、メモリセル対として形成され、共通消去ゲート３０を共有する。このセル設計は、少なくとも、消去ゲートＥＧの下方のソース領域を欠き、選択ゲート（ワード線とも呼ばれる）を欠き、それぞれのメモリセルのチャネル領域を欠く点で、図２～図７を参照して上述されるメモリセルとは異なる。代わりに、単一の連続チャネル領域１８が両メモリセルの下に延在する（すなわち、一方のメモリセルのドレイン領域１６から他方のメモリセルのドレイン領域１６まで延在する）。一方のメモリセルの読み出し又はプログラムを行うためには、他方のメモリセルの制御ゲート２８を十分な電圧まで上昇させて、それらの間にある浮遊ゲート２０への電圧結合によって、下にあるチャネル領域部分を起動させる（例えば、セルＡの読み出し又はプログラムを行うには、ＣＧＢからの電圧結合によってＦＧＢ上の電圧を上昇させて、ＦＧＢ下のチャネル領域を起動させる）。消去は、浮遊ゲート２０Ａ及び／又は浮遊ゲート２０Ｂから消去ゲート３０へのファウラーノルドハイム電子トンネリングを使用して実行される。プログラミングは、チャネル１８から浮遊ゲート２０Ａ又は２０Ｂへのホット電子注入を使用して実行される。
図１３Ｂは、プログラミング方法１３００と同様であり、また粗プログラミング及び精密プログラミングを利用する別のプログラミング方法１３１０を示す。しかしながら、方法が開始した後（ステップ１３０１）、図１３Ａのステップ１３０２でのように全てのセルを「０」状態にプログラムするプログラム動作の代わりに、消去動作が使用されて、全てのセルに対して消去を行って「１」状態にする（ステップ１３１２）。次いで、それぞれのセルが読み出し動作中に約０．２～５ｕＡ（例えば、標的の２倍～１００倍）の電流を引き込むように、ソフト（弱）プログラム動作（ステップ１３１３）が使用されて、全てのセルを中間状態（レベル）にプログラムする。その後、図１３Ａの場合と同様に、粗プログラミング方法及び精密プログラミング方法が続く。図１３Ｂの実施形態の変形として、ソフトプログラミング方法（ステップ１３１３）を完全に除去してもよい。
セル値、所望の電流値、及び粗標的電流値の例を、Ｎ＝８及びＭ＝４の単純な例について表６及び７に示す。
表６：Ｎ＝８の場合のＮ個の所望の電流値の例
Figure 2023515531000039
 表７：Ｍ＝４の場合のＭ個の標的電流値の例
Figure 2023515531000040
第２のアプローチは、図１５の進行１５０３及び図１６の進行１６０４に示されている。ここで、選択されたメモリセルのプログラミング中に印加される電圧を増加させる代わりに、増加する期間の持続時間に対して同じ電圧が印加される。進行１５０１におけるｖp1及び進行１５０２におけるｖp2などの増分電圧を加える代わりに、それぞれの印加パルスが、前に印加されたパルスよりもｔp1だけ長くなるように、追加の時間増分ｔp1がプログラミングパルスに加えられる。それぞれのプログラミングパルスが印加された後、検証ステップ（ステップ１４０４と同様）が実行される。任意選択的に、プログラミングパルスに加えられる追加の時間増分が前の使用された進行よりも短い持続時間である、追加の進行を、印加することができる。１つの時間的な進行のみが示されているが、当業者は、任意の数の異なる時間的進行が印加され得ることを理解するであろう。
次に、選択されたセルで読み出し動作が実行され、選択されたセルを通って引き込まれる電流（Ｉcell）が測定される、検証動作が実行される（ステップ１７０５）。ＩCTがＩD＋ＩCTOFFSETに設定され、ＩCTOFFSETが、プログラムオーバーシュートを防止するために追加されるオフセット値であるとしたときに、Ｉcellが粗標的電流値ＩCT以下である場合、適応較正方法１７００は完了し、精密プログラミング方法１３０６が開始され得る。Ｉcellが粗標的電流値ＩCT以下でない場合、ステップ１７０４～１７０５が繰り返され、ｉは増分される。
次いで、セルは、ｖiを使用してプログラムされる（ステップ１９０５）。ｉ＝１のとき、ステップ１９０４からの電圧ｖ1が使用される。ｉ＞＝２のとき、電圧ｖi＝ｖi-1＋Ｖincrementが使用される。Ｖincrementは、標的電流値ＩCTと対応させてｖincrementの値を記憶するルックアップテーブルから決定され得る。次に、選択されたセルで読み出し動作が実行され、選択されたセルを通って引き込まれる電流（Ｉcell）が測定される、検証動作が行われる（ステップ１９０６）。Ｉcellが粗標的電流値ＩCT以下である場合、絶対較正方法１９００は完了し、精密プログラミング方法１３０６が開始され得る。Ｉcellが粗標的電流値ＩCT以下でない場合、ステップ１９０５～１９０６が繰り返され、ｉは増分される。

Claims (45)

  1. ニューラルメモリ内の選択されたメモリセルを標的値にプログラムする方法であって、
    前記選択されたメモリセルの端子に第１の電圧シーケンスを印加することによって、前記選択されたメモリセルの浮遊ゲートを第１の電圧にプログラムするステップと、
    隣接するチューニングセルの端子に第２の電圧シーケンスを印加することによって、前記選択されたメモリセルの浮遊ゲートと前記隣接するチューニングセルの浮遊ゲートとの間の容量結合を介して、前記選択されたメモリセルの浮遊ゲートを第２の電圧にプログラムするステップであって、前記第２の電圧は、前記標的値に対応する、ステップと、を含む、方法。
  2. 前記選択されたメモリセルの端子は、ビット線に結合されたビット線端子と、ソース線に結合されたソース線端子と、ワード線に結合されたワード線端子と、を含む、請求項１に記載の方法。
  3. 前記選択されたメモリセルの端子は、制御ゲート線に結合された制御ゲート端子を更に含む、請求項２に記載の方法。
  4. 前記選択されたメモリセルの前記制御ゲート端子は、制御ゲート線に接続され、前記制御ゲート線は、前記選択されたメモリセルを含むセルの列及び隣接するセルの列の制御ゲート端子に接続される、請求項３に記載の方法。
  5. 前記選択されたメモリセルの端子は、消去ゲート線に結合された消去ゲート端子を更に含む、請求項３に記載の方法。
  6. 前記制御ゲートは前記消去ゲート線に直交する、請求項５に記載の方法。
  7. 前記制御ゲート線は前記ソース線に直交する、請求項５に記載の方法。
  8. 前記選択されたメモリセルはスプリットゲートメモリセルである、請求項２に記載の方法。
  9. 前記選択されたメモリセルは積層ゲートメモリセルである、請求項２に記載の方法。
  10. 前記第２の電圧シーケンスにおけるそれぞれのプログラミングパルス中に、サブ単電子に相当する電荷が前記選択されたメモリセルの浮遊ゲートに加えられる、請求項１に記載の方法。
  11. 前記選択されたメモリセル及び前記隣接するチューニングセルは、隣接するデータセル及びチューニングセルの複数の対を含む行内に含まれる、請求項１に記載の方法。
  12. 前記選択されたメモリセル及び前記隣接するチューニングセルは、隣接するデータセル及びチューニングセルの複数の対を含むアレイ内に含まれる、請求項１に記載の方法。
  13. 隣接するデータセル間の距離は、隣接するデータセルとチューニングセルとの間の距離より大きい、請求項１１に記載の方法。
  14. 前記行内の前記データセルの半分はＷ＋値を記憶し、前記行内の前記データセルの半分はＷ－値を記憶する、請求項１１に記載の方法。
  15. 前記Ｗ＋値を記憶するデータセルの前記半分は、チューニングセルとして使用される、請求項１４に記載の方法。
  16. 前記Ｗ－値を記憶するデータセルの半分は、チューニングセルとして使用される、請求項１４に記載の方法。
  17. 読み出し動作中、データビット線及びチューニングビット線の隣接する対は、検知増幅器に結合される、請求項１１に記載の方法。
  18. 前記データビット線及び前記チューニングビット線は交換可能である、請求項１７に記載の方法。
  19. 前記選択されたメモリセルの浮遊ゲートを第１の電圧にプログラムする前記ステップは、粗プログラミングを含む、請求項１に記載の方法。
  20. 前記選択されたメモリセルの浮遊ゲートを第１の電圧にプログラムする前記ステップは、粗プログラミング及び精密プログラミングを含む、請求項１に記載の方法。
  21. 前記選択されたメモリセルの浮遊ゲートをプログラムする前記ステップ中に、前記選択されたメモリセルの電圧が、前記第１の電圧を超える電圧にオーバープログラムされている場合、前記方法は、前記選択されたメモリセルを消去するステップを更に含む、請求項１に記載の方法。
  22. 前記選択されたメモリセルの浮遊ゲート及び前記隣接するチューニングセルの浮遊ゲートは、部分的に重なり合っている、請求項１に記載の方法。
  23. ニューラルメモリ内の第１のメモリセルを標的値にプログラムする方法であって、
    第２のメモリセルを、前記第２のメモリセルの端子にプログラミング電圧を印加することによってプログラムするステップと、
    前記第１のメモリセルの出力が前記標的値に到達したかどうかを判定するステップと、を含む、方法。
  24. 前記第２のメモリセルは前記第１のメモリセルに隣接する、請求項２３に記載の方法。
  25. 前記第１のメモリセルはデータビット線に結合され、前記第２のメモリセルはチューニングビット線に結合される、請求項２３に記載の方法。
  26. 前記プログラムするステップの前に、一対の隣接するビット線のどちらのビット線がより大きいノイズを含むかを判定し、当該ビット線を前記チューニングビット線として指定し、前記対の他方のビット線を前記データビット線として指定するステップを更に含む、請求項２５に記載の方法。
  27. 前記第１のメモリセル及び前記第２のメモリセルは、アナログニューラルメモリアレイに含まれる、請求項２３に記載の方法。
  28. 前記第１のメモリセルの前記出力が前記標的値に到達していない場合、前記第１のメモリセルの前記出力が前記標的値に到達するまで、前記プログラムするステップ及び前記決定するステップを繰り返すステップを更に含む、請求項２３に記載の方法。
  29. 繰り返すステップごとに、前記第２のメモリセルの前記端子に印加される前記プログラミング電圧のうちの１つ以上を増加させる、請求項２８に記載の方法。
  30. 同じプログラミング電圧が、それぞれの繰り返すステップ中に使用される、請求項２８に記載の方法。
  31. 前記第２のメモリセルの前記端子は、ビット線端子、ソース線端子、及びワード線端子を含む、請求項２３に記載の方法。
  32. 前記第２のメモリセルの前記端子は制御ゲート端子を更に含む、請求項３１に記載の方法。
  33. 前記第１のメモリセルの前記制御ゲート端子は制御ゲート線に接続されており、
    前記制御ゲート線は、前記第１のメモリセルを含むセルの列及び前記第２のメモリセルを含む隣接するセルの列の制御ゲート端子に接続されている、請求項３２に記載の方法。
  34. 前記第２のメモリセルの前記端子は消去ゲート端子を更に含む、請求項３４に記載の方法。
  35. 前記制御ゲートは前記消去ゲートに直交する、請求項３４に記載の方法。
  36. 前記制御ゲートは前記ソース線に直交する、請求項３４に記載の方法。
  37. 前記第１のメモリセル及び前記第２のメモリセルは、スプリットゲートメモリセルである、請求項２３に記載の方法。
  38. 前記第１のメモリセル及び前記第２のメモリセルは、積層ゲートメモリセルである、請求項２３に記載の方法。
  39. 前記プログラムするステップ中に、サブ単電子に相当する電荷が前記第１のメモリセルの浮遊ゲートに加えられる、請求項２３に記載の方法。
  40. 前記第１のメモリセル及び前記第２のメモリセルは、隣接するデータセル及びチューニングセルの複数の対を含むアレイ内に含まれる、請求項２３に記載の方法。
  41. 隣接するデータセル間の距離は、隣接するデータセルとチューニングセルとの間の距離より大きい、請求項４０に記載の方法。
  42. 前記決定するステップ中に、前記第１のメモリセルに結合されたビット線及び前記第２のメモリセルに結合されたビット線は両方とも、検知増幅器に結合される、請求項２３に記載の方法。
  43. 前記第１のメモリセルに対して粗プログラミングを実行するステップを更に含む、請求項２３に記載の方法。
  44. 前記第１のメモリセルに対して粗プログラミングを実行するステップと、
    前記第１のメモリセルに対して精密プログラミングを実行するステップと、を更に含む、請求項２３に記載の方法。
  45. 前記第１のメモリセルの浮遊ゲート及び前記第２のメモリセルの浮遊ゲートは、部分的に重なり合っている、請求項２１に記載の方法。
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