JP2023514307A - 順次的にプログラムするメモリサブシステムにおける順次読み出し最適化 - Google Patents

順次的にプログラムするメモリサブシステムにおける順次読み出し最適化 Download PDF

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Abstract

システムは、バッファを有する揮発性メモリと、処理デバイスとを含む。コマンド生成プロセッサが、ホストから、論理ブロックアドレス（ＬＢＡ）を伴う読み出し要求を受信し、所定の物理アドレスにマッピングされることになる第１のＬＢＡを含む第１の論理転送ユニット（ＬＴＵ）を創出する。コマンド生成プロセッサは、第１のＬＴＵがＬＢＡアドレス空間のゾーンと関連付けられるということを決定するためのフラグを読み出すことであって、ゾーンは、順次物理アドレスに順次的にマッピングされる順次ＬＢＡを含む、読み出すことを行う。コマンド生成プロセッサは、メモリデバイスからデータを取得し、バッファのセットにおいてデータを格納するように、処理デバイスに指図するためのものである、コマンドタグを生成することであって、コマンドタグは、その所定の物理アドレスと関連付けられる第１のコマンドタグと、順次的にその所定の物理アドレスの後に続く第２の物理アドレスと関連付けられる第２のコマンドタグとを含む、生成することを行う。

Description

本開示の実施形態は、一般的には、メモリサブシステムに関係し、より詳しくは、順次的にプログラムするメモリサブシステムにおける順次読み出し最適化に関係する。
メモリサブシステムは、データを格納する１つまたは複数のメモリデバイスを含み得る。メモリデバイスは、例えば、不揮発性メモリデバイスおよび揮発性メモリデバイスであり得る。一般的に、ホストシステムは、メモリデバイスにおいてデータを格納するために、および、メモリデバイスからデータを取得するために、メモリサブシステムを利用し得る。
本開示は、下記で与えられる詳細な説明から、および、本開示の様々な実施形態の付随する図面から、より十分に理解されることになる。
実施形態による、メモリサブシステムを含む実施例コンピューティングシステムを例解する図である。 実施形態による、さらに詳細な形での図１Ａのメモリサブシステムを例解する図である。 様々な実施形態による、ゾーンベースマッピングをサポートするように構成されるデータ構造の実施例を例解するブロック線図である。 実施形態による、図１Ａ～１Ｂのメモリサブシステムコントローラの、コマンド生成プロセッサ、変換プロセッサ、およびコマンド実行プロセッサの相互関係性のブロック線図である。 実施形態による、順次読み出し最適化のための方法のフローチャートである。 関係付けられる実施形態による、順次読み出し最適化のための方法のフローチャートである。 本開示の実施形態が動作し得る実施例コンピュータシステムのブロック線図である。
本開示の態様は、順次的にプログラムするメモリサブシステムにおける順次読み出し最適化に向けられる。メモリサブシステムは、ストレージデバイス、メモリモジュール、または、ストレージデバイスおよびメモリモジュールのハイブリッドであり得る。ストレージデバイスおよびメモリモジュールの実施例は、図１Ａと連関して下記で説明される。一般的に、ホストシステムは、データを格納するメモリデバイスなどの１つまたは複数のコンポーネントを含むメモリサブシステムを利用し得る。ホストシステムは、メモリサブシステムにおいて格納されることになるデータを提供し得るものであり、メモリサブシステムから取得されることになるデータを要求し得る。
メモリデバイスは、不揮発性メモリデバイスであり得る。不揮発性メモリデバイスの１つの実施例は、否定論理積（ＮＡＮＤ）メモリデバイスである。不揮発性メモリデバイスの他の実施例は、図１Ａと連関して下記で説明される。不揮発性メモリデバイスは、１つまたは複数のダイのパッケージである。パッケージにおけるダイは、メモリサブシステムコントローラと通信するための１つまたは複数のチャネルに割り当てられ得る。各ダイは、１つまたは複数のプレーンからなり得る。プレーンは、論理ユニット（ＬＵＮ）へとグループ化され得る。いくつかのタイプの不揮発性メモリデバイス（例えば、ＮＡＮＤデバイス）に対して、各プレーンは、物理ブロックのセットからなる。各ブロックは、ページのセットからなる。各ページは、メモリセル（「セル」）のセットからなる。セルは、情報を格納する電子回路である。ブロックは、本明細書において以後、データを格納するために使用されるメモリデバイスのユニットを指し、メモリセルのグループ、ワードライングループ、ワードライン、または、個々のメモリセルを含み得る。
データ動作が、メモリサブシステムにより遂行され得る。データ動作は、ホストにより開始される動作であり得る。例えば、ホストシステムは、メモリサブシステム上でのデータ動作（例えば、書き込み、読み出し、消去、その他）を開始し得る。ホストシステムは、メモリサブシステムのメモリデバイスにおいてデータを格納するために、および、メモリサブシステムのメモリデバイスからデータを読み出すためになどで、メモリサブシステムにアクセス要求（例えば、書き込みコマンド、読み出しコマンド）を送出し得る。
ホスト要求により指定されるような、読み出される、または、書き込まれることになるデータは、本明細書において以後、「ホストデータ」と称される。ホスト要求は、ホストシステムがホストデータと関連付ける位置である、ホストデータに対する論理アドレス情報（例えば、論理ブロックアドレス（ＬＢＡ）、名前空間）を含み得る。論理アドレス情報（例えば、ＬＢＡ、名前空間）は、ホストデータに対するメタデータの一部であり得る。メタデータは、さらには、エラーハンドリングデータ（例えば、ＥＣＣコードワード、パリティコード）、データバージョン（例えば、書き込まれたデータの経過時間を区別するために使用される）、有効ビットマップ（どのＬＢＡまたは論理転送ユニット（ｌｏｇｉｃａｌ ｔｒａｎｓｆｅｒ ｕｎｉｔ）が有効データを内包するか）、および類するものを含み得る。簡単のため、「データ」が以後言及される場合、そのようなデータは、少なくともホストデータを指すと理解され得るが、さらには、メディア管理データおよび／またはシステムデータなどの、他のデータを指し得る。
メモリデバイスのセル（または単純に「メディア」）は、ダイから（上位レベル）、プレーンまで、ブロックまで、ページまで（下位レベル）、階層的に組織化され得る。ブロックセット（さらにはブロックストライプと称される）は、ブロックがデータストレージの目的のために一体でグループ化されるように、異なるダイのプレーンにまたがって配されるブロックのセットであり得る。ブロックストライプに書き込むことは、複数個のダイにまたがって、同時的に書き込まれ、同じ時間において読み出され得る、より多くのホストデータを可能とする。１つまたは複数のブロックセットの複数個のブロックが、データグループとして識別され得る。
様々な実施形態において、ホストファイルシステムが、局所性によりホストデータをグループ化し、メモリサブシステムに順次的にホストデータを書き込み得る。ファイルシステムは、その際、例えば、異なるホストアプリケーションが各々それ自体のストリームに書き込み得る場合、メモリサブシステムに並列順次ストリームとして異なる局所性のホストデータを書き込み得るものであり、各ストリームは、それ自体の局所性を有する。「局所性」は、時間的局所性または空間的局所性のいずれかを指し得る。時間的局所性によってグループ化されるデータは、プロセッサが、短い期間の時間にわたって反復的に、同じメモリデバイス位置においてアクセスする傾向があるホストデータ、例えば、同じ時間のあたりで書き込まれる、上書きされる、およびトリミングされるデータである。トリミングされることは、もはや使用中でなく、例えばガベージコレクションによって内部的にワイプされ得る、データのブロックをメモリデバイスに通知するためのトリムコマンドの、オペレーティングシステムの使用を指すものである。空間的局所性によってグループ化されるデータは、個別の時間において、いつ個別のストレージ位置が参照されるかのデータ取得パターンを捕捉し、その際、（メモリデバイス上の）付近のメモリ位置は、近い将来において参照されることになるということの公算が大きい。この事例において、プロセッサは、引き続いて参照される位置に対して、より高速のアクセスのために準備することに価値がある、現在参照されるメモリ位置のあたりの区域のサイズおよび形状を決定することを試行し得る。順次的局所性への言及は、データ要素が、要素を１次元アレイにおいてトラバースすることにおいてなどで、直線的に配置構成およびアクセスされるときに起こる、空間的局所性の特殊な事例である。
メモリサブシステムコントローラ（例えば、処理デバイスを含む）は、普通、ホストデータの一部分（例えば、４ＫＢ）の形でランダムにメディアに書き込み、次いで、ＬＢＡ空間をメディアの物理アドレス空間にマッピングするためにメタデータを使用する。しかしながら、ホストデータのより大きいグループ（例えば、１００ＭＢ以上）が、データ局所性によってグループ化されて書き込まれるとき、「データグループ」は、複数個のダイにまたがる１つまたは複数のブロックセットに、より大きいチャンクとして順次的に書き込まれ得る。そのようなデータグループのマッピングを単純化するために、ゾーン（例えば、データグループと関連付けられる論理アドレス空間）のＬＢＡが、ＬＢＡ空間の中で順次的に順序付けられ、物理アドレス空間の中の順次的に順序付けられる物理アドレスにマッピングされ得る。換言すれば、データグループは、複数個の順次物理アドレスに順次的にマッピングされる複数個の順次ＬＢＡを有するＬＢＡ空間ゾーンと関連付けられ得る。一度にデータのゾーンを書き込み（例えば、プログラムし）、ゾーンをマッピングし得るメモリサブシステムは、よって、例えば、論理アドレスのゾーンが名前を付けられる／グループとして識別される、ゾーン名前空間（ＺＮＳ）において動作する。有利には、論理対物理（ＬＴＰ）アドレスマッピングに対するＺＮＳの使用は、ＬＴＰマッピングを追跡するためのメタデータの量を甚だしく低減する。
メモリサブシステムにおいて、読み出し要求（または読み出し動作）は、普通、メモリサブシステムコントローラの（例えば、論理アドレスを物理アドレスに変換する）変換プロセッサに、一度に１つのコマンドタグで発行され、コマンドタグにより指定される粒度におけるランダム読み出しを結果的に生じさせる。さらにはシステムタグ（例えば、シスタグ（ｓｙｓｔａｇ））と称されるコマンドタグは、論理転送ユニット（ＬＴＵ）番号、および、転送ユニットに対応する内容がキャッシュにおいてであるかのように格納されるバッファ（例えば、揮発性メモリにおけるスロットまたはエントリ）を識別するバッファアドレスを含む。１つの実施形態においてデータの４ＫＢ一部分に対応するＬＴＵは、マッピングデータ構造のセットによって物理アドレスにマッピングされ得る複数個の順次ＬＢＡのサブセットである。よって、ＬＴＵを創出するために、メモリサブシステムコントローラのコマンド生成プロセッサが、読み出し要求のＬＢＡを、ＬＢＡに対して順次的である追加的なＬＢＡ（さらには、読み出し要求において受信され得る）と組み合わせ得る。各ＬＴＵは、ＬＴＵタイプに依存して、論理ブロックまたは論理ページに変換され得る。
読み出し要求は、従来から一度に１つのコマンドタグで遂行されるので、各読み出し要求は、詳細に解説されることになるように、（読み出しが順次的であるかどうかに関わらず）メモリサブシステムコントローラのコマンド生成プロセッサ内へのコマンドメッセージ（例えば、１つの実施例におけるメールボックスメッセージ）を生成し、メモリデバイスにおける物理的位置に読み出し要求のＬＢＡをマッピングするための複数個の（例えば、４つの）データ構造ルックアップを生成する。コマンドメッセージが、不揮発性メモリコマンドのフェッチングの後に使用され得るものであり、その場合、コマンド生成プロセッサは、コマンドの受信に関して変換プロセッサに知らせる。これらのデータ構造（例えば、テーブル）は、密結合メモリ（ＴＣＭ）、またはスタティック読み出し専用メモリ（ＳＲＡＭ）、または、他の揮発性メモリにおいて格納され得る。読み出し要求をハンドリングすることのこの様式は、とりわけ、いくつかの読み出し要求が、（例えば、ＺＮＳの）順次的に書き込まれる物理アドレス空間に順次的に発行されるということであれば、レイテンシを増大することにより、オーバーヘッドを増大し、総体的な性能を低下させる。よって、順次書き込みからの順次データレイアウトは、メモリサブシステムコントローラ（例えば、メモリサブシステムコントローラの変換プロセッサ）が、読み出し要求を成就するためにデータを取得するための取得元の物理アドレスを決定するために遂行しなければならないルックアップの数を制限するためには活用されない。
本開示の態様は、共有される揮発性メモリ（例えば、少なくとも１つの揮発性メモリデバイス）であって、それを通して、処理デバイスの変換プロセッサが、処理デバイスのコマンド実行プロセッサに、第１の物理アドレス（第１のコマンドタグにより指定される第１のＬＴＵがマッピングされる）を伝達し、第１の物理アドレスが、順次的に書き込まれるデータの一部であるということを指示するフラグ（例えば、ビットフラグ）をセットし得る、共有される揮発性メモリを用いることにより、上記および他の欠陥に対処する。処理デバイスのコマンド生成プロセッサは、次いで、揮発性メモリにおいて、物理アドレスに、および、グループとして発行されることになる、第１のコマンドタグを含むための、コマンドタグのセットをどのように生成すべきかを決定するためのフラグにアクセスし得る。コマンド生成プロセッサは、マッピングデータ構造における、変換プロセッサによる、何らのさらなるルックアップも避けながら、処理デバイスのコマンド実行プロセッサに直接的に、コマンドタグを含むコマンドのセットをさらに送出し得る。コマンド実行プロセッサは、コマンドタグにより指定される物理アドレスからのデータを、この目的のために割り振られるバッファ（例えば、揮発性メモリの中のスロット）のセット内へと読み出し得る。
様々な実施形態において、より具体的には、コマンドタグのこのセットは、物理アドレスと関連付けられる第１のコマンドタグのみではなく、さらには、第１の物理アドレスにおいて開始する読み出し窓サイズ（例えば、オフセット値）の中で順次的に番号付けされる後続の物理アドレスと関連付けられる追加的なコマンドタグを含み得る。この手立てにおいて、順次データは、先読み方式で読み出され、第１の物理アドレスおよび後続の物理アドレスにおいて格納されるデータ、例えば、オフセット値の読み出し先読みの容量をハンドリングするために割り振られるバッファのセットにおいて格納される。物理アドレスから読み出されるホストシステムにより要求されるデータは、ホストシステムに返される。ホストシステムが、物理アドレスのオフセット値の中の、第２または後続の物理アドレスからのデータを要求するという事象において、コマンド生成プロセッサは、何らのさらなるルックアップまたは変換もなく、バッファのセットからデータを迅速に取得し、ホストシステムにデータを送出し得る。
本開示の利点は、例えば、多くの読み出し要求が、読み出し先読み動作によってバッファにおいてヒットすることを可能とすることによる、改善される読み出し性能、および、（書き込み動作より頻繁に起こる）大変多くの読み出し要求にサービス提供するために書き込み動作を中断することの重い犠牲を回避することを含み、ただしそれらに制限されない。さらに、本開示は、ホストシステムからの順次読み出し要求に関するレイテンシを（それらの読み出し要求が、書き込み動作、および／または、他のゾーンへの読み出し要求によって散在させられるとしても）低下させるために、順次読み出し性能最適化を遂行することの手立てを解説する。これらの利点は、ＺＮＳを可能にされるメモリデバイスにより遂行される順次書き込みを相乗的に活用する。本明細書において以降で論考される、メモリサブシステムの中でのメモリ割り振りおよびエラー最適化の他の利点が、当業者に明らかになることになる。
図１Ａは、本開示のいくつかの実施形態による、メモリサブシステム１１０を含む実施例コンピューティングシステム１００を例解する図である。メモリサブシステム１１０は、メディア、そのような揮発性メモリ（例えば、メモリデバイス１４０）、１つもしくは複数の不揮発性メモリデバイス（例えば、メモリデバイス１３０）、または、そのようなものの組み合わせを含み得る。各メモリデバイス１３０または１４０は、１つまたは複数のメモリコンポーネントであり得る。
メモリサブシステム１１０は、ストレージデバイス、メモリモジュール、または、ストレージデバイスおよびメモリモジュールのハイブリッドであり得る。ストレージデバイスの実施例は、ソリッドステートドライブ（ＳＳＤ）、フラッシュドライブ、ユニバーサルシリアルバス（ＵＳＢ）フラッシュドライブ、組み込みマルチメディアコントローラ（ｅＭＭＣ）ドライブ、ユニバーサルフラッシュストレージ（ＵＦＳ）ドライブ、セキュアデジタル（ＳＤ）カード、およびハードディスクドライブ（ＨＤＤ）を含む。メモリモジュールの実施例は、デュアルインラインメモリモジュール（ＤＩＭＭ）、スモールアウトラインＤＩＭＭ（ＳＯ－ＤＩＭＭ）、および、様々なタイプの不揮発性デュアルインラインメモリモジュール（ＮＶＤＩＭＭ）を含む。
コンピューティングシステム１００は、デスクトップコンピュータ、ラップトップコンピュータ、ネットワークサーバ、モバイルデバイス、乗物（例えば、飛行機、ドローン、列車、自動車、または、他の運輸機関）、モノのインターネット（ＩｏＴ）を可能にされるデバイス、組み込みコンピュータ（例えば、乗物、産業機器、または、ネットワーク化された商用デバイスに含まれるもの）などのコンピューティングデバイス、または、メモリと処理デバイスとを含むそのようなコンピューティングデバイスであり得る。
コンピューティングシステム１００は、１つまたは複数のメモリサブシステム１１０に結合されるホストシステム１２０を含み得る。いくつかの実施形態において、ホストシステム１２０は、異なるタイプのメモリサブシステム１１０に結合される。図１Ａは、１つのメモリサブシステム１１０に結合されるホストシステム１２０の１つの実施例を例解する。本明細書において使用される際、「に結合される」または「と結合される」は、一般的には、電気、光学、磁気、および類するものなどの接続を含む、有線かワイヤレスかを問わない、間接的な通信接続、または、（例えば、介在するコンポーネントまたはデバイスを伴わない）直接的な通信接続であり得る、コンポーネントまたはデバイスどうしの間の接続を指す。
ホストシステム１２０は、プロセッサチップセットと、プロセッサチップセットにより実行されるソフトウェアスタックとを含み得る。プロセッサチップセットは、１つまたは複数のコア、１つまたは複数のキャッシュ、メモリコントローラ（例えば、ＮＶＤＩＭＭコントローラ）、および、ストレージプロトコルコントローラ（例えば、ＰＣＩｅコントローラ、ＳＡＴＡコントローラ）を含み得る。ホストシステム１２０は、例えば、メモリサブシステム１１０にデータを書き込み、メモリサブシステム１１０からデータを読み出すために、メモリサブシステム１１０を使用する。
ホストシステム１２０は、システムバスによって通信し得る、物理ホストインターフェースを介して、メモリサブシステム１１０に結合され得る。物理ホストインターフェースの実施例は、シリアル・アドバンスト・テクノロジー・アタッチメント（ＳＡＴＡ）インターフェース、周辺コンポーネント相互接続エクスプレス（ＰＣＩｅ）インターフェース、ユニバーサルシリアルバス（ＵＳＢ）インターフェース、ファイバチャネル、シリアルアタッチドＳＣＳＩ（ＳＡＳ）、ダブルデータレート（ＤＤＲ）メモリバス、スモールコンピュータシステムインターフェース（ＳＣＳＩ）、デュアルインラインメモリモジュール（ＤＩＭＭ）インターフェース（例えば、ダブルデータレート（ＤＤＲ）をサポートするＤＩＭＭソケットインターフェース）、オープンＮＡＮＤフラッシュインターフェース（ＯＮＦＩ）、ダブルデータレート（ＤＤＲ）、低電力ダブルデータレート（ＬＰＤＤＲ）、または、任意の他のインターフェースを含み、ただしそれらに制限されない。物理ホストインターフェースは、ホストシステム１２０とメモリサブシステム１１０との間でデータを送信するために使用され得る。ホストシステム１２０は、メモリサブシステム１１０がＰＣＩｅインターフェースによりホストシステム１２０と結合されるとき、コンポーネント（例えば、メモリデバイス１３０）にアクセスするために、ＮＶＭエクスプレス（ＮＶＭｅ）インターフェースをさらに利用し得る。物理ホストインターフェースは、メモリサブシステム１１０とホストシステム１２０との間で、制御、アドレス、データ、および、他の信号を通過させるためのインターフェースを提供し得る。図１Ａは、実施例としてメモリサブシステム１１０を例解する。一般的に、ホストシステム１２０は、同じ通信接続、複数個の別個の通信接続、および／または、通信接続の組み合わせを介して、複数個のメモリサブシステムにアクセスし得る。
メモリデバイス１３０、１４０は、異なるタイプの不揮発性メモリデバイスおよび／または揮発性メモリデバイスの任意の組み合わせを含み得る。揮発性メモリデバイス（例えば、メモリデバイス１４０）は、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）およびシンクロナスダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）などのランダムアクセスメモリ（ＲＡＭ）であり得るものであり、ただしそれらに制限されない。
不揮発性メモリデバイス（例えば、メモリデバイス１３０）のいくつかの実施例は、否定論理積（ＮＡＮＤ）タイプフラッシュメモリ、および、３次元クロスポイント（「３Ｄクロスポイント」）メモリなどの所定位置書き込み（ｗｒｉｔｅ－ｉｎ－ｐｌａｃｅ）メモリを含む。不揮発性メモリのクロスポイントアレイは、積層可能なクロスグリッドデータアクセスアレイと連関して、バルク抵抗の変化に基づいてビットストレージを遂行し得る。加えて、多くのフラッシュベースのメモリと対照的に、クロスポイント不揮発性メモリは、所定位置書き込み動作を遂行し得るものであり、その場合、不揮発性メモリセルは、不揮発性メモリセルが先に消去されることなくプログラムされ得る。ＮＡＮＤタイプフラッシュメモリは、例えば、２次元ＮＡＮＤ（２Ｄ ＮＡＮＤ）および３次元ＮＡＮＤ（３Ｄ ＮＡＮＤ）を含む。
メモリデバイス１３０の各々は、メモリセルの１つまたは複数のアレイを含み得る。１つのタイプのメモリセル、例えば、シングルレベルセル（ＳＬＣ）は、セルあたり１ビットを格納し得る。マルチレベルセル（ＭＬＣ）、トリプルレベルセル（ＴＬＣ）、およびクアッドレベルセル（ＱＬＣ）などの他のタイプのメモリセルは、セルあたり複数個のビットを格納し得る。いくつかの実施形態において、メモリデバイス１３０の各々は、ＳＬＣ、ＭＬＣ、ＴＬＣ、ＱＬＣ、または、そのようなものの任意の組み合わせなどの、メモリセルの１つまたは複数のアレイを含み得る。いくつかの実施形態において、個別のメモリデバイスは、メモリセルの、ＳＬＣ一部分、および、ＭＬＣ一部分、ＴＬＣ一部分、またはＱＬＣ一部分を含み得る。メモリデバイス１３０のメモリセルは、データを格納するために使用されるメモリデバイスの論理ユニットを指し得るページとしてグループ化され得る。いくつかのタイプのメモリ（例えば、ＮＡＮＤ）に関しては、ページは、ブロックを形成するためにグループ化され得る。
不揮発性メモリセルの、ＮＡＮＤタイプフラッシュメモリ（例えば、２Ｄ ＮＡＮＤ、３Ｄ ＮＡＮＤ）および３Ｄクロスポイントアレイなどの不揮発性メモリコンポーネントが説明されるが、メモリデバイス１３０は、読み出し専用メモリ（ＲＯＭ）、相変化メモリ（ＰＣＭ）、自己選択メモリ、他のカルコゲナイド系メモリ、強誘電体トランジスタランダムアクセスメモリ（ＦｅＴＲＡＭ）、強誘電体ランダムアクセスメモリ（ＦｅＲＡＭ）、磁気ランダムアクセスメモリ（ＭＲＡＭ）、スピントランスファートルク（ＳＴＴ）－ＭＲＡＭ、導電性ブリッジングＲＡＭ（ＣＢＲＡＭ）、抵抗性ランダムアクセスメモリ（ＲＲＡＭ）、酸化物系ＲＲＡＭ（ＯｘＲＡＭ）、否定論理和（ＮＯＲ）フラッシュメモリ、および、電気的消去可能プログラマブル読み出し専用メモリ（ＥＥＰＲＯＭ）などの、任意の他のタイプの不揮発性メモリに基づき得る。
メモリサブシステムコントローラ１１５（または、簡単のため、コントローラ１１５）は、メモリデバイス１３０においてデータを読み出すこと、データを書き込むこと、または、データを消去することなどの動作、および、他のそのような動作を遂行するために、メモリデバイス１３０と通信し得る。メモリサブシステムコントローラ１１５は、１つもしくは複数の集積回路および／もしくはディスクリートコンポーネント、バッファメモリ、または、それらの組み合わせなどのハードウェアを含み得る。ハードウェアは、本明細書において説明される動作を遂行するための、専用の（すなわち、ハードコードされた）論理を伴うデジタル回路網を含み得る。メモリサブシステムコントローラ１１５は、マイクロコントローラ、特殊目的論理回路網（例えば、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、特定用途向け集積回路（ＡＳＩＣ）、その他）、または、他の適したプロセッサであり得る。
メモリサブシステムコントローラ１１５は、ローカルメモリ１１９において格納される命令を実行するように構成されるプロセッサ１１７（例えば、処理デバイス）を含み得る。例解される実施例において、メモリサブシステムコントローラ１１５のローカルメモリ１１９は、メモリサブシステム１１０とホストシステム１２０との間の通信をハンドリングすることを含む、メモリサブシステム１１０の動作を制御する、様々なプロセス、動作、論理フロー、およびルーチンを遂行するための命令を格納するように構成される組み込みメモリを含む。
いくつかの実施形態において、ローカルメモリ１１９は、メモリポインタ、フェッチされたデータ、その他を格納するメモリレジスタを含み得る。ローカルメモリ１１９は、さらには、マイクロコードを格納するための読み出し専用メモリ（ＲＯＭ）を含み得る。図１Ａにおける実施例メモリサブシステム１１０は、メモリサブシステムコントローラ１１５を含むように例解されているが、本開示の別の実施形態において、メモリサブシステム１１０は、メモリサブシステムコントローラ１１５を含まず、代わりに、（例えば、外部ホストにより、または、メモリサブシステムとは別個のプロセッサもしくはコントローラにより提供される）外部制御に依拠し得る。
一般的に、メモリサブシステムコントローラ１１５は、ホストシステム１２０からコマンドまたは動作を受信し得るものであり、メモリデバイス１３０への所望されるアクセスを達成するために、コマンドまたは動作を、命令または適切なコマンドへとコンバートし得る。メモリサブシステムコントローラ１１５は、ウェアレベリング動作、ガベージコレクション動作、エラー検出およびエラー訂正コード（ＥＣＣ）動作、暗号化動作、キャッシング動作、ならびに、論理ブロックアドレス（例えば、論理ブロックアドレス（ＬＢＡ）、名前空間）と、メモリデバイス１３０と関連付けられる物理アドレス（例えば、物理ブロックアドレス）との間のアドレス変換などの、他の動作に対して責任を負い得る。メモリサブシステムコントローラ１１５は、物理ホストインターフェースを介してホストシステム１２０と通信するためのホストインターフェース回路網をさらに含み得る。ホストインターフェース回路網は、ホストシステムから受信されるコマンドを、メモリデバイス１３０にアクセスするためのコマンド命令へとコンバートし、メモリデバイス１３０と関連付けられる応答を、ホストシステム１２０に対する情報へとコンバートし得る。
メモリサブシステム１１０は、さらには、例解されない追加的な回路網またはコンポーネントを含み得る。いくつかの実施形態において、メモリサブシステム１１０は、キャッシュまたはバッファ（例えば、ＤＲＡＭ）と、メモリサブシステムコントローラ１１５からアドレスを受信し、メモリデバイス１３０にアクセスするためにアドレスを復号し得るアドレス回路網（例えば、行デコーダおよび列デコーダ）とを含み得る。
いくつかの実施形態において、メモリデバイス１３０は、メモリデバイス１３０の１つまたは複数のメモリセルに関する動作を実行するために、メモリサブシステムコントローラ１１５と連関して動作するローカルメディアコントローラ１３５を含む。外部コントローラ（例えば、メモリサブシステムコントローラ１１５）は、メモリデバイス１３０を外部的に管理（例えば、メモリデバイス１３０に関するメディア管理動作を遂行）し得る。いくつかの実施形態において、メモリデバイス１３０は、同じメモリデバイスパッケージまたはメモリダイの中で、メモリ管理のためのローカルコントローラ（例えば、ローカルメディアコントローラ１３５）と組み合わされるロウ（ｒａｗ）メモリデバイスである、マネージドメモリデバイスである。マネージドメモリデバイスの実施例は、マネージドＮＡＮＤ（ＭＮＡＮＤ）デバイスである。
いくつかの実施形態において、コントローラ１１５は、エラー訂正コード（ＥＣＣ）エンコーダ／デコーダ１１１を含む。ＥＣＣエンコーダ／デコーダ１１１は、メモリデバイス１３０に書き込まれるデータに対するＥＣＣ符号化、および、メモリデバイス１３０から読み出されるデータに対するＥＣＣ復号、それぞれを遂行し得る。ＥＣＣ復号は、ロウ読み出しデータにおけるエラーを訂正するために、および、多くの事例においてさらには、ロウ読み出しデータにおけるビットエラーの数を報告するために、ＥＣＣコードワードを復号するために遂行され得る。
図１Ｂは、実施形態による、さらに詳細な形での図１Ａのメモリサブシステム１１０を例解する図である。実施形態において、メモリサブシステムコントローラ１１５（例えば、簡単のため、コントローラ１１５と称される処理デバイス）は、１つまたは複数のレジスタ１１２と、バッファマネージャ１１３を含むコマンド生成プロセッサ１２２と、変換プロセッサ１２３と、コマンド実行プロセッサ１２４と、ローカルメモリ１１９とを含む。例えば、プロセッサ１１７（図１Ａ）は、コマンド生成プロセッサ１２３と、変換プロセッサ１２３と、コマンド実行プロセッサ１２４とを含み得る。ローカルメモリ１１９は、例えば図２において例解されるような、ＺＮＳマッピングデータ構造の中でも、ゾーンマップデータ構造１０１およびブロックセットマップデータ構造１０７を格納し得る。１つの実施形態において、ゾーンマップデータ構造１０１は複数個のエントリを含み、そのことは、図２を参照して詳細に解説されることになるように、各エントリが、ブロックセットマップデータ構造１０７の中のエントリに連結するブロックセットエントリ識別子を有し、そのブロックセットマップデータ構造１０７の中のエントリが、代わって、メモリにおいてページを位置特定する、ページマップデータ構造のエントリに連結し得るようなものである。
さらに、１つまたは複数のメモリデバイス１３０、１４０を参照して先に論考されたように、複数個のダイ（例えば、ダイＡおよびダイＢ）の物理アドレス空間は、プレーン、ブロック、およびページにより、階層的に組織化され得る。そのため、例えば、ダイＡおよびダイＢの各々は、プレーンＡおよびプレーンＢを含み得るものであり、プレーンＡおよびプレーンＢの各々は、ブロックＡおよびブロックＢを含み得る。ブロックセット（またはブロックストライプ）は、メモリデバイスの複数個のダイのプレーンにまたがって配されるブロックのグループと定義され得る。例解されるように、ブロックセット１４４は、ダイＡのプレーンＡのブロックＡを含み、ダイＢのプレーンＢ等々の、例えばさらには、存在しオンラインであるならば、ダイＣ、および、続けてさらなるダイまでの、プレーンＣの、ブロックＡを含むように配される。
様々な実施形態において、変換プロセッサ１２３（および／または、変換プロセッサ１２３に結合されるコントローラ１１５の動的データプレーサ）は、メモリデバイス１３０、１４０のメディアユニットまたはメモリコンポーネント（さらには「ＩＣダイ」または「メディア」と称される）において、論理アドレスと関連付けられるデータを配置するために、メディアレイアウトを動的に決定する。メディアレイアウトは、（例えば、ホストシステム１２０から）メモリサブシステム１１０において受信されるコマンドにおいて使用される論理アドレスと、メモリサブシステム１１０のメディアにおける物理メモリ位置との間のマッピングを指定する。
変換プロセッサ１２３は、例えば、メモリサブシステム１１０において入力／出力スケジューリングの時間においてデータを書き込む、プログラムする、格納する、コミットするためのメディアの利用可能性に基づいて、メモリデバイス１３０または１４０のメディアの物理アドレスと関連付けられる論理アドレスにおけるデータの配置のために、ＬＢＡ空間の論理アドレスの一部分に対するメディアレイアウトを決定し得る。中にメディアユニットを含むＩＣダイが、データをコミット／プログラムするために利用可能であるとき、書き込みコマンドが、メモリサブシステム１１０における実行のためにスケジューリングされ、変換プロセッサ１２３は、書き込みコマンドに対してメディアレイアウトの一部分を生成し、ＩＣダイの中のメモリ位置にマッピングするために、書き込みコマンドにおいて使用される論理アドレスをマッピングする。書き込みコマンドの実行は、ＩＣダイ内へと、書き込みコマンドと関連付けられるデータをコミット／プログラムすることをメモリサブシステム１１０に行わせる。
メディアにまたがるＩＣダイの利用可能性、および／または、順次マッピングスキームの適用に依存して、コントローラ１１５は、一度に１つのＩＣダイをフィルアップするために、（例えば、データ局所性の順次ストリームにおいて提供される）データグループを順次的に書き込み得るものであり、さもなければ、例えば、メディアのＩＣダイを同時的にフィルアップするために、並列に、一度に複数個のＩＣダイに順次的に書き込み得る。ＬＢＡ空間のゾーンの中での書き込みのマッピングが、さらには、ＺＮＳマッピングデータ構造を参照して、より詳細に論考されることになるように、マッピングを遂行するために使用される計算を単純化するために、順次的に行われ得る。利用可能な複数個のＩＣダイが存するとき、複数個の書き込みストリームからのコマンドにおいて使用される論理アドレス（例えば、ＬＢＡ）は、複数個の書き込みストリームからのコマンドの実行におけるメディアアクセス衝突が存しないように、メディアレイアウトの動的に生成される一部分により、複数個のＩＣダイそれぞれにマッピングされ得る。
様々な実施形態において、変換プロセッサ１２３は、ＬＢＡを物理アドレス空間の物理ブロックアドレス（ＰＢＡ）に変換するために、ある決まったＺＮＳマッピングデータ構造（例えば、ゾーンマップデータ構造１０１およびブロックセットマップデータ構造１０７）にアクセスする。フラッシュメディア（例えば、ＮＯＲまたはＮＡＮＤフラッシュメモリ）の文脈における変換プロセッサ１２３は、フラッシュ変換レイヤ（ＦＴＬ）と称され得る。変換プロセッサ１２３により用いられるマッピングは、一般的には、所定のタイプのブロックマッピング、例えば、ブロックレベルマッピングまたはログブロックマッピングを必然的に含むことを想定され得る。データ局所性が検出される場合、または、ＺＮＳメモリデバイスにおいて、変換プロセッサ１２３は、例えばＺＮＳデータ構造の中で、ゾーンを形成するブロックのグループをマッピングし得るものであり、そのことは、先に論考されたように、順次的に番号付けされるＬＢＡを、順次的に番号付けされるＰＡにマッピングすることを必然的に含み得る。ゾーンのＬＢＡ空間をメディアの物理アドレス空間にマッピングするための、ＺＮＳデータ構造、および、それらの構造の相互関係の使用が、図２を参照して、より詳細に論考される。
いくつかの実施形態において、メモリサブシステム１１０は、さらには、読み出し要求の成就においてデータを格納する（例えば、キャッシュする）ために使用されるバッファが内で割り振られる、揮発性メモリデバイス１４０Ａ（例えば、ＴＣＭ、ＳＲＡＭ、ＤＲＡＭ、または、それらの組み合わせなどの共有される揮発性メモリ）を含む。例えば、各バッファは、揮発性メモリデバイス１４０Ａのアドレス指定されるスロットまたはエントリであり得る。バッファは、第１のバッファ１４２Ａ、第２のバッファ１４２Ｂ、第３のバッファ１４２Ｃ等々、ないし第Ｎのバッファ１４２Ｎを含み得る。各バッファは、ページサイズのデータを格納し得る。代替的な実施形態において、別個に示されるが、揮発性メモリデバイス１４０Ａは、実際には、コントローラ１１５のローカルメモリ１１９の一部である。
様々な実施形態において、コマンド生成プロセッサ１２２は、コマンド処理、例えば、ホストシステム１２０または別の要求エージェントからそれぞれ受信される、読み出しおよび書き込み要求に基づいて、読み出しコマンドおよび書き込みコマンドを生成することを遂行する。読み出し要求を実行することの一部として、コマンド生成プロセッサ１２２のバッファマネージャ１１３は、（読み出し要求のＬＢＡを含むように創出されるＬＴＵによりマッピングされる対象の）第１の物理アドレスにおいて、および、例えば、メモリデバイスの読み出し窓サイズを規定するオフセット値の中で、第１の物理アドレスの後に続いて順次的に番号付けされる、後続の物理アドレスにおいて格納されるデータの量にマッチングする容量を有する、ある決まった数のバッファ（例えば、バッファの「セット」）を割り振り得る。１つの実施形態において、オフセット値は１２８ＫＢであり、そのことは、第１の読み出し要求を超える、追加的な１２４ＫＢのデータの読み出し先読みを可能とする。様々な他のオフセット値または読み出し窓サイズが構想される。例えば、各後続の物理アドレスは、後続の物理アドレスを決定するために、オフセット値により規定される順次物理アドレス空間の読み出し窓にまたがるページ数によりインクリメントされ得る。バッファマネージャ１１３によるバッファの割り振りおよび追跡は、読み出し先読み動作を手助けする。
これらの実施形態において、コマンド生成プロセッサ１２２は、メモリデバイス１３０または１４０の第１のアドレスおよび後続のアドレスからデータを取得し、バッファのセットにおいてデータを格納するように、処理デバイスのコマンド実行プロセッサ１２４に指図するために利用されるコマンドタグのセットをさらに生成し得る。コマンド生成プロセッサカン１２２は、コマンド実行プロセッサ１２４に、コマンドタグのセットを含むコマンドのグループをさらに送信し得る。この手立てにおいて、コマンドタグのセットの各コマンドタグは、それぞれの順次物理アドレスのうちの１つの物理アドレスにマッピングされるＬＴＵを識別するＬＴＵ番号を含む。
関係付けられる実施形態において、バッファマネージャ１１３は、いくつもの可能なアプリケーションにより、様々なバッファにおいてキャッシュされるデータを追跡するための、任意の数のバッファ管理アルゴリズムを使用して、バッファの使用状況を追跡し、ホストコマンドがこれらのバッファ上でヒットするときの、バッファのロッキングまたは解放に対して責任を負い得る。バッファ管理アルゴリズムは、例えば、バッファがＬＴＵ番号（またはＬＢＡ番号）によりソートされるニサン木（ｔｗｏ－ｔｈｒｅｅ ｔｒｅｅ）アルゴリズム（さらには、２－３木アルゴリズムと称される）、連結リストアルゴリズム、または、ハッシュアルゴリズムを用いるＮウェイキャッシュを含み得る。例えば、バッファマネージャ１１３は、表１において例解されるような、バッファにおいてキャッシュされる順次的に読み出されるデータが、不連続なバッファ番号に対してインデックス付けされる、バッファインデックステーブルを用い得る。
Figure 2023514307000002
 表１
そのようなバッファ管理アルゴリズム（例えば、バッファ割り振りおよび使用状況を追跡するための）により使用され得るメタデータは、ＬＴＵ／ＬＢＡ（それに関してデータがソートされる）、どのバッファスロットにおいてデータが所在するかを指示するバッファアドレス（または、インデックス付けのために使用される他のバッファ識別子）、および、別個の読み出しまたは書き込みパスにおける複数個のユーザ（例えば、ホストアプリケーション）が一緒に追跡されることを可能とするバッファ使用状況カウントを含む。この手立てにおいて、バッファマネージャ１１３は、表１において例解されるように、割り振られるバッファが順次的に番号付けされないことがあるが、コマンドの任意のセットが、順次的に格納されるデータに書き込むこと、または、そのデータから読み出すことのいずれかであり得る、複数個のゾーンに書き込む、および、それらのゾーンから読み出す、複数個のアプリケーションを管理し得る。バッファにおけるデータが追跡されるならば、ハードウェアアクセラレーションが、バッファにおけるデータの追跡および管理を手助けするために使用され得る。
バッファマネージャ１１３は、任意の所与のバッファが読み出しまたは書き込みパスにおいて使用されているか否かを追跡するための、フラグ（例えば、ビットフラグ）またはカウンタをさらに使用し得る。このことは、（例えば、すでに処理されている）インフライトコマンドを充足させるためのバッファに対する迅速なサーチ時間、ならびに、個別のＬＢＡを、およびかくして、バッファがキャッシュヒットに対して使用され得るかどうかを見いだすための短いサーチ時間、ならびに、マッピングに対して変換プロセッサ１２３に戻らなければならないということの代わりの、ホストシステム１２０への直接的な転送を可能とし得る。キャッシュに類するように作動するバッファからデータを取得することに起因するコヒーレンシは、ゾーンマップデータ構造１０１が最初にチェックされる限りにおいて問題点であるはずではなく、そのことを、コマンド生成プロセッサ１２２は、開示される順次読み出し最適化の中で行うことを継続することになる。いくつかの実施形態において、コントローラ１１５は、少なくとも、バッファマネージャ１１３の一部分を含む。他の実施形態において、または組み合わせて、コントローラ、および／または、ホストシステム１２０の処理デバイスは、少なくとも、バッファマネージャ１１３の一部分を含む。例えば、コントローラ１１５、または、ホストシステム１２０の処理デバイスは、本明細書において説明されるバッファマネージャ１１３の動作を遂行するための、メモリにおいて格納される命令を実行するように構成され得る。いくつかの実施形態において、バッファマネージャ１１３は、メモリサブシステム１１０において配設される集積回路チップにおいて実施される。他の実施形態において、バッファマネージャ１１３は、ホストシステム１２０のオペレーティングシステム、デバイスドライバ、またはアプリケーションの一部である。
これらの実施形態において、コマンド実行プロセッサ１２４は、メモリデバイス１３０、１４０へのデータバスのチャネルの中で、書き込みおよび読み出しコマンドをシーケンス化する。コマンド実行プロセッサ１２４は、読み出しコマンドの受信に応じて、コマンドタグのセットが指し示す、メモリデバイス１３０、１４０の第１の物理アドレスから、および、後続の物理アドレスからデータをさらに取得し得る。各コマンドタグは、物理アドレスにマッピングされるＬＴＵを含み、揮発性メモリデバイス１４０Ａにおいてキャッシュされるバッファの中のバッファアドレスを識別するということを想起されたい。コマンド実行プロセッサ１２４は、コマンド生成プロセッサ１２２により生成され、コマンド実行プロセッサ１２４に送出されたコマンドのグループの中に含められた、コマンドタグのセットのそれぞれのバッファアドレスによって、読み出しコマンドを成就するデータを、割り振られるバッファ内へとさらに格納（例えば、キャッシュ）し得る。コマンド実行プロセッサ１２４は、例えば物理アドレス空間に対応する、物理レイヤにおけるエラーハンドリングをさらに遂行し得る。
変換プロセッサ１２３は、コマンド実行プロセッサ１２４に対するコマンド生成プロセッサ１２２によるコマンドの生成を手助けするために、ＬＴＵを物理アドレス空間の物理アドレスに変換する。よって、変換プロセッサ１２３は、（ＬＢＡを伴うメモリ要求を受信し、ＬＢＡを含むようにＬＴＵを創出する）コマンド生成プロセッサ１２４と、コマンドを成就するために物理レイヤの物理アドレスを知ることを必要とするコマンド実行プロセッサ１２４との間の仲介者として働き得る。本開示において、様々なＺＮＳマッピングデータ構造へのインデックス付けのための、変換プロセッサ１２３の通例の使用は、順次読み出し最適化の読み出し先読み動作において回避され得る。
図２は、様々な実施形態による、ゾーンベースマッピングをサポートするように構成されるデータ構造の実施例を例解するブロック線図である。コントローラ１１５は、例えばＳＲＡＭの形での、ローカルメモリ１１９において、または、例えばＤＲＡＭの形での、メモリデバイス１４０のメモリコンポーネントにおいて、図２において例解されるデータ構造を格納し得る。コントローラ１１５は、さらには、図２のデータ構造を使用して、メディアレイアウト（例えば、ゾーンのデータグループが物理アドレス空間の中で位置特定されることになる場合のレイアウト）を構成または実施し得る。図２において、ゾーンマップデータ構造２０１が、ＺＮＳ動作に対する、名前空間、例えばＬＢＡ空間におけるゾーンに対するメディアレイアウト情報を提供するように構成される。ゾーンマップデータ構造２０１は、図１Ｂのゾーンマップデータ構造１０１と同じまたは同様であり得る。ゾーンマップデータ構造２０１は、複数個のエントリを有し得る。ゾーンマップデータ構造２０１における各ゾーンマップエントリは、ゾーンの開始ＬＢＡアドレス２１１、ゾーンのブロックセット識別子２１３、ゾーンのゾーンカーソル値２１５、ゾーンの状態２１７、および類するものなどの、ゾーンに関する情報を識別する。
ホストシステム１２０は、ゾーン開始ＬＢＡ識別子２１１のＬＢＡにおいて始まるゾーンにおいてデータを書き込む。ホストシステム１２０は、ＬＢＡ空間において順次的にゾーンにおいてデータを書き込む。所定の量のデータがゾーン内へと書き込まれた後、後続のデータを書き込むための現在の開始ＬＢＡアドレスは、ゾーンカーソル値２１５により識別される。ゾーンに対する各書き込みコマンドは、ゾーンカーソル値２１５を、ゾーンに対する次の書き込みコマンドに対する新しい開始ＬＢＡアドレスに変更する。状態２１７は、ゾーンが、空である、フルである、暗黙に開いている、明示的に開いている、閉じられている、および類することであるということを指示する値を、そのゾーンを書き込むことの推移を追跡するために有し得る。
図２において、論理対物理ブロックマップデータ構造２０３が、メディアにおける物理アドレスへのＬＢＡアドレスの変換を手助けするように構成される。論理対物理ブロックマップ２０３は、複数個のエントリを有し得る。ＬＢＡは、論理対物理ブロックマップ２０３におけるエントリに対するインデックス（例えば、ＬＴＵ番号）として使用され、または、そのインデックスへとコンバートされ得る。インデックスは、ＬＢＡに対するエントリをルックアップするために使用され得る。論理対物理ブロックマップ２０３における各エントリは、ＬＢＡに対して、メディアにおけるメモリのブロックの物理アドレスを識別する。例えば、メディアにおけるメモリのブロックの物理アドレスは、ダイ識別子２３３、ブロック識別子２３５、ページマップエントリ識別子２３７、および類するものを含み得る。ダイ識別子２３３は、メモリサブシステム１１０のメモリデバイス１３０、１４０の特定のＩＣダイ（例えば、ダイＡまたはダイＢ）を識別する。ブロック識別子２３５は、ダイ識別子２３３を使用して識別されるＩＣダイの中のメモリ（例えば、ＮＡＮＤフラッシュメモリ）の特定のブロックを識別する。ページマップエントリ識別子２３７は、ページマップデータ構造２０５におけるエントリを識別する。
ページマップデータ構造２０５は、複数個のエントリを有し得る。ページマップ２０５における各エントリは、メモリセル（例えば、ＮＡＮＤメモリセル）のブロックの中のメモリセルのページを識別するページ識別子２５１を含み得る。例えば、ページ識別子２５１は、ＮＡＮＤメモリセルのブロックにおける、ページに対するワードライン番号、および、ページに対するサブブロック番号を含み得る。さらに、ページに対するエントリは、ページのプログラミングモード２５３を含み得る。例えば、ページは、ＳＬＣモード、ＭＬＣモード、ＴＬＣモード、またはＱＬＣモードにおいてプログラムされ得る。ＳＬＣモードにおいて構成されるとき、ページにおける各メモリセルは、１ビットのデータを格納することになる。ＭＬＣモードにおいて構成されるとき、ページにおける各メモリセルは、２ビットのデータを格納することになる。ＴＬＣモードにおいて構成されるとき、ページにおける各メモリセルは、３ビットのデータを格納することになる。ＱＬＣモードにおいて構成されるとき、ページにおける各メモリセルは、４ビットのデータを格納することになる。集積回路ダイにおける異なるページは、データプログラミングに対する異なるモードを有し得る。
図２において、ブロックセットデータ構造２０７が、ゾーンに対する動的メディアレイアウトの態様を制御するデータを格納する。ブロックセットデータ構造２０７は、図１Ｂのブロックセットマップデータ構造１０７と同じまたは同様であり得る。１つの実施形態においてテーブルであり得るブロックセットデータ構造２０７は、複数個のエントリを有し得る。ブロックセットデータ構造２０７における各ブロックセットエントリは、ゾーンのデータが格納される集積回路ダイ（例えば、ダイＡおよびダイＢ）の数／カウント２７１を識別する。ゾーンに対して使用される集積回路ダイの各々に対して、ブロックセットデータ構造２０７のブロックセットエントリは、ダイ識別子２７３、ブロック識別子２７５、ページマップエントリ識別子２７７、ページマップオフセット値、および類するものを有する。
ダイ識別子２７３は、メモリサブシステム１１０のメディアにおける特定のＩＣダイ（例えば、ダイＡまたはダイＢ）を識別し、そのＩＣダイ上で、ゾーンの後続のデータが格納され得る。ブロック識別子２７５は、ダイ識別子２７３を使用して識別されるＩＣダイの中のメモリ（例えば、ＮＡＮＤフラッシュメモリまたは他のメディア）の特定のブロックを識別し、そのブロックにおいて、ゾーンの後続のデータが格納され得る。ページマップエントリ識別子２３７は、ゾーンの後続のデータを格納するために使用され得るページを識別する、ページマップデータ構造２０５におけるページマップエントリを識別する。
例えば、メモリサブシステム１１０は、書き込みコマンドの複数個のストリームを受信する。実施形態において、複数個のストリームにおける各それぞれのストリームは、１つの実施形態における論理アドレス空間において順次的にデータを書き込むように構成され、別の実施形態において、複数個のストリームにおける所定のストリームは、１つの実施形態における論理アドレス空間において擬似的に順次的に、またはランダムにデータを書き込むように構成される。各書き込みストリームは、グループとして一体でデータのセットを書き込む、トリミングする、上書きするようにタグ付けされるコマンドのセットを含む。グループにおいて、データは、順次的に、ランダムに、または、擬似的に順次的に、論理空間において書き込まれ得る。好ましくは、グループにおけるデータは、消去ブロックセット内へと書き込まれ、その場合、消去ブロックセットにおけるメモリセルは、その所定のストリームに対するデータを格納するが、他のストリームからのデータは格納しない。消去ブロックセットは、他のストリームのデータを消去することなく、その所定のストリームのデータを除去するように消去され得る。
例えば、書き込みストリームの各々は、メモリサブシステム１１０のメモリデバイス１３０、１４０のメディアにおいて割り振られる名前空間におけるゾーンにおけるＬＢＡにおいて順次的に書き込むことを許可されるが、ＬＢＡ（または論理アドレス）空間において順次性を外れてデータを書き込むことを禁止される。メモリサブシステム１１０の変換プロセッサ１２３は、同時的にデータを書き込むために利用可能である、メモリサブシステム１１０における複数個のメディアユニットを識別する。
変換プロセッサ１２３は、データを書き込むために利用可能である複数個のメディアユニットにおける同時的な実行のために、複数個のストリームから第１のコマンドを選択し得る。変換プロセッサ１２３は、第１のコマンドが複数個のメディアユニットにおける同時的な実行のために選択されることに応じて動的に、論理アドレス空間において第１のコマンドにより識別される論理アドレスから、複数個のメモリユニットにおけるメモリユニットの物理アドレスにマッピングされる、メディアレイアウトの一部分を生成および格納し得る。
コマンド実行プロセッサ１２４は、物理アドレスによってメモリユニット内へとデータを格納することにより、第１のコマンドを同時的に実行し得る。例えば、実行のために第１のコマンドをスケジューリングする時点において、第２のコマンドの実行が、メモリサブシステム１１０のメディアのメモリユニットのサブセットにおいて進行中であることがある。かくして、第２のコマンドの実行のために使用されるメモリユニットのサブセットは、第１のコマンドのために利用可能ではない。第１のコマンドがスケジューリングされ、第１のコマンドにおいて使用される論理アドレスに対するメディアレイアウトの一部分が決定される後、第１のコマンドは、同時的に複数個のメディアユニットにおいて、および／または、メモリサブシステム１１０の残りのメディアユニットにおける第２のコマンドの実行の進行と同時的に実行され得る。
例えば、次のコマンドの実行のために利用可能である複数個のメモリユニット（例えば、ＩＣダイ）の識別の後、変換プロセッサ１２３は、ブロックセットデータ構造２０７から、次のコマンドのデータを格納するために使用され得る物理アドレスを識別し得る。物理アドレスは、次のコマンドにおいて使用されるＬＢＡアドレスに対する論理対物理ブロックマップデータ構造２０３における対応するエントリを更新するために使用され得る。
例えば、ＩＣダイが自由にデータを書き込めるとき、変換プロセッサ１２３は、ＩＣダイにおけるメモリセル内へと書き込まれ／プログラムされ得るゾーンのコマンドを決定し得る。ブロックセットデータ構造２０７から、変換プロセッサ１２３は、ゾーンに対するエントリを位置特定し、集積回路ダイの識別子２７３と関連付けられるブロック識別子２７５およびページマップエントリ識別子２７７を位置特定し、ゾーンのコマンドにおいて使用されるＬＢＡに対する論理対物理ブロックマップデータ構造２０３におけるエントリの対応するフィールドを更新するために、ダイ識別子２７３、ブロック識別子２７５、およびページマップエントリ識別子２７７を使用する。
図３は、実施形態による、図１Ａ～１Ｂのサブシステムメモリコントローラ１１５の、コマンド生成プロセッサ１２２、変換プロセッサ１２３、およびコマンド実行プロセッサ１２４の相互関係性のブロック線図である。様々な実施形態において、コントローラ１１５は、共有される揮発性メモリ１４０Ｂと、共有される揮発性メモリ１４０Ｂにおけるコマンドバッファ１４０Ｃとを含む。１つの実施形態において、共有される揮発性メモリ１４０Ｂは、図１Ｂを参照して論考されるローカルメモリ１１９または揮発性メモリデバイス１４０Ａの一部である。様々な実施形態において、コマンド生成プロセッサ１２２は、ホストシステム１２０（または他の要求エージェント）から第１の読み出し要求を受信し得る。第１の読み出し要求は、読み出し動作が指向される、メモリデバイス１３０または１４０の第１の物理アドレスに対応する、第１のＬＢＡを含み得る。第１の読み出し要求にサービス提供することにおいて、コマンド生成プロセッサ１２２は、第１のＬＢＡを含むように第１の論理転送ユニット（ＬＴＵ）を創出することであって、第１のＬＴＵは、メモリデバイスの第１の物理アドレスにマッピングされることになる、創出することを行い得る。
いくつかの実施形態において、変換プロセッサ１２３は、共有される揮発性メモリ１４０Ｂ内へとＬＴＵ対物理アドレス（ＰＡ）マッピング３０１を自動的に格納（またはバッファリング）することを、それらのマッピングのデータがメモリデバイス１３０、１４０内へとプログラムされる際に行うように構成され得る。例えば、ＬＴＵ対ＰＡマッピング３０１は、それぞれの物理アドレスがメモリデバイス１３０または１４０にプログラムされたときに書き込まれた、論理対物理ブロックマップデータ構造２０３およびページマップデータ構造２０５の一部分であり得る。このことは、コマンドタグレベルにおける適正なＬＴＵ対ＰＡマッピングを提供する、迅速にアクセス可能なデータ構造を提供し得る。いくつかの実施形態において、共有される揮発性メモリ１４０ＢにおけるＬＴＵ対ＰＡマッピング３０１は、このデータ構造をサイズにおいて制限される様態に保つために、キャッシュとして扱われ得る。
図３を継続して参照すると、変換プロセッサ１２３は、共有される揮発性メモリ１４０Ｂにおいてフラグ３０３（例えば、ビットフラグ、または類するもの）を、さらに選択的にセットし得る。ＬＴＵ対ＰＡマッピング３０１における各エントリは、それゆえに、ＬＴＵ番号にマッピングされる物理アドレスと、フラグとを含み得る。代替的な実施形態において、レジスタ１１２（図１Ｂ）において格納されるビットマップのビット値がセットされ得る。ビットマップのビット値のうちの１つは、個別のＬＴＵに対応し、かくして、共有される揮発性メモリ１４０Ｂのフラグ３０３として機能し得る。ビットマップは、例えばＺＮＳ動作ごとに、順次的に書き込まれることが知られている物理アドレス空間に相関させられ得る。フラグ３０３（または、ビットマップの中のビット値）は、そのＬＴＵ対ＰＡマッピングエントリがＬＢＡアドレス空間のゾーンと関連付けられるかどうかを指示し得るものであり、その場合、ゾーンは、メモリデバイス１３０または１４０において順次的に書き込まれるデータにマッピングされる。変換プロセッサ１２３は、物理アドレスが位置特定されるダイが、コマンドにサービス提供するために利用可能であるということを指示するためのダイ利用可能フラグ３０５を、さらに選択的にセットし得る。
様々な実施形態において、フラグ３０３がセットされ、ダイ利用可能フラグ３０５が両方ともセットされるならば、コマンド生成プロセッサ１２２は、本明細書において開示される読み出し先読み最適化を遂行する。その読み出し最適化は、例えば、第１の読み出し要求に対してＬＴＵ対ＰＡマッピング３０１から取得される第１の物理アドレスを自動インクリメントすることを、第１の物理アドレスのオフセット値（例えば、読み出し窓サイズ）の中で後続の物理アドレスを決定するために行うことを含み得る。１つの実施形態において、自動インクリメントすることは、第１の物理アドレスから読み出し窓サイズの端部に達するまで、ページ数により第１の物理アドレスをインクリメントするように遂行される。
コマンド生成プロセッサ１２２は、次いで、コマンドバッファ１４０Ｃの中で、メモリデバイス１３０または１４０からデータを取得し、バッファのセットにおいてデータを格納するように、コマンド実行プロセッサ１２４に指図するために利用される、コマンドタグのセットを生成（または更新）し得るものであり、そのことは、図１Ｂを参照して論考されている。コマンド生成プロセッサ１２２は、次いで、処理デバイスのコマンド実行プロセッサ１２４に、コマンドタグのセットのうちの１つのコマンドタグをそれぞれ含むコマンドのグループをさらに送信し得る。コマンドのセットは、Ｃｍｄ［０］、Ｃｍｄ［１］、Ｃｍｄ［２］等々、ないしＣｍｄ［ｎ］として、コマンドバッファ１４０Ｃの中でバッファリングされ得る。１つの実施形態において、コマンド生成プロセッサ１２２は、コマンドタグのセットをコマンドチェーン（例えば、それぞれのコマンドのチェーン）へと相互連結し、コマンド実行プロセッサ１２４に、単一のコマンドメッセージにおいてコマンドチェーンを送信し得る。
コマンド実行プロセッサ１２４が、第１の（または元の）読み出しコマンドの読み出し先読みに対して割り振られるそれぞれのバッファ内へとデータを格納した後、コマンド生成プロセッサ１２２は、ホストシステム１２０または他の要求エージェントに、第１の物理アドレスにおいて格納されるデータを返し得る。しかしながら、コマンド生成プロセッサ１２２は、さらには、直接的にバッファから、後続の物理アドレスに指向される後続の読み出しコマンドにさらにサービス提供し得る。例えば、第２の読み出し要求に応じて、コマンド生成プロセッサ１２２は、第２の読み出し要求の第２のＬＢＡが後続の物理アドレスのうちの第２の物理アドレスに対応するということを決定し得る。コマンド生成プロセッサ１２２は、次いで、コマンドタグのセットのうちの第２のコマンドタグと関連付けられるバッファアドレスを有する、バッファのセットのうちの第２のバッファから、データの第２のサブセットを取得し、後続の読み出しコマンドの第１のものに応じて、ホストシステム１２０にデータの第２のサブセットを送信し得る。
読み出し先読み動作を含む上記の順次読み出し最適化の実施例として、各ゾーンが１００ＭＢであるということ、および、ホストシステム１２０が順次読み出し位置に読み出しアクセスすることを試行するということを想定する。ホストシステム１２０は、表２において例解されるゾーンにマッピングされる実施例ＬＢＡの中に収まる複数個の読み出し要求を発行し得る。
Figure 2023514307000003
 表２
各ブロックセット（例えば、ブロックストライプ）が２００ページを有するということを想定すると、これらのゾーンＩＤは、ゾーンマップデータ構造２０１によって、表３において例解されるような、後に続くブロックセット識別子および書き込みポインタに変換され得る。各ブロックセット識別子は、データが書き込まれるブロックセット（またはブロックストライプ）を識別し、書き込みポインタは、新しい書き込みデータが所与のゾーンにおいて次に書き込まれるべきである位置を追跡する。書き込みポインタまでのデータが、各ゾーンに対して表２において説明される開始位置から読み出し可能である。
Figure 2023514307000004
 表３
よって、第１の読み出し要求がＬＢＡ２００に指向されるということを想定すると、コマンド生成プロセッサ１２２は、ゾーンＩＤが２であるということを決定する。応じて、コマンド生成プロセッサ１２２は、割り振られるバッファのセットにおいて、ＬＢＡ値２００～２０８、例えば、ベースＬＢＡ値、プラス、例えば８のオフセットと関連付けられるデータを格納するように、コマンド実行プロセッサ１２４に指図する複数個のコマンドによって、本明細書において開示される読み出し先読み動作を遂行し得る。オフセット値は、一度に順次的に書き込まれる、あらかじめ決定された量のデータ、または、バッファがキャッシュし得る所定の量のデータであると決定される、何らかの他のあらかじめ決定された数のページとして決定され得る。ホストシステム１２０は、次に、ＬＢＡ２００の後の次の順次ＬＢＡである、２０１のＬＢＡ値を伴う第２の読み出し要求を発行し得るということを想定する。２０１のＬＢＡ値に対するデータのこの第２のサブセットは、今やバッファにおいて格納されており、コマンド生成プロセッサ１２２は、第２の読み出し要求に応じて、ホストシステム１２０にデータのその第２のサブセットを返し得る。
図４は、実施形態による、順次読み出し最適化のための方法４００のフローチャートである。方法４００は、ハードウェア（例えば、処理デバイス、回路網、専用の論理、プログラマブル論理、マイクロコード、デバイスのハードウェア、集積回路、その他）、ソフトウェア（例えば、処理デバイス上で走らされる、または実行される命令）、または、それらの組み合わせを含み得る処理論理により遂行され得る。いくつかの実施形態において、方法４００は、図１Ａ～１Ｂのコントローラ１１５（例えば、コマンド生成プロセッサ１２２）により遂行される。個別のシーケンスまたは順序において示されるが、別段に指定されない限り、プロセスの順序は修正され得る。かくして、例解される実施形態は、単に実施例として理解されるべきであり、例解されるプロセスは、異なる順序において遂行され得るものであり、いくつかのプロセスは、並列に遂行され得る。加えて、１つまたは複数のプロセスは、様々な実施形態において省略され得る。かくして、すべてのプロセスが、あらゆる実施形態において要されるとは限らない。他のプロセスフローが可能である。
図４を参照すると、動作４１０において、処理論理は、メモリデバイスに対する論理ブロックアドレス（ＬＢＡ）アドレス空間の第１のＬＢＡを含む読み出し要求を受信する。動作４１５において、処理論理は、第１のＬＢＡを含むように第１の論理転送ユニット（ＬＴＵ）を創出することであって、第１のＬＴＵは、メモリデバイスの第１の物理アドレスにマッピングされることになる、創出することを行う。第１のＬＴＵは、変換プロセッサ１２３が、共有される揮発性メモリ１４０Ｂ（図３）のＬＴＵ対ＰＡマッピング３０１においてＬＴＵ対ＰＡエントリをすでに創出している限りにおいて、変換プロセッサ１２３に送出されることを必要としない。処理論理は、次いで、共有されるメモリ１４０Ｂ（図３）の中で第１のＬＴＵに対してインデックス付けされる第１の物理アドレスにアクセスし得る。
図４を継続して参照すると、動作４２０において、処理論理は、高速ルックアップフラグがセットされているかどうかを決定する。この高速ルックアップフラグは、共有される揮発性メモリ１４０Ｂにおいてセットされる、第１の物理アドレスと関連付けられるフラグ３０３であり得るものであり、または、高速ルックアップフラグは、メモリデバイス１３０もしくは１４０の、ＺＮＳに関係付けられる物理アドレス空間と関連付けられるビットマップを格納するレジスタ１１２のうちの１つにおけるビット値であり得る。いずれの事例においても、高速ルックアップフラグは、第１のＬＴＵが、複数個の順次物理アドレスに順次的にマッピングされる複数個の順次ＬＢＡのゾーンと関連付けられるということを指示し得る。動作４４０において、処理論理は、図３を参照して論考された、ダイ利用可能フラグ３０５がセットされているかどうかを決定する。
動作４３０において、高速ルックアップフラグまたはダイ利用可能フラグのいずれかがセットされていないならば、処理論理は、変換プロセッサ１２３が、第１のＬＴＵを第１の物理アドレスにマッピングするために、ＺＮＳデータ構造の中でルックアップを行うために、変換プロセッサ１２３に第１のＬＴＵを送出することを含む、通常の読み出しパスによって読み出し要求を送る。
動作４５０において、高速ルックアップフラグおよびダイ利用可能フラグが、第１のＬＴＵとの関係によってセットされているということを想定すると、処理論理は、揮発性メモリ（例えば、図３における共有される揮発性メモリ１４０Ｂ）から、変換プロセッサ１２３により、そこに格納（またはバッファリング）された、第１の物理アドレスを取得する。第１の物理アドレスは、共有される揮発性メモリ１４０ＢのＬＴＵ対ＰＡマッピング３０１のエントリの中でインデックス付けされ得る。
動作４６０において、処理論理は、揮発性メモリにおいてバッファのセットを割り振ることであって、バッファのセットの容量は、第１の物理アドレスにおいて、および、第１の物理アドレスにおいて開始する読み出し窓サイズの中で順次的に番号付けされる後続の物理アドレスにおいて格納されるデータの量にマッチングする、割り振ることを行う。バッファを格納する揮発性メモリは、ローカルメモリ１１９、揮発性メモリデバイス１４０Ａ、および／または、共有される揮発性メモリ１４０Ｂであり得る。様々な実施形態において、処理論理は、読み出し窓サイズ（例えば、オフセット値）の端部に達するまで、ページ数により第１の物理アドレスをインクリメントすることにより、各後続の物理アドレスを決定する。
動作４７０において、処理論理は、メモリデバイスからデータを取得し、バッファのセットにおいてデータを格納するように、処理デバイスのコマンド実行プロセッサ１２４に指図するためのものである、コマンドタグのセットを生成する。コマンドタグのセットは、第１の物理アドレスと関連付けられる第１のコマンドタグと、後続の物理アドレスと関連付けられる追加的なコマンドタグとを含み得る。
動作４８０において、処理論理は、コマンド実行プロセッサ１２４に、コマンドタグのセットをそれぞれ含むコマンドのグループを送信する。１つの実施形態において、コマンド生成プロセッサ１２２は、コマンドタグのセットをコマンドチェーン（例えば、それぞれのコマンドのチェーン）へと相互連結し、コマンド実行プロセッサ１２４に、単一のコマンドメッセージにおいてコマンドチェーンを送信し得る。
図５は、関係付けられる実施形態による、順次読み出し最適化のための方法５００のフローチャートである。方法５００は、ハードウェア（例えば、処理デバイス、回路網、専用の論理、プログラマブル論理、マイクロコード、デバイスのハードウェア、集積回路、その他）、ソフトウェア（例えば、処理デバイス上で走らされる、または実行される命令）、または、それらの組み合わせを含み得る処理論理により遂行され得る。いくつかの実施形態において、方法５００は、図１Ａ～１Ｂのコントローラ１１５（例えば、コマンド生成プロセッサ１２２）により遂行される。個別のシーケンスまたは順序において示されるが、別段に指定されない限り、プロセスの順序は修正され得る。かくして、例解される実施形態は、単に実施例として理解されるべきであり、例解されるプロセスは、異なる順序において遂行され得るものであり、いくつかのプロセスは、並列に遂行され得る。加えて、１つまたは複数のプロセスは、様々な実施形態において省略され得る。かくして、すべてのプロセスが、あらゆる実施形態において要されるとは限らない。他のプロセスフローが可能である。
図５を参照すると、動作５１０において、処理論理は、メモリデバイスに対する論理ブロックアドレス（ＬＢＡ）アドレス空間の第１のＬＢＡを含む読み出し要求を受信する。動作５２０において、処理論理は、第１のＬＢＡを含む、および、メモリデバイスの第１の物理アドレスにマッピングされることになる、第１の論理転送ユニット（ＬＴＵ）を創出する。
動作５３０において、処理論理は、第１のＬＴＵがＬＢＡアドレス空間のゾーンと関連付けられるということを決定するためのフラグを読み出すことであって、ゾーンは、複数個の順次物理アドレスに順次的にマッピングされる複数個の順次ＬＢＡを含む、読み出すことを行う。論考されたように、フラグは、共有される揮発性メモリ１４０Ｂにおいて格納されるフラグ３０３、または、レジスタ１１２において格納されるビットマップのビット値であり得る。いずれの事例においても、フラグまたはビット値は、ＬＴＵが、メモリデバイスにおいて順次的に書き込まれるデータにマッピングされるゾーンと関連付けられるということを指示し得る。
動作５４０において、処理論理は、揮発性メモリにおいてバッファのセットを割り振ることであって、バッファのセットの容量は、第１の物理アドレスにおいて、および、第１の物理アドレスにおいて開始する読み出し窓サイズの中で順次的に番号付けされる後続の物理アドレスにおいて格納されるデータの量にマッチングする、割り振ることを行う。バッファを格納する揮発性メモリは、ローカルメモリ１１９、揮発性メモリデバイス１４０Ａ、または、他の共有される揮発性メモリ１４０Ｂであり得る。様々な実施形態において、処理論理は、読み出し窓サイズの端部に達するまで、ページ数により第１の物理アドレスをインクリメントすることにより、各後続の物理アドレスを決定する。
動作５５０において、処理論理は、メモリデバイスからデータを取得し、バッファのセットにおいてデータを格納するように、処理デバイスのコマンド実行プロセッサに指図するためのものである、コマンドタグのセットを生成する。この実施形態において、コマンドタグのセットは、少なくとも、第１の物理アドレスと関連付けられる第１のコマンドタグと、順次的に第１の物理アドレスの後に続く、後続の物理アドレスのうちの第２の物理アドレスと関連付けられる第２のコマンドタグとを含む。
図７は、コンピュータシステム７００の実施例マシンを例解し、そのコンピュータシステムの中で、本明細書において論考される方法論のうちの任意の１つまたは複数を遂行することをマシンに行わせるための命令のセットが実行され得る。いくつかの実施形態において、コンピュータシステム７００は、メモリサブシステム（例えば、図１Ａのメモリサブシステム１１０）を含む、そのメモリサブシステムに結合される、または、そのメモリサブシステムを利用する、ホストシステム（例えば、図１Ａのホストシステム１２０）に対応し得る。代替的な実施形態において、マシンは、ＬＡＮ、イントラネット、エクストラネット、および／またはインターネットにおける他のマシンに対して接続（例えば、ネットワーク化）され得る。マシンは、クライアント－サーバネットワーク環境におけるサーバもしくはクライアントマシンの立場において、ピアツーピア（または分散）ネットワーク環境におけるピアマシンとして、または、クラウドコンピューティングインフラストラクチャもしくは環境におけるサーバもしくはクライアントマシンとして動作し得る。
マシンは、パーソナルコンピュータ（ＰＣ）、タブレットＰＣ、セットトップボックス（ＳＴＢ）、携帯情報端末（ＰＤＡ）、セルラー電話、ウェブアプライアンス、サーバ、ネットワークルータ、スイッチもしくはブリッジ、または、そのマシンによりとられることになるアクションを指定する命令のセットを（順次的に、または、他の形で）実行する能力をもつ任意のマシンであり得る。さらに、単一のマシンが例解されるが、用語「マシン」は、さらには、本明細書において論考される方法論のうちの任意の１つまたは複数を遂行するための命令のセット（または、複数個のセット）を、個々に、または一緒に実行するマシンの任意の集合体を含むと解されるものとする。
実施例コンピュータシステム７００は、バス７３０を介して互いと通信する、処理デバイス７０２と、メインメモリ７０４（例えば、読み出し専用メモリ（ＲＯＭ）、フラッシュメモリ、シンクロナスＤＲＡＭ（ＳＤＲＡＭ）またはＲａｍｂｕｓ ＤＲＡＭ（ＲＤＲＡＭ）などのダイナミックランダムアクセスメモリ（ＤＲＡＭ）、その他）と、スタティックメモリ７０６（例えば、フラッシュメモリ、スタティックランダムアクセスメモリ（ＳＲＡＭ）、その他）と、データストレージシステム７１８とを含む。
処理デバイス７０２は、マイクロプロセッサ、中央処理ユニット、または類するものなどの、１つまたは複数の汎用処理デバイスを表す。より詳しくは、処理デバイスは、複合命令セットコンピューティング（ＣＩＳＣ）マイクロプロセッサ、縮小命令セットコンピューティング（ＲＩＳＣ）マイクロプロセッサ、超長命令語（ＶＬＩＷ）マイクロプロセッサ、または、他の命令セットを実施するプロセッサ、または、命令セットの組み合わせを実施するプロセッサであり得る。処理デバイス７０２は、さらには、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、デジタル信号プロセッサ（ＤＳＰ）、ネットワークプロセッサ、または類するものなどの、１つまたは複数の特殊目的処理デバイスであり得る。処理デバイス７０２は、本明細書において論考される動作およびステップを遂行するための命令７２６を実行するように構成される。コンピュータシステム７００は、ネットワーク７２０によって通信するためのネットワークインターフェースデバイス７０８をさらに含み得る。
データストレージシステム７１８は、本明細書において説明される方法論または機能のうちの任意の１つまたは複数を実施する、命令７２６の１つもしくは複数のセット、またはソフトウェアが格納される、マシン可読ストレージメディア７２４（さらには、コンピュータ可読メディアとして知られている）を含み得る。命令７２６は、さらには、コンピュータシステム７００によるそれらの命令の実行中、メインメモリ７０４の中に、および／または、処理デバイス７０２の中に、完全に、または、少なくとも部分的に所在し得るものであり、メインメモリ７０４および処理デバイス７０２が、さらにはマシン可読ストレージメディアを組成する。マシン可読ストレージメディア７２４、データストレージシステム７１８、および／またはメインメモリ７０４は、図１Ａ～１Ｂのメモリサブシステム１１０に対応し得る。
１つの実施形態において、命令７２６は、図１Ｂのバッファマネージャ１１３に対応する機能性を実施するための命令を含む。マシン可読ストレージメディア７２４は、単一のメディアであるように実施例実施形態において示されるが、用語「非一時的マシン可読ストレージメディア」は、命令の１つまたは複数のセットを格納する、単一のメディアまたは複数個のメディアを含むと解されるべきである。用語「マシン可読ストレージメディア」は、さらには、マシンによる実行のための命令のセットを格納または符号化する能力をもつ、および、本開示の方法論のうちの任意の１つまたは複数を遂行することをマシンに行わせる、任意のメディアを含むと解されるものとする。用語「マシン可読ストレージメディア」は、よって、ソリッドステートメモリ、光学メディア、および磁気メディアを含む、ただしそれらに制限されないと解されるものとする。
前述の詳細な説明のいくつかの一部分は、コンピュータメモリの中のデータビットに関する動作のアルゴリズムおよび記号的表現の見地において提示された。これらのアルゴリズム的な説明および表現は、データ処理技術における当業者により、それらの当業者の成果の大意を他の当業者に最も効果的に伝えるために使用される手立てである。アルゴリズムは、ここでは、および一般的には、所望される結果につながる動作の自己無撞着シーケンスであると考えられる。動作は、物理的数量の物理的操作を要するものである。普通、必ずではないが、これらの数量は、格納される、組み合わされる、比較される、および、他の形で操作されることを受け入れる能力をもつ、電気または磁気信号の形式をとる。これらの信号を、ビット、値、要素、記号、文字、項、数字、または類するものと称することが、主として慣用の理由のために、時には好都合であることが分かっている。
しかしながら、これらの、および同様の用語のすべては、適切な物理的数量と関連付けられるためのものであり、これらの数量に適用される好都合なラベルにすぎないということが、心に留め置かれるべきである。本開示は、コンピュータシステムのレジスタおよびメモリの中の物理的（電子的）数量として表されるデータを、コンピュータシステムメモリもしくはレジスタ、または、他のそのような情報ストレージシステムの中の物理的数量として同様に表される他のデータへと操作および転換する、コンピュータシステム、または、同様の電子コンピューティングデバイスの、アクションおよびプロセスを指し得る。
本開示は、さらには、本明細書における動作を遂行するための装置に関係する。この装置は、意図される目的のために特別に構築され得るものであり、または、その装置は、コンピュータにおいて格納されるコンピュータプログラムにより、選択的に活動化もしくは再構成される汎用コンピュータを含み得る。そのようなコンピュータプログラムは、各々がコンピュータシステムバスに結合される、フロッピーディスク、光学ディスク、ＣＤ－ＲＯＭ、および光磁気ディスクを含む任意のタイプのディスク、読み出し専用メモリ（ＲＯＭ）、ランダムアクセスメモリ（ＲＡＭ）、ＥＰＲＯＭ、ＥＥＰＲＯＭ、磁気もしくは光学カード、または、電子命令を格納するのに適した任意のタイプのメディアなどの、ただしそれらに制限されない、コンピュータ可読ストレージメディアにおいて格納され得る。
本明細書において提示されるアルゴリズムおよびディスプレイは、任意の個別のコンピュータまたは他の装置に本質的に関係付けられない。様々な汎用システムが、本明細書における教示によるプログラムとともに使用されることがあり、または、方法を遂行するために、より特殊化された装置を構築することが、好都合であることに結局なることがある。種々のこれらのシステムに対する構造は、下記の説明において論述されるように出現することになる。加えて、本開示は、任意の個別のプログラミング言語を参照して説明されていない。種々のプログラミング言語が、本明細書において説明されるような本開示の教示を実施するために使用され得るということが察知されることになる。
本開示は、本開示によってプロセスを遂行するようにコンピュータシステム（または、他の電子デバイス）をプログラムするために使用され得る、命令を格納したマシン可読メディアを含み得る、コンピュータプログラム製品またはソフトウェアとして提供され得る。マシン可読メディアは、マシン（例えば、コンピュータ）により可読な形式で情報を格納するための任意の機構を含む。いくつかの実施形態において、マシン可読（例えば、コンピュータ可読）メディアは、読み出し専用メモリ（「ＲＯＭ」）、ランダムアクセスメモリ（「ＲＡＭ」）、磁気ディスクストレージメディア、光学ストレージメディア、フラッシュメモリコンポーネント、その他などの、マシン（例えば、コンピュータ）可読ストレージメディアを含む。
上述の明細書において、本開示の実施形態は、本開示の特定の実施例実施形態を参照して説明されている。様々な修正が、後に続く特許請求の範囲において論述されるような、本開示の実施形態の、より広範な趣旨および範囲から逸脱することなく、それらの特定の実施例実施形態に対してなされ得るということが明白であることになる。本明細書および図面は、よって、制約的な観念よりむしろ例解的な観念において考慮されるべきである。

Claims (20)

  1. メモリデバイスと、
    バッファを含む揮発性メモリと、
    前記メモリデバイスおよび前記揮発性メモリに結合される処理デバイスであって、前記処理デバイスのコマンド生成プロセッサは、
    ホストシステムから、前記メモリデバイスに対する論理ブロックアドレス（ＬＢＡ）アドレス空間の第１のＬＢＡを含む読み出し要求を受信することと、
    前記第１のＬＢＡを含むように第１の論理転送ユニット（ＬＴＵ）を創出することであって、前記第１のＬＴＵは、前記メモリデバイスの第１の物理アドレスにマッピングされることになる、創出することと、
    前記揮発性メモリから、前記第１のＬＴＵが前記ＬＢＡアドレス空間のゾーンと関連付けられるということを決定するためのフラグを読み出すことであって、前記ゾーンは、複数の順次物理アドレスに順次的にマッピングされる複数の順次ＬＢＡを含む、読み出すことと、
    前記メモリデバイスからデータを取得し、前記バッファのセットにおいて前記データを格納するように、前記処理デバイスのコマンド実行プロセッサに指図するためのものである、コマンドタグのセットを生成することであって、コマンドタグの前記セットは、前記第１の物理アドレスと関連付けられる第１のコマンドタグと、順次的に前記第１の物理アドレスの後に続く第２の物理アドレスと関連付けられる第２のコマンドタグとを含む、生成することと
    を行うことになる、処理デバイスと
    を含むシステム。
  2. コマンドタグの前記セットの各コマンドタグは、
    前記メモリデバイスの物理アドレス空間の物理アドレスにマッピングされるＬＴＵを識別するＬＴＵ番号と、
    前記バッファの前記セットの中の位置のバッファアドレスと
    を含む、請求項１に記載のシステム。
  3. コマンドタグの前記セットは、前記第２の物理アドレスの後に続いて順次的に番号付けされる後続の物理アドレスと関連付けられる追加的なコマンドタグをさらに含み、各後続の物理アドレスは、前記第１の物理アドレスから読み出し窓サイズの端部に達するまで、ページ数によりインクリメントされる、請求項１に記載のシステム。
  4. 前記処理デバイスの前記コマンド生成プロセッサは、さらに、
    前記揮発性メモリから、前記第１の物理アドレスを取得することと、
    前記ホストシステムに、前記第１の物理アドレスから取得される、および、前記バッファの前記セットの第１のバッファにおいて格納される、前記データの第１のサブセットを返すことと
    を行うことになる、請求項１に記載のシステム。
  5. 第２の読み出し要求に応じて、前記コマンド生成プロセッサは、
    前記第２の読み出し要求の第２のＬＢＡが、前記第２の物理アドレスに対応するということを決定することと、
    前記バッファの前記セットの第２のバッファから前記データの第２のサブセットを取得することであって、前記第２のバッファは、前記第２のコマンドタグと関連付けられるバッファアドレスを有する、取得することと、
    前記ホストシステムに前記データの前記第２のサブセットを送信することと
    を行うことになる、請求項４に記載のシステム。
  6. 前記処理デバイスの変換プロセッサは、前記データが前記メモリデバイスに順次的に書き込まれることに基づいて、前記揮発性メモリにおいて前記フラグをセットすることになる、請求項１に記載のシステム。
  7. 前記コマンド生成プロセッサは、さらに、前記処理デバイスの前記コマンド実行プロセッサに、コマンドタグの前記セットのうちの１つのコマンドタグをそれぞれ含むコマンドのグループを送信することになり、コマンドタグの前記セットの受信に応じて、前記コマンド実行プロセッサは、前記メモリデバイスから前記データを取得し、コマンドタグの前記セットのそれぞれのバッファアドレスによって、前記バッファの前記セットにおいて前記データを格納することになる、請求項１に記載のシステム。
  8. 前記コマンド生成プロセッサは、さらに、
    コマンドタグの前記セットをコマンドチェーンへと相互連結することと、
    前記コマンド実行プロセッサに、単一のコマンドメッセージにおいて前記コマンドチェーンを送信することと
    を行うことになる、請求項１に記載のシステム。
  9. 前記コマンド生成プロセッサは、さらに、
    前記バッファがＬＴＵ番号によりソートされるニサン木アルゴリズム、または、
    ハッシュアルゴリズムを用いるＮウェイキャッシュ
    のうちの１つを使用して、前記揮発性メモリの中の前記バッファを、割り振り、追跡することになる、請求項１に記載のシステム。
  10. 処理デバイスのコマンド生成プロセッサにより、メモリデバイスに対する論理ブロックアドレス（ＬＢＡ）アドレス空間の第１のＬＢＡを含む読み出し要求を受信することと、
    前記コマンド生成プロセッサにより、前記第１のＬＢＡを含むように第１の転送ユニット（ＬＴＵ）を創出することであって、前記第１のＬＴＵは、前記メモリデバイスの第１の物理アドレスにマッピングされることになる、創出することと、
    前記コマンド生成プロセッサにより、揮発性メモリから、前記第１のＬＴＵが前記ＬＢＡアドレス空間のゾーンと関連付けられるということを決定するためのビットマップのビット値を読み出すことであって、前記ゾーンは、複数の順次物理アドレスに順次的にマッピングされる複数の順次ＬＢＡを含む、読み出すことと、
    前記コマンド生成プロセッサにより、前記揮発性メモリにおいてバッファのセットを割り振ることであって、バッファの前記セットの容量は、前記第１の物理アドレスにおいて、および、前記第１の物理アドレスにおいて開始する読み出し窓サイズの中で順次的に番号付けされる後続の物理アドレスにおいて格納されるデータの量にマッチングする、割り振ることと、
    前記コマンド生成プロセッサにより、前記メモリデバイスから前記データを取得し、バッファの前記セットにおいて前記データを格納するように、前記処理デバイスのコマンド実行プロセッサに指図するためのものである、コマンドタグのセットを生成することであって、コマンドタグの前記セットは、少なくとも、前記第１の物理アドレスと関連付けられる第１のコマンドタグと、順次的に前記第１の物理アドレスの後に続く、前記後続の物理アドレスのうちの第２の物理アドレスと関連付けられる第２のコマンドタグとを含む、生成することと
    を含む方法。
  11. 前記コマンド生成プロセッサにより、
    前記揮発性メモリから、前記第１の物理アドレスを取得することと、
    前記第１の物理アドレスと関連付けられるダイ利用可能フラグがセットされているということを決定することと、
    要求エージェントに、前記第１の物理アドレスから取得される、および、バッファの前記セットの第１のバッファにおいてキャッシュされる、前記データの第１のサブセットを返すことと
    をさらに含む、請求項１０に記載の方法。
  12. 第２の読み出し要求を受信することと、
    前記第２の読み出し要求の第２のＬＢＡが、前記第１の物理アドレスから前記読み出し窓サイズの中の前記第２の物理アドレスに対応するということを決定することと、
    バッファの前記セットの第２のバッファから前記データの第２のサブセットを取得することであって、前記第２のバッファは、前記第２のコマンドタグと関連付けられるバッファアドレスを有する、取得することと、
    前記要求エージェントに前記データの前記第２のサブセットを送信することと
    をさらに含む、請求項１１に記載の方法。
  13. 各バッファに対するフラグまたはカウンタのうちの１つの使用によって、バッファの前記セットの使用状況を追跡することをさらに含み、前記追跡することは、複数個のゾーンに対応する複数個のホストアプリケーションによる、バッファの前記セットの使用を可能にする、請求項１０に記載の方法。
  14. コマンドタグの前記セットは、前記第２のコマンドタグを含むように、前記後続の物理アドレスと関連付けられる追加的なコマンドタグをさらに含み、前記方法は、前記第１の物理アドレスから前記読み出し窓サイズの端部に達するまで、ページ数により前記第１の物理アドレスをインクリメントすることにより、前記後続の物理アドレスを決定することをさらに含む、請求項１０に記載の方法。
  15. コマンドタグの前記セットを生成することは、前記揮発性メモリのコマンドバッファの中で、
    前記第１のＬＴＵの第１のＬＴＵ番号と、バッファの前記セットの第１のバッファアドレスとを伴う前記第１のコマンドタグ、および、
    第２のＬＢＡに対応する、第２のＬＴＵの第２のＬＴＵ番号と、バッファの前記セットの第２のバッファアドレスとを伴う前記第２のコマンドタグ
    を更新することをさらに含む、請求項１０に記載の方法。
  16. 前記処理デバイスの変換プロセッサにより、
    前記第１のＬＢＡが前記ゾーンと関連付けられるということを決定することと、
    前記データが前記メモリデバイスに順次的に書き込まれることに基づいて、前記揮発性メモリにおいて、前記第１の物理アドレスと関連付けられる前記ビット値をセットすることと
    をさらに含む、請求項１０に記載の方法。
  17. コマンドタグの前記セットは、前記第２のコマンドタグを含むように、前記後続の物理アドレスと関連付けられる追加的なコマンドタグをさらに含み、前記方法は、
    前記コマンド生成プロセッサにより、前記コマンド実行プロセッサに、コマンドタグの前記セットをそれぞれ含むコマンドのグループを送信することと、
    前記コマンド実行プロセッサにより、前記メモリデバイスの、前記第１の物理アドレスから、および、前記後続の物理アドレスから前記データを取得することと、
    コマンドタグの前記セットのそれぞれのバッファアドレスによって、バッファの前記セットにおいて前記データを格納することと
    をさらに含む、請求項１０に記載の方法。
  18. コマンドタグの前記セットをコマンドチェーンへと相互連結することと、
    前記コマンド実行プロセッサに、単一のコマンドメッセージにおいて前記コマンドチェーンを送信することと
    をさらに含む、請求項１０に記載の方法。
  19. バッファの前記セットがＬＴＵによりソートされるニサン木アルゴリズム、または、
    ハッシュアルゴリズムを用いるＮウェイキャッシュ
    のうちの１つによって、前記揮発性メモリの中のバッファの前記セットの割り振りを追跡することをさらに含む、請求項１０に記載の方法。
  20. サブシステムメモリコントローラの処理デバイスのコマンド生成プロセッサにより実行されるときに、
    メモリデバイスに対する論理ブロックアドレス（ＬＢＡ）アドレス空間の第１のＬＢＡを含む読み出し要求を受信することと、
    前記コマンド生成プロセッサにより、前記第１のＬＢＡを含むように第１の論理転送ユニット（ＬＴＵ）を創出することであって、前記第１のＬＴＵは、前記メモリデバイスの第１の物理アドレスにマッピングされることになる、創出することと、
    揮発性メモリから、前記第１のＬＴＵが前記ＬＢＡアドレス空間のゾーンと関連付けられるということを決定するためのフラグを読み出すことであって、前記ゾーンは、複数の順次物理アドレスに順次的にマッピングされる複数の順次ＬＢＡを含む、読み出すことと、
    前記揮発性メモリにおいてバッファのセットを割り振ることであって、バッファの前記セットの容量は、前記第１の物理アドレスにおいて、および、前記第１の物理アドレスにおいて開始する読み出し窓サイズの中で順次的に番号付けされる後続の物理アドレスにおいて格納されるデータの量にマッチングする、割り振ることと、
    前記メモリデバイスから前記データを取得し、バッファの前記セットにおいて前記データを格納するように、前記処理デバイスのコマンド実行プロセッサに指図するためのものである、コマンドタグのセットを生成することであって、コマンドタグの前記セットは、少なくとも、前記第１の物理アドレスと関連付けられる第１のコマンドタグと、順次的に前記第１の物理アドレスの後に続く、前記後続の物理アドレスのうちの第２の物理アドレスと関連付けられる第２のコマンドタグとを含む、生成することと
    を含む複数の動作を遂行することを前記処理デバイスに行わせる命令を格納する非一時的コンピュータ可読メディア。

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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11435914B2 (en) * 2020-03-30 2022-09-06 Western Digital Technologies, Inc. Dynamic ZNS open zone active limit
US11789612B2 (en) * 2020-06-16 2023-10-17 Sandisk Technologies Llc Plane programming scheme for non-volatile memory with large block sizes
US11675695B2 (en) * 2020-06-29 2023-06-13 Micron Technology, Inc. Namespace management for memory sub-systems
KR20220022318A (ko) * 2020-08-18 2022-02-25 에스케이하이닉스 주식회사 컨트롤러 및 메모리 시스템
JP2023088772A (ja) * 2021-12-15 2023-06-27 キオクシア株式会社 メモリシステムおよび方法
CN114627938A (zh) * 2022-03-16 2022-06-14 英韧科技(上海)有限公司 数据写入方法和装置以及存储介质
CN116126239B (zh) * 2022-12-30 2024-01-23 武汉麓谷科技有限公司 一种提高zns固态硬盘nor flash写入性能的方法

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6353874B1 (en) 2000-03-17 2002-03-05 Ati International Srl Method and apparatus for controlling and caching memory read operations in a processing system
JP2004318940A (ja) 2003-04-14 2004-11-11 Renesas Technology Corp 記憶装置
US7162550B2 (en) * 2003-07-21 2007-01-09 Intel Corporation Method, system, and program for managing requests to an Input/Output device
US7139864B2 (en) * 2003-12-30 2006-11-21 Sandisk Corporation Non-volatile memory and method with block management system
US8756399B2 (en) 2006-01-25 2014-06-17 Seagate Technology Llc Mutable association of a set of logical block addresses to a band of physical storage blocks
JP2009116834A (ja) * 2007-11-09 2009-05-28 Sony Corp データ記録装置，データ記録装置の内部制御方法及びデータ記録システム
TWI454906B (zh) 2009-09-24 2014-10-01 Phison Electronics Corp 資料讀取方法、快閃記憶體控制器與儲存系統
JP2011154547A (ja) 2010-01-27 2011-08-11 Toshiba Corp メモリ管理装置及びメモリ管理方法
JP2012064158A (ja) 2010-09-17 2012-03-29 Toshiba Corp メモリ管理装置及びメモリ管理方法
WO2012039002A1 (en) 2010-09-21 2012-03-29 Hitachi, Ltd. Semiconductor storage device and data control method thereof
US10031850B2 (en) 2011-06-07 2018-07-24 Sandisk Technologies Llc System and method to buffer data
US9235346B2 (en) 2012-05-04 2016-01-12 Avago Technologies General Ip (Singapore) Pte. Ltd. Dynamic map pre-fetching for improved sequential reads of a solid-state media
KR20150057069A (ko) 2013-11-18 2015-05-28 에스케이하이닉스 주식회사 데이터 저장 장치 및 그것의 동작 방법
US10656842B2 (en) * 2014-05-30 2020-05-19 Sandisk Technologies Llc Using history of I/O sizes and I/O sequences to trigger coalesced writes in a non-volatile storage device
US9760281B2 (en) * 2015-03-27 2017-09-12 Intel Corporation Sequential write stream management
US9507711B1 (en) * 2015-05-22 2016-11-29 Sandisk Technologies Llc Hierarchical FTL mapping optimized for workload
US10733100B2 (en) * 2017-06-12 2020-08-04 Western Digital Technologies, Inc. Method and apparatus for classifying and buffering write commands
US10643707B2 (en) * 2017-07-25 2020-05-05 Western Digital Technologies, Inc. Group write operations for a data storage device

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