JP2023510709A - ストレージ・クラス・メモリ - Google Patents

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Abstract

データを１つ以上のストレージ・チップに格納するためのメモリ・システムおよび方法は、１つ以上のメモリ・カードであって、各々が複数のストレージ・チップを有し、各チップが複数のメモリ・セルを有する複数のダイを有する、メモリ・カード、トランスレーション・モジュールを備えるメモリ・コントローラであって、トランスレーション・モジュールが複数のエントリを有する論理から仮想へのトランスレーション・テーブル（ＬＶＴ）をさらに備え、ＬＶＴ中の各エントリが論理アドレスを仮想ブロック・アドレス（ＶＢＡ）へマッピングするように構成され、ＶＢＡが１つ以上のメモリ・カード上のメモリ・セルの群に対応する、メモリ・コントローラを備え、ＬＶＴ中の各エントリは、ＶＢＡへの書き込み動作の数を追跡するための書き込み損耗レベル・カウント、およびそのＬＶＴエントリへマッピングされたＶＢＡに対する読み取り動作の数を追跡するための読み取り損耗レベル・カウントをさらに含む。

Description

本明細書における開示は、全般的には、ストレージ・クラス・メモリ（ＳＣＭ：ｓｔｏｒａｇｅ ｃｌａｓｓ ｍｅｍｏｒｙ）のための論理から仮想へ、および仮想から物理へのメモリ・トランスレーションに関する。
ストレージ・クラス・メモリ（ＳＣＭ）は、ダイナミック・リード・アクセス・メモリ（ＤＲＡＭ：ｄｙｎａｍｉｃ ｒｅａｄ ａｃｃｅｓｓ ｍｅｍｏｒｙ）の低遅延およびバイト・アドレス性を従来のストレージ・メディアの不揮発性、面密度および経済的特性と組み合わせたタイプのパーシステント・メモリである。さらにまた、ＳＣＭ技術のバイト・アドレス性および低遅延を考慮すると、中央処理装置（ＣＰＵ：ｃｅｎｔｒａｌ ｐｒｏｃｅｓｓｉｎｇ ｕｎｉｔ）は、データをＤＲＡＭにバッファリングすることなく、ＳＣＭに格納されたデータにアクセスすることができる。結果として、ＳＣＭ技術は、コンピュータ・メモリと従来のストレージ・メディアとの間の区別を不鮮明にして、ＤＲＡＭのない単一レベルのアーキテクチャを可能にする。従来の主メモリおよびディスク・ストレージ構成とは異なり、ＳＣＭは、単一レベルのアーキテクチャを提供する。
典型的に、ＳＣＭは、Ｉ／Ｏデバイスの技術を中央処理装置（単数または複数）のメモリ・バスへマッピングするために用いられる、いくつかの入力／出力（Ｉ／Ｏ：ｉｎｐｕｔ／ｏｕｔｐｕｔ）アダプタを介してコンピューティング・システムへ接続されたソリッド・ステート・デバイスの群として実装される。しかしながら、データをＳＣＭへ書き込むにはＳＣＭ技術における細部に注意を払う必要がある。すなわち、ＳＣＭメディア・カードは、バイト・アドレス可能な何百万ものメモリ素子をもつ「Ｎ」個のダイを各々が含む、複数のパッケージのコレクションとして組織される。ＳＣＭの１つの共通する特性は、これらのメモリ・デバイスが有限の書き込み耐性を有することである。有限の書き込み耐性をもつメモリ・デバイスが意味するのは、ＳＣＭの一部が欠陥を生じ始める前に、限りなくそれに書き込むことはできないということである。どのメモリが不良またはエラーを起こしやすいかを識別することが、格納されたデータを喪失するリスクを減少させるのに役立つ。例えば、不良として識別されたメモリ・バイト（またはビット・アレイ）は、完全に回避されてよく、一方で不良と識別されないメモリ・バイトは、制限なしに用いられてよい。さらにまた、複数の実施形態における不良メモリ・バイトをスペア・バイトで置き換えることができる。
本開示の概要は、コンピュータ・システム、コンピュータ・アーキテクチャ構造、プロセッサ、ストレージ・クラス・メモリ（ＳＣＭ）、およびメディア管理の方法の理解を助けるために与えられて、本開示または本発明を限定する意図はない。本開示は、当業者を対象とする。本開示の様々な態様および特徴は、いくつかの事例では別々に、または他の事例では本開示の他の態様および特徴と組み合わせて有利に用いられてよいことが理解されるべきである。それに応じて、異なる効果を達成するために、コンピュータ・システム、アーキテクチャ構造、プロセッサ、ＳＣＭおよびそれらの動作の方法に変更および修正がなされてよい。
データを１つ以上のストレージ・チップに格納するためのメモリ・システムが開示され、ある実施形態におけるメモリ・システムは、１つ以上のメモリ・カードであって、各カードが複数のストレージ・チップを有し、各チップが複数のメモリ・セルを有する複数のダイを有する、メモリ・カード、トランスレーション・モジュールを備えるメモリ・コントローラであって、トランスレーション・モジュールが複数のエントリを有する論理から仮想へのトランスレーション・テーブル（ＬＶＴ：ｌｏｇｉｃａｌ ｔｏ ｖｉｒｔｕａｌ ｔｒａｎｓｌａｔｉｏｎ ｔａｂｌｅ）をさらに含み、ＬＶＴ中の各エントリが論理アドレスを仮想ブロック・アドレス（ＶＢＡ：ｖｉｒｔｕａｌ ｂｌｏｃｋ ａｄｄｒｅｓｓ）へマッピングするように構成され、ＶＢＡが１つ以上のメモリ・カード上のメモリ・セルの群、例えば、論理ブロック・アドレス（ＬＢＡ：ｌｏｇｉｃａｌ ｂｌｏｃｋ ａｄｄｒｅｓｓ）に対応する、メモリ・コントローラを備え、ＬＶＴ中の各エントリは、そのＬＶＴエントリへマッピングされたＶＢＡへの書き込み動作の数を追跡するための書き込み損耗レベル・カウント、およびそのＬＶＴエントリへマッピングされたＶＢＡに対する読み取り動作の数を追跡するための読み取り損耗レベル・カウントをさらに含む。１つ以上の実施形態において、ＬＶＴ中の書き込み損耗レベル・カウントは、ＶＢＡへの書き込み動作の最大数に対応する書き込みレベル閾値を有するようにプログラマブルであり、ＬＶＴエントリ中の書き込みレベル閾値を超過する（またはそれに等しい）書き込み動作に応答して、書き込みレベル閾値を超過する（またはそれに等しい）ＬＴＶエントリに対応するメモリ・カード中のデータは、異なるＶＢＡをもつメモリ・カード上の新しい位置へ移動される。
ある実施形態におけるメモリ・システムは、データを書き込むために利用可能なＶＢＡを識別するＶＢＡフリー・リストを含み、書き込み動作に応答して、新しいＶＢＡがＶＢＡフリー・リストから取得される。１つ以上の実施形態におけるシステムは、損耗レベル・カウントに基づいて新しいＶＢＡをＶＢＡフリー・リストから取得するように構成される。ある態様において、ＬＶＴ中の読み取り損耗レベル・カウントは、ＶＢＡの読み取り動作の最大数に対応する読み取りレベル閾値を有するようにプログラマブルであり、ＬＶＴエントリ中の読み取りレベル閾値を超過する読み取り動作に応答して、読み取りレベル閾値を超過する（またはそれに等しい）ＬＶＴエントリに対応するメモリ・カード中のデータは、異なるＶＢＡをもつそのメモリ・カード上の新しい位置へ書き込まれる。システムは、ＬＶＴエントリについて読み取りレベル閾値を超過する（またはそれに等しい）読み取り動作に応答して、新しいＶＢＡをＶＢＡフリー・リストから取得するように構成されて、読み取りレベル閾値を超過する（またはそれに等しい）ＬＶＴエントリに対応するメモリ・カード中のデータは、異なるＶＢＡをもつそのメモリ・カード上の新しい位置へ書き込まれる。
１つ以上の実施形態におけるメモリ・システムは、データを一時的に格納するための複数のエントリを有するドリフト・バッファ、および複数のエントリを有するドリフト・テーブルを含み、各ドリフト・テーブル・エントリがドリフト・バッファ中の複数のエントリのうちの１つへインデックスするように構成され、ドリフト・テーブルの各エントリがドリフト・バッファ・インデックスをＶＢＡへマッピングし、システムは、データをメモリ・カードへ書き込むことに応答して、データをドリフト・バッファ中のエントリへも書き込み、さらに、ＶＢＡおよび対応する論理アドレス、例えば、論理ブロック・アドレス（ＬＢＡ：ｌｏｇｉｃａｌ ｂｌｏｃｋ ａｄｄｒｅｓｓ）をドリフト・バッファ中の対応するエントリへインデックスされたドリフト・テーブル中のエントリへ書き込むように構成される。ある実施形態におけるメモリ・システムは、ＶＢＡに対応するデータがドリフト・バッファ中に存在すれば、ドリフト・バッファから読み取るように構成される。ある態様におけるドリフト・バッファは、メモリ・カードに含まれた循環ＦＩＦＯバッファである。各ＬＶＴエントリは、ドリフト・バッファがそのＬＶＴエントリに対応するデータを含むかどうかを示すためのフィールドを含み、システムは、データがドリフト・バッファ中にあることをＬＶＴフィールドが示すＬＶＴエントリ上のヒットに応答して構成され、ＬＶＴエントリがドリフト・テーブル中のエントリを指し示す。ある実施形態における各ＬＶＴエントリは、ドリフト・バッファが各それぞれのＬＶＴエントリに対応するデータを含むかどうかを示すためのドリフト・バッファ・インデックス有効フィールドを有し、システムは、リクエストに応答してデータをメモリ・カードから読み取るように構成されて、システムは、ＬＶＴ中の論理アドレスをルックアップするように構成され、論理アドレスに対応するＬＶＴエントリを見つけることに応答して、システムは、ドリフト・バッファ・インデックス有効フィールドをチェックし、ドリフト・バッファ・インデックス有効フィールドがリクエストされたデータがドリフト・バッファ中にないことを示すことに応答して、システムは、ＶＢＡをそのＬＶＴエントリから利用し、ドリフト・バッファ・インデックス有効フィールドがリクエストされたデータがドリフト・バッファ中にあることを示すことに応答して、システムは、リクエストされたデータをドリフト・バッファから読み取る。システムは、ある態様において、ドリフト・バッファ有効フィールドがリクエストされたデータがドリフト・バッファ中にあることを示すことに応答して、ＬＶＴがドリフト・テーブル中のエントリを指し示すように構成されて、システムは、リクエストされたデータをドリフト・バッファ中の対応するエントリから取得するためにドリフト・テーブル中の情報を利用する。システムは、ある実施形態によれば、データがドリフト・バッファ・エントリから除去されることに応答して、データがそれから除去されるドリフト・バッファ・エントリに対応するＬＶＴエントリが、ドリフト・バッファから除去されるエントリのＶＢＡをそのＬＶＴエントリが含むようアップデートされるように構成される。
データを１つ以上のメモリ・カードから読み取るための１つ以上の実施形態による方法が開示され、各メモリ・カードが複数のストレージ・チップを有し、各ストレージ・チップが複数のメモリ・セルを有する複数のダイを有する。方法は、ある態様において、１つ以上のメモリ・カード上に位置するデータに対するリクエストを発行することと、複数のエントリを有する論理から仮想へのトランスレーション・テーブル（ＬＶＴ）中のリクエストされたデータに対する論理アドレスをルックアップすることであって、ＬＶＴ中の各エントリが論理アドレスを仮想ブロック・アドレス（ＶＢＡ）へマッピングし、ＶＢＡが１つ以上のメモリ・カード中のメモリ・セルの群に対応する、ルックアップすることと、ＬＶＴにおけるエントリ中のリクエストされたデータの論理アドレス、例えば、論理ブロック・アドレス（ＬＢＡ）の位置を特定することに応答して、データがドリフト・バッファ中に位置するかどうかを判定するためにそのＬＶＴエントリをチェックすることと、データがドリフト・バッファ内に位置すると判定することに応答して、リクエストされたデータをドリフト・バッファから読み取ることと、データがドリフト・バッファ中に位置しないと判定することに応答して、リクエストされたデータの論理アドレス、例えば、論理ブロック・アドレス（ＬＢＡ）に対応するＬＶＴエントリからＶＢＡを取得して、ＶＢＡに対応するメモリ・カード中のリクエストされたデータを読み取ることとを含む。
ある実施形態における方法は、リクエストされたデータをメモリ・カードから読み取ることに応答して、ＬＶＴ中の読み取りレベル・カウント・フィールドをアップデートすることをさらに含む。ある態様による方法は、ＬＶＴエントリ中の読み取りレベル・カウントをＬＶＴエントリ中の読み取りレベル閾値フィールドと比較することと、読み取りレベル・カウントが読み取りレベル閾値に等しいか、またはそれを超過することに応答して、読み取られるべきデータを異なるＶＢＡをもつ１つ以上のメモリ・カード上の新しい位置へ書き込むこととをさらに含む。読み取られるべきデータを異なるＶＢＡをもつ１つ以上のメモリ・カード上の新しい位置へ書き込むことに応答して、方法は、ある実施形態において、ＬＶＴを異なるＶＢＡでアップデートすることを含む。方法は、ある態様において、データがドリフト・バッファから除去されることに応答して、対応するＬＶＴエントリ中のＶＢＡをアップデートすることをさらに含む。別の態様による方法は、データをドリフト・バッファから読み取ることに応答して、あるエントリをドリフト・バッファの先頭へ移動させることを含む。
データを１つ以上のメモリ・カードへ書き込むさらなる方法が開示され、各メモリ・カードが複数のストレージ・チップを有し、各ストレージ・チップが複数のメモリ・セルを有する複数のダイを有する。１つ以上の実施形態における方法は、データを１つ以上のメモリ・カードへ書き込むためのリクエストを発行することと、利用可能なＶＢＡをＶＢＡフリー・リストから取得することと、データをＶＢＡフリー・リストから取得された利用可能なＶＢＡに対応するメモリ・カード位置へ書き込むことと、データをドリフト・バッファ中のエントリへ書き込むことと、利用可能なＶＢＡのＶＢＡおよびその利用可能なＶＢＡへの対応する論理アドレスをドリフト・バッファ中のエントリに対応するドリフト・テーブル中のエントリへ書き込むこととを含む。ある態様における方法は、利用可能なＶＢＡをもつ対応するＬＶＴエントリを書き込むことをさらに含む。ある実施形態において、方法は、データがそれへ書き込まれるメモリ・カード上の位置に対応するＶＢＡに対応するＬＶＴエントリ中へ、データがそれへ書き込まれるドリフト・バッファ・エントリに対応するドリフト・テーブル・エントリを識別するドリフト・テーブル・インデックスを書き込むことと、データがドリフト・バッファ中にあることを識別するための１ビットをセットすることとをさらに含む。
本発明の前述および他の目的、特徴および利点は、同様の参照番号が全般的に本発明の例示的な実施形態の同様の部分を表す、添付図面に示されるような本発明の例示的な実施形態の以下のより詳しい記載から明らかであろう。
コンピュータ・システム、コンピュータ・アーキテクチャ構造、プロセッサ、メモリ・システムの様々な態様、特徴および実施形態、ならびにそれらの動作方法は、提供される図と併せて読まれるときによりよく理解されるであろう。コンピュータ・システム、コンピュータ・アーキテクチャ構造、プロセッサ、ＳＣＭ、およびそれらの動作方法の態様、特徴、および／または様々な実施形態を示す目的で実施形態が図に提供されるが、特許請求の範囲は、示される通りの配置、構造、特徴、態様、アセンブリ、サブアセンブリ、システム、回路、実施形態、方法、プロセス、技法、および／またはデバイスに限定されるべきではなく、示される配置、構造、システム、アセンブリ、サブアセンブリ、特徴、態様、方法、プロセス、技法、回路、実施形態、およびデバイスは、単独で、もしくは他の配置、構造、アセンブリ、サブアセンブリ、システム、特徴、態様、回路、実施形態、方法、技法、プロセス、および／またはデバイスと組み合わせて用いられてよい。
本開示の実施形態による、コンピュータ・システムを示す機能ブロック図である。 本開示の実施形態による、メモリ・システムおよびコントローラ例を示す機能ブロック図である。 図２Ａのメモリ・システムの構造例を描く。 メモリ・システムにおいて論理アドレスを物理アドレスへトランスレートするハードウェアおよびプロセスのある実施形態のブロック図を示す。 例えば、図２Ａおよび２Ｂのメモリ・システムのような、メモリ・システムにおいて論理アドレスのトランスレーションを含むホスト読み取りを行うための方法のある実施形態のフローチャートである。 例えば、図２Ａおよび２Ｂのメモリ・システムのような、メモリ・システムにおいて論理アドレスのトランスレーションを含むホスト書き込みを行うための方法のある実施形態のフローチャートである。 メモリ・システム、例えば、図２Ａおよび２Ｂのメモリ・システムにおいて仮想アドレスを物理アドレスへトランスレートするための方法およびハードウェアのある実施形態の概観のブロック図である。 図２Ａおよび２Ｂのメモリ・システムの仮想ブロック・アドレスの物理アドレスへのトランスレーションのための方法例を示すフローチャートである。 図２Ａおよび２Ｂのメモリ・システムの仮想ブロック・アドレスの物理アドレスへのトランスレーションにおける使用のためのトランスレーション・テーブル例を示す。 図２Ａおよび２Ｂのメモリ・システムのスクラブ・プロセスのための方法例を示すフローチャートである。 図２Ａおよび２Ｂのメモリ・システムのメモリ修復処置のための方法例を示すフローチャートである。 図２Ａおよび２Ｂのメモリ・システムの異なるタイプのメモリ修復処置のためのシナリオ例を示す。 図２Ａおよび２Ｂのメモリ・システムの異なるタイプのメモリ修復処置のためのシナリオ例を示す。 図２Ａおよび２Ｂのメモリ・システムの異なるタイプのメモリ修復処置のためのシナリオ例を示す。
以下の記載は、本発明の全般的な原理を示すためになされ、特許請求の範囲において請求される発明概念を限定することは意図されない。以下の詳細な記載において、コンピュータ・システム、コンピュータ・アーキテクチャ構造、プロセッサ、キャッシュ、メモリ・システムおよびそれらの動作方法の理解をもたらすために多くの詳細が提示される。しかしながら、コンピュータ・システム、コンピュータ・アーキテクチャ構造、プロセッサ、キャッシュ、メモリ・システムおよびそれらの動作方法の異なる多くの実施形態がそれらの具体的な詳細なしに実行されてよく、特許請求の範囲および開示は、本明細書に具体的に記載されて示される配置、構造、システム、アセンブリ、サブアセンブリ、回路、特徴、態様、プロセス、方法、技法、実施形態、および／または詳細に限定されるべきではないことが当業者によって理解されるであろう。さらに、本明細書に記載される特定の特徴、態様、配置、システム、実施形態、技法などを他の記載される特徴、態様、配置、システム、実施形態、技法などと、様々な可能な組み合わせおよび配列の各々で組み合わせて用いることができる。
本明細書に別に具体的に定義されない限り、すべての用語は、明細書から示唆される意味、ならびに当業者によって理解される、および／または辞書、論文などで定義されるような意味を含めて、それらの可能な限り最も広い解釈を与えられるべきである。明細書および添付される特許請求の範囲に用いられるように、単数形「ａ（ある）」、「ａｎ（ある）」、および「ｔｈｅ（前記）」は、別に指定されない限り、複数の指示対象を含むこと、および用語「備える（ｃｏｍｐｒｉｓｅｓ）」および／または「（備えている（ｃｏｍｐｒｉｓｉｎｇ）」は、本明細書および特許請求の範囲に用いられるときに、述べられる特徴、整数、態様、配置、実施形態、構造、システム、アセンブリ、サブアセンブリ、ステップ、動作、要素、および／またはコンポーネントの存在を指定するが、１つ以上の他の特徴、整数、態様、配置、実施形態、構造、システム、アセンブリ、サブアセンブリ、ステップ、動作、要素、コンポーネント、および／またはそれらの群の存在または追加を排除しないことも注目されなければならない。
以下の考察は、当業者に明らかであるはずの、プロセッサ、マイクロプロセッサ・システムおよびアーキテクチャ、ならびにアドレス・トランスレーション技法およびシステムを含めて、情報処理システムの従来の特徴を省略するか、または単に手短に記載する。当業者は、プロセッサの一般的なアーキテクチャ、および特にアドレス・トランスレーション技法およびシステム、ならびにそれらの動作を熟知していることが仮定される。番号付けられた要素は、要素が導入される図に従って番号付けられ、典型的に、後に続く図を通してその番号によって参照されることが留意されるだろう。
図１は、本発明のある実施形態による、ネットワーク１３０を介して別のコンピュータ１００－Ｂへ接続されたコンピュータ１００－Ａのハイレベル・ブロック図表現を描く。用語「コンピュータ」は、本明細書において単に便宜上用いられ、様々な実施形態では携帯電話、タブレット、サーバ・コンピュータなどのような、より一般的なデータ・ハンドリング・システムである。本発明の実施形態のメカニズムおよび装置は、いずれの適切なデータ・ハンドリング装置にも等しく当てはまる。
コンピュータ１００の主要コンポーネントは、１つ以上のプロセッサ１０１、主メモリ・システム１０２、端末インターフェース１１１、ストレージ・インターフェース１１２、Ｉ／Ｏ（入力／出力）デバイス・インターフェース１１３、およびネットワーク・アダプタまたはインターフェース１１４を備えてよく、それらのすべてがメモリ・バス１０３、Ｉ／Ｏバス１０４、およびＩ／Ｏバス・インターフェース装置１０５を介したコンポーネント間通信のために、直接的または間接的に、通信可能に結合される。コンピュータ１００は、本明細書では一般にプロセッサ１０１と呼ばれる、１つ以上の汎用プログラマブル中央処理装置（ＣＰＵ）１０１Ａ、１０１Ｂ、１０１Ｃ、および１０１Ｄを含む。ある実施形態において、コンピュータ１００は、比較的大きいシステムに典型的な複数プロセッサを含む。しかしながら、別の実施形態ではコンピュータ１００は、代わりに、単一のＣＰＵシステムであってもよい。各プロセッサ１０１は、主メモリ・システム１０２に格納された命令を実行し、１つ以上のレベルのオンボード・キャッシュを備えてよい。
ある実施形態において、主メモリ・システム１０２は、データおよびプログラムを格納し、またはエンコードするためのランダム・アクセス半導体メモリ（例えば、ＤＲＡＭ、ＳＣＭ、もしくは両方）、ストレージ・デバイス、またはストレージ・メディアを備えてよい。別の実施形態では、主メモリ・システム１０２は、コンピュータ１００の仮想メモリ全体を表し、コンピュータ１００へ結合された、またはネットワーク１３０を介して接続された他のコンピュータ・システムの仮想メモリも含んでよい。主メモリ・システム１０２は、概念的には単一のモノリシック・エンティティであるが、他の実施形態において、主メモリ・システム１０２は、キャッシュおよび他のメモリ・デバイスの階層のような、より複雑な配置である。例えば、メモリは、複数レベルのキャッシュ中に存在してもよく、これらのキャッシュが、一方のキャッシュが命令を保持するのに対して他方が非命令データを保持するように、１つまたは複数のプロセッサにより用いられる機能によってさらに分割されてよい。メモリは、様々ないわゆる不均一メモリ・アクセス（ＮＵＭＡ：ｎｏｎ－ｕｎｉｆｏｒｍ ｍｅｍｏｒｙ ａｃｃｅｓｓ）コンピュータ・アーキテクチャのいずれにおいても知られるように、さらに分散されて、異なるＣＰＵまたはＣＰＵのセットと関連付けられてもよい。
主メモリ・システム１０２は、オペレーティング・システム（ＯＳ：ｏｐｅｒａｔｉｎｇ ｓｙｓｔｅｍ）１５０、アプリケーション１６０、および／または他のプログラム命令を格納し、またはエンコードする。オペレーティング・システム（ＯＳ）１５０、アプリケーション１６０などがコンピュータ１００中の主メモリ・システム１０２内に含まれるとして示されるが、他の実施形態では、それらのいくつかまたはすべてが異なるコンピュータ・システム上にあってよく、例えば、ネットワーク１３０を介して、遠隔にアクセスされてもよい。コンピュータ１００は、仮想アドレッシング・メカニズムを用いてもよく、このメカニズムは、コンピュータ１００のプログラムが、複数のより小さいストレージ・エンティティへのアクセスの代わりに、あたかもそれらが大きい単一のストレージ・エンティティへのアクセスのみを有するように振舞うことを許容する。従って、オペレーティング・システム１５０、アプリケーション１６０、または他のプログラム命令が主メモリ・システム１０２内に含まれるとして示されるが、これらの要素は、必ずしもすべてが同時に同じストレージ・デバイス中に完全に含まれるわけではない。さらに、オペレーティング・システム１５０、アプリケーション１６０、他のプログラム命令などが別々のエンティティであるとして示されるが、他の実施形態では、それらのいくつか、それらのいくつかの部分、またはそれらのすべてが一緒にパッケージされてもよい。
ある実施形態において、オペレーティング・システム１５０、アプリケーション１６０、および／または他のプログラム命令は、以下にさらに記載されるような機能を実行するために、プロセッサ１０１上で実行する命令もしくはステートメント、またはプロセッサ１０１上に実行する命令もしくはステートメントによって解釈される命令もしくはステートメントを備える。かかるプログラム命令をプロセッサ１０１によって走らせることが可能であるときに、かかるコンピュータ１００は、かかる命令を実行するように構成された特定のマシンになる。例えば、コンピュータ１００Ａに主メモリ・システム１０２を第１の部分へ、および冗長な第２の部分へミラーリングさせる、メモリ・ミラーリング・アプリケーション１６０Ａのための命令が１つ以上のコンピュータ１００Ａ上にロードされてよい。別の例では、オペレーティング・システム１５０によって主メモリ・システム１０２がミラーリングされてよい。別の例では、主メモリ・システム１０２が、ハイパーバイザのような、バーチャライザ・アプリケーション１７０によってミラーリングされてよい。
１つ以上のプロセッサ１０１は、ディスプレイへ出力するための画像（例えば、ＧＵＩ）を構築する汎用プログラマブル・グラフィックス処理装置（ＧＰＵ：ｇｒａｐｈｉｃｓ ｐｒｏｃｅｓｓｏｒ ｕｎｉｔ）として機能してよい。ＧＰＵは、表示画像またはユーザ・インターフェースを作成するために、１つ以上のアプリケーション１６０と一緒に作動して、画素を、例えば、ディスプレイ、タッチ・スクリーンなどの上でどのように操作すべきかを判定する。最終的に、画像（例えば、ＧＵＩなど）がユーザに表示される。プロセッサ１０１およびＧＰＵは、別個のコンポーネントであってもよく、または単一のコンポーネントに統合されてもよい。
メモリ・バス１０３は、プロセッサ１０１、主メモリ・システム１０２、およびＩ／Ｏバス・インターフェース装置１０５の間でデータを転送するためのデータ通信パスを提供する。Ｉ／Ｏバス・インターフェース装置１０５は、データを様々なＩ／Ｏ装置へおよびそれらから転送するためのシステムＩ／Ｏバス１０４へさらに結合される。Ｉ／Ｏバス・インターフェース装置１０５は、システムＩ／Ｏバス１０４を通して、Ｉ／Ｏプロセッサ（ＩＯＰ：Ｉ／Ｏ ｐｒｏｃｅｓｓｏｒ）またはＩ／Ｏアダプタ（ＩＯＡ：Ｉ／Ｏ ａｄａｐｔｅｒ）としても知られる、複数のＩ／Ｏインターフェース装置１１１、１１２、１１３、および１１４と通信する。Ｉ／Ｏインターフェース装置は、様々なストレージおよびＩ／Ｏデバイスとの通信をサポートする。例えば、端末インターフェース装置１１１は、ユーザ出力デバイス（例えば、ビデオ・ディスプレイ・デバイス、スピーカ、および／またはテレビジョン・セット）ならびにユーザ入力デバイス（例えば、キーボード、マウス、キーパッド、タッチパッド、トラックボール、ボタン、ライトペン、もしくは他のポインティング・デバイス）を備えてよい、１つ以上のユーザＩ／Ｏデバイス１２１の接続をサポートする。ユーザは、入力データおよびコマンドをユーザＩ／Ｏデバイス１２１およびコンピュータ１００に提供するために、ユーザ入力デバイスをユーザ・インターフェースを用いて操作してよく、ユーザ出力デバイスを介して出力データを受信してよい。例えば、ユーザ・インターフェースは、ディスプレイ・デバイス上に表示される、スピーカを介して再生される、もしくはプリンタを介して印刷されるなど、ユーザＩ／Ｏデバイス１２１を介して提示されてよい。ユーザ・インターフェースは、コンテンツをユーザに視覚的に（例えば、スクリーンを介して）、聞こえるように（例えば、スピーカを介して）、および／またはタッチ（例えば、振動など）を介して提供するユーザ・インターフェースであってよい。いくつかの実施形態では、ユーザがコンピュータ・アプリケーション１６０データ、機能などと対話する、それらを入力するか、または操作する方法でコンピュータ１００を動かしてよいので、コンピュータ１００は、それ自体がユーザ・インターフェースとしての役割を果たす。
ストレージ・インターフェース装置１１２は、１つ以上のローカル・ディスク・ドライブまたは２次ストレージ・デバイス１２５の接続をサポートする。ある実施形態において、２次ストレージ・デバイス１２５は、回転磁気ディスク・ドライブ・ストレージ・デバイスであるが、他の実施形態では、それらは、ホスト・コンピュータに単一の大型ストレージ・デバイスのように見えるように構成されたディスク・ドライブのアレイ、またはその他のタイプのストレージ・デバイスである。主メモリ・システム１０２のコンテンツ、またはそのいずれかの部分が、必要に応じて、２次ストレージ・デバイス１２５へ格納されて、それからリトリーブされてよい。ローカル２次ストレージ・デバイス１２５は、典型的に、主メモリ・システム１０２より遅いアクセス時間を有し、つまり、主メモリ・システム１０２から／へデータを読み取るおよび／または書き込むのに必要な時間は、ローカル２次ストレージ・デバイス１２５から／へデータを読み取るおよび／または書き込むのに必要な時間より少ない。
Ｉ／Ｏデバイス・インターフェース１１３は、様々な他の入力／出力デバイス、またはプリンタもしくはファックス機のような、他のタイプのデバイスのいずれにもインターフェースを提供する。ネットワーク・アダプタ１１４は、コンピュータ１００から、多くの他のコンピュータのような、他のデータ・ハンドリング・デバイスへ１つ以上の通信パスを提供し、かかるパスは、例えば、１つ以上のネットワーク１３０を備えてよい。メモリ・バス１０３は、プロセッサ１０１、主メモリ・システム１０２、およびＩ／Ｏバス・インターフェース１０５の間の直接通信パスを提供する比較的簡易な単一のバス構造として図２に示されるが、実際には、メモリ・バス１０３は、様々な形態、例えば、階層、スターまたはウェッブ構成におけるポイント・ツー・ポイント・リンク、複数の階層バス、パラレルおよび冗長パスのいずれか、あるいはその他の適切なタイプの構成に配置されてよい、複数の異なるバスまたは通信パスを備えてよい。さらにまた、Ｉ／Ｏバス・インターフェース１０５およびＩ／Ｏバス１０４が単一のそれぞれの装置として示されるが、コンピュータ１００は、実際には、複数のＩ／Ｏバス・インターフェース装置１０５および／または複数のＩ／Ｏバス１０４を含んでよい。システムＩ／Ｏバス１０４を様々なＩ／Ｏデバイスへ走る様々な通信パスから分離する、複数のＩ／Ｏインターフェース装置が示されるが、他の実施形態では、Ｉ／Ｏデバイスのいくつかまたはすべてが１つ以上のシステム・バスへ直接に接続される。
Ｉ／Ｏインターフェース１１３は、Ｉ／Ｏバス１０４上の１つのプロトコルのデータを別のバス上の別のプロトコルに適合させ、または変換するための電子コンポーネントおよびロジックを含んでよい。それゆえに、Ｉ／Ｏインターフェース１１３は、以下には限定されないが、トークンリング、ギガバイト・イーサネット、イーサネット、ファイバ・チャネル、ＳＳＡ、ファイバ・チャネル・アービトレーテッド・ループ（ＦＣＡＬ：Ｆｉｂｅｒ Ｃｈａｎｎｅｌ Ａｒｂｉｔｒａｔｅｄ Ｌｏｏｐ）、シリアルＳＣＳＩ、ＵＬＴＲＡ３ ＳＣＳＩ，インフィニバンド、ＦＤＤＩ、ＡＴＭ、１３９４、ＥＳＣＯＮ、ワイヤレス・リレー、Ｔｗｉｎａｘ、ＬＡＮ接続、ＷＡＮ接続、ハイパフォーマンス・グラフィックスなどを含む１つ以上のプロトコルを用いて、多種多様なデバイスをコンピュータ１００へ、および互いに、例えば、以下には限定されないが、テープ・ドライブ、光ドライブ、プリンタ、ディスク・コントローラ、他のバス・アダプタ、ＰＣＩアダプタ、ワークステーションへ接続してよい。別個のエンティティとして示されるが、複数のＩ／Ｏインターフェース装置１１１、１１２、１１３、および１１４、またはＩ／Ｏインターフェース装置１１１、１１２、１１３、および１１４の機能性が同様のデバイス中に統合されてもよい。
様々な実施形態において、コンピュータ１００は、マルチユーザ・メインフレーム・コンピュータ・システム、シングルユーザ・システム、サーバ・コンピュータ、ストレージ・システム、または直接ユーザ・インターフェースをほとんどもしくは何も有さないが、リクエストを他のコンピュータ・システム（クライアント）から受信する同様のデバイスである。他の実施形態では、コンピュータ１００は、デスクトップ・コンピュータ、ポータブル・コンピュータ、ラップトップもしくはノートブック・コンピュータ、タブレット・コンピュータ、ポケット・コンピュータ、電話、スマートフォン、ページャ、自動車、テレコンファレンス・システム、アプライアンス、またはいずれか他の適切なタイプの電子デバイスとして実装される。
ネットワーク１３０は、いずれか適したネットワークまたはネットワークの組み合わせであってよく、コンピュータ１００Ａおよび少なくともコンピュータ１００Ｂへ／からのデータおよび／またはコードの通信に適したいずれか適切なプロトコルをサポートしてよい。様々な実施形態において、ネットワーク１３０は、コンピュータ１００へ直接的あるいは間接的に接続されたデータ・ハンドリング・デバイスまたはデータ・ハンドリング・デバイスの組み合わせを表してよい。別の実施形態では、ネットワーク１３０は、ワイヤレス通信をサポートしてよい。代わりにおよび／または加えて、ネットワーク１３０は、電話線もしくはケーブルのような、ハードワイヤード通信をサポートしてよい。ある実施形態において、ネットワーク１３０は、インターネットであってよく、インターネット・プロトコル（ＩＰ：Ｉｎｔｅｒｎｅｔ Ｐｒｏｔｏｃｏｌ）をサポートしてよい。ある実施形態において、ネットワーク１３０は、ローカル・エリア・ネットワーク（ＬＡＮ：ｌｏｃａｌ ａｒｅａ ｎｅｔｗｏｒｋ）またはワイド・エリア・ネットワーク（ＷＡＮ：ｗｉｄｅ ａｒｅａ ｎｅｔｗｏｒｋ）として実装される。ある実施形態において、ネットワーク１３０は、ホットスポット・サービス・プロバイダ・ネットワークとして実装される。別の実施形態では、ネットワーク１３０は、イントラネット上に実装される。ある実施形態において、ネットワーク１３０は、いずれか適切なセルラ・データ・ネットワーク、セル・ベース無線ネットワーク技術、またはワイヤレス・ネットワークとして実装される。ある実施形態において、ネットワーク１３０は、いずれか適したネットワークまたはネットワークの組み合わせとして実装される。１つのネットワーク１３０が示されるが、他の実施形態では、（同じかまたは異なるタイプの）いくつものネットワークが存在してもよい。
図１は、コンピュータ１００の代表的な主要コンポーネントを描くことが意図される。しかし、個別のコンポーネントが図１に表現されるよりさらに複雑であってもよく、図１に示されるもの以外に、またはそれらに加えてコンポーネントが存在してもよく、かかるコンポーネントの数、タイプ、および構成が変化してもよい。かかる追加的な複雑さまたは追加的な変化のいくつかの特定の例が本明細書に開示され、これらは、例を目的とするに過ぎず、必ずしもかかる変化のみではない。例えば、本発明の様々な実施形態によるコンピュータ・システム１００上に実装する様々なプログラム命令は、様々なコンピュータ・アプリケーション、ルーチン、コンポーネント、プログラム、オブジェクト、モジュール、データ構造などを用いることを含めて、いくつかの仕方で実装されてよい。
図２Ａを次に参照すると、メモリ・コントローラ２００を介してプロセッサ１０１と通信する主メモリ・システム例１０２の概略ブロック図が示される。図２Ａに示されるように、メモリ・モジュール（単数または複数）またはカード（単数または複数）１０２（例えば、ＳＣＭメディア・カード）は、データを複数「Ｋ」個のパッケージ（すなわち、チップ）２５２ａ～ｋ（例えば、Ｋ＝２４）に格納するように構成されて、各パッケージが複数「Ｎ」個のダイ２５１ａ～ｎ（例えば、Ｎ＝１６）を含む。ある実施形態における各パッケージは、同じ数「Ｎ」個のダイ（例えば、Ｎ＝８、１６など）を含むことができる。ダイ２５１ａ～ｎの各々は、「Ｍ」個のメモリ・セル、特にメモリ・セル２５０ａ～ｍを含む。各ダイ中のいくつかのメモリ・セル２５０は、「Ｘ」個のメディア置き換え単位（ＭＲＵ：ｍｅｄｉａ ｒｅｐｌａｃｅｍｅｎｔ ｕｎｉｔ）群２５３ａ～ｐにグループ分けされてよく、ある実施形態における各ダイは、固定された数のＭＲＵ群２５３を含むことができる。例えば、ダイ２５１中に１６（Ｘ＝１６）のＭＲＵ群がありうるであろう。１つ以上の実施形態におけるメモリ・モジュール／カード１０２は、データを格納する、例えば、後述されるようにデータを一時的に格納するためのドリフト・バッファ２６０も含む。ある態様におけるメモリ・モジュール／カード１０２は、後述されるようにエントリをドリフト・バッファ２６０へマッピングするためのドリフト・テーブル２３０も含む。
さらに、図２Ｂに示されるように、各ＭＲＵ群２５３ａ～ｐは、複数のＭＲＵ２５４ａ～ｎを備えてよく、各ＭＲＵが複数「Ｂ」個のビット・アレイを備え、ビット・アレイ中の各ビットが１つのメモリ・セルを備える。すなわち、図２Ｂに示されるように、ある実施形態におけるＭＲＵ群は、ビット・アレイと呼ばれる１２８の列に分けられる。ＭＲＵ群は、ＭＲＵと称される行に水平方向に分けられる。各ＭＲＵは、１２８のビット・アレイを有する。図２Ｂにおける各ボックスを１００万ビットのビット・アレイとすることができる。さらにまた、各ＭＲＵが「Ｐ」個のページを含み、ページは、ＳＣＭにおいて書き込みまたは読み取ることができるデータの単位である（例えば、１６バイトまたは１２８ビット）。ある実施形態では、ＭＲＵが１００万ページを含むことができる。ページは、読み取り・書き込み動作の間にアクティブなビット・アレイからのビットを用いる。各ページがメモリ・セルをそれらから取るアクティブなビット・アレイの数は、メモリ・モジュール／カード１０２において必要とされるメモリ・セルの冗長度および／または（以下に記載されるような）スクラブ・プロセスに依存してよい。例えば、各ＭＲＵにおいて、障害を起こした／エラーが発生しやすいビット・アレイとのスワッピング動作のためにスペアとして４つのビット・アレイが確保されれば、各ページは、書き込み・読み出し動作の間に、１２８のビット・アレイのうちの１２４のアクティブなビット・アレイからのビットを含むであろう（ＭＲＵ中の１２８のビット・アレイ－４つの確保されたビット・アレイ＝１２４のアクティブなビット・アレイ）。これは、１つのページが１５．５バイトの実データを格納できることを意味する。以下に記載されるように、単一のパッケージ中のすべてのＭＲＵ群およびダイからのスペアＭＲＵが、そのパッケージ内の障害を起こしたＭＲＵを置き換えることができる。
ビット・アレイ当たり１００万ビット（１０２４＊１０２４）を用いることが本開示に開示される実施形態例のための設計上の選択であることに留意すべきである。しかしながら、本開示は、それほど限定的ではなく、ビット・アレイ当たりいくつものビット（例えば、５０万、２００万、３００万など）が用いられてもよい。ビット・アレイ当りのビット数が、その結果、ＭＲＵの数、および、それに従って、テーブル（例えば、チップ選択テーブル（ＣＳＴ：Ｃｈｉｐ Ｓｅｌｅｃｔ Ｔａｂｌｅ）、メディア修復テーブル（ＭＲＴ：Ｍｅｄｉａ Ｒｅｐａｉｒ Ｔａｂｌｅ）、ビット・アレイ修復テーブル（ＢＡＲＴ：Ｂｉｔ Ａｒｒａｙ Ｒｅｐａｉｒ Ｔａｂｌｅ）など）のサイズを決定するために用いられる。
メモリ・モジュール／カード１０２の総容量を（バイトで測定された）Ｋ＊Ｃに従って決定でき、Ｃは、各パッケージの容量である。メモリ・モジュール／カード１０２のＫパッケージのうちから、いくつかのパッケージがデータを格納するために用いられてよく、他のまたは残りのパッケージは、エラー訂正コード（ＥＣＣ：ｅｒｒｏｒ－ｃｏｒｒｅｃｔｉｎｇ ｃｏｄｅ）およびデータ・マネジメントに用いられるメタデータのために用いられてよい。エラー訂正コードは、データ・エリアに格納されたデータ中に含まれるエラーを訂正するために用いられる。各メモリ・モジュール／カード１０２（例えば、ＳＣＭメディア・カード）は、ｚビットのデータ幅をもつＩ／Ｏデータ、および容量に依存する適切なサイズのアドレス・ビットを有する。ＳＣＭは、例えば、相変化メモリ（ＰＣＭ：Ｐｈａｓｅ Ｃｈａｎｇｅ Ｍｅｍｏｒｙ）、抵抗性ＲＡＭ（ＲＲＡＭ：Ｒｅｓｉｓｔｉｖｅ ＲＡＭ）、またはいかなる適切な不揮発性ストレージであってよい。
図２Ａは、メモリ・コントローラ２００がメモリ・モジュール／カード１０２外に位置することを示すが、本開示は、それほど限定的ではなく、コントローラ２００がメモリ・モジュール／カード１０２の一部であってもよい。図２Ａに示されるように、コントローラ２００は、アドレス・トランスレーション・モジュール２０２、スクラブ・モジュール２０４、およびメディア修復モジュール２０６のうちの少なくとも１つを含んでよい。モジュール２０２、２０４、２０６は、ソフトウェア、ファームウェア、ハードウェア、またはソフトウェア、ファームウェアおよびハードウェアのうちの２つ以上の組み合わせで実装されてよい。他の例では、コントローラ２００が追加的なモジュールもしくはハードウェア装置を含んでもよく、またはより少ないモジュールもしくはハードウェア装置を含んでもよい。コントローラ２００は、マイクロプロセッサ、デジタル信号プロセッサ（ＤＳＰ：ｄｉｇｉｔａｌ ｓｉｇｎａｌ ｐｒｏｃｅｓｓｏｒ）、特定用途向け集積回路（ＡＳＩＣ：ａｐｐｌｉｃａｔｉｏｎ ｓｐｅｃｉｆｉｃ ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ）、フィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ：ｆｉｅｌｄ ｐｒｏｇｒａｍｍａｂｌｅ ｇａｔｅ ａｒｒａｙ）、または他のデジタル・ロジック回路を含んでよい。
アドレス・トランスレーション・モジュール２０２は、（以下に考察されるように）プロセッサ（単数または複数）１０１によって用いられる論理ブロック・アドレス（ＬＢＡ）および／または仮想ブロック・アドレス（ＶＢＡ）をメモリ・モジュール／カード１０２の物理ブロック・アドレス（ＰＢＡ：ｐｈｙｓｉｃａｌ ｂｌｏｃｋ ａｄｄｒｅｓｓ）と関連付けてよい。例えば、アドレス・トランスレーション・モジュール２０２が、読み取りまたは書き込みコマンドの一部として、ＬＢＡをプロセッサから受信することに応答して、アドレス・トランスレーション・モジュール２０２が論理から仮想へのテーブル（ＬＶＴ：Ｌｏｇｉｃａｌ－ｔｏ－Ｖｉｒｔｕａｌ Ｔａｂｌｅ）２１０を介してＶＢＡをルックアップしてよく、アドレス・トランスレーション・モジュール２０２は、次に、受信されたＬＢＡと一致するメモリ・モジュール／カード１０２のＰＢＡを決定するためにＶＢＡを用いてよい。いくつかの例では、アドレス・トランスレーション・モジュール２０２は、（以下に記載されるように）ＶＢＡからＰＢＡへのトランスレーションを行うために階層化された仮想から物理へのテーブル構造（Ｖ２Ｐ）を用いてよい。例えば、アドレス・トランスレーション・モジュール２０２は、チップ選択テーブル（ＣＳＴ）２２０、メディア修復テーブル（ＭＲＴ）２２２、およびビット・アレイ修復テーブル（ＢＡＲＴ）２２４を含んでよい。
スクラブ・モジュール２０４は、メモリ・モジュール／カード１０２中の障害またはエラーを検出して訂正するために構成されてよい。メモリにおけるエラーは、アルファまたは他の粒子によって、またはメモリ・セル中の物理欠陥によって生じることがある。本明細書では、用語「スクラビング」は、一般に、メモリ・システムにおいてエラーを検出して、訂正可能なエラーを訂正するプロセスを指す。エラーは、ソフト（または一時）エラーならびに、一定の環境では、ハード・エラーを含み得る。様々な実施形態において、メモリ・スクラビングは、以下に記載されるようにメモリにおけるビット・エラーを検出して訂正するプロセスを用いてよい。ＣＰＵからの正規のメモリ・リクエストをディスターブせず、従って、パフォーマンスの低下を防止するために、スクラビングは、メモリ・モジュール／カード１０２の特定の部分を（以下に記載される）スクラブ・プロセスのためにサービスから外すことによってなされてよい。スクラビングは、通常の読み取りおよび／または書き込み動作からなってよいため、スクラビングのない動作と比較してメモリによる電力消費を増加させることがある。それゆえに、様々な実施形態によれば、スクラビングは、連続してではなく周期的に行われる。多くのサーバでは、スクラブのためのタイミングまたは周期がＢＩＯＳセットアップ・プログラム中に構成されてよい。
一定の実施形態において、スクラブ・モジュール２０４は、エラー率テーブル（ＥＲＴ：ｅｒｒｏｒ ｒａｔｅ ｔａｂｌｅ）２４０を含んでよい。エラー率テーブルは、メモリ・モジュール／カード１０２におけるメモリ欠陥またはエラーに関する情報を格納するように構成されてよい。一定の実施形態において、ＥＲＴは、メモリ・モジュール／カード１０２中に含まれるパッケージの各々に対して（例えば、メディア・カードの２４パッケージに対して２４ＥＲＴ）が割り当てられてよい。
メディア修復モジュール２０６は、ＥＲＴ（単数または複数）に格納された情報を解析することによって、メモリ・モジュール／カード１０２におけるエラーまたは欠陥を修復するために構成されてよい。例えば、メディア修復モジュール２０６は、ＥＲＴサマリ・テーブルを作成して、メモリ・コントローラに適切な訂正処置、例えば、メモリ・モジュール／カード１０２の１つ以上の障害を起こした部分の、適正に機能するスペアとの置き換え（例えば、欠陥のあるビット・アレイ、ＭＲＵ、ＭＲＵ群、ダイ、またはパッケージを適切なスペアと置き換える）、様々なトランスレーション・テーブルの修正、スペア・メモリ部分／位置の検索、スペア・メモリ部分／位置の作成、（将来の置き換えのためのスペアの位置を特定する確からしさを増加させるための）スペア・メモリ部分／位置のリバランシングを行わせることができるが、これらに限定されない。機能的な正確さを考慮し、一方ではメモリ・モジュール／カード１０２のパフォーマンスに悪影響を与えうるであろう置き換えを回避するようにある実施形態におけるメディア修復モジュール２０６を構成することができる。
図３を次に参照すると、あるメモリ・システムにおけるハードウェア、および、論理アドレスを仮想アドレスへトランスレートし（論理から仮想への（Ｌ２Ｖ）トランスレーション）、仮想アドレスをメディア・カード３９０上の実または物理アドレスへトランスレートできる（仮想から物理への（Ｖ２Ｐ）トランスレーション）プロセス・フローのある実施形態の概要を示すブロック図である。ホストは、論理装置番号（ＬＵＮ：Ｌｏｇｉｃａｌ Ｕｎｉｔ Ｎｕｍｂｅｒ）および論理装置番号オフセット（ＬＵＮオフセット）を介してメモリ／メディア・カード３９０にアドレスする。変換テーブル３６０は、これらのＬＵＮおよびＬＵＮオフセットを論理ブロック・アドレス（ＬＢＡ）へトランスレートする。図３におけるＬＢＡテーブル３６０に示されるように複数のＬＵＮがサポートされる。ある実施形態では、ホストがアクセスできる４ＫＢブロックごとにＬＢＡがある。ＬＢＡは、論理から仮想へのトランスレーション・テーブル（ＬＶＴ）３７０へフィードされて、ＬＶＴ３７０が各ＬＢＡを仮想エントリまたはアドレス、例えば、仮想ブロック・アドレスまたはＶＢＡへ変換またはトランスレートする。ＶＢＡは、メディア・テーブル３８０へフィードされて、そこで本開示の後の部分で詳細に説明されるように、仮想アドレス、例えば、ＶＢＡがメディア・カード３９０上の物理また実アドレスへトランスレートされる。１つ以上の実施形態における仮想から物理へのトランスレーションは、メディアを修復するためのチップ選択テーブル（ＣＳＴ）、メディア修復テーブル（ＭＲＴ）、およびビット・アレイ修復テーブル（ＢＡＲＴ）を含む。
１つ以上の実施形態におけるＬＶＴ３７０は、テーブル構造として配置されて、複数のエントリ３７２を有する。ある実施形態において、ＬＶＴ３７０中の各エントリ３７２は、仮想ブロック・アドレス（ＶＢＡ）またはドリフト・テーブル・インデックス、書き込み損耗レベル・カウント・データ、および読み取り損耗レベル・カウント・データを含む。ＬＢＡごとに、（ＬＢＡがトリミングされていないと仮定して）ＶＢＡへの１：１マッピングがある。ＬＶＴ中には他のメタデータを含むことができる。ある実施形態におけるＬＶＴ３７０は、ＤＲＡＭに格納されて、ある態様では、各エントリのフィールド・サイズが小さく、例えば、エントリ当たり８バイトである。ある実施形態におけるＬＶＴ３７０は、メモリ・コントローラ２００中に位置して、ある態様では、それを図２Ａに示されるアドレス・トランスレーション・モジュール２０２中に含むことができる（図２Ａ中のＬＶＴ２１０）。以下の表１は、ＬＶＴエントリ３７２の例を示す。
Figure 2023510709000002
表１におけるＬＶＴエントリは、単に一例であり、ＬＶＴ３７０およびＬＶＴエントリ３７２について他のストレージ・メディア、フィールド、およびフィールド・サイズが企図される。メディア・カード３９０上のメディアは、いくつかの位置を経時的に損耗させ、従って、１つ以上の実施形態において、設計がオーバープロビジョンすることになろう。メディアが損耗することを考慮するためにあるべきオーバープロビジョンは、少量とすべきであり、従って、一態様によれば、ＬＢＡの数は、典型的にＶＢＡの数よりわずかに少なく、例えば、１０％少なくなるであろう。従って、例えば、メディア・カード３９０が６１４Ｍ ＶＢＡをサポートすれば、ＬＶＴ３７０が６１４Ｍに近いエントリを有するであろう。ある実施形態において、ホストは、メモリの全サイズがその実サイズより小さいように指示される。
メディア・カード３９０は、書き込み動作が同じアドレス／位置へ行われることを許可するが、書き込みは、メディア・カード３９０上の隣接エリアをディスターブしうるので、ある実施形態において、新しいデータは、メディア・カード３９０上の異なる位置へ書き込まれる。ある態様において、メディア・カード３９０上のいかなる位置も、閾値数、例えば、１０，０００回より多く、メディア・カード３９０上のその他の位置より多くは書き込まれない。例えば、ある実施形態において、メディア・カード３９０上のある位置、例えば、メモリ・セルのあるブロックは、メディア・カード上の別の位置が書き込まれる回数の「Ｙ」倍は書き込まれない。ＬＶＴ３７０中の書き込み損耗レベル・フィールド（表１におけるビット３９：３２）は、動作のこの態様を制御するために用いられる。読み取りもメディアをディスターブしうるため、位置の「Ｎ」読み取り後にはデータが新しい位置／アドレスへ再書き込みされるべきである。ＬＶＴ３７０は、そのブロックが最後に書き込まれて以来、そのブロックに発生した読み取りの数を追跡して記録するための読み取り損耗レベル・カウント（表１中のビット５３：４０）を有する。ある値、例えば、閾値を超過する読み取りカウントに応答して、そのブロックは、新しいＶＢＡを有するであろうメモリ・カード上の新しい位置へ移動され、および／またはコピーされるであろう。例えば、１０，０００の読み取り後に、ハードウェアは、データが対応する新しいＶＢＡを有するメモリ・カード上の新しい位置へコピーされ／書き込まれる、摩耗レベル移動を行うであろう。
メモリ・カード上の新しい位置が書き込まれた後に、ある時間、一般にミリ秒、例えば、１０ミリ秒にわたってそれが読み取られるべきではない。メモリ・カード上の新しい位置の読み取りを待機する潜在的な遅延を克服するために、ある実施形態ではドリフト・バッファが設けられる。ある実施形態におけるドリフト・バッファ２６０は、図２Ａに示されるメディア・カード１０２上に含まれる。ドリフト・バッファは、好ましくは、新しく書き込まれたデータのコピーを保持するために用いられるＦＩＦＯバッファであり、その結果、新しく書き込まれたメディアが読み取られるべきではないタイムフレームの間にはドリフト・バッファをメディア・カード３９０の代わりに読み取ることできる。ドリフト・バッファは、複数のエンティティを有し、ある実施形態では、ＶＢＡとドリフト・バッファ中のエントリとを相関付けるための、テーブルまたはインデックス、例えば、ドリフト・バッファ・インデックスまたはドリフト・テーブル３３０を有する。データがメディア、例えば、メモリ・カードへ新たに書き込まれるときに、データは、ドリフト・バッファ・エントリへも書き込まれて、ＶＢＡが、ドリフト・バッファ・エントリに対応するドリフト・テーブル・エントリ３３２に格納される。ドリフト・テーブル３３０は、ＶＢＡおよび対応するＬＢＡを格納する。例えば、ドリフト・テーブル・エントリがドリフト・バッファ・エントリへインデックスして、ＶＢＡを対応するＬＢＡへマッピングする。データがドリフト・バッファへ書き込まれるときに、ＬＶＴ３７０におけるＶＢＡフィールドは、ＶＢＡの代わりに、ドリフト・テーブル・インデックスを用いてドリフト・テーブル・エントリ３７２を指し示す。読み出し動作が処理されて、ＬＢＡに対応するＬＶＴ中のエントリが、データがドリフト・バッファ中にあることを示してセットされたドリフト・バッファ・インデックス有効ビットを有するときに、システムは、ドリフト・バッファ・エントリを識別して、データを対応するドリフト・バッファから読み取るためにドリフト・テーブルを用いる。ドリフト・バッファ・インデックス有効ビットがセットされたその環境では、ある実施形態において、ＬＶＴは、ＶＢＡを返さない。ある実施形態におけるドリフト・テーブル３３０は、ＬＶＴ３７０より小さく、コントローラ２００および／またはメディア・カード１０２／３９０上のＤＲＡＭとすることができる。ドリフト・テーブル・エントリ例３３２が以下の表２に示される。
Figure 2023510709000003
データがドリフト・バッファからエージアウトされたときには、ドリフト・テーブル３３０からのＶＢＡフィールドがＬＶＴ３７０中の対応するエントリ３７２へコピーされる。ドリフト・テーブル３３０およびＬＶＴ３７０のテーブル構造は、ドリフト・バッファが読み取りキャッシュでもあるように利用することを容易にする。読み取りキャッシュとして利用されるときに、ドリフト・バッファは、書き込みおよび読み取りの両方または先読みで取り込みが行われるであろう。また、しばしば利用されるデータがドリフト・バッファ中に残る時間をドリフト・テーブル３３０アップデートを用いて延長することができ、利用されているデータがドリフト・バッファ中に残ることになろう。例えば、読み取りヒット・データをドリフト・バッファの先頭へ移動できるであろう。このようにして、しばしば読み取られるデータがドリフト・バッファに留まる時間を延長することができる。
図３は、ＶＢＡフリー・リスト３４０も示す。ＶＢＡフリー・リスト３４０は、いくつかのエントリ３４２を有する。関連付けられたＬＢＡに対するデータをアクティブに格納しないＶＢＡは、ＶＢＡフリー・リスト３４０上に維持されて、ある実施形態では、損耗レベルに基づいて組織化され、または優先順位付けされる。書き込みコマンドがデータを格納するためにフリーＶＢＡを必要とするときに、フリーＶＢＡがＶＢＡフリー・リスト３４０から取得される。書き込みコマンドが前に書き込まれたＬＢＡを対象とすれば、（前に用いられたＬＢＡに対応する）前に用いられたＶＢＡがＶＢＡフリー・リスト３４０に追加される。ＶＢＡフリー・リスト３４０は、コントローラ２００および／またはメディア・カード１０２／３９０上に存在してよい。以下の表３は、ＶＢＡフリー・リスト３４０中のフリー・リスト・エントリを示し、エントリは、ＶＢＡによってインデックスされる。
Figure 2023510709000004
図４を次に参照すると、例えば、論理アドレス、例えば、ＬＢＡを仮想ブロック・アドレスもしくはＶＢＡへ変換し、および／またはトランスレートすることを含む、ホスト読み取りコマンドを処理する方法例４００を示すフローチャートが開示される。図中のフローチャートおよびブロック図は、本発明の様々な実施形態によるシステム、方法、およびコンピュータ・プログラム製品の可能な実装の例示的なアーキテクチャ、機能性、および動作を示す。この点に関して、フローチャートまたはブロック図中の各ブロックは、指定された論理機能（単数または複数）を実装するための１つ以上の実行可能な命令を備える、モジュール、セグメント、または命令の一部を表してよい。いくつかの代わりの実装では、ブロック中に記された機能が図中に記されたのとは異なる順序で発生してもよい。例えば、連続して示される２つのブロックが、実際には、実質的に同時に実行されてもよく、または関与する機能性に依存して、複数のブロックがときには逆の順序で実行されてもよい。ブロック図および／またはフローチャート説明図の各ブロック、ならびにブロック図および／またはフローチャート説明図中のブロックの組み合わせを、指定された機能もしくは作用を行う、または専用ハードウェアおよびコンピュータ命令の組み合わせを実行する専用ハードウェア・ベース・システムによって実装できることにも気付くであろう。
４０５において、ホスト読み取りコマンドがホストによって発行される。ホストは、先に記載されたように論理装置番号（ＬＵＮ）およびＬＵＮオフセットを介してメディア・カードをアドレスする。ＬＵＮおよびＬＵＮオフセットが４１０において論理ブロック・アドレスまたはＬＢＡへ変換される。４１５において、ＬＢＡに対応する、論理から仮想アドレスへの変換テーブルまたはＬＶＴエントリが読み取られる。すなわち、ある実施形態において、ＬＵＮおよびＬＵＮオフセットから変換されたＬＢＡを用いてＬＶＴが検索され、比較が行われて、そのＬＢＡに対応するＬＶＴ中のエントリが読み取られる。１つ以上の実施形態では、ＬＶＴから読み取られたエントリがトリミングされているか否かが４２０において判定される。ＬＶＴ中のトリミングされたエントリは、エントリがメディア上で利用可能でないか、および／または読み取られるべきでない。表１の実施形態において、ビット５４は、ＬＶＴ中のエントリ３７２がトリミングされているか否かを示す。４２０において読み取られたエントリがトリミングされていれば（４２０：Ｙｅｓ）、４２５においてゼロが返されて、４３０においてホストに良好な完了が通知される。
４２０において、読み取られるＬＶＴエントリがトリミングされていなければ（４２０：Ｎｏ）、プロセッサ４００は、ＬＢＡがドリフト・バッファ中にある（ドリフト・テーブルにインデックスされている）か否かが判定される４３５へ続く。従って、例えば、表１の例におけるようなＬＶＴエントリについて、ビット３１、ドリフト・バッファ・インデックス有効ビットが読み取られて、ビット３１が１にセットされていれば、ＬＢＡは、ドリフト・バッファ中にある。ＬＢＡがドリフト・バッファ中にあれば（４３５：Ｙｅｓ）、４４０において対応するＬＢＡを有するドリフト・テーブル３３０中のエントリを読み取る。ドリフト・テーブルから、ドリフト・バッファへのエントリが取得されて、４４５において対応するドリフト・バッファが読み取られる。表１の例では、ＬＢＡがドリフト・バッファ中にあれば、ＬＶＴ中のビット２０：０がドリフト・テーブル３３０へのインデックスであり、ドリフト・テーブル中の対応するエントリは、ドリフト・バッファ中のどのエントリを読み取るべきかを示す。ドリフト・バッファを４４５において読み取った後に、プロセスは、１つ以上の実施形態においてなんらかの読み取りエラーがあったか否かが判定される、４５０へ続く。読み取りエラーがあれば（４５０：Ｙｅｓ）、４６０においてホストに読み取り障害が通知される。読み取りエラーがなければ（４５０：Ｎｏ）、４５５においてホストに良好な完了、例えば、良好な読み取り完了が通知される。
４３５においてＬＢＡがドリフト・バッファ中にないと判定されれば（４３５：Ｎｏ）、ＬＶＴ読み取りレベル・カウントが４７０においてアップデートされる。表１のＬＶＴエントリ例において、ドリフト・バッファ・インデックス有効ビット３１が０にセットされていれば、ＬＶＴ中のビット２９：０がストレージ・クラス・メモリ（ＳＣＭ）上の５１２０バイト・ブロックを選択するＶＢＡを参照する。その例では、ＬＢＡがドリフト・バッファ中になく、従って、プロセス４００は、そのエントリ（メディア・アドレス）についての読み取りレベル・カウントが一定の閾値を超過するか否かがチェックされる４７５において続く。例えば、読み取りカウント・レベルが閾値、例えば、１０，０００読み取りを超過するかどうかを判定できる。予めプログラムできる、またはいくつかのファクタに基づいて動作中に変えることができる異なる値に閾値レベルをセットすることができる。読み取りレベルが読み取りレベル・カウントを超過すれば（４７５：Ｙｅｓ）、４８０において、例えば、本開示において考察されるように、データが新しい位置へ移動される損耗レベル移動動作がスケジュールされる。４８０の損耗レベル移動後に、プロセス４００は、ＶＢＡおよびメタデータがＬＶＴから読み取られる４８５において続く。他方、４７５において読み取りカウント閾値が超過されなかったと判定されれば（４７５：Ｎｏ）、プロセスは、ＶＢＡおよびメタデータがＬＶＴから読み取られる４８５へ続く。プロセスは、図４に示されるように４８５後に続き、４５０においてなんらかの読み取りエラーがあるか否かが判定されて、なんらかのエラーがあるかどうかに依存して、４５５においてホストに良好な完了、または４６０において読み取り障害が通知される。
図５を次に参照すると、例えば、論理アドレス、例えば、ＬＢＡを仮想ブロック・アドレスまたはＶＢＡへ変換し、および／またはトランスレートすることを含む、ホスト書き込みコマンドを処理する方法例５００を示すフローチャートが開示される。５０５において、ホスト書き込みコマンド実行可能指示がホストによって発行される。書き込みコマンドに対するアドレスがＬＵＮおよびＬＵＮオフセットとして発行される。５１０においてＬＵＮおよびＬＵＮオフセットが論理ブロック・アドレスまたはＬＢＡへ変換される。５１２において、１つ以上の実施形態では、ホスト書き込みデータがすべてゼロか否かが判定される。ホスト書き込みデータがすべてゼロであれば（５１２：Ｙｅｓ）、プロセスは、ステップ５４０へスキップして、データをメディア（またはドリフト・バッファ）へ書き込むことは行われない。ホスト書き込みデータがすべてゼロでなければ（５１２：Ｎｏ）、プロセスは、ＶＢＡフリー・リストに利用可能なエントリがリクエストされる、５１５へ続く。１つ以上の実施形態では、リクエストが最も低い損耗レベルをもつＶＢＡを対象とし、および／またはＶＢＡフリー・リストが最も低い損耗レベルをもつＶＢＡを提供するように構成される。
５２０において、データがメモリ、例えば、メディア・カードへ書き込まれる。加えて、５２５においてデータがドリフト・バッファにも書き込まれ、５３０において新しいドリフト・テーブル・エントリが書き込まれる。すなわち、５２５および５３０において、データがドリフト・バッファ中のエントリへ書き込まれて、ドリフト・バッファ中のエントリがそれへインデックスされるドリフト・テーブル中の対応するエントリがＶＢＡ、ＬＢＡとともに、および随意的に表２に示されるメタデータ、または他のデータとともに書き込まれる。ある態様において、ＣＲＣおよび他のメタデータがホストからのリクエストに応じて提供される。５３５において、書き込みが完了したかどうかが判定される。プロセスは、書き込みが完了する（５３５：Ｙｅｓ）まで５３５に留まる。
メディア、ドリフト・バッファ、およびドリフト・テーブルの書き込みが完了したときに、プロセス５００は、古いＬＶＴエントリが読み取られる５４０へ続く。ＬＢＡに対応するＬＶＴが５４０において読み取られる。１つ以上の実施形態において、古いＬＶＴエントリは、新しいＬＶＴエントリで置き換えられる。５４５において古いＬＶＴエントリがトリミングされているかどうかが判定される。ＬＶＴエントリがトリミングされていれば、それは、メディアが読み取られるべきでないか、または利用可能でないことを示す。１つ以上の実施形態において、ＬＶＴ中のエントリは、ＬＢＡが決して書き込まれなかったか、またはゼロにされたデータを用いて最後に書き込まれたときに、トリミングされているとしてマーク付けされる。古いＬＶＴエントリがトリミングされているとしてマーク付けされれば（５４５：Ｙｅｓ）、プロセスは、新しいＬＶＴが書き込まれる５６５へ続く。５４５において古いＬＶＴエントリがトリミングされていなければ（５４５：Ｎｏ）、プロセスは、書き込まれているＶＢＡに対応するＬＢＡがドリフト・バッファ中にあるかどうかが判定される、５５０へ続く。ＬＢＡが５５０においてドリフト・バッファ中にあると判定されれば（５５０：Ｙｅｓ）、５５５においてＶＢＡを得るために古いドリフト・テーブル・エントリが読み取られる。５５５において取得されるドリフト・テーブル中のエントリは、書き込みプロセスがドリフト・テーブル中の古いエントリを上書きして、読み取りエントリがアップデートされていないので、５３０においてドリフト・テーブルに書き込まれたエントリとは異なるエントリであることに留意すべきである。続いて、５６０において、ＶＢＡが示された損耗レベルとともにＶＢＡフリー・リストに返される。５５０において、ＬＢＡがドリフト・バッファ中にないと判定されれば（５５０：Ｎｏ）、ある実施形態において、５６０へ直接に進み、そこでは利用可能なＶＢＡをＶＢＡフリー・リスト中で優先順位付けできるように、ＶＢＡがその示された損耗レベル・データとともにフリー・リストに返される。５６０後に、プロセスは、新しいＬＶＴが書き込まれる５６５へ進む。
ある実施形態において、５６０後に、プロセスは、新しいＬＶＴが書き込まれる５６５へ進む。書き込まれるＬＶＴのコンテンツは、先行処理に依存するであろう。ホスト書き込みデータがすべてゼロである（５１２：Ｙｅｓ）ために、新しいＬＶＴエントリがトリミングされているとしてマーク付けされることになれば、新しいＬＶＴエントリは、Ｔｒｉｍｍｅｄインジケータ、無効ＶＢＡ、およびクリアされた（ゼロにセットされた）ドリフト・バッファ・インデックス有効フィールド）を含むことになろう。ホスト書き込みデータがすべてゼロではない（５１２：Ｎｏ）ために、新しいＬＶＴエントリがトリミングされているとしてマーク付けされなければ、新しいＬＶＴエントリは、ドリフト・バッファ・インデックスが有効であることを示すようにセットされたドリフト・バッファ・インデックス有効フィールドを有効なドリフト・バッファ・インデックスとともに含むことになろう。新しいＬＶＴエントリが書き込まれるときに、ＬＶＴエントリ中の読み出しカウント・フィールドは、常にクリアされる（ゼロにセットされる）。１つ以上の態様において、損耗レベル・データを含めて、他のメタデータが５６５においてＬＶＴエントリへ書き込まれる。ある態様における書き込み損耗レベルは、ＶＢＡフリー・リスト３４０から来る。５６５後に、プロセスは、ホストに書き込み完了が通知される５７０へ続く。
１つ以上の実施形態において書き込み動作がドリフト・テーブル・キャストアウト５７５をトリガできることが認識されうる。開始時にドリフト・バッファは、次の書き込み動作のための余地を有する。しかしながら、ドリフト・バッファがいっぱいになった後に、最も古いエントリは、次の書き込み動作のための余地をつくるために割り振りを取り消されるべきである。１つ以上の実施形態において、ドリフト・バッファは、ドリフト・バッファ中の１つ以上のエントリをキャストアウトするか、または割り振りを取り消すのが必要なことがあり、ドリフト・バッファへの次の書き込みのための余地があるようにいくつかのエントリを書き込みポインタの前にキャストアウトすることがある。ドリフト・バッファ・エントリをキャストアウトするある実施形態において、ドリフト・バッファから除去されるべき１つ以上のドリフト・テーブル・エントリのＬＢＡを含めて、キャストアウト情報を取得するために、ドリフト・テーブルが読み取られる。次に、ドリフト・バッファから除去されるべき１つ以上のＬＢＡのためのＬＶＴエントリが読み取られて、ドリフト・バッファからキャストアウトされるべき１つ以上のＬＢＡに対応するＬＶＴエントリがドリフト・テーブルを指し示しているかどうかか判定される。ＬＶＴエントリがドリフト・テーブルを指し示して（例えば、ドリフト・バッファ・インデックス有効ビットがセットされて）いれば、ドリフト・バッファ・インデックス有効ビットをクリアして、ＬＶＴエントリ中のＤＢＩをＶＢＡに変更するために、ＬＶＴエントリを書き込む。ＬＶＴエントリがドリフト・テーブルを指し示していなければ、例えば、ドリフト・バッファ・インデックス有効ビットがセットされていなければ、ＬＶＴは、すでにアップデートされて、ＬＶＴエントリのアップデートは必要ない。
図６Ａを次に参照すると、図１、２Ａ、および２Ｂのメモリ・モジュール／カード１０２において仮想ブロック・アドレス（ＶＢＡ）をメディア・カード上の物理アドレスへトランスレートすることにかかわるハードウェアおよびプロセスのブロック図概要、および図６Ｂを参照すると、図１、２Ａ、および２Ｂのメモリ・モジュール／カード１０２において仮想ブロック・アドレス（ＶＢＡ）の、読み取り／書き込み動作（バイト・アドレス可能）を行うための適切なビットを示す物理アドレスへのトランスレーション例を示すフローチャートが示される。図中のフローチャートおよびブロック図は、本発明の様々な実施形態によるシステム、方法、およびコンピュータ・プログラム製品の可能な実装の例示的なアーキテクチャ、機能性、および動作を示す。この点に関して、フローチャートまたはブロック図中の各ブロックは、指定された論理機能（単数または複数）を実装するための１つ以上の実行可能な命令を備える、モジュール、セグメント、または命令の一部を表してよい。いくつかの代わりの実装では、ブロック中に記された機能が図中に記されたのとは異なる順序で発生してもよい。例えば、連続して示される２つのブロックが、実際には、実質的に同時に実行されてもよく、または関与する機能性に依存して、複数のブロックがときには逆の順序で実行されてもよい。ブロック図および／またはフローチャート説明図の各ブロック、ならびにブロック図および／またはフローチャート説明図中のブロックの組み合わせを、指定された機能もしくは作用を行う、または専用ハードウェアおよびコンピュータ命令の組み合わせを実行する専用ハードウェア・ベース・システムによって実装できることにも気付くであろう。
ＶＢＡは、上記の方法および構造、ならびに１つ以上の実施形態においていずれか現在または今後知られる方法を用いて、ホストから受信される論理ブロック・アドレス（ＬＢＡ）から導出されてよいことが当業者に理解されるであろう。図６Ｂのフローチャートは、図１のメモリ・モジュール／カード１０２の最も低いアドレス可能な細分度が１６ビットであり、かつメモリ・モジュール／カード１０２が２４パッケージ、パッケージ当たり８または１６ダイ、ダイ当たり１６ＭＲＵ群、ＭＲＵ群当たり６４ＭＲＵ、ＭＲＵ当たり１２８のビット・アレイ（そのうち４つがスペアである）、各ビット・アレイ中に１００万ビット、およびＭＲＵ当たり１００万ページ（各ページが１２８ビット、すなわち１６バイトを含む）を含むという仮定に基づく。図６Ｂのプロセスを他のメモリ・システム構成に利用できることが認識されるであろう。
フローチャートは、読み取り／書き込み動作が４Ｋバイト・サイズのデータ・ブロックを含むデータについて行われることをさらに仮定する。そのようにして、各読み取り／書き込み動作は、ホストから受信された４Ｋバイトのデータ、ＥＣＣバイト、およびメタデータを含む全部で５１２０バイトのデータについて行われる。メモリ・モジュール／カード１０２の最も低いアドレス可能な細分度が１６バイトであることを考えると、５１２０バイトのデータがメモリ・モジュール／カード１０２にわたって３２０の別個のページ（各１６バイト、１５．５バイトが実データを保持するために用いられる）に格納されてよい。損耗平均化のために、３２０の別個のページがメモリ・モジュール／カード１０２にわたって均等に分布されるべきであることが理解されるであろう。それゆえに、トランスレーション・プロセスは、ＶＢＡをメモリ・モジュール／カード１０２における物理アドレスの３２０の別個のページへトランスレートし、ＶＢＡがかかる３２０の別個のページを表している。ＶＢＡは、３０ビット・アドレスであり、ＶＢＡの下位２０ビット（すなわち、最下位ビット）がトランスレーション中には無視される、なぜなら、それらは、すべてがＶＢＡの同じ上位１０ビット（最上位ビット）を有する１００万の４Ｋバイト・サイズのブロック（集合的に、１００万の４Ｋバイト・ブロックは、ＶＢＡによって表される仮想修復単位（ＶＲＵ：ｖｉｒｔｕａｌ ｒｅｐａｉｒ ｕｎｉｔ）と呼ばれる）のコレクションを表すためである。留意すべきは、本明細書に開示される実施形態例が４ＴＢのメディア・カードをアドレスするために３０ビットのＶＢＡを用いることである。しかしながら、本開示は、それほど限定的ではなく、他のサイズのアドレスが異なるメディア・カードのために同様に用いられてよい。上位１０ビットは、以下に考察されるように、チップ選択テーブルを用いてＶＲＵを識別するために用いられてよい。ＶＲＵの数は、実際のメディア・カードに基づいて構成される（例えば、４ＴＢのメディア・カードの実ストレージ容量が約２．５ＴＢであれば、ＶＲＵの数が６１４である）。異なるメディア・カードについて、チップ選択テーブル（ＣＳＴ）を用いてＶＲＵを識別するために異なる上位ビットが用いられてよい。
図６Ｃに示されるように、ＶＢＡの物理アドレスへのトランスレーションは、少なくとも３つのルックアップ・テーブル－チップ選択テーブル（ＣＳＴ）（例えば、すべての２４パッケージについて同じ）、２４のメディア修復テーブル（ＭＲＴ）（例えば、パッケージごとに１つ）、および２４のビット・アレイ修復テーブル（ＢＡＲＴ）（例えば、パッケージごとに１つ）を含む複数層のルックアップである。６０２において、ＶＢＡがＣＳＴへインデックスされる。先に考察されたように、１つ以上の実施形態において、ＶＲＵを表すＶＢＡの下位２０ビットがトランスレーション中に無視されて、ＶＢＡの上位１０ビットのみがステップ６０２においてＣＳＴへインデックスされる。
図６Ｃに示されるように、ＣＳＴ６１０は、パッケージ番号によってインデックスされた列、例えば、Ｐｋｇ０～２３、およびＶＲＵ番号によってインデックスされた行を含む。ＶＲＵ番号は、ＶＢＡの上位（最上位）１０ビットを用いて識別される。ＣＳＴ６１０中の各エントリ６１１は、全部で１６ビットを含む。すなわち、最下位９ビットは、即時修復単位（ＩＲＵ：ｉｎｔｅｒｍｅｄｉａｔｅ ｒｅｐａｉｒ ｕｎｉｔ）番号を決定するためであり（すなわち、９ＩＲＵビット）、次の３ビットは、将来使用のために確保され、次の１ビットは、ＶＲＵがスクラブされるべきかどうかを示し（すなわち、スクラブ・ビット）、次のビットは、パッケージがＶＢＡ読み取り／書き込み動作を行うためのＶＲＵ中に含まれるかどうかを示すフラグ・ビット（すなわち、含まれるフラグ・ビット）であり、次のビットは、それについてＭＲＵのいくつかまたはすべてが障害を起こしたＩＲＵをパッケージが含むかどうかを示し（すなわち、部分障害ビット）、そして最後の最上位ビット（全１６ビット）は、パッケージが完全なスペアＩＲＵを含むかどうかを示す（すなわち、スペア・ビット）。同様に、ある実施形態において障害および／またはスペアとして部分的にマーク付けされたＩＲＵは、読み取り／書き込み動作のために用いることはできない。
上記のように、ＣＳＴエントリ６１１の含まれるフラグ・ビットは、パッケージがＶＢＡ（すなわち、読み取り／書き込み動作）のためのデータを含むことになるか否かを示す。例えば、含まれるフラグ・ビット値があるパッケージについて「０」であれば、それは、ＶＢＡ読み取り／書き込み動作のためのデータを含むことにならず、含まれるフラグ・ビット値があるパッケージについて「１」であれば、それは、ＶＢＡ読み取り／書き込み動作のためのデータを含むことになる（逆もまた同様）。メディア・カード上の２４パッケージのうちから、ある実施形態では、読み取り／書き込み動作を行うために２０パッケージのみが用いられて、４パッケージは、メディア修復モジュール２０６による欠陥のあるパッケージの置き換えとして用いるためのスペア・パッケージである。５１２０バイト・サイズのブロックのデータを格納するための３２０ページがメモリ・モジュール／カード１０２にわたって均等に分散されるので、トランスレーション中に、２０パッケージの含まれるフラグ・ビットは、対応するパッケージがＶＢＡ読み取り／書き込み動作のためのデータを含むことになることを示すであろう。さらにまた、２０パッケージの各々がデータの均等分布を達成するためにデータを含むことになる１６の別個のページ（またはビート）を含むであろう。本明細書では、用語ビートは、受信されたＶＢＡに対応する読み取り／書き込み動作を行うためのデータを含むことになるパッケージ中のページを記載するために用いられる。パッケージごとのこれらの１６ビートは、以下に考察されるように、ＭＲＴおよびＢＡＲＴを用いて識別されてよい。そのようにして、トランスレーション中に、ＶＢＡが６０２においてＣＳＴへインデックスされ、ＶＲＵ番号を識別し、およびＣＳＴを用いてパッケージごとの対応する含まれるフラッグ・ビットおよびＩＲＵビットを識別するためにＶＢＡの上位１０ビットが用いられる。
図６Ｂに戻って参照すると、ステップ６０４において、パッケージごとに、対応するＣＳＴエントリからリトリーブされた９ＩＲＵビットがそのパッケージについてＭＲＴへインデックスするために用いられてよい。具体的には、２０の有効なパッケージの各々について、ＩＲＵ番号（０～５１１）を識別するためにＣＳＴ６１０からの９ＩＲＵビットが用いられて、次にはその番号がＭＲＴ６２０へインデックスするために用いられる。
図６Ｃに示されるように、ＭＲＴ６２０は、ＩＲＵ番号によってインデックスされた行、およびビート番号によってインデックスされた列を含む。ＭＲＴ６２０中の各エントリ６２１は、全部で１６ビットを含み、ＶＢＡ読み取り／書き込み動作を行うためのデータを含むことになる（全１６）パッケージ上の各ビートの物理アドレスを決定する。物理アドレスは、パッケージにおけるダイ・インデックス（エントリ６２１の最下位４ビット）、ダイにおけるＭＲＵ群インデックス（エントリ６２１の次の４ビット）、およびビートを含むことになるＭＲＵ群におけるＭＲＵインデックス（エントリ６２１の次の６ビット）の組み合わせ（Ｄ／ＭＧ／Ｍ）として表される。エントリ６２１は、Ｄ／ＭＧ／Ｍによって表されるページが障害ありとしてこれまでに宣言されたかどうかを示す障害ビット（最上位ビットの次のビット）、およびＤ／ＭＧ／Ｍによって表されるページが個別のスペアとしてこれまでに宣言されたかどうかを示すスペア・ビット（ＩＲＵ全体がスペアであれば、ＭＲＵは、エントリ６２１中のスペアとしてマーク付けされないであろう）も含む。障害および／またはスペア・ページは、読み取り／書き込み動作のために用いることはできない。パッケージごとのＭＲＴ６２０は、それゆえに、ＶＢＡについて読み取り／書き込み動作を行うためのデータを含んでよい各パッケージ中のビートに対する１６の物理アドレスを返す。
先に考察されたように、１つのＭＲＵが１２８のビット・アレイを含み、そのうち４つがスペア・ビット・アレイとして確保されて、ＭＲＵ中の１００万ページの各々が１２４の残りのビット・アレイの各々から１ビットを取る。それゆえに、ステップ６０６において、ＢＡＲＴ６３０は、上記の物理アドレスの各ＭＲＵ中の１２４のビット・アレイに対応するインデックスを決定するために用いられてよく、対応するビートがＶＢＡ読み取り／書き込み動作を行うためのビットをそれらのビット・アレイから取ることになろう。図６Ｃに示されるように、ＢＡＲＴ６３０の各行は、ＭＲＴ６２０からのＤ／ＭＧ／Ｍ識別を用いてインデックスされてよく、ＢＡＲＴ６３０の各列は、各ＭＲＵが４つの不使用ビット・アレイを含むので、０～３によってインデックスされる。ＢＡＲＴ６３０の各エントリ６３１は、８ビットを含む－７最下位ビットは、その行のＭＲＵについて（１２８のビット・アレイのうちから）４つの不使用ビット・アレイのうちの１つを示し、最上位ビットは、将来使用のために確保される。ビートによってビットが取られることになる１２４のビット・アレイは、不使用ビット・アレイをＭＲＵから除外することによって決定されてよい。
ステップ６０８において、システムは、読み取り／書き込み動作を適切なメモリ・セルで行うために、ＶＢＡの２０最下位ビットを物理アドレス（Ｄ／ＭＧ／Ｍ）および不使用ビット・アレイ・インデックスと一緒に用いてよく、実際の読み取り／書き込み動作は、各特定のＳＣＭメモリ技術のインターフェース仕様に従って行われてよい。
ＢＡＲＴ３３０の不使用ビット・アレイ・インデックスは、（図７に関して以下に記載される）メモリ・スクラブ・プロセスの間に作成されるエラー率テーブル（ＥＲＴ）６４０を用いて決定されてよいことに留意すべきである。図６Ｃに示されるように、１つのパッケージのＥＲＴ６４０が１２８のビット・アレイに対応する行、およびそのパッケージ中のＭＲＵに対応する列を含む。１つのＶＲＵがスクラブ・プロセスの間に一度にスクラブされるので、ＥＲＴ６４０のＭＲＵは、（以下に考察されるように）スクラブされるＶＲＵに対応する。さらにまた、以下に記載されるスクラブ・プロセスは、パッケージ当たり１６ビート（すなわち、ＭＲＵ）をターゲットにして、ＥＲＴ中に１６ＭＲＵがあるようにパッケージごとに１つのＥＲＴをアップデートする。ＥＲＴ中の各エントリ６４１は、１つのＶＲＵのスクラブ・プロセスの間に観測されるｓｔｕｃｋビットの総数を含む。１つのＶＲＵが１００万の連続するＶＢＡを含むので、ｓｔｕｃｋビットの総数は、２００万（両方に共通ではないが、１００万ｓｔｕｃｋ－ａｔ－０および１００万ｓｔｕｃｋ－ａｔ－１）となりうる。
図７を次に参照すると、メモリ・モジュール／カード１０２のスクラブ・プロセス例を示すフローチャートが記載される。スクラブ・プロセスは、データの読みやすさおよび正確さを確実にすべく、閾値時間内にデータを周期的に再書き込みするために、将来のプロプログラマビリティのために各メモリ・セルを条件付けすべく、および／またはメモリ・システムをテストして（次にはメディア修復処置を開始するために用いられてよい）ｓｔｕｃｋ ｆａｕｌｔ障害に対応する統計データを集めるべくメモリ・システムのビットを周期的に反転させるために行われてよい。一定の実施形態において、スクラブ・プロセスは、ＶＲＵからのいずれのさらなる読み取り／書き込み動作も無効にすることによりスクラブされるＶＲＵに対応する１００万の連続するＶＢＡをサービスから外すことによって（ラウンドロビン式におよび／またはトリガ・イベントの発生の際に）１つのＶＲＵ上で一度に行われてよい。
スクラブ・プロセスの間に、７０２において、システムは、スクラブされるべきＶＲＵを識別する。１つ以上の実施形態において、ＶＲＵごとのスクラブ・プロセスは、周期的にラウンドロビン式（例えば、２４時間ごと）におよび／またはトリガ・イベントの発生（例えば、非同時メモリ・エラーのようなメモリ・エラーの検出、メモリ動作がより高レベルのＥＣＣ訂正を必要とすることの検出、または同様のもの）の際に行われてよい。ＶＲＵに対するスクラブ・プロセスは、メモリ・モジュール／カード１０２一式が閾値時間（例えば、２４時間、４８時間、または同様のもの）の間にスクラブされるようにスケジュールされてよい。
７０４において、１つ以上の実施形態におけるシステムは、識別されたＶＲＵが読み取り／書き込み動作を行うためのサービス状態にあるかどうかを判定する。識別されたＶＲＵが読み取り／書き込み動作を行うためのサービス状態にあれば（７０４：Ｙｅｓ）、システムは、ＶＲＵを使用から除去してよい（７０６）。ＶＲＵの（例えば、１００万の連続するＶＢＡのサービスからの）除去は、限定なしに、識別されたＶＲＵのすべての１００万ＶＢＡのメモリ・システムの（必要とされる具体的なサイズのメモリのフリー・エリアを識別する）フリー・リストからの除去を含んでよい。具体的には、システムは、ＶＲＵのいずれのＶＢＡも、書き込み動作によってリリースされた後にフリー・リスト上に置かれることを許容することはできない。加えておよび／または代わりに、システムは、データを別の位置への移動、ＶＢＡの現在の値を追跡する論理から仮想へのテーブル（ＬＶＴ）からのＶＢＡの除去、および／または、ドリフト・バッファからのＶＢＡの除去によって、データを格納するために現在使用中のＶＲＵのすべてのＶＢＡからいずれの既存のデータも除去してよい。
識別されたＶＲＵのサービスからの除去の際に、および／または識別されたＶＲＵが読み取り／書き込み動作を行うためのサービス状態にないと判定されれば（７０４：Ｎｏ）、システムは、識別されたＶＲＵに対応するすべてのＥＲＴについて７０８においてカウンタを初期化してよい（例えば、ゼロ値を割り当てる）。７１０において、システムは、識別されたＶＲＵのＶＢＡごとにパターンＡを用いて書き込み動作を発行してよい。パターンＡの例は、（すべてのｓｔｕｃｋ－ａｔ－０ビットを検出するための）すべて１のストリング、（すべてのｓｔｕｃｋ－ａｔ－１ビットを検出するための）すべて０のストリング、（互いにｓｔｕｃｋ状態にある２つの隣接するビットを検出するための）すべて５、および／または同様のものを含んでよい。パターンＡの書き込み動作がＶＲＵ中のすべてのＶＢＡについて実行されると、システムは、７１２においてＶＲＵ中のｓｔｕｃｋ－ａｔ－ｆａｕｌｔビット数を決定するために、識別されたＶＲＵのＶＢＡごとに読み取り動作を発行してよい。例えば、パターンＡがすべて１のストリングを含めば、読み取り動作は、ＶＲＵ中のｓｔｕｃｋ－ａｔ－０ビットを決定するために用いられてよく、パターンＡがすべて０のストリングを含めば、読み取り動作は、ＶＲＵ中のｓｔｕｃｋ－ａｔ－１ビットを決定するために用いられてよい。ＶＲＵ中の他のｓｔｕｃｋ ｆａｕｌｔ（例えば、ｓｔｕｃｋ－ａｔ－Ｘ、互いにｓｔｕｃｋ状態にある２つ以上のビットなど）の数を識別するために、他のパターンが用いられてもよい。
７１４において、システムは、識別されたＶＲＵのＶＢＡごとにパターンＢを用いて書き込み動作を発行してよく、パターンＢは、パターンＡと異なる。パターンＢの例は、（すべてのｓｔｕｃｋ－ａｔ－０ビットを検出するための）すべて１のストリング、（すべてのｓｔｕｃｋ－ａｔ－１ビットを検出するための）すべて０のストリング、（互いにｓｔｕｃｋ状態にある２つの隣接するビットを検出するための）すべて５、および／または同様のものを含んでよい。パターンＢの書き込み動作がＶＲＵ中のすべてのＶＢＡについて実行されると、システムは、７１６においてＶＲＵ中のｓｔｕｃｋ－ａｔ－ｆａｕｌｔビット数を決定するために、識別されたＶＲＵのＶＢＡごとに読み取り動作を発行してよい。例えば、パターンＡがすべて１のストリングを含み、ＶＲＵ中のｓｔｕｃｋ－ａｔ－０ビットを識別するために用いられれば、パターンＢは、ＶＲＵ中のｓｔｕｃｋ－ａｔ－１ビットを決定するためにすべて０のストリングを含んでよい。
留意すべきは、ＶＲＵのスクラブ・プロセスの間に、ｓｔｕｃｋ－ａｔ－ｆａｕｌｔがすべてのビット・アレイ上で検出されてよいように、トランスレーション・プロセスの間にＢＡＲＴを無視することによってＶＲＵの各ＭＲＵのすべての１２８のビット・アレイ（１２４のビット・アレイだけでなく）が書き込まれて／読み取られることである。具体的には、ＶＲＵの１００万ＶＢＡの各々の物理ページ・アドレスへのトランスレーションがＣＳＴおよびＭＲＴのみを用いて行われる。さらにまた、スクラブ・プロセスの間のトランスレーションが障害ＩＲＵおよび／またはスペアＩＲＵも含む。各スクラブ・プロセスは、典型的に、（パッケージごとに）２０～２４ＥＲＴの作成につながる。
７１８において、システムは、スクラブされるＶＲＵの各ＭＲＵのビット・アレイごとに、決定されたｓｔｕｃｋ－ａｔ－０ビットおよびｓｔｕｃｋ－ａｔ－１ビットの値に基づいてＥＲＴカウンタをステップ７０８からアップデート（すなわち、ｓｔｕｃｋ－ａｔ ｆａｕｌｔの総数を示すためにカウンタをアップデート）してよい。７２０において、システムは、（図８に関して以下に考察される）メディア修復処置を行ってよい。
７２２において、システムは、例えば、ＶＲＵの１００万ＶＢＡをフリー・リストへ挿入することによってＶＲＵをサービスに戻してよい。以下に考察されるように、ＶＲＵがメディア修復処置の間にスペアＩＲＵへ変換されれば、それをサービスに戻すことはできない。
図８を次に参照すると、メモリ・システムの各スクラブ・プロセスの間に行われるメディア修復処置例を示すフローチャートが記載される。先に考察されたように、スクラブ・プロセスの間に、スクラブされるＶＲＵのビット・アレイ・インデックス／ＭＲＵの各々についてｓｔｕｃｋ－ａｔ ｆａｕｌｔ（例えば、ｓｔｕｃｋ－ａｔ－１、ｓｔｕｃｋ－ａｔ－０など）の数を示すパッケージごとのＥＲＴが構築される。システムは、この図８に記載されるようにメディア修復処置（単数または複数）を行うためにＥＲＴ中のカウンタを解析してよい。メディア修復処置は、ビット・アレイ修復（ほとんど常に行われる）、ＭＲＵ置き換え、および／またはＩＲＵ置き換えを含んでよい。
８０２において、システムは、スクラブされたＶＲＵについてビット・アレイ修復、ＭＲＵ置き換えおよび／またはＩＲＵ置き換えが行われる必要があるかどうかを判定してよい。一定の実施形態において、システムは、ＥＲＴ中の不良ビートの数を識別し、解析することによって、ＶＲＵについてＭＲＵ置き換えおよび／またはＩＲＵ置き換えが行われる必要があるかどうかを判定してよい。
ビートは、ビート中のビット・アレイの各々についてｓｔｕｃｋ－ａｔビット・カウントを解析することによって不良ビートとして識別されてよい。具体的には、ビートのビット・アレイの各々について、システムは、ｓｔｕｃｋ－ａｔビット・カウントの数が第１の閾値（ＴＨ）より大きい、第２の閾値（ＴＬ）より大きいが第１の閾値ＴＨより少ない、または許容しうるｓｔｕｃｋ－ａｔビット数であるかどうかを判定する。閾値ＴＬおよびＴＨは、ＥＣＣの強度によって決定される。ＴＨ例は、１００万ビット当たり約２０００～約７０００ビットであってよく、ＴＬ例は、１００万ビット当たり約２００～約７００ビットであってよく、許容しうるｓｔｕｃｋ－ａｔビット数の例は、ＴＬより少ない（例えば、１００万ビット当たり１００ビットより少ない）いずれかの値であってよい。
ＴＬより大きいいくつかのｓｔｕｃｋビット数を有するビートが４つを超えなければ（例えば、１つのビートがＴＨより大きいｓｔｕｃｋ－ａｔビット・カウントの数を有する１つのビット・アレイ、およびＴＬより大きいｓｔｕｃｋ－ａｔビット・カウントの数を有する３つのビット・アレイを含めば）、システムは、以下に考察されるようにビット・アレイ修復のみを行ってよい。図９Ａは、ビット・アレイ修復が必要とされることを示す、ＶＲＵスクラブ後に作成されたＥＲＴ例を示す。
加えておよび／または代わりに、いくつかのビート（しかしすべてではなく、および／または閾値数より少ない）がＴＨより大きいｓｔｕｃｋ－ａｔビット・カウントの数を有する４つより多いビット・アレイ、および／またはＴＬより大きいｓｔｕｃｋ－ａｔビット・カウントの数を有する１１より多いビット・アレイを含めば、システムは、ビートが障害ＭＲＵであると判定してよい。システムは、ビット・アレイ修復に加えて、かかる障害ＭＲＵに対してＭＲＵ置き換えを行ってよい。図９Ｂは、ＭＲＵ置き換えが必要とされることを示す、ＶＲＵスクラブ後に作成されたＥＲＴ例を示す。
パッケージについて１つのＥＲＴ中のすべてまたは一定の閾値数のビートが不良（すなわち、４つより多いビット・アレイがＴＨより大きいｓｔｕｃｋ－ａｔビット・カウントの数を有し、および／または１１より多いビット・アレイがＴＬより大きいｓｔｕｃｋ－ａｔビット・カウントの数を有する）ならば、システムは、不良ビートを含むＩＲＵが障害を起こしたと判定してよい。１つ以上の実施形態におけるシステムは、ビット・アレイ修復に加えて、かかる障害ＩＲＵに対してＩＲＵ置き換えを行う。ＩＲＵ置き換えは、置き換えが必要な障害ＭＲＵを含むパッケージ中にスペアＭＲＵが存在しない場合にも行われてよい。図９Ｃは、ＩＲＵ置き換えが必要とされることを示す、ＶＲＵスクラブ後に作成されたＥＲＴ例を示す。
ビット・アレイの数は、例としてのみ提供され、他の数は、ビット・アレイ修復、ＭＲＵ置き換えおよび／またはＩＲＵ置き換えがＶＲＵについて行われる必要があるかどうかを判定するための本開示の範囲内にある。
８０４において、ビット・アレイ修復が必要とされれば、ある態様によるシステムは、読み取り／書き込み動作の間に用いられることから最悪のビット・アレイを除外することによって、ビット・アレイ修復処置を行う。システムは、最初に、ＥＲＴ中のＭＲＵ（すなわち、列）ごとに、各ビット・アレイについて観測されるｓｔｕｃｋ－ａｔ ｆａｕｌｔの総数を解析することによって、最悪の４つのビット・アレイおよびそれらに対応するインデックスを識別してよい。最悪の４つのビット・アレイは、スクラブ・プロセスの間に観測される最多数のｓｔｕｃｋ－ａｔ ｆａｕｌｔをもつビット・アレイである。システムは、次に、最悪の４つのビット・アレイ・インデックスをそのＭＲＵについての不使用ビット・アレイ・インデックスとして含めるためにＥＲＴに対応するＢＡＲＴをアップデートしてセーブする。４つより多いビット・アレイが不良であれば、システムは、メディア修復を行うためにＥＣＣを呼び出してよい。
８０６において、障害ＭＲＵに対してＭＲＵ／ＩＲＵ置き換えが必要とされれば、ある態様によるシステムは、障害ＭＲＵがスペアＭＲＵであるか、および／またはスペアＩＲＵ内に含まれるかどうかを判定する。障害ＭＲＵがスペアＭＲＵであるか、および／またはスペアＩＲＵ内に含まれれば（８０６：Ｙｅｓ）、システムは、ＭＲＵを置き換えなしに障害ＭＲＵ（スペアではない）としてマーク付けしてよい（８０８）。しかしながら、障害ＭＲＵがスペアＭＲＵでなく、スペアＩＲＵ内に含まれなければ（８０６：Ｎｏ）、ある実施形態によるシステムは、ＭＲＵ置き換えを行い（８１０）、それに応じてＭＲＵをアップデートする（８１２）。留意すべきは、ＩＲＵのビート内のＤ／ＭＧ／Ｍ値の不適切な順序付けからパフォーマンス低下が起こりうるため、スペアＭＲＵは、ＭＲＵのパフォーマンスが低下することにならない場合に限り障害ＭＲＵの置き換えのための候補と見做されてよいことである。
ある態様におけるシステムは、置き換えられる必要がある障害ＭＲＵと同じパッケージ中のスペアＭＲＵを最初に検索することによってＭＲＵ置き換え（８１０）を行う。スペアＭＲＵが見つからなければ、ある実施形態におけるシステムは、同じパッケージ中のスペアＩＲＵも検索して、スペアＩＲＵを複数のスペアＭＲＵへ分割する。次に、障害ＭＲＵおよび／または障害ＭＲＵを含むＩＲＵを置き換えるために、同じパッケージ中のスペアＭＲＵおよび／またはＩＲＵを用いることができる。ある実施形態におけるシステムは、置き換えられるＩＲＵの良好なＭＲＵ（すなわち、置き換えが必要ないＭＲＵ）をスペアＭＲＵへ変換する。置き換えの際に、１つ以上の実施形態において、システムは、障害ＭＲＵまたはＩＲＵ中のページの物理アドレス（すなわち、Ｄ／ＭＧ／Ｇ）をスペアＭＲＵまたはＩＲＵのものとスワップするために、そのパッケージのためのＭＲＴをアップデートする。
しかしながら、障害ＭＲＵを含むパッケージがスペアＭＲＵまたはＩＲＵを含まなければ、１つ以上の実施形態において、システムは、ＩＲＵ全体を別のパッケージ中のスペアＩＲＵと置き換える（８１４）。ある態様によるシステムは、置き換えられるＩＲＵの良好なＭＲＵ（すなわち、置き換えが必要ないＭＲＵ）をスペアＭＲＵへ変換する。置き換えの際に、システムは、ある実施形態において、使用中のＩＲＵをスペアＩＲＵならびにＣＳＴ中のスペア／障害ＩＲＵ指示とスワップするためにＣＳＴをアップデートする。ある実施形態において、障害ＭＲＵ／ＩＲＵと同じパッケージからのスペアＩＲＵが置き換えのための別のパッケージからのスペアＩＲＵより好ましいことに留意すべきである。
システムがいずれのパッケージにおいてもスペアＭＲＵまたはＩＲＵを見つけることができなければ、１つ以上の実施形態において、システムは、スペアＩＲＵをスクラブされるＶＲＵから作成して（８１６）（それをサービスは戻さず）、障害ＭＲＵを障害ありとしてマーク付けする。システムは、ある態様において、ＶＲＵがスペアＩＲＵを作成するために用いられて読み取り／書き込み動作のためにそれを用いることができないことを示すために、ＣＳＴおよびＭＲＴをアップデートする。
１つ以上の実施形態において、メディアは、例えば、１日に１回リフレッシュされる必要がありうる。リフレッシュ動作の間に、ＶＢＡ中のデータが新しいＶＢＡへコピーされ、次に、古いＶＢＡがサービス状態に戻される前に、古いＶＢＡが１回目にすべて「１」に書き込まれて、次に、２回目にすべて「０」に書き込まれる。
上記の例示的な実施形態は、好ましくは、ハードウェアに、例えば、プロセッサの装置および回路に実装されるが、例示的な実施形態および／または技法の様々な態様がソフトウェアに同様に実装されてもよい。例えば、図４～８におけるフローチャート説明図の各ブロック、およびフローチャート説明図中のブロックの組み合わせをコンピュータ・プログラム命令によって実装できることが理解されるであろう。これらのコンピュータ・プログラム命令は、プロセッサまたは他のプログラマブル・データ処理装置上で実行する命令が、フローチャートの１つもしくは複数のブロックにおいて指定される機能を実装するための手段を生み出すような、マシンを作り出すためにプロセッサまたは他のプログラマブル・データ処理装置に提供されてよい。これらのコンピュータ・プログラム命令は、コンピュータ可読メモリまたはストレージ・メディアに格納されてもよく、それらの命令は、コンピュータ可読メモリまたはストレージ・メディアに格納された命令が、フローチャートの１つもしくは複数のブロックにおいて指定された機能を実装する命令手段を含む製造品を作り出すような、特定の仕方で機能するようにプロセッサまたは他のプログラマブル・データ処理装置に指示することができる。
それに応じて、フローチャート説明図のブロックは、指定された機能を行うための手段の組み合わせ、指定された機能を行うためのステップの組み合わせ、および指定された機能を行うためのプログラム命令手段をサポートする。フローチャート説明図の各ブロック、およびフローチャート説明図中のブロックの組み合わせを指定された機能またはステップを行う専用ハードウェア・ベース・コンピュータ・システムによって、または専用ハードウェアおよびコンピュータ命令の組み合わせによって実装できることも理解されるであろう。
本開示の１つ以上の実施形態は、システム、方法、および／またはコンピュータ・プログラム製品であってよい。コンピュータ・プログラム製品は、プロセッサに本開示の態様を実行させるためのコンピュータ可読プログラム命令をその上に有するコンピュータ可読ストレージ・メディア（単数または複数）を含んでよい。
コンピュータ可読ストレージ・メディアは、命令実行デバイスによる使用のための命令を保持して格納できる有形のデバイスとすることができる。コンピュータ可読ストレージ・メディアは、例えば、以下には限定されないが、電子ストレージ・デバイス、磁気ストレージ・デバイス、光ストレージ・デバイス、電磁ストレージ・デバイス、半導体ストレージ・デバイス、または前述のもののいずれか適切な組み合わせであってよい。コンピュータ可読ストレージ・メディアのより具体的な例の非網羅的なリストは、ポータブル・コンピュータ・ディスケット、ハード・ディスク、ランダム・アクセス・メモリ（ＲＡＭ：ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）、リード・オンリ・メモリ（ＲＯＭ：ｒｅａｄ－ｏｎｌｙ ｍｅｍｏｒｙ）、消去可能プログラマブル・リード・オンリ・メモリ（ＥＰＲＯＭ：ｅｒａｓａｂｌｅ ｐｒｏｇｒａｍｍａｂｌｅ ｒｅａｄ－ｏｎｌｙ ｍｅｍｏｒｙまたはフラッシュ・メモリ）、スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ：ｓｔａｔｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）、ポータブル・コンパクト・ディスク・リード・オンリ・メモリ（ＣＤ－ＲＯＭ：ｃｏｍｐａｃｔ ｄｉｓｃ ｒｅａｄ－ｏｎｌｙ ｍｅｍｏｒｙ）、デジタル多用途ディスク（ＤＶＤ：ｄｉｇｉｔａｌ ｖｅｒｓａｔｉｌｅ ｄｉｓｋ）、メモリ・スティック、フレキシブル・ディスク、パンチ・カードもしくはその上に記録された命令を有する溝中の隆起構造のような機械的にエンコードされたデバイス、および前述のもののいずれか適切な組み合わせを含む。コンピュータ可読ストレージ・メディアは、本明細書では、それ自体が一時的な信号、例えば、電波または他の自由伝搬する電磁波、導波路もしくは他の伝送メディアを通って伝搬する電磁波（例えば、光ファイバ・ケーブルを通過する光パルス）、あるいは線を通って伝送される電気信号であると解釈されるべきではない。
本明細書に記載されるコンピュータ可読プログラム命令をコンピュータ可読ストレージ・メディアからそれぞれのコンピューティング／処理デバイスへ、あるいはネットワーク、例えば、インターネット、ローカル・エリア・ネットワーク、ワイド・エリア・ネットワークおよび／またはワイヤレス・ネットワークを介して外部コンピュータもしくは外部ストレージ・デバイスへダウンロードできる。ネットワークは、銅伝送ケーブル、光伝送ファイバ、ワイヤレス伝送、ルータ、ファイヤウォール、スイッチ、ゲートウェイ・コンピュータおよび／またはエッジ・サーバを備えてよい。各コンピューティング／処理デバイス中のネットワーク・アダプタ・カードまたはネットワーク・インターフェースは、コンピュータ可読プログラム命令をネットワークから受信して、それらのコンピュータ可読プログラム命令をそれぞれのコンピューティング／処理デバイス内のコンピュータ可読ストレージ・メディアに格納するために転送する。
本開示の動作を実行するためのコンピュータ可読プログラム命令は、アセンブラ命令、命令セット・アーキテクチャ（ＩＳＡ：ｉｎｓｔｒｕｃｔｉｏｎ－ｓｅｔ－ａｒｃｈｉｔｅｃｔｕｒｅ）命令、マシン命令、マシン依存命令、マイクロコード、ファームウェア命令、状態設定データ、あるいはＳｍａｌｌｔａｌｋ、Ｃ＋＋、または同様のもののようなオブジェクト指向プログラミング言語、ならびに「Ｃ」プログラミング言語または同様のプログラミング言語のような、従来の手続き型プログラミング言語を含めて、１つ以上のプログラミング言語のいずれかの組合せで書かれたソース・コードまたはオブジェクト・コードのいずれかであってよい。コンピュータ可読プログラム命令は、全体的にユーザのコンピュータ上で、部分的にユーザのコンピュータ上で、スタンド・アローンのソフトウェア・パッケージとして、部分的にユーザのコンピュータ上かつ部分的にリモート・コンピュータ上で、あるいは全体的にリモート・コンピュータまたはサーバ上で実行してよい。後者のシナリオでは、リモート・コンピュータは、ローカル・エリア・ネットワーク（ＬＡＮ）またはワイド・エリア・ネットワーク（ＷＡＮ）を含めて、いずれかのタイプのネットワークを通してユーザのコンピュータへ接続されてもよく、あるいは（例えば、インターネット・サービス・プロバイダを用いてインターネットを通して）外部コンピュータへ接続が行われてもよい。いくつかの実施形態において、例えば、プログラマブル論理回路、フィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ：ｆｉｅｌｄ－ｐｒｏｇｒａｍｍａｂｌｅ ｇａｔｅ ａｒｒａｙ）、またはプログラマブル・ロジック・アレイ（ＰＬＡ：ｐｒｏｇｒａｍｍａｂｌｅ ｌｏｇｉｃ ａｒｒａｙ）を含む電子回路が本開示の態様を行うために電子回路をパーソナライズすべくコンピュータ可読プログラム命令の状態情報を利用することによってコンピュータ可読プログラム命令を実行してよい。
本開示の態様は、本開示の実施形態による方法、装置（システム）、ならびにコンピュータ・プログラム製品のフローチャート説明図および／またはブロック図を参照して本明細書に記載される。フローチャート説明図および／またはブロック図の各ブロック、ならびにフローチャート説明図および／またはブロック図におけるブロックの組み合わせをコンピュータ可読プログラム命令によって実装できることが理解されるであろう。
これらのコンピュータ・プログラム命令は、コンピュータまたは他のプログラマブル・データ処理装置のプロセッサを介して実行する、それらの命令が、フローチャートおよび／またはブロック図の１つもしくは複数のブロックにおいて指定された機能／作用を実装するための手段を生み出すような、マシンを作り出すために汎用コンピュータ、専用コンピュータ、または他のプログラマブル・データ処理装置のプロセッサに提供されてよい。これらのコンピュータ可読プログラム命令は、コンピュータ可読ストレージ・メディアに格納されてもよく、これらのプログラム命令は、その中に格納された命令を有するコンピュータ可読ストレージ・メディアが、フローチャートおよび／またはブロック図の１つもしくは複数のブロックにおいて指定された機能／作用の態様を実装する命令を含む製造品を備えるような、特定の仕方で機能するようにコンピュータ、プログラマブル・データ処理装置、および／または他のデバイスに指示することができる。
コンピュータ可読プログラム命令は、コンピュータ、他のプログラマブル装置、または他のデバイス上で実行する命令がフローチャートおよび／またはブロック図の１つもしくは複数のブロックにおいて指定された機能／作用を実装するような、コンピュータ実装プロセスを作り出すべく、一連の動作ステップがコンピュータ、他のプログラマブル装置または他のデバイス上で行われるようにするためにコンピュータ、他のプログラマブル・データ処理装置、または他のデバイス上へロードされてもよい。
図中のフローチャートおよびブロック図は、本開示の様々な実施形態によるシステム、方法、およびコンピュータ・プログラム製品の可能な実装のアーキテクチャ、機能性、および動作を示す。この点に関して、フローチャートまたはブロック図中の各ブロックは、指定された論理機能（単数または複数）を実装するための１つ以上の実行可能な命令を備える、モジュール、セグメント、または命令の一部を表してよい。いくつかの代わりの実装では、ブロック中に記された機能が図中に記された順序以外で発生してもよい。例えば、連続して示される２つのブロックが実質的に同時に実行されてもよく、または関与する機能性に依存して、複数のブロックがときには逆の順序で実行されてもよい。ブロック図および／またはフローチャート説明図の各ブロック、ならびにブロック図および／またはフローチャート説明図中のブロックの組み合わせを、指定された機能もしくは作用を行う、または専用ハードウェアおよびコンピュータ命令の組み合わせを実行する専用ハードウェア・ベース・システムによって実装できることにも気付くであろう。
そのうえ、様々な実施形態によるシステムは、プロセッサならびにプロセッサと集積された、および／またはプロセッサによって実行可能なロジックを含んでよく、ロジックは、本明細書に列挙されるプロセス・ステップの１つ以上を行うように構成される。集積されるが意味するのは、プロセッサがハードウェア・ロジックとしてそれに埋め込まれたロジック、例えば、特定用途向け集積回路（ＡＳＩＣ）、フィールド・プログラマブル・ゲートアレイ（ＦＰＧＡ）などを有することである。プロセッサによって実行可能が意味するのは、ロジックが、ハードウェア・ロジックであるか、ファームウェア、オペレーティング・システムの一部、アプリケーション・プログラムの一部などのようなソフトウェア・ロジックであるか、またはプロセッサによってアクセス可能であり、プロセッサによる実行の際にプロセッサに何らかの機能を行わせるように構成されたハードウェア・ロジックおよびソフトウェア・ロジックの何らかの組み合わせであることである。ソフトウェア・ロジックは、当技術分野で知られるような、いずれかのメモリ・タイプのローカルおよび／またはリモート・メモリ上に格納されてよい。当技術分野で知られるいずれかのプロセッサ、例えば、ソフトウェア・プロセッサ・モジュールおよび／またはハードウェア・プロセッサ、例えば、ＡＳＩＣ、ＦＰＧＡ、中央処理装置（ＣＰＵ）、集積回路（ＩＣ）、グラフィックス処理装置（ＧＰＵ）などが用いられてよい。
添付の特許請求の範囲における機能要素に加えて、すべての手段もしくはステップの対応する構造、材料、作用、および均等物は、具体的に請求されるような他の請求要素と組み合わせてその機能を行うためのいずれかの構造、材料、または作用を含むことが意図される。本開示の実施形態の記載は、例示および説明を目的として提示されたが、網羅的であることも、本発明を開示されるかたちの実施形態に限定されることも意図されない。本開示の範囲および趣旨から逸脱することなく、多くの変更および変形が当業者には明らかであろう。実施形態および例は、本開示の原理および実用用途を最もよく説明するために、および企図される特定の使用に適するような様々な変更を伴う様々な実施形態について他の当業者が本開示を理解することを可能にするために選ばれて、記載された。
本明細書に記載されるプログラムは、本開示の具体的な実施形態において、プログラムが実装されるアプリケーションに基づいて特定される。しかしながら、本明細書におけるいずれの特定のプログラム命名も単に便宜上用いられるに過ぎず、従って、本開示は、かかる命名によって識別され、および／または示唆されるいずれかの具体的なアプリケーションのみにおける使用に限定されるべきではないことが認識すべきである。
前述のシステムおよび／または方法論の様々な特徴が何らかの方法で組み合わされて、先に提示された記載から複数の組み合わせを生み出してよいことが明らかであろう。
本開示の実施形態は、サービスをオンデマンドで提供するためにユーザに利するように展開されるサービスの形態で提供されてよいことがさらに認識されるであろう。
本開示の様々な実施形態の記載は、例示を目的として提示されたが、網羅的であることも、開示される実施形態に限定されることも意図されない。記載される実施形態の範囲および趣旨から逸脱することなく、多くの変更および変形が当業者に明らかであろう。本明細書に用いられる用語法は、実施形態の原理、実用用途または市場に見られる技術を超える技術的改良を最もよく説明するために、あるいは本明細書に開示される実施形態を他の当業者が理解することを可能にするために選ばれた。

Claims (25)

  1. データを格納するためのメモリ・システムであって、前記メモリ・システムは、
    １つ以上のメモリ・カードであって、各カードが複数のストレージ・チップを有し、各チップが複数のメモリ・セルを有する複数のダイを有する、メモリ・カードと、
    トランスレーション・モジュールを備えるメモリ・コントローラであって、前記トランスレーション・モジュールが
    複数のエントリを有する論理から仮想へのトランスレーション・テーブル（ＬＶＴ）をさらに備え、前記ＬＶＴ中の各エントリが論理アドレスを仮想ブロック・アドレス（ＶＢＡ）へマッピングするように構成され、前記ＶＢＡが前記１つ以上のメモリ・カード上の前記メモリ・セルの群に対応する、メモリ・コントローラと
    を備え、
    前記ＬＶＴ中の各エントリは、そのＬＶＴエントリへマッピングされた前記ＶＢＡへの書き込み動作の数を追跡するための書き込み損耗レベル・カウント、およびそのＬＶＴエントリへマッピングされた前記ＶＢＡに対する読み取り動作の数を追跡するための読み取り損耗レベル・カウントをさらに含む
    メモリ・システム。
  2. 前記ＬＶＴ中の前記書き込み損耗レベル・カウントは、ＶＢＡへの書き込み動作の最大数に対応する書き込みレベル閾値を有するようにプログラマブルであり、ＬＶＴエントリ中の前記書き込みレベル閾値を超過する書き込み動作に応答して、前記書き込みレベル閾値を超過する前記ＬＴＶエントリに対応する前記メモリ・カード中の前記データは、異なるＶＢＡをもつ前記メモリ・カード上の新しい位置へ移動される、請求項１に記載のメモリ・システム。
  3. データを書き込むために利用可能な前記ＶＢＡを識別するＶＢＡフリー・リストをさらに備え、書き込み動作に応答して、新しいＶＢＡが前記ＶＢＡフリー・リストから取得される、請求項２に記載のメモリ・システム。
  4. 前記システムは、前記損耗レベル・カウントに基づいて新しいＶＢＡを前記ＶＢＡフリー・リストから取得するように構成された、請求項３に記載のメモリ・システム。
  5. 前記ＬＶＴ中の前記読み取り損耗レベル・カウントは、ＶＢＡの読み取り動作の最大数に対応する読み取りレベル閾値を有するようにプログラマブルであり、ＬＶＴエントリ中の前記読み取りレベル閾値を超過する読み取り動作に応答して、前記読み取りレベル閾値を超過する前記ＬＶＴエントリに対応する前記メモリ・カード中の前記データは、異なるＶＢＡをもつ前記メモリ・カード上の新しい位置へ書き込まれる、請求項１に記載のメモリ・システム。
  6. 書き込みデータを受信するために利用可能な前記ＶＢＡを識別するＶＢＡフリー・リストをさらに備え、ＬＶＴエントリについての前記読み取りレベル閾値を超過する読み取り動作に応答して、新しいＶＢＡが前記ＶＢＡフリー・リストから取得されて、前記読み取りレベル閾値を超過する前記ＬＶＴエントリに対応する前記メモリ・カード中の前記データが前記異なるＶＢＡをもつ前記メモリ・カード上の前記新しい位置へ書き込まれる、請求項５に記載のメモリ・システム。
  7. 前記システムは、前記読み取りレベル閾値を超過する読み取り動作に応答して、前記損耗レベル・カウントに基づいて新しいＶＢＡを前記ＶＢＡフリー・リストから取得するように構成された、請求項６に記載のメモリ・システム。
  8. データを一時的に格納するための複数のエントリを有するドリフト・バッファ、および複数のエントリを有するドリフト・テーブルを備え、各ドリフト・テーブル・エントリが前記ドリフト・バッファ中の前記複数のエントリのうちの１つへインデックスするように構成され、前記ドリフト・テーブルの各エントリがドリフト・バッファ・インデックスをＶＢＡへマッピングし、前記システムは、データを前記メモリ・カードへ書き込むことに応答して、前記データを前記ドリフト・バッファ中のエントリへも書き込み、さらに、前記ＶＢＡおよび前記対応する論理アドレスを前記ドリフト・バッファ中の前記対応するエントリへインデックスされた前記ドリフト・テーブルにおけるエントリへ書き込むように構成された、請求項１に記載のメモリ・システム。
  9. 前記ＶＢＡに対応するデータが前記ドリフト・バッファ中に存在すれば、前記ドリフト・バッファから読み取るように構成された、請求項８に記載のメモリ・システム。
  10. 前記ドリフト・バッファは、前記メモリ・カード上に含まれた循環ＦＩＦＯバッファである、請求項８に記載のメモリ・システム。
  11. 各ＬＶＴエントリは、前記ドリフト・バッファがそのＬＶＴエントリに対応する前記データを含むかどうかを示すためのフィールドを備え、前記システムは、データが前記ドリフト・バッファ中にあることを前記ＬＶＴフィールドが示すＬＶＴエントリ上のヒットに応答して構成され、前記ＬＶＴエントリが前記ドリフト・テーブル中のエントリを指し示す、請求項８に記載のメモリ・システム。
  12. 前記ドリフト・バッファが各それぞれのＬＶＴエントリに対応するデータを含むかどうかを示すためのドリフト・バッファ・インデックス有効フィールドを各ＬＶＴエントリ中にさらに備え、前記システムは、リクエストに応答して、データを前記メモリ・カードから読み取るように構成され、前記システムは、前記ＬＶＴ中の前記論理アドレスをルックアップするように構成され、前記論理アドレスに対応するＬＶＴエントリを見つけることに応答して、前記システムは、前記ドリフト・バッファ・インデックス有効フィールドをチェックし、前記ドリフト・バッファ・インデックス有効フィールドが前記リクエストされたデータが前記ドリフト・バッファ中にないことを示すことに応答して、前記システムは、前記ＶＢＡをそのＬＶＴエントリから利用し、前記ドリフト・バッファ・インデックス有効フィールドが前記リクエストされたデータが前記ドリフト・バッファ中にあることを示すことに応答して、前記システムは、前記リクエストされたデータを前記ドリフト・バッファから読み取る、請求項８に記載のメモリ・システム。
  13. 前記システムは、前記リクエストされたデータが前記ドリフト・バッファ中にあることを示す前記ドリフト・バッファ有効フィールドに応答して、前記ＬＶＴが前記ドリフト・テーブル中のエントリを指し示すように構成されて、前記システムは、前記リクエストされたデータを前記ドリフト・バッファ中の対応するエントリから取得するために前記ドリフト・テーブル中の前記情報を利用する、請求項１２に記載のメモリ・システム。
  14. 前記システムは、データがドリフト・バッファ・エントリから除去されることに応答して、データがそれから除去される前記ドリフト・バッファ・エントリに対応する前記ＬＶＴエントリが、前記ドリフト・バッファから除去される前記エントリの前記ＶＢＡを前記ＬＶＴエントリが含むようアップデートされるように構成された、請求項８に記載のメモリ・システム。
  15. メモリ・アクセス動作を行うためのトランスレーションの間に１つ以上の有効なストレージ・チップを識別するように構成されたチップ選択テーブル（ＣＳＴ）、および前記ストレージ・チップの各々に対応するメディア修復テーブル（ＭＲＴ）であって、各ＭＲＴがメモリ・アクセス動作を行うためのトランスレーションの間に１つ以上のストレージ・ダイを識別するように構成された、前記ＭＲＴをさらに備える、請求項１に記載のメモリ・システム。
  16. 論理装置番号（ＬＵＮ）および論理装置番号オフセット（ＬＵＮオフセット）として表現された論理アドレスを論理ブロック・アドレス（ＬＢＡ）に対応させるように構成された論理アドレス変換テーブルをさらに備え、前記ＬＶＴが各ＬＢＡをＶＢＡへマッピングするように構成された、請求項１に記載のメモリ・システム。
  17. データを１つ以上のメモリ・カードから読み取るための方法であって、各メモリ・カードが複数のストレージ・チップを有し、各ストレージ・チップが複数のメモリ・セルを有する複数のダイを有し、前記方法は、
    前記１つ以上のメモリ・カード上に位置するデータに対するリクエストを発行することと、
    複数のエントリを有する論理から仮想へのトランスレーション・テーブル（ＬＶＴ）中の前記リクエストされたデータに対する論理アドレスをルックアップすることであって、前記ＬＶＴ中の各エントリが論理アドレスを仮想ブロック・アドレス（ＶＢＡ）へマッピングし、前記ＶＢＡが前記１つ以上のメモリ・カード中のメモリ・セルの群に対応する、前記ルックアップすることと、
    前記ＬＶＴにおけるエントリ中の前記リクエストされたデータの前記論理アドレスの位置を特定することに応答して、前記データがドリフト・バッファ中に位置するかどうかを判定するためにそのＬＶＴエントリをチェックすることと、
    前記データが前記ドリフト・バッファ内に位置すると判定することに応答して、前記リクエストされたデータを前記ドリフト・バッファから読み取ることと、
    前記データが前記ドリフト・バッファ中に位置しないと判定することに応答して、前記リクエストされたデータの前記論理アドレスに対応する前記ＬＶＴエントリから前記ＶＢＡを取得して、前記ＶＢＡに対応する前記メモリ・カード中の前記リクエストされたデータを読み取ることと
    を含む、方法。
  18. 前記リクエストされたデータを前記メモリ・カードから読み取ることに応答して、前記ＬＶＴ中の読み取りレベル・カウント・フィールドをアップデートすることをさらに含む、請求項１７に記載の方法。
  19. 前記ＬＶＴエントリ中の前記読み取りレベル・カウントを前記ＬＶＴエントリ中の読み取りレベル閾値フィールドと比較することと、前記読み取りレベル・カウントが前記読み取りレベル閾値に等しいか、またはそれを超過することに応答して、前記読み取られるべきデータを異なるＶＢＡをもつ前記１つ以上のメモリ・カード上の新しい位置へ書き込むこととをさらに含む、請求項１８に記載の方法。
  20. 読み取られるべき前記データを異なるＶＢＡをもつ前記１つ以上のメモリ・カード上の新しい位置へ書き込むことに応答して、前記ＬＶＴを前記異なるＶＢＡでアップデートすることをさらに含む、請求項１９に記載の方法。
  21. データが前記ドリフト・バッファから除去されることに応答して、対応するＬＶＴエントリ中の前記ＶＢＡをアップデートすることをさらに含む、請求項２０に記載の方法。
  22. データを前記ドリフト・バッファから読み取ることに応答して、あるエントリを前記ドリフト・バッファの先頭へ移動させることをさらに含む、請求項１７に記載の方法。
  23. データを１つ以上のメモリ・カードへ書き込む方法であって、各メモリ・カードが複数のストレージ・チップを有し、各ストレージ・チップが複数のメモリ・セルを有する複数のダイを有し、前記方法は、
    前記データを前記１つ以上のメモリ・カード上へ書き込むためのリクエストを発行することと、
    利用可能なＶＢＡをＶＢＡフリー・リストから取得することと、
    前記データを前記ＶＢＡフリー・リストから取得された前記利用可能なＶＢＡに対応する前記メモリ・カード位置へ書き込むことと、
    前記データをドリフト・バッファ中のエントリへ書き込むことと、
    前記利用可能なＶＢＡの前記ＶＢＡおよびその利用可能なＶＢＡへの前記対応する論理アドレスを前記ドリフト・バッファ中の前記エントリに対応するドリフト・テーブル中のエントリへ書き込むことと
    をさらに含む、方法。
  24. 前記利用可能なＶＢＡをもつ前記対応するＶＬＴエントリを書き込むことをさらに含む、請求項２３に記載の方法。
  25. 前記データがそれへ書き込まれる前記メモリ・カード上の前記位置に対応する前記ＶＢＡに対応する前記ＬＶＴエントリへ、前記データがそれに書き込まれる前記ドリフト・バッファ・エントリに対応する前記ドリフト・テーブル・エントリを識別するドリフト・テーブル・インデックスを書き込むことと、
    前記データが前記ドリフト・バッファ中にあることを識別するための１ビットをセットすることと
    をさらに含む、請求項２３に記載の方法。
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