JP2023500065A - ニューラル・ネットワークの逆伝播用の分配された重み更新 - Google Patents
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- 238000013528 artificial neural network Methods 0.000 title claims abstract description 244
- 238000012549 training Methods 0.000 claims abstract description 271
- 230000015654 memory Effects 0.000 claims description 466
- 238000012545 processing Methods 0.000 claims description 356
- 238000000034 method Methods 0.000 claims description 210
- 230000008569 process Effects 0.000 claims description 142
- 230000036961 partial effect Effects 0.000 claims description 28
- 230000009471 action Effects 0.000 claims description 14
- 230000001902 propagating effect Effects 0.000 claims description 7
- 230000001976 improved effect Effects 0.000 abstract description 3
- 230000006870 function Effects 0.000 description 124
- 238000007667 floating Methods 0.000 description 78
- 238000003860 storage Methods 0.000 description 71
- 238000010801 machine learning Methods 0.000 description 67
- 210000002569 neuron Anatomy 0.000 description 65
- 230000001133 acceleration Effects 0.000 description 60
- 238000004891 communication Methods 0.000 description 59
- 238000005192 partition Methods 0.000 description 52
- 238000013500 data storage Methods 0.000 description 49
- 238000005227 gel permeation chromatography Methods 0.000 description 42
- 238000007726 management method Methods 0.000 description 39
- 238000013135 deep learning Methods 0.000 description 35
- 239000000872 buffer Substances 0.000 description 34
- 238000004422 calculation algorithm Methods 0.000 description 33
- 125000000914 phenoxymethylpenicillanyl group Chemical group CC1(S[C@H]2N([C@H]1C(=O)*)C([C@H]2NC(COC2=CC=CC=C2)=O)=O)C 0.000 description 30
- 229920002451 polyvinyl alcohol Polymers 0.000 description 30
- 235000019422 polyvinyl alcohol Nutrition 0.000 description 30
- 238000010586 diagram Methods 0.000 description 29
- 230000002093 peripheral effect Effects 0.000 description 29
- 238000001514 detection method Methods 0.000 description 26
- 239000012634 fragment Substances 0.000 description 26
- 102100034112 Alkyldihydroxyacetonephosphate synthase, peroxisomal Human genes 0.000 description 23
- 101000799143 Homo sapiens Alkyldihydroxyacetonephosphate synthase, peroxisomal Proteins 0.000 description 23
- 238000000848 angular dependent Auger electron spectroscopy Methods 0.000 description 23
- 230000000875 corresponding effect Effects 0.000 description 23
- 238000013527 convolutional neural network Methods 0.000 description 20
- 238000013519 translation Methods 0.000 description 20
- 230000014616 translation Effects 0.000 description 20
- 238000009826 distribution Methods 0.000 description 19
- 239000011159 matrix material Substances 0.000 description 19
- 239000013598 vector Substances 0.000 description 19
- 210000000225 synapse Anatomy 0.000 description 17
- 238000012546 transfer Methods 0.000 description 14
- 230000007246 mechanism Effects 0.000 description 13
- 230000004913 activation Effects 0.000 description 12
- 238000001994 activation Methods 0.000 description 12
- 238000005516 engineering process Methods 0.000 description 11
- 230000010354 integration Effects 0.000 description 10
- 238000005457 optimization Methods 0.000 description 10
- 239000004065 semiconductor Substances 0.000 description 10
- 230000001360 synchronised effect Effects 0.000 description 10
- 238000009877 rendering Methods 0.000 description 9
- 230000004044 response Effects 0.000 description 9
- 238000012360 testing method Methods 0.000 description 9
- 238000003491 array Methods 0.000 description 8
- 230000008859 change Effects 0.000 description 8
- 239000003795 chemical substances by application Substances 0.000 description 8
- 239000012528 membrane Substances 0.000 description 8
- 230000002829 reductive effect Effects 0.000 description 8
- 230000000007 visual effect Effects 0.000 description 8
- 230000006835 compression Effects 0.000 description 7
- 238000007906 compression Methods 0.000 description 7
- 230000001419 dependent effect Effects 0.000 description 7
- 230000000670 limiting effect Effects 0.000 description 7
- 238000013507 mapping Methods 0.000 description 7
- 238000005070 sampling Methods 0.000 description 7
- 238000002156 mixing Methods 0.000 description 6
- 230000009467 reduction Effects 0.000 description 6
- 230000003068 static effect Effects 0.000 description 6
- 230000003044 adaptive effect Effects 0.000 description 5
- 238000013473 artificial intelligence Methods 0.000 description 5
- 230000005540 biological transmission Effects 0.000 description 5
- 238000012937 correction Methods 0.000 description 5
- 238000013461 design Methods 0.000 description 5
- 239000004744 fabric Substances 0.000 description 5
- 238000001914 filtration Methods 0.000 description 5
- 238000012805 post-processing Methods 0.000 description 5
- 230000008093 supporting effect Effects 0.000 description 5
- 230000003190 augmentative effect Effects 0.000 description 4
- 230000008901 benefit Effects 0.000 description 4
- 238000006243 chemical reaction Methods 0.000 description 4
- 238000004590 computer program Methods 0.000 description 4
- 235000019800 disodium phosphate Nutrition 0.000 description 4
- 239000007787 solid Substances 0.000 description 4
- 230000007704 transition Effects 0.000 description 4
- 241000269400 Sirenidae Species 0.000 description 3
- 238000004458 analytical method Methods 0.000 description 3
- 230000001413 cellular effect Effects 0.000 description 3
- 230000000295 complement effect Effects 0.000 description 3
- 230000001276 controlling effect Effects 0.000 description 3
- 230000008878 coupling Effects 0.000 description 3
- 238000010168 coupling process Methods 0.000 description 3
- 238000005859 coupling reaction Methods 0.000 description 3
- 239000000446 fuel Substances 0.000 description 3
- 230000001965 increasing effect Effects 0.000 description 3
- 239000004973 liquid crystal related substance Substances 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 229920001690 polydopamine Polymers 0.000 description 3
- 230000002123 temporal effect Effects 0.000 description 3
- 229920002803 thermoplastic polyurethane Polymers 0.000 description 3
- HPTJABJPZMULFH-UHFFFAOYSA-N 12-[(Cyclohexylcarbamoyl)amino]dodecanoic acid Chemical compound OC(=O)CCCCCCCCCCCNC(=O)NC1CCCCC1 HPTJABJPZMULFH-UHFFFAOYSA-N 0.000 description 2
- 210000002370 ICC Anatomy 0.000 description 2
- 230000009286 beneficial effect Effects 0.000 description 2
- 238000004364 calculation method Methods 0.000 description 2
- 230000001149 cognitive effect Effects 0.000 description 2
- 230000001427 coherent effect Effects 0.000 description 2
- 238000010276 construction Methods 0.000 description 2
- 238000001816 cooling Methods 0.000 description 2
- 238000013136 deep learning model Methods 0.000 description 2
- 230000001815 facial effect Effects 0.000 description 2
- 238000010304 firing Methods 0.000 description 2
- 238000011010 flushing procedure Methods 0.000 description 2
- 238000010988 intraclass correlation coefficient Methods 0.000 description 2
- 238000012804 iterative process Methods 0.000 description 2
- 230000007774 longterm Effects 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- 230000003287 optical effect Effects 0.000 description 2
- 230000008520 organization Effects 0.000 description 2
- 238000013439 planning Methods 0.000 description 2
- 230000001242 postsynaptic effect Effects 0.000 description 2
- 238000007781 pre-processing Methods 0.000 description 2
- 210000005215 presynaptic neuron Anatomy 0.000 description 2
- 239000000047 product Substances 0.000 description 2
- 230000000644 propagated effect Effects 0.000 description 2
- 230000000306 recurrent effect Effects 0.000 description 2
- 238000012216 screening Methods 0.000 description 2
- 230000001953 sensory effect Effects 0.000 description 2
- 238000004088 simulation Methods 0.000 description 2
- 230000000153 supplemental effect Effects 0.000 description 2
- 101100248200 Arabidopsis thaliana RGGB gene Proteins 0.000 description 1
- 206010008263 Cervical dysplasia Diseases 0.000 description 1
- 238000006424 Flood reaction Methods 0.000 description 1
- 102100030148 Integrator complex subunit 8 Human genes 0.000 description 1
- 101710092891 Integrator complex subunit 8 Proteins 0.000 description 1
- 206010033307 Overweight Diseases 0.000 description 1
- 241000492493 Oxymeris Species 0.000 description 1
- 206010034960 Photophobia Diseases 0.000 description 1
- 101100285899 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) SSE2 gene Proteins 0.000 description 1
- 241000700605 Viruses Species 0.000 description 1
- 230000003213 activating effect Effects 0.000 description 1
- 239000008186 active pharmaceutical agent Substances 0.000 description 1
- 238000012884 algebraic function Methods 0.000 description 1
- 230000003466 anti-cipated effect Effects 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000004397 blinking Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000002485 combustion reaction Methods 0.000 description 1
- 230000002860 competitive effect Effects 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 239000012141 concentrate Substances 0.000 description 1
- 230000002596 correlated effect Effects 0.000 description 1
- 238000007405 data analysis Methods 0.000 description 1
- 238000013481 data capture Methods 0.000 description 1
- 238000013523 data management Methods 0.000 description 1
- 238000013501 data transformation Methods 0.000 description 1
- 238000000354 decomposition reaction Methods 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 238000003745 diagnosis Methods 0.000 description 1
- 201000010099 disease Diseases 0.000 description 1
- 208000037265 diseases, disorders, signs and symptoms Diseases 0.000 description 1
- 238000007876 drug discovery Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000002708 enhancing effect Effects 0.000 description 1
- 230000007613 environmental effect Effects 0.000 description 1
- 238000011156 evaluation Methods 0.000 description 1
- 239000000284 extract Substances 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000036541 health Effects 0.000 description 1
- 238000003384 imaging method Methods 0.000 description 1
- 238000012905 input function Methods 0.000 description 1
- 239000013067 intermediate product Substances 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 208000013469 light sensitivity Diseases 0.000 description 1
- 230000004807 localization Effects 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 238000007620 mathematical function Methods 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 238000001693 membrane extraction with a sorbent interface Methods 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 230000000116 mitigating effect Effects 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000010295 mobile communication Methods 0.000 description 1
- 238000000329 molecular dynamics simulation Methods 0.000 description 1
- 238000012900 molecular simulation Methods 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
- 238000003062 neural network model Methods 0.000 description 1
- 235000020825 overweight Nutrition 0.000 description 1
- 230000008447 perception Effects 0.000 description 1
- 230000000737 periodic effect Effects 0.000 description 1
- 230000002085 persistent effect Effects 0.000 description 1
- 238000011946 reduction process Methods 0.000 description 1
- 238000002310 reflectometry Methods 0.000 description 1
- 230000036279 refractory period Effects 0.000 description 1
- 230000004043 responsiveness Effects 0.000 description 1
- 230000002441 reversible effect Effects 0.000 description 1
- 238000005096 rolling process Methods 0.000 description 1
- 238000012163 sequencing technique Methods 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
- 230000000946 synaptic effect Effects 0.000 description 1
- 238000003786 synthesis reaction Methods 0.000 description 1
- 238000013526 transfer learning Methods 0.000 description 1
- 238000012800 visualization Methods 0.000 description 1
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- G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
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- G—PHYSICS
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- G01C21/00—Navigation; Navigational instruments not provided for in groups G01C1/00 - G01C19/00
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- G06F9/5005—Allocation of resources, e.g. of the central processing unit [CPU] to service a request
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- G10L15/00—Speech recognition
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- Mathematical Physics (AREA)
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- Multimedia (AREA)
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- Feedback Control In General (AREA)
Abstract
ニューラル・ネットワークを訓練する速度は、ニューラル・ネットワークの重みを並列に更新することによって改善される。少なくとも一実施例では、逆伝播後、勾配は複数のプロセッサに分配され、複数のプロセッサの各々はニューラル・ネットワークの更新された重みの部分を計算する。
Description
本出願は、その内容全体を参照として及びすべての目的で本明細書に組み込まれている、「ニューラル・ネットワークの逆伝播用の分配された重み更新」という名称の２０１９年１１月５日出願の米国特許出願第１６／６７５，０６９号の優先権を主張する。
少なくとも一実施例は、ニューラル・ネットワークの訓練を実施及び容易にするために使用されるリソースを処理することに関する。たとえば、少なくとも一実施例は、本明細書に記載された様々な新規技術によるニューラル・ネットワークを訓練するために使用されるプロセッサ又はコンピューティング・システムに関する。
ニューラル・ネットワークは、多くのコンピュータ・ベース・ソリューションの重要な部分である。少なくとも一実施例は、ニューラル・ネットワークを訓練することは、いくつかの実例では、かなりのメモリ、時間、及び演算リソースを使用することができる集中反復プロセスである。したがって、ニューラル・ネットワークを訓練するために使用されるメモリ、時間、又は演算リソースの量を減らすことは、重要な問題である。
図面を参照しながら様々な技法を説明する。
本明細書は、ノード重みを並列に更新することを可能にすることによって、機械学習モデルの訓練を改善するシステム及び方法を記載している。少なくとも一実施例では、複数のワーカは、勾配のセットを並列に作り出すために、順伝播及び逆伝播を行う。少なくとも一実施例では、ワーカは、スレッド、プロセス、プロセッサ、プロセッサ・コア、又は他のワーカと並列に命令を実行する並列処理回路であってもよい。少なくとも一実施例では、勾配はワーカにわたって分配され、各ワーカは勾配を適用する重みのサブセットが割り当てられる。少なくとも一実施例では、各ワーカは、他のワーカと並列に重みの割り当てられたサブセットに勾配を適用する。少なくとも一実施例では、勾配が適用された後に、更新された重みはワーカ間に分配され、それによって、各ワーカは完全なセットの更新された重みを有する。少なくとも一実施例では、複数のワーカと配列に重みを更新することによって、ネットワークを訓練することができる速度が改善される。少なくとも一実施例では、訓練が完了するまで、逆伝播プロセスが反復して繰り返される。
少なくとも一実施例では、逆伝播アルゴリズムで深層学習モデルを訓練することは、順伝播パス、逆伝搬パス、及び重み更新の３つの段階を繰り返し毎に含む反復プロセスである。少なくとも一実施例では、訓練は、順及び逆伝播パスに対するワークがワーカにわたって分割されるように、並列の方法で多数のワーカにわたって分配される。少なくとも一実施例では、重み更新はワーカによって少なくとも部分的に並列に行われる。少なくとも一実施例では、重み更新のいくつか又はすべては、多数のワーカによって重複して行うことができる。少なくとも一実施例では、深層学習モデルを訓練する重み更新部分は、ワーカの数にほぼ等しい因数によって加速される。少なくとも一実施例では、ワーカは、スレッド、プロセス、プロセッサ、プロセッサ・コア、又はマルチプロセッサ・グラフィカル処理ユニット（「ＧＰＵ」）を備えるプロセッサであってもよい。
少なくとも一実施例では、同期データ並列分配深層学習（「ＤＬ」）訓練形態では、複数のワーカの各ワーカは機械学習モデルの重みのローカル・コピーにアクセスすることが可能である。少なくとも一実施例では、重み勾配は、逆・パス内でワーカ毎に計算され、各ワーカがワーカにわたる重み勾配の合計のその独自のコピーを備えるように、すべてのワーカにわたって全減少される。少なくとも一実施例では、ワーカはその後、重みのその独自のコピーを重複して更新するためにこれを使用して、ワーカが次の繰り返しに進む更新された重みの同一のコピーを維持することを保証する。
少なくとも一実施例では、全減少動作は、重みが更新される前の減少散乱動作、及び重みが更新された後に全収集へのコールと交換される。少なくとも一実施例では、減少散乱は、各ワーカが重み勾配の独自の１／ｋスライスのワーカにわたる合計を計算することにつながる（ここで、ｋはワーカの数である）。少なくとも一実施例では、ｋのワーカはそれぞれ、ワーカが合計にわたるワーカを有するスライスに対応する重みのみを更新する。少なくとも一実施例では、これにより、ｋ（ワーカの数）の因数だけ重み更新時間が減少する。少なくとも一実施例では、更新された重みはその後、ワーカにわたって全収集され、それによって各ワーカは新しい重みの更新されたコピーを受信する。
少なくとも一実施例では、全減少が減少散乱及び全収集の組合せとして実施されて、本実例で提案されたアルゴリズムと同じバイトを移動させるので、ネット・メモリ・トラフィックは変化しないままである。少なくとも一実施例では、１つの相違点は、合計した重み勾配を全収集する代わりに、全収集が更新された重みに適用されて、重み更新の分配形態を可能にすることである。
少なくとも一実施例では、本明細書に記載の方法は、ワーカ毎に合計メモリ・フットプリントを減少させる利点を有する。少なくとも一実施例では、最適化アルゴリズムは、重量及び重量勾配のみを超える訓練反復にわたって持続性状態を維持する必要がある。少なくとも一実施例では、この状態は、重みのサイズにほぼ比例し、重みのより高精度のコピーのようなテンソル、又は勾配の第１及び第２のモーメント推論を含む。少なくとも一実施例では、分配された最適化アルゴリズムで、「ｋ」のワーカはそれぞれ、更新する責任がある重みに対応するこれらのテンソルの１／ｋスライスを維持する必要があるだけである。
少なくとも一実施例では、同期データ並列ＤＬ訓練スキームは、すべてのワーカにわたって重複更新の原理を維持しながら、ワーカ毎最適化コードを最適化することに焦点を当てている。少なくとも一実施例では、モデル並列分配訓練スキームは、各ワーカがモデルの重みの分数を所有しているだけであるという事実により、ワーカ毎のより小さい最適化ステップの利点を得る。少なくとも一実施例では、これは実行フローの他の部分における実質的に増加した複雑性を伴う。
少なくとも一実施例では、ＤＬ訓練が（普通はノードにわたって）より多くのＧＰＵまで拡大すると、重み更新のコストは、多くのモデルに対する目立つパフォーマンス長さポールとなる。少なくとも一実施例では、これは、ワーカ毎ベースで重み更新カーネルのパフォーマンスを改善することによって対処される。しかし、少なくとも一実施例では、より多くのワーカが追加されるとより速くなる計算の他の部分と異なって、これはエンド間ランタイムの観点で固定コストである。少なくとも一実施例では、この方法は、スケールが増加すると最適化のコストが下がることを可能にして、合計ランタイムの分数としてそのコストを下げるアルゴリズム変化を行う。少なくとも一実施例では、この最適化は、いくつかの機械学習訓練モデルを競争力があるようにするために重要である。
少なくとも一実施例では、本明細書に記載した技術は、ＧＰＵ上で大きなモデルを訓練する場合に現在観察されるメモリ容量限度のいくつかを緩和する効果がある。少なくとも一実施例では、混合精度訓練における重みのＦＰ３２マスタ・コピーと、モーメント及びアダムを備えるＳＧＤなどの最適化に必要な他の持続性状態のいくつかを分配することによって、非自明な量のメモリが解放されて、より大きなモデル、又は既存のモデルに対するより大きなバッチ・サイズを潜在的に可能にする。
図１は、一実施例による、重み更新が重複して及び並列に行われる機械学習プロセスの一実例を示す。少なくとも一実施例では、コンピュータ・システムは、それぞれ関連付けられた重み又は係数を有する、ノード又はニューロンのセットを備える機械学習モデルを訓練する。少なくとも一実施例では、重み１０２は、データを訓練することに応答して、訓練プロセス中に更新される。少なくとも一実施例では、データを訓練することは入力及び出力を含み、訓練プロセスは、訓練データに適合する関数を推論する訓練された機械学習モデルを作り出す。少なくとも一実施例では、順伝播及び逆伝播プロセスを使用して、重み１０２に対する勾配１０４のセットを生成する。少なくとも一実施例では、順伝播において、入力データは、出力値を作り出すために機械学習モデルに提供され、出力値は勾配１０４のセットを推論するために逆伝播される。
少なくとも一実施例では、勾配１０４がワーカのセットに分配される、全減少プロセスが行われる。少なくとも一実施例では、前記ワーカは、更新された重み１０８を作り出すために前の重みに勾配１０４を適用する。少なくとも一実施例では、各ワーカが適合する情報を処理及び生成するように、各ワーカは勾配１０６をすべての重みに重複して適用する。少なくとも一実施例では、更新された重み１０８はその後、次のラウンドの順及び逆伝播中に使用される。
少なくとも一実施例では、ワーカは、以下に記載するコンピュータ・システムなどのコンピュータ・システム上で実行する個別のスレッドとして実施される。少なくとも一実施例では、ワーカは、以下に記載するグラフィカル処理ユニットなどのグラフィカル処理ユニット上で個別のプロセスとして実施される。少なくとも一実施例では、個別のワーカは、マルチプロセッサ・コンピュータ・システム上でプロセスとして実施される。少なくとも一実施例では、個別のワーカは、マルチコア・プロセッサの別個のコア上で実行する。
少なくとも一実施例では、プロセス１００は、重み勾配を作り出すために、順及び逆伝播の並列処理を可能にする。少なくとも一実施例では、勾配が作り出される速度は、訓練タスクに追加のワーカを追加することによって増加される。少なくとも一実施例では、重み更新は、各ワーカによって重複して行われ、それにより、適用されるワーカの数に関係なく一貫した期間をとる。
少なくとも一実施例では、機械学習されたモデル内の重みの数は、ノードの数及び層の数に少なくとも部分的に基づいている。少なくとも一実施例では、モデルは多くの層及びノードを有し、重みの更新はかなりの処理時間を消費する。
少なくとも一実施例では、図１は、複数のワーカの各ワーカは機械学習モデルの重みのローカル・コピーにアクセスすることが可能である、同期データ並列分配深層学習（「ＤＬ」）訓練形態を示している。少なくとも一実施例では、重み勾配は、逆パス内でワーカ毎に計算され、各ワーカがワーカにわたる重み勾配の合計のその独自のコピーを備えるように、すべてのワーカにわたって全減少される。少なくとも一実施例では、ワーカは、重みのそれぞれのコピーを重複して更新するために重み勾配のコピーを使用して、各ワーカが将来の繰り返しに進む更新された重みの適合するコピーを維持することを保証することができる。
図２は、一実施例による、重み更新がワーカのセットにわたって分配され、並列に行われる機械学習プロセス２００の一実例を示す。少なくとも一実施例では、ノードのセットを含む機械学習されたモデルは、関連付けられた重み２０２のセットを有する。少なくとも一実施例では、重みのセットは、ニューラル・ネットワークの入力に適用され、前記ニューラル・ネットワークを通して伝播される場合に、モデルを訓練するために使用されるテスト・データのセットによって規定される関数の近似値を求める数係数のセットである。少なくとも一実施例では、テスト・データは結果を作り出すためにモデルを通して順伝播され、テスト・データ内の推測された結果に少なくとも部分的に基づいて判断される誤差は、勾配推定値を作り出すために逆伝播される。少なくとも一実施例では、勾配推定値を使用して、前記モデルの重みを調節する。
少なくとも一実施例では、ワーカのセットは、勾配２０４のセットを並列に作り出すために各方法で動作する。少なくとも一実施例では、勾配２０４のセットは、勾配下降アルゴリズムを適用することによって作り出される。少なくとも一実施例では、作り出された誤差とニューラル・ネットワークの入力パラメータの間の比率として表すことができる傾斜である。少なくとも一実施例では、勾配は入力の変更と作り出された誤差の間の関係を表す。少なくとも一実施例では、勾配２０４のセットは、誤差の変化への各入力パラメータの貢献の偏導関数のセットを含む。
少なくとも一実施例では、減少散乱動作は重みが更新される前２０６に行われ、全収集へのコールは重みが更新された後に行われる。少なくとも一実施例では、減少散乱は、各ワーカが重み勾配の独自の１／ｋスライスのワーカにわたる合計を計算することにつながる（ここで、ｋはワーカの数である）。少なくとも一実施例では、ワークの様々な分配は、利用可能な処理電力、帯域幅、メモリ、又は他のコンピューティング・リソースによりワーカに分配することができる。少なくとも一実施例では、ワーカの数（ｋ）はそれぞれ、割り当てられたスライスに対応するこれらの重みを更新する。少なくとも一実施例では、この動作はワーカによって並列に行われ、それにより、重み更新を完了するために必要な期間を減少させる。少なくとも一実施例では、重みを更新するために必要な期間は、Ｋの因数によって減少され、Ｋはワーカの数である。
少なくとも一実施例では、ワーカは、以下に記載するコンピュータ・システムなどのコンピュータ・システム上で実行する個別のスレッドとして実施される。少なくとも一実施例では、ワーカは、以下に記載するグラフィカル処理ユニットなどのグラフィカル処理ユニット上で個別のプロセスとして実施される。少なくとも一実施例では、個別のワーカは、マルチプロセッサ・コンピュータ・システム上でプロセスとして実施される。少なくとも一実施例では、個別のワーカは、マルチコア・プロセッサの別個のコア上で実行する。
少なくとも一実施例では、各ワーカが重みのその部分を更新した後に、更新された部分は、各ワーカが完全に更新された重み２０８のセットを有するように、ワーカ間で分配される。少なくとも一実施例では、更新された重みはその後、各ワーカがニューラル・ネットワークに対して新しい重みの完全に更新されたコピーを得るように、ワーカにわたって全収集される。
図３は、一実施例による、重み更新が散乱され、並列に行われる機械学習プロセス３００の一実例を示す。少なくとも一実施例では、初期重みのセットが４つのワーカにわたって分配され、対応する勾配３０２のセットがワーカによって計算される。少なくとも一実施例では、ワーカは、コンピュータ・システム上で実行する個別のスレッド、グラフィカル処理ユニット上の個別のプロセス、又はマルチプロセッサ・コンピュータ・システム上のプロセスとして実施することができる。少なくとも一実施例では、減少散乱動作は、ワーカに分配されるほぼ同一の部分の数に重み更新動作を分割する。少なくとも一実施例では、中間状態３０４で、部分的勾配はワーカにわたって分配される。少なくとも一実施例では、第１のワーカは重み更新３０８の第１の部分に割り当てられ、第２のワーカは重み更新３１０の第２の部分に割り当てられ、第３のワーカは重み更新３１２の第３の部分に割り当てられ、第４のワーカは重み更新３１４の第４の部分に割り当てられる。少なくとも一実施例では、重み更新の部分はワーカにわたって均一に分配される。少なくとも一実施例では、重み更新の部分は非重複である。
少なくとも一実施例では、各ワーカは、既存の重みに勾配を適用することによって、重み更新のその割り当てられた部分を処理する。少なくとも一実施例では、各ワーカが完全に更新された重みの適合コピーを有するように、各ワーカは他のワーカに更新された重み部分を分配する。少なくとも一実施例では、各ワーカは、すべてのワーカにアクセス可能な共有メモリの領域内で重みを更新する。少なくとも一実施例では、勾配及び更新された重みは、インタープロセス通信を使用して、ワーカ間に分配される。少なくとも一実施例では、完了した部分は、仕上げ状態３０６で、各ワーカが更新された重みの適合コピーを有するように収集される。
図４は、一実施例による、重み更新が散乱され、並列に重複して行われる機械学習プロセス４００の一実例を示す。少なくとも一実施例では、初期重みのセットは４つのワーカにわたって分配され、対応する勾配４０２のセットはワーカによって計算される。少なくとも一実施例では、ワーカは、コンピュータ・システム上で実行する個別のスレッド、グラフィカル処理ユニット上の個別のプロセス、又はマルチプロセッサ・コンピュータ・システム上のプロセスとして実施することができる。少なくとも一実施例では、減少散乱動作は、ワーカに分配されるほぼ同一の部分の数に重み更新動作を分割する。少なくとも一実施例では、中間状態４０４で、部分的勾配はワーカにわたって分配される。少なくとも一実施例では、第１のワーカは重み更新４０８の第１の部分に割り当てられ、第２のワーカは重み更新４１０の第２の部分に割り当てられ、第３のワーカは重み更新４１２の第３の部分に割り当てられ、第４のワーカは重み更新４１４の第４の部分に割り当てられる。少なくとも一実施例では、重み更新の部分は、各重みが２つ以上のワーカによって計算されるように、ワーカのセットにわたって均一に分配される。少なくとも一実施例では、ワーカは対に分割され、重み更新は対にわたって均一に分配される。少なくとも一実施例では、各ワーカは、２つの他のワーカの重み更新の少なくとも部分に部分的に重なる重み更新の部分に割り当てられる。
少なくとも一実施例では、各ワーカは、既存の重みに勾配を適用することによって、重み更新のその割り当てられた部分を処理する。少なくとも一実施例では、各ワーカが完全に更新された重みの適合コピーを有するように、各ワーカは他のワーカに更新された重み部分を分配する。少なくとも一実施例では、各ワーカは、すべてのワーカにアクセス可能な共有メモリの領域内で重みを更新する。少なくとも一実施例では、勾配及び更新された重みは、インタープロセス通信を使用して、ワーカ間に分配される。少なくとも一実施例では、完了した部分は、仕上げ状態４０６で、各ワーカが更新された重みの適合コピーを有するように収集される。
図５は、一実施例による、重み更新が利用可能な処理帯域幅に基づいてワーカのセットにわたって散乱され、並列に行われる機械学習プロセス５００の一実例を示す。少なくとも一実施例では、初期重みのセットは４つのワーカにわたって分配され、対応する勾配５０２のセットはワーカによって計算される。少なくとも一実施例では、ワーカは、コンピュータ・システム上で実行する個別のスレッド、グラフィカル処理ユニット上の個別のプロセス、又はマルチプロセッサ・コンピュータ・システム上のプロセスとして実施することができる。少なくとも一実施例では、減少散乱動作は、ワーカに分配されるほぼ同一の部分の数に重み更新動作を分割する。少なくとも一実施例では、中間状態５０４で、部分的勾配はワーカにわたって分配される。少なくとも一実施例では、第１のワーカは重み更新５０８の第１の部分に割り当てられ、第２のワーカは重み更新５１０の第２の部分に割り当てられ、第３のワーカは重み更新５１２の第３の部分に割り当てられ、第４のワーカは重み更新５１４の第４の部分に割り当てられる。少なくとも一実施例では、重み更新の部分は、すべての重みが判断されるようにワーカにわたって分配され、重みは重複して計算されない。少なくとも一実施例では、各ワーカに割り当てられた重み更新の量は、各ワーカの特徴に基づいて判断される。少なくとも一実施例では、重み更新は、各ワーカに利用可能な処理帯域幅の量に基づいて判断される。少なくとも一実施例では、ワークは増分ベースでワーカに分配され、各ワーカがその割り当てられた部分を完了すると、追加のワークが重み更新ワークのエグゼクティブ・プロセス調整分配によって割り当てられる。
少なくとも一実施例では、各ワーカは、既存の重みに勾配を適用することによって、重み更新のその割り当てられた部分を処理する。少なくとも一実施例では、各ワーカが完全に更新された重みの適合コピーを有するように、各ワーカは他のワーカに更新された重み部分を分配する。少なくとも一実施例では、各ワーカは、すべてのワーカにアクセス可能な共有メモリの領域内で重みを更新する。少なくとも一実施例では、勾配及び更新された重みは、インタープロセス通信を使用して、ワーカ間に分配される。少なくとも一実施例では、完了した部分は、仕上げ状態５０６で、各ワーカが更新された重みの適合コピーを有するように収集される。
図６は、一実施例による、コンピュータ・システムによって行われる結果、重み更新が並列に行われる機械学習モデルを訓練するプロセス６００の一実例を示す。少なくとも一実施例では、ブロック６０２で、コンピュータ・システムは、出力のセットを作り出すために、機械学習されたモデルを通して訓練データのセットからの入力値のセットを順伝播することによって、機械学習されたモデルを訓練し始める。少なくとも一実施例では、作り出された出力と訓練データの差に基づいて、勾配のセットが差を逆伝播することによって作り出される６０４。少なくとも一実施例では、勾配は、入力値の変化と機械学習されたモデルによって作り出される誤差項の関係を記載する。少なくとも一実施例では、勾配は複数のワーカによって並列に作り出される。少なくとも一実施例では、ワーカは、別個のスレッド、プロセッサ、プロセッサ・コア、又はコンピュータ・システム上のプロセス上で実行することができる。少なくとも一実施例では、勾配はワーカによって少なくとも部分的に並列に作り出される。
少なくとも一実施例では、ブロック６０６で、勾配はワーカのセットにわたって分配される。少なくとも一実施例では、勾配はインタープロセス通信機構を通して分配される。少なくとも一実施例では、勾配は共有メモリを使用して、ワーカのセットにわたって分配される。少なくとも一実施例では、勾配はエグゼクティブによって集約され、再分配された勾配は前記ワーカそれぞれに送信される。
少なくとも一実施例では、ブロック６０８で、訓練を行うコンピュータ・システムは、機械学習されたモデルに関連付けられた重みのセットを分析し、ワーカによって行われる重み更新部分のセットに前記重みを更新するタスクを分割する。少なくとも一実施例では、ブロック６１０で、各ワーカは、勾配を使用して重み更新の部分を並列に計算する。少なくとも一実施例では、重み更新動作はワーカにわたって均一に分配され、重み更新動作は並列に行われる。少なくとも一実施例では、重み更新動作は、図３～図５を参照して図示及び記載するように、ワーカにわたって分配することができる。
少なくとも一実施例では、ブロック６１２で、各ワーカが更新された重みの完全なセットの適合コピーを所有するように、ワーカは他のワーカに分配された重み更新動作の結果を作り出す。少なくとも一実施例では、ブロック６１４で、各ワーカは、更新された重みの完全なセットを作り出すために、他のワーカから得られた更新された重みの部分と更新された重みのその部分をマージする。少なくとも一実施例では、重みはすべてのワーカにアクセス可能な共有メモリ領域内でアセンブルされる。少なくとも一実施例では、共有メモリ領域は、すべてのワーカにアクセス可能なアドレス空間内にマッピングされたアドレス可能領域を有する半導体メモリである。少なくとも一実施例では、共有メモリは、ハード・ディスクなどの記憶容量上のファイルである。少なくとも一実施例では、記憶容量はハード・ディスク容量である。少なくとも一実施例では、記憶容量はＳＤドライブなどの固体メモリ・デバイスである。
少なくとも一実施例では、ブロック６１４で、プロセス６００はブロック６０２に戻り、訓練プロセスの次の反復に進む。
図７は、一実施例による、コンピュータ・システムによって行われる結果、重み更新が利用可能な処理電力に基づいて個別のワーカに分配される機械学習モデルを訓練するプロセス７００の一実例を示す。少なくとも一実施例では、ブロック７０２で、コンピュータ・システムは、出力のセットを作り出すために、機械学習されたモデルを通して訓練データのセットからの入力値のセットを順伝播することによって、機械学習されたモデルを訓練し始める。少なくとも一実施例では、作り出された出力と訓練データの差に基づいて、勾配のセットが差を逆伝播することによって作り出される７０４。少なくとも一実施例では、勾配は、入力値の変化と機械学習されたモデルによって作り出される誤差項の関係を記載する。少なくとも一実施例では、勾配は複数のワーカによって並列に作り出される。少なくとも一実施例では、ワーカは、別個のスレッド、プロセッサ、プロセッサ・コア、又はコンピュータ・システム上のプロセス上で実行することができる。少なくとも一実施例では、勾配はワーカによって少なくとも部分的に並列に作り出される。
少なくとも一実施例では、ブロック７０６で、勾配はワーカのセットにわたって分配される。少なくとも一実施例では、勾配はインタープロセス通信機構を通して分配される。少なくとも一実施例では、勾配は共有メモリを使用して、ワーカのセットにわたって分配される。少なくとも一実施例では、勾配は、各ワーカに前記勾配を再分配するエグゼクティブ・プロセスによって集約される。少なくとも一実施例では、エグゼクティブ・プロセスは、ニューラル・ネットワークを訓練するプロセス全体を調整するプロセスである。
少なくとも一実施例では、ブロック７０８で、エグゼクティブ・プロセスは、各ワーカに利用可能な処理帯域幅の量を判断する。少なくとも一実施例では、各ワーカに利用可能な処理帯域幅の量は、各ワーカ上のテスト・タスクを実行することによって判断される。少なくとも一実施例では、利用可能な処理ベンダーの量は、各ワーカに関連付けられたクロック速度、プロセッサ・タイプ、又はプロセス優先度に基づいて判断される。
少なくとも一実施例では、ブロック７１０で、訓練を行うコンピュータ・システムは、機械学習されたモデルに関連付けられた重みのセットを分析し、ワーカによって行われる重み更新部分のセットに前記重みを更新するタスクを分割する。少なくとも一実施例では、重み更新動作はワーカにわたって分配され、重み更新動作は並列に行われる。少なくとも一実施例では、重み更新動作は、図３～図５を参照して図示及び記載するように、ワーカにわたって分配することができる。少なくとも一実施例では、ワークは上で判断したような処理帯域幅の量に比例してワーカに分配される。少なくとも一実施例では、ブロック７１２で、各ワーカは勾配を使用して重み更新の部分を並列に計算する。
少なくとも一実施例では、ブロック７１４で、各ワーカが更新された重みの完全なセットの適合コピーを所有するように、ワーカは他のワーカに分配された重み更新動作の結果を作り出す。少なくとも一実施例では、ブロック７１６で、各ワーカは、更新された重みの完全なセットを作り出すために、他のワーカから得られた更新された重みの部分と更新された重みのその部分をマージする。少なくとも一実施例では、重みはすべてのワーカにアクセス可能な共有メモリ領域内でアセンブルされる。少なくとも一実施例では、共有メモリ領域は、すべてのワーカにアクセス可能なアドレス空間内にマッピングされたアドレス可能領域を有する半導体メモリである。少なくとも一実施例では、共有メモリは、ハード・ディスクなどの記憶容量上のファイルである。少なくとも一実施例では、記憶容量はハード・ディスク容量である。少なくとも一実施例では、記憶容量はＳＤドライブなどの固体メモリ・デバイスである。
少なくとも一実施例では、ブロック７１６で、プロセス７００はブロック７０２に戻り、訓練プロセスの次の反復に進む。
図８は、一実施例による、コンピュータ・システムによって実施される結果、重み更新が個別のワーカに増加的に分配される機械学習モデルを訓練するプロセス８００の一実例を示す。少なくとも一実施例では、ブロック８０２で、エグゼクティブ・プロセスは、ワーク・ユニットのセットに機械学習されたモデルの重みを更新するタスクを分割する。少なくとも一実施例では、ワーク・ユニットの数は、重みを更新するタスクが行われる利用可能なワーカの数より実質的に多い。少なくとも一実施例では、ブロック８０２で、個別のワーク・ユニットは、エグゼクティブによって各利用可能なワーカに分配される。少なくとも一実施例では、エグゼクティブは、１つ又は複数のプロセッサ上で実行する複数のワーカのアクションを制御するプロセスである。少なくとも一実施例では、エグゼクティブは、ワークを開始、停止、及び１つ又は複数のワーカに割り当てることが可能である。
少なくとも一実施例では、決定ブロック８０４で、ワーカは、少なくとも１つのワーカがそのそれぞれのワーク・ユニットを完了し、アイドルになるまで、それぞれのワーク・ユニットを実行する。少なくとも一実施例では、ブロック８０６で、アイドル・ワーカは識別され、追加のワーク・ユニットが前記アイドル・ワーカに割り当てられる。少なくとも一実施例では、決定ブロック８０８で、割り当てられる追加のワーク・ユニットがある場合、実行は決定ブロック８０４に戻り、エグゼクティブは追加のワーカがアイドルになるまで待つ。少なくとも一実施例では、追加のワーク・ユニットがない場合、実行はブロック８１０に進む。少なくとも一実施例では、ブロック８１０で、実行はすべてのワーカが割り当てられたタスクを完了するまで待つ。少なくとも一実施例では、すべてのワーカが割り当てられたタスクを完了すると、機械学習されたモデルの重みを更新するプロセスが完了する。少なくとも一実施例では、ワーク・ユニットを増分で割り当てることによってワーカの不均質のセットが重み更新タスクを行うために並列に利用される場合に、ワーカの利用を改善することができる。
少なくとも一実施例では、ワーカは、スレッド、プロセス、プロセッサ、プロセッサ・コア、又は他のワーカと並列に命令を実行する並列処理回路であってもよい。ワーカは、以下に記載し、図９～図３７で図示するように、タスクを同時に行うことを可能にするために、コンピュータ・システム上で動作する。少なくとも一実施例では、たとえば、ワーカは、図２２Ｄで図示及び記載したＧＰＵなどのグラフィック処理ユニットのコア上で実施することができる。少なくとも一実施例では、本明細書に記載した技術は、図１３～図１７Ｄに示し、関連付けられた記載で説明するコンピュータ・システムなどのコンピュータ・システム上で実施することができる。少なくとも一実施例では、本明細書に記載した技術は、物理的コンピュータ読取り可能メモリ上に記憶された実行可能命令を使用して実施され、実行可能命令がコンピュータ・システムの１つ又は複数のプロセッサ上で実行された結果、システムは本明細書に記載した技術を実施する。
推論及び訓練の論理
図９Ａは、１つ又は複数の実施例に関して推論及び／又は訓練の動作を実行するために使用される推論及び／又は訓練論理９１５を示す。推論及び／又は訓練論理９１５に関する詳細事項は、図９Ａ及び／又は図９Ｂと併せて以下に提供される。
図９Ａは、１つ又は複数の実施例に関して推論及び／又は訓練の動作を実行するために使用される推論及び／又は訓練論理９１５を示す。推論及び／又は訓練論理９１５に関する詳細事項は、図９Ａ及び／又は図９Ｂと併せて以下に提供される。
少なくとも一実施例では、推論及び／又は訓練論理９１５は、１つ又は複数の実施例の態様において推論するように訓練及び／若しくは使用されるニューラル・ネットワークのニューロン若しくは層を構成するための順伝播及び／若しくは出力の重み、及び／若しくは入力／出力データ、及び／若しくは他のパラメータを記憶するためのコード並びに／又はデータ・ストレージ９０１を、限定することなく含んでもよい。少なくとも一実施例では、訓練論理９１５は、タイミング及び／又は順序を制御するためのグラフ・コード又は他のソフトウェアを記憶するためのコード及び／又はデータ・ストレージ９０１を含んでもよく、又はそれに結合されてもよく、コード及び／又はデータ・ストレージ９０１には、重み及び／又は他のパラメータ情報がロードされて、整数及び／又は浮動小数点ユニット（総称して算術論理演算ユニット（ＡＬＵ））を含む論理が構成される。少なくとも一実施例では、グラフ・コードなどのコードは、そのコードが対応するニューラル・ネットワークのアーキテクチャに基づき、重み又は他のパラメータ情報をプロセッサＡＬＵにロードする。少なくとも一実施例では、コード及び／又はデータ・ストレージ９０１は、１つ又は複数の実施例の態様を使用した訓練及び／又は推論中に、入力／出力データ及び／又は重みパラメータを順伝播する間に１つ又は複数の実施例と併せて訓練又は使用されるニューラル・ネットワークの各層の重みパラメータ及び／又は入力／出力データを記憶する。少なくとも一実施例では、コード及び／又はデータ・ストレージ９０１の任意の部分は、プロセッサのＬ１、Ｌ２、又はＬ３のキャッシュ、若しくはシステム・メモリを含む他のオン・チップ又はオフ・チップのデータ・ストレージとともに含められてもよい。
少なくとも一実施例では、コード及び／又はデータ・ストレージ９０１の任意の部分は、１つ若しくは複数のプロセッサ、又は他のハードウェア論理デバイス若しくは回路の内部にあっても外部にあってもよい。少なくとも一実施例では、コード及び／又はコード及び／又はデータ・ストレージ９０１は、キャッシュ・メモリ、ダイナミック・ランダム・アドレス可能メモリ（「ＤＲＡＭ」：ｄｙｎａｍｉｃ ｒａｎｄｏｍｌｙ ａｄｄｒｅｓｓａｂｌｅ ｍｅｍｏｒｙ）、スタティック・ランダム・アドレス可能メモリ（「ＳＲＡＭ」：ｓｔａｔｉｃ ｒａｎｄｏｍｌｙ ａｄｄｒｅｓｓａｂｌｅ ｍｅｍｏｒｙ）、不揮発性メモリ（たとえば、フラッシュ・メモリ）、又は他のストレージであってもよい。少なくとも一実施例では、コード及び／又はコード及び／又はデータ・ストレージ９０１が、たとえばプロセッサの内部にあるか外部にあるかの選択、又はＤＲＡＭ、ＳＲＡＭ、フラッシュ、若しくは何らか他のタイプのストレージから構成されるかの選択は、オン・チップ対オフ・チップで利用可能なストレージ、実行される訓練及び／又は推論の機能のレイテンシ要件、ニューラル・ネットワークの推論及び／又は訓練で使用されるデータのバッチ・サイズ、又はこれらの要因の何からの組合せに応じて決められてもよい。
少なくとも一実施例では、推論及び／又は訓練論理９１５は、１つ又は複数の実施例の態様において推論するために訓練及び／若しくは使用されるニューラル・ネットワークのニューロン若しくは層に対応した、逆伝播及び／若しくは出力の重み、及び／若しくは入力／出力データを記憶するためのコード並びに／又はデータ・ストレージ９０５を、限定することなく含んでもよい。少なくとも一実施例では、コード及び／又はデータ・ストレージ９０５は、１つ又は複数の実施例の態様を使用した訓練及び／又は推論中に、入力／出力データ及び／又は重みパラメータを逆伝播する間に１つ又は複数の実施例と併せて訓練又は使用されるニューラル・ネットワークの各層の重みパラメータ及び／又は入力／出力データを記憶する。少なくとも一実施例では、訓練論理９１５は、タイミング及び／又は順序を制御するためのグラフ・コード又は他のソフトウェアを記憶するためのコード及び／又はデータ・ストレージ９０５を含んでもよく、又はそれに結合されてもよく、コード及び／又はデータ・ストレージ９０５には、重み及び／又は他のパラメータ情報がロードされて、整数及び／又は浮動小数点ユニット（総称して算術論理演算ユニット（ＡＬＵ））を含む論理が構成される。少なくとも一実施例では、グラフ・コードなどのコードは、そのコードが対応するニューラル・ネットワークのアーキテクチャに基づき、重み又は他のパラメータ情報をプロセッサＡＬＵにロードする。少なくとも一実施例では、コード及び／又はデータ・ストレージ９０５の任意の部分は、プロセッサのＬ１、Ｌ２、又はＬ３のキャッシュ、若しくはシステム・メモリを含む他のオン・チップ又はオフ・チップのデータ・ストレージとともに含められてもよい。少なくとも一実施例では、コード及び／又はデータ・ストレージ９０５の任意の部分は、１つ又は複数のプロセッサ、又は他のハードウェア論理デバイス若しくは回路の内部にあっても外部にあってもよい。少なくとも一実施例では、コード及び／又はデータ・ストレージ９０５は、キャッシュ・メモリ、ＤＲＡＭ、ＳＲＡＭ、不揮発性メモリ（たとえば、フラッシュ・メモリ）、又は他のストレージであってもよい。少なくとも一実施例では、コード及び／又はデータ・ストレージ９０５が、たとえばプロセッサの内部にあるか外部にあるかの選択、又はＤＲＡＭ、ＳＲＡＭ、フラッシュ、若しくは何らか他のタイプのストレージから構成されるかの選択は、オン・チップ対オフ・チップで利用可能なストレージ、実行される訓練及び／又は推論の機能のレイテンシ要件、ニューラル・ネットワークの推論及び／又は訓練で使用されるデータのバッチ・サイズ、又はこれらの要因の何からの組合せに応じて決められてもよい。
少なくとも一実施例では、コード及び／又はデータ・ストレージ９０１と、コード及び／又はデータ・ストレージ９０５は、別々のストレージ構造であってもよい。少なくとも一実施例では、コード及び／又はデータ・ストレージ９０１と、コード及び／又はデータ・ストレージ９０５は、同じストレージ構造であってもよい。少なくとも一実施例では、コード及び／又はデータ・ストレージ９０１と、コード及び／又はデータ・ストレージ９０５は、部分的に同じストレージ構造で、部分的に別々のストレージ構造であってもよい。少なくとも一実施例では、コード及び／又はデータ・ストレージ９０１と、コード及び／又はデータ・ストレージ９０５との任意の部分は、プロセッサのＬ１、Ｌ２、又はＬ３のキャッシュ、若しくはシステム・メモリを含む他のオン・チップ又はオフ・チップのデータ・ストレージとともに含められてもよい。
少なくとも一実施例では、推論及び／又は訓練論理９１５は、訓練及び／又は推論コード（たとえばグラフ・コード）に少なくとも部分的に基づく、又はそれにより示される論理演算及び／又は算術演算を実行するための、整数及び／又は浮動小数点ユニットを含む１つ又は複数の算術論理演算ユニット（「ＡＬＵ」）９１０を、限定することなく含んでもよく、その結果が、アクティブ化ストレージ９２０に記憶されるアクティブ化（たとえば、ニューラル・ネットワーク内の層若しくはニューロンからの出力値）を生成してもよく、これらは、コード及び／若しくはデータ・ストレージ９０１、並びに／又はコード及び／若しくはデータ・ストレージ９０５に記憶される入力／出力及び／又は重みパラメータのデータの関数である。少なくとも一実施例では、アクティブ化ストレージ９２０に記憶されるアクティブ化は、命令又は他のコードを実行したことに応答して、ＡＬＵ９１０によって実行される線形代数計算及び又は行列ベースの計算に従って生成され、ここでコード及び／又はデータ・ストレージ９０５及び／又はデータ９０１に記憶された重み値は、バイアス値、勾配情報、運動量値などの他の値、又は他のパラメータ若しくはハイパーパラメータとともにオペランドとして使用され、これらのいずれか又はすべてが、コード及び／若しくはデータ・ストレージ９０５、又はコード及び／若しくはデータ・ストレージ９０１、又はオン・チップ若しくはオフ・チップの別のストレージに記憶されてもよい。
少なくとも一実施例では、ＡＬＵ９１０は、１つ若しくは複数のプロセッサ、又は他のハードウェア論理デバイス若しくは回路内に含まれるが、別の実施例では、ＡＬＵ９１０は、それらを使用するプロセッサ又は他のハードウェア論理デバイス若しくは回路の外部にあってもよい（たとえばコプロセッサ）。少なくとも一実施例では、ＡＬＵ９１０は、プロセッサの実行ユニット内に含まれてもよく、又は同じプロセッサ内にあるか異なるタイプの異なるプロセッサ（たとえば、中央処理装置、グラフィックス・プロセッシング・ユニット、固定機能ユニットなど）の間で分散されているかのいずれかであるプロセッサの実行ユニットによりアクセス可能なＡＬＵバンク内に、他のやり方で含まれてもよい。少なくとも一実施例では、データ・ストレージ９０１、コード及び／又はデータ・ストレージ９０５、並びにアクティブ化ストレージ９２０は、同じプロセッサ又は他のハードウェア論理デバイス若しくは回路にあってもよく、別の実施例では、それらは異なるプロセッサ又は他のハードウェア論理デバイス若しくは回路にあってもよく、或いは同じプロセッサ又は他のハードウェア論理デバイス若しくは回路と、異なるプロセッサ又は他のハードウェア論理デバイス若しくは回路との何らかの組合せにあってもよい。少なくとも一実施例では、アクティブ化ストレージ９２０の任意の部分は、プロセッサのＬ１、Ｌ２、又はＬ３のキャッシュ、若しくはシステム・メモリを含む他のオン・チップ又はオフ・チップのデータ・ストレージとともに含められてもよい。さらに、推論及び／又は訓練コードが、プロセッサ又は他のハードウェア論理若しくは回路にアクセス可能な他のコードとともに記憶されてもよく、プロセッサのフェッチ、デコード、スケジューリング、実行、リタイア、及び／又は他の論理回路を使用してフェッチ及び／又は処理されてもよい。
少なくとも一実施例では、アクティブ化ストレージ９２０は、キャッシュ・メモリ、ＤＲＡＭ、ＳＲＡＭ、不揮発性メモリ（たとえば、フラッシュ・メモリ）、又は他のストレージであってもよい。少なくとも一実施例では、アクティブ化ストレージ９２０は、完全に又は部分的に、１つ若しくは複数のプロセッサ又は他の論理回路の内部にあってもよく、又は外部にあってもよい。少なくとも一実施例では、アクティブ化ストレージ９２０が、たとえばプロセッサの内部にあるか外部にあるかの選択、又はＤＲＡＭ、ＳＲＡＭ、フラッシュ、若しくは何らか他のタイプのストレージから構成されるかの選択は、オン・チップ対オフ・チップの利用可能なストレージ、実行される訓練及び／又は推論機能のレイテンシ要件、ニューラル・ネットワークの推論及び／又は訓練で使用されるデータのバッチ・サイズ、又はこれらの要因の何からの組合せに応じて決められてもよい。少なくとも一実施例では、図９Ａに示す推論及び／又は訓練論理９１５は、グーグルからのＴｅｎｓｏｒｆｌｏｗ（登録商標）処理ユニット、Ｇｒａｐｈｃｏｒｅ（商標）からの推論処理ユニット（ＩＰＵ：ｉｎｆｅｒｅｎｃｅ ｐｒｏｃｅｓｓｉｎｇ ｕｎｉｔ）、又はインテルコーポレーションからのＮｅｒｖａｎａ（登録商標）（たとえば「Ｌａｋｅ Ｃｒｅｓｔ」）プロセッサなどの特定用途向け集積回路（「ＡＳＩＣ：ａｐｐｌｉｃａｔｉｏｎ－ｓｐｅｃｉｆｉｃ ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ」）と併せて使用されてもよい。少なくとも一実施例では、図９Ａに示す推論及び／又は訓練論理９１５は、中央処理装置（「ＣＰＵ」：ｃｅｎｔｒａｌ ｐｒｏｃｅｓｓｉｎｇ ｕｎｉｔ）ハードウェア、グラフィックス・プロセッシング・ユニット（「ＧＰＵ」：ｇｒａｐｈｉｃｓ ｐｒｏｃｅｓｓｉｎｇ ｕｎｉｔ）ハードウェア、又はフィールド・プログラマブル・ゲート・アレイ（「ＦＰＧＡ」：ｆｉｅｌｄ ｐｒｏｇｒａｍｍａｂｌｅ ｇａｔｅ ａｒｒａｙ）など他のハードウェアと併せて使用されてもよい。
図９Ｂは、少なくとも１つの様々な実施例による、推論及び／又は訓練論理９１５を示す。少なくとも一実施例では、推論及び／又は訓練論理９１５は、ハードウェア論理を限定することなく含んでもよく、このハードウェア論理では、計算リソースが、ニューラル・ネットワーク内のニューロンの１つ若しくは複数の層に対応する重み値又は他の情報の専用のものであるか、又は他のやり方でそれらと併せてしか使用されない。少なくとも一実施例では、図９Ｂに示す推論及び／又は訓練論理９１５は、グーグルからのＴｅｎｓｏｒｆｌｏｗ（登録商標）処理ユニット、Ｇｒａｐｈｃｏｒｅ（商標）からの推論処理ユニット（ＩＰＵ）、又はインテルコーポレーションからのＮｅｒｖａｎａ（登録商標）（たとえば「Ｌａｋｅ Ｃｒｅｓｔ」）プロセッサなどの特定用途向け集積回路（ＡＳＩＣ）と併せて使用されてもよい。少なくとも一実施例では、図９Ｂに示す推論及び／又は訓練論理９１５は、中央処理装置（ＣＰＵ）ハードウェア、グラフィックス・プロセッシング・ユニット（「ＧＰＵ」）ハードウェア、又はフィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）など他のハードウェアと併せて使用されてもよい。少なくとも一実施例では、推論及び／又は訓練論理９１５は、限定することなく、コード及び／又はデータ・ストレージ９０１、並びにコード及び／又はデータ・ストレージ９０５を含み、これらを使用して、コード（たとえばグラフ・コード）、重み値、並びに／又はバイアス値、勾配情報、運動量値、及び／若しくは他のパラメータ若しくはハイパーパラメータ情報を含む他の情報を記憶してもよい。図９Ｂに示す少なくとも一実施例では、コード及び／又はデータ・ストレージ９０１並びにコード及び／又はデータ・ストレージ９０５のそれぞれは、それぞれ計算ハードウェア９０２及び計算ハードウェア９０６などの専用計算リソースに関連付けられる。少なくとも一実施例では、計算ハードウェア９０２及び計算ハードウェア９０６のそれぞれは、線形代数関数などの数学的関数を、それぞれコード及び／又はデータ・ストレージ９０１並びにコード及び／又はデータ・ストレージ９０５に記憶された情報に対してのみ実行する１つ又は複数のＡＬＵを備え、その結果は、アクティブ化ストレージ９２０に記憶される。
少なくとも一実施例では、コード並びに／又はデータ・ストレージ９０１及び９０５のそれぞれ、並びに対応する計算ハードウェア９０２及び９０６は、ニューラル・ネットワークの異なる層にそれぞれ対応し、それにより、コード及び／又はデータ・ストレージ９０１並びに計算ハードウェア９０２との１つの「ストレージ／計算の対９０１／９０２」から結果的に生じるアクティブ化は、ニューラル・ネットワークの概念的組織化を反映させるために、次のコード及び／又はデータ・ストレージ９０５並びに計算ハードウェア９０６との「ストレージ／計算の対９０５／９０６」への入力として提供される。少なくとも一実施例では、ストレージ／計算の対９０１／９０２、及び９０５／９０６は、２つ以上のニューラル・ネットワークの層に対応してもよい。少なくとも一実施例では、ストレージ／計算の対９０１／９０２、及び９０５／９０６の後に、又はそれと並列に、追加のストレージ／計算の対（図示せず）が、推論及び／又は訓練論理９１５に含まれてもよい。
ニューラル・ネットワークの訓練及び導入
図１０は、少なくとも一実施例による、ディープ・ニューラル・ネットワークの訓練及び導入を示す。少なくとも一実施例では、未訓練ニューラル・ネットワーク９１００６が、訓練データ・セット１００２を使用して訓練される。少なくとも一実施例では、訓練フレームワーク１００４は、ＰｙＴｏｒｃｈフレームワークであり、一方他の実施例では、訓練フレームワーク１００４は、Ｔｅｎｓｏｒｆｌｏｗ、Ｂｏｏｓｔ、Ｃａｆｆｅ、マイクロソフトＣｏｇｎｉｔｉｖｅ Ｔｏｏｌｋｉｔ／ＣＮＴＫ、ＭＸＮｅｔ、Ｃｈａｉｎｅｒ、Ｋｅｒａｓ、Ｄｅｅｐｌｅａｒｎｉｎｇ４ｊ、又は他の訓練フレームワークである。少なくとも一実施例では、訓練フレームワーク１００４は、未訓練ニューラル・ネットワーク１００６を訓練し、本明細書に記載の処理リソースを使用してそれが訓練されるのを可能にして、訓練済みニューラル・ネットワーク１００８を生成する。少なくとも一実施例では、重みは、ランダムに選択されてもよく、又はディープ・ビリーフ・ネットワークを使用した事前訓練によって選択されてもよい。少なくとも一実施例では、訓練は、教師あり、一部教師あり、又は教師なしのいずれかのやり方で実行されてもよい。
図１０は、少なくとも一実施例による、ディープ・ニューラル・ネットワークの訓練及び導入を示す。少なくとも一実施例では、未訓練ニューラル・ネットワーク９１００６が、訓練データ・セット１００２を使用して訓練される。少なくとも一実施例では、訓練フレームワーク１００４は、ＰｙＴｏｒｃｈフレームワークであり、一方他の実施例では、訓練フレームワーク１００４は、Ｔｅｎｓｏｒｆｌｏｗ、Ｂｏｏｓｔ、Ｃａｆｆｅ、マイクロソフトＣｏｇｎｉｔｉｖｅ Ｔｏｏｌｋｉｔ／ＣＮＴＫ、ＭＸＮｅｔ、Ｃｈａｉｎｅｒ、Ｋｅｒａｓ、Ｄｅｅｐｌｅａｒｎｉｎｇ４ｊ、又は他の訓練フレームワークである。少なくとも一実施例では、訓練フレームワーク１００４は、未訓練ニューラル・ネットワーク１００６を訓練し、本明細書に記載の処理リソースを使用してそれが訓練されるのを可能にして、訓練済みニューラル・ネットワーク１００８を生成する。少なくとも一実施例では、重みは、ランダムに選択されてもよく、又はディープ・ビリーフ・ネットワークを使用した事前訓練によって選択されてもよい。少なくとも一実施例では、訓練は、教師あり、一部教師あり、又は教師なしのいずれかのやり方で実行されてもよい。
少なくとも一実施例では、未訓練ニューラル・ネットワーク１００６は教師あり学習を使用して訓練され、ここで訓練データ・セット１００２は、入力に対する所望の出力と対になった入力を含み、又は訓練データ・セット１００２は、既知の出力を有する入力を含み、ニューラル・ネットワーク１００６の出力が手動で採点される。少なくとも一実施例では、未訓練ニューラル・ネットワーク１００６は教師ありのやり方で訓練され、訓練データ・セット１００２からの入力を処理し、結果として得られた出力を、予想の又は所望の出力のセットと比較する。少なくとも一実施例では、次いで、誤差が、未訓練ニューラル・ネットワーク１００６を通って逆伝播される。少なくとも一実施例では、訓練フレームワーク１００４は、未訓練ニューラル・ネットワーク１００６を制御する重みを調節する。少なくとも一実施例では、訓練フレームワーク１００４は、未訓練ニューラル・ネットワーク１００６が、新規データ・セット１０１２などの既知の入力データに基づき、結果１０１４などにおいて正しい答えを生成するのに好適な訓練済みニューラル・ネットワーク１００８などのモデルに向かって、どれだけ良好に収束しているかを監視するツールを含む。少なくとも一実施例では、訓練フレームワーク１００４は、未訓練ニューラル・ネットワーク１００６を繰り返し訓練する一方、損失関数、及び確率的勾配降下法などの調整アルゴリズムを使用して、未訓練ニューラル・ネットワーク１００６の出力を精緻化するように重みを調整する。少なくとも一実施例では、訓練フレームワーク１００４は、未訓練ニューラル・ネットワーク１００６が所望の精度に到達するまで未訓練ニューラル・ネットワーク１００６を訓練する。少なくとも一実施例では、次いで訓練済みニューラル・ネットワーク１００８を、任意の数の機械学習動作を実装するように導入することができる。
少なくとも一実施例では、未訓練ニューラル・ネットワーク１００６は、教師なし学習を使用して訓練され、ここで未訓練ニューラル・ネットワーク１００６は、ラベルなしデータを使用して自らを訓練しようとする。少なくとも一実施例では、教師なし学習の訓練データ・セット１００２は、いかなる関連出力データ又は「グラウンド・トゥルース」データもない入力データを含む。少なくとも一実施例では、未訓練ニューラル・ネットワーク１００６は、訓練データ・セット１００２内でグループ化を学習することができ、個々の入力が、未訓練データ・セット１００２にどのように関係しているかを判定することができる。少なくとも一実施例では、教師なし訓練を使用して、自己組織化マップを生成することができ、自己組織化マップは、新規データ・セット１０１２の次元を低減するのに有用な動作を実行することができるタイプの訓練済みニューラル・ネットワーク１００８である。少なくとも一実施例では、教師なし訓練を使用して異常検出を実行することもでき、異常検出は、新規データ・セット１０１２の通常のパターンから逸脱した、新規データ・セット１０１２内のデータ点を識別できるようにする。
少なくとも一実施例では、半教師あり学習が使用されてもよく、それは、ラベル付きデータとラベルなしデータが訓練データ・セット１００２に混在している技法である。少なくとも一実施例では、訓練フレームワーク１００４を使用して、伝達学習技法などによる漸次的学習が実行されてもよい。少なくとも一実施例では、漸次的学習により、訓練済みニューラル・ネットワーク１００８は、初期訓練中にネットワーク内に教え込まれた知識を忘れることなく、新規データ・セット１０１２に適合できるようになる。
データ・センタ
図１１は、少なくとも一実施例が使用されてもよい例示的なデータ・センタ１１００を示す。少なくとも一実施例では、データ・センタ１１００は、データ・センタ・インフラストラクチャ層１１１０、フレームワーク層１１２０、ソフトウェア層１１３０、及びアプリケーション層１１４０を含む。
図１１は、少なくとも一実施例が使用されてもよい例示的なデータ・センタ１１００を示す。少なくとも一実施例では、データ・センタ１１００は、データ・センタ・インフラストラクチャ層１１１０、フレームワーク層１１２０、ソフトウェア層１１３０、及びアプリケーション層１１４０を含む。
少なくとも一実施例では、図１１に示すように、データ・センタ・インフラストラクチャ層１１１０は、リソース・オーケストレータ１１１２、グループ化済みコンピューティング・リソース１１１４、及びノード・コンピューティング・リソース（「ノードＣ．Ｒ．」：ｎｏｄｅ ｃｏｍｐｕｔｉｎｇ ｒｅｓｏｕｒｃｅ）１１１６（１）～１１１６（Ｎ）を含んでもよく、ここで「Ｎ」は、任意の正の整数を表す。少なくとも一実施例では、ノードＣ．Ｒ．１１１６（１）～１１１６（Ｎ）は、任意の数の中央処理装置（「ＣＰＵ」）又は（アクセラレータ、フィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）、グラフィックス・プロセッサなどを含む）他のプロセッサ、メモリ・デバイス（たとえば、ダイナミック読取り専用メモリ）、ストレージ・デバイス（たとえば、半導体ドライブ又はディスク・ドライブ）、ネットワーク入力／出力（「ＮＷ Ｉ／Ｏ」：ｎｅｔｗｏｒｋ ｉｎｐｕｔ／ｏｕｔｐｕｔ）デバイス、ネットワーク・スイッチ、仮想機械（「ＶＭ」：ｖｉｒｔｕａｌ ｍａｃｈｉｎｅ）、電源モジュール、及び冷却モジュールを含んでもよいが、これらに限定されない。少なくとも一実施例では、ノードＣ．Ｒ．１１１６（１）～１１１６（Ｎ）のうち１つ又は複数のノードＣ．Ｒ．は、上述したコンピューティング・リソースのうちの１つ又は複数を有するサーバであってもよい。
少なくとも一実施例では、グループ化済みコンピューティング・リソース１１１４は、１つ若しくは複数のラック（図示せず）内に収容されたノードＣ．Ｒ．の別々のグループ、又は様々なグラフィカル・ロケーション（同じく図示せず）においてデータ・センタに収容された多数のラックを含んでもよい。グループ化済みコンピューティング・リソース１１１４内のノードＣ．Ｒ．の別々のグループは、１つ若しくは複数のワークロードをサポートするように構成又は配分されてもよいグループ化済みのコンピュート・リソース、ネットワーク・リソース、メモリ・リソース、又はストレージ・リソースを含んでもよい。少なくとも一実施例では、ＣＰＵ又はプロセッサを含むいくつかのノードＣ．Ｒ．は、１つ又は複数のラック内でグループ化されて、１つ又は複数のワークロードをサポートするためのコンピュート・リソースが提供されてもよい。少なくとも一実施例では、１つ又は複数のラックはまた、任意の数の電源モジュール、冷却モジュール、及びネットワーク・スイッチを任意の組合せで含んでもよい。
少なくとも一実施例では、リソース・オーケストレータ１１１２は、１つ又は複数のノードＣ．Ｒ．１１１６（１）～１１１６（Ｎ）及び／若しくはグループ化済みコンピューティング・リソース１１１４を構成してもよく、又は他のやり方で制御してもよい。少なくとも一実施例では、リソース・オーケストレータ１１１２は、データ・センタ１１００用のソフトウェア設計インフラストラクチャ（「ＳＤＩ」：ｓｏｆｔｗａｒｅ ｄｅｓｉｇｎ ｉｎｆｒａｓｔｒｕｃｔｕｒｅ）管理エンティティを含んでもよい。少なくとも一実施例では、リソース・オーケストレータは、ハードウェア、ソフトウェア、又はこれらの何らかの組合せを含んでもよい。
図１１に示す少なくとも一実施例では、フレームワーク層１１２０は、ジョブ・スケジューラ１１３２、構成マネージャ１１３４、リソース・マネージャ１１３６、及び分配ファイル・システム１１３８を含む。少なくとも一実施例では、フレームワーク層１１２０は、ソフトウェア層１１３０のソフトウェア１１３１、及び／又はアプリケーション層１１４０の１つ若しくは複数のアプリケーション１１４２をサポートするためのフレームワークを含んでもよい。少なくとも一実施例では、ソフトウェア１１３１又はアプリケーション１１４２はそれぞれ、アマゾン・ウェブ・サービス、グーグル・クラウド、及びマイクロソフト・アジュールによって提供されるものなど、ウェブ・ベースのサービス・ソフトウェア又はアプリケーションを含んでもよい。少なくとも一実施例では、フレームワーク層１１２０は、大規模なデータ処理（たとえば「ビック・データ」）のために分配ファイル・システム１１３８を使用することができるＡｐａｃｈｅ Ｓｐａｒｋ（商標）（以下「Ｓｐａｒｋ」）など、無料でオープン・ソースのソフトウェア・ウェブ・アプリケーション・フレームワークの一種であってもよいが、これに限定されない。少なくとも一実施例では、ジョブ・スケジューラ１１３２は、データ・センタ１１００の様々な層によってサポートされるワークロードのスケジューリングを容易にするために、Ｓｐａｒｋドライバを含んでもよい。少なくとも一実施例では、構成マネージャ１１３４は、ソフトウェア層１１３０、並びに大規模なデータ処理をサポートするためのＳｐａｒｋ及び分配ファイル・システム１１３８を含むフレームワーク層１１２０などの異なる層を構成することが可能であってもよい。少なくとも一実施例では、リソース・マネージャ１１３６は、分配ファイル・システム１１３８及びジョブ・スケジューラ１１３２をサポートするようにマッピング若しくは配分されたクラスタ化済み又はグループ化済みのコンピューティング・リソースを管理することが可能であってもよい。少なくとも一実施例では、クラスタ化済み又はグループ化済みのコンピューティング・リソースは、データ・センタ・インフラストラクチャ層１１１０にあるグループ化済みコンピューティング・リソース１１１４を含んでもよい。少なくとも一実施例では、リソース・マネージャ１１３６は、リソース・オーケストレータ１１１２と連携して、これらのマッピング又は配分されたコンピューティング・リソースを管理してもよい。
少なくとも一実施例では、ソフトウェア層１１３０に含まれるソフトウェア１１３２は、ノードＣ．Ｒ．１１１６（１）～１１１６（Ｎ）、グループ化済みコンピューティング・リソース１１１４、及び／又はフレームワーク層１１２０の分配ファイル・システム１１３８のうちの少なくとも一部分によって使用されるソフトウェアを含んでもよい。１つ又は複数のタイプのソフトウェアは、インターネット・ウェブ・ページ検索ソフトウェア、電子メール・ウイルス・スキャン・ソフトウェア、データベース・ソフトウェア、及びストリーミング・ビデオ・コンテンツ・ソフトウェアを含んでもよいが、これらに限定されない。
少なくとも一実施例では、アプリケーション層１１４０に含まれるアプリケーション１１４２は、ノードＣ．Ｒ．１１１６（１）～１１１６（Ｎ）、グループ化済みコンピューティング・リソース１１１４、及び／又はフレームワーク層１１２０の分配ファイル・システム１１３８のうちの少なくとも一部分によって使用される１つ若しくは複数のタイプのアプリケーションを含んでもよい。１つ若しくは複数のタイプのアプリケーションは、任意の数のゲノム学アプリケーション、認識コンピュート、並びに訓練若しくは推論のソフトウェア、機械学習フレームワーク・ソフトウェア（たとえば、ＰｙＴｏｒｃｈ、Ｔｅｎｓｏｒｆｌｏｗ、Ｃａｆｆｅなど）を含む機械学習アプリケーション、又は１つ若しくは複数の実施例と併せて使用される他の機械学習アプリケーションを含んでもよいが、これらに限定されない。
少なくとも一実施例では、構成マネージャ１１３４、リソース・マネージャ１１３６、及びリソース・オーケストレータ１１１２のうちのいずれかは、任意の技術的に実行可能なやり方で取得された任意の量及びタイプのデータに基づき、任意の数及びタイプの自己修正措置を実装してもよい。少なくとも一実施例では、自己修正措置は、データ・センタ１１００のデータ・センタ演算子が、不良の恐れのある構成を決定しないようにし、十分に利用されていない且つ／又は性能の低いデータ・センタの部分をなくせるようにしてもよい。
少なくとも一実施例では、データ・センタ１１００は、１つ若しくは複数の機械学習モデルを訓練し、又は本明細書に記載の１つ若しくは複数の実施例による１つ若しくは複数の機械学習モデルを使用して情報を予測若しくは推論するためのツール、サービス、ソフトウェア、又は他のリソースを含んでもよい。たとえば、少なくとも一実施例では、機械学習モデルは、データ・センタ１１００に関して上述したソフトウェア及びコンピューティング・リソースを使用して、ニューラル・ネットワーク・アーキテクチャに従って重みパラメータを計算することによって、訓練されてもよい。少なくとも一実施例では、１つ又は複数のニューラル・ネットワークに対応する訓練済み機械学習モデルは、本明細書に記載の１つ又は複数の技法によって計算された重みパラメータを使用することにより、データ・センタ１１００に関して上述したリソースを使用して、情報を推論又は予測するために使用されてもよい。
少なくとも一実施例では、データ・センタは、上述したリソースを使用して訓練及び／又は推論を実行するために、ＣＰＵ、特定用途向け集積回路（ＡＳＩＣ）、ＧＰＵ、ＦＰＧＡ、又は他のハードウェアを使用してもよい。さらに、上述した１つ又は複数のソフトウェア及び／又はハードウェアのリソースは、画像認識、音声認識、又は他の人工知能サービスなどの情報の訓練又は推論の実行を、ユーザが行えるようにするためのサービスとして構成されてもよい。
推論及び／又は訓練論理９１５を使用して、１つ若しくは複数の実施例に関連する推論及び／又は訓練の動作が実行される。推論及び／又は訓練論理９１５に関する詳細事項は、図９Ａ及び／又は図９Ｂと併せて本明細書に提供される。少なくとも一実施例では、推論及び／又は訓練論理９１５は、本明細書に記載のニューラル・ネットワークの訓練動作、ニューラル・ネットワークの機能及び／若しくはアーキテクチャ、又はニューラル・ネットワークのユース・ケースを使用して計算された重みパラメータに少なくとも部分的に基づき、推論又は予測の動作のために図１１のシステムにおいて使用されてもよい。少なくとも一実施例では、訓練論理９１５は、本明細書に記載するような、ニューラル・ネットワークの部分を並列に別個に訓練するための２つ以上の処理コアを備えている。
自律車両
図１２Ａは、少なくとも一実施例による自律車両１２００の実例を示す。少なくとも一実施例では、自律車両１２００（或いは、本明細書において「車両１２００」と呼ばれる）は、限定することなく、車、トラック、バス、及び／又は１人若しくは複数の乗員を収容する別のタイプの車両などの乗用車とすることができる。少なくとも一実施例では、車両１２００は、貨物運搬用のセミ・トラクタのトレーラ・トラックであってもよい。少なくとも一実施例では、車両１２００は、航空機、ロボット車両、又は他の種類の車両であってもよい。
図１２Ａは、少なくとも一実施例による自律車両１２００の実例を示す。少なくとも一実施例では、自律車両１２００（或いは、本明細書において「車両１２００」と呼ばれる）は、限定することなく、車、トラック、バス、及び／又は１人若しくは複数の乗員を収容する別のタイプの車両などの乗用車とすることができる。少なくとも一実施例では、車両１２００は、貨物運搬用のセミ・トラクタのトレーラ・トラックであってもよい。少なくとも一実施例では、車両１２００は、航空機、ロボット車両、又は他の種類の車両であってもよい。
自律車両は、米国運輸省の一部門である全米高速道路交通安全局（「ＮＨＴＳＡ」：Ｎａｔｉｏｎａｌ Ｈｉｇｈｗａｙ Ｔｒａｆｆｉｃ Ｓａｆｅｔｙ Ａｄｍｉｎｉｓｔｒａｔｉｏｎ）、及び自動車技術者協会（「ＳＡＥ」：Ｓｏｃｉｅｔｙ ｏｆ Ａｕｔｏｍｏｔｉｖｅ Ｅｎｇｉｎｅｅｒｓ）の「自動車用運転自動化システムのレベル分類及び定義（Ｔａｘｏｎｏｍｙ ａｎｄ Ｄｅｆｉｎｉｔｉｏｎｓ ｆｏｒ Ｔｅｒｍｓ Ｒｅｌａｔｅｄ ｔｏ Ｄｒｉｖｉｎｇ Ａｕｔｏｍａｔｉｏｎ Ｓｙｓｔｅｍｓ ｆｏｒ Ｏｎ－Ｒｏａｄ Ｍｏｔｏｒ Ｖｅｈｉｃｌｅｓ）」（たとえば、２０１８年６月１５日発行の規格Ｎｏ．Ｊ３０１６－２０１８０６、２０１６年９月３０日発行の規格Ｎｏ．Ｊ３０１６－２０１６０９、及びこの規格の旧版及び新版）により定義される自動化レベルという観点から説明されてもよい。１つ又は複数の実施例では、車両１２００は、自律運転レベルのレベル１～レベル５のうちの１つ又は複数による機能性に対応可能であってもよい。たとえば、少なくとも一実施例では、車両１２００は、実施例に応じて、条件付き自動化（レベル３）、高度自動化（レベル４）、及び／又は完全自動化（レベル５）に対応可能であってもよい。
少なくとも一実施例では、車両１２００は、限定することなく、シャシ、車両本体、ホイール（たとえば、２本、４本、６本、８本、１８本など）、タイヤ、車軸、及び車両の他の構成要素などの構成要素を含んでもよい。少なくとも一実施例では、車両１２００は、限定することなく、内燃機関、ハイブリッド電力プラント、完全電気エンジン、及び／又は別のタイプの推進システムなどの推進システム１２５０を含んでもよい。少なくとも一実施例では、推進システム１２５０は、車両１２００のドライブ・トレインに連結されてもよく、ドライブ・トレインは、限定することなく、車両１２００の推進を可能にするためのトランスミッションを含んでもよい。少なくとも一実施例では、推進システム１２５０は、スロットル／アクセル１２５２からの信号を受信したことに応答して、制御されてもよい。
少なくとも一実施例では、限定することなくハンドルを含んでもよい操縦システム１２５４は、推進システム１２５０が動作しているときに（たとえば、車両が動いているときに）車両１２００を（たとえば所望の経路又はルートに沿って）操縦するために使用される。少なくとも一実施例では、操縦システム１２５４は、操縦アクチュエータ１２５６から信号を受信してもよい。ハンドルは、完全自動化（レベル５）の機能性に関しては任意選択であってもよい。少なくとも一実施例では、ブレーキ・アクチュエータ１２４８及び／又はブレーキ・センサからの信号を受信したことに応答して車両ブレーキを動作させるために、ブレーキ・センサ・システム１２４６が使用されてもよい。
少なくとも一実施例では、１つ又は複数のシステム・オン・チップ（「ＳｏＣ」：ｓｙｓｔｅｍ ｏｎ ｃｈｉｐ）（図１２Ａには示さず）及び／若しくはグラフィックス・プロセッシング・ユニット（「ＧＰＵ」）を限定することなく含んでもよいコントローラ１２３６は、車両１２００の１つ又は複数の構成要素及び／若しくはシステムに（たとえば、コマンドを表す）信号を提供する。たとえば、少なくとも一実施例では、コントローラ１２３６は、ブレーキ・アクチュエータ１２４８を介して車両ブレーキを動作させるための信号、操縦アクチュエータ１２５６を介して操縦システム１２５４を動作させるための信号、スロットル／アクセル１２５２を介して推進システム１２５０を動作させるための信号を送信してもよい。コントローラ１２３６は、自律運転を可能にし、且つ／又は運転車両１２００において人間のドライバを支援するために、センサ信号を処理し、動作コマンド（たとえばコマンドを表す信号）を出力する１つ又は複数の搭載（たとえば一体型の）コンピューティング・デバイス（たとえば、スーパーコンピュータ）を含んでもよい。少なくとも一実施例では、コントローラ１２３６は、自律運転機能のための第１のコントローラ１２３６、機能的安全機能のための第２のコントローラ１２３６、人工知能機能（たとえば、コンピュータ・ビジョン）のための第３のコントローラ１２３６、インフォテイメント機能のための第４のコントローラ１２３６、緊急事態における冗長性のための第５のコントローラ１２３６、及び／又は他のコントローラを含んでもよい。少なくとも一実施例では、単一のコントローラ１２３６が、上記機能性のうちの２つ以上に対処してもよく、２つ以上のコントローラ１２３６が、単一の機能性に対処してもよく、且つ／又はこれらの何らかの組合せであってもよい。
少なくとも一実施例では、コントローラ１２３６は、１つ又は複数のセンサから受信したセンサ・データ（たとえば、センサ入力）に応答して、車両１２００の１つ又は複数の構成要素及び／若しくはシステムを制御するための信号を提供する。少なくとも一実施例では、センサ・データは、たとえば限定することなく、全地球的航法衛星システム（「ＧＮＳＳ」：ｇｌｏｂａｌ ｎａｖｉｇａｔｉｏｎ ｓａｔｅｌｌｉｔｅ ｓｙｓｔｅｍ）センサ１２５８（たとえば、全地球測位システム・センサ）、ＲＡＤＡＲセンサ１２６０、超音波センサ１２６２、ＬＩＤＡＲセンサ１２６４、慣性計測装置（「ＩＭＵ」：ｉｎｅｒｔｉａｌ ｍｅａｓｕｒｅｍｅｎｔ ｕｎｉｔ）センサ１２６６（たとえば、加速度計、ジャイロスコープ、磁気コンパス、磁力計など）、マイクロフォン１２９６、ステレオ・カメラ１２６８、広角カメラ１２７０（たとえば、魚眼カメラ）、赤外線カメラ１２７２、周囲カメラ１２７４（たとえば、３６０度カメラ）、長距離カメラ（図１２Ａには示さず）、中距離カメラ（図１２Ａには示さず）、（たとえば、車両１２００のスピードを計測するための）スピード・センサ１２４４、振動センサ１２４２、操縦センサ１２４０、（たとえば、ブレーキ・センサ・システム１２４６の一部分としての）ブレーキ・センサ、及び／又は他のタイプのセンサから、受信されてもよい。
少なくとも一実施例では、コントローラ１２３６のうちの１つ又は複数は、車両１２００の計器クラスタ１２３２からの（たとえば入力データによって表される）入力を受信し、ヒューマン・マシン・インターフェース（「ＨＭＩ」：ｈｕｍａｎ－ｍａｃｈｉｎｅ ｉｎｔｅｒｆａｃｅ）ディスプレイ１２３４、可聴アナンシエータ、拡声器を介して、且つ／又は車両１２００の他の構成要素を介して、（たとえば、出力データ、ディスプレイ・データなどによって表される）出力を提供してもよい。少なくとも一実施例では、出力は、車両速度、スピード、時間、地図データ（たとえば、ハイ・デフィニション・マップ（図１２Ａには示さず）、ロケーション・データ（たとえば、地図上などの車両１２００のロケーション）、方向、他車両のロケーション（たとえば、占有グリッド）、コントローラ１２３６が感知した物体及び物体の状態についての情報などの情報を含んでもよい。たとえば、少なくとも一実施例では、ＨＭＩディスプレイ１２３４は、１つ若しくは複数の物体（たとえば、道路標識、警告標識、信号の変化など）の存在についての情報、及び／又は車両が行った、行っている、又はこれから行う運転操作についての情報（たとえば、現在車線変更中、３．２２ｋｍ（２マイル）先の出口３４Ｂを出る、など）を表示してもよい。
少なくとも一実施例では、車両１２００はさらにネットワーク・インターフェース１２２４を含み、このネットワーク・インターフェースは、１つ又は複数のネットワークを介して通信するためのワイヤレス・アンテナ１２２６及び／又はモデムを使用してもよい。たとえば、少なくとも一実施例では、ネットワーク・インターフェース１２２４は、ロング・ターム・エボリューション（「ＬＴＥ」：Ｌｏｎｇ－Ｔｅｒｍ Ｅｖｏｌｕｔｉｏｎ）、広帯域符号分割多元接続（「ＷＣＤＭＡ（登録商標）」：Ｗｉｄｅｂａｎｄ Ｃｏｄｅ Ｄｉｖｉｓｉｏｎ Ｍｕｌｔｉｐｌｅ Ａｃｃｅｓｓ）、ユニバーサル・モバイル・テレコミュニケーション・システム（「ＵＭＴＳ」：Ｕｎｉｖｅｒｓａｌ Ｍｏｂｉｌｅ Ｔｅｌｅｃｏｍｍｕｎｉｃａｔｉｏｎｓ Ｓｙｓｔｅｍ）、グローバル・システム・フォー・モバイル・コミュニケーションズ（「ＧＳＭ」：Ｇｌｏｂａｌ Ｓｙｓｔｅｍ ｆｏｒ Ｍｏｂｉｌｅ ｃｏｍｍｕｎｉｃａｔｉｏｎ）、ＩＭＴ－ＣＤＭＡマルチ・キャリア（「ＣＤＭＡ２０００」）などを介して通信可能であってもよい。また、少なくとも一実施例では、ワイヤレス・アンテナ１２２６は、Ｂｌｕｅｔｏｏｔｈ、Ｂｌｕｅｔｏｏｔｈ Ｌｏｗ Ｅｎｅｒｇｙ （「ＬＥ」：Ｌｏｗ Ｅｎｅｒｇｙ）、Ｚ－Ｗａｖｅ、ＺｉｇＢｅｅなどのローカル・エリア・ネットワーク、及び／又はＬｏＲａＷＡＮ、ＳｉｇＦｏｘなどの低電力広域ネットワーク（「ＬＰＷＡＮ」：ｌｏｗ ｐｏｗｅｒ ｗｉｄｅ－ａｒｅａ ｎｅｔｗｏｒｋ）を使用して、環境内の物体同士間（たとえば車両、モバイル・デバイスなど）での通信を可能にしてもよい。
１つ若しくは複数の実施例に関連する推論及び／又は訓練の動作を実行するために、推論及び／又は訓練論理９１５が使用される。推論及び／又は訓練論理９１５に関する詳細事項は、図９Ａ及び／又は図９Ｂと併せて本明細書に提供される。少なくとも一実施例では、推論及び／又は訓練論理９１５は、本明細書に記載のニューラル・ネットワークの訓練動作、ニューラル・ネットワークの機能及び／若しくはアーキテクチャ、又はニューラル・ネットワークのユース・ケースを使用して計算された重みパラメータに少なくとも部分的に基づき、推論又は予測の動作のために図１２Ａのシステムにおいて使用されてもよい。少なくとも一実施例では、自律車両１２００によって使用されるニューラル・ネットワークは、本明細書に記載するような、前記ニューラル・ネットワークの部分を並列に別個に訓練するための２つ以上の処理コアによってそれぞれ訓練された１つ又は複数のニューラル・ネットワークによる推論を使用して動作することができる。
図１２Ｂは、少なくとも一実施例による図１２Ａの自律車両１２００についてカメラのロケーション及び視野の実例を示す。少なくとも一実施例では、カメラ及びそれぞれの視野は、一例の実施例であり、限定するものではない。たとえば、少なくとも一実施例では、追加及び／又は代替のカメラが含まれてもよく、且つ／又はカメラが車両１２００の異なるロケーションに位置付けられてもよい。
少なくとも一実施例では、カメラのカメラ・タイプは、車両１２００の構成要素及び／又はシステムとともに使用できるように適合されていてもよいデジタル・カメラを含んでもよいが、これに限定されない。カメラは、自動車安全性要求レベル（「ＡＳＩＬ」：ａｕｔｏｍｏｔｉｖｅ ｓａｆｅｔｙ ｉｎｔｅｇｒｉｔｙ ｌｅｖｅｌ）Ｂ及び／又は別のＡＳＩＬにおいて動作してもよい。少なくとも一実施例では、カメラ・タイプは、実施例に応じて、毎秒６０フレーム（ｆｐｓ：ｆｒａｍｅｓ ｐｅｒ ｓｅｃｏｎｄ）、１２２０ｆｐｓ、２４０ｆｐｓなど、任意の画像捕捉率に対応可能であってもよい。少なくとも一実施例では、カメラは、ロール・シャッタ、グローバル・シャッタ、別のタイプのシャッタ、又はこれらの組合せを使用することが可能であってもよい。少なくとも一実施例では、カラー・フィルタ・アレイは、赤色、クリア、クリア、クリア（「ＲＣＣＣ」：ｒｅｄ ｃｌｅａｒ ｃｌｅａｒ ｃｌｅａｒ）のカラー・フィルタ・アレイ、赤色、クリア、クリア、青色（「ＲＣＣＢ：ｒｅｄ ｃｌｅａｒ ｃｌｅａｒ ｂｌｕｅ」）のカラー・フィルタ・アレイ、赤色、青色、緑色、クリア（「ＲＢＧＣ」：ｒｅｄ ｂｌｕｅ ｇｒｅｅｎ ｃｌｅａｒ）のカラー・フィルタ・アレイ、Ｆｏｖｅｏｎ Ｘ３のカラー・フィルタ・アレイ、ベイヤー・センサ（ＲＧＧＢ）のカラー・フィルタ・アレイ、モノクロ・センサのカラー・フィルタ・アレイ、及び／又は別のタイプのカラー・フィルタ・アレイを含んでもよい。少なくとも一実施例では、光感度を上げるために、ＲＣＣＣ、ＲＣＣＢ、及び／又はＲＢＧＣのカラー・フィルタ・アレイを有するカメラなど、クリア・ピクセル・カメラが使用されてもよい。
少なくとも一実施例では、カメラのうちの１つ又は複数を使用して、先進ドライバ支援システム（「ＡＤＡＳ」：ａｄｖａｎｃｅｄ ｄｒｉｖｅｒ ａｓｓｉｓｔａｎｃｅ ｓｙｓｔｅｍｓ）機能が（たとえば、冗長設計又はフェイル・セーフ設計の一部として）実行されてもよい。たとえば、少なくとも一実施例では、多機能モノ・カメラが設置されて、車線逸脱警告、交通標識支援、及びインテリジェント・ヘッドライト制御を含む機能が提供されてもよい。少なくとも一実施例では、カメラのうちの１つ又は複数（たとえばすべてのカメラ）は、画像データ（たとえばビデオ）の記録と提供を同時に行ってもよい。
少なくとも一実施例では、カメラのうちの１つ又は複数は、カメラの画像データ捕捉性能を妨げる恐れのある迷光及び車内部からの反射（たとえば、ダッシュボードからフロントガラスに反射される反射）をなくすために、カスタム設計の（３次元（「３Ｄ」：ｔｈｒｅｅ－ｄｉｍｅｎｓｉｏｎａｌ）印刷された）アセンブリなどの取付けアセンブリに取り付けられてもよい。ドアミラー取付けアセンブリを参照すると、少なくとも一実施例では、ドアミラー・アセンブリは、カメラ取付けプレートがドアミラーの形の合うように、カスタムで３Ｄ印刷されてもよい。少なくとも一実施例では、カメラは、ドアミラーと一体であってもよい。サイド・ビュー・カメラについて、少なくとも一実施例では、カメラはこの場合もキャビンの各角にある４本のピラーに一体化されてもよい。
少なくとも一実施例では、車両１２００前方の環境の一部分を含む視野を有するカメラ（たとえば正面カメラ）は周囲のビューに対して使用されて、正面の経路及び障害物を識別しやすくするとともに、コントローラ１２３６及び／又は制御ＳｏＣのうちの１つ又は複数とともに使用されて、占有グリッドの生成及び／又は好ましい車両経路の判定に不可欠な情報の提供を補助してもよい。少なくとも一実施例では、正面カメラを使用して、緊急ブレーキ、歩行者検出、及び衝突回避を限定することなく含む、ＬＩＤＡＲと同じＡＤＡＳ機能のうちの多くが実行されてもよい。少なくとも一実施例では、正面カメラはまた、車線逸脱警告（「ＬＤＷ」：Ｌａｎｅ Ｄｅｐａｒｔｕｒｅ Ｗａｒｎｉｎｇｓ）、自律クルーズ・コントロール（「ＡＣＣ」：Ａｕｔｏｎｏｍｏｕｓ Ｃｒｕｉｓｅ Ｃｏｎｔｒｏｌ）、及び／又は交通標識認識などの他の機能を限定することなく含むＡＤＡＳの機能及びシステムのために使用されてもよい。
少なくとも一実施例では、たとえばＣＭＯＳ：ｃｏｍｐｌｅｍｅｎｔａｒｙ ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ（「相補型金属酸化膜半導体」）カラー撮像装置を含む単眼カメラのプラットフォームを含む様々なカメラが、正面構成で使用されてもよい。少なくとも一実施例では、周囲からビューに入ってくる物体（たとえば歩行者、クロス・トラフィック、又は自転車）を感知するために、広角カメラ１２７０が使用されてもよい。図１２Ｂには１つの広角カメラ１２７０しか示していないが、他の実施例では、車両１２００には（ゼロを含む）任意の数の広角カメラ１２７０が存在してもよい。少なくとも一実施例では、特にニューラル・ネットワークがそれに対してまだ訓練されていない物体について、深度ベースの物体検出のために、任意の数の長距離カメラ１２９８（たとえば、長距離ビューのステレオ・カメラの対）が使用されてもよい。少なくとも一実施例では、長距離カメラ１２９８はまた、物体検出及び分類、並びに基本的な物体追跡に使用されてもよい。
少なくとも一実施例では、任意の数のステレオ・カメラ１２６８は、正面構成にも含まれてよい。少なくとも一実施例では、１つ又は複数のステレオ・カメラ１２６８は、拡張可能な処理ユニットを備える一体型制御ユニットを含んでもよく、この制御ユニットは、一体型のコントローラ・エリア・ネットワーク（「ＣＡＮ」：Ｃｏｎｔｒｏｌｌｅｒ Ａｒｅａ Ｎｅｔｗｏｒｋ）又はイーサネット（登録商標）・インターフェースを単一チップ上に有するプログラム可能論理（「ＦＰＧＡ」）及びマルチ・コア・マイクロプロセッサを提供してもよい。少なくとも一実施例では、こうしたユニットは、画像内のすべての点に対する距離推定を含め、車両１２００の環境の３Ｄマップを生成するのに使用されてもよい。少なくとも一実施例では、ステレオ・カメラ１２６８のうちの１つ又は複数は、限定することなくコンパクト・ステレオ・ビジョン・センサを含んでもよく、このセンサは、車両１２００からターゲット物体までの距離を測定し、生成された情報（たとえば、メタデータ）を使用して自律緊急ブレーキ及び車線逸脱警告の機能をアクティブ化することができる２つのカメラ・レンズ（左右に１つずつ）及び画像処理チップを、限定することなく含んでもよい。少なくとも一実施例では、本明細書に記載のものに加えて、又はその代わりに、他のタイプのステレオ・カメラ１２６８が使用されてもよい。
少なくとも一実施例では、車両１２００の側方の環境の一部分を含む視野を有するカメラ（たとえば、サイド・ビュー・カメラ）が、周囲のビューのために使用されて、占有グリッドの作製及び更新、並びに側面衝突警告の生成のために使用される情報を提供してもよい。たとえば、少なくとも一実施例では、周囲カメラ１２７４（たとえば図１２Ｂに示すように４つの周囲カメラ１２７４）を、車両１２００に配置することができる。周囲カメラ１２７４は、限定することなく、任意の数及び組合せの広角カメラ１２７０、魚眼カメラ、及び／又は３６０度カメラなどを含んでもよい。たとえば、少なくとも一実施例では、４つの魚眼カメラが、車両１２００の前方、後方、及び側方に配置されてもよい。少なくとも一実施例では、車両１２００は、３つの周囲カメラ１２７４（たとえば、左、右、及び後方）を使用してもよく、第４の周囲カメラとして、１つ又は複数の他のカメラ（たとえば正面カメラ）を活用してもよい。
少なくとも一実施例では、車両１２００後方の環境の一部分を含む視野を有するカメラ（たとえば、リア・ビュー・カメラ）が、駐車支援、周囲のビュー、後方衝突警告のために使用されて、占有グリッドの作製及び更新がなされてもよい。少なくとも一実施例では、本明細書に記載の正面カメラとしても好適なカメラ（たとえば、長距離カメラ１２９８、及び／又は中距離カメラ１２７６、ステレオ・カメラ１２６８）、赤外線カメラ１２７２など）を含むが、これらに限定されない多種多様なカメラが使用されてもよい。
１つ若しくは複数の実施例に関連する推論及び／又は訓練の動作を実行するために、推論及び／又は訓練論理９１５が使用される。推論及び／又は訓練論理９１５に関する詳細事項は、図９Ａ及び／又は図９Ｂと併せて本明細書に提供される。少なくとも一実施例では、推論及び／又は訓練論理９１５は、本明細書に記載のニューラル・ネットワークの訓練動作、ニューラル・ネットワークの機能及び／若しくはアーキテクチャ、又はニューラル・ネットワークのユース・ケースを使用して計算された重みパラメータに少なくとも部分的に基づき、推論又は予測の動作のために図１２Ｂのシステムにおいて使用されてもよい。少なくとも一実施例では、自律車両１２００によって使用されるニューラル・ネットワークは、本明細書に記載するような、前記ニューラル・ネットワークの部分を並列に別個に訓練するための２つ以上の処理コアによってそれぞれ訓練された１つ又は複数のニューラル・ネットワークによる推論を使用して動作することができる。
図１２Ｃは、少なくとも一実施例による図１２Ａの自律車両１２００の例示的システム・アーキテクチャを示すブロック図である。少なくとも一実施例では、図１２Ｃの車両１２００の構成要素、特徴、及びシステムのそれぞれは、バス１２０２を介して接続されるものとして示される。少なくとも一実施例では、バス１２０２は、限定することなく、ＣＡＮデータ・インターフェース（或いは、本明細書において（ＣＡＮバス）と呼ばれる）を含んでもよい。少なくとも一実施例では、ＣＡＮは、ブレーキの作動、加速、ブレーキ制御、操縦、フロントガラス・ワイパなど、車両１２００の様々な特徴及び機能の制御を補助するために使用される車両１２００内部のネットワークであってもよい。少なくとも一実施例では、バス１２０２は、それぞれが独自の一意の識別子（たとえばＣＡＮ ＩＤ）をもつ数十又はさらには数百のノードを有するように構成されてもよい。少なくとも一実施例では、バス１２０２は、ハンドル角度、対地スピード、エンジンの毎分回転数（「ＲＰＭ」：ｒｅｖｏｌｕｔｉｏｎｓ ｐｅｒ ｍｉｎｕｔｅ）、ボタン位置、及び／又は他の車両状態インジケータを見いだすように読み取られてもよい。少なくとも一実施例では、バス１２０２は、ＡＳＩＬのＢに準拠したＣＡＮバスであってもよい。
少なくとも一実施例では、ＣＡＮに加えて、又はその代わりに、ＦｌｅｘＲａｙ及び／又はＥｔｈｅｒｎｅｔ（登録商標）が使用されてもよい。少なくとも一実施例では、任意の数のバス１２０２が存在してもよく、これには、限定することなく、ゼロ以上のＣＡＮバス、ゼロ以上のＦｌｅｘＲａｙバス、ゼロ以上のＥｔｈｅｒｎｅｔ（登録商標）バス、及び／又は他のプロトコルを使用するゼロ以上の他のタイプのバスが含まれてもよい。少なくとも一実施例では、２つ以上のバス１２０２を使用して異なる機能が実行されてもよく、且つ／又はそれらを使用して冗長性が与えられてもよい。たとえば、第１のバス１２０２が衝突回避機能のために使用され、第２のバス１２０２が作動制御のために使用されてもよい。少なくとも一実施例では、各バス１２０２は、車両１２００の構成要素のいずれかと通信してもよく、２つ以上のバス１２０２が同じ構成要素と通信してもよい。少なくとも一実施例では、任意の数のシステム・オン・チップ（「ＳｏＣ」）１２０４のそれぞれ、コントローラ１２３６のそれぞれ、及び／又は車両内の各コンピュータは、同じ入力データ（たとえば、車両１２００のセンサからの入力）にアクセス可能であってもよく、ＣＡＮバスなどの共通のバスに接続されてもよい。
少なくとも一実施例では、車両１２００は、図１２Ａに関して本明細書に記載するものなど、１つ又は複数のコントローラ１２３６を含んでもよい。コントローラ１２３６は、様々な機能に使用されてもよい。少なくとも一実施例では、コントローラ１２３６は、車両１２００の様々な他の構成要素及びシステムのうちの任意のものに結合されてもよく、車両１２００、車両１２００の人工知能、及び／又は車両１２００のインフォテイメントなどの制御に使用されてもよい。
少なくとも一実施例では、車両１２００は、任意の数のＳｏＣ１２０４を含んでもよい。ＳｏＣ１２０４のそれぞれは、限定することなく、中央処理装置（「ＣＰＵ」）１２０６、グラフィックス・プロセッシング・ユニット（「ＧＰＵ」）１２０８、プロセッサ１２１０、キャッシュ１２１２、アクセラレータ１２１４、データ・ストア１２１６、及び／又は図示していない他の構成要素及び特徴を含んでもよい。少なくとも一実施例では、車両１２００を様々なプラットフォーム及びシステムにおいて制御するために、ＳｏＣ１２０４が使用されてもよい。たとえば、少なくとも一実施例では、ＳｏＣ１２０４は、１つ又は複数のサーバ（図１２Ｃには示さず）からネットワーク・インターフェース１２２４を介して地図のリフレッシュ及び／又は更新を得ることができるハイ・デフィニション（「ＨＤ」：Ｈｉｇｈ Ｄｅｆｉｎｉｔｉｏｎ）マップ１２２２を有するシステム（たとえば車両１２００のシステム）に組み込まれてもよい。
少なくとも一実施例では、ＣＰＵ１２０６は、ＣＰＵクラスタ、又はＣＰＵコンプレックス（或いは本明細書において「ＣＣＰＬＥＸ」と呼ばれる）を含んでもよい。少なくとも一実施例では、ＣＰＵ１２０６は、複数のコア及び／又はレベル２（「Ｌ２」）キャッシュを含んでもよい。たとえば、少なくとも一実施例では、ＣＰＵ１２０６は、コヒーレントなマルチプロセッサ構成において８つのコアを含んでもよい。少なくとも一実施例では、ＣＰＵ１２０６は、４つのデュアル・コア・クラスタを含んでもよく、ここで各クラスタは、専用のＬ２キャッシュ（たとえば、２ＭＢのＬ２キャッシュ）を有する。少なくとも一実施例では、ＣＰＵ１２０６（たとえば、ＣＣＰＬＥＸ）は、ＣＰＵ１２０６のクラスタの任意の組合せを、任意の所与の時間にアクティブ化できるようにする同時のクラスタ動作をサポートするように構成されてもよい。
少なくとも一実施例では、ＣＰＵ１２０６のうちの１つ又は複数は、電力管理機能を実装してもよく、この機能は限定することなく、以下の特徴のうちの１つ又は複数を含む：個々のハードウェア・ブロックが、アイドル時に自動的にクロック・ゲート制御されて動的電力を節約することができる；割込み待ち（「ＷＦＩ」：Ｗａｉｔ ｆｏｒ Ｉｎｔｅｒｒｕｐｔ）／イベント待ち（「ＷＦＥ」：Ｗａｉｔ ｆｏｒ Ｅｖｅｎｔ）命令の実行に起因してコアが能動的に命令を実行していないとき、各コア・クロックをゲート制御することができる；各コアを独立して電力ゲート制御することができる；すべてのコアがクロック・ゲート制御又は電力ゲート制御されるとき、各コア・クラスタを独立してクロック・ゲート制御することができる；且つ／又はすべてのコアが電力ゲート制御されるとき、各コア・クラスタを独立して電力ゲート制御することができる。少なくとも一実施例では、ＣＰＵ１２０６はさらに、電力状態を管理するための拡張アルゴリズムを実装してもよく、ここで、許容された電力状態及び予想されるウェイクアップ時間が指定され、コア、クラスタ、及びＣＣＰＬＥＸが入るべき最良の電力状態を、ハードウェア／マイクロコードが判定する。少なくとも一実施例では、処理コアは、作業がマイクロコードにオフロードされた状態で、電力状態に入る簡単なシーケンスをソフトウェアにおいてサポートしてもよい。
少なくとも一実施例では、ＧＰＵ１２０８は、統合されたＧＰＵ（或いは、本明細書において「ｉＧＰＵ」と呼ばれる）を含んでもよい。少なくとも一実施例では、ＧＰＵ１２０８は、プログラム可能であってもよく、並列なワークロードに対して効率的であってもよい。少なくとも一実施例では、ＧＰＵ１２０８は、少なくとも一実施例では、拡張テンソル命令セットを使用してもよい。一実施例では、ＧＰＵ１２０８は、１つ又は複数のストリーミング・マイクロプロセッサを含んでもよく、ここで各ストリーミング・マイクロプロセッサは、レベル１（「Ｌ１」）キャッシュ（たとえば少なくとも９６ＫＢのストレージ容量を有するＬ１キャッシュ）を含んでもよく、ストリーミング・マイクロプロセッサのうちの２つ以上は、Ｌ２キャッシュ（たとえば、５１２ＫＢのストレージ容量を有するＬ２キャッシュ）を共有してもよい。少なくとも一実施例では、ＧＰＵ１２０８は、少なくとも８つのストリーミング・マイクロプロセッサを含んでもよい。少なくとも一実施例では、ＧＰＵ１２０８は、コンピュート・アプリケーション・プログラミング・インターフェース（ＡＰＩ：ａｐｐｌｉｃａｔｉｏｎ ｐｒｏｇｒａｍｍｉｎｇ ｉｎｔｅｒｆａｃｅ）を使用してもよい。少なくとも一実施例では、ＧＰＵ１２０８は、１つ又は複数の並列なコンピューティング・プラットフォーム、及び／又はプログラミング・モジュール（たとえば、ＮＶＩＤＩＡのＣＵＤＡ）を使用してもよい。
少なくとも一実施例では、ＧＰＵ１２０８のうちの１つ又は複数は、自動車用及び組み込まれたユース・ケースにおいて最良の性能になるように電力最適化されてもよい。たとえば、一実施例では、ＧＰＵ１２０８は、フィン電界効果トランジスタ（「ＦｉｎＦＥＴ」：Ｆｉｎ ｆｉｅｌｄ－ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ）上で作製することができる。少なくとも一実施例では、各ストリーミング・マイクロプロセッサは、複数のブロックに区分けされた多数の混合精度の処理コアを組み込んでもよい。たとえば、限定することなく６４個のＰＦ３２コアと、３２個のＰＦ６４コアを、４つの処理ブロックに区分けすることができる。少なくとも一実施例では、各処理ブロックに、１６個のＦＰ３２コア、８個のＦＰ６４コア、１６個のＩＮＴ３２コア、深層学習の行列演算用の２つの混合精度のＮＶＩＤＩＡ ＴＥＮＳＯＲコア、レベルゼロ（「Ｌ０」）命令キャッシュ、ワープ・スケジューラ、ディスパッチ・ユニット、及び／又は６４ＫＢのレジスタ・ファイルを配分することができる。少なくとも一実施例では、ストリーミング・マイクロプロセッサは、整数と浮動小数点の独立した並列のデータ経路を含み、コンピュータ処理とアドレッシング計算を混用することによってワークロードの効率的な実行を実現する。少なくとも一実施例では、ストリーミング・マイクロプロセッサは、独立したスレッド・スケジューリング機能を含み、並列スレッド間でよりきめ細かい同期及び連携を可能にしてもよい。少なくとも一実施例では、ストリーミング・マイクロプロセッサは、性能を向上させると同時にプログラミングを簡単にするために、Ｌ１データ・キャッシュと共有メモリ・ユニットの組合せを含んでもよい。
少なくとも一実施例では、ＧＰＵ１２０８のうちの１つ又は複数は、高帯域幅メモリ（「ＨＢＭ」：ｈｉｇｈ ｂａｎｄｗｉｄｔｈ ｍｅｍｏｒｙ）及び／又は１６ＧＢのＨＢＭ２メモリ・サブシステムを含み、いくつかの実例では、約９００ＧＢ／秒のピーク・メモリ帯域幅を提供してもよい。少なくとも一実施例では、ＨＢＭメモリに加えて、又はその代わりに、グラフィックス・ダブル・データ・レート・タイプの５つの同期ランダム・アクセス・メモリ（「ＧＤＤＲ５」：ｇｒａｐｈｉｃｓ ｄｏｕｂｌｅ ｄａｔａ ｒａｔｅ ｔｙｐｅ ｆｉｖｅ）などの同期グラフィックス・ランダム・アクセス・メモリ（「ＳＧＲＡＭ」：ｓｙｎｃｈｒｏｎｏｕｓ ｇｒａｐｈｉｃｓ ｒａｎｄｏｍ－ａｃｃｅｓｓ ｍｅｍｏｒｙ）が使用されてもよい。
少なくとも一実施例では、ＧＰＵ１２０８は、統合メモリ技術を含んでもよい。少なくとも一実施例では、アドレス・トランスレーション・サービス（「ＡＴＳ」：ａｄｄｒｅｓｓ ｔｒａｎｓｌａｔｉｏｎ ｓｅｒｖｉｃｅｓ）サポートを使用して、ＧＰＵ１２０８が、ＣＰＵ１２０６のページ・テーブルに直接アクセスできるようにしてもよい。少なくとも一実施例では、ＧＰＵ１２０８メモリ管理ユニット（「ＭＭＵ」：ｍｅｍｏｒｙ ｍａｎａｇｅｍｅｎｔ ｕｎｉｔ）がミスに遭遇したときには、アドレス・トランスレーション要求が、ＣＰＵ１２０６に送信されてもよい。少なくとも一実施例では、それに応答して、ＣＰＵ１２０６は、自らのページ・テーブルで、仮想から物理へのアドレスのマッピングを探し、トランスレーションをＧＰＵ１２０８に送り返してもよい。少なくとも一実施例では、統合メモリ技術は、ＣＰＵ１２０６とＧＰＵ１２０８の両方のメモリに対して単一の統合された仮想アドレス空間を与えることを可能にし、それにより、ＧＰＵ１２０８のプログラミング、及びＧＰＵ１２０８へのアプリケーションの移植を簡単にする。
少なくとも一実施例では、ＧＰＵ１２０８は、他のプロセッサのメモリへのＧＰＵ１２０８のアクセス頻度を記録することができる任意の数のアクセス・カウンタを含んでもよい。少なくとも一実施例では、アクセス・カウンタは、最も頻繁にページにアクセスしているプロセッサの物理メモリに、メモリ・ページが確実に移動されるのを補助し、それにより、プロセッサ間で共有されるメモリ範囲の効率を向上させてもよい。
少なくとも一実施例では、ＳｏＣ１２０４のうちの１つ又は複数は、本明細書に記載のものを含む任意の数のキャッシュ１２１２を含んでもよい。たとえば、少なくとも一実施例では、キャッシュ１２１２は、ＣＰＵ１２０６もＧＰＵ１２０８も利用可能な（たとえば、ＣＰＵ１２０６とＧＰＵ１２０８の両方に接続された）レベル３（「Ｌ３」）キャッシュを含むことができる。少なくとも一実施例では、キャッシュ１２１２は、キャッシュ・コヒーレンス・プロトコルなど（たとえば、ＭＥＩ、ＭＥＳＩ、ＭＳＩなど）を使用することにより、線の状態を記録することができるライト・バック・キャッシュを含んでもよい。少なくとも一実施例では、Ｌ３キャッシュは、実施例に応じて４ＭＢ以上を含んでもよいが、より小さいキャッシュ・サイズが使用されてもよい。
少なくとも一実施例では、ＳｏＣ１２０４のうちの１つ又は複数は、１つ又は複数のアクセラレータ１２１４（たとえば、ハードウェア・アクセラレータ、ソフトウェアアクセラレータ、又はこれらの組合せ）を含んでもよい。少なくとも一実施例では、ＳｏＣ１２０４は、最適化されたハードウェア・アクセラレータ及び／又は大型のオン・チップ・メモリを含むことができるハードウェア加速クラスタを含んでもよい。少なくとも一実施例では、大型のオン・チップ・メモリ（たとえば、４ＭＢのＳＲＡＭ）は、ハードウェア加速クラスタが、ニューラル・ネットワーク及び他の計算を加速できるようにしてもよい。少なくとも一実施例では、ハードウェア加速クラスタを使用して、ＧＰＵ１２０８を補完し、ＧＰＵ１２０８のタスクのうちのいくつかをオフロードしてもよい（たとえば、他のタスクを実行できるようにＧＰＵ１２０８のサイクルをより多く解放してもよい）。少なくとも一実施例では、加速を受け入れるのに十分なほど安定している目的とするワークロード（たとえば、知覚、畳み込みニューラル・ネットワーク（「ＣＮＮ」：ｃｏｎｖｏｌｕｔｉｏｎａｌ ｎｅｕｒａｌ ｎｅｔｗｏｒｋ）、再帰ニューラル・ネットワーク（「ＲＮＮ」：ｒｅｃｕｒｒｅｎｔ ｎｅｕｒａｌ ｎｅｔｗｏｒｋ）など）のために、アクセラレータ１２１４を使用することができる。少なくとも一実施例では、ＣＮＮは、領域ベースの、すなわち領域畳み込みニューラル・ネットワーク（「ＲＣＮＮ」：ｒｅｇｉｏｎａｌ ｃｏｎｖｏｌｕｔｉｏｎａｌ ｎｅｕｒａｌ ｎｅｔｗｏｒｋ）、及び（たとえば、物体検出に使用される）高速ＲＣＮＮ、又は他のタイプのＣＮＮを含んでもよい。
少なくとも一実施例では、アクセラレータ１２１４（たとえば、ハードウェア加速クラスタ）は、深層学習アクセラレータ（「ＤＬＡ」：ｄｅｅｐ ｌｅａｒｎｉｎｇ ａｃｃｅｌｅｒａｔｏｒ）を含んでもよい。ＤＬＡは、限定することなく、１つ又は複数のＴｅｎｓｏｒ処理ユニット（「ＴＰＵ」：Ｔｅｎｓｏｒ ｐｒｏｃｅｓｓｉｎｇ ｕｎｉｔｓ）を含んでもよく、このユニットは、深層学習アプリケーション及び推論のために、さらに毎秒１０兆の演算を提供するように構成されてもよい。少なくとも一実施例では、ＴＰＵは、画像処理機能（たとえば、ＣＮＮ、ＲＣＮＮなど）を実行するように構成され、そのために最適化されたアクセラレータであってもよい。ＤＬＡはさらに、ニューラル・ネットワーク・タイプと浮動小数点演算の特定のセット、並びに推論のために最適化されてもよい。少なくとも一実施例では、ＤＬＡの設計により、典型的な汎用ＧＰＵよりもミリメートル当たりの性能を向上させることができ、典型的には、ＣＰＵの性能を大いに上回る。少なくとも一実施例では、ＴＰＵは、たとえば特徴と重みの両方のためのＩＮＴ８、ＩＮＴ１６、及びＦＰ１６のデータ型をサポートする単一インスタンスの畳み込み関数、並びに後処理関数を含む、いくつか関数を実行してもよい。少なくとも一実施例では、ＤＬＡは、たとえば、限定することなく、カメラ・センサからのデータを使用した物体識別及び検出のためのＣＮＮ、カメラ・センサからのデータを使用した距離推定のためのＣＮＮ、マイクロフォン１２９６からのデータを使用した緊急車両検出、及び識別、及び検出のためのＣＮＮ、カメラ・センサからのデータを使用した顔認識及び車両所有者識別ためのＣＮＮ、並びに／又はセキュリティ及び／若しくは安全に関するイベントのためのＣＮＮを含め、様々な機能のうちのいずれかのための処理済み若しくは未処理のデータに対して、迅速且つ効率的にニューラル・ネットワーク、特にＣＮＮを実行してもよい。
少なくとも一実施例では、ＤＬＡは、ＧＰＵ１２０８の任意の機能を実行してもよく、たとえば推論アクセラレータを使用することにより、設計者は、任意の機能のためにＤＬＡ又はＧＰＵ１２０８のいずれかをターゲットにしてもよい。たとえば、少なくとも一実施例では、設計者は、ＣＮＮ及び浮動小数点演算の処理をＤＬＡに集中させ、他の機能をＧＰＵ１２０８及び／又は他のアクセラレータ１２１４に任せてもよい。
少なくとも一実施例では、アクセラレータ１２１４（たとえば、ハードウェア加速クラスタ）は、プログラマブル・ビジョン・アクセラレータ（「ＰＶＡ」：ｐｒｏｇｒａｍｍａｂｌｅ ｖｉｓｉｏｎ ａｃｃｅｌｅｒａｔｏｒ）を含んでもよく、このプログラマブル・ビジョン・アクセラレータは、本明細書において代替的にコンピュータ・ビジョン・アクセラレータと呼ばれてもよい。少なくとも一実施例では、ＰＶＡは、先進ドライバ支援システム（「ＡＤＡＳ」）１２３８、自律運転、拡張現実（「ＡＲ」：ａｕｇｍｅｎｔｅｄ ｒｅａｌｉｔｙ）アプリケーション、及び／又は仮想現実（「ＶＲ」：ｖｉｒｔｕａｌ ｒｅａｌｉｔｙ）アプリケーションのために、コンピュータ・ビジョン・アルゴリズムを加速するように設計及び構成されてもよい。ＰＶＡにより、性能と融通性との均衡が保たれてもよい。たとえば、少なくとも一実施例では、各ＰＶＡは、たとえば限定することなく、任意の数の縮小命令セット・コンピュータ（「ＲＩＳＣ」：ｒｅｄｕｃｅｄ ｉｎｓｔｒｕｃｔｉｏｎ ｓｅｔ ｃｏｍｐｕｔｅｒ）コア、ダイレクト・メモリ・アクセス（「ＤＭＡ」：ｄｉｒｅｃｔ ｍｅｍｏｒｙ ａｃｃｅｓｓ）、及び／又は任意の数のベクトル・プロセッサを含んでもよい。
少なくとも一実施例では、ＲＩＳＣコアは、画像センサ（たとえば、本明細書に記載のカメラのうちの任意のカメラの画像センサ）、及び／又は画像信号プロセッサなどと相互作用してもよい。少なくとも一実施例では、ＲＩＳＣコアのそれぞれは、任意の量のメモリを含んでもよい。少なくとも一実施例では、ＲＩＳＣコアは、実施例に応じて複数のプロトコルのうちの任意のものを使用してもよい。少なくとも一実施例では、ＲＩＳＣコアは、リアル・タイム・オペレーティング・システム（「ＲＴＯＳ」：ｒｅａｌ－ｔｉｍｅ ｏｐｅｒａｔｉｎｇ ｓｙｓｔｅｍ）を実行してもよい。少なくとも一実施例では、ＲＩＳＣコアは、１つ又は複数の集積回路デバイス、特定用途向け集積回路（「ＡＳＩＣ」）、及び／又はメモリ・デバイスを使用して実装されてもよい。たとえば、少なくとも一実施例では、ＲＩＳＣコアは、命令キャッシュ及び／又は密結合ＲＡＭを含むことができる。
少なくとも一実施例では、ＤＭＡは、ＰＶＡの構成要素がＣＰＵ１２０６とは無関係にシステム・メモリにアクセスできるようにしてもよい。少なくとも一実施例では、ＤＭＡは、多次元アドレッシング、及び／又はサーキュラ・アドレッシングを含むがこれらに限定されない、ＰＶＡに最適化を提供するために使用される任意の数の特徴をサポートしてもよい。少なくとも一実施例では、ＤＭＡは、６つ以上のアドレッシング次元までをサポートしてもよく、これには、限定することなく、ブロック幅、ブロック高さ、ブロック深度、水平ブロック・ステッピング、垂直ブロック・ステッピング、及び／又は深度ステッピングが含まれてもよい。
少なくとも一実施例では、ベクトル・プロセッサは、コンピュータ・ビジョン・アルゴリズムのためのプログラミングを効率的でフレキシブルに実行するように設計されてもよいプログラム可能なプロセッサとすることができ、信号処理機能を提供する。少なくとも一実施例では、ＰＶＡは、ＰＶＡコアと、２つのベクトル処理サブシステム・パーティションを含んでもよい。少なくとも一実施例では、ＰＶＡコアは、プロセッサ・サブシステム、ＤＭＡエンジン（たとえば２つのＤＭＡエンジン）、及び／又は他の周辺装置を含んでもよい。少なくとも一実施例では、ベクトル処理サブシステムは、ＰＶＡの一次処理エンジンとして動作してもよく、ベクトル処理ユニット（「ＶＰＵ」：ｖｅｃｔｏｒ ｐｒｏｃｅｓｓｉｎｇ ｕｎｉｔ）、命令キャッシュ、及び／又はベクトル・メモリ（たとえば、「ＶＭＥＭ」）を含んでもよい。少なくとも一実施例では、ＶＰＵは、たとえば単一命令複数データ（「ＳＩＭＤ」：ｓｉｎｇｌｅ ｉｎｓｔｒｕｃｔｉｏｎ， ｍｕｌｔｉｐｌｅ ｄａｔａ）、超長命令語（「ＶＬＩＷ」：ｖｅｒｙ ｌｏｎｇ ｉｎｓｔｒｕｃｔｉｏｎ ｗｏｒｄ）のデジタル信号プロセッサなどのデジタル信号プロセッサを含んでもよい。少なくとも一実施例では、ＳＩＭＤとＶＬＩＷの組合せによって、スループット及びスピードが改善されてもよい。
少なくとも一実施例では、ベクトル・プロセッサのそれぞれは、命令キャッシュを含んでもよく、専用のメモリに結合されてもよい。その結果、少なくとも一実施例では、ベクトル・プロセッサのそれぞれは、他のベクトル・プロセッサとは無関係に実行されるように構成されてもよい。少なくとも一実施例では、特定のＰＶＡに含まれるベクトル・プロセッサは、データ並列処理を用いるように構成されてもよい。たとえば、少なくとも一実施例では、単一のＰＶＡに含まれる複数のベクトル・プロセッサは、同じコンピュータ・ビジョン・アルゴリズムを画像の異なる領域上で実行してもよい。少なくとも一実施例では、特定のＰＶＡに含まれるベクトル・プロセッサは、異なるコンピュータ・ビジョン・アルゴリズムを同じ画像上で同時に実行してもよく、又はさらには、異なるアルゴリズムを連続した画像上で、若しくは画像の部分上で実行してもよい。少なくとも一実施例では、とりわけ、任意の数のＰＶＡがハードウェア加速クラスタに含まれてもよく、任意の数のベクトル・プロセッサがＰＶＡのそれぞれに含まれてもよい。少なくとも一実施例では、ＰＶＡは、システムの全体的な安全性を強化するために、追加のエラー訂正コード（「ＥＣＣ」：Ｅｒｒｏｒ Ｃｏｒｒｅｃｔｉｏｎ Ｃｏｄｅ）メモリを含んでもよい。
少なくとも一実施例では、アクセラレータ１２１４（たとえば、ハードウェア加速クラスタ）は、オン・チップのコンピュータ・ビジョン・ネットワーク、及びスタティック・ランダム・アクセス・メモリ（「ＳＲＡＭ」）を含み、アクセラレータ１２１４のための高帯域幅、低レイテンシのＳＲＡＭを提供してもよい。少なくとも一実施例では、オン・チップ・メモリは、たとえば限定することなく、８つのフィールド設定可能なメモリ・ブロックから成る少なくとも４ＭＢのＳＲＡＭを含んでもよく、これは、ＰＶＡからもＤＬＡからもアクセス可能であってもよい。少なくとも一実施例では、メモリ・ブロックの各対は、アドバンスト・ペリフェラル・バス（「ＡＰＢ」：ａｄｖａｎｃｅｄ ｐｅｒｉｐｈｅｒａｌ ｂｕｓ）インターフェース、構成回路、コントローラ、及びマルチプレクサを含んでもよい。少なくとも一実施例では、任意のタイプのメモリが使用されてもよい。少なくとも一実施例では、ＰＶＡ及びＤＬＡは、メモリへの高速アクセスをＰＶＡ及びＤＬＡに提供するバックボーンを介して、メモリにアクセスしてもよい。少なくとも一実施例では、バックボーンは、ＰＶＡ及びＤＬＡを（たとえばＡＰＢを使用して）メモリに相互接続するオン・チップのコンピュータ・ビジョン・ネットワークを含んでもよい。
少なくとも一実施例では、オン・チップのコンピュータ・ビジョン・ネットワークは、何らかの制御信号／アドレス／データを送信する前に、ＰＶＡとＤＬＡの両方が準備信号及び有効信号を提供することを判定するインターフェースを含んでもよい。少なくとも一実施例では、インターフェースは、制御信号／アドレス／データを送信するための別々の位相及び別々のチャネル、並びに継続的なデータ転送のためのバースト型通信を提供してもよい。少なくとも一実施例では、インターフェースは、国際標準化機構（「ＩＳＯ」：Ｏｒｇａｎｉｚａｔｉｏｎ ｆｏｒ Ｓｔａｎｄａｒｄｉｚａｔｉｏｎ）２６２６２又は国際電気標準会議（「ＩＥＣ」：Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｔｅｃｈｎｉｃａｌ Ｃｏｍｍｉｓｓｉｏｎ）６１５０８の規格に準拠してもよいが、他の規格及びプロトコルが使用されてもよい。
少なくとも一実施例では、ＳｏＣ１２０４のうちの１つ又は複数は、リアル・タイム・レイ・トレーシングのハードウェア・アクセラレータを含んでもよい。少なくとも一実施例では、リアル・タイム・レイ・トレーシングのハードウェア・アクセラレータを使用して、物体の（たとえば世界モデル内での）位置及び範囲が迅速且つ効率的に判定されて、ＲＡＤＡＲ信号解釈のため、音伝播合成及び／若しくは分析のため、ＳＯＮＡＲシステムのシミュレーションのため、一般波形の伝播シミュレーションのため、ローカリゼーション及び／若しくは他の機能を目的としたＬＩＤＡＲデータとの比較のため、並びに／又は他の使用法のためのリアル・タイムの可視化シミュレーションが生成されてもよい。
少なくとも一実施例では、アクセラレータ１２１４（たとえば、ハードウェア・アクセラレータ・クラスタ）は、自律運転のための多様な使用法を有する。少なくとも一実施例では、ＰＶＡは、ＡＤＡＳ及び自律車両の主要な処理ステージに使用することができるプログラマブル・ビジョン・アクセラレータであってもよい。少なくとも一実施例では、ＰＶＡの性能は、低電力及び低レイテンシの予測可能な処理を必要とするアルゴリズム・ドメインに良好に適合する。言い換えれば、ＰＶＡは、低レイテンシ及び低電力の予測可能なラン・タイムを必要とする半稠密（ｓｅｍｉ－ｄｅｎｓｅ）又は稠密な規則的計算に対して、データ・セットが小さくても良好に機能する。少なくとも一実施例では、車両１２００などの自律車両では、従来のコンピュータ・ビジョン・アルゴリズムを実行するようにＰＶＡが設計されるが、これは、それらが、物体検出及び整数数値の演算に有効だからである。
たとえば、技術の少なくとも一実施例によれば、ＰＶＡを使用して、コンピュータ・ステレオ・ビジョンが実行されてもよい。少なくとも一実施例では、いくつかの実例においてセミ・グローバル・マッチングに基づくアルゴリズムが使用されてもよいが、これは限定するものではない。少なくとも一実施例では、レベル３～５の自律運転のためのアプリケーションは、動き推定／ステレオ・マッチング（たとえば、動きからの構造化、歩行者認識、車線検出など）をオン・ザ・フライで使用する。少なくとも一実施例では、ＰＶＡは、２つの単眼カメラからの入力に対して、コンピュータ・ステレオ・ビジョン機能を実行してもよい。
少なくとも一実施例では、ＰＶＡを使用して、高密度オプティカル・フローが実行されてもよい。たとえば、少なくとも一実施例では、ＰＶＡは、未加工のＲＡＤＡＲデータを（たとえば４Ｄの高速フーリエ変換を使用して）処理して、処理済みＲＡＤＡＲデータを提供することができる。少なくとも一実施例では、ＰＶＡは、飛行時間の深度処理に使用され、たとえば未加工の飛行時間データを処理することにより、処理済みの飛行時間データが提供される。
少なくとも一実施例では、たとえば限定することなく、物体検出ごとに信頼性の尺度を出力するニューラル・ネットワークを含む、制御及び運転の安全性を強化するための任意のタイプのネットワークを実行するために、ＤＬＡが使用されてもよい。少なくとも一実施例では、信頼性は、他の検出と比較した各検出の確率として、若しくはその相対的な「重み」を提供するものとして表されても、又は解釈されてもよい。少なくとも一実施例では、信頼性によって、どの検出を誤検出ではなく正検出とみなすべきかに関して、システムがさらなる判定を下せるようになる。たとえば、少なくとも一実施例では、システムは、信頼性に対して閾値を設定し、閾値を超える検出だけを正検出とみなしてもよい。自動緊急ブレーキ（「ＡＥＢ」：ａｕｔｏｍａｔｉｃ ｅｍｅｒｇｅｎｃｙ ｂｒａｋｉｎｇ）が使用される実施例では、誤検出によって車両は自動的に緊急ブレーキをかけることになり、これは明らかに望ましくない。少なくとも一実施例では、非常に信頼性の高い検出が、ＡＥＢのトリガとみなされてもよい。少なくとも一実施例では、ＤＬＡは、信頼値を回帰するようにニューラル・ネットワークを実行してもよい。少なくとも一実施例では、ニューラル・ネットワークは、とりわけ境界ボックスの次元、（たとえば別のサブシステムから）取得した地面推定、車両１２００の配向と相関しているＩＭＵセンサ１２６６からの出力、距離、ニューラル・ネットワーク及び／又は他のセンサ（たとえば、ＬＩＤＡＲセンサ１２６４若しくはＲＡＤＡＲセンサ１２６０）から取得した物体の３Ｄロケーション推定などのパラメータの少なくともいくつかのサブセットを、その入力として取ってもよい。
少なくとも一実施例では、ＳｏＣ１２０４のうちの１つ又は複数は、データ・ストア１２１６（たとえばメモリ）を含んでもよい。少なくとも一実施例では、データ・ストア１２１６は、ＳｏＣ１２０４のオン・チップ・メモリであってもよく、このメモリは、ＧＰＵ１２０８及び／又はＤＬＡ上で実行されるニューラル・ネットワークを記憶してもよい。少なくとも一実施例では、データ・ストア１２１６の容量は、冗長性及び安全性のためにニューラル・ネットワークの複数のインスタンスを記憶するのに十分なほど大きくてもよい。少なくとも一実施例では、データ・ストア１２１２は、Ｌ２又はＬ３のキャッシュを備えてもよい。
少なくとも一実施例では、ＳｏＣ１２０４のうちの１つ又は複数は、任意の数のプロセッサ１２１０（たとえば、組み込みプロセッサ）を含んでもよい。プロセッサ１２１０は、ブート電力並びに管理機能及び関連するセキュリティ執行に対処するための専用プロセッサ及びサブシステムであってもよいブート及び電力管理プロセッサを含んでもよい。少なくとも一実施例では、ブート及び電力管理プロセッサは、ＳｏＣ１２０４のブート・シーケンスの一部であってもよく、ランタイム電力管理サービスを提供してもよい。少なくとも一実施例では、ブート電力及び管理プロセッサは、クロックと電圧のプログラミング、システムの低電力状態への移行の支援、ＳｏＣ１２０４の熱及び温度センサの管理、並びに／又はＳｏＣ１２０４の電力状態の管理を提供してもよい。少なくとも一実施例では、各温度センサは、その出力周波数が温度に比例するリング発振器として実装されてもよく、ＳｏＣ１２０４は、リング発振器を使用して、ＣＰＵ１２０６、ＧＰＵ１２０８、及び／又はアクセラレータ１２１４の温度を検出してもよい。少なくとも一実施例では、温度が閾値を超えると判定された場合には、ブート及び電力管理プロセッサは、温度不良ルーチンに入り、ＳｏＣ１２０４を低電力状態にし、且つ／又は車両１２００を運転手－安全停止モードにしても（たとえば、車両１２００を安全停止させる）よい。
少なくとも一実施例では、プロセッサ１２１０はさらに、オーディオ処理エンジンとしての役割を果たすことができる組み込みプロセッサのセットを含んでもよい。少なくとも一実施例では、オーディオ処理エンジンは、多重インターフェースを介した多チャネルのオーディオ、及び幅広くフレキシブルな様々なオーディオＩ／Ｏインターフェースのための、完全なハードウェア・サポートを可能にするオーディオ・サブシステムであってもよい。少なくとも一実施例では、オーディオ処理エンジンは、専用ＲＡＭのあるデジタル信号プロセッサを有する専用プロセッサ・コアである。
少なくとも一実施例では、プロセッサ１２１０はさらに、低電力センサ管理及び立ち上げのユース・ケースをサポートするのに必要なハードウェア特徴を提供することができる常時オン・プロセッサ・エンジンを含んでもよい。少なくとも一実施例では、常時オン・プロセッサ・エンジンは、限定することなく、プロセッサ・コア、密結合ＲＡＭ、サポート周辺装置（たとえば、タイマ、及び割込みコントローラ）、様々なＩ／Ｏコントローラ周辺装置、及びルーティング論理を含んでもよい。
少なくとも一実施例では、プロセッサ１２１０はさらに安全クラスタ・エンジンを含んでもよく、このエンジンは限定することなく、自動車用途の安全管理に対処するための専用のプロセッサ・サブシステムを含む。少なくとも一実施例では、安全クラスタ・エンジンは、限定することなく、２つ以上のプロセッサ・コア、密結合ＲＡＭ、サポート周辺装置（たとえば、タイマ、及び割込みコントローラなど）、及び／又はルーティング論理を含んでもよい。安全モードでは、少なくとも一実施例においてロックステップ・モードで２つ以上のコアが動作し、これらの動作間で何らかの差を検出するための比較論理を有する単一コアとして機能してもよい。少なくとも一実施例では、プロセッサ１２１０はさらにリアル・タイム・カメラ・エンジンを含んでもよく、このエンジンは限定することなく、リアル・タイムのカメラ管理に対処するための専用のプロセッサ・サブシステムを含んでもよい。少なくとも一実施例では、プロセッサ１２１０はさらに、高ダイナミック・レンジの信号プロセッサを含んでもよく、この信号プロセッサは、カメラ処理パイプラインの一部であるハードウェア・エンジンである画像信号プロセッサを限定することなく含んでもよい。
少なくとも一実施例では、プロセッサ１２１０は、ビデオ画像合成器を含んでもよく、この合成器は、再生装置のウインドウに最終画像を生成するのにビデオ再生アプリケーションが必要とするビデオ後処理機能を実装する（たとえばマイクロプロセッサに実装された）処理ブロックであってもよい。少なくとも一実施例では、ビデオ画像合成器は、広角カメラ１２７０、周囲カメラ１２７４、及び／又はキャビン内監視カメラ・センサに対して、レンズゆがみ補正を実行してもよい。少なくとも一実施例では、キャビン内監視カメラ・センサは、好ましくは、キャビン内のイベントを識別し、それに適宜応答するように構成された、ＳｏＣ１２０４の別のインスタンスで実行されているニューラル・ネットワークによって監視される。少なくとも一実施例では、キャビン内システムは、セルラー・サービスをアクティブ化し、電話をかけたり、電子メールを書いたり、車両の行き先を変更したり、車両のインフォテイメント・システム及び設定をアクティブ化又は変更したり、音声作動式のウェブ・サーフィンを提供したりするために、限定することなく読唇を実行してもよい。少なくとも一実施例では、ある一定の機能は、車両が自律モードで動作しているときにドライバにとって利用可能になり、それ以外のときには使用不可になる。
少なくとも一実施例では、ビデオ画像合成器は、空間と時間の両方のノイズ低減のための拡張された時間的ノイズ低減を含んでもよい。たとえば、少なくとも一実施例では、ビデオで動きが生じる場合には、ノイズ低減が空間情報に適切に重み付けして、隣接するフレームによって提供される情報の重みを軽くする。少なくとも一実施例では、画像又は画像の一部分が動きを含まない場合には、ビデオ画像合成器により実行される時間的ノイズ低減は、前の画像からの情報を使用して、現在の画像のノイズを低減してもよい。
少なくとも一実施例では、ビデオ画像合成器はまた、入力されたステレオ・レンズ・フレームに対してステレオ平行化を実行するように構成されてもよい。少なくとも一実施例では、ビデオ画像合成器はさらに、オペレーティング・システムのデスクトップが使用中のときに、ユーザ・インターフェースを合成するために使用されてもよく、ＧＰＵ１２０８は、新規の表面を継続的にレンダリングする必要がなくなる。少なくとも一実施例では、ＧＰＵ１２０８の電源が入れられ、アクティブで３Ｄレンダリングを行っているとき、性能及び応答性を向上させるために、ビデオ画像合成器を使用してＧＰＵ１２０８をオフロードしてもよい。
少なくとも一実施例では、ＳｏＣ１２０４のうちの１つ又は複数はさらに、ビデオ及びカメラからの入力を受信するためのモバイル・インダストリ・プロセッサ・インターフェース（「ＭＩＰＩ」：ｍｏｂｉｌｅ ｉｎｄｕｓｔｒｙ ｐｒｏｃｅｓｓｏｒ ｉｎｔｅｒｆａｃｅ）のカメラ直列インターフェース、高速インターフェース、並びに／又はカメラ及び関連ピクセルの入力機能に使用されてもよいビデオ入力ブロックを含んでもよい。少なくとも一実施例では、ＳｏＣ１２０４のうちの１つ又は複数はさらに、入力／出力コントローラを含んでもよく、このコントローラはソフトウェアによって制御されてもよく、特定の役割に縛られていないＩ／Ｏ信号を受信するために使用されてもよい。
少なくとも一実施例では、ＳｏＣ１２０４のうちの１つ又は複数はさらに、周辺装置、オーディオ・エンコーダ／デコーダ（「コーデック」）、電力管理、及び／又は他の装置との通信を可能にするための幅広い周辺装置インターフェースを含んでもよい。ＳｏＣ１２０４は、（たとえば、ギガビット・マルチメディア・シリアル・リンク及びイーサネット（登録商標）を介して接続された）カメラからのデータ、センサ（たとえば、イーサネット（登録商標）を介して接続されてもよいＬＩＤＡＲセンサ１２６４、ＲＡＤＡＲセンサ１２６０など）からのデータ、バス１２０２からのデータ（たとえば、車両１２００のスピード、ハンドル位置など）、（たとえば、イーサネット（登録商標）又はＣＡＮバスを介して接続された）ＧＮＳＳセンサ１２５８からのデータなどを処理するために使用されてもよい。少なくとも一実施例では、ＳｏＣ１２０４のうちの１つ又は複数はさらに、専用の高性能大容量ストレージ・コントローラを含んでもよく、このコントローラは独自のＤＭＡエンジンを含んでもよく、ルーチンのデータ管理タスクからＣＰＵ１２０６を解放するために使用されてもよい。
少なくとも一実施例では、ＳｏＣ１２０４は、自動化レベル３～５に及ぶフレキシブルなアーキテクチャを有するエンドツーエンドのプラットフォームであってもよく、それにより、多様性及び冗長性を得るためにコンピュータ・ビジョン及びＡＤＡＳ技法を活用し効率的に利用する包括的な機能的安全性アーキテクチャが提供され、フレキシブルで、信頼性の高い運転ソフトウェア・スタックが、深層学習ツールとともに提供される。少なくとも一実施例では、ＳｏＣ１２０４は、従来のシステムより高速で、信頼性が高く、さらにはエネルギー効率及び空間効率が高い。たとえば、少なくとも一実施例では、アクセラレータ１２１４は、ＣＰＵ１２０６、ＧＰＵ１２０８、及びデータ・ストア１２１６と組み合わされると、レベル３～５の自律車両のための高速で効率的なプラットフォームを実現することができる。
少なくとも一実施例では、コンピュータ・ビジョン・アルゴリズムはＣＰＵ上で実行されてもよく、このアルゴリズムは、Ｃプログラミング言語などの高レベル・プログラミング言語を使用して構成されて、多様な視覚データにわたって多様な処理アルゴリズムを実行してもよい。しかし、少なくとも一実施例では、ＣＰＵは、多くのコンピュータ・ビジョン・アプリケーションの性能要件、たとえば実行時間及び電力消費に関する要件などを満足できないことが多い。少なくとも一実施例では、多くのＣＰＵは、車両内のＡＤＡＳアプリケーション及び現実的なレベル３～５の自律車両において使用される複雑な物体検出アルゴリズムを、リアル・タイムで実行することができない。
本明細書に記載の実施例は、複数のニューラル・ネットワークを同時に且つ／又は順番に実行できるようにし、結果を組み合わせて、レベル３～５の自律運転機能を可能にすることができる。たとえば、少なくとも一実施例では、ＤＬＡ又は個別ＧＰＵ（たとえば、ＧＰＵ１２２０）上で実行しているＣＮＮは、テキスト及び単語認識を含んでもよく、ニューラル・ネットワークがそれについて特に訓練されてこなかった標識を含む交通標識を、スーパーコンピュータが読み、理解できるようにする。少なくとも一実施例では、ＤＬＡはさらに、標識を識別し、解釈し、標識の意味的理解を提供することができ、その意味的理解を、ＣＰＵコンプレックス上で実行されている経路計画モジュールに渡すことができるニューラル・ネットワークを含んでもよい。
少なくとも一実施例では、レベル３、４、又は５の運転に関して、複数のニューラル・ネットワークが同時に実行されてもよい。たとえば、少なくとも一実施例では、電光と併せて「注意：点滅時は凍結状態」と示される警告標識は、いくつかのニューラル・ネットワークによって別々に解釈されても、集合的に解釈されてもよい。少なくとも一実施例では、標識自体は、第１の導入済みニューラル・ネットワーク（たとえば、訓練されてきたニューラル・ネットワーク）によって交通標識として識別されてもよく、「点滅時は凍結状態」という文字は、第２の導入済みニューラル・ネットワークによって解釈されてもよく、点滅光が検出された場合には、このニューラル・ネットワークが、凍結状態が存在することを車両の（好ましくはＣＰＵコンプレックス上で実行している）経路計画ソフトウェアに通知する。少なくとも一実施例では、点滅光は、第３の導入済みニューラル・ネットワークを複数のフレームにわたって動作させることによって識別されてもよく、点滅光の存在（又は存在しないこと）が、車両の経路計画ソフトウェアに通知される。少なくとも一実施例では、３つすべてのニューラル・ネットワークが、ＤＬＡ内及び／又はＧＰＵ１２０８上などで同時に実行されてもよい。
少なくとも一実施例では、顔認識及び車両所有者識別のためのＣＮＮは、カメラ・センサからのデータを使用して、車両１２００の承認済みのドライバ及び／又は所有者の存在を識別してもよい。少なくとも一実施例では、常時オンのセンサ処理エンジンを使用して、所有者がドライバ用ドアに近づいてきたときに車両を解錠し、ライトを点灯させ、所有者が車両から離れるときには、セキュリティ・モードで車両を使用不可にしてもよい。こうして、ＳｏＣ１２０４は、窃盗及び／又は自動車乗っ取りに対するセキュリティを実現する。
少なくとも一実施例では、緊急車両の検出及び識別のためのＣＮＮは、マイクロフォン１２９６からのデータを使用して、緊急車両のサイレンを検出及び識別してもよい。少なくとも一実施例では、ＳｏＣ１２０４は、環境及び市街地の音を分類するとともに、視覚データを分類するためにＣＮＮを使用する。少なくとも一実施例では、ＤＬＡ上で実行されるＣＮＮは、緊急車両が近づいてくる相対的なスピードを（たとえばドップラー効果を使用することによって）識別するように訓練される。少なくとも一実施例では、ＣＮＮはまた、ＧＮＳＳセンサ１２５８によって識別される、車両が稼働している地域に特有の緊急車両を識別するように訓練されてもよい。少なくとも一実施例では、欧州で稼働している場合には、ＣＮＮは欧州のサイレンを検出しようとし、米国の場合には、北米のサイレンだけを識別しようとする。少なくとも一実施例では、緊急車両が検出されると、緊急車両安全ルーチンを実行するための制御プログラムを使用して、車両の速度を落とし、道路脇に寄せ、車両を停止させ、且つ／又は緊急車両が通過するまで、超音波センサ１２６２を併用して車両をアイドリングにしてもよい。
少なくとも一実施例では、車両１２００はＣＰＵ１２１８（たとえば、個別ＣＰＵ又はｄＣＰＵ）を含んでもよく、このＣＰＵは高速相互接続（たとえば、ＰＣＩｅ）を介してＳｏＣ１２０４に結合されてもよい。少なくとも一実施例では、ＣＰＵ１２１８は、たとえばＸ８６プロセッサを含んでもよい。ＣＰＵ１２１８は、たとえば、ＡＤＡＳセンサとＳｏＣ１２０４の間で潜在的に不整合な結果を調停すること、並びに／又はコントローラ１２３６及び／若しくはチップ上のインフォテイメント・システム（「インフォテイメントＳｏＣ」）１２３０の状態及び健全性を監視することを含め、様々な機能のうちの任意の機能を実行するために使用されてもよい。
少なくとも一実施例では、車両１２００はＧＰＵ１２２０（たとえば、個別ＧＰＵ又はｄＧＰＵ）を含んでもよく、このＧＰＵは高速相互接続（たとえば、ＮＶＩＤＩＡのＮＶＬＩＮＫ）を介してＳｏＣ１２０４に結合されてもよい。少なくとも一実施例では、ＧＰＵ１２２０は、冗長な及び／又は異なるニューラル・ネットワークを実行することなどによって、追加の人工知能機能を提供してもよく、車両１２００のセンサからの入力（たとえば、センサ・データ）に少なくとも部分的に基づき、ニューラル・ネットワークを訓練及び／又は更新するために使用されてもよい。
少なくとも一実施例では、車両１２００はさらに、ネットワーク・インターフェース１２２４を含んでもよく、このインターフェースは限定することなく、ワイヤレス・アンテナ１２２６（たとえば、セルラー・アンテナ、Ｂｌｕｅｔｏｏｔｈアンテナなど、異なる通信プロトコル向けの１つ又は複数のワイヤレス・アンテナ１２２６）を含んでもよい。少なくとも一実施例では、クラウド（たとえば、サーバ及び／又は他のネットワーク・デバイス）、他の車両、及び／又はコンピューティング・デバイス（たとえば、乗員のクライアント・デバイス）とのインターネットを介したワイヤレス接続を可能にするために、ネットワーク・インターフェース１２２４が使用されてもよい。少なくとも一実施例では、他の車両と通信するために、車両１２０と他の車両との間に直接リンクが確立されてもよく、且つ／又は（たとえば、ネットワークにわたって、且つインターネットを介して）間接リンクが確立されてもよい。少なくとも一実施例では、直接リンクは、車車間通信リンクを使用して提供されてもよい。車車間通信リンクは、車両１２００の近傍の車両（たとえば、車両１２００の前方、側方、及び／又は後方の車両）についての情報を車両１２００に提供してもよい。少なくとも一実施例では、前述した機能は、車両１２００の協調型アダプティブ・クルーズ・コントロール機能の一部であってもよい。
少なくとも一実施例では、ネットワーク・インターフェース１２２４は、変調及び復調の機能を提供し、コントローラ１２３６がワイヤレス・ネットワークを介して通信できるようにするＳｏＣを含んでもよい。少なくとも一実施例では、ネットワーク・インターフェース１２２４は、ベースバンドから無線周波数へのアップ・コンバージョン、及び無線周波数からベースバンドへのダウン・コンバージョンのための無線周波数フロント・エンドを含んでもよい。少なくとも一実施例では、周波数変換は、任意の技術的に実行可能なやり方で実行されてもよい。たとえば、周波数変換は、よく知られたプロセスにより、且つ／又はスーパー・ヘテロダイン・プロセスを使用して実行することができる。少なくとも一実施例では、無線周波数フロント・エンド機能は、別個のチップによって提供されてもよい。少なくとも一実施例では、ネットワーク・インターフェースは、ＬＴＥ、ＷＣＤＭＡ（登録商標）、ＵＭＴＳ、ＧＳＭ、ＣＤＭＡ２０００、Ｂｌｕｅｔｏｏｔｈ、Ｂｌｕｅｔｏｏｔｈ ＬＥ、Ｗｉ－Ｆｉ、Ｚ－Ｗａｖｅ、ＺｉｇＢｅｅ、ＬｏＲａＷＡＮ、及び／又は他のワイヤレス・プロトコルを介して通信するためのワイヤレス機能を含んでもよい。
少なくとも一実施例では、車両１２００はさらにデータ・ストア１２２８を含んでもよく、このデータ・ストアは限定することなく、オフ・チップ（たとえばＳｏＣ１２０４上にない）ストレージを含んでもよい。少なくとも一実施例では、データ・ストア１２２８は、ＲＡＭ、ＳＲＡＭ、ダイナミック・ランダム・アクセス・メモリ（「ＤＲＡＭ」）、ビデオ・ランダム・アクセス・メモリ（「ＶＲＡＭ」：ｖｉｄｅｏ ｒａｎｄｏｍ－ａｃｃｅｓｓ ｍｅｍｏｒｙ）、フラッシュ、ハード・ディスク、並びに／又は少なくとも１ビットのデータを記憶することができる他の構成要素及び／若しくはデバイスを含む１つ若しくは複数のストレージ要素を、限定することなく含んでもよい。
少なくとも一実施例では、車両１２００はさらに、マッピング、知覚、占有グリッド生成、及び／又は経路計画の機能を支援するためのＧＮＳＳセンサ１２５８（たとえば、ＧＰＳ及び／又は補助ＧＰＳセンサ）を含んでもよい。少なくとも一実施例では、イーサネット（登録商標）からシリアル（たとえばＲＳ－２３２）へのブリッジを有するＵＳＢコネクタを使用するＧＰＳをたとえば限定することなく含む任意の数のＧＮＳＳセンサ１２５８が使用されてもよい。
少なくとも一実施例では、車両１２００はさらに、ＲＡＤＡＲセンサ１２６０を含んでもよい。ＲＡＤＡＲセンサ１２６０は、暗闇及び／又は厳しい気象条件の中でも、長距離の車両検出を行うために車両１２００によって使用されてもよい。少なくとも一実施例では、ＲＡＤＡＲの機能的安全性レベルは、ＡＳＩＬ Ｂであってもよい。ＲＡＤＡＲセンサ１２６０は、制御のために（たとえば、ＲＡＤＡＲセンサ１２６０によって生成されたデータを送信するために）、また物体追跡データにアクセスするために、ＣＡＮ及び／又はバス１２０２を使用してもよく、いくつかの実例では、未加工データにアクセスするためにイーサネット（登録商標）にアクセスできる。少なくとも一実施例では、多様なタイプのＲＡＤＡＲセンサが使用されてもよい。たとえば限定することなく、ＲＡＤＡＲセンサ１２６０は、前方、後方、及び側方のＲＡＤＡＲ使用に好適であってもよい。少なくとも一実施例では、ＲＡＤＡＲセンサ１２６０のうちの１つ又は複数は、パルス・ドップラーＲＡＤＡＲセンサである。
少なくとも一実施例では、ＲＡＤＡＲセンサ１２６０は、狭視野の長距離、広視野の短距離、側面を網羅する短距離など、異なる構成を含んでもよい。少なくとも一実施例では、長距離ＲＡＤＡＲは、アダプティブ・クルーズ・コントロール機能のために使用されてもよい。少なくとも一実施例では、長距離ＲＡＤＡＲシステムは、２つ以上の独立した走査によって実現される２５０ｍの範囲内などの広視野を提供してもよい。少なくとも一実施例では、ＲＡＤＡＲセンサ１２６０は、静的物体と移動している物体とを区別しやすくしてもよく、緊急ブレーキ支援及び前方衝突警告を行うためにＡＤＡＳシステム１２３８によって使用されてもよい。長距離ＲＡＤＡＲシステムに含まれるセンサ１２６０は、複数の（たとえば６つ以上の）固定ＲＡＤＡＲアンテナ、並びに高速ＣＡＮ及びＦｌｅｘＲａｙインターフェースを有するモノスタティックのマルチモードＲＡＤＡＲを、限定することなく含んでもよい。少なくとも一実施例では、６つのアンテナがある場合、中央の４つのアンテナは、隣接した車線からの干渉が最小の状態で、より高速で車両１２００の周囲を記録するように設計された集中したビーム・パターンを生成してもよい。少なくとも一実施例では、他の２つのアンテナは、視野を拡張してもよく、車両１２００の車線に入る又はそこから出る車両を迅速に検出するのを可能にする。
少なくとも一実施例では、中距離ＲＡＤＡＲシステムは、一例として最大１６０ｍ（前方）、又は８０ｍ（後方）の範囲、及び最大４２度（前方）、又は１５０度（後方）の視野を含んでもよい。少なくとも一実施例では、短距離ＲＡＤＡＲシステムは、限定することなく、後方バンパの両端部に設置されるように設計された任意の数のＲＡＤＡＲセンサ１２６０を含んでもよい。後方バンパの両端部に設置されたとき、少なくとも一実施例では、ＲＡＤＡＲセンサ・システムは、後方及び車両隣の死角を常に監視する２本のビームを生成してもよい。少なくとも一実施例では、短距離ＲＡＤＡＲシステムは、死角検出及び／又は車線変更支援を行うために、ＡＤＡＳシステム１２３８において使用されてもよい。
少なくとも一実施例では、車両１２００はさらに、超音波センサ１２６２を含んでもよい。超音波センサ１２６２は、車両１２００の前方、後方、及び／又は側方に配置されてもよく、駐車支援のため、且つ／又は占有グリッドを生成し更新するために使用されてもよい。少なくとも一実施例では、多様な超音波センサ１２６２が使用されてもよく、異なる検出範囲（たとえば、２．５ｍ、４ｍ）には異なる超音波センサ１２６２が使用されてもよい。少なくとも一実施例では、超音波センサ１２６２は、機能的安全性レベルＡＳＩＬ Ｂで動作してもよい。
少なくとも一実施例では、車両１２００は、ＬＩＤＡＲセンサ１２６４を含んでもよい。ＬＩＤＡＲセンサ１２６４は、物体及び歩行者の検出、緊急ブレーキ、衝突回避、及び／又は他の機能のために使用されてもよい。少なくとも一実施例では、ＬＩＤＡＲセンサ１２６４は、機能的安全性レベルＡＳＩＬ Ｂであってもよい。少なくとも一実施例では、車両１２００は、複数のＬＩＤＡＲセンサ１２６４（たとえば、２つ、４つ、６つなど）を含んでもよく、これらのセンサは、（たとえばデータをギガビット・イーサネット（登録商標）・スイッチに提供するために）イーサネット（登録商標）を使用してもよい。
少なくとも一実施例では、ＬＩＤＡＲセンサ１２６４は、３６０度の視野について、物体及びそれらの距離のリストを提供可能であってもよい。少なくとも一実施例では、市販のＬＩＤＡＲセンサ１２６４は、たとえば宣伝された範囲がおおよそ１００ｍであり、精度が２ｃｍ～３ｃｍであり、１００Ｍｂｐｓのイーサネット（登録商標）接続をサポートしてもよい。少なくとも一実施例では、１つ又は複数の非突出型ＬＩＤＡＲセンサ１２６４が使用されてもよい。こうした実施例では、ＬＩＤＡＲセンサ１２６４は、車両１２００の前方、後方、側方、及び／又は角に組み込むことができる小さいデバイスとして実装されてもよい。少なくとも一実施例では、こうした実施例のＬＩＤＡＲセンサ１２６４は、最大１２０度の水平視野、及び３５度の垂直視野を、低反射性の物体に対しても２００ｍの範囲で提供してもよい。少なくとも一実施例では、前方に取り付けられたＬＩＤＡＲセンサ１２６４は、４５度～１３５度の水平視野をもたらすように構成されてもよい。
少なくとも一実施例では、３ＤフラッシュＬＩＤＡＲなどのＬＩＤＡＲ技術も使用されてよい。３ＤフラッシュＬＩＤＡＲは、レーザのフラッシュを送信源として使用して、車両１２００の周囲を最大でおおよそ２００ｍまで照射する。少なくとも一実施例では、フラッシュＬＩＤＡＲユニットは、限定することなくレセプタを含み、このレセプタは、レーザ・パルスの通過時間及び各ピクセルにおける反射光を記録し、それらは、車両１２００から物体までの範囲に対応する。少なくとも一実施例では、フラッシュＬＩＤＡＲによって、非常に正確でゆがみのない周囲画像が、レーザのフラッシュごとに生成できるようになる。少なくとも一実施例では、４つのフラッシュＬＩＤＡＲが、車両１２００の各側面に１つ導入されてもよい。少なくとも一実施例では、３ＤフラッシュＬＩＤＡＲシステムは、ファン以外に可動部品のない半導体３Ｄ凝視アレイ（ｓｔａｒｉｎｇ ａｒｒａｙ）のＬＩＤＡＲカメラ（たとえば、非走査型ＬＩＤＡＲデバイス）を、限定することなく含む。少なくとも一実施例では、フラッシュＬＩＤＡＲデバイスは、フレーム当たり５ナノ秒のクラスＩ（目に安全な）レーザ・パルスを使用してもよく、３Ｄ範囲の点群及び位置同期された（ｃｏ－ｒｅｇｉｓｔｅｒｅｄ）強度データの形で反射レーザ光を捕捉してもよい。
少なくとも一実施例では、車両はさらにＩＭＵセンサ１２６６を含んでもよい。少なくとも一実施例では、ＩＭＵセンサ１２６６は、少なくとも一実施例では、車両１２００の後方車軸の中央に位置付けられてもよい。少なくとも一実施例では、ＩＭＵセンサ１２６６は、たとえば限定することなく、加速度計、磁力計、ジャイロスコープ、磁気コンパス、及び／又は他のタイプのセンサを含んでもよい。６軸の用途など少なくとも一実施例では、ＩＭＵセンサ１２６６は限定することなく、加速度計及びジャイロスコープを含んでもよい。９軸の用途など少なくとも一実施例では、ＩＭＵセンサ１２６６は限定することなく、加速度計、ジャイロスコープ、及び磁力計を含んでもよい。
少なくとも一実施例では、ＩＭＵセンサ１２６６は、微小電気機械システム（「ＭＥＭＳ」：ｍｉｃｒｏ－ｅｌｅｃｔｒｏ－ｍｅｃｈａｎｉｃａｌ ｓｙｓｔｅｍｓ）慣性センサ、高感度ＧＰＳ受信機、及び先進のＫａｌｍａｎフィルタリング・アルゴリズムを組み合わせて、位置、速度、及び姿勢の推定値を提供する小型の高性能ＧＰＳ補強型慣性航法システム（「ＧＰＳ／ＩＮＳ」：ＧＰＳ－Ａｉｄｅｄ Ｉｎｅｒｔｉａｌ Ｎａｖｉｇａｔｉｏｎ Ｓｙｓｔｅｍ）として実装されてもよい。少なくとも一実施例では、ＩＭＵセンサ１２６６により、車両１２００は、速度変化を直接観察しそれをＧＰＳからＩＭＵセンサ１２６６に相関させることによって、磁気センサからの入力を必要とせずに方位を推定できるようになる。少なくとも一実施例では、ＩＭＵセンサ１２６６及びＧＮＳＳセンサ１２５８は、単一の統合ユニットに組み合わされてもよい。
少なくとも一実施例では、車両１２００は、車両１２００の中及び／又はその周りに設置されたマイクロフォン１２９６を含んでもよい。少なくとも一実施例では、マイクロフォン１２９６は、とりわけ緊急車両の検出及び識別のために使用されてもよい。
少なくとも一実施例では、車両１２００はさらに、ステレオ・カメラ１２６８、広角カメラ１２７０、赤外線カメラ１２７２、周囲カメラ１２７４、長距離カメラ１２９８、中距離カメラ１２７６、及び／又は他のカメラ・タイプを含む任意の数のカメラ・タイプを含んでもよい。少なくとも一実施例では、カメラは、車両１２００の全周囲の周りで画像データを捕捉するために使用されてもよい。少なくとも一実施例では、使用されるカメラのタイプは、車両１２００に応じて異なる。少なくとも一実施例では、車両１２００の周りで必要な被写域を提供するために、カメラ・タイプの任意の組合せが使用されてもよい。少なくとも一実施例では、カメラの数は、実施例に応じて異なってもよい。たとえば、少なくとも一実施例では、車両１２００は６台のカメラ、７台のカメラ、１０台のカメラ、１２台のカメラ、又は別の数のカメラを含むことができる。カメラは、一例として限定することなく、ギガビット・マルチメディア・シリアル・リンク（「ＧＭＳＬ」：Ｇｉｇａｂｉｔ Ｍｕｌｔｉｍｅｄｉａ Ｓｅｒｉａｌ Ｌｉｎｋ）及び／又はギガビット・イーサネット（登録商標）をサポートしてもよい。少なくとも一実施例では、各カメラは、図１２Ａ及び図１２Ｂに関して本明細書でさらに詳細に上で説明されている。
少なくとも一実施例では、車両１２００はさらに、振動センサ１２４２を含んでもよい。振動センサ１２４２は、車軸など、車両１２００の構成要素の振動を測定してもよい。たとえば、少なくとも一実施例では、振動の変化は、路面の変化を示すことがある。少なくとも一実施例では、２つ以上の振動センサ１２４２が使用される場合には、路面の摩擦又はすべり量を判定するために振動の差が使用されてもよい（たとえば、動力により駆動される車軸と自由回転する車軸との間に振動差がある場合）。
少なくとも一実施例では、車両１２００は、ＡＤＡＳシステム１２３８を含んでもよい。ＡＤＡＳシステム１２３８は、限定することなく、いくつかの実例においてＳｏＣを含んでもよい。少なくとも一実施例では、ＡＤＡＳシステム１２３８は、限定することなく、任意の数及び任意の組合せの、自律／アダプティブ／自動のクルーズ・コントロール（「ＡＣＣ」：ａｕｔｏｎｏｍｏｕｓ／ａｄａｐｔｉｖｅ／ａｕｔｏｍａｔｉｃ ｃｒｕｉｓｅ ｃｏｎｔｒｏｌ）システム、協調型アダプティブ・クルーズ・コントロール（「ＣＡＣＣ」：ｃｏｏｐｅｒａｔｉｖｅ ａｄａｐｔｉｖｅ ｃｒｕｉｓｅ ｃｏｎｔｒｏｌ）システム、正面衝突警告（「ＦＣＷ」：ｆｏｒｗａｒｄ ｃｒａｓｈ ｗａｒｎｉｎｇ）システム、自動緊急ブレーキ（「ＡＥＢ」：ａｕｔｏｍａｔｉｃ ｅｍｅｒｇｅｎｃｙ ｂｒａｋｉｎｇ）システム、車線逸脱警告（「ＬＤＷ」：ｌａｎｅ ｄｅｐａｒｔｕｒｅ ｗａｒｎｉｎｇ）システム、車線維持支援（「ＬＫＡ」：ｌａｎｅ ｋｅｅｐ ａｓｓｉｓｔ）システム、死角警告（「ＢＳＷ」：ｂｌｉｎｄ ｓｐｏｔ ｗａｒｎｉｎｇ）システム、後方クロス・トラフィック警告（「ＲＣＴＷ」：ｒｅａｒ ｃｒｏｓｓ－ｔｒａｆｆｉｃ ｗａｒｎｉｎｇ）システム、衝突警告（「ＣＷ」：ｃｏｌｌｉｓｉｏｎ ｗａｒｎｉｎｇ）システム、車線センタリング（「ＬＣ」：ｌａｎｅ ｃｅｎｔｅｒｉｎｇ）システム、並びに／又は他のシステム、特徴、及び／若しくは機能を含んでもよい。
少なくとも一実施例では、ＡＣＣシステムは、ＲＡＤＡＲセンサ１２６０、ＬＩＤＡＲセンサ１２６４、及び／又は任意の数のカメラを使用してもよい。少なくとも一実施例では、ＡＣＣシステムは、縦方向ＡＣＣシステム及び／又は横方向ＡＣＣシステムを含んでもよい。少なくとも一実施例では、縦方向ＡＣＣシステムは、車両１２００の直前の車両までの距離を監視及び制御し、車両１２００のスピードを自動的に調節して、前の車両からの安全な距離を維持する。少なくとも一実施例では、横方向ＡＣＣシステムは、距離の維持を実行し、必要なときに車線変更するよう車両１２００に通知する。少なくとも一実施例では、横方向ＡＣＣは、ＬＣ及びＣＷなどの他のＡＤＡＳ用途に関係する。
少なくとも一実施例では、ＣＡＣＣシステムは、他の車両からの情報を使用し、この情報は、ワイヤレス・リンクにより、又は間接的にネットワーク接続を介して（たとえばインターネットを介して）、他の車両からネットワーク・インターフェース１２２４及び／又はワイヤレス・アンテナ１２２６により受信されてもよい。少なくとも一実施例では、車車間（「Ｖ２Ｖ」：ｖｅｈｉｃｌｅ－ｔｏ－ｖｅｈｉｃｌｅ）通信リンクによって直接リンクが提供されてもよく、一方インフラストラクチャ車間（「Ｉ２Ｖ」：ｉｎｆｒａｓｔｒｕｃｔｕｒｅ－ｔｏ－ｖｅｈｉｃｌｅ）通信リンクによって間接リンクが提供されてもよい。一般に、Ｖ２Ｖ通信の概念は、すぐ前の先行車両（たとえば、車両１２００のすぐ前で同じ車線にいる車両）についての情報を提供し、Ｉ２Ｖ通信の概念は、さらにその前の交通についての情報を提供する。少なくとも一実施例では、ＣＡＣＣシステムは、Ｉ２ＶとＶ２Ｖの情報源のいずれか又は両方を含んでもよい。少なくとも一実施例では、車両１２００の前の車両についての情報があれば、ＣＡＣＣシステムは信頼性をさらに高めることができ、交通の流れをより円滑にし、路上での渋滞を低減できる可能性を有する。
少なくとも一実施例では、ＦＣＷシステムは、危険物に対してドライバに忠告するように設計され、それによりドライバは修正措置を取ることができる。少なくとも一実施例では、ＦＣＷシステムは正面カメラ及び／又はＲＡＤＡＲセンサ１２６０を使用し、これらは、ディスプレイ、スピーカ、及び／又は振動構成要素などのドライバへのフィードバックに電気的に結合されている専用のプロセッサ、ＤＳＰ、ＦＰＧＡ、及び／又はＡＳＩＣに結合されている。少なくとも一実施例では、ＦＣＷシステムは、音、視覚的警告、振動、及び／又はクイック・ブレーキ・パルスなどの形で警告を提供してもよい。
少なくとも一実施例では、ＡＥＢシステムは、別の車両又は他の物体との差し迫った正面衝突を検出し、指定された時間内又は距離パラメータ内にドライバが修正措置を取らない場合には、自動でブレーキをかけてもよい。少なくとも一実施例では、ＡＥＢシステムは、専用のプロセッサ、ＤＳＰ、ＦＰＧＡ、及び／又はＡＳＩＣに結合された正面カメラ及び／又はＲＡＤＡＲセンサ１２６０を使用してもよい。少なくとも一実施例では、ＡＥＢシステムが危険物を検出したとき、ＡＥＢシステムは通常、修正措置を取って衝突を避けるよう最初にドライバに忠告し、ドライバが修正措置を取らない場合には、ＡＥＢシステムは、予測される衝突を防ぐ又は少なくともその衝撃を軽減するために自動的にブレーキをかけてもよい。少なくとも一実施例では、ＡＥＢシステムは、ダイナミック・ブレーキ・サポート及び／又は衝突直前ブレーキなどの技法を含んでもよい。
少なくとも一実施例では、ＬＤＷシステムは、車両１２００が車線の目印に交差したときにドライバに忠告するために、ハンドル又は座席の振動など、視覚的、聴覚的、及び／又は触覚的な警告を提供する。少なくとも一実施例では、ドライバが方向指示器を作動させることによって意図的な車線逸脱を示す場合には、ＬＤＷシステムは作動しない。少なくとも一実施例では、ＬＤＷシステムは、正面カメラを使用してもよく、これは、ディスプレイ、スピーカ、及び／又は振動構成要素などのドライバへのフィードバックに電気的に結合することができる専用のプロセッサ、ＤＳＰ、ＦＰＧＡ、及び／又はＡＳＩＣに結合されている。少なくとも一実施例では、ＬＫＡシステムは、ＬＤＷシステムの変形形態である。ＬＫＡシステムは、車両１２００が車線からはみ出し始めた場合に、車両１２００を修正するように操縦入力又はブレーキ制御を提供する。
少なくとも一実施例では、ＢＳＷシステムは、自動車の死角にある車両を検出し、ドライバに警告する。少なくとも一実施例では、ＢＳＷシステムは、視覚的、聴覚的、及び／又は触覚的なアラートを提供して、合流又は車線変更が安全ではないことを示してもよい。少なくとも一実施例では、ＢＳＷシステムは、ドライバが方向指示器を使用したときに追加の警告を提供してもよい。少なくとも一実施例では、ＢＳＷシステムは、専用のプロセッサ、ＤＳＰ、ＦＰＧＡ、及び／又はＡＳＩＣに結合された背面カメラ及び／又はＲＡＤＡＲセンサ１２６０を使用してもよく、これらの専用のプロセッサ、ＤＳＰ、ＦＰＧＡ、及び／又はＡＳＩＣは、ディスプレイ、スピーカ、及び／又は振動構成要素などのドライバへのフィードバックに電気的に結合されている。
少なくとも一実施例では、ＲＣＴＷシステムは、車両１２００の後退時に、後方カメラの範囲外に物体が検出されたときに、視覚的、聴覚的、及び／又は触覚的な通知を提供してもよい。少なくとも一実施例では、ＲＣＴＷシステムは、衝突を回避するために確実に車両ブレーキがかけられるように、ＡＥＢシステムを含む。少なくとも一実施例では、ＲＣＴＷシステムは、１つ又は複数の背面ＲＡＤＡＲセンサ１２６０を使用してもよく、これはディスプレイ、スピーカ、及び／又は振動構成要素などのドライバへのフィードバックに電気的に結合された専用のプロセッサ、ＤＳＰ、ＦＰＧＡ、及び／又はＡＳＩＣに結合されている。
少なくとも一実施例では、従来のＡＤＡＳシステムは、誤検出結果を出しがちなことがあり、これはドライバにとっては迷惑で気が散るものであり得るが、通常は大したことにはならない。なぜなら、従来のＡＤＡＳシステムは、ドライバに忠告し、安全を要する状態が本当に存在し、それに適宜対応するかどうかを、ドライバが判断できるようにするからである。少なくとも一実施例では、結果が矛盾する場合、一次コンピュータ（たとえば第１のコントローラ１２３６）からの結果に従うか、又は二次コンピュータ（たとえば、第２のコントローラ１２３６）からの結果に従うかどうかを、車両１２００自体が判断する。たとえば、少なくとも一実施例では、ＡＤＡＳシステム１２３８は、バックアップ・コンピュータの合理性モジュールに知覚情報を抵抗するための、バックアップ及び／又は二次コンピュータであってもよい。少なくとも一実施例では、バックアップ・コンピュータの合理性モニタが、ハードウェア構成要素上の冗長性の多様なソフトウェアを実行して、知覚の誤り及び動的な運転タスクを検出してもよい。少なくとも一実施例では、ＡＤＡＳシステム１２３８からの出力は、監視ＭＣＵに提供されてもよい。少なくとも一実施例では、一次コンピュータからの出力と二次コンピュータからの出力が矛盾する場合には、監視ＭＣＵが、安全な動作を確保するために矛盾をどのように調和させるかを判定する。
少なくとも一実施例では、一次コンピュータは、一次コンピュータの選択した結果の信頼性を示す信頼性スコアを、監視ＭＣＵに提供するように構成されてもよい。少なくとも一実施例では、信頼性スコアが閾値を超える場合には、二次コンピュータが矛盾する又は一貫性のない結果を提供しているかどうかに関わらず、監視ＭＣＵは一次コンピュータの指示に従ってもよい。少なくとも一実施例では、信頼性スコアが閾値を満足せず、一次コンピュータと二次コンピュータが異なる結果（たとえば、矛盾）を示す場合には、監視ＭＣＵは、コンピュータ同士を調停して、適切な結果を判定してもよい。
少なくとも一実施例では、二次コンピュータが誤アラームを提供する条件を、一次コンピュータと二次コンピュータからの出力に少なくとも部分的に基づき判定するように訓練及び構成されたニューラル・ネットワークを、監視ＭＣＵが実行するように構成されてもよい。少なくとも一実施例では、監視ＭＣＵのニューラル・ネットワークは、二次コンピュータの出力が信用されてもよいときと、信用できないときとを学習してもよい。たとえば、少なくとも一実施例では、二次コンピュータがＲＡＤＡＲベースのＦＣＷシステムである場合、監視ＭＣＵのニューラル・ネットワークは、アラームをトリガする排水溝の格子又はマンホール・カバーなど、実際には危険物ではない金属物体をＦＣＷシステムが識別するときを学習してもよい。少なくとも一実施例では、二次コンピュータがカメラ・ベースのＬＤＷシステムである場合、自転車や歩行者が存在し、車線逸脱が実際には最も安全な操作であるときに、監視ＭＣＵのニューラル・ネットワークはＬＤＷを無効にするように学習してもよい。少なくとも一実施例では、監視ＭＣＵは、ニューラル・ネットワークを関連するメモリとともに実行するのに好適なＤＬＡ又はＧＰＵのうちの少なくとも１つを含んでもよい。少なくとも一実施例では、監視ＭＣＵは、ＳｏＣ１２０４の構成要素を備えても、且つ／又はその構成要素として含まれてもよい。
少なくとも一実施例では、ＡＤＡＳシステム１２３８は、コンピュータ・ビジョンの従来のルールを使用してＡＤＡＳ機能を実行する二次コンピュータを含んでもよい。少なくとも一実施例では、二次コンピュータは、従来のコンピュータ・ビジョン・ルール（ｉｆ－ｔｈｅｎルール）を使用してもよく、ニューラル・ネットワークが監視ＭＣＵに存在することによって、信頼性、安全性、及び性能が向上してもよい。たとえば、少なくとも一実施例では、多様な実装及び意図的な非同一性により、特にソフトウェア（又はソフトウェアとハードウェアのインターフェース）の機能によって生じる誤りに対し、システム全体の誤り耐性が高まる。たとえば、少なくとも一実施例では、一次コンピュータ上で実行中のソフトウェアにバグ又はエラーがあり、二次コンピュータ上で実行中の非同一のソフトウェア・コードが、全体的に同じ結果を提供する場合には、監視ＭＣＵは、全体的な結果が正しく、一次コンピュータ上のソフトウェア又はハードウェアのバグが重大なエラーを引き起こしていないという、より高い信頼性を有してもよい。
少なくとも一実施例では、ＡＤＡＳシステム１２３８の出力は、一次コンピュータの知覚ブロック、及び／又は一次コンピュータの動的運転タスクブロックに供給されてもよい。たとえば、少なくとも一実施例では、ＡＤＡＳシステム１２３８が、直前の物体に起因して正面衝突警告を示している場合には、知覚ブロックは、物体を識別するときにこの情報を使用してもよい。少なくとも一実施例では、二次コンピュータは、本明細書に記載するように、訓練済みの、したがって誤検出のリスクを低減する独自のニューラル・ネットワークを有してもよい。
少なくとも一実施例では、車両１２００はさらに、インフォテイメントＳｏＣ１２３０（たとえば、車両内インフォテイメント・システム（ＩＶＩ）：ｉｎ－ｖｅｈｉｃｌｅ ｉｎｆｏｔａｉｎｍｅｎｔ ｓｙｓｔｅｍ）を含んでもよい。インフォテイメント・システム１２３０はＳｏＣとして図示及び説明されるが、少なくとも一実施例では、ＳｏＣではなくてもよく、限定することなく２つ以上の個別の構成要素を含んでもよい。少なくとも一実施例では、インフォテイメントＳｏＣ１２３０は、限定することなく、ハードウェアとソフトウェアの組合せを含んでもよく、この組合せを使用して、オーディオ（たとえば、音楽、パーソナル・デジタル・アシスタント、ナビゲーション命令、ニュース、ラジオなど）、ビデオ（たとえば、ＴＶ、映画、ストリーミングなど）、電話（たとえば、ハンズフリー通話）、ネットワーク接続（たとえば、ＬＴＥ、Ｗｉ－Ｆｉなど）、及び／又は情報サービス（たとえば、ナビゲーション・システム、後方駐車支援、無線データ・システム、車両関連情報、たとえば燃料レベル、合計走行距離、ブレーキ燃料レベル、オイル・レベル、ドアの開閉、空気フィルタ情報など）を車両１２００に提供してもよい。たとえば、インフォテイメントＳｏＣ１２３０は、ラジオ、ディスク再生装置、ナビゲーション・システム、ビデオ再生装置、ＵＳＢ及びＢｌｕｅｔｏｏｔｈ接続、カーピュータ、車内エンタテイメント、Ｗｉ－Ｆｉ、ハンドル・オーディオ制御、ハンズフリー音声制御、ヘッド・アップ・ディスプレイ（「ＨＵＤ」：ｈｅａｄｓ－ｕｐ ｄｉｓｐｌａｙ）、ＨＭＩディスプレイ１２３４、テレマテックス・デバイス、（たとえば、様々な構成要素、特徴、及び／若しくはシステムを制御及び／若しくは相互作用するための）制御パネル、並びに／又は他の構成要素を含むことができる。少なくとも一実施例では、さらにインフォテイメントＳｏＣ１２３０を使用して、ＡＤＡＳシステム１２３８からの情報、車両操作計画、軌道などの自律運転情報、周囲環境情報（たとえば、交差点情報、車両情報、道路情報など）、及び／又は他の情報などの（たとえば、視覚的及び／又は聴覚的な）情報が、車両のユーザに提供されてもよい。
少なくとも一実施例では、インフォテイメントＳｏＣ１２３０は、任意の量及びタイプのＧＰＵ機能を含んでもよい。少なくとも一実施例では、インフォテイメントＳｏＣ１２３０は、バス１２０２（たとえば、ＣＡＮバス、イーサネット（登録商標）など）を介して、車両１２００の他のデバイス、システム、及び／又は構成要素と通信してもよい。少なくとも一実施例では、インフォテイメントＳｏＣ１２３０は監視ＭＣＵに結合されてもよく、それにより、一次コントローラ１２３６（たとえば、車両１２００の一次及び／又はバックアップのコンピュータ）が故障したときに、インフォテイメント・システムのＧＰＵが、一部の自己運転機能を実行してもよい。少なくとも一実施例では、インフォテイメントＳｏＣ１２３０は、本明細書に記載するように、車両１２００を運転手－安全停止モードにしてもよい。
少なくとも一実施例では、車両１２００はさらに、計器クラスタ１２３２（たとえば、デジタル・ダッシュボード、電子計器クラスタ、デジタル計器パネルなど）を含んでもよい。計器クラスタ１２３２は、限定することなく、コントローラ、及び／又はスーパーコンピュータ（たとえば、個別のコントローラ又はスーパーコンピュータ）を含んでもよい。少なくとも一実施例では、計器クラスタ１２３２は、限定することなく、スピード・メータ、燃料レベル、油圧、タコメータ、オドメータ、方向指示器、シフトレバー位置インジケータ、シート・ベルト警告灯、バーキング・ブレーキ警告灯、エンジン故障灯、補助拘束システム（たとえば、エアバッグ）情報、ライト制御、安全システム制御、ナビゲーション情報など、任意の数及び組合せの計器セットを含んでもよい。いくつかの実例では、インフォテイメントＳｏＣ１２３０と計器クラスタ１２３２との間で、情報が表示及び／又は共有されてもよい。少なくとも一実施例では、計器クラスタ１２３２は、インフォテイメントＳｏＣ１２３０の一部として含まれてもよく、又はその逆であってもよい。
１つ若しくは複数の実施例に関連する推論及び／又は訓練の動作を実行するために、推論及び／又は訓練論理９１５が使用される。推論及び／又は訓練論理９１５に関する詳細事項は、図９Ａ及び／又は図９Ｂと併せて本明細書に提供される。少なくとも一実施例では、推論及び／又は訓練論理９１５は、本明細書に記載のニューラル・ネットワークの訓練動作、ニューラル・ネットワークの機能及び／若しくはアーキテクチャ、又はニューラル・ネットワークのユース・ケースを使用して計算された重みパラメータに少なくとも部分的に基づき、推論又は予測の動作のために図１２Ｃのシステムにおいて使用されてもよい。少なくとも一実施例では、自律車両１２００によって使用されるニューラル・ネットワークは、本明細書に記載するような、前記ニューラル・ネットワークの部分を並列に別個に訓練するための２つ以上の処理コアによってそれぞれ訓練された１つ又は複数のニューラル・ネットワークによる推論を使用して動作することができる。
図１２Ｄは、少なくとも一実施例による、クラウド・ベースのサーバと図１２Ａの自律車両１２００との間で通信するためのシステム１２７６の図である。少なくとも一実施例では、システム１２７６は、限定することなく、サーバ１２７８、ネットワーク１２９０、並びに車両１２００を含む任意の数及びタイプの車両を含んでもよい。サーバ１２７８は、限定することなく、複数のＧＰＵ１２８４（Ａ）～１２８４（Ｈ）（本明細書ではまとめてＧＰＵ１２８４と呼ぶ）、ＰＣＩｅスイッチ１２８２（Ａ）～１２８２（Ｈ）（本明細書ではまとめてＰＣＩｅスイッチ１２８２と呼ぶ）、及び／又はＣＰＵ１２８０（Ａ）～１２８０（Ｂ）（本明細書ではまとめてＣＰＵ１２８０と呼ぶ）を含んでもよい。ＧＰＵ１２８４、ＣＰＵ１２８０、及びＰＣＩｅスイッチ１２８２は、たとえば限定することなく、ＮＶＩＤＩＡにより開発されたＮＶＬｉｎｋインターフェース１２８８、及び／又はＰＣＩｅ接続１２８６などの高速相互接続によって、相互接続されてもよい。少なくとも一実施例では、ＧＰＵ１２８４同士は、ＮＶＬｉｎｋ及び／又はＮＶＳｗｉｔｃｈ ＳｏＣを介して接続され、ＧＰＵ１２８４とＰＣＩｅスイッチ１２８２は、ＰＣＩｅ相互接続を介して接続される。少なくとも一実施例では、８個のＧＰＵ１２８４、２個のＣＰＵ１２８０、及び４個のＰＣＩｅスイッチ１２８２が図示してあるが、これは限定するものではない。少なくとも一実施例では、サーバ１２７８のそれぞれは、限定することなく、任意の数のＧＰＵ１２８４、ＣＰＵ１２８０、及び／又はＰＣＩｅスイッチ１２８２を任意の組合せで含んでもよい。たとえば、少なくとも一実施例では、サーバ１２７８は、それぞれが８個、１６個、３２個、及び／又はそれ以上のＧＰＵ１２８４を含むことができる。
少なくとも一実施例では、サーバ１２７８は、最近始まった道路工事などの予想外の又は変更された道路状態を示す画像を表す画像データを、ネットワーク１２９０を介して車両から受信してもよい。少なくとも一実施例では、サーバ１２７８は、ニューラル・ネットワーク１２９２、更新済みニューラル・ネットワーク１２９２、及び／又は、限定することなく交通状態及び道路状態に関する情報を含む地図情報１２９４を、ネットワーク１２９０を介して車両に送信してもよい。少なくとも一実施例では、地図情報１２９４の更新は、建築現場、穴、迂回路、洪水、及び／又は他の障害物に関する情報など、ＨＤマップ１２２２に対する更新を、限定することなく含んでもよい。少なくとも一実施例では、ニューラル・ネットワーク１２９２、更新済みニューラル・ネットワーク１２９２、及び／又は地図情報１２９４は、環境内の任意の数の車両から受信したデータに表された新しい訓練及び／又は経験から得られたものであってもよく、且つ／又は、データ・センタにおいて（たとえば、サーバ１２７８及び／又は他のサーバを使用して）実行された訓練に少なくとも部分的に基づき、得られたものであってもよい。
少なくとも一実施例では、サーバ１２７８を使用して、訓練データに少なくとも部分的に基づき、機械学習モデル（たとえば、ニューラル・ネットワーク）が訓練されてもよい。訓練データは車両によって生成されてもよく、且つ／又はシミュレーションで（たとえば、ゲーム・エンジンを使用して）生成されてもよい。少なくとも一実施例では、（たとえば、関連するニューラル・ネットワークが教師あり学習により恩恵を受ける場合には）任意の量の訓練データがタグ付けされ、且つ／又は他の前処理を受ける。少なくとも一実施例では、（たとえば、関連するニューラル・ネットワークが教師あり学習を必要としない場合には）任意の量の訓練データはタグ付け及び／又は前処理されない。少なくとも一実施例では、機械学習モデルが訓練されると、機械学習モデルは車両によって使用されてもよく（たとえば、ネットワーク１２９０を介して車両に送信されてもよく、且つ／又は機械学習モデルは、車両を遠隔監視するためにサーバ１２７８によって使用されてもよい。
少なくとも一実施例では、サーバ１２７８は車両からデータを受信し、リアル・タイムの知的推論ができるように、最新のリアル・タイムのニューラル・ネットワークにデータを適用してもよい。少なくとも一実施例では、サーバ１２７８は、ＮＶＩＤＩＡによって開発されたＤＧＸ及びＤＧＸステーション・マシンなど、ＧＰＵ１２８４によって動く深層学習スーパーコンピュータ及び／又は専用ＡＩコンピュータを含んでもよい。しかし、少なくとも一実施例では、サーバ１２７８は、ＣＰＵにより動くデータ・センタを使用する深層学習インフラストラクチャを含んでもよい。
少なくとも一実施例では、サーバ１２７８の深層学習インフラストラクチャは、高速のリアル・タイムの推論が可能であってもよく、その機能を使用して、車両１２００のプロセッサ、ソフトウェア、及び／又は関連ハードウェアの健全性を評価及び確認してもよい。たとえば、少なくとも一実施例では、深層学習インフラストラクチャは、一連の画像、及び／又はその一連の画像において（たとえば、コンピュータ・ビジョン及び／又は他の機械学習の物体分類技法により）車両１２００が位置特定した物体など、周期的な更新を車両１２００から受信してもよい。少なくとも一実施例では、深層学習インフラストラクチャは、独自のニューラル・ネットワークを実行して物体を識別し、それを車両１２００によって識別された物体と比較してもよく、結果が一致せず、車両１２００のＡＩが故障していると深層学習インフラストラクチャが結論づけた場合には、サーバ１２７８は、車両１２００のフェイル・セーフ・コンピュータに制御を掌握し、乗員に通知し、安全な停車操作を完了するよう命じる信号を車両１２００に送信してもよい。
少なくとも一実施例では、サーバ１２７８は、ＧＰＵ１２８４、及び１つ又は複数のプログラム可能な推論アクセラレータ（たとえば、ＮＶＩＤＩＡのＴｅｎｓｏｒＲＴ３）を含んでもよい。少なくとも一実施例では、ＧＰＵにより動くサーバと、推論の加速とを組み合わせることによって、リアル・タイムの応答を可能にすることができる。性能がそれほど重要ではない場合など、少なくとも一実施例では、ＣＰＵ、ＦＰＧＡ、及び他のプロセッサにより動くサーバが、推論に使用されてもよい。少なくとも一実施例では、１つ又は複数の実施例を実行するために、ハードウェア構造体９１５が使用される。ハードウェア構造体９１５に関する詳細事項は、図９Ａ及び／又は図９Ｂと併せて本明細書に提供される。
コンピュータ・システム
図１３は、例示的なコンピュータ・システムを示すブロック図であり、このコンピュータ・システムは、少なくとも一実施例による、命令を実行するための実行ユニットを含んでもよいプロセッサとともに形成された、相互接続されたデバイス及び構成要素、システム・オン・チップ（ＳｏＣ）、又はこれらの何らかの組合せ１３００を有するシステムであってもよい。少なくとも一実施例では、コンピュータ・システム１３００は、本明細書に記載の実施例などにおいて本開示に従ってデータを処理するためのアルゴリズムを実行する論理を含む実行ユニットを使用するための、プロセッサ１３０２などの構成要素を、限定することなく含んでもよい。少なくとも一実施例では、コンピュータ・システム１３００は、カリフォルニア州サンタクララのインテルコーポレーションから入手可能なＰＥＮＴＩＵＭ（登録商標）プロセッサ・ファミリー、Ｘｅｏｎ（商標）、Ｉｔａｎｉｕｍ（登録商標）、ＸＳｃａｌｅ（商標）及び／又はＳｔｒｏｎｇＡＲＭ（商標）、Ｉｎｔｅｌ（登録商標）Ｃｏｒｅ（商標）、又はＩｎｔｅｌ（登録商標）Ｎｅｒｖａｎａ（商標）マイクロプロセッサなどのプロセッサを含んでもよいが、（他のマイクロプロセッサ、エンジニアリング・ワークステーション、セット・トップ・ボックスなどを有するＰＣを含め）他のシステムが使用されてもよい。少なくとも一実施例では、コンピュータ・システム１３００は、ワシントン州、レドモンドのマイクロソフトコーポレーションから入手可能なＷＩＮＤＯＷＳ（登録商標）のオペレーティング・システムのあるバージョンを実行してもよいが、他のオペレーティング・システム（たとえば、ＵＮＩＸ（登録商標）及びＬｉｎｕｘ（登録商標））、組み込みソフトウェア、及び／又はグラフィカル・ユーザ・インターフェースが使用されてもよい。
図１３は、例示的なコンピュータ・システムを示すブロック図であり、このコンピュータ・システムは、少なくとも一実施例による、命令を実行するための実行ユニットを含んでもよいプロセッサとともに形成された、相互接続されたデバイス及び構成要素、システム・オン・チップ（ＳｏＣ）、又はこれらの何らかの組合せ１３００を有するシステムであってもよい。少なくとも一実施例では、コンピュータ・システム１３００は、本明細書に記載の実施例などにおいて本開示に従ってデータを処理するためのアルゴリズムを実行する論理を含む実行ユニットを使用するための、プロセッサ１３０２などの構成要素を、限定することなく含んでもよい。少なくとも一実施例では、コンピュータ・システム１３００は、カリフォルニア州サンタクララのインテルコーポレーションから入手可能なＰＥＮＴＩＵＭ（登録商標）プロセッサ・ファミリー、Ｘｅｏｎ（商標）、Ｉｔａｎｉｕｍ（登録商標）、ＸＳｃａｌｅ（商標）及び／又はＳｔｒｏｎｇＡＲＭ（商標）、Ｉｎｔｅｌ（登録商標）Ｃｏｒｅ（商標）、又はＩｎｔｅｌ（登録商標）Ｎｅｒｖａｎａ（商標）マイクロプロセッサなどのプロセッサを含んでもよいが、（他のマイクロプロセッサ、エンジニアリング・ワークステーション、セット・トップ・ボックスなどを有するＰＣを含め）他のシステムが使用されてもよい。少なくとも一実施例では、コンピュータ・システム１３００は、ワシントン州、レドモンドのマイクロソフトコーポレーションから入手可能なＷＩＮＤＯＷＳ（登録商標）のオペレーティング・システムのあるバージョンを実行してもよいが、他のオペレーティング・システム（たとえば、ＵＮＩＸ（登録商標）及びＬｉｎｕｘ（登録商標））、組み込みソフトウェア、及び／又はグラフィカル・ユーザ・インターフェースが使用されてもよい。
実施例は、携帯型デバイス及び組み込みアプリケーションなど、他のデバイスで使用されてもよい。携帯型デバイスのいくつかの実例は、セルラー・フォン、インターネット・プロトコル・デバイス、デジタル・カメラ、パーソナル・デジタル・アシスタント（「ＰＤＡ」：ｐｅｒｓｏｎａｌ ｄｉｇｉｔａｌ ａｓｓｉｓｔａｎｔｓ）、及び携帯型ＰＣを含む。少なくとも一実施例では、組み込みアプリケーションは、マイクロコントローラ、デジタル信号プロセッサ（「ＤＳＰ」：ｄｉｇｉｔａｌ ｓｉｇｎａｌ ｐｒｏｃｅｓｓｏｒ）、システム・オン・チップ、ネットワーク・コンピュータ（「ＮｅｔＰＣ」：ｎｅｔｗｏｒｋ ｃｏｍｐｕｔｅｒｓ）、セット・トップ・ボックス、ネットワーク・ハブ、広域ネットワーク（「ＷＡＮ」：ｗｉｄｅ ａｒｅａ ｎｅｔｗｏｒｋ）スイッチ、又は少なくとも一実施例による１つ又は複数の命令を実行することができる任意の他のシステムを含んでもよい。
少なくとも一実施例では、コンピュータ・システム１３００は、限定することなくプロセッサ１３０２を含んでもよく、このプロセッサ１３０２は限定することなく、本明細書に記載の技法による機械学習モデルの訓練及び／又は推論を実行するための１つ又は複数の実行ユニット１３０８を含んでもよい。少なくとも一実施例では、システム１３００は、シングル・プロセッサのデスクトップ又はサーバ・システムであるが、別の実施例では、システム１３００はマルチプロセッサ・システムであってもよい。少なくとも一実施例では、プロセッサ１３０２は、限定することなく、複合命令セット・コンピュータ（「ＣＩＳＣ」：complex instruction set computer）マイクロプロセッサ、縮小命令セット・コンピューティング（「ＲＩＳＣ」）マイクロプロセッサ、超長命令語（「ＶＬＩＷ」）マイクロプロセッサ、命令セットの組合せを実装するプロセッサ、又は任意の他のプロセッサ・デバイス、たとえばデジタル信号プロセッサなどを含んでもよい。少なくとも一実施例では、プロセッサ１３０２は、プロセッサ・バス１３１０に結合されてもよく、このプロセッサ・バスは、プロセッサ１３０２とコンピュータ・システム１３００内の他の構成要素との間でデジタル信号を送信してもよい。
少なくとも一実施例では、プロセッサ１３０２は、限定することなく、レベル１（「Ｌ１」）の内部キャッシュ・メモリ（「キャッシュ」）１３０４を含んでもよい。少なくとも一実施例では、プロセッサ１３０２は、単一の内部キャッシュ又は複数レベルの内部キャッシュを有してもよい。少なくとも一実施例では、キャッシュ・メモリは、プロセッサ１３０２の外部にあってもよい。他の実施例は、特定の実装形態及び必要性に応じて、内部キャッシュと外部キャッシュの両方の組合せも含んでよい。少なくとも一実施例では、レジスタ・ファイル１３０６は、整数レジスタ、浮動小数点レジスタ、状態レジスタ、及び命令ポインタ・レジスタを限定することなく含む様々レジスタに、異なるタイプのデータを記憶してもよい。
少なくとも一実施例では、整数及び浮動小数点の演算を実行するための論理を限定することなく含む実行ユニット１３０８も、プロセッサ１３０２にある。プロセッサ１３０２は、ある一定のマクロ命令のためのマイクロコードを記憶するマイクロコード（「ｕコード」）読取り専用メモリ（「ＲＯＭ」：ｒｅａｄ ｏｎｌｙ ｍｅｍｏｒｙ）も含んでよい。少なくとも一実施例では、実行ユニット１３０８は、パック命令セット１３０９に対処する論理を含んでもよい。少なくとも一実施例では、パック命令セット１３０９を、命令を実行する関連回路とともに汎用プロセッサ１３０２の命令セットに含めることにより、多くのマルチメディア・アプリケーションによって使用される演算を、汎用プロセッサ１３０２のパック・データを使用して実行することができる。１つ又は複数の実施例では、プロセッサのデータ・バスの全幅を使用してパック・データの演算を実行することによって、多くのマルチメディア・アプリケーションを加速し、より効率的に実行することができ、これにより、１度に１つのデータ要素に対して１つ又は複数の演算を実行するためにプロセッサのデータ・バス間でより小さい単位のデータを転送する必要をなくすことができる。
少なくとも一実施例では、実行ユニット１３０８はまた、マイクロコントローラ、組み込みプロセッサ、グラフィックス・デバイス、ＤＳＰ、及び他のタイプの論理回路において使用されてもよい。少なくとも一実施例では、コンピュータ・システム１３００は、限定することなくメモリ１３２０を含んでもよい。少なくとも一実施例では、メモリ１３２０は、ダイナミック・ランダム・アクセス・メモリ（「ＤＲＡＭ」）デバイス、スタティック・ランダム・アクセス・メモリ（「ＳＲＡＭ」）デバイス、フラッシュ・メモリ・デバイス、又は他のメモリ・デバイスとして実装されてもよい。メモリ１３２０は、プロセッサ１３０２によって実行されてもよいデータ信号によって表される命令１３１９、及び／又はデータ１３２１を記憶してもよい。
少なくとも一実施例では、システム論理チップが、プロセッサ・バス１３１０及びメモリ１３２０に結合されてもよい。少なくとも一実施例では、システム論理チップは、限定することなく、メモリ・コントローラ・ハブ（「ＭＣＨ」：ｍｅｍｏｒｙ ｃｏｎｔｒｏｌｌｅｒ ｈｕｂ）１３１６を含んでもよく、プロセッサ１３０２は、プロセッサ・バス１３１０を介してＭＣＨ１３１６と通信してもよい。少なくとも一実施例では、ＭＣＨ１３１６は、命令及びデータを記憶するため、及びグラフィックス・コマンド、データ、及びテクスチャを記憶するために、高帯域幅メモリ経路１３１８をメモリ１３２０に提供してもよい。少なくとも一実施例では、ＭＣＨ１３１６は、プロセッサ１３０２と、メモリ１３２０と、コンピュータ・システム１３００の他の構成要素との間でデータ信号を導き、プロセッサ・バス１３１０と、メモリ１３２０と、システムＩ／Ｏ１３２２との間でデータ信号をブリッジしてもよい。少なくとも一実施例では、システム論理チップは、グラフィックス・コントローラに結合するためのグラフィックス・ポートを提供してもよい。少なくとも一実施例では、ＭＣＨ１３１６は、高帯域幅メモリ経路１３１８を介してメモリ１３２０に結合されてもよく、グラフィックス／ビデオカード１３１２は、アクセラレーテッド・グラフィックス・ポート（「ＡＧＰ」：Ａｃｃｅｌｅｒａｔｅｄ Ｇｒａｐｈｉｃｓ Ｐｏｒｔ）相互接続１３１４を介してＭＣＨ１３１６に結合されてもよい。
少なくとも一実施例では、コンピュータ・システム１３００は、ＭＣＨ１３１６をＩ／Ｏコントローラ・ハブ（「ＩＣＨ」：Ｉ／Ｏ ｃｏｎｔｒｏｌｌｅｒ ｈｕｂ）１３３０に結合するためのプロプライエタリ・ハブ・インターフェース・バスであるシステムＩ／Ｏ１３２２を使用してもよい。少なくとも一実施例では、ＩＣＨ１３３０は、ローカルのＩ／Ｏバスを介していくつかのＩ／Ｏデバイスに直接接続を提供してもよい。少なくとも一実施例では、ローカルＩ／Ｏバスは、周辺装置をメモリ１３２０、チップセット、及びプロセッサ１３０２に接続するための高速Ｉ／Ｏバスを、限定することなく含んでもよい。例としては、オーディオ・コントローラ１３２９、ファームウェア・ハブ（「フラッシュＢＩＯＳ」）１３２８、ワイヤレス・トランシーバ１３２６、データ・ストレージ１３２４、ユーザ入力及びキーボードのインターフェースを含むレガシーＩ／Ｏコントローラ１３２３、ユニバーサル・シリアル・バス（「ＵＳＢ」：Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）などのシリアル拡張ポート１３２７、及びネットワーク・コントローラ１３３４が、限定することなく含まれてもよい。データ・ストレージ１３２４は、ハード・ディスク・ドライブ、フロッピー（登録商標）・ディスク・ドライブ、ＣＤ－ＲＯＭデバイス、フラッシュ・メモリ・デバイス、又は他の大容量ストレージ・デバイスを備えてもよい。
少なくとも一実施例では、図１３は、相互接続されたハードウェア・デバイス又は「チップ」を含むシステムを示すが、一方他の実施例では、図１３は例示的なシステム・オン・チップ（「ＳｏＣ」）を示してもよい。少なくとも一実施例では、図１３で示すデバイスは、プロプライエタリ相互接続、標準相互接続（たとえば、ＰＣＩｅ）、又はこれらの何らかの組合せで相互接続されてもよい。少なくとも一実施例では、コンピュータ・システム１３００の１つ又は複数の構成要素は、コンピュート・エクスプレス・リンク（ＣＸＬ：ｃｏｍｐｕｔｅ ｅｘｐｒｅｓｓ ｌｉｎｋ）相互接続を使用して相互接続されてもよい。
１つ若しくは複数の実施例に関連する推論及び／又は訓練の動作を実行するために、推論及び／又は訓練論理９１５が使用される。推論及び／又は訓練論理９１５に関する詳細事項は、図９Ａ及び／又は図９Ｂと併せて本明細書に提供される。少なくとも一実施例では、推論及び／又は訓練論理９１５は、本明細書に記載のニューラル・ネットワークの訓練動作、ニューラル・ネットワークの機能及び／若しくはアーキテクチャ、又はニューラル・ネットワークのユース・ケースを使用して計算された重みパラメータに少なくとも部分的に基づき、推論又は予測の動作のために図１３のシステムにおいて使用されてもよい。少なくとも一実施例では、電子デバイス１２００によって使用されるニューラル・ネットワークは、本明細書に記載するような、前記ニューラル・ネットワークの部分を並列に別個に訓練するための２つ以上の処理コアによってそれぞれ訓練された１つ又は複数のニューラル・ネットワークによる推論を使用して動作することができる。
図１４は、少なくとも一実施例による、プロセッサ１４１０を利用するための電子デバイス１４００を示すブロック図である。少なくとも一実施例では、電子デバイス１４００は、たとえば限定することなく、ノートブック、タワー・サーバ、ラック・サーバ、ブレード・サーバ、ラップトップ、デスクトップ、タブレット、モバイル・デバイス、電話、組み込みコンピュータ、又は任意の他の好適な電子デバイスであってもよい。
少なくとも一実施例では、システム１４００は、任意の好適な数又は種類の構成要素、周辺装置、モジュール、若しくはデバイスに通信可能に結合されたプロセッサ１４１０を、限定することなく含んでもよい。少なくとも一実施例では、Ｉ°Ｃバス、システム・マネージメント・バス（「ＳＭＢｕｓ」：Ｓｙｓｔｅｍ Ｍａｎａｇｅｍｅｎｔ Ｂｕｓ）、ロー・ピン・カウント（ＬＰＣ：Ｌｏｗ Ｐｉｎ Ｃｏｕｎｔ）バス、シリアル・ペリフェラル・インターフェース（「ＳＰＩ」：Ｓｅｒｉａｌ Ｐｅｒｉｐｈｅｒａｌ Ｉｎｔｅｒｆａｃｅ）、ハイ・デフィニション・オーディオ（「ＨＤＡ」：Ｈｉｇｈ Ｄｅｆｉｎｉｔｉｏｎ Ａｕｄｉｏ）バス、シリアル・アドバンス・テクノロジー・アタッチメント（「ＳＡＴＡ」：Ｓｅｒｉａｌ Ａｄｖａｎｃｅ Ｔｅｃｈｎｏｌｏｇｙ Ａｔｔａｃｈｍｅｎｔ）バス、ユニバーサル・シリアル・バス（「ＵＳＢ」）（バージョン１、２、３）、又はユニバーサル非同期レシーバ／トランスミッタ（「ＵＡＲＴ」：Ｕｎｉｖｅｒｓａｌ Ａｓｙｎｃｈｒｏｎｏｕｓ Ｒｅｃｅｉｖｅｒ／Ｔｒａｎｓｍｉｔｔｅｒ）バスなどのバス若しくはインターフェースを使用して結合されるプロセッサ１４１０。少なくとも一実施例では、図１４は、相互接続されたハードウェア・デバイス又は「チップ」を含むシステムを示すが、一方他の実施例では、図１４は例示的なシステム・オン・チップ（「ＳｏＣ」）を示してもよい。少なくとも一実施例では、図１４に示すデバイスは、プロプライエタリ相互接続、標準相互接続（たとえば、ＰＣＩｅ）、又はこれらの何らかの組合せで相互接続されてもよい。少なくとも一実施例では、図１４の１つ又は複数の構成要素は、コンピュート・エクスプレス・リンク（ＣＸＬ）相互接続を使用して相互接続されてもよい。
少なくとも一実施例では、図１４は、ディスプレイ１４２４、タッチ画面１４２５、タッチ・パッド１４３０、近距離無線通信ユニット（「ＮＦＣ」：Ｎｅａｒ Ｆｉｅｌｄ Ｃｏｍｍｕｎｉｃａｔｉｏｎｓ ｕｎｉｔ）１４４５、センサ・ハブ１４４０、熱センサ１４４６、エクスプレス・チップセット（「ＥＣ」：Ｅｘｐｒｅｓｓ Ｃｈｉｐｓｅｔ）１４３５、トラステッド・プラットフォーム・モジュール（「ＴＰＭ」：Ｔｒｕｓｔｅｄ Ｐｌａｔｆｏｒｍ Ｍｏｄｕｌｅ）１４３８、ＢＩＯＳ／ファームウェア／フラッシュ・メモリ（「ＢＩＯＳ、ＦＷフラッシュ」：ＢＩＯＳ／ｆｉｒｍｗａｒｅ／ｆｌａｓｈ ｍｅｍｏｒｙ）１４２２、ＤＳＰ１４６０、ソリッド・ステート・ディスク（「ＳＳＤ」：Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｉｓｋ）若しくはハード・ディスク・ドライブ（「ＨＤＤ」：Ｈａｒｄ Ｄｉｓｋ Ｄｒｉｖｅ）などのドライブ（「ＳＳＤ又はＨＤＤ」）１４２０、ワイヤレス・ローカル・エリア・ネットワーク・ユニット（「ＷＬＡＮ」：ｗｉｒｅｌｅｓｓ ｌｏｃａｌ ａｒｅａ ｎｅｔｗｏｒｋ ｕｎｉｔ）１４５０、Ｂｌｕｅｔｏｏｔｈユニット１４５２、ワイヤレス広域ネットワーク・ユニット（「ＷＷＡＮ」：Ｗｉｒｅｌｅｓｓ Ｗｉｄｅ Ａｒｅａ Ｎｅｔｗｏｒｋ ｕｎｉｔ）１４５６、全地球測位システム（ＧＰＳ：Ｇｌｏｂａｌ Ｐｏｓｉｔｉｏｎｉｎｇ Ｓｙｓｔｅｍ）１４５５、ＵＳＢ３．０カメラなどのカメラ（「ＵＳＢ３．０カメラ」）１４５４、又は、たとえばＬＰＤＤＲ３規格に実装された低電力ダブル・データ・レート（「ＬＰＤＤＲ」：Ｌｏｗ Ｐｏｗｅｒ Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ）メモリ・ユニット（「ＬＰＤＤＲ３」）１４１５を含んでもよい。これらの構成要素は、それぞれ任意の好適なやり方で実装されてもよい。
少なくとも一実施例では、上述した構成要素を介して、他の構成要素がプロセッサ１４１０に通信可能に結合されてもよい。少なくとも一実施例では、加速度計１４４１、周囲光センサ（「ＡＬＳ」：Ａｍｂｉｅｎｔ Ｌｉｇｈｔ Ｓｅｎｓｏｒ）１４４２、コンパス１４４３、及びジャイロスコープ１４４４が、センサ・ハブ１４４０に通信可能に結合されてもよい。少なくとも一実施例では、熱センサ１４３９、ファン１４３７、キーボード１４４６、及びタッチ・パッド１４３０が、ＥＣ１４３５に通信可能に結合されてもよい。少なくとも一実施例では、スピーカ１４６３、ヘッドフォン１４６４、及びマイクロフォン（「ｍｉｃ」）１４６５が、オーディオ・ユニット（オーディオ・コーデック及びクラスｄアンプ）１４６４に通信可能に結合されてもよく、このオーディオ・ユニットが、ＤＳＰ１４６０に通信可能に結合されてもよい。少なくとも一実施例では、オーディオ・ユニット１４６４は、たとえば限定することなく、オーディオ・コーダ／デコーダ（「コーデック」）及びクラスＤアンプリファイアを含んでもよい。少なくとも一実施例では、ＳＩＭカード（「ＳＩＭ」）１４５７は、ＷＷＡＮユニット１４５６に通信可能に結合されてもよい。少なくとも一実施例では、ＷＬＡＮユニット１４５０及びＢｌｕｅｔｏｏｔｈユニット１４５２などの構成要素、並びにＷＷＡＮ１４５６は、次世代フォーム・ファクタ（「ＮＧＦＦ」：Ｎｅｘｔ Ｇｅｎｅｒａｔｉｏｎ Ｆｏｒｍ Ｆａｃｔｏｒ）に実装されてもよい。
１つ若しくは複数の実施例に関連する推論及び／又は訓練の動作を実行するために、推論及び／又は訓練論理９１５が使用される。推論及び／又は訓練論理９１５に関する詳細事項は、図９Ａ及び／又は図９Ｂと併せて本明細書に提供される。少なくとも一実施例では、推論及び／又は訓練論理９１５は、本明細書に記載のニューラル・ネットワークの訓練動作、ニューラル・ネットワークの機能及び／若しくはアーキテクチャ、又はニューラル・ネットワークのユース・ケースを使用して計算された重みパラメータに少なくとも部分的に基づき、推論又は予測の動作のために図１４のシステムにおいて使用されてもよい。少なくとも一実施例では、コンピュータ・システム１５００によって使用されるニューラル・ネットワークは、本明細書に記載するような、前記ニューラル・ネットワークの部分を並列に別個に訓練するための２つ以上の処理コアによってそれぞれ訓練された１つ又は複数のニューラル・ネットワークによる推論を使用して動作することができる。
図１５は、少なくとも一実施例による、コンピュータ・システム１５００を示す。少なくとも一実施例では、コンピュータ・システム１５００は、本開示全体を通して説明する様々なプロセス及び方法を実装するように構成される。
少なくとも一実施例では、コンピュータ・システム１５００は、限定することなく、少なくとも１つの中央処理装置（「ＣＰＵ」）１５０２を含み、この処理装置は、ＰＣＩ：Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｃｏｎｎｅｃｔ（「ペリフェラル・コンポーネント・インターコネクト」）、ペリフェラル・コンポーネント・インターコネクト・エクスプレス（「ＰＣＩ－Ｅｘｐｒｅｓｓ」：ｐｅｒｉｐｈｅｒａｌ ｃｏｍｐｏｎｅｎｔ ｉｎｔｅｒｃｏｎｎｅｃｔ ｅｘｐｒｅｓｓ）、ＡＧＰ：Ａｃｃｅｌｅｒａｔｅｄ Ｇｒａｐｈｉｃｓ Ｐｏｒｔ（「アクセラレーテッド・グラフィックス・ポート」）、ハイパートランスポート、又は任意の他のバス若しくはポイントツーポイントの通信プロトコルなど、任意の好適なプロトコルを使用して実装された通信バス１５１０に接続される。少なくとも一実施例では、コンピュータ・システム１５００は、メイン・メモリ１５０４、及び（たとえば、ハードウェア、ソフトウェア、又はこれらの組合せとして実装される）制御論理を限定することなく含み、データは、ランダム・アクセス・メモリ（「ＲＡＭ」：ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）の形をとってもよいメイン・メモリ１５０４に記憶される。少なくとも一実施例では、ネットワーク・インターフェース・サブシステム（「ネットワーク・インターフェース」）１５２２は、他のシステムからデータを受信し、コンピュータ・システム１５００から他のシステムにデータを送信するための他のコンピューティング・デバイス及びネットワークとのインターフェースを提供する。
少なくとも一実施例では、コンピュータ・システム１５００は、少なくとも一実施例では、限定することなく、入力デバイス１５０８、パラレル処理システム１５１２、及びディスプレイ・デバイス１５０６を含み、このディスプレイ・デバイスは、従来の陰極線管（「ＣＲＴ」：ｃａｔｈｏｄｅ ｒａｙ ｔｕｂｅ）、液晶ディスプレイ（「ＬＣＤ」：ｌｉｑｕｉｄ ｃｒｙｓｔａｌ ｄｉｓｐｌａｙ）、発光ダイオード（「ＬＥＤ」：ｌｉｇｈｔ ｅｍｉｔｔｉｎｇ ｄｉｏｄｅ）、プラズマ・ディスプレイ、又は他の好適なディスプレイ技術を使用して実装することができる。少なくとも一実施例では、ユーザ入力は、キーボード、マウス、タッチ・パッド、マイクロフォンなどの入力デバイス１５０８から受け取る。少なくとも一実施例では、上記モジュールのそれぞれを単一の半導体プラットフォームに置いて、処理システムを形成することができる。
１つ若しくは複数の実施例に関連する推論及び／又は訓練の動作を実行するために、推論及び／又は訓練論理９１５が使用される。推論及び／又は訓練論理９１５に関する詳細事項は、図９Ａ及び／又は図９Ｂと併せて本明細書に提供される。少なくとも一実施例では、訓練論理９１５は、本明細書に記載のニューラル・ネットワークの訓練動作、ニューラル・ネットワークの機能及び／若しくはアーキテクチャ、又はニューラル・ネットワークのユース・ケースを使用して計算された重みパラメータに少なくとも部分的に基づき、推論又は予測の動作のために図１５のシステムにおいて使用されてもよい。少なくとも一実施例では、コンピュータ・システム１６００によって使用されるニューラル・ネットワークは、本明細書に記載するような、前記ニューラル・ネットワークの部分を並列に別個に訓練するための２つ以上の処理コアによってそれぞれ訓練された１つ又は複数のニューラル・ネットワークによる推論を使用して動作することができる。
図１６は、少なくとも一実施例によるコンピュータ・システム１６００を示す。少なくとも一実施例では、コンピュータ・システム１６００は、限定することなく、コンピュータ１６１０及びＵＳＢスティック１６２０を含んでもよい。少なくとも一実施例では、コンピュータ・システム１６１０は、限定することなく、任意の数及びタイプのプロセッサ（図示せず）、並びにメモリを含んでもよい。少なくとも一実施例では、コンピュータ１６１０は、限定することなく、サーバ、クラウド・インスタンス、ラップトップ、及びデスクトップ・コンピュータを含む。
少なくとも一実施例では、ＵＳＢスティック１６２０は、限定することなく、処理ユニット１６３０、ＵＳＢインターフェース１６４０、及びＵＳＢインターフェース論理１６５０を含む。少なくとも一実施例では、処理ユニット１６３０は、命令を実行することができる任意の命令実行システム、装置、又はデバイスであってもよい。少なくとも一実施例では、処理ユニット１６３０は、限定することなく、任意の数及びタイプの処理コア（図示せず）を含んでもよい。少なくとも一実施例では、処理コア１６３０は、機械学習に関連する任意の量及びタイプの演算を実行するように最適化された特定用途向け集積回路（「ＡＳＩＣ」）を備える。たとえば、少なくとも一実施例では、処理コア１６３０は、機械学習の推論演算を実行するように最適化されたテンソル処理ユニット（「ＴＰＣ」：ｔｅｎｓｏｒ ｐｒｏｃｅｓｓｉｎｇ ｕｎｉｔ）である。少なくとも一実施例では、処理コア１６３０は、機械視覚及び機械学習の推論演算を実行するように最適化された視覚処理ユニット（「ＶＰＵ」）である。
少なくとも一実施例では、ＵＳＢインターフェース１６４０は、任意のタイプのＵＳＢコネクタ又はＵＳＢソケットであってもよい。たとえば、少なくとも一実施例では、ＵＳＢインターフェース１６４０は、データ及び電源用のＵＳＢ３．０ Ｔｙｐｅ－Ｃのソケットである。少なくとも一実施例では、ＵＳＢインターフェース１６４０は、ＵＳＢ３．０ Ｔｙｐｅ－Ａのコネクタである。少なくとも一実施例では、ＵＳＢインターフェース論理１６５０は、処理ユニット１６３０がＵＳＢコネクタ１６４０を介してデバイス（たとえばコンピュータ１６１０）と又はインターフェースをとることを可能にする任意の量及びタイプの論理を含んでもよい。
１つ若しくは複数の実施例に関連する推論及び／又は訓練の動作を実行するために、推論及び／又は訓練論理９１５が使用される。推論及び／又は訓練論理９１５に関する詳細事項は、図９Ａ及び／又は図９Ｂと併せて本明細書に提供される。少なくとも一実施例では、推論及び／又は訓練論理９１５は、本明細書に記載のニューラル・ネットワークの訓練動作、ニューラル・ネットワークの機能及び／若しくはアーキテクチャ、又はニューラル・ネットワークのユース・ケースを使用して計算された重みパラメータに少なくとも部分的に基づき、推論又は予測の動作のために図１６のシステムにおいて使用されてもよい。少なくとも一実施例では、図１７Ａに示すようなアーキテクチャを使用して、上に記載するようなニューラル・ネットワークを訓練するために並列に動作するワーカを実装することができる。
図１７Ａは、複数のＧＰＵ１７１０～１７１３が、高速リンク１７４０～１７４３（たとえば、バス、ポイントツーポイント相互接続など）を介して複数のマルチ・コア・プロセッサ１７０５～１７０６に通信可能に結合されている例示的なアーキテクチャを示す。一実施例では、高速リンク１７４０～１７４３は、４ＧＢ／秒、３０ＧＢ／秒、８０ＧＢ／秒、又はそれ以上の通信スループットをサポートする。ＰＣＩｅ４．０又は５．０、及びＮＶＬｉｎｋ２．０を含むがこれらに限定されない様々な相互接続プロトコルが使用されてもよい。
さらに、一実施例では、ＧＰＵ１７１０～１７１３のうちの２つ以上は高速リンク１７２９～１７３０を介して相互接続され、これらは、高速リンク１７４０～１７４３に使用されたものと同じ又は異なるプロトコル／リンクを使用して実装されてもよい。同様に、マルチ・コア・プロセッサ１７０５～１７０６のうちの２つ以上は、高速リンク１７２８を介して接続されてもよく、この高速リンク１７２８は、２０ＧＢ／秒、３０ＧＢ／秒、１２０ＧＢ／秒、又はそれ以上で動作する対称型マルチプロセッサ（ＳＭＰ）バスとすることができる。或いは、図１７Ａに示す様々なシステム構成要素間のすべての通信は、同じプロトコル／リンクを使用して（たとえば、共通の相互接続ファブリックを介して）実現されてもよい。
一実施例では、各マルチ・コア・プロセッサ１７０５～１７０６は、それぞれメモリ相互接続１７２６～１７２７を介してプロセッサ・メモリ１７０１～１７０２に通信可能に結合され、各ＧＰＵ１７１０～１７１３は、それぞれＧＰＵメモリ・相互接続１７５０～１７５３を介してＧＰＵメモリ１７２０～１７２３に通信可能に結合される。メモリ相互接続１７２６～１７２７及び１７５０～１７５３は、同じ又は異なるメモリ・アクセス技術を利用してもよい。例として、限定ではなく、プロセッサ・メモリ１７０１～１７０２及びＧＰＵメモリ１７２０～１７２３は、（積層ＤＲＡＭを含む）ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）、グラフィックスＤＤＲ ＳＤＲＡＭ（ＧＤＤＲ）（たとえば、ＧＤＤＲ５、ＧＤＤＲ６）、又は高帯域幅メモリ（ＨＢＭ）などの揮発性メモリであってもよく、且つ／又は３Ｄ ＸＰｏｉｎｔ又はＮａｎｏ－Ｒａｍなどの不揮発性メモリであってもよい。一実施例では、（たとえば、２レベルのメモリ（２ＬＭ）階層を使用して）、プロセッサ・メモリ１７０１～１７０２のいくつかの部分は揮発性メモリであってもよく、別の部分は不揮発性メモリであってもよい。
本明細書に記載するように、様々なプロセッサ１７０５～１７０６及びＧＰＵ１７１０～１７１３は、それぞれ特定のメモリ１７０１～１７０２、１７２０～１７２３に物理的に結合されてもよいが、同じ仮想システムのアドレス空間（「実効アドレス」空間とも呼ぶ）が様々な物理メモリ間に分配されている統合されたメモリ・アーキテクチャが実装されてもよい。たとえば、プロセッサ・メモリ１７０１～１７０２はそれぞれ、６４ＧＢのシステム・メモリ・アドレス空間を備えてもよく、ＧＰＵメモリ１７２０～１７２３はそれぞれ、３２ＧＢのシステム・メモリ・アドレス空間を備えてもよい（この実例では結果的に、合計２５６ＧＢのアドレス指定可能メモリが得られる）。
図１７Ｂは、１つの例示的な実施例によるマルチ・コア・プロセッサ１７０７とグラフィックス加速モジュール１７４６との相互接続のさらなる詳細事項を示す。グラフィックス加速モジュール１７４６は、高速リンク１７４０を介してプロセッサ１７０７に結合されるライン・カードに集積された１つ又は複数のＧＰＵチップを含んでもよい。或いは、グラフィックス加速モジュール１７４６は、プロセッサ１７０７と同じパッケージ又はチップに集積されてもよい。
少なくとも一実施例では、図示しているプロセッサ１７０７は、複数のコア１７６０Ａ～１７６０Ｄを含み、それぞれのコアが、トランスレーション・ルックアサイド・バッファ１７６１Ａ～１７６１Ｄと、１つ又は複数のキャッシュ１７６２Ａ～１７６２Ｄとを有する。少なくとも一実施例では、コア１７６０Ａ～１７６０Ｄは、命令を実行しデータを処理するための、図示していない様々な他の構成要素を含んでもよい。キャッシュ１７６２Ａ～１７６２Ｄは、レベル１（Ｌ１）及びレベル２（Ｌ２）のキャッシュを備えてもよい。さらに、１つ又は複数の共有キャッシュ１７５６が、キャッシュ１７６２Ａ～１７６２Ｄに含まれ、コア１７６０Ａ～１７６０Ｄのセットによって共有されてもよい。たとえば、プロセッサ１７０７の一実施例は、２４個のコアを含み、各コアが、独自のＬ１キャッシュ、１２個の共有Ｌ２キャッシュ、及び１２個の共有Ｌ３キャッシュを有する。この実施例では、１つ又は複数のＬ２及びＬ３のキャッシュが、２つの隣接するコアによって共有される。プロセッサ１７０７及びグラフィックス加速モジュール１７４６は、システム・メモリ１７１４に接続されており、このシステム・メモリは、図１７Ａのプロセッサ・メモリ１７０１～１７０２を含んでもよい。
様々なキャッシュ１７６２Ａ～１７６２Ｄ、１７５６、及びシステム・メモリ１７１４に記憶されたデータ及び命令については、コヒーレンス・バス１７６４を介したコア間通信によって、コヒーレンスが維持される。たとえば、各キャッシュは、特定のキャッシュ・ラインに対する読取り又は書込みを検出したことに応答して、コヒーレンス・バス１７６４を介して通信するために、それに関連するキャッシュ・コヒーレンス論理／回路を有してもよい。一実装形態では、キャッシュ・アクセスを監視するために、コヒーレンス・バス１７６４を介してキャッシュ・スヌーピング・プロトコルが実装される。
一実施例では、プロキシ回路１７２５が、グラフィックス加速モジュール１７４６をコヒーレンス・バス１７６４に通信可能に結合して、グラフィックス加速モジュール１７４６がコア１７６０Ａ～１７６０Ｄのピアとしてキャッシュ・コヒーレンス・プロトコルに参加できるようにする。特に、インターフェース１７３５は、高速リンク１７４０（たとえば、ＰＣＩｅバス、ＮＶＬｉｎｋなど）を介してプロキシ回路１７２５への接続を提供し、インターフェース１７３７は、グラフィックス加速モジュール１７４６をリンク１７４０に接続する。
一実装形態では、アクセラレータ統合回路１７３６は、グラフィックス加速モジュール１７４６の複数のグラフィックス処理エンジン１７３１、１７３２、Ｎの代わりに、キャッシュ管理、メモリ・アクセス、コンテンツ管理、及び割込み管理のサービスを提供する。グラフィックス処理エンジン１７３１、１７３２、Ｎはそれぞれ、別個のグラフィックス・プロセッシング・ユニット（ＧＰＵ）を備えてもよい。或いは、グラフィックス処理エンジン１７３１、１７３２、Ｎは、ＧＰＵの中に、グラフィックス実行ユニット、メディア処理エンジン（たとえば、ビデオ・エンコーダ／デコーダ）、サンプラ、及びブリット・エンジンなど、異なるタイプのグラフィックス処理エンジンを備えてもよい。少なくとも一実施例では、グラフィックス加速モジュール１７４６は、複数のグラフィックス処理エンジン１７３１～１７３２、Ｎを有するＧＰＵであってもよく、又はグラフィックス処理エンジン１７３１～１７３２、Ｎは、共通のパッケージ、ライン・カード、若しくはチップに集積された個々のＧＰＵであってもよい。
一実施例では、アクセラレータ統合回路１７３６は、仮想から物理のメモリ・トランスレーション（実効から実（ｅｆｆｅｃｔｉｖｅ－ｔｏ－ｒｅａｌ）のメモリ・トランスレーションとも呼ばれる）など、様々なメモリ管理機能を実行するためのメモリ管理ユニット（ＭＭＵ）１７３９、及びシステム・メモリ１７１４にアクセスするためのメモリ・アクセス・プロトコルを含む。ＭＭＵ１７３９は、仮想／実効から物理／実へのアドレス・トランスレーションをキャッシュするためのトランスレーション・ルックアサイド・バッファ（ＴＬＢ）（図示せず）も含むことができる。一実装形態では、キャッシュ１７３８は、グラフィックス処理エンジン１７３１～１７３２、Ｎから効率的にアクセスできるように、コマンド及びデータを記憶する。一実施例では、キャッシュ１７３８及びグラフィックス・メモリ１７３３～１７３４、Ｍに記憶されたデータは、コア・キャッシュ１７６２Ａ～１７６２Ｄ、１７５６、及びシステム・メモリ１７１４とコヒーレントに保たれる。上に述べたように、これは、キャッシュ１７３８及びメモリ１７３３～１７３４、Ｍの代わりにプロキシ回路１７２５を介して（たとえば、プロセッサ・キャッシュ１７６２Ａ～１７６２Ｄ、１７５６におけるキャッシュ・ラインの修正／アクセスに関するアップデートをキャッシュ１７３８に送り、キャッシュ１７３８からのアップデートを受け取って）実現されてもよい。
レジスタ１７４５のセットが、グラフィックス処理エンジン１７３１～１７３２、Ｎによって実行されるスレッドのためのコンテキスト・データを記憶し、コンテキスト管理回路１７４８が、スレッド・コンテキストを管理する。たとえば、コンテキスト管理回路１７４８は、コンテキスト・スイッチ中に様々なスレッドのコンテキストを保存及び復元するために、保存及び復元の動作を実行してもよい（たとえば、ここで、第２のスレッドをグラフィックス処理エンジンによって実行できるように、第１のスレッドが保存され、第２のスレッドが記憶される）。たとえば、コンテキスト・スイッチ時に、コンテキスト管理回路１７４８は、現在のレジスタ値を（たとえば、コンテキスト・ポインタによって識別された）メモリの指定領域に記憶してもよい。次いで、コンテキストに戻るときに、コンテキスト管理回路１７４８がレジスタ値を復元してもよい。一実施例では、割込み管理回路１７４７は、システム・デバイスから受け取った割込みを受け取り、処理する。
一実装形態では、グラフィックス処理エンジン１７３１からの仮想／実効アドレスは、ＭＭＵ１７３９によってシステム・メモリ１７１４の実／物理アドレスにトランスレートされる。アクセラレータ統合回路１７３６の一実施例は、複数（たとえば、４個、８個、１６個）のグラフィックス・アクセラレータ・モジュール１７４６、及び／又は他のアクセラレータ・デバイスをサポートする。グラフィックス・アクセラレータ・モジュール１７４６は、プロセッサ１７０７上で実行される単一のアプリケーション専用のものであってもよく、又は複数のアプリケーション間で共有されてもよい。一実施例では、グラフィックス処理エンジン１７３１～１７３２、Ｎのリソースが複数のアプリケーション又は仮想機械（ＶＭ）と共有される仮想化グラフィックス実行環境が存在する。少なくとも一実施例では、リソースは、「スライス」に細分化されてもよく、このスライスが、処理要件、並びにＶＭ及び／又はアプリケーションに関連付けられた優先度に基づき、異なるＶＭ及び／又はアプリケーションに割り振られる。
少なくとも一実施例では、アクセラレータ統合回路１７３６は、グラフィックス加速モジュール１７４６のためのシステムへのブリッジとして機能し、アドレス・トランスレーション及びシステム・メモリのキャッシュ・サービスを提供する。さらに、アクセラレータ統合回路１７３６は、グラフィックス処理エンジン１７３１～１７３２の仮想化、割込み、及びメモリ管理をホスト・プロセッサが管理するための仮想化設備を提供してもよい。
グラフィックス処理エンジン１７３１～１７３２、Ｎのハードウェア・リソースは、ホスト・プロセッサ１７０７が見る実アドレス空間に明示的にマッピングされるので、いかなるホスト・プロセッサも、実効アドレス値を使用して、これらのリソースに直接アドレス指定することができる。一実施例では、アクセラレータ統合回路１７３６の１つの機能は、グラフィックス処理エンジン１７３１～１７３２、Ｎを、システムにとって独立したユニットに見えるように物理的に分離することである。
少なくとも一実施例では、１つ又は複数のグラフィックス・メモリ１７３３～１７３４、Ｍはそれぞれ、グラフィックス処理エンジン１７３１～１７３２、Ｎのそれぞれに結合される。グラフィックス・メモリ１７３３～１７３４、Ｍは、それぞれのグラフィックス処理エンジン１７３１～１７３２、Ｎによって処理される命令及びデータを記憶する。グラフィックス・メモリ１７３３～１７３４、Ｍは、（積層ＤＲＡＭを含む）ＤＲＡＭ、ＧＤＤＲメモリ、（たとえば、ＧＤＤＲ５、ＧＤＤＲ６）、又はＨＢＭなどの揮発性メモリであってもよく、且つ／又は３Ｄ ＸＰｏｉｎｔ又はＮａｎｏ－Ｒａｍなどの不揮発性メモリであってもよい。
一実施例では、リンク１７４０を介したデータ・トラフィックを低減するために、グラフィックス・メモリ１７３３～１７３４、Ｍに記憶されるデータが、グラフィックス処理エンジン１７３１～１７３２、Ｎによって最も頻繁に使用されることになるデータであるようにし、好ましくはコア１７６０Ａ～１７６０Ｄによっては使用されない（少なくとも頻繁には使用されない）データであるようにするためのバイアス技法が使用される。同様に、バイアス機構は、コアが必要とする（したがって、好ましくはグラフィックス処理エンジン１７３１～１７３２、Ｎは必要としない）データを、コアのキャッシュ１７６２Ａ～１７６２Ｄ、１７５６、及びシステム・メモリ１７１４の中に保つよう試みる。
図１７Ｃは、アクセラレータ統合回路１７３６がプロセッサ１７０７内に一体化されている別の例示的な実施例を示す。少なくともこの実施例では、グラフィックス処理エンジン１７３１～１７３２、Ｎは、インターフェース１７３７及びインターフェース１７３５により、高速リンク１７４０を介して直接アクセラレータ統合回路１７３６と通信する（この場合も任意の形のバス又はインターフェース・プロトコルを利用することができる）。アクセラレータ統合回路１７３６は、図１７Ｂに関して説明したのと同じ動作を実行してもよいが、コヒーレンス・バス１７６４及びキャッシュ１７６２Ａ～１７６２Ｄ、１７５６に近接していることを考えると、潜在的には、より高いスループットで動作してもよい。少なくとも一実施例は、（グラフィックス加速モジュールの仮想化のない）専用のプロセス・プログラミング・モデルと、（仮想化のある）共有プログラミング・モデルとを含む異なるプログラミング・モデルをサポートし、これらは、アクセラレータ統合回路１７３６によって制御されるプログラミング・モデルと、グラフィックス加速モジュール１７４６によって制御されるプログラミング・モデルとを含んでもよい。
少なくとも一実施例では、グラフィックス処理エンジン１７３１～１７３２、Ｎは、単一のオペレーティング・システムの下で単一のアプリケーション又はプロセスに専用のものである。少なくとも一実施例では、単一のアプリケーションは、他のアプリケーション要求をグラフィックス処理エンジン１７３１～１７３２、Ｎに集中させて、ＶＭ／パーティション内で仮想化を実現することができる。
少なくとも一実施例では、グラフィックス処理エンジン１７３１～１７３２、Ｎは、複数のＶＭ／アプリケーション・パーティションによって共有されてもよい。少なくとも一実施例では、共有モデルはシステム・ハイパーバイザを使用して、グラフィックス処理エンジン１７３１～１７３２、Ｎを仮想化して、各オペレーティング・システムによるアクセスを可能にしてもよい。ハイパーバイザのない単一パーティションのシステムでは、グラフィックス処理エンジン１７３１～１７３２、Ｎは、オペレーティング・システムによって所有される。少なくとも一実施例では、オペレーティング・システムは、グラフィックス処理エンジン１７３１～１７３２、Ｎを仮想化して、各プロセス又はアプリケーションへのアクセスを提供することができる。
少なくとも一実施例では、グラフィックス加速モジュール１７４６又は個々のグラフィックス処理エンジン１７３１～１７３２、Ｎは、プロセス・ハンドルを使用して、プロセス要素を選択する。少なくとも一実施例では、プロセス要素は、システム・メモリ１７１４に記憶されており、本明細書に記載の実効アドレスから実アドレスへのトランスレーション技法を使用してアドレス指定可能である。少なくとも一実施例では、プロセス・ハンドルは、ホスト・プロセスのコンテキストをグラフィックス処理エンジン１７３１～１７３２、Ｎに登録する（すなわち、プロセス要素リンク・リストにプロセス要素を追加するためのシステム・ソフトウェアをコールする）ときに、ホスト・プロセスに提供される実装固有の値であってもよい。少なくとも一実施例では、プロセス・ハンドルの下位１６ビットは、プロセス要素リンク・リスト内のプロセス要素のオフセットであってもよい。
図１７Ｄは、例示的なアクセラレータ統合スライス１７９０を示す。本明細書で使用するとき、「スライス」は、アクセラレータ統合回路１７３６の処理リソースの指定部分を備える。システム・メモリ１７１４内のアプリケーション実効アドレス空間１７８２は、プロセス要素１７８３を記憶する。一実施例では、プロセス要素１７８３は、プロセッサ１７０７上で実行されているアプリケーション１７８０からのＧＰＵ呼出し１７８１に応答して、記憶される。プロセス要素１７８３は、対応するアプリケーション１７８０のプロセス状態を収容する。プロセス要素１７８３に収容されたワーク記述子（ＷＤ）１７８４は、アプリケーションによって要求される単一のジョブとすることができ、又はジョブのキューに対するポインタを収容してもよい。少なくとも一実施例では、ＷＤ１７８４は、アプリケーションのアドレス空間１７８２におけるジョブ要求キューに対するポインタである。
グラフィックス加速モジュール１７４６及び／又は個々のグラフィックス処理エンジン１７３１～１７３２、Ｎは、システム内のプロセスのすべて又はサブセットによって共有されることが可能である。少なくとも一実施例では、プロセス状態を設定し、ＷＤ１７８４をグラフィックス加速モジュール１７４６に送信して、仮想化環境においてジョブを開始するためのインフラストラクチャが、含められてもよい。
少なくとも一実施例では、専用のプロセス・プログラミング・モデルは、実装固有である。このモデルでは、単一のプロセスが、グラフィックス加速モジュール１７４６又は個々のグラフィックス処理エンジン１７３１を所有する。グラフィックス加速モジュール１７４６が単一のプロセスによって所有されることから、グラフィックス加速モジュール１７４６が割り当てられたときに、ハイパーバイザは、所有パーティションについてアクセラレータ統合回路１７３６を初期化し、オペレーティング・システムは、所有プロセスについてアクセラレータ統合回路１７３６を初期化する。
動作時、アクセラレータ統合スライス１７９０内のＷＤフェッチ・ユニット１７９１は、グラフィックス加速モジュール１７４６の１つ又は複数のグラフィックス処理エンジンによって行われることになるワークの表示を含む次のＷＤ１７８４をフェッチする。図示してあるように、ＷＤ１７８４からのデータは、レジスタ１７４５に記憶され、ＭＭＵ１７３９、割込み管理回路１７４７、及び／又はコンテキスト管理回路１７４８によって使用されてもよい。たとえば、ＭＭＵ１７３９の一実施例は、ＯＳ仮想アドレス空間１７８５内のセグメント／ページ・テーブル１７８６にアクセスするためのセグメント／ページ・ウォーク回路を含む。割込み管理回路１７４７は、グラフィックス加速モジュール１７４６から受け取った割込みイベント１７９２を処理してもよい。グラフィックス動作を実行するとき、グラフィックス処理エンジン１７３１～１７３２、Ｎによって生成された実効アドレス１７９３は、ＭＭＵ１７３９によって実アドレスにトランスレートされる。
一実施例では、レジスタ１７４５の同じセットが、各グラフィックス処理エンジン１７３１～１７３２、Ｎ、及び／又はグラフィックス加速モジュール１７４６について複製され、ハイパーバイザ又はオペレーティング・システムによって初期化されてもよい。これらの複製されたレジスタのそれぞれは、アクセラレータ統合スライス１７９０に含まれてもよい。ハイパーバイザによって初期化されてもよい例示的なレジスタを、表１に示す。
オペレーティング・システムによって初期化されてもよい例示的なレジスタを、表２に示す。
一実施例では、各ＷＤ１７８４は、特定のグラフィックス加速モジュール１７４６及び／又はグラフィックス処理エンジン１７３１～１７３２、Ｎに固有のものである。ＷＤ１７８４は、グラフィックス処理エンジン１７３１～１７３２、Ｎがワークを行うために必要とするすべての情報を収容し、又は完了すべきワークのコマンド・キューをアプリケーションがセットアップした場所であるメモリ・ロケーションを指すポインタとすることができる。
図１７Ｅは、共有モデルの例示的な一実施例のさらなる詳細事項を示す。この実施例は、プロセス要素リスト１７９９が記憶されているハイパーバイザ実アドレス空間１７９８を含む。ハイパーバイザ実アドレス空間１７９８は、オペレーティング・システム１７９５のグラフィックス加速モジュール・エンジンを仮想化するハイパーバイザ１７９６を介してアクセス可能である。
少なくとも一実施例では、共有プログラミング・モデルは、システム内のすべて又はサブセットのパーティションからのすべて又はサブセットのプロセスが、グラフィックス加速モジュール１７４６を使用できるようにする。グラフィックス加速モジュール１７４６が複数のプロセス及びパーティションによって共有されるプログラミング・モデルが、２つ存在する：時間スライス共有及びグラフィックス指定共有（ｇｒａｐｈｉｃｓ－ｄｉｒｅｃｔｅｄ ｓｈａｒｅｄ）である。
このモデルでは、システム・ハイパーバイザ１７９６がグラフィックス加速モジュール１７４６を所有しており、その機能をすべてのオペレーティング・システム１７９５にとって利用可能にする。システム・ハイパーバイザ１７９６による仮想化をグラフィックス加速モジュール１７４６がサポートするために、グラフィックス加速モジュール１７４６は、以下のことに準拠してもよい：１）アプリケーションのジョブ要求は自律でなくてはならず（すなわち、ジョブ間で状態を維持する必要はなく）、又はグラフィックス加速モジュール１７４６が、コンテキストの保存及び復元の機構を提供しなくてはならない。２）アプリケーションのジョブ要求は、あらゆるトランスレーション誤りも含めて指定された時間量で完了するようグラフィックス加速モジュール１７４６によって保証され、又はグラフィックス加速モジュール１７４６が、ジョブの処理をプリエンプションする機能を提供する。３）グラフィックス加速モジュール１７４６は、指定の共有プログラミング・モデルで動作しているとき、プロセス間で公平性が保証されなくてはならない。
少なくとも一実施例では、アプリケーション１７８０は、グラフィックス加速モジュール１７４６のタイプ、ワーク記述子（ＷＤ）、権限マスク・レジスタ（ＡＭＲ）値、及びコンテキスト保存／復元エリア・ポインタ（ＣＳＲＰ）を伴って、オペレーティング・システム１７９５のシステム・コールを行う必要がある。少なくとも一実施例では、グラフィックス加速モジュール１７４６のタイプは、システム・コールで目的とする加速機能を記述している。少なくとも一実施例では、グラフィックス加速モジュール１７４６のタイプは、システム固有値であってもよい。少なくとも一実施例では、ＷＤは、グラフィックス加速モジュール１７４６のために特にフォーマット化されており、グラフィックス加速モジュール１７４６のコマンド、ユーザ定義の構造を指す実効アドレス・ポインタ、コマンドのキューを指す実効アドレス・ポインタ、又はグラフィックス加速モジュール１７４６によって行われるワークを記述するための任意の他のデータ構造の形とすることができる。一実施例では、ＡＭＲ値は、現在のプロセスに使用するためのＡＭＲ状態である。少なくとも一実施例では、オペレーティング・システムに渡される値は、ＡＭＲをセッティングするアプリケーションと同様である。アクセラレータ統合回路１７３６及びグラフィックス加速モジュール１７４６の実装形態が、ユーザ権限マスク・オーバーライド・レジスタ（ＵＡＭＯＲ）をサポートしていない場合、オペレーティング・システムは、ＡＭＲ値に現在のＵＡＭＯＲ値を適用してから、ハイパーバイザ・コールにＡＭＲを渡してもよい。ハイパーバイザ１７９６は、任意選択で、現在の権限マスク・オーバーライド・レジスタ（ＡＭＯＲ）値を適用してから、ＡＭＲをプロセス要素１７８３に入れてもよい。少なくとも一実施例では、ＣＳＲＰは、グラフィックス加速モジュール１７４６がコンテキスト状態を保存及び復元するためのアプリケーションのアドレス空間１７８２内のエリアの実効アドレスを収容するレジスタ１７４５のうちの１つである。ジョブ間で、又はジョブがプリエンプションされるときに、いかなる状態も保存する必要のない場合は、このポインタは任意選択である。少なくとも一実施例では、コンテキスト保存／復元エリアは、ピン留めされたシステム・メモリであってもよい。
システム・コールを受け取ると、オペレーティング・システム１７９５は、アプリケーション１７８０が登録済みであり、グラフィックス加速モジュール１７４６を使用する権限が与えられていることを検証してもよい。次いで、オペレーティング・システム１７９５は、表３に示す情報を伴ってハイパーバイザ１７９６にコールする。
ハイパーバイザ・コールを受け取ると、ハイパーバイザ１７９６は、オペレーティング・システム１７９５が登録済みであり、グラフィックス加速モジュール１７４６を使用する権限が与えられていることを検証する。次いでハイパーバイザ１７９６は、プロセス要素１７８３を、対応するグラフィックス加速モジュール１７４６のタイプのプロセス要素リンク・リストに入れる。プロセス要素は、表４に示す情報を含んでもよい。
少なくとも一実施例では、ハイパーバイザは、複数のアクセラレータ統合スライス１７９０のレジスタ１７４５を初期化する。
図１７Ｆに示すように、少なくとも一実施例では、物理プロセッサ・メモリ１７０１～１７０２及びＧＰＵメモリ１７２０～１７２３にアクセスするために使用される共通の仮想メモリ・アドレス空間を介してアドレス指定可能である統合メモリが使用される。この実装形態では、ＧＰＵ１７１０～１７１３で実行される動作は、プロセッサ・メモリ１７０１～１７０２にアクセスするのと同じ仮想／実効メモリ・アドレス空間を利用し、且つその逆も同様であり、それによりプログラマビリティが簡単になる。一実施例では、仮想／実効アドレス空間の第１の部分はプロセッサ・メモリ１７０１に割り振られ、第２の部分は第２のプロセッサ・メモリ１７０２に割り振られ、第３の部分はＧＰＵメモリ１７２０に割り振られるというように続く。少なくとも一実施例では、仮想／実効メモリ空間全体（実効アドレス空間と呼ばれることもある）は、これによりプロセッサ・メモリ１７０１～１７０２及びＧＰＵメモリ１７２０～１７２３のそれぞれにわたって分配されて、仮想アドレスが物理メモリにマッピングされた状態で、いずれかのプロセッサ又はＧＰＵが、いずれかの物理メモリにアクセスできるようになる。
一実施例では、ＭＭＵ１７３９Ａ～１７３９Ｅのうちの１つ又は複数の中のバイアス／コヒーレンス管理回路１７９４Ａ～１７９４Ｅは、１つ又は複数のホスト・プロセッサ（たとえば、１７０５）のキャッシュとＧＰＵ１７１０～１７１３のキャッシュとの間でキャッシュ・コヒーレンスを確保し、バイアス技法を実装して、ある特定のタイプのデータが記憶されるべき物理メモリを示す。バイアス／コヒーレンス管理回路１７９４Ａ～１７９４Ｅの複数のインスタンスが図１７Ｆに示されるが、バイアス／コヒーレンス回路は、１つ又は複数のホスト・プロセッサ１７０５のＭＭＵ内に実装されてもよく、且つ／又はアクセラレータ統合回路１７３６内に実装されてもよい。
一実施例は、ＧＰＵ付きメモリ１７２０～１７２３をシステム・メモリの一部としてマッピングできるようにし、共有仮想メモリ（ＳＶＭ）技法を使用してアクセス可能にすることができるが、完全なシステム・キャッシュ・コヒーレンスに関連する性能の低下が生じることはない。少なくとも一実施例では、ＧＰＵ付きメモリ１７２０～１７２３が、面倒なキャッシュ・コヒーレンス・オーバーヘッドなく、システム・メモリとしてアクセス可能であることにより、ＧＰＵオフロードのための有益な動作環境が提供される。この構成によって、従来のＩ／Ｏ ＤＭＡデータ・コピーのオーバーヘッドがなくても、ホスト・プロセッサ１７０５ソフトウェアがオペランドを設定し、計算結果にアクセスすることが可能になる。こうした従来のコピーは、ドライバ・コール、割込み、及びメモリ・マップドＩ／Ｏ（ＭＭＩＯ）アクセスを必要とし、これらはすべて、単純なメモリ・アクセスより非効率的である。少なくとも一実施例では、キャッシュ・コヒーレンス・オーバーヘッドなしでＧＰＵ付きメモリ１７２０～１７２３にアクセスできることが、オフロードされた計算の実行時間に不可欠であり得る。たとえば、かなりのストリーミング書込みメモリ・トラフィックがある場合には、キャッシュ・コヒーレンス・オーバーヘッドは、ＧＰＵ１７１０～１７１３が見る有効な書込み帯域幅を大幅に低減することある。少なくとも一実施例では、オペランド設定の効率、結果へのアクセスの効率、及びＧＰＵ計算の効率は、ＧＰＵオフロードの有効性を判定する際に役立つことがある。
少なくとも一実施例では、ＧＰＵバイアス及びホスト・プロセッサ・バイアスの選択は、バイアス・トラッカー・データ構造によって決められる。たとえばバイアス・テーブルが使用されてもよく、このテーブルは、ＧＰＵ付きメモリ・ページ当たり１ビット又は２ビットを含むページ粒度構造であってもよい（すなわち、メモリ・ページの粒度で制御されてもよい）。少なくとも一実施例では、バイアス・テーブルは、（たとえば、バイアス・テーブルの頻繁に使用された／最近使用されたエントリをキャッシュするための）バイアス・キャッシュがＧＰＵ１７１０～１７１３にある状態又はない状態で、１つ又は複数のＧＰＵ付きメモリ１７２０～１７２３の奪われたメモリ範囲（ｓｔｏｌｅｎ ｍｅｍｏｒｙ ｒａｎｇｅ）において実装されてもよい。或いは、バイアス・テーブル全体が、ＧＰＵ内に維持されてもよい。
少なくとも一実施例では、ＧＰＵ付きメモリ１７２０～１７２３への各アクセスに関連付けられたバイアス・テーブルのエントリが、ＧＰＵメモリへの実際のアクセスより先にアクセスされて、以下の動作を生じさせる。第１に、ＧＰＵバイアス内での自らのページを見いだすＧＰＵ１７１０～１７１３からのローカル要求が、対応するＧＰＵメモリ１７２０～１７２３に直接転送される。ホスト・バイアスにおいて自らのページを見いだすＧＰＵからのローカル要求は、（たとえば、上述した高速リンクを介して）プロセッサ１７０５に転送される。一実施例では、要求されたページをホスト・プロセッサ・バイアスにおいて見いだすプロセッサ１７０５からの要求は、通常のメモリ読取りと同様に要求を完了させる。或いは、ＧＰＵバイアス化ページに向けられた要求は、ＧＰＵ１７１０～１７１３に転送されてもよい。少なくとも一実施例では、次いでＧＰＵは、現在ページを使用していない場合、ホスト・プロセッサ・バイアスにページを移行してもよい。少なくとも一実施例では、ページのバイアス状態は、ソフトウェア・ベースの機構、ハードウェア支援型ソフトウェア・ベースの機構のいずれかによって、又は限られた事例のセットについては、単にハードウェア・ベースの機構によって、変更することができる。
バイアス状態を変更するための１つの機構は、ＡＰＩコール（たとえば、ＯｐｅｎＣＬ）を利用し、このＡＰＩコールが、ＧＰＵのデバイス・ドライバをコールし、このデバイス・ドライバが、ＧＰＵにメッセージを送って（又はコマンド記述子をキューに加えて）、バイアス状態を変更し、一部の移行については、ホストにおいてキャッシュ・フラッシング動作を実行するよう、ＧＰＵを導く。少なくとも一実施例では、キャッシュ・フラッシング動作は、ホスト・プロセッサ１７０５のバイアスからＧＰＵバイアスへの移行のために使用されるが、反対向きの移行には使用されない。
一実施例では、キャッシュ・コヒーレンスは、ホスト・プロセッサ１７０５によってキャッシュできないＧＰＵバイアス化ページを一時的にレンダリングすることによって、維持される。これらのページにアクセスするために、プロセッサ１７０５は、ＧＰＵ１７１０からのアクセスを要求してもよく、ＧＰＵ１７１０は、すぐにアクセスを許可してもよく、又は許可しなくてもよい。したがって、プロセッサ１７０５とＧＰＵ１７１０との間の通信を低減するために、ＧＰＵバイアス化ページが、ＧＰＵによって要求されるが、ホスト・プロセッサ１７０５によっては要求されないようにすること、又はその逆にすることが有益である。
１つ又は複数の実施例を実行するために、ハードウェア構造体９１５が使用される。ハードウェア構造体（ｘ）９１５に関する詳細事項は、図９Ａ及び／又は図９Ｂと併せて本明細書に提供される。
図１８は、本明細書に記載の様々な実施例による、１つ又は複数のＩＰコアを使用して作製することができる例示的な集積回路及び関連グラフィックス・プロセッサを示す。図示してあるものに加えて、少なくとも一実施例では、追加のグラフィックス・プロセッサ／コア、周辺装置インターフェース・コントローラ、若しくは汎用プロセッサ・コアを含む他の論理及び回路が含まれてもよい。
図１８は、少なくとも一実施例による１つ又は複数のＩＰコアを使用して作製することができる例示的なシステム・オン・チップ集積回路１８００を示すブロック図である。少なくとも一実施例では、集積回路１８００は、１つ又は複数のアプリケーション・プロセッサ１８０５（たとえば、ＣＰＵ）、少なくとも１つのグラフィックス・プロセッサ１８１０を含み、さらに、画像プロセッサ１８１５及び／又はビデオ・プロセッサ１８２０を含んでもよく、これらのいずれもが、モジュール式ＩＰコアであってもよい。少なくとも一実施例では、集積回路１８００は、ＵＳＢコントローラ１８２５、ＵＡＲＴコントローラ１８３０、ＳＰＩ／ＳＤＩＯコントローラ１８３５、及びＩ．ｓｕｐ．２Ｓ／Ｉ．ｓｕｐ．２Ｃコントローラ１８４０を含む周辺装置又はバス論理を含む。少なくとも一実施例では、集積回路１８００は、ハイ・デフィニション・マルチメディア・インターフェース（ＨＤＭＩ：ｈｉｇｈ－ｄｅｆｉｎｉｔｉｏｎ ｍｕｌｔｉｍｅｄｉａ ｉｎｔｅｒｆａｃｅ（登録商標））コントローラ１８５０及びモバイル・インダストリ・プロセッサ・インターフェース（ＭＩＰＩ）ディスプレイ・インターフェース１８５５のうちの１つ又は複数に結合されるディスプレイ・デバイス１８４５を含むことができる。少なくとも一実施例では、フラッシュ・メモリ及びフラッシュ・メモリ・コントローラを含むフラッシュ・メモリ・サブシステム１８６０によって、ストレージが提供されてもよい。少なくとも一実施例では、ＳＤＲＡＭ又はＳＲＡＭメモリ・デバイスにアクセスするために、メモリ・コントローラ１８６５を介してメモリ・インターフェースが提供されてもよい。少なくとも一実施例では、いくつかの集積回路はさらに、組み込みセキュリティ・エンジン１８７０を含む。
１つ若しくは複数の実施例に関連する推論及び／又は訓練の動作を実行するために、推論及び／又は訓練論理９１５が使用される。推論及び／又は訓練論理９１５に関する詳細事項は、図９Ａ及び／又は図９Ｂと併せて本明細書に提供される。少なくとも一実施例では、推論及び／又は訓練論理９１５は、本明細書に記載のニューラル・ネットワークの訓練動作、ニューラル・ネットワークの機能及び／若しくはアーキテクチャ、又はニューラル・ネットワークのユース・ケースを使用して計算された重みパラメータに少なくとも部分的に基づき、推論又は予測の動作のために集積回路１８００において使用されてもよい。少なくとも一実施例では、図１９Ａ及び図１９Ｂに示すようなアーキテクチャを使用して、上に記載するようなニューラル・ネットワークを訓練するために並列に動作するワーカを実装することができる。
図１９Ａ及び図１９Ｂは、本明細書に記載の様々実施例による、１つ又は複数のＩＰコアを使用して作製することができる例示的な集積回路及び関連グラフィックス・プロセッサを示す。図示してあるものに加えて、少なくとも一実施例では、追加のグラフィックス・プロセッサ／コア、周辺装置インターフェース・コントローラ、又は汎用プロセッサ・コアを含む他の論理及び回路が含まれてもよい。
図１９Ａ及び図１９Ｂは、本明細書に記載した実施例による、ＳｏＣ内で使用するための例示的グラフィックス・プロセッサを示すブロック図である。図１９Ａは、少なくとも一実施例による、１つ又は複数のＩＰコアを使用して製造することができるチップ集積回路上のシステムの例示的グラフィックス・プロセッサ１９１０を示す。図１９Ｂは、少なくとも一実施例による、１つ又は複数のＩＰコアを使用して製造することができるチップ集積回路上のシステムの追加の例示的グラフィックス・プロセッサ１９４０を示す。少なくとも一実施例では、図１９Ａのグラフィックス・プロセッサ１９１０は、低電力グラフィックス・プロセッサ・コアである。少なくとも一実施例では、図１９Ｂのグラフィックス・プロセッサ１９４０は、高性能グラフィックス・プロセッサ・コアである。少なくとも一実施例では、グラフィックス・プロセッサ１９１０、１９４０のそれぞれは、図１８のグラフィックス・プロセッサ１８１０の変形形態とすることができる。
少なくとも一実施例では、グラフィックス・プロセッサ１９１０は、頂点プロセッサ１９０５と、１つ又は複数のフラグメント・プロセッサ１９１５Ａ～１９１５Ｎ（たとえば、１９１５Ａ、１９１５Ｂ、１９１５Ｃ、１９１５Ｄ～１９１５Ｎ－１、及び１９１５Ｎ）とを含む。少なくとも一実施例では、グラフィックス・プロセッサ１９１０は、別個の論理を介して異なるシェーダ・プログラムを実行することができ、それにより、頂点プロセッサ１９０５は、頂点シェーダ・プログラムのための動作を実行するように最適化され、一方、１つ又は複数のフラグメント・プロセッサ１９１５Ａ～１９１５Ｎは、フラグメント又はピクセルのシェーダ・プログラムのためのフラグメント（たとえば、ピクセル）シェーディング動作を実行する。少なくとも一実施例では、頂点プロセッサ１９０５は、３Ｄグラフィックス・パイプラインの頂点処理ステージを実行し、プリミティブ及び頂点データを生成する。少なくとも一実施例では、フラグメント・プロセッサ１９１５Ａ～１９１５Ｎは、頂点プロセッサ１９０５によって生成されたプリミティブ及び頂点データを使用して、ディスプレイ・デバイスに表示されるフレーム・バッファを生成する。少なくとも一実施例では、フラグメント・プロセッサ１９１５Ａ～１９１５Ｎは、ＯｐｅｎＧＬのＡＰＩにおいて提供されるフラグメント・シェーダ・プログラムを実行するように最適化され、ＯｐｅｎＧＬのＡＰＩは、Ｄｉｒｅｃｔ ３Ｄ ＡＰＩにおいて提供されるピクセル・シェーダ・プログラムと同様の動作を実行するために使用されてもよい。
少なくとも一実施例では、グラフィックス・プロセッサ１９１０はさらに、１つ又は複数のメモリ管理ユニット（ＭＭＵ）１９２０Ａ～１９２０Ｂ、キャッシュ１９２５Ａ～１９２５Ｂ、及び回路相互接続１９３０Ａ～１９３０Ｂを含む。少なくとも一実施例では、１つ又は複数のＭＭＵ１９２０Ａ～１９２０Ｂは、頂点プロセッサ１９０５及び／又はフラグメント・プロセッサ１９１５Ａ～１９１５Ｎを含め、グラフィックス・プロセッサ１９１０のための仮想から物理のアドレス・マッピングを提供し、それらは、１つ又は複数のキャッシュ１９２５Ａ～１９２５Ｂに記憶された頂点又は画像／テクスチャのデータに加えて、メモリに記憶された頂点又は画像／テキストのデータを参照してもよい。少なくとも一実施例では、１つ又は複数のＭＭＵ１９２０Ａ～１９２０Ｂは、図１８の１つ若しくは複数のアプリケーション・プロセッサ１８０５、画像プロセッサ１８１５、及び／又はビデオ・プロセッサ１８２０に関連付けられた１つ若しくは複数のＭＭＵを含む、システム内の他のＭＭＵと同期されてもよく、それにより各プロセッサ１８０５～１８２０は、共有の又は統合された仮想メモリ・システムに参加することができる。少なくとも一実施例では、１つ又は複数の回路相互接続１９３０Ａ～１９３０Ｂは、グラフィックス・プロセッサ１９１０が、ＳｏＣの内部バスを介して、又は直接接続を介して、ＳｏＣ内の他のＩＰコアとインターフェースをとることができるようにする。
少なくとも一実施例では、グラフィックス・プロセッサ１９４０は、図１９Ａのグラフィックス・プロセッサ１９１０の１つ又は複数のＭＭＵ１９２０Ａ～１９２０Ｂ、キャッシュ１９２５Ａ～１９２５Ｂ、及び回路相互接続１９３０Ａ～１９３０Ｂを含む。少なくとも一実施例では、グラフィックス・プロセッサ１９４０は、１つ又は複数のシェーダ・コア１９５５Ａ～１９５５Ｎ（たとえば、１９５５Ａ、１９５５Ｂ、１９５５Ｃ、１９５５Ｄ、１９５５Ｅ、１９５５Ｆ～１９５５Ｎ－１、及び１９５５Ｎ）を含み、このシェーダ・コアは、単一のコア、又はタイプ、又はコアが、頂点シェーダ、フラグメント・シェーダ、及び／又はコンピュート・シェーダを実装するためのシェーダ・プログラム・コードを含むすべてのタイプのプログラム可能なシェーダ・コードを実行することができる統合されたシェーダ・コア・アーキテクチャを提供する。少なくとも一実施例では、シェーダ・コアの数は変えることができる。少なくとも一実施例では、グラフィックス・プロセッサ１９４０は、１つ又は複数のシェーダ・コア１９５５Ａ～１９５５Ｎに実行スレッドをディスパッチするためのスレッド・ディスパッチャとして作用するコア間タスク・マネージャ１９４５と、たとえばシーン内のローカル空間コヒーレンスを利用するため、又は内部キャッシュの使用を最適化するために、シーンのレンダリング動作が画像空間において細分化される、タイル・ベースのレンダリングのためのタイリング動作を加速するためのタイリング・ユニット１９５８とを含む。
１つ若しくは複数の実施例に関連する推論及び／又は訓練の動作を実行するために、推論及び／又は訓練論理９１５が使用される。推論及び／又は訓練論理９１５に関する詳細事項は、図９Ａ及び／又は図９Ｂと併せて本明細書に提供される。少なくとも一実施例では、推論及び／又は訓練論理９１５は、本明細書に記載のニューラル・ネットワークの訓練動作、ニューラル・ネットワークの機能及び／若しくはアーキテクチャ、又はニューラル・ネットワークのユース・ケースを使用して計算された重みパラメータに少なくとも部分的に基づき、推論又は予測の動作のために集積回路１９Ａ及び／又は１９Ｂにおいて使用されてもよい。少なくとも一実施例では、図２０Ａ～図２０Ｂに示すようなグラフィックス・プロセッサ論理を使用して、上に記載するようなニューラル・ネットワークを訓練するために並列に動作するワーカを実装することができる。
図２０Ａ～図２０Ｂは、本明細書に記載の実施例による、さらなる例示的なグラフィックス・プロセッサ論理を示す。図２０Ａは、グラフィックス・コア２０００を示し、このグラフィックス・コア２０００は、少なくとも一実施例では図１８のグラフィックス・プロセッサ１８１０に含められてもよく、少なくとも一実施例では図１９Ｂのように、統合されたシェーダ・コア１９５５Ａ～１９５５Ｎであってもよい。図２０Ｂは、少なくとも一実施例におけるマルチ・チップ・モジュールに導入するのに適した高並列の汎用グラフィックス・プロセッシング・ユニット２０３０を示す。
少なくとも一実施例では、グラフィックス・コア２０００は、共有命令キャッシュ２００２、テクスチャ・ユニット２０１８、及びキャッシュ／共有メモリ２０２０を含み、これらは、グラフィックス・コア２０００内の実行リソースに共通である。少なくとも一実施例では、グラフィックス・コア２０００は、複数のスライス２００１Ａ～２００１Ｎ、又はコアごとのパーティションを含むことができ、グラフィックス・プロセッサは、グラフィックス・コア２０００の複数のインスタンスを含むことができる。スライス２００１Ａ～２００１Ｎは、ローカル命令キャッシュ２００４Ａ～２００４Ｎ、スレッド・スケジューラ２００６Ａ～２００６Ｎ、スレッド・ディスパッチャ２００８Ａ～２００８Ｎ、及びレジスタのセット２０１０Ａ～２０１０Ｎを含むサポート論理を含むことができる。少なくとも一実施例では、スライス２００１Ａ～２００１Ｎは、追加機能ユニット（ＡＦＵ２０１２Ａ～２０１２Ｎ）、浮動小数点ユニット（ＦＰＵ２０１４Ａ～２０１４Ｎ）、整数算術論理演算ユニット（ＡＬＵ２０１６～２０１６Ｎ）、アドレス計算ユニット（ＡＣＵ２０１３Ａ～２０１３Ｎ）、倍精度浮動小数点ユニット（ＤＰＦＰＵ２０１５Ａ～２０１５Ｎ）、及び行列処理ユニット（ＭＰＵ２０１７Ａ～２０１７Ｎ）のセットを含むことができる。
少なくとも一実施例では、ＦＰＵ２０１４Ａ～２０１４Ｎは、単精度（３２ビット）及び半精度（１６ビット）の浮動小数点演算を実行することができ、ＤＰＦＰＵ２０１５Ａ～２０１５Ｎは、倍精度（６４ビット）の浮動小数点演算を実行する。少なくとも一実施例では、ＡＬＵ２０１６Ａ～２０１６Ｎは、８ビット、１６ビット、及び３２ビットの精度で可変精度の整数演算を実行することができ、混合精度の演算ができるように構成されることが可能である。少なくとも一実施例では、ＭＰＵ２０１７Ａ～２０１７Ｎも、半精度浮動小数点及び８ビット整数演算を含む混合精度の行列演算ができるように構成されることが可能である。少なくとも一実施例では、ＭＰＵ２０１７Ａ～２０１７Ｎは、汎用行列－行列乗算（ＧＥＭＭ）の加速をサポートできるようにすることを含め、機械学習アプリケーション・フレームワークを加速するための様々な行列演算を実行することができる。少なくとも一実施例では、ＡＦＵ２０１２Ａ～２０１２Ｎは、三角関数演算（たとえば、サイン、コサインなど）を含む、浮動小数点ユニット又は整数ユニットにサポートされていない追加の論理演算を実行することができる。
１つ又は複数の実施例に関連する推論及び／又は訓練の動作を実行するために、推論及び／又は訓練論理９１５が使用される。推論及び／又は訓練論理９１５に関する詳細事項は、図９Ａ及び／又は図９Ｂと併せて本明細書に提供される。少なくとも一実施例では、推論及び／又は訓練論理９１５は、本明細書に記載のニューラル・ネットワークの訓練動作、ニューラル・ネットワークの機能及び／若しくはアーキテクチャ、又はニューラル・ネットワークのユース・ケースを使用して計算された重みパラメータに少なくとも部分的に基づき、推論又は予測の動作のためにグラフィックス・コア２０００において使用されてもよい。少なくとも一実施例では、図２０Ａ～図２０Ｂに示すようなグラフィックス・プロセッサ論理を使用して、上に記載するようなニューラル・ネットワークを訓練するために並列に動作するワーカを実装することができる。
図２０Ｂは、汎用処理ユニット（ＧＰＧＰＵ）２０３０を示し、この処理ユニットは、少なくとも一実施例において、グラフィックス・プロセッシング・ユニットのアレイによる高並列の計算動作を実行可能にするように構成されることが可能である。少なくとも一実施例では、ＧＰＧＰＵ２０３０は、ＧＰＧＰＵ２０３０の他のインスタンスに直接リンクされて、ディープ・ニューラル・ネットワークの訓練スピードを向上させるために複数のＧＰＵクラスタを生成することができる。少なくとも一実施例では、ＧＰＧＰＵ２０３０は、ホスト・プロセッサとの接続を可能にするためのホスト・インターフェース２０３２を含む。少なくとも一実施例では、ホスト・インターフェース２０３２は、ＰＣＩエクスプレス・インターフェースである。少なくとも一実施例では、ホスト・インターフェース２０３２は、ベンダー固有の通信インターフェース又は通信ファブリックとすることができる。少なくとも一実施例では、ＧＰＧＰＵ２０３０は、ホスト・プロセッサからコマンドを受け取り、グローバル・スケジューラ２０３４を使用して、これらのコマンドに関連付けられた実行スレッドを、コンピュート・クラスタ２０３６Ａ～２０３６Ｈのセットに分配する。少なくとも一実施例では、コンピュート・クラスタ２０３６Ａ～２０３６Ｈは、キャッシュ・メモリ２０３８を共有する。少なくとも一実施例では、キャッシュ・メモリ２０３８は、コンピュート・クラスタ２０３６Ａ～２０３６Ｈ内のキャッシュ・メモリ用の高レベル・キャッシュとして作用することができる。
少なくとも一実施例では、ＧＰＧＰＵ２０３０は、メモリ・コントローラ２０４２Ａ～２０４２Ｂのセットを介して、コンピュート・クラスタ２０３６Ａ～２０３６Ｈに結合されたメモリ２０４４Ａ～２０４４Ｂを含む。少なくとも一実施例では、メモリ２０４４Ａ～２０４４Ｂは、グラフィックス・ダブル・データ・レート（ＧＤＤＲ：ｇｒａｐｈｉｃｓ ｄｏｕｂｌｅ ｄａｔａ ｒａｔｅ）メモリを含む同期グラフィックス・ランダム・アクセス・メモリ（ＳＧＲＡＭ）など、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）又はグラフィックス・ランダム・アクセス・メモリを含む、様々なタイプのメモリ・デバイスを含むことができる。
少なくとも一実施例では、コンピュート・クラスタ２０３６Ａ～２０３６Ｈはそれぞれ、図２０Ａのグラフィックス・コア２０００などのグラフィックス・コアのセットを含み、このグラフィックス・コアのセットは、機械学習計算に適したものを含め、様々な精度で計算動作を実行することができる複数のタイプの整数及び浮動小数点の論理ユニットを含むことができる。たとえば、少なくとも一実施例では、コンピュート・クラスタ２０３６Ａ～２０３６Ｈのそれぞれにおける浮動小数点ユニットの少なくともサブセットは、１６ビット又は３２ビットの浮動小数点演算を実行するように構成されることが可能であり、一方、浮動小数点ユニットの別のサブセットは、６４ビットの浮動小数点演算を実行するように構成されることが可能である。
少なくとも一実施例では、ＧＰＧＰＵ２０３０の複数のインスタンスは、コンピュート・クラスタとして動作するように構成されることが可能である。少なくとも一実施例では、コンピュート・クラスタ２０３６Ａ～２０３６Ｈにより同期及びデータ交換のために使用される通信は、実施例にわたって異なる。少なくとも一実施例では、ＧＰＧＰＵ２０３０の複数のインスタンスは、ホスト・インターフェース２０３２を介して通信する。少なくとも一実施例では、ＧＰＧＰＵ２０３０は、Ｉ／Ｏハブ２０３９を含み、このハブは、ＧＰＧＰＵ２０３０の他のインスタンスへの直接接続を可能にするＧＰＵリンク２０４０に、ＧＰＧＰＵ２０３０を結合する。少なくとも一実施例では、ＧＰＵリンク２０４０は、ＧＰＧＰＵ２０３０の複数のインスタンス間での通信及び同期を可能にする専用のＧＰＵツーＧＰＵブリッジに結合される。少なくとも一実施例では、ＧＰＵリンク２０４０は、他のＧＰＧＰＵ又は並列プロセッサにデータを送受信するための高速相互接続に結合される。少なくとも一実施例では、ＧＰＧＰＵ２０３０の複数のインスタンスは、別々のデータ処理システムに位置付けられ、ホスト・インターフェース２０３２を介してアクセス可能なネットワーク・デバイスを介して通信する。少なくとも一実施例では、ＧＰＵリンク２０４０は、ホスト・インターフェース２０３２に加えて、又はその代わりに、ホスト・プロセッサへの接続を可能にするように構成することができる。
少なくとも一実施例では、ＧＰＧＰＵ２０３０は、ニューラル・ネットワークを訓練するように構成されることが可能である。少なくとも一実施例では、ＧＰＧＰＵ２０３０は、推論プラットフォーム内で使用することができる。ＧＰＧＰＵ２０３０が推論のために使用される少なくとも一実施例では、ＧＰＧＰＵは、ＧＰＧＰＵがニューラル・ネットワークの訓練に使用されるときよりも少数のコンピュート・クラスタ２０３６Ａ～２０３６Ｈを含んでもよい。少なくとも一実施例では、メモリ２０４４Ａ～２０４４Ｂに関連するメモリ技術は、推論の構成と訓練の構成とで異なってもよく、高帯域幅のメモリ技術が、訓練構成に当てられる。少なくとも一実施例では、ＧＰＧＰＵ２０３０の推論構成は、推論固有の命令をサポートすることができる。たとえば、少なくとも一実施例では、推論構成は、１つ又は複数の８ビットの整数のドット積命令をサポートすることができ、これは、導入済みニューラル・ネットワークの推論動作中に使用されてもよい。
１つ若しくは複数の実施例に関連する推論及び／又は訓練の動作を実行するために、推論及び／又は訓練論理９１５が使用される。推論及び／又は訓練論理９１５に関する詳細事項は、図９Ａ及び／又は図９Ｂと併せて本明細書に提供される。少なくとも一実施例では、推論及び／又は訓練論理９１５は、本明細書に記載のニューラル・ネットワークの訓練動作、ニューラル・ネットワークの機能及び／若しくはアーキテクチャ、又はニューラル・ネットワークのユース・ケースを使用して計算された重みパラメータに少なくとも部分的に基づき、推論又は予測の動作のためにＧＰＧＰＵ２０３０において使用されてもよい。少なくとも一実施例では、図２１に示すようなコンピューティング・システム２１００を使用して、上に記載するようなニューラル・ネットワークを訓練するために並列に動作するワーカを実装することができる。
図２１は、少なくとも一実施例によるコンピューティング・システム２１００を示すブロック図である。少なくとも一実施例では、コンピューティング・システム２１００は、メモリ・ハブ２１０５を含んでもよい相互接続経路を介して通信する１つ又は複数のプロセッサ２１０２とシステム・メモリ２１０４とを有する処理サブシステム２１０１を含む。少なくとも一実施例では、メモリ・ハブ２１０５は、チップセット構成要素内の別個の構成要素であってもよく、又は１つ若しくは複数のプロセッサ２１０２内に一体化されていてもよい。少なくとも一実施例では、メモリ・ハブ２１０５は、通信リンク２１０６を介してＩ／Ｏサブシステム２１１１に結合される。少なくとも一実施例では、Ｉ／Ｏサブシステム２１１１は、コンピューティング・システム２１００が１つ又は複数の入力デバイス２１０８からの入力を受け取れるようにすることができるＩ／Ｏハブ２１０７を含む。少なくとも一実施例では、Ｉ／Ｏハブ２１０７は、ディスプレイ・コントローラを有効にすることができ、このディスプレイ・コントローラは、１つ又は複数のプロセッサ２１０２に含まれて、１つ又は複数のディスプレイ・デバイス２１１０Ａに出力を提供してもよい。少なくとも一実施例では、Ｉ／Ｏハブ２１０７に結合された１つ又は複数のディスプレイ・デバイス２１１０Ａは、ローカルの、内部の、又は組み込まれたディスプレイ・デバイスを含むことができる。
少なくとも一実施例では、処理サブシステム２１０１は、バス又は他の通信リンク２１１３を介してメモリ・ハブ２１０５に結合された１つ又は複数の並列プロセッサ２１１２を含む。少なくとも一実施例では、通信リンク２１１３は、ＰＣＩエクスプレスなどであるがこれに限定されない任意の数の規格に基づく通信リンク技術若しくはプロトコルのうちの１つであってもよく、又はベンダー固有の通信インターフェース若しくは通信ファブリックであってもよい。少なくとも一実施例では、１つ又は複数の並列プロセッサ２１１２は、メニー・インテグレーテッド・コア（ＭＩＣ：ｍａｎｙ ｉｎｔｅｇｒａｔｅｄ ｃｏｒｅ）プロセッサなど、多数の処理コア及び／又は処理クラスタを含むことのできる、計算に集中した並列又はベクトルの処理システムを形成する。少なくとも一実施例では、１つ又は複数の並列プロセッサ２１１２は、グラフィックス処理サブシステムを形成し、このサブシステムは、Ｉ／Ｏハブ２１０７を介して結合された１つ又は複数のディスプレイ・デバイス２１１０Ａのうちの１つに、ピクセルを出力することができる。少なくとも一実施例では、１つ又は複数の並列プロセッサ２１１２はまた、１つ又は複数のディスプレイ・デバイス２１１０Ｂへの直接接続を可能にするディスプレイ・コントローラ及びディスプレイ・インターフェース（図示せず）を含むことができる。
少なくとも一実施例では、システム・ストレージ・ユニット２１１４は、Ｉ／Ｏハブ２１０７に接続されて、コンピューティング・システム２１００のためのストレージ機構を提供することができる。少なくとも一実施例では、Ｉ／Ｏスイッチ２１１６を使用して、Ｉ／Ｏハブ２１０７と、プラットフォームに一体化されてもよいネットワーク・アダプタ２１１８及び／又はワイヤレス・ネットワーク・アダプタ２１１９などの他の構成要素、並びに１つ又は複数のアドイン・デバイス２１２０を介して加えることができる様々な他のデバイスとの通信を可能にするためのインターフェース機構を提供することができる。少なくとも一実施例では、ネットワーク・アダプタ２１１８は、イーサネット（登録商標）・アダプタ、又は別の有線ネットワーク・アダプタとすることができる。少なくとも一実施例では、ワイヤレス・ネットワーク・アダプタ２１１９は、Ｗｉ－Ｆｉ、Ｂｌｕｅｔｏｏｔｈ、近距離無線通信（ＮＦＣ）、又は１つ若しくは複数のワイヤレス無線を含む他のネットワーク・デバイスのうちの１つ又は複数を含むことができる。
少なくとも一実施例では、コンピューティング・システム２１００は、ＵＳＢ又は他のポート接続、光学ストレージ・ドライブ、ビデオ捕捉デバイスなどを含む明示されていない他の構成要素を含むことができ、これらもＩ／Ｏハブ２１０７に接続されてもよい。少なくとも一実施例では、図２１の様々な構成要素を相互接続する通信経路が、ＰＣＩ（ペリフェラル・コンポーネント・インターコネクト）ベースのプロトコル（たとえば、ＰＣＩ－エクスプレス）などの任意の好適なプロトコル、又はＮＶ－Ｌｉｎｋ高速相互接続などの他のバス若しくはポイントツーポイント通信インターフェース、又は他の相互接続プロトコルを使用して、実装されてもよい。
少なくとも一実施例では、１つ又は複数の並列プロセッサ２１１２は、たとえばビデオ出力回路を含むグラフィックス及びビデオの処理に最適化された回路を組み込んでおり、グラフィックス・プロセッシング・ユニット（ＧＰＵ）を構成する。少なくとも一実施例では、１つ又は複数の並列プロセッサ２１１２は、汎用処理に最適化された回路を組み込んでいる。少なくとも実施例では、コンピューティング・システム２１００の構成要素は、単一の集積回路上の１つ又は複数の他のシステム要素と一体化されてもよい。たとえば、少なくとも一実施例では、１つ又は複数の並列プロセッサ２１１２、メモリ・ハブ２１０５、プロセッサ２１０２、及びＩ／Ｏハブ２１０７を、システム・オン・チップ（ＳｏＣ）集積回路に一体化することができる。少なくとも一実施例では、コンピューティング・システム２１００の構成要素は、単一のパッケージに一体化されて、システム・イン・パッケージ（ＳＩＰ：ｓｙｓｔｅｍ ｉｎ ｐａｃｋａｇｅ）構成を形成することができる。少なくとも一実施例では、コンピューティング・システム２１００の構成要素の少なくとも一部分を、マルチ・チップ・モジュール（ＭＣＭ：ｍｕｌｔｉ－ｃｈｉｐ ｍｏｄｕｌｅ）に一体化することができ、このモジュールを、他のマルチ・チップ・モジュールと相互接続して、モジュール式コンピューティング・システムにすることができる。
１つ若しくは複数の実施例に関連する推論及び／又は訓練の動作を実行するために、推論及び／又は訓練論理９１５が使用される。推論及び／又は訓練論理９１５に関する詳細事項は、図９Ａ及び／又は図９Ｂと併せて本明細書に提供される。少なくとも一実施例では、推論及び／又は訓練論理９１５は、本明細書に記載のニューラル・ネットワークの訓練動作、ニューラル・ネットワークの機能及び／若しくはアーキテクチャ、又はニューラル・ネットワークのユース・ケースを使用して計算された重みパラメータに少なくとも部分的に基づき、推論又は予測の動作のために図２１００のシステムにおいて使用されてもよい。少なくとも一実施例では、図２２Ａに示すような並列プロセッサを使用して、上に記載するようなニューラル・ネットワークを訓練するために並列に動作するワーカを実装することができる。
プロセッサ
図２２Ａは、少なくとも一実施例による並列プロセッサ２２００を示す。少なくとも一実施例では、並列プロセッサ２２００の様々な構成要素は、プログラム可能なプロセッサ、特定用途向け集積回路（ＡＳＩＣ）、又はフィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）などの１つ又は複数の集積回路デバイスを使用して実装されてもよい。少なくとも一実施例では、図示してある並列プロセッサ２２００は、例示的な実施例による図２１に示す１つ又は複数の並列プロセッサ２１１２の変形形態である。
図２２Ａは、少なくとも一実施例による並列プロセッサ２２００を示す。少なくとも一実施例では、並列プロセッサ２２００の様々な構成要素は、プログラム可能なプロセッサ、特定用途向け集積回路（ＡＳＩＣ）、又はフィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）などの１つ又は複数の集積回路デバイスを使用して実装されてもよい。少なくとも一実施例では、図示してある並列プロセッサ２２００は、例示的な実施例による図２１に示す１つ又は複数の並列プロセッサ２１１２の変形形態である。
少なくとも一実施例では、並列プロセッサ２２００は並列処理ユニット２２０２を含む。少なくとも一実施例では、並列処理ユニット２２０２は、並列処理ユニット２２０２の他のインスタンスを含む他のデバイスとの通信を可能にするＩ／Ｏユニット２２０４を含む。少なくとも一実施例では、Ｉ／Ｏユニット２２０４は、他のデバイスに直接接続されてもよい。少なくとも一実施例では、Ｉ／Ｏユニット２２０４は、メモリ・ハブ２１０５などのハブ又はスイッチ・インターフェースの使用を介して、他のデバイスと接続される。少なくとも一実施例では、メモリ・ハブ２１０５とＩ／Ｏユニット２２０４との間の接続は、通信リンク２１１３を形成する。少なくとも一実施例では、Ｉ／Ｏユニット２２０４は、ホスト・インターフェース２２０６及びメモリ・クロスバー２２１６に接続され、ここでホスト・インターフェース２２０６は、処理動作の実行を対象とするコマンドを受け取り、メモリ・クロスバー２２１６は、メモリ動作の実行を対象とするコマンドを受け取る。
少なくとも一実施例では、ホスト・インターフェース２２０６が、Ｉ／Ｏユニット２２０４を介してコマンド・バッファを受け取るとき、ホスト・インターフェース２２０６は、これらのコマンドを実行するためのワーク動作をフロント・エンド２２０８に向けることができる。少なくとも一実施例では、フロント・エンド２２０８はスケジューラ２２１０に結合され、このスケジューラは、コマンド又は他のワーク・アイテムを処理クラスタ・アレイ２２１２に分配するように構成される。少なくとも一実施例では、スケジューラ２２１０は、処理クラスタ・アレイ２２１２の処理クラスタ・アレイ２２１２にタスクが分配される前に、処理クラスタ・アレイ２２１２が適切に構成され、有効な状態にあることを確実にする。少なくとも一実施例では、スケジューラ２２１０は、マイクロコントローラで実行しているファームウェア論理を介して実装される。少なくとも一実施例では、マイクロコントローラ実装スケジューラ２２１０は、複雑なスケジューリング及びワーク分配動作を、粗い粒度と細かい粒度で実行するように構成可能であり、処理アレイ２２１２で実行しているスレッドの迅速なプリエンプション及びコンテキストのスイッチングを可能にする。少なくとも一実施例では、ホスト・ソフトウェアは、処理アレイ２２１２でのスケジューリングのワークロードを、複数のグラフィックス処理のドアベルのうちの１つを介して証明することができる。少なくとも一実施例では、次いで、スケジューラ２２１０を含むマイクロコントローラ内のスケジューラ２２１０論理によって、ワークロードを自動的に処理アレイ２２１２全体に分配することができる。
少なくとも一実施例では、処理クラスタ・アレイ２２１２は、最大「Ｎ個」の処理クラスタ（たとえば、クラスタ２２１４Ａ、クラスタ２２１４Ｂ～クラスタ２２１４Ｎ）を含むことができる。少なくとも一実施例では、処理クラスタ・アレイ２２１２の各クラスタ２２１４Ａ～２２１４Ｎは、大量の同時スレッドを実行することができる。少なくとも一実施例では、スケジューラ２２１０は、様々なスケジューリング及び／又はワーク分配のアルゴリズムを使用して、処理クラスタ・アレイ２２１２のクラスタ２２１４Ａ～２２１４Ｎにワークを配分することができ、これらのアルゴリズムは、プログラム又は計算のタイプごとに生じるワークロードに応じて、異なってもよい。少なくとも一実施例では、スケジューリングは、スケジューラ２２１０によって動的に対処されてもよく、又は処理クラスタ・アレイ２２１２によって実行されるように構成されたプログラム論理のコンパイル中に、コンパイラ論理によって部分的に支援されてもよい。少なくとも一実施例では、処理クラスタ・アレイ２２１２の異なるクラスタ２２１４Ａ～２２１４Ｎは、異なるタイプのプログラムを処理するように、又は異なるタイプの計算を実行するように配分されることが可能である。
少なくとも一実施例では、処理クラスタ・アレイ２２１２は、様々なタイプの並列処理動作を実行するように構成されることが可能である。少なくとも一実施例では、処理クラスタ・アレイ２２１２は、汎用の並列コンピュート動作を実行するように構成される。たとえば、少なくとも一実施例では、処理クラスタ・アレイ２２１２は、ビデオ及び／又はオーディオ・データのフィルタリング、物理動作を含むモデリング動作の実行、及びデータ変換の実行を含む処理タスクを実行するための論理を含むことができる。
少なくとも一実施例では、処理クラスタ・アレイ２２１２は、並列グラフィックス処理動作を実行するように構成される。少なくとも一実施例では、処理クラスタ・アレイ２２１２は、テクスチャ動作を実行するためのテクスチャ・サンプリング論理、並びにモザイク論理、及び他の頂点処理論理を含むがこれらに限定されないこうしたグラフィックス処理動作の実行をサポートするための追加の論理を含むことができる。少なくとも一実施例では、処理クラスタ・アレイ２２１２は、頂点シェーダ、モザイク・シェーダ、ジオメトリ・シェーダ、及びピクセル・シェーダなどであるが、これらに限定されないグラフィックス処理関連のシェーダ・プログラムを実行するように構成されることが可能である。少なくとも一実施例では、並列処理ユニット２２０２は、処理できるようにデータをシステム・メモリからＩ／Ｏユニット２２０４を介して転送することができる。少なくとも一実施例では、処理中、転送されたデータを、処理中にオン・チップ・メモリ（たとえば、並列プロセッサ・メモリ２２２２）に記憶し、次いでシステム・メモリに書き戻すことができる。
少なくとも一実施例では、並列処理ユニット２２０２を使用してグラフィックス処理が実行される場合には、処理クラスタ・アレイ２２１２の複数のクラスタ２２１４Ａ～２２１４Ｎにグラフィックス処理動作をよりうまく分配できるようにするため、処理ワークロードをおおよそ等しい大きさのタスクに分割するようにスケジューラ２２１０を構成することができる。少なくとも一実施例では、処理クラスタ・アレイ２２１２の一部分は、異なるタイプの処理を実行するように構成されることが可能である。たとえば、少なくとも一実施例では、レンダリング画像を生成して表示するために、第１の部分は、頂点シェーディング及びトポロジ生成を実行するように構成されてもよく、第２の部分は、モザイク及びジオメトリのシェーディングを実行するように構成されてもよく、第３の部分は、ピクセル・シェーディング又は他の画面空間動作を実行するように構成されてもよい。少なくとも一実施例では、クラスタ２２１４Ａ～２２１４Ｎのうちの１つ又は複数によって生成される中間データをバッファに記憶して、さらなる処理ができるようにクラスタ２２１４Ａ～２２１４Ｎの間で中間データを送信できるようにしてもよい。
少なくとも一実施例では、処理クラスタ・アレイ２２１２は、実行される処理タスクをスケジューラ２２１０を介して受け取ることができ、スケジューラ２２１０は、処理タスクを定義するコマンドをフロント・エンド２２０８から受け取る。少なくとも一実施例では、処理タスクは、処理されるデータのインデックス、たとえば、表面（パッチ）データ、プリミティブ・データ、頂点データ、及び／又はピクセル・データ、並びに状態パラメータ、及びデータをどのように処理すべきかを定義するコマンド（たとえば、どのプログラムを実行すべきか）を含むことができる。少なくとも一実施例では、スケジューラ２２１０は、タスクに対応するインデックスをフェッチするように構成されてもよく、又はフロント・エンド２２０８からインデックスを受け取ってもよい。少なくとも一実施例では、フロント・エンド２２０８は、入ってくるコマンド・バッファ（たとえば、バッチ・バッファ、プッシュ・バッファなど）によって指定されるワークロードが開始される前に、処理クラスタ・アレイ２２１２が有効な状態に構成されていることを保証するように構成されることが可能である。
少なくとも一実施例では、並列処理ユニット２２０２の１つ又は複数のインスタンスのそれぞれは、並列プロセッサ・メモリ２２２２と結合することができる。少なくとも一実施例では、並列プロセッサ・メモリ２２２２には、メモリ・クロスバー２２１６を介してアクセスすることができ、メモリ・クロスバー２２１６は、処理クラスタ・アレイ２２１２並びにＩ／Ｏユニット２２０４からメモリ要求を受け取ることができる。少なくとも一実施例では、メモリ・クロスバー２２１６は、メモリ・インターフェース２２１８を介して並列プロセッサ・メモリ２２２２にアクセスすることができる。少なくとも一実施例では、メモリ・インターフェース２２１８は、複数のパーティション・ユニット（たとえば、パーティション・ユニット２２２０Ａ、パーティション・ユニット２２２０Ｂ～パーティション・ユニット２２２０Ｎ）を含むことができ、これらのユニットはそれぞれ、並列プロセッサ・メモリ２２２２の一部分（たとえば、メモリ・ユニット）に結合することができる。少なくとも一実施例では、パーティション・ユニット２２２０Ａ～２２２０Ｎの数は、メモリ・ユニットの数と等しくなるように構成され、それにより、第１のパーティション・ユニット２２２０Ａは、対応する第１のメモリ・ユニット２２２４Ａを有し、第２のパーティション・ユニット２２２０Ｂは、対応するメモリ・ユニット２２２４Ｂを有し、Ｎ番目のパーティション・ユニット２２２０Ｎは、対応するＮ番目のメモリ・ユニット２２２４Ｎを有する。少なくとも一実施例では、パーティション・ユニット２２２０Ａ～２２２０Ｎの数は、メモリ・デバイスの数に等しくなくてもよい。
少なくとも一実施例では、メモリ・ユニット２２２４Ａ～２２２４Ｎは、グラフィックス・ダブル・データ・レート（ＧＤＤＲ）メモリを含む同期グラフィックス・ランダム・アクセス・メモリ（ＳＧＲＡＭ）など、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）又はグラフィックス・ランダム・アクセス・メモリを含む、様々なタイプのメモリ・デバイスを含むことができる。少なくとも一実施例では、またメモリ・ユニット２２２４Ａ～２２２４Ｎはまた、高帯域幅メモリ（ＨＢＭ）を含むがこれに限定されない３Ｄ積層メモリを含んでもよい。少なくとも一実施例では、並列プロセッサ・メモリ２２２２の利用可能な帯域幅を効率的に使用するために、フレーム・バッファ又はテクスチャ・マップなどのレンダー・ターゲットが、メモリ・ユニット２２２４Ａ～２２２４Ｎにわたって記憶されて、パーティション・ユニット２２２０Ａ～２２２０Ｎが、各レンダー・ターゲットの部分を並列に書き込みできるようにしてもよい。少なくとも一実施例では、システム・メモリとローカル・キャッシュ・メモリを併用する統合メモリ設計に有利なように、並列プロセッサ・メモリ２２２２のローカル・インスタンスは除外されてもよい。
少なくとも一実施例では、処理クラスタ・アレイ２２１２のクラスタ２２１４Ａ～２２１４Ｎのうちのいずれか１つは、並列プロセッサ・メモリ２２２２内のメモリ・ユニット２２２４Ａ～２２２４Ｎのいずれかに書き込まれることになるデータを処理することができる。少なくとも一実施例では、メモリ・クロスバー２２１６は、各クラスタ２２１４Ａ～２２１４Ｎの出力を、出力に対してさらなる処理動作を実行することができる任意のパーティション・ユニット２２２０Ａ～２２２０Ｎ、又は別のクラスタ２２１４Ａ～２２１４Ｎに転送するように構成されることが可能である。少なくとも一実施例では、各クラスタ２２１４Ａ～２２１４Ｎは、メモリ・クロスバー２２１６を通ってメモリ・インターフェース２２１８と通信して、様々な外部メモリ・デバイスからの読取り、又はそれへの書込みを行うことができる。少なくとも一実施例では、メモリ・クロスバー２２１６は、Ｉ／Ｏユニット２２０４と通信するためのメモリ・インターフェース２２１８への接続部、並びに並列プロセッサ・メモリ２２２２のローカル・インスタンスへの接続部を有して、異なる処理クラスタ２２１４Ａ～２２１４Ｎ内の処理ユニットが、システム・メモリ、又は並列処理ユニット２２０２のローカルにない他のメモリと通信できるようにする。少なくとも一実施例では、メモリ・クロスバー２２１６は、仮想チャネルを使用して、クラスタ２２１４Ａ～２２１４Ｎと、パーティション・ユニット２２２０Ａ～２２２０Ｎとの間でトラフィック・ストリームを分離することができる。
少なくとも一実施例では、並列処理ユニット２２０２の複数のインスタンスは、単一のアドイン・カードに提供されてもよく、又は複数のアドイン・カードが相互接続されてもよい。少なくとも一実施例では、異なるインスタンスが異なる数の処理コア、異なる量のローカル並列プロセッサ・メモリ、及び／又は他の異なる構成を有する場合でも、並列処理ユニット２２０２の異なるインスタンスは相互動作するように構成されることが可能である。たとえば、少なくとも一実施例では、並列処理ユニット２２０２のいくつかインスタンスは、他のインスタンスに比べて高い精度の浮動小数点ユニットを含むことができる。少なくとも一実施例では、並列処理ユニット２２０２又は並列プロセッサ２２００のうちの１つ又は複数のインスタンスを組み込んだシステムは、デスクトップ、ラップトップ、若しくは携帯型のパーソナル・コンピュータ、サーバ、ワークステーション、ゲーム・コンソール、及び／又は組み込みシステムを含むが、これらに限定されない様々な構成及びフォーム・ファクタで実装することができる。
図２２Ｂは、少なくとも一実施例によるパーティション・ユニット２２２０のブロック図である。少なくとも一実施例では、パーティション・ユニット２２２０は、図２２Ａのパーティション・ユニット２２２０Ａ～２２２０Ｎのうちの１つのパーティション・ユニットのインスタンスである。少なくとも一実施例では、パーティション・ユニット２２２０は、Ｌ２キャッシュ２２２１、フレーム・バッファ・インターフェース２２２５、及びＲＯＰ：ｒａｓｔｅｒ ｏｐｅｒａｔｉｏｎｓ ｕｎｉｔ２２２６（ラスタ演算ユニット）を含む。Ｌ２キャッシュ２２２１は、メモリ・クロスバー２２１６及びＲＯＰ２２２６から受け取ったロード及びストアの動作を実行するように構成された読取り／書込みキャッシュである。少なくとも一実施例では、読取りミス及び至急の書戻し要求が、処理されるようにＬ２キャッシュ２２２１によってフレーム・バッファ・インターフェース２２２５に出力される。少なくとも一実施例では、更新も、処理されるようにフレーム・バッファ・インターフェース２２２５を介してフレームに送られる。少なくとも一実施例では、フレーム・バッファ・インターフェース２２２５は、図２２の（たとえば並列プロセッサ・メモリ２２２２内の）メモリ・ユニット２２２４Ａ～２２２４Ｎなど、並列プロセッサ・メモリのメモリ・ユニットのうちの１つとインターフェースをとる。
少なくとも一実施例では、ＲＯＰ２２２６は、ステンシル、ｚテスト、ブレンディングなどのラスタ演算を実行する処理ユニットである。少なくとも一実施例では、次いでＲＯＰ２２２６は、グラフィックス・メモリに記憶された処理済みグラフィックス・データを出力する。少なくとも一実施例では、ＲＯＰ２２２６は、メモリに書き込まれる深度又は色データを圧縮し、メモリから読み取られた深度又は色データを解凍するための圧縮論理を含む。少なくとも一実施例では、圧縮論理は、複数の圧縮アルゴリズムのうちの１つ又は複数を利用するロスレス圧縮論理とすることができる。ＲＯＰ２２２６によって実行される圧縮のタイプは、圧縮されるデータの統計的特徴に基づき変更することができる。たとえば、少なくとも一実施例では、深度及び色データに対してはタイルごとにデルタ色圧縮が実行される。
少なくとも一実施例では、ＲＯＰ２２２６は、パーティション・ユニット２２２０内ではなく、各処理クラスタ内（たとえば、図２２のクラスタ２２１４Ａ～２２１４Ｎ）に含まれる。少なくとも一実施例では、ピクセル・フラグメント・データではなく、ピクセル・データの読取り及び書込み要求が、メモリ・クロスバー２２１６を介して送信される。少なくとも一実施例では、処理済みグラフィックス・データは、図２１の１つ又は複数のディスプレイ・デバイス２１１０のうちの１つなどのディスプレイ・デバイスに表示されてもよく、プロセッサ２１０２によってさらに処理できるようにルーティングされてもよく、又は図２２Ａの並列プロセッサ２２００内の処理エンティティのうちの１つによってさらに処理できるようにルーティングされてもよい。
図２２Ｃは、少なくとも一実施例による並列処理ユニット内の処理クラスタ２２１４のブロック図である。少なくとも一実施例では、処理クラスタは、図２２の処理クラスタ２２１４Ａ～２２１４Ｎのうちの１つの処理クラスタのインスタンスである。少なくとも一実施例では、処理クラスタ２２１４は、多数のスレッドを並列で実行するように構成されてもよく、ここで用語「スレッド」とは、入力データの特定のセットに対して実行している特定のプログラムのインスタンスを指す。少なくとも一実施例では、複数の独立した命令ユニットを提供することなく、多数のスレッドの並列実行をサポートするために、単一命令複数データ（ＳＩＭＤ）の命令発行技法が使用される。少なくとも一実施例では、それぞれの処理クラスタ内の処理エンジンのセットに命令を発行するように構成された共通の命令ユニットを使用して、全体的に同期された多数のスレッドの並列実行をサポートするために、単一命令複数スレッド（ＳＩＭＴ：ｓｉｎｇｌｅ－ｉｎｓｔｒｕｃｔｉｏｎ， ｍｕｌｔｉｐｌｅ－ｔｈｒｅａｄ）の技法が使用される。
少なくとも一実施例では、処理クラスタ２２１４の動作は、ＳＩＭＴ並列プロセッサに処理タスクを分配するパイプライン・マネージャ２２３２を介して制御することができる。少なくとも一実施例では、パイプライン・マネージャ２２３２は、図２２のスケジューラ２２１０から命令を受け取り、グラフィックス・マルチプロセッサ２２３４及び／又はテクスチャ・ユニット２２３６を介してこれらの命令の実行を管理する。少なくとも一実施例では、グラフィックス・マルチプロセッサ２２３４は、ＳＩＭＴ並列プロセッサの例示的なインスタンスである。しかし、少なくとも一実施例では、アーキテクチャの異なる様々なタイプのＳＩＭＴ並列プロセッサが、処理クラスタ２２１４内に含まれてもよい。少なくとも一実施例では、グラフィックス・マルチプロセッサ２２３４の１つ又は複数のインスタンスは、処理クラスタ２２１４内に含めることができる。少なくとも一実施例では、グラフィックス・マルチプロセッサ２２３４はデータを処理することができ、処理済みデータを、他のシェーダ・ユニットを含む複数の可能な宛先のうちの１つに分配するためにデータ・クロスバー２２４０が使用されてもよい。少なくとも一実施例では、パイプライン・マネージャ２２３２は、データ・クロスバー２２４０を通して分配されることになる処理済みデータの宛先を指定することによって、処理済みデータの分配を容易にすることができる。
少なくとも一実施例では、処理クラスタ２２１４内の各グラフィックス・マルチプロセッサ２２３４は、関数実行論理（たとえば、算術論理演算ユニット、ロード・ストア・ユニットなど）の同一のセットを含むことができる。少なくとも一実施例では、関数実行論理は、前の命令が完了する前に新規の命令を発行することができるパイプライン式に構成されることが可能である。少なくとも一実施例では、関数実行論理は、整数及び浮動小数点の算術、比較演算、ブール演算、ビット・シフト、及び様々な代数関数の計算を含む様々な演算をサポートする。少なくとも一実施例では、同じ関数ユニットのハードウェアを活用して、異なる演算を実行することができ、関数ユニットの任意の組合せが存在してもよい。
少なくとも一実施例では、処理クラスタ２２１４に送信される命令がスレッドを構成する。少なくとも一実施例では、並列処理エンジンのセットにわたって実行されているスレッドのセットが、スレッド・グループである。少なくとも一実施例では、スレッド・グループは、異なる入力データに対してプログラムを実行する。少なくとも一実施例では、スレッド・グループ内の各スレッドを、グラフィックス・マルチプロセッサ２２３４内の異なる処理エンジンに割り当てることができる。少なくとも一実施例では、スレッド・グループは、グラフィックス・マルチプロセッサ２２３４内の処理エンジンの数よりも少ないスレッドを含んでもよい。少なくとも一実施例では、スレッド・グループが処理エンジンの数よりも少ないスレッドを含む場合、処理エンジンのうちの１つ又は複数は、そのスレッド・グループが処理されているサイクル中にはアイドルであってもよい。少なくとも一実施例では、スレッド・グループはまた、グラフィックス・マルチプロセッサ２２３４内の処理エンジンの数よりも多いスレッドを含んでもよい。少なくとも一実施例では、スレッド・グループがグラフィックス・マルチプロセッサ２２３４内の処理エンジンの数より多くのスレッドを含む場合には、連続したクロック・サイクルにわたって処理を実行することができる。少なくとも一実施例では、複数のスレッド・グループを、グラフィックス・マルチプロセッサ２２３４上で同時に実行することができる。
少なくとも一実施例では、グラフィックス・マルチプロセッサ２２３４は、ロード及びストアの動作を実行するための内部キャッシュ・メモリを含む。少なくとも一実施例では、グラフィックス・マルチプロセッサ２２３４は、内部キャッシュをやめて、処理クラスタ２２１４内のキャッシュ・メモリ（たとえば、Ｌ１キャッシュ２２４８）を使用することができる。少なくとも一実施例では、各グラフィックス・マルチプロセッサ２２３４は、パーティション・ユニット（たとえば、図２２のパーティション・ユニット２２２０Ａ～２２２０Ｎ）内のＬ２キャッシュにもアクセスすることができ、これらのキャッシュが、すべての処理クラスタ２２１４間で共有され、スレッド間でデータを転送するために使用されてもよい。少なくとも一実施例では、グラフィックス・マルチプロセッサ２２３４は、オフ・チップのグローバル・メモリにもアクセスすることができ、このメモリは、ローカル並列プロセッサ・メモリ及び／又はシステム・メモリのうちの１つ又は複数を含むことができる。少なくとも一実施例では、並列処理ユニット２２０２の外部にある任意のメモリが、グローバル・メモリとして使用されてもよい。少なくとも一実施例では、処理クラスタ２２１４は、共通の命令及びデータを共有することができるグラフィックス・マルチプロセッサ２２３４の複数のインスタンスを含み、これらはＬ１キャッシュ２２４８に記憶されてもよい。
少なくとも一実施例では、各処理クラスタ２２１４は、仮想アドレスを物理アドレスにマッピングするように構成されたＭＭＵ２２４５（メモリ管理ユニット）を含んでもよい。少なくとも一実施例では、ＭＭＵ２２４５の１つ又は複数のインスタンスは、図２２のメモリ・インターフェース２２１８内にあってもよい。少なくとも一実施例では、ＭＭＵ２２４５は、仮想アドレスを、タイル（タイリングについては詳述する）及び任意選択でキャッシュ・ライン・インデックスの物理アドレスにマッピングするために使用されるページ・テーブル・エントリ（ＰＴＥ）のセットを含む。少なくとも一実施例では、ＭＭＵ２２４５は、アドレスのトランスレーション・ルックアサイド・バッファ（ＴＬＢ：ｔｒａｎｓｌａｔｉｏｎ ｌｏｏｋａｓｉｄｅ ｂｕｆｆｅｒ）又はキャッシュを含んでもよく、これらは、グラフィックス・マルチプロセッサ２２３４若しくはＬ１キャッシュ、又は処理クラスタ２２１４内にあってもよい。少なくとも一実施例では、表面データ・アクセスをローカルに分散するように物理アドレスを処理して、パーティション・ユニット間で要求の効率的なインターリーブが可能になる。少なくとも一実施例では、キャッシュ・ライン・インデックスを使用して、キャッシュ・ラインの要求がヒットかミスかが判定されてもよい。
少なくとも一実施例では、各グラフィックス・マルチプロセッサ２２３４がテクスチャ・ユニット２２３６に結合されて、テクスチャ・マッピング動作、たとえば、テクスチャ・サンプル位置の判定、テクスチャ・データの読取り、及びテクスチャ・データのフィルタリングが実行されるように、処理クラスタ２２１４が構成されてもよい。少なくとも一実施例では、テクスチャ・データは、内部テクスチャＬ１キャッシュ（図示せず）から、又はグラフィックス・マルチプロセッサ２２３４内のＬ１キャッシュから読み取られ、必要に応じて、Ｌ２キャッシュ、ローカル並列プロセッサ・メモリ、又はシステム・メモリからフェッチされる。少なくとも一実施例では、各グラフィックス・マルチプロセッサ２２３４は、処理済みタスクをデータ・クロスバー２２４０に出力して、さらなる処理ができるように別の処理クラスタ２２１４に処理済みタスクを提供し、又はメモリ・クロスバー２２１６を介して、Ｌ２キャッシュ、ローカル並列プロセッサ・メモリ、又はシステム・メモリに処理済みタスクを記憶する。少なくとも一実施例では、プレＲＯＰ２２４２（プレ・ラスタ演算ユニット）は、グラフィックス・マルチプロセッサ２２３４からデータを受け取り、ＲＯＰユニットにデータを仕向けるように構成されており、ＲＯＰユニットは、本明細書に記載のするように、パーティション・ユニット（たとえば、図２２のパーティション・ユニット２２２０Ａ～２２２０Ｎ）内に位置付けられてもよい。少なくとも一実施例では、プレＲＯＰ２２４２ユニットは、色ブレンディングの最適化を実行し、ピクセル色データを組織化し、アドレス・トランスレーションを実行することができる。
１つ若しくは複数の実施例に関連する推論及び／又は訓練の動作を実行するために、推論及び／又は訓練論理９１５が使用される。推論及び／又は訓練論理９１５に関する詳細事項は、図９Ａ及び／又は図９Ｂと併せて本明細書に提供される。少なくとも一実施例では、推論及び／又は訓練論理９１５は、本明細書に記載のニューラル・ネットワークの訓練動作、ニューラル・ネットワークの機能及び／若しくはアーキテクチャ、又はニューラル・ネットワークのユース・ケースを使用して計算された重みパラメータに少なくとも部分的に基づき、推論又は予測の動作のためにグラフィックス処理クラスタ２２１４において使用されてもよい。少なくとも一実施例では、図２２Ｄに示すようなグラフィックス・マルチプロセッサを使用して、上に記載するようなニューラル・ネットワークを訓練するために並列に動作するワーカを実装することができる。
図２２Ｄは、少なくとも一実施例によるグラフィックス・マルチプロセッサ２２３４を示す。少なくとも一実施例では、グラフィックス・マルチプロセッサ２２３４は、処理クラスタ２２１４のパイプライン・マネージャ２２３２と結合する。少なくとも一実施例では、グラフィックス・マルチプロセッサ２２３４は、命令キャッシュ２２５２、命令ユニット２２５４、アドレス・マッピング・ユニット２２５６、レジスタ・ファイル２２５８、１つ又は複数の汎用グラフィックス・プロセッシング・ユニット（ＧＰＧＰＵ）コア２２６２、及び１つ又は複数のロード／ストア・ユニット２２６６を含むがこれらに限定されない実行パイプラインを有する。ＧＰＧＰＵコア２２６２、及びロード／ストア・ユニット２２６６は、メモリ及びキャッシュ相互接続２２６８を介して、キャッシュ・メモリ２２７２及び共有メモリ２２７０に結合される。
少なくとも一実施例では、命令キャッシュ２２５２は、実行すべき命令のストリームをパイプライン・マネージャ２２３２から受け取る。少なくとも一実施例では、命令は、命令キャッシュ２２５２にキャッシュされ、命令ユニット２２５４により実行されるようにディスパッチされる。少なくとも一実施例では、命令ユニット２２５４は、命令をスレッド・グループ（たとえば、ワープ）としてディスパッチすることができ、アスレッド・グループの各スレッドは、ＧＰＧＰＵコア２２６２内の異なる実行ユニットに割り当てられる。少なくとも一実施例では、命令は、統一アドレス空間内のアドレスを指定することによって、ローカル、共有、又はグローバルのアドレス空間のいずれかにアクセスすることができる。少なくとも一実施例では、アドレス・マッピング・ユニット２２５６を使用して、統一アドレス空間のアドレスを、ロード／ストア・ユニット２２６６がアクセスできる個別メモリ・アドレスにトランスレーションすることができる。
少なくとも一実施例では、レジスタ・ファイル２２５８は、グラフィックス・マルチプロセッサ２２３４の機能ユニットにレジスタのセットを提供する。少なくとも一実施例では、レジスタ・ファイル２２５８は、グラフィックス・マルチプロセッサ２２３４の機能ユニット（たとえばＧＰＧＰＵコア２２６２、ロード／ストア・ユニット２２６６）のデータ経路に接続された、オペランドのための一時的なストレージを提供する。少なくとも一実施例では、レジスタ・ファイル２２５８は、レジスタ・ファイル２２５８の専用部分に各機能ユニットが配分されるように、それぞれの機能ユニット間で分割される。一実施例では、レジスタ・ファイル２２５８は、グラフィックス・マルチプロセッサ２２３４によって実行されている異なるワープ間で分割される。
少なくとも一実施例では、ＧＰＧＰＵコア２２６２はそれぞれ、グラフィックス・マルチプロセッサ２２３４の命令を実行するために使用される浮動小数点ユニット（ＦＰＵ）及び／又は整数算術論理演算ユニット（ＡＬＵ）を含むことができる。ＧＰＧＰＵコア２２６２同士は、同様のアーキテクチャであってもよく、又は異なるアーキテクチャであってもよい。少なくとも一実施例では、ＧＰＧＰＵコア２２６２の第１の部分は、単精度ＦＰＵ及び整数ＡＬＵを含み、ＧＰＧＰＵコアの第２の部分は、倍精度ＦＰＵを含む。少なくとも一実施例では、ＦＰＵは、浮動小数点演算のためにＩＥＥＥ７５４－２００８規格を実装することができ、又は、可変精度の浮動小数点演算を有効にすることができる。少なくとも一実施例では、グラフィックス・マルチプロセッサ２２３４はさらに、矩形コピー又はピクセル・ブレンディングの動作などの特定の機能を実行するための、１つ若しくは複数の固定機能ユニット又は特別機能ユニットをさらに含むことができる。少なくとも一実施例では、ＧＰＧＰＵコアの１つ又は複数は、固定の又は特別な機能論理も含むことができる。
少なくとも一実施例では、ＧＰＧＰＵコア２２６２は、複数のデータ・セットに対して単一の命令を実行することができるＳＩＭＤ論理を含む。少なくとも一実施例では、ＧＰＧＰＵコア２２６２は、ＳＩＭＤ４、ＳＩＭＤ８、及びＳＩＭＤ１６の命令を物理的に実行することができ、ＳＩＭＤ１、ＳＩＭＤ２、及びＳＩＭＤ３２の命令を論理的に実行することができる。少なくとも一実施例では、ＧＰＧＰＵコアのためのＳＩＭＤ命令は、シェーダ・コンパイラによるコンパイル時に生成されてもよく、又は単一プログラム複数データ（ＳＰＭＤ：ｓｉｎｇｌｅ ｐｒｏｇｒａｍ ｍｕｌｔｉｐｌｅ ｄａｔａ）又はＳＩＭＴのアーキテクチャ向けに書かれコンパイルされたプログラムを実行しているときに、自動的に生成されてもよい。少なくとも一実施例では、ＳＩＭＴ実行モデルのために構成されたプログラムの複数のスレッドは、単一のＳＩＭＤ命令を介して実行することができる。たとえば、少なくとも一実施例では、同じ又は同様の動作を実行する８個のＳＩＭＴスレッドを、単一のＳＩＭＤ８の論理ユニットを介して並列に実行することができる。
少なくとも一実施例では、メモリ及びキャッシュ相互接続２２６８は、グラフィックス・マルチプロセッサ２２３４の各機能ユニットをレジスタ・ファイル２２５８及び共有メモリ２２７０に接続する相互接続ネットワークである。少なくとも一実施例では、メモリ及びキャッシュ相互接続２２６８は、ロード／ストア・ユニット２２６６が、共有メモリ２２７０とレジスタ・ファイル２２５８の間でロード及びストアの動作を実装できるようにするクロスバー相互接続である。少なくとも一実施例では、レジスタ・ファイル２２５８は、ＧＰＧＰＵコア２２６２と同じ周波数で動作することができ、したがって、ＧＰＧＰＵコア２２６２とレジスタ・ファイル２２５８の間のデータ転送は非常に低レイテンシである。少なくとも一実施例では、共有メモリ２２７０を使用して、グラフィックス・マルチプロセッサ２２３４内の機能ユニットで実行されるスレッド間の通信を可能にすることができる。少なくとも一実施例では、キャッシュ・メモリ２２７２を、たとえばデータ・キャッシュとして使用して、機能ユニットとテクスチャ・ユニット２２３６の間で通信されるテクスチャ・データをキャッシュすることができる。少なくとも一実施例では、共有メモリ２２７０は、プログラム管理キャッシュとしても使用することができる。少なくとも一実施例では、ＧＰＧＰＵコア２２６２で実行されているスレッドは、キャッシュ・メモリ２２７２内に記憶される自動キャッシュ・データに加えて、共有メモリ内にプログラム的にデータを記憶することができる。
少なくとも一実施例では、本明細書に記載の並列プロセッサ又はＧＰＧＰＵは、ホスト／プロセッサ・コアに通信可能に結合されて、グラフィックス動作、機械学習動作、パターン分析動作、及び様々な汎用ＧＰＵ（ＧＰＧＰＵ）機能を加速する。少なくとも一実施例では、ＧＰＵは、バス又は他の相互接続（たとえば、ＰＣＩｅ又はＮＶＬｉｎｋなどの高速相互接続）を介してホスト・プロセッサ／コアに通信可能に結合されてもよい。少なくとも一実施例では、ＧＰＵは、コアと同じパッケージ又はチップに一体化されてもよく、内部（すなわち、パッケージ又はチップの内部の）プロセッサ・バス／相互接続を介してコアに通信可能に結合されてもよい。少なくとも一実施例では、ＧＰＵの接続方法に関わらず、プロセッサ・コアは、ワーク記述子に含まれたコマンド／命令のシーケンスの形でワークをＧＰＵに配分してもよい。少なくとも一実施例では、次いでＧＰＵは、これらのコマンド／命令を効率的に処理するために専用の回路／論理を使用する。
１つ若しくは複数の実施例に関連する推論及び／又は訓練の動作を実行するために、推論及び／又は訓練論理９１５が使用される。推論及び／又は訓練論理９１５に関する詳細事項は、図９Ａ及び／又は図９Ｂと併せて本明細書に提供される。少なくとも一実施例では、推論及び／又は訓練論理９１５は、本明細書に記載のニューラル・ネットワークの訓練動作、ニューラル・ネットワークの機能及び／若しくはアーキテクチャ、又はニューラル・ネットワークのユース・ケースを使用して計算された重みパラメータに少なくとも部分的に基づき、推論又は予測の動作のためにグラフィックス・マルチプロセッサ２２３４において使用されてもよい。少なくとも一実施例では、図２３に示すようなマルチＧＰＵコンピューティング・システムを使用して、上に記載するようなニューラル・ネットワークを訓練するために並列に動作するワーカを実装することができる。
図２３は、少なくとも一実施例による、マルチＧＰＵコンピューティング・システム２３００を示す。少なくとも一実施例では、マルチＧＰＵコンピューティング・システム２３００は、ホスト・インターフェース・スイッチ２３０４を介して複数の汎用グラフィックス・プロセッシング・ユニット（ＧＰＧＰＵ）２３０６Ａ～Ｄに結合されたプロセッサ２３０２を含むことができる。少なくとも一実施例では、ホスト・インターフェース・スイッチ２３０４は、プロセッサ２３０２をＰＣＩエクスプレス・バスに結合するＰＣＩエクスプレス・スイッチ・デバイスであり、このＰＣＩエクスプレス・バスを介して、プロセッサ２３０２は、ＧＰＧＰＵ２３０６Ａ～Ｄと通信することができる。ＧＰＧＰＵ２３０６Ａ～Ｄは、高速ポイントツーポイントＧＰＵツーＧＰＵリンク２３１６のセットを介して相互接続することができる。少なくとも一実施例では、ＧＰＵツーＧＰＵリンク２３１６は、専用ＧＰＵリンクを介して、ＧＰＧＰＵ２３０６Ａ～Ｄのそれぞれに接続される。少なくとも一実施例では、Ｐ２ＰのＧＰＵリンク２３１６は、プロセッサ２３０２が接続されているホスト・インターフェース・バス２３０４を介した通信を必要とせずに、ＧＰＧＰＵ２３０６Ａ～Ｄのそれぞれの間で直接通信を可能にする。少なくとも一実施例では、Ｐ２ＰのＧＰＵリンク２３１６に仕向けられたＧＰＵツーＧＰＵトラフィックがあると、ホスト・インターフェース・バス２３０４は、システム・メモリへのアクセスができるように、又はたとえば１つ又は複数のネットワーク・デバイスを介して、マルチＧＰＵコンピューティング・システム２３００の他のインスタンスと通信するために、利用可能な状態に保たれる。少なくとも一実施例では、ＧＰＧＰＵ２３０６Ａ～Ｄは、ホスト・インターフェース・スイッチ２３０４を介してプロセッサ２３０２に接続され、少なくとも一実施例では、プロセッサ２３０２は、Ｐ２ＰのＧＰＵリンク２３１６のための直接サポートを含み、ＧＰＧＰＵ２３０６Ａ～Ｄに直接接続することができる。
１つ又は複数の実施例に関連する推論及び／又は訓練の動作を実行するために、推論及び／又は訓練論理９１５が使用される。推論及び／又は訓練論理９１５に関する詳細事項は、図９Ａ及び／又は図９Ｂと併せて本明細書に提供される。少なくとも一実施例では、推論及び／又は訓練論理９１５は、本明細書に記載のニューラル・ネットワークの訓練動作、ニューラル・ネットワークの機能及び／若しくはアーキテクチャ、又はニューラル・ネットワークのユース・ケースを使用して計算された重みパラメータに少なくとも部分的に基づき、推論又は予測の動作のためにマルチＧＰＵコンピューティング・システム２３００において使用されてもよい。少なくとも一実施例では、図２４に示すようなグラフィックス・プロセッサを使用して、上に記載するようなニューラル・ネットワークを訓練するために並列に動作するワーカを実装することができる。
図２４は、少なくとも一実施例によるグラフィックス・プロセッサ２４００のブロック図である。少なくとも一実施例では、グラフィックス・プロセッサ２４００は、リング相互接続２４０２、パイプライン・フロント・エンド２４０４、メディア・エンジン２４３７、及びグラフィックス・コア２４８０Ａ～２４８０Ｎを含む。少なくとも一実施例では、リング相互接続２４０２は、グラフィックス・プロセッサ２４００を、他のグラフィックス・プロセッサ又は１つ又は複数の汎用プロセッサ・コアを含む他の処理ユニットに結合する。少なくとも一実施例では、グラフィックス・プロセッサ２４００は、マルチ・コア処理システム内に一体化された多数のプロセッサのうちの１つである。
少なくとも一実施例では、グラフィックス・プロセッサ２４００は、リング相互接続２４０２を介してコマンドのバッチを受け取る。少なくとも一実施例では、入ってくるコマンドは、パイプライン・フロント・エンド２４０４のコマンド・ストリーマ２４０３によって解釈される。少なくとも一実施例では、グラフィックス・プロセッサ２４００は、グラフィックス・コア２４８０Ａ～２４８０Ｎを介して３Ｄジオメトリ処理及びメディア処理を実行するためのスケーラブルな実行論理を含む。少なくとも一実施例では、３Ｄジオメトリ処理コマンドについては、コマンド・ストリーマ２４０３はコマンドをジオメトリ・パイプライン２４３６に供給する。少なくとも一実施例では、少なくとも一部のメディア処理コマンドについては、コマンド・ストリーマ２４０３はコマンドをビデオ・フロント・エンド２４３４に供給し、ビデオ・フロント・エンド２４３４はメディア・エンジン２４３７に結合される。少なくとも一実施例では、メディア・エンジン２４３７は、ビデオ及び画像の後処理のためのＶｉｄｅｏ Ｑｕａｌｉｔｙ Ｅｎｇｉｎｅ（ＶＱＥ）２４３０と、ハードウェア加速されたメディア・データのエンコード及びデコードを提供するマルチ・フォーマット・エンコード／デコード（ＭＦＸ）２４３３エンジンとを含む。少なくとも一実施例では、ジオメトリ・パイプライン２４３６及びメディア・エンジン２４３７はそれぞれ、少なくとも１つのグラフィックス・コア２４８０Ａによって提供されるスレッド実行リソースのための実行スレッドを生成する。
少なくとも一実施例では、グラフィックス・プロセッサ２４００は、モジュール式コア２４８０Ａ～２４８０Ｎ（コア・スライスと呼ばれることもある）を特徴とするスケーラブルなスレッド実行リソースを含み、それぞれのモジュール式コアは、複数のサブ・コア２４５０Ａ～５５０Ｎ、２４６０Ａ～２４６０Ｎ（コア・サブ・スライスと呼ばれることもある）を有する。少なくとも一実施例では、グラフィックス・プロセッサ２４００は、任意の数のグラフィックス・コア２４８０Ａ～２４８０Ｎを有することができる。少なくとも一実施例では、グラフィックス・プロセッサ２４００は、少なくとも第１のサブ・コア２４５０Ａ及び第２のサブ・コア２４６０Ａを有するグラフィックス・コア２４８０Ａを含む。少なくとも一実施例では、グラフィックス・プロセッサ２４００は、単一のサブ・コア（たとえば、２４５０Ａ）を有する低電力プロセッサである。少なくとも一実施例では、グラフィックス・プロセッサ２４００は、複数のグラフィックス・コア２４８０Ａ～２４８０Ｎを含み、このそれぞれが、第１のサブ・コア２４５０Ａ～２４５０Ｎのセット、及び第２のサブ・コア２４６０Ａ～２４６０Ｎのセットを含む。少なくとも一実施例では、第１のサブ・コア２４５０Ａ～２４５０Ｎの各サブ・コアは、少なくとも、実行ユニット２４５２Ａ～２４５２Ｎとメディア／テクスチャ・サンプラ２４５４Ａ～２４５４Ｎの第１のセットを含む。少なくとも一実施例では、第２のサブ・コア２４６０Ａ～２４６０Ｎの各サブ・コアは、少なくとも、実行ユニット２４６２Ａ～２４６２Ｎとサンプラ２４６４Ａ～２４６４Ｎの第２のセットを含む。少なくとも一実施例では、各サブ・コア２４５０Ａ～２４５０Ｎ、２４６０Ａ～２４６０Ｎは、共有リソース２４７０Ａ～２４７０Ｎのセットを共有する。少なくとも一実施例では、共有リソースは、共有キャッシュ・メモリ及びピクセル動作論理を含む。
１つ又は複数の実施例に関連する推論及び／又は訓練の動作を実行するために、推論及び／又は訓練論理９１５が使用される。推論及び／又は訓練論理９１５に関する詳細事項は、図９Ａ及び／又は図９Ｂと併せて本明細書に提供される。少なくとも一実施例では、推論及び／又は訓練論理９１５は、本明細書に記載のニューラル・ネットワークの訓練動作、ニューラル・ネットワークの機能及び／若しくはアーキテクチャ、又はニューラル・ネットワークのユース・ケースを使用して計算された重みパラメータに少なくとも部分的に基づき、推論又は予測の動作のためにグラフィックス・プロセッサ２４００において使用されてもよい。少なくとも一実施例では、図２５に示すようなマイクロ・アーキテクチャを使用して、上に記載するようなニューラル・ネットワークを訓練するために並列に動作するワーカを実装することができる。
図２５は、少なくとも一実施例による、命令を実行するための論理回路を含んでもよいプロセッサ２５００のマイクロ・アーキテクチャを示すブロック図である。少なくとも一実施例では、プロセッサ２５００は、ｘ８６命令、ＡＭＲ命令、特定用途向け集積回路（ＡＳＩＣ）用の特別命令などを含む命令を実行してもよい。少なくとも一実施例では、プロセッサ２５１０は、カリフォルニア州サンタクララのインテルコーポレーションによる、ＭＭＸ技術で有効化されたマイクロプロセッサ内の６４ビット幅ＭＭＸ（商標）レジスタなど、パック・データを記憶するためのレジスタを含んでもよい。少なくとも一実施例では、整数形式と浮動小数点形式の両方で利用可能なＭＭＸレジスタは、単一命令複数データ（「ＳＩＭＤ」）及びストリーミングＳＩＭＤ拡張（「ＳＳＥ」：ｓｔｒｅａｍｉｎｇ ＳＩＭＤ ｅｘｔｅｎｓｉｏｎｓ）命令を伴うパック・データ要素で動作してもよい。少なくとも一実施例では、ＳＳＥ２、ＳＳＥ３、ＳＳＥ４、ＡＶＸ、又はそれ以上（総称して「ＳＳＥｘ」と呼ばれる）の技術に関する１２８ビット幅のＸＭＭレジスタは、こうしたパック・データのオペランドを保持してもよい。少なくとも一実施例では、プロセッサ２５１０は、機械学習若しくは深層学習のアルゴリズム、訓練、又は推論を加速するために命令を実行してもよい。
少なくとも一実施例では、プロセッサ２５００は、実行すべき命令をフェッチし、プロセッサ・パイプラインで後に使用すべき命令を準備するイン・オーダー・フロント・エンド（「フロント・エンド」）２５０１を含む。少なくとも一実施例では、フロント・エンド２５０１は、いくつかのユニットを含んでもよい。少なくとも一実施例では、命令プリフェッチャ２５２６が、メモリから命令をフェッチし、命令デコーダ２５２８に命令を供給し、命令デコーダが、命令をデコード又は解釈する。たとえば、少なくとも一実施例では、命令デコーダ２５２８は、受け取った命令を、機械が実行することのできる「マイクロ命令」又は「マイクロ・オペレーション」と呼ばれる（「マイクロ・オプス」又は「ｕｏｐｓ」とも呼ばれる）１つ又は複数のオペレーションにデコードする。少なくとも一実施例では、命令デコーダ２５２８は、命令を、オプコード及び対応するデータ、並びに制御フィールドに構文解析して、これらがマイクロ・アーキテクチャによって使用されて、少なくとも一実施例による動作が実行されてもよい。少なくとも一実施例では、トレース・キャッシュ２５３０は、デコードされたｕｏｐｓを、実行できるようにｕｏｐキュー２５３４においてプログラム順のシーケンス又はトレースにアセンブルしてもよい。少なくとも一実施例では、トレース・キャッシュ２５３０が複雑な命令に遭遇すると、マイクロコードＲＯＭ２５３２が、動作の完了に必要なｕｏｐｓを提供する。
少なくとも一実施例では、単一のマイクロ・オプスに変換できる命令もあれば、全動作を完了するためにいくつかのマイクロ・オプスを必要とする命令もある。少なくとも一実施例では、命令を完了するために５つ以上のマイクロ・オプスが要な場合、命令デコーダ２５２８は、マイクロコードＲＯＭ２５３２にアクセスして、命令を実行してもよい。少なくとも一実施例では、命令は、命令デコーダ２５２８において処理できるように、少数のマイクロ・オプスにデコードされてもよい。少なくとも一実施例では、動作を完了するのに多数のマイクロ・オプスが必要な場合には、命令は、マイクロコードＲＯＭ２５３２に記憶されてもよい。少なくとも一実施例では、トレース・キャッシュ２５３０は、少なくとも一実施例によるマイクロコードＲＯＭ２５３２からの１つ又は複数の命令を完了するために、エントリ・ポイント・プログラマブル論理アレイ（「ＰＬＡ」：ｐｒｏｇｒａｍｍａｂｌｅ ｌｏｇｉｃ ａｒｒａｙ）を参照して、マイクロコード・シーケンスを読み取るための正しいマイクロ命令ポインタを判定する。少なくとも一実施例では、マイクロコードＲＯＭ２５３２が命令のためのマイクロ・オプスのシーケンシングを終了した後、機械のフロント・エンド２５０１は、トレース・キャッシュ２５３０からマイクロ・オプスのフェッチを再開してもよい。
少なくとも一実施例では、アウト・オブ・オーダー実行エンジン（「アウト・オブ・オーダー・エンジン」）２５０３は、実行できるように命令を準備してもよい。少なくとも一実施例では、アウト・オブ・オーダー実行論理は、命令のフローをなめらかにし、その順序を変更するために多数バッファを有し、命令がパイプラインを下り、実行されるようにスケジューリングされるときの性能を最適化する。アウト・オブ・オーダー実行エンジン２５０３は、限定することなく、アロケータ／レジスタ・リネーマ２５４０、メモリｕｏｐキュー２５４２、整数／浮動小数点ｕｏｐキュー２５４４、メモリ・スケジューラ２５４６、高速スケジューラ２５０２、低速／汎用浮動小数点スケジューラ（「低速／汎用ＦＰ：ｆｌｏａｔｉｎｇ ｐｏｉｎｔスケジューラ」）２５０４、及び単純浮動小数点スケジューラ（「単純ＦＰスケジューラ」）２５０６を含む。少なくとも一実施例では、高速スケジューラ２５０２、低速／汎用浮動小数点スケジューラ２５０４、及び単純浮動小数点スケジューラ２５０６は、本明細書において集合的に「ｕｏｐスケジューラ２５０２、２５０４、２５０６」とも呼ばれる。アロケータ／レジスタ・リネーマ２５４０は、実行するために各ｕｏｐが必要とする機械バッファ及びリソースを配分する。少なくとも一実施例では、アロケータ／レジスタ・リネーマ２５４０は、レジスタ・ファイルへのエントリ時に論理レジスタの名前を変更する。少なくとも一実施例では、アロケータ／レジスタ・リネーマ２５４０はまた、メモリ・スケジューラ２５４６及びｕｏｐスケジューラ２５０２、２５０４、２５０６の前の、２つのｕｏｐキュー、すなわちメモリ動作のためのメモリｕｏｐキュー２５４２と非メモリ動作のための整数／浮動小数点ｕｏｐキュー２５４４のうちの１つに、各ｕｏｐのエントリを配分する。少なくとも一実施例では、ｕｏｐスケジューラ２５０２、２５０４、２５０６は、ｕｏｐｓがいつ実行準備されるかを、それらの従属入力レジスタ・オペランドのソースが準備されていること、及びそれらの動作を完了するためにｕｏｐが必要とする実行リソースが利用可能であることに基づき、判定する。少なくとも一実施例では、少なくとも一実施例の高速スケジューラ２５０２は、メイン・クロック・サイクルの半分ごとにスケジューリングしてもよく、低速／汎用浮動小数点スケジューラ２５０４及び単純浮動小数点スケジューラ２５０６は、メイン・プロセッサのクロック・サイクル当たりに１回スケジューリングしてもよい。少なくとも一実施例では、ｕｏｐスケジューラ２５０２、２５０４、２５０６は、実行できるようにｕｏｐｓをスケジューリングするためにディスパッチ・ポートを調停する。
少なくとも一実施例では、実行ブロックｂ１１は、限定することなく、整数レジスタ・ファイル／バイパス・ネットワーク２５０８、浮動小数点レジスタ・ファイル／バイパス・ネットワーク（「ＦＰレジスタ・ファイル／バイパス・ネットワーク」）２５１０、アドレス生成ユニット（「ＡＧＵ」：ａｄｄｒｅｓｓ ｇｅｎｅｒａｔｉｏｎ ｕｎｉｔｓ）２５１２及び２５１４、高速算術論理演算ユニット（ＡＬＵ）（「高速ＡＬＵ」）２５１６及び２５１８、低速算術論理演算ユニット（「低速ＡＬＵ」）２５２０、浮動小数点ＡＬＵ（「ＦＰ」）２５２２、並びに浮動小数点移動ユニット（「ＦＰ移動」）２５２４を含む。少なくとも一実施例では、整数レジスタ・ファイル／バイパス・ネットワーク２５０８及び浮動小数点レジスタ・ファイル／バイパス・ネットワーク２５１０は、本明細書において「レジスタ・ファイル２５０８、２５１０」とも呼ばれる。少なくとも一実施例では、ＡＧＵ２５１２及び２５１４、高速ＡＬＵ２５１６及び２５１８、低速ＡＬＵ２５２０、浮動小数点ＡＬＵ２５２２、及び浮動小数点移動ユニット２５２４は、本明細書において「実行ユニット２５１２、２５１４、２５１６、２５１８、２５２０、２５２２、及び２５２４」とも呼ばれる。少なくとも一実施例では、実行ブロックｂ１１は、限定することなく、（ゼロを含む）任意の数及びタイプのレジスタ・ファイル、バイパス・ネットワーク、アドレス生成ユニット、及び実行ユニットを、任意の組合せで含んでもよい。
少なくとも一実施例では、レジスタ・ファイル２５０８、２５１０は、ｕｏｐスケジューラ２５０２、２５０４、２５０６と、実行ユニット２５１２、２５１４、２５１６、２５１８、２５２０、２５２２、及び２５２４との間に配置されてもよい。少なくとも一実施例では、整数レジスタ・ファイル／バイパス・ネットワーク２５０８は、整数演算を実行する。少なくとも一実施例では、浮動小数点レジスタ・ファイル／バイパス・ネットワーク２５１０は、浮動小数点演算を実行する。少なくとも一実施例では、レジスタ・ファイル２５０８、２５１０のそれぞれは、限定することなく、バイパス・ネットワークを含んでもよく、このバイパス・ネットワークは、レジスタ・ファイルにまだ書き込まれていない完了したばかりの結果を、新しい従属ｕｏｐｓにバイパス又は転送してもよい。少なくとも一実施例では、レジスタ・ファイル２５０８、２５１０は、互いにデータを通信してもよい。少なくとも一実施例では、整数レジスタ・ファイル／バイパス・ネットワーク２５０８は、限定することなく、２つの別々のレジスタ・ファイル、すなわち低次３２ビットのデータ用の１つのレジスタ・ファイル、及び高次３２ビットのデータ用の第２のレジスタ・ファイルを含んでもよい。少なくとも一実施例では、浮動小数点命令は、通常、６４～１２８ビット幅のオペランドを有することから、浮動小数点レジスタ・ファイル／バイパス・ネットワーク２５１０は、限定することなく、１２８ビット幅のエントリを含んでもよい。
少なくとも一実施例では、実行ユニット２５１２、２５１４、２５１６、２５１８、２５２０、２５２２、２５２４は、命令を実行してもよい。少なくとも一実施例では、レジスタ・ファイル２５０８、２５１０は、マイクロ命令が実行する必要のある整数及び浮動小数点のデータのオペランド値を記憶する。少なくとも一実施例では、プロセッサ２５００は、限定することなく、任意の数及び組合せの実行ユニット２５１２、２５１４、２５１６、２５１８、２５２０、２５２２、２５２４を含んでよい。少なくとも一実施例では、浮動小数点ＡＬＵ２５２２及び浮動小数点移動ユニット２５２４は、浮動小数点、ＭＭＸ、ＳＩＭＤ、ＡＶＸ、及びＳＥＥ、又は特別な機械学習命令を含む他の演算を実行してもよい。少なくとも一実施例では、浮動小数点ＡＬＵ２５２２は、限定することなく、６４ビットずつの浮動小数点デバイダを含み、除算、平方根、及び残りのマイクロ・オプスを実行してもよい。少なくとも一実施例では、浮動小数点値を含む命令は、浮動小数点ハードウェアによって対処されてもよい。少なくとも一実施例では、ＡＬＵ演算は、高速ＡＬＵ２５１６、２５１８に渡されてもよい。少なくとも一実施例では、高速ＡＬＵ２５１６、２５１８は、クロック・サイクルの半分の実効レイテンシで高速演算を実行してもよい。少なくとも一実施例では、低速ＡＬＵ２５２０は、乗数、シフト、フラグ論理、及びブランチ処理などの長レイテンシ・タイプの演算のための整数実行ハードウェアを、限定することなく含んでもよいことから、ほとんどの複雑な整数演算は低速ＡＬＵ２５２０に進む。少なくとも一実施例では、メモリのロード／ストア動作は、ＡＧＵＳ２５１２、２５１４によって実行されてもよい。少なくとも一実施例では、高速ＡＬＵ２５１６、高速ＡＬＵ２５１８、及び低速ＡＬＵ２５２０は、６４ビットのデータ・オペランドで整数演算を実行してもよい。少なくとも一実施例では、高速ＡＬＵ２５１６、高速ＡＬＵ２５１８、及び低速ＡＬＵ２５２０は、１６、３２、１２８、２５６などを含む様々なデータ・ビット・サイズをサポートするように実装されてもよい。少なくとも一実施例では、浮動小数点ＡＬＵ２５２２及び浮動小数点移動ユニット２５２４は、様々なビット幅を有する幅広いオペランドをサポートするように実装されてもよい。少なくとも一実施例では、浮動小数点ＡＬＵ２５２２及び浮動小数点移動ユニット２５２４は、ＳＩＭＤ及びマルチメディア命令と併せて１２８ビット幅のパック・データ・オペランドで動作してもよい。
少なくとも一実施例では、ｕｏｐスケジューラ２５０２、２５０４、２５０６は、親ロードが実行を終了する前に、従属演算をディスパッチする。少なくとも一実施例では、ｕｏｐｓは、プロセッサ２５００において投機的にスケジューリング及び実行されてもよいので、プロセッサ２５００は、メモリ・ミスに対処するための論理も含んでよい。少なくとも一実施例では、データ・キャッシュにおいてデータ・ロードがミスした場合、一時的に不正確なデータを有するスケジューラを通り過ぎたパイプラインに、進行中の従属演算が存在してもよい。少なくとも一実施例では、リプレイ機構が、不正確なデータを使用する命令を追跡及び再実行する。少なくとも一実施例では、従属演算は、リプレイされる必要があってもよく、独立した演算は、完了が許容されてもよい。少なくとも一実施例では、プロセッサの少なくとも一実施例のスケジューラ及びリプレイ機構はまた、テキスト・ストリング比較演算のための命令シーケンスを捕捉するように設計されてもよい。
少なくとも一実施例では、用語「レジスタ」は、オペランドを識別するための命令の一部として使用することができるオンボード・プロセッサのストレージ・ロケーションを指してもよい。少なくとも一実施例では、レジスタは、（プログラマの視点から見て）プロセッサの外部から使用可能であり得るものであってもよい。少なくとも一実施例では、レジスタは、特定のタイプの回路に限定されなくてもよい。むしろ、少なくとも一実施例では、レジスタは、データを記憶し、データを提供し、本明細書に記載の機能を実行してもよい。少なくとも一実施例では、本明細書に記載のレジスタは、専用物理レジスタ、レジスタ・リネーミングを使用して動的に配分される物理レジスタ、専用物理レジスタと動的に配分される物理レジスタとの組合せなど、任意の数の異なる技法を使用して、プロセッサ内の回路によって実装されてもよい。少なくとも一実施例では、整数レジスタは、３２ビットの整数データを記憶する。少なくとも一実施例のレジスタ・ファイルは、パック・データのための８つのマルチメディアＳＩＭＤレジスタも含む。
１つ若しくは複数の実施例に関連する推論及び／又は訓練の動作を実行するために、推論及び／又は訓練論理９１５が使用される。推論及び／又は訓練論理９１５に関する詳細事項は、図９Ａ及び／又は図９Ｂと併せて本明細書に提供される。少なくとも一実施例では、推論及び／又は訓練論理９１５の一部又はすべてが、ＥＸＥブロック２５１１、及び図示してある若しくは図示していない他のメモリ又はレジスタに組み込まれてもよい。たとえば、少なくとも一実施例では、本明細書に記載の訓練及び／又は推論の技法は、ＥＸＥブロック２５１１に示すＡＬＵのうちの１つ又は複数を使用してもよい。さらに、重みパラメータは、本明細書に記載の１つ又は複数の機械学習アルゴリズム、ニューラル・ネットワーク・アーキテクチャ、ユース・ケース、又は訓練技法を実行するためのＥＸＥブロック２５１１のＡＬＵを構成するオン・チップ若しくはオフ・チップのメモリ及び／又はレジスタ（図示する又は図示せず）に記憶されてもよい。
図２６は、少なくとも一実施例による深層学習アプリケーション・プロセッサ２６００を示す。少なくとも一実施例では、深層学習アプリケーション・プロセッサ２６００は、深層学習アプリケーション・プロセッサ２６００によって実行される場合に、本開示全体を通して記載するプロセス及び技法の一部又はすべてを、深層学習アプリケーション・プロセッサ２６００に実行させる命令を使用する。少なくとも一実施例では、深層学習アプリケーション・プロセッサ２６００は、特定用途向け集積回路（ＡＳＩＣ）である。少なくとも一実施例では、アプリケーション・プロセッサ２６００は、１つ若しくは複数の命令又は両方を実行した結果としていずれもハードウェアに「ハード・ワイヤード」された行列乗算演算を実行する。少なくとも一実施例では、深層学習アプリケーション・プロセッサ２６００は、限定することなく、処理クラスタ２６１０（１）～２６１０（１２）、チップ間リンク（「ＩＣＬ」）２６２０（１）～２６２０（１２）、チップ間コントローラ（「ＩＣＣ」）２６３０（１）～２６３０（２）、高帯域幅メモリ第２世代（「ＨＢＭ２」）２６４０（１）～２６４０（４）、メモリ・コントローラ（「Ｍｅｍ Ｃｔｒｌｒｓ」）２６４２（１）～２６４２（４）、高帯域幅メモリ物理層（「ＨＢＭ ＰＨＹ」）２６４４（１）～２６４４（４）、管理－コントローラ中央処理装置（「管理－コントローラＣＰＵ」）２６５０、シリアル・ペリフェラル・インターフェース、集積回路間、及び汎用入力／出力ブロック（「ＳＰＩ、Ｉ２Ｃ、ＧＰＩＯ」）２６６０、周辺構成要素相互接続エクスプレス・コントローラ及びダイレクト・メモリ・アクセス・ブロック（「ＰＣＩｅコントローラ及びＤＭＡ」）２６７０、並びに１６レーン周辺構成要素相互接続エクスプレス・ポート（「ＰＣＩ Ｅｘｐｒｅｓｓｘ１６」）２６８０を含む。
少なくとも一実施例では、処理クラスタ２６１０は、本明細書に記載の技法を含む１つ又は複数の訓練技法を使用して計算された重みパラメータに基づき、推論又は予測の演算を含む深層学習演算を実行してもよい。少なくとも一実施例では、各処理クラスタ２６１０は、限定することなく、任意の数及びタイプのプロセッサを含んでもよい。少なくとも一実施例では、深層学習アプリケーション・プロセッサ２６００は、任意の数及びタイプの処理クラスタ２６００を含んでもよい。少なくとも一実施例では、チップ間リンク２６２０は、双方向性である。少なくとも一実施例では、チップ間リンク２６２０及びチップ間コントローラ２６３０は、１つ又は複数のニューラル・ネットワークに具体化された１つ又は複数の機械学習アルゴリズムを実行した結果得られるアクティブ化情報を含む情報を、複数の深層学習アプリケーション・プロセッサ２６００が交換できるようにする。少なくとも一実施例では、深層学習アプリケーション・プロセッサ２６００は、（ゼロを含む）任意の数及びタイプのＩＣＬ２６２０及びＩＣＣ２６３０を含んでもよい。
少なくとも一実施例では、ＨＢＭ２ ２６４０は、合計３２ギガバイト（ＧＢ：Ｇｉｇａｂｙｔｅ）のメモリを提供する。ＨＢＭ２ ２６４０（ｉ）は、メモリ・コントローラ２６４２（ｉ）とＨＢＭ ＰＨＹ２６４４（ｉ）の両方に関連付けられる。少なくとも一実施例では、任意の数のＨＢＭ２ ２６４０が、任意のタイプ及び合計量の高帯域幅メモリを提供してもよく、（ゼロを含む）任意の数及びタイプのメモリ・コントローラ２６４２及びＨＢＭ ＰＨＹ２６４４に関連付けられてもよい。少なくとも一実施例では、ＳＰＩ、Ｉ２Ｃ、ＧＰＩＯ２６６０、ＰＣＩｅコントローラ及びＤＭＡ２６７０、並びに／又はＰＣＩｅ２６８０は、任意の技術的に実行可能なやり方で任意の数及びタイプの通信規格を有効にする任意の数及びタイプのブロックに置き換えられてもよい。
１つ若しくは複数の実施例に関連する推論及び／又は訓練の動作を実行するために、推論及び／又は訓練論理９１５が使用される。推論及び／又は訓練論理９１５に関する詳細事項は、図９Ａ及び／又は図９Ｂと併せて本明細書に提供される。少なくとも一実施例では、深層学習アプリケーション・プロセッサ２６００は、深層学習アプリケーション・プロセッサ２６００に提供される情報を予測又は推論するようにニューラル・ネットワークなどの機械学習モデルを訓練するために使用される。少なくとも一実施例では、深層学習アプリケーション・プロセッサ２６００は、別のプロセッサ若しくはシステムによって、又は深層学習アプリケーション・プロセッサ２６００によって訓練されてきた訓練済み機械学習モデル（たとえば、ニューラル・ネットワーク）に基づき、情報を推論又は予測するために使用される。少なくとも一実施例では、プロセッサ２６００は、本明細書に記載の１つ又は複数のニューラル・ネットワークのユース・ケースを実行するために使用されてもよい。少なくとも一実施例では、図２７に示すようなニューロモーフィック・プロセッサを使用して、上に記載するようなニューラル・ネットワークを訓練するために並列に動作するワーカを実装することができる。
図２７は、少なくとも一実施例による、ニューロモーフィック・プロセッサ２７００のブロック図である。少なくとも一実施例では、ニューロモーフィック・プロセッサ２７００は、ニューロモーフィック・プロセッサ２７００の外部のソースから１つ又は複数の入力を受信する。少なくとも一実施例では、これらの入力は、ニューロモーフィック・プロセッサ２７００内の１つ又は複数のニューロン２７０２に送信されてもよい。少なくとも一実施例では、ニューロン２７０２及びその構成要素は、１つ又は複数の算術論理演算ユニット（ＡＬＵ）を含む回路又は論理を使用して、実装されてもよい。少なくとも一実施例では、ニューロモーフィック・プロセッサ２７００は、限定することなく、ニューロン２７０２の数千又は数百万のインスタンスを含んでもよいが、任意の好適な数のニューロン２７０２が使用されてもよい。少なくとも一実施例では、ニューロン２７０２の各インスタンスは、ニューロン入力２７０４及びニューロン出力２７０６を含んでもよい。少なくとも一実施例では、ニューロン２７０２は出力を生成してもよく、この出力は、ニューロン２７０２の他のインスタンスの入力に送信されてもよい。たとえば、少なくとも一実施例では、ニューロン入力２７０４及びニューロン出力２７０６は、シナプス２７０８を介して相互接続されてもよい。
少なくとも一実施例では、ニューロン２７０２とシナプス２７０８は、ニューロモーフィック・プロセッサ２７００が受信した情報をニューロモーフィック・プロセッサ２７００が動作して処理又は分析するように、相互接続されてもよい。少なくとも一実施例では、ニューロン２７０２は、ニューロン入力２７０４を介して受信した入力が、閾値を超えているとき、出力パルス（又は「発火」若しくは「スパイク」）を送信してもよい。少なくとも一実施例では、ニューロン２７０２は、ニューロン入力２７０４において受信した信号を合計又は積分してもよい。たとえば、少なくとも一実施例では、ニューロン２７０２は、漏れ積分発火ニューロン（ｌｅａｋｙ ｉｎｔｅｇｒａｔｅ－ａｎｄ－ｆｉｒｅ ｎｅｕｒｏｎ）として実装されてもよく、ここで、合計（「膜電位」と呼ばれる）が閾値を超える場合には、ニューロン２７０２は、シグモイド関数又は閾値関数などの伝達関数を使用して、出力（又は「発火」）を生成してもよい。少なくとも一実施例では、漏れ積分発火ニューロンは、ニューロン入力２７０４で受信した信号を合計して膜電位にしてもよく、また、崩壊因子（又は漏れ）を適用して膜電位を低減してもよい。少なくとも一実施例では、複数の入力信号が、閾値を超えるほど十分に素早く（すなわち、膜電位の崩壊が少なすぎて発火できなくなる前に）ニューロン入力２７０４において受信された場合には、漏れ積分発火ニューロンが発火してもよい。少なくとも一実施例では、ニューロン２７０２は、入力を受信し、入力を積分して膜電位にし、膜電位を崩壊させる回路又は論理を使用して、実装されてもよい。少なくとも一実施例では、入力は平均化されてもよく、又は任意の他の好適な伝達関数が使用されてもよい。さらに、少なくとも一実施例では、ニューロン２７０２は、ニューロン２７０４に伝達関数を適用した結果が閾値を超えるとき、ニューロン２７０６において出力スパイクを生成するコンパレータ回路又は論理を、限定することなく含んでもよい。少なくとも一実施例では、ニューロン２７０２は発火すると、前に受信した入力情報を、たとえば膜電位を０又は他の好適なデフォルト値に再設定することによって、無視してもよい。少なくとも一実施例では、膜電位が０にリセットされると、ニューロン２７０２は、好適な期間（又は不応期）の後に通常の動作を再開してもよい。
少なくとも一実施例では、ニューロン２７０２は、シナプス２７０８を通して相互接続されてもよい。少なくとも一実施例では、シナプス２７０８は、第１のニューロン２７０２の出力から第２のニューロン２７０２の入力に信号を送信するように動作してもよい。少なくとも一実施例では、ニューロン２７０２は、シナプス２７０８の２つ以上のインスタンスを介して情報を送信してもよい。少なくとも一実施例では、ニューロン出力２７０６の１つ又は複数のインスタンスは、シナプス２７０８のインスタンスを介して、同じニューロン２７０２のニューロン入力２７０４のインスタンスに接続されてもよい。少なくとも一実施例では、シナプス２７０８のインスタンスを介して送信されることになる出力を生成するニューロン２７０２のインスタンスは、シナプス２７０８のそのインスタンスに対して「シナプス前ニューロン」と呼ばれてもよい。少なくとも一実施例では、シナプス２７０８のインスタンスを介して送信されることになる入力を受信するニューロン２７０２のインスタンスは、シナプス２７０８のそのインスタンスに対して「シナプス後ニューロン」と呼ばれてもよい。少なくとも一実施例では、ニューロン２７０２のインスタンスは、シナプス２７０８の１つ又は複数のインスタンスから入力を受信してもよく、また、シナプス２７０８の１つ又は複数のインスタンスを介して出力を送信してもよいので、ニューロン２７０２の単一のインスタンスは、したがって、シナプス２７０８の様々なインスタンスに対して「シナプス前ニューロン」と「シナプス後ニューロン」の両方であってもよい。
少なくとも一実施例では、ニューロン２７０２は、１つ又は複数の層に組織化されてもよい。ニューロン２７０２の各インスタンスは、１つ又は複数のシナプス２７０８を通って１つ又は複数のニューロン入力２７０４にファン・アウトすることができる１つのニューロン出力２７０６を有してもよい。少なくとも一実施例では、第１の層２７１０のニューロン２７０２のニューロン出力２７０６は、第２の層２７１２のニューロン２７０２のニューロン入力２７０４に接続されてもよい。少なくとも一実施例では、層２７１０は、「フィード・フォワード」層と呼ばれてもよい。少なくとも一実施例では、第１の層２７１０のインスタンスにおけるニューロン２７０２の各インスタンスは、第２の層２７１２におけるニューロン２７０２の各インスタンスにファン・アウトしてもよい。少なくとも一実施例では、第１の層２７１０は、「完全に接続されたフィード・フォワード層」と呼ばれてもよい。少なくとも一実施例では、第２の層２７１２のインスタンスにおけるニューロン２７０２の各インスタンスは、第３の層２７１４におけるニューロン２７０２の全インスタンスより少ないインスタンスにファン・アウトしてもよい。少なくとも一実施例では、第２の層２７１２は、「疎に接続されたフィード・フォワード層」と呼ばれてもよい。少なくとも一実施例では、第２の層２７１２のニューロン２７０２は、（同じ）第２の層２７１２におけるニューロン２７０２を含め、複数の他の層のニューロン２７０２にファン・アウトしてもよい。少なくとも一実施例では、第２の層２７１２は、「回帰層」と呼ばれてもよい。ニューロモーフィック・プロセッサ２７００は、疎に接続されたフィード・フォワード層と完全に接続されたフィード・フォワード層の両方を限定することなく含む、回帰層とフィード・フォワード層の任意の好適な組合せを限定することなく含んでもよい。
少なくとも一実施例では、ニューロモーフィック・プロセッサ２７００は、シナプス２７０８をニューロン２７０２に接続するための再構成可能相互接続アーキテクチャ、又は専用ハード・ワイヤード相互接続を、限定することなく含んでもよい。少なくとも一実施例では、ニューロモーフィック・プロセッサ２７００は、ニューラル・ネットワーク・トポロジ、及びニューロンのファン・イン／ファン・アウトに基づき、必要に応じてシナプスを異なるニューロン２７０２に配分できるようにする回路又は論理を、限定することなく含んでもよい。たとえば、少なくとも一実施例では、シナプス２７０８は、ネットワーク・オン・チップなどの相互接続ファブリックを使用して、又は専用の接続を用いて、ニューロン２７０２に接続されてもよい。少なくとも一実施例では、シナプス相互接続及びその構成要素は、回路又は論理を使用して実装されてもよい。
図２８は、少なくとも一実施例による処理システムのブロック図である。少なくとも一実施例では、システム２８００は、１つ又は複数のプロセッサ２８０２、及び１つ又は複数のグラフィックス・プロセッサ２８０８を含み、単一プロセッサのデスクトップ・システム、マルチプロセッサのワークステーション・システム、又は多数のプロセッサ２８０２若しくはプロセッサ・コア２８０７を有するサーバ・システムであってもよい。少なくとも一実施例では、システム２８００は、モバイル・デバイス、携帯型デバイス、又は組み込みデバイスで使用するためのシステム・オン・チップ（ＳｏＣ）集積回路内に組み込まれた処理プラットフォームである。
少なくとも一実施例では、システム２８００は、サーバ・ベースのゲーミング・プラットフォーム、ゲーム及びメディアのコンソールを含むゲーム・コンソール、モバイル・ゲーミング・コンソール、携帯型ゲーム・コンソール、若しくはオンライン・ゲーム・コンソールを含んでもよく、又はそれらに組み込まれてもよい。少なくとも一実施例では、システム２８００は、モバイル・フォン、スマート・フォン、タブレット・コンピューティング・デバイス、又はモバイル・インターネット・デバイスである。少なくとも一実施例では、処理システム２８００はまた、スマート・ウォッチ・ウェアラブル・デバイス、スマート・アイウェア・デバイス、拡張現実デバイス、若しくは仮想現実デバイスなどのウェアラブル・デバイスを含んでもよく、それらに結合されてもよく、又はそれらの中に一体化されてもよい。少なくとも一実施例では、処理システム２８００は、１つ又は複数のプロセッサ２８０２と、１つ又は複数のグラフィックス・プロセッサ２８０８によって生成されるグラフィカル・インターフェースとを有するテレビ又はセット・トップ・ボックス・デバイスである。
少なくとも一実施例では、１つ又は複数のプロセッサ２８０２はそれぞれ、実行されたときにシステム及びユーザ・ソフトウェアのための動作を実行する命令を処理するための１つ又は複数のプロセッサ・コア２８０７を含む。少なくとも一実施例では、１つ又は複数のプロセッサ・コア２８０７のそれぞれは、特定の命令セット２８０９を処理するように構成される。少なくとも一実施例では、命令セット２８０９は、複合命令セット・コンピューティング（ＣＩＳＣ）、縮小命令セット・コンピューティング（ＲＩＳＣ）、又は超長命令語（ＶＬＩＷ）を介したコンピューティングを容易にしてもよい。少なくとも一実施例では、プロセッサ・コア２８０７はそれぞれ、異なる命令セット２８０９を処理してもよく、この命令セットは、他の命令セットのエミュレーションを容易にする命令を含んでもよい。少なくとも一実施例では、プロセッサ・コア２８０７はまた、デジタル信号プロセッサ（ＤＳＰ）などの他の処理デバイスを含んでもよい。
少なくとも一実施例では、プロセッサ２８０２はキャッシュ・メモリ２８０４を含む。少なくとも一実施例では、プロセッサ２８０２は、単一の内部キャッシュ又は複数レベルの内部キャッシュを有してもよい。少なくとも一実施例では、キャッシュ・メモリは、プロセッサ２８０２の様々な構成要素間で共有される。少なくとも一実施例では、プロセッサ２８０２はまた、外部キャッシュ（たとえば、レベル３（Ｌ３）キャッシュ又はラスト・レベル・キャッシュ（ＬＬＣ））（図示せず）を使用し、このキャッシュは、知られているキャッシュ・コヒーレンス技法を使用して、プロセッサ・コア２８０７間で共有されてもよい。少なくとも一実施例では、さらにレジスタ・ファイル２８０６がプロセッサ２８０２に含まれ、このレジスタ・ファイルは、異なるタイプのデータを記憶するための異なるタイプのレジスタ（たとえば、整数レジスタ、浮動小数点レジスタ、状態レジスタ、及び命令ポインタ・レジスタ）を含んでもよい。少なくとも一実施例では、レジスタ・ファイル２８０６は、汎用レジスタ又は他のレジスタを含んでもよい。
少なくとも一実施例では、１つ又は複数のプロセッサ２８０２は、１つ又は複数のインターフェース・バス２８１０に結合されて、アドレス、データ、又は制御信号などの通信信号を、プロセッサ２８０２とシステム２８００内の他の構成要素との間で送信する。少なくとも一実施例では、インターフェース・バス２８１０は、一実施例では、ダイレクト・メディア・インターフェース（ＤＭＩ）バスのバージョンなどのプロセッサ・バスとすることができる。少なくとも一実施例では、インターフェース２８１０は、ＤＭＩバスに限定されず、１つ又は複数のペリフェラル・コンポーネント・インターコネクト・バス（たとえば、ＰＣＩ、ＰＣＩエクスプレス）、メモリ・バス、又は他のタイプのインターフェース・バスを含んでもよい。少なくとも一実施例では、プロセッサ２８０２は、統合メモリ・コントローラ２８１６、及びプラットフォーム・コントローラ・ハブ２８３０を含む。少なくとも一実施例では、メモリ・コントローラ２８１６は、メモリ・デバイスとシステム２８００の他の構成要素との間の通信を容易にし、一方でプラットフォーム・コントローラ・ハブ（ＰＣＨ）２８３０は、ローカルＩ／Ｏバスを介してＩ／Ｏデバイスへの接続を提供する。
少なくとも一実施例では、メモリ・デバイス２８２０は、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）デバイス、スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）デバイス、フラッシュ・メモリ・デバイス、相変化メモリ・デバイス、又はプロセス・メモリとしての役割を果たすのに好適な性能を有する何らかの他のメモリ・デバイスとすることができる。少なくとも一実施例では、メモリ・デバイス２８２０は、システム２８００のためのシステム・メモリとして動作して、１つ又は複数のプロセッサ２８０２がアプリケーション若しくはプロセスを実行するときに使用するためのデータ２８２２及び命令２８２１を記憶することができる。少なくとも一実施例では、メモリ・コントローラ２８１６はまた、任意選択の外部グラフィックス・プロセッサ２８１２と結合しており、このグラフィックス・プロセッサは、プロセッサ２８０２内の１つ又は複数のグラフィックス・プロセッサ２８０８と通信して、グラフィックス及びメディアの動作を実行してもよい。少なくとも一実施例では、ディスプレイ・デバイス２８１１は、プロセッサ２８０２に接続することができる。少なくとも一実施例では、ディスプレイ・デバイス２８１１は、モバイル電子デバイス又はラップトップ・デバイスのような内部ディスプレイ・デバイス、又はディスプレイ・インターフェース（たとえば、ディスプレイ・ポートなど）を介して取り付けられる外部ディスプレイ・デバイスのうちの１つ又は複数を含むことができる。少なくとも一実施例では、ディスプレイ・デバイス２８１１は、仮想現実（ＶＲ）アプリケーション又は拡張現実（ＡＲ）アプリケーションで使用するための立体ディスプレイ・デバイスなどの頭部装着型ディスプレイ（ＨＭＤ）を含むことができる。
少なくとも一実施例では、プラットフォーム・コントローラ・ハブ２８３０は、周辺装置が高速Ｉ／Ｏバスを介してメモリ・デバイス２８２０及びプロセッサ２８０２に接続できるようにする。少なくとも一実施例では、Ｉ／Ｏ周辺装置は、オーディオ・コントローラ２８４６、ネットワーク・コントローラ２８３４、ファームウェア・インターフェース２８２８、ワイヤレス・トランシーバ２８２６、タッチ・センサ２８２５、データ・ストレージ・デバイス２８２４（たとえば、ハード・ディスク・ドライブ、フラッシュ・メモリなど）を含むが、これらに限定されない。少なくとも一実施例では、データ・ストレージ・デバイス２８２４は、ストレージ・インターフェース（たとえば、ＳＡＴＡ）を介して、又はペリフェラル・コンポーネント・インターコネクト・バス（たとえば、ＰＣＩ、ＰＣＩエクスプレス）などのペリフェラル・バスを介して、接続することができる。少なくとも一実施例では、タッチ・センサ２８２５は、タッチ画面センサ、圧力センサ、又は指紋センサを含むことができる。少なくとも一実施例では、ワイヤレス・トランシーバ２８２６は、ＷｉＦｉトランシーバ、Ｂｌｕｅｔｏｏｔｈトランシーバ、又は３Ｇ、４Ｇ、若しくはＬｏｎｇ Ｔｅｒｍ Ｅｖｏｌｕｔｉｏｎ（ＬＴＥ）トランシーバなどのモバイル・ネットワーク・トランシーバとすることができる。少なくとも一実施例では、ファームウェア・インターフェース２８２８は、システム・ファームウェアとの通信を可能にし、たとえば、ユニファイド・エクステンシブル・ファームウェア・インターフェース（ＵＥＦＩ）とすることができる。少なくとも一実施例では、ネットワーク・コントローラ２８３４は、有線ネットワークへのネットワーク接続を可能にすることができる。少なくとも一実施例では、高性能ネットワーク・コントローラ（図示せず）は、インターフェース・バス２８１０と結合する。少なくとも一実施例では、オーディオ・コントローラ２８４６は、多チャネル・ハイ・デフィニション・オーディオ・コントローラである。少なくとも一実施例では、システム２８００は、レガシー（たとえば、パーソナル・システム２（ＰＳ／２））デバイスをシステムに結合するための任意選択のレガシーＩ／Ｏコントローラ２８４０を含む。少なくとも一実施例では、プラットフォーム・コントローラ・ハブ２８３０は、キーボードとマウス２８４３の組合せ、カメラ２８４４、又は他のＵＳＢ入力デバイスなど、１つ又は複数のユニバーサル・シリアル・バス（ＵＳＢ）コントローラ２８４２の接続入力デバイスにも接続することができる。
少なくとも一実施例では、メモリ・コントローラ２８１６及びプラットフォーム・コントローラ・ハブ２８３０のインスタンスは、外部グラフィックス・プロセッサ２８１２などの個別の外部グラフィックス・プロセッサに一体化されてもよい。少なくとも一実施例では、プラットフォーム・コントローラ・ハブ２８３０及び／又はメモリ・コントローラ２８１６は、１つ又は複数のプロセッサ２８０２の外部にあってもよい。たとえば、少なくとも一実施例では、システム２８００は、外部のメモリ・コントローラ２８１６及びプラットフォーム・コントローラ・ハブ２８３０を含むことができ、これらは、プロセッサ２８０２と通信するシステム・チップセット内のメモリ・コントローラ・ハブ及び周辺装置コントローラ・ハブとして構成されてもよい。
１つ又は複数の実施例に関連する推論及び／又は訓練の動作を実行するために、推論及び／又は訓練論理９１５が使用される。推論及び／又は訓練論理９１５に関する詳細事項は、図９Ａ及び／又は図９Ｂと併せて本明細書に提供される。少なくとも一実施例では、推論及び／又は訓練論理９１５の一部又はすべてが、グラフィックス・プロセッサ２８００に組み込まれてもよい。たとえば、少なくとも一実施例では、本明細書に記載の訓練及び／又は推論の技法は、パイプライン２８１２に具体化されたＡＬＵのうちの１つ又は複数を使用してもよい。さらに、少なくとも一実施例では、本明細書に記載の推論及び／又は訓練の動作は、図９Ａ又は図９Ｂに示す論理以外の論理を使用して行われてもよい。少なくとも一実施例では、重みパラメータは、本明細書に記載の１つ又は複数の機械学習アルゴリズム、ニューラル・ネットワーク・アーキテクチャ、ユース・ケース、又は訓練技法を実行するためのグラフィックス・プロセッサ２８００のＡＬＵを構成するオン・チップ若しくはオフ・チップのメモリ及び／又はレジスタ（図示している又は図示せず）に記憶されてもよい。
図２９は、少なくとも一実施例による、１つ又は複数のプロセッサ・コア２９０２Ａ～２９０２Ｎ、統合メモリ・コントローラ２９１４、及び統合グラフィックス・プロセッサ２９０８を有するプロセッサ２９００のブロック図である。少なくとも一実施例では、プロセッサ２９００は、破線の四角によって表される追加コア２９０２Ｎを含むそれ以下の数の追加コアを含むことができる。少なくとも一実施例では、プロセッサ・コア２９０２Ａ～２９０２Ｎのそれぞれは、１つ又は複数の内部キャッシュ・ユニット２９０４Ａ～２９０４Ｎを含む。少なくとも一実施例では、各プロセッサ・コアはまた、１つ又は複数の共有キャッシュ・ユニット２９０６にアクセスできる。
少なくとも一実施例では、内部キャッシュ・ユニット２９０４Ａ～２９０４Ｎ、及び共有キャッシュ・ユニット２９０６は、プロセッサ２９００内のキャッシュ・メモリ階層を表す。少なくとも一実施例では、キャッシュ・メモリ・ユニット２９０４Ａ～２９０４Ｎは、各プロセッサ・コア内の命令及びデータのキャッシュの少なくとも１つのレベル、並びにレベル２（Ｌ２）、レベル３（Ｌ３）、レベル４（Ｌ４）などの共有中間レベル・キャッシュの１つ又は複数のレベル、又はキャッシュの他のレベルを含んでもよく、ここで外部メモリの前の最高レベルのキャッシュは、ＬＬＣとして分類される。少なくとも一実施例では、キャッシュ・コヒーレンス論理は、様々なキャッシュ・ユニット２９０６及び２９０４Ａ～２９０４Ｎ間でコヒーレンスを維持する。
少なくとも一実施例では、プロセッサ２９００はまた、１つ又は複数のバス・コントローラ・ユニット２９１６とシステム・エージェント・コア２９１０のセットを含んでもよい。少なくとも一実施例では、１つ又は複数のバス・コントローラ・ユニット２９１６は、１つ又は複数のＰＣＩ若しくはＰＣＩエクスプレス・バスなどのペリフェラル・バスのセットを管理する。少なくとも一実施例では、システム・エージェント・コア２９１０は、様々なプロセッサ構成要素のための管理機能を提供する。少なくとも一実施例では、システム・エージェント・コア２９１０は、様々な外部メモリ・デバイス（図示せず）へのアクセスを管理するための１つ又は複数の統合メモリ・コントローラ２９１４を含む。
少なくとも一実施例では、プロセッサ・コア２９０２Ａ～２９０２Ｎの１つ又は複数は、同時マルチスレッディングのサポートを含む。少なくとも一実施例では、システム・エージェント・コア２９１０は、マルチスレッドの処理中にコア２９０２Ａ～２９０２Ｎを調整し動作させるための構成要素を含む。少なくとも一実施例では、システム・エージェント・コア２９１０はさらに、電力制御ユニット（ＰＣＵ）を含んでもよく、このユニットは、プロセッサ・コア２９０２Ａ～２９０２Ｎ及びグラフィックス・プロセッサ２９０８の１つ又は複数の電力状態を調整するための論理及び構成要素を含む。
少なくとも一実施例では、プロセッサ２９００はさらに、グラフィックス処理動作を実行するためのグラフィックス・プロセッサ２９０８を含む。少なくとも一実施例では、グラフィックス・プロセッサ２９０８は、共有キャッシュ・ユニット２９０６と、１つ又は複数の統合メモリ・コントローラ２９１４を含むシステム・エージェント・コア２９１０とに結合する。少なくとも一実施例では、システム・エージェント・コア２９１０はまた、１つ又は複数の結合されたディスプレイに対してグラフィックス・プロセッサの出力を行わせるためのディスプレイ・コントローラ２９１１を含む。少なくとも一実施例では、ディスプレイ・コントローラ２９１１はまた、少なくとも１つの相互接続を介してグラフィックス・プロセッサ２９０８に結合された別個のモジュールであってもよく、又はグラフィックス・プロセッサ２９０８内に一体化されていてもよい。
少なくとも一実施例では、プロセッサ２９００の内部構成要素を結合するために、リング・ベースの相互接続ユニット２９１２が使用される。少なくとも一実施例では、ポイントツーポイント相互接続、スイッチ相互接続、又は他の技法などの代替的な相互接続ユニットが使用されてもよい。少なくとも一実施例では、グラフィックス・プロセッサ２９０８は、Ｉ／Ｏリンク２９１３を介してリング相互接続２９１２と結合する。
少なくとも一実施例では、Ｉ／Ｏリンク２９１３は、様々なプロセッサ構成要素と、ｅＤＲＡＭモジュールなどの高性能組み込みメモリ・モジュール２９１８との間の通信を容易にするオン・パッケージＩ／Ｏ相互接続を含む多様なＩ／Ｏ相互接続のうちの少なくとも１つを表す。少なくとも一実施例では、プロセッサ・コア２９０２Ａ～２９０２Ｎのそれぞれ及びグラフィックス・プロセッサ２９０８は、共有ラスト・レベル・キャッシュとして組み込みメモリ・モジュール２９１８を使用する。
少なくとも一実施例では、プロセッサ・コア２９０２Ａ～２９０２Ｎは、共通の命令セット・アーキテクチャを実行する同種のコアである。少なくとも一実施例では、プロセッサ・コア２９０２Ａ～２９０２Ｎは、命令セット・アーキテクチャ（ＩＳＡ）の観点から見れば異種であり、ここでプロセッサ・コア２９０２Ａ～２９０２Ｎのうちの１つ又は複数は、共通の命令セットを実行するが、プロセッサ・コア２９０２Ａ～２９－０２Ｎのうちの１つ又は複数の他のコアは、共通の命令セットのサブセット、又は異なる命令セットを実行する。少なくとも一実施例では、プロセッサ・コア２９０２Ａ～２９０２Ｎは、マイクロ・アーキテクチャの観点から見れば異種であり、ここで電力消費量が相対的に高い１つ又は複数のコアは、電力消費量がより低い１つ又は複数のコアと結合する。少なくとも一実施例では、プロセッサ２９００は、１つ又は複数のチップ上に、又はＳｏＣ集積回路として実装することができる。
１つ又は複数の実施例に関連する推論及び／又は訓練の動作を実行するために、推論及び／又は訓練論理９１５が使用される。推論及び／又は訓練論理９１５に関する詳細事項は、図９Ａ及び／又は図９Ｂと併せて本明細書に提供される。少なくとも一実施例では、推論及び／又は訓練論理９１５の一部又はすべてが、グラフィックス・プロセッサ２９１０に組み込まれてもよい。たとえば、少なくとも一実施例では、本明細書に記載の訓練及び／又は推論の技法は、３Ｄパイプライン２８１２、グラフィックス・コア２９１５Ａ、共有機能論理２９１６、グラフィックス・コア２９１５Ｂ、共有機能論理２９２０、又は図２９の他の論理に具体化されたＡＬＵのうちの１つ又は複数を使用してもよい。さらに、少なくとも一実施例では、本明細書に記載の推論及び／又は訓練の動作は、図９Ａ又は図９Ｂに示す論理以外の論理を使用して行われてもよい。少なくとも一実施例では、重みパラメータは、本明細書に記載の１つ又は複数の機械学習アルゴリズム、ニューラル・ネットワーク・アーキテクチャ、ユース・ケース、又は訓練技法を実行するためのグラフィックス・プロセッサ２９１０のＡＬＵを構成するオン・チップ若しくはオフ・チップのメモリ及び／又はレジスタ（図示している又は図示せず）に記憶されてもよい。
図３０は、グラフィックス・プロセッサ３０００のブロック図であり、これは、個別グラフィックス・プロセッシング・ユニットであってもよく、又は複数の処理コアと一体化されたグラフィックス・プロセッサであってもよい。少なくとも一実施例では、グラフィックス・プロセッサ３０００は、メモリにマッピングされたＩ／Ｏインターフェースを介して、メモリに入れられたコマンドを用いて、グラフィックス・プロセッサ３０００のレジスタと通信する。少なくとも一実施例では、グラフィックス・プロセッサ３０００は、メモリにアクセスするためのメモリ・インターフェース３０１４を含む。少なくとも一実施例では、メモリ・インターフェース３０１４は、ローカル・メモリ、１つ若しくは複数の内部キャッシュ、１つ若しくは複数の共有外部キャッシュ、及び／又はシステム・メモリへのインターフェースである。
少なくとも一実施例では、グラフィックス・プロセッサ３０００はまた、ディスプレイ出力データをディスプレイ・デバイス３０２０に向けて駆動するためのディスプレイ・コントローラ３００２も含む。少なくとも一実施例では、ディスプレイ・コントローラ３００２は、ディスプレイ・デバイス３０２０用の１つ又は複数の重なり平面、及び多層のビデオ若しくはユーザ・インターフェース要素の合成のためのハードウェアを含む。少なくとも一実施例では、ディスプレイ・デバイス３０２０は、内部又は外部のディスプレイ・デバイスとすることができる。少なくとも一実施例では、ディスプレイ・デバイス３０２０は、仮想現実（ＶＲ）ディスプレイ・デバイス又は拡張現実（ＡＲ）ディスプレイ・デバイスなどの頭部装着型ディスプレイ・デバイスである。少なくとも一実施例では、グラフィックス・プロセッサ３０００は、ＭＰＥＧ－２などの動画エキスパート・グループ（ＭＰＥＧ）フォーマット、Ｈ．２６４／ＭＰＥＧ－４ＡＶＣなどのアドバンスト・ビデオ・コーディング（ＡＶＣ）フォーマット、並びに映画テレビ技術者協会（ＳＭＰＴＥ）４２１Ｍ／ＶＣ－１、及びＪＰＥＧなどのジョイント・フォトグラフィック・エキスパート・グループ（ＪＰＥＧ）フォーマット、及びモーションＪＰＥＧ（ＭＪＰＥＧ）フォーマットを含むがこれらに限定されない１つ又は複数のメディア符号化フォーマットに、それらのフォーマットから、又はそれらのフォーマット間で、メディアをエンコード、デコード、又はコード変換するためのビデオ・コーデック・エンジン３００６を含む。
少なくとも一実施例では、グラフィックス・プロセッサ３０００は、たとえばビット境界ブロック転送を含む２次元（２Ｄ）ラスタライザ動作を実行するためのブロック画像転送（ＢＬＩＴ）エンジン３００４を含む。しかし、少なくとも一実施例では、２Ｄグラフィックス動作は、グラフィックス処理エンジン（ＧＰＥ）３０１０の１つ又は複数の構成要素を使用して実行される。少なくとも一実施例では、ＧＰＥ３０１０は、３次元（３Ｄ）グラフィックス動作及びメディア動作を含むグラフィックス動作を実行するためのコンピュート・エンジンである。
少なくとも一実施例では、ＧＰＥ３０１０は、３Ｄのプリミティブ形状（たとえば、矩形、三角形など）に作用する処理関数を使用して、３次元画像及びシーンをレンダリングするなど、３Ｄ動作を実行するための３Ｄパイプライン３０１２を含む。３Ｄパイプライン３０１２は、プログラム可能で固定された関数要素を含み、これは、３Ｄ／メディア・サブシステム３０１５に対して様々なタスクを実行し、且つ／又は実行スレッドをスポーンする。３Ｄパイプライン３０１２を使用してメディア動作を実行できるが、少なくとも一実施例では、ＧＰＥ３０１０は、ビデオの後処理及び画像強調などのメディア動作を実行するために使用されるメディア・パイプライン３０１６も含む。
少なくとも一実施例では、メディア・パイプライン３０１６は、ビデオ・コーデック・エンジン３００６の代わりに、又はそれを代表して、ビデオ・デコード加速、ビデオ・インターレース解除、及びエンコード加速などの１つ又は複数の特別なメディア動作を実行するための固定機能又はプログラム可能論理ユニットを含む。少なくとも一実施例では、メディア・パイプライン３０１６は、３Ｄ／メディア・サブシステム３０１５で実行するためのスレッドをスポーンするためのスレッド・スポーニング・ユニットをさらに含む。少なくとも一実施例では、スポーンされたスレッドは、３Ｄ／メディア・サブシステム３０１５に含まれた１つ又は複数のグラフィックス実行ユニット上で、メディア動作のための計算を実行する。
少なくとも一実施例では、３Ｄ／メディア・サブシステム３０１５は、３Ｄパイプライン３０１２及びメディア・パイプライン３０１６によってスポーンされたスレッドを実行するための論理を含む。少なくとも一実施例では、３Ｄパイプライン３０１２及びメディア・パイプライン３０１６は、スレッド実行要求を３Ｄ／メディア・サブシステム３０１５に送信し、この３Ｄ／メディア・サブシステム３０１５は、様々な要求を調停し、利用可能なスレッド実行リソースにディスパッチするためのスレッド・ディスパッチ論理を含む。少なくとも一実施例では、実行リソースは、３Ｄ及びメディア・スレッドを処理するためのグラフィックス実行ユニットのアレイを含む。少なくとも一実施例では、３Ｄ／メディア・サブシステム３０１５は、スレッド命令及びデータのための１つ又は複数の内部キャッシュを含む。少なくとも一実施例では、サブシステム３０１５はまた、スレッド間でデータを共有し、出力データを記憶するための、レジスタ及びアドレス可能メモリを含む共有メモリも含む。
１つ若しくは複数の実施例に関連する推論及び／又は訓練の動作を実行するために、推論及び／又は訓練論理９１５が使用される。推論及び／又は訓練論理９１５に関する詳細事項は、図９Ａ及び／又は図９Ｂと併せて本明細書に提供される。少なくとも一実施例では、推論及び／又は訓練論理９１５の一部又はすべてが、グラフィックス・プロセッサ３０００に組み込まれてもよい。たとえば、少なくとも一実施例では、本明細書に記載の訓練及び／又は推論の技法は、３Ｄパイプライン３０１２に具体化されたＡＬＵのうちの１つ又は複数を使用してもよい。さらに、少なくとも一実施例では、本明細書に記載の推論及び／又は訓練の動作は、図９Ａ又は図９Ｂに示す論理以外の論理を使用して行われてもよい。少なくとも一実施例では、重みパラメータは、本明細書に記載の１つ又は複数の機械学習アルゴリズム、ニューラル・ネットワーク・アーキテクチャ、ユース・ケース、又は訓練技法を実行するためのグラフィックス・プロセッサ３０００のＡＬＵを構成するオン・チップ若しくはオフ・チップのメモリ及び／又はレジスタ（図示する又は図示せず）に記憶されてもよい。
図３１は、少なくとも一実施例によるグラフィックス・プロセッサのグラフィックス処理エンジン３１１０のブロック図である。少なくとも一実施例では、グラフィックス処理エンジン（ＧＰＥ）３１１０は、図３０に示すＧＰＥ３０１０の１つのバージョンである。少なくとも一実施例では、メディア・パイプライン３０１６は任意選択であり、ＧＰＥ３１１０内に明示的に含まれなくてもよい。少なくとも一実施例では、別個のメディア及び／又は画像のプロセッサが、ＧＰＥ３１１０に結合される。
少なくとも一実施例では、ＧＰＥ３１１０は、コマンド・ストリーマ３１０３に結合され、又はそれを含み、このコマンド・ストリーマは、３Ｄパイプライン３０１２及び／又はメディア・パイプライン３０１６にコマンド・ストリームを提供する。少なくとも一実施例では、コマンド・ストリーマ３１０３はメモリに結合され、このメモリは、システム・メモリであってもよく、又は内部キャッシュ・メモリ及び共有キャッシュ・メモリのうちの１つ若しくは複数であってもよい。少なくとも一実施例では、コマンド・ストリーマ３１０３は、メモリからコマンドを受信し、３Ｄパイプライン３０１２及び／又はメディア・パイプライン３０１６にコマンドを送信する。少なくとも一実施例では、コマンドは、リング・バッファからフェッチされる命令、プリミティブ、又はマイクロ・オペレーションであり、このリング・バッファは、３Ｄパイプライン３０１２及びメディア・パイプライン３０１６のためのコマンドを記憶する。少なくとも一実施例では、リング・バッファはさらに、複数のコマンドのバッチを記憶するバッチ・コマンド・バッファを含むことができる。少なくとも一実施例では、３Ｄパイプライン３０１２用のコマンドはまた、３Ｄパイプライン３０１２用の頂点及び形状のデータ、並びに／又はメディア・パイプライン３０１６用の画像データ及びメモリ・オブジェクトなどであるがこれらに限定されないメモリに記憶されたデータへの参照も含むことができる。少なくとも一実施例では、３Ｄパイプライン３０１２及びメディア・パイプライン３０１６は、演算を実行することにより、又は１つ若しくは複数の実行スレッドをグラフィックス・コア・アレイ３１１４にディスパッチすることにより、コマンド及びデータを処理する。少なくとも一実施例では、グラフィックス・コア・アレイ３１１４は、グラフィックス・コア（たとえば、グラフィックス・コア３１１５Ａ、グラフィックス・コア３１１５Ｂ）の１つ又は複数のブロックを含み、各ブロックは、１つ又は複数のグラフィックス・コアを含む。少なくとも一実施例では、各グラフィックス・コアは、グラフィックス及びコンピュートの動作を実行するための汎用及びグラフィックス専用の実行論理、並びに、図９Ａ及び図９Ｂの推論及び／又は訓練論理９１５を含め、固定機能のテクスチャ処理及び／又は機械学習、及び人工知能の加速論理を含むグラフィックス実行リソースのセットを含む。
少なくとも一実施例では、３Ｄパイプライン３０１２は、命令を処理し、実行スレッドをグラフィックス・コア・アレイ３１１４にディスパッチすることにより、頂点シェーダ、ジオメトリ・シェーダ、ピクセル・シェーダ、フラグメント・シェーダ、コンピュート・シェーダ、又は他のシェーダ・プログラムなどの１つ又は複数のシェーダ・プログラムを処理するための固定機能及びプログラム可能論理を含む。少なくとも一実施例では、グラフィックス・コア・アレイ３１１４は、シェーダ・プログラムを処理する際に使用するための実行リソースの統合ブロックを提供する。少なくとも一実施例では、グラフィック・コア・アレイ３１１４のグラフィックス・コア３１１５Ａ～３１１５Ｂ内の多目的の実行論理（たとえば、実行ユニット）は、様々な３ＤのＡＰＩシェーダ言語のサポートを含み、複数のシェーダに関連付けられた複数の同時実行スレッドを実行することができる。
少なくとも一実施例では、グラフィックス・コア・アレイ３１１４はまた、ビデオ及び／又は画像の処理など、メディア機能を実行するための実行論理も含む。少なくとも一実施例では、実行ユニットはさらに、グラフィックス処理動作に加えて並列の汎用計算動作を実行するようにプログラム可能な汎用論理を含む。
少なくとも一実施例では、グラフィックス・コア・アレイ３１１４上で実行しているスレッドにより生成される出力データは、統合リターン・バッファ（ＵＲＢ）３１１８のメモリにデータを出力することができる。ＵＲＢ３１１８は、複数のスレッド用のデータを記憶することができる。少なくとも一実施例では、グラフィックス・コア・アレイ３１１４上で実行している異なるスレッド間でデータを送信するために、ＵＲＢ３１１８を使用してもよい。少なくとも一実施例では、グラフィックス・コア・アレイ３１１４上のスレッドと、共有機能論理３１２０内の固定機能論理との間の同期のために、ＵＲＢ３１１８がさらに使用されてもよい。
少なくとも一実施例では、グラフィックス・コア・アレイ３１１４はスケーラブルであり、それにより、グラフィックス・コア・アレイ３１１４は、可変数のグラフィックス・コアを含み、それぞれのグラフィックス・コアが、ＧＰＥ３１１０の目的とする電力及び性能のレベルに基づき可変数の実行ユニットを有する。少なくとも一実施例では、実行リソースは動的にスケーラブルであり、それにより実行リソースは、必要に応じて有効化又は無効化されてもよい。
少なくとも一実施例では、グラフィックス・コア・アレイ３１１４は、グラフィックス・コア・アレイ３１１４のグラフィックス・コア間で共有される複数のリソースを含む共有機能論理３１２０に結合される。少なくとも一実施例では、共有機能論理３１２０によって実行される共有機能は、専用の補足機能をグラフィックス・コア・アレイ３１１４に提供するハードウェア論理ユニットに具体化される。少なくとも一実施例では、共有機能論理３１２０は、サンプラ３１２１、数理３１２２、及びスレッド間通信（ＩＴＣ）３１２３の論理を含むが、これらに限定されない。少なくとも一実施例では、１つ又は複数のキャッシュ３１２５が、共有機能論理３１２０に含まれ、又はそれに結合される。
少なくとも一実施例では、専用機能の需要が不十分でグラフィックス・コア・アレイ３１１４内に含められない場合に、共有機能が使用される。少なくとも一実施例では、専用機能を１つにインスタンス化したものが、共有機能論理３１２０において使用され、グラフィックス・コア・アレイ３１１４内の他の実行リソース間で共有される。少なくとも一実施例では、共有機能論理３１２０内の、グラフィックス・コア・アレイ３１１４によってのみ使用される特定の共有機能は、グラフィックス・コア・アレイ３１１４内の共有機能論理３１１６内に含まれてもよい。少なくとも一実施例では、グラフィックス・コア・アレイ３１１４内の共有機能論理３１１６は、共有機能論理３１２０内の一部又はすべての論理を含むことができる。少なくとも一実施例では、共有機能論理３１２０内のすべての論理要素は、グラフィックス・コア・アレイ３１１４の共有機能論理３１１６内で複製されてもよい。少なくとも一実施例では、共有機能論理３１２０は、グラフィックス・コア・アレイ３１１４内の共有機能論理３１１６に有利なように除外される。
１つ若しくは複数の実施例に関連する推論及び／又は訓練の動作を実行するために、推論及び／又は訓練論理９１５が使用される。推論及び／又は訓練論理９１５に関する詳細事項は、図９Ａ及び／又は図９Ｂと併せて本明細書に提供される。少なくとも一実施例では、推論及び／又は訓練論理９１５の一部又はすべてが、グラフィックス・プロセッサ３１１０に組み込まれてもよい。たとえば、少なくとも一実施例では、本明細書に記載の訓練及び／又は推論の技法は、３Ｄパイプライン３０１２、グラフィックス・コア３１１５Ａ、共有機能論理３１１６、グラフィックス・コア３１１５Ｂ、共有機能論理３１２０、又は図３１の他の論理に具体化されたＡＬＵのうちの１つ又は複数を使用してもよい。さらに、少なくとも一実施例では、本明細書に記載した推論及び／又は訓練動作は、図９Ａ又は９Ｂに図示した論理以外の論理を使用して行うことができる。少なくとも一実施例では、重みパラメータは、本明細書に記載の１つ又は複数の機械学習アルゴリズム、ニューラル・ネットワーク・アーキテクチャ、ユース・ケース、又は訓練技法を実行するためのグラフィックス・プロセッサ３１１０のＡＬＵを構成するオン・チップ若しくはオフ・チップのメモリ及び／又はレジスタ（図示する又は図示せず）に記憶されてもよい。
図３２は、本明細書に記載の少なくとも一実施例によるグラフィックス・プロセッサ・コア３２００のハードウェア論理のブロック図である。少なくとも一実施例では、グラフィックス・プロセッサ・コア３２００は、グラフィックス・コア・アレイ内に含まれる。少なくとも一実施例では、コア・スライスと呼ばれることもあるグラフィックス・プロセッサ・コア３２００は、モジュール式グラフィックス・プロセッサ内の１つ又は複数のグラフィックス・コアとすることができる。少なくとも一実施例では、グラフィックス・プロセッサ・コア３２００は、１つのグラフィックス・コア・スライスの例示であり、本明細書に記載のグラフィックス・プロセッサは、目的の電力及び性能のエンベロープに基づき、複数のグラフィックス・コア・スライスを含んでもよい。少なくとも一実施例では、各グラフィックス・コア３２００は、汎用及び固定の機能論理のモジュール式ブロックを含むサブ・スライスとも呼ばれる複数のサブ・コア３２０１Ａ～３２０１Ｆに結合された固定機能ブロック３２３０を含むことができる。
少なくとも一実施例では、固定機能ブロック３２３０は、たとえば低性能及び／又は低電力のグラフィックス・プロセッサ実装形態において、グラフィックス・プロセッサ３２００内のすべてのサブ・コアが共有できるジオメトリ／固定機能パイプライン３２３６を含む。少なくとも一実施例では、ジオメトリ／固定機能パイプライン３２３６は、３Ｄ固定機能パイプライン、ビデオ・フロント・エンド・ユニット、スレッド・スポーナ（ｓｐａｗｎｅｒ）及びスレッド・ディスパッチャ、並びに統合リターン・バッファを管理する統合リターン・バッファ・マネージャを含む。
少なくとも一実施例では、固定機能ブロック３２３０はまた、グラフィックスＳｏＣインターフェース３２３７、グラフィックス・マイクロコントローラ３２３８、及びメディア・パイプライン３２３９を含む。グラフィックスＳｏＣインターフェース３２３７は、グラフィックス・コア３２００と、システム・オン・チップ集積回路内の他のプロセッサ・コアとのインターフェースを提供する。少なくとも一実施例では、グラフィックス・マイクロコントローラ３２３８は、スレッド・ディスパッチ、スケジューリング、及びプリエンプションを含め、グラフィックス・プロセッサ３２００の様々な機能を管理するように構成可能なプログラム可能サブ・プロセッサである。少なくとも一実施例では、メディア・パイプライン３２３９は、画像及びビデオのデータを含むマルチメディア・データのデコーディング、エンコーディング、前処理、及び／又は後処理を容易にする論理を含む。少なくとも一実施例では、メディア・パイプライン３２３９は、サブ・コア３２０１～３２０１Ｆ内のコンピュート論理又はサンプリング論理への要求を介して、メディア動作を実装する。
少なくとも一実施例では、ＳｏＣインターフェース３２３７は、汎用アプリケーション・プロセッサ・コア（たとえば、ＣＰＵ）、及び／又はＳｏＣ内の他の構成要素と、グラフィックス・コア３２００が通信できるようにし、ＳｏＣ内の他の構成要素には、共有ラスト・レベル・キャッシュ・メモリ、システムＲＡＭ、及び／又は組み込みオン・チップ若しくはオン・パッケージのＤＲＡＭなどのメモリ階層要素が含まれる。少なくとも一実施例では、ＳｏＣインターフェース３２３７はまた、カメラ・イメージング・パイプラインなど、ＳｏＣ内の固定機能デバイスとの通信を可能にし、グラフィックス・コア３２００とＳｏＣ内のＣＰＵとの間で共有することができるグローバル・メモリ・アトミックの使用を可能にし、且つ／又はそれを実装する。少なくとも一実施例では、ＳｏＣインターフェース３２３７はまた、グラフィックス・コア３２００の電力管理制御を実装することができ、グラフィックス・コア３２００のクロック・ドメインと、ＳｏＣ内の他のクロック・ドメインとの間でインターフェースをとれるようにする。少なくとも一実施例では、ＳｏＣインターフェース３２３７は、グラフィックス・プロセッサ内の１つ又は複数のグラフィックス・コアのそれぞれにコマンド及び命令を提供するように構成されたコマンド・ストリーマ及びグローバル・スレッド・ディスパッチャから、コマンド・バッファを受信できるようにする。少なくとも一実施例では、コマンド及び命令は、メディア動作が実行されるときにはメディア・パイプライン３２３９にディスパッチされることが可能であり、又はグラフィックス処理動作が実行されるときには、ジオメトリ及び固定機能パイプライン（たとえば、ジオメトリ及び固定機能パイプライン３２３６、ジオメトリ及び固定機能パイプライン３２１４）にディスパッチされることが可能である。
少なくとも一実施例では、グラフィックス・マイクロコントローラ３２３８は、グラフィックス・コア３２００のための様々なスケジューリング及び管理タスクを実行するように構成されることが可能である。少なくとも一実施例では、グラフィックス・マイクロコントローラ３２３８は、サブ・コア３２０１Ａ～３２０１Ｆ内の実行ユニット（ＥＵ：ｅｘｅｃｕｔｉｏｎ ｕｎｉｔ）アレイ３２０２Ａ～３２０２Ｆ、３２０４Ａ～３２０４Ｆ内の様々なグラフィックス並列エンジンで、グラフィックスを実行し、且つ／又はワークロードのスケジューリングをコンピュートすることができる。少なくとも一実施例では、グラフィックス・コア３２００を含むＳｏＣのＣＰＵコア上で実行されているホスト・ソフトウェアは、複数のグラフィックス・プロセッサ・ドアベルのうちの１つにワークロードを送出することができ、このドアベルが、適切なグラフィックス・エンジンに対するスケジューリング動作を呼び出す。少なくとも一実施例では、スケジューリング動作は、どのワークロードを次に実行すべきかを判定すること、コマンド・ストリーマにワークロードを送出すること、エンジン上で実行されている既存のワークロードをプリエンプションすること、ワークロードの進行を管理すること、及びワークロードが完了したときにホスト・ソフトウェアに通知することを含む。少なくとも一実施例では、グラフィックス・マイクロコントローラ３２３８はまた、グラフィックス・コア３２００の低電力又はアイドル状態を促進して、オペレーティング・システム及び／又はシステム上のグラフィックス・ドライバ・ソフトウェアとは無関係に、低電力状態の移行全体にわたってグラフィックス・コア３２００内のレジスタを保存及び復元する機能をグラフィックス・コア３２００に提供することができる。
少なくとも一実施例では、グラフィックス・コア３２００は、図示してあるサブ・コア３２０１Ａ～３２０１Ｆより多くの、又はそれより少ない、Ｎ個までのモジュール式サブ・コアを有してもよい。Ｎ個のサブ・コアのセットごとに、少なくとも一実施例では、グラフィックス・コア３２００はまた、共有機能論理３２１０、共有及び／又はキャッシュ・メモリ３２１２、ジオメトリ／固定機能パイプライン３２１４、並びに様々なグラフィックスを加速し、処理動作をコンピュートするための追加の固定機能論理３２１６を含むことができる。少なくとも一実施例では、共有機能論理３２１０は、グラフィックス・コア３２００内の各Ｎ個のサブ・コアが共有できる論理ユニット（たとえば、サンプラ、数理、及び／又はスレッド間通信の論理）を含むことができる。共有の、及び／又はキャッシュのメモリ３２１２は、グラフィックス・コア３２００内のＮ個のサブ・コア３２０１Ａ～３２０１Ｆのためのラスト・レベル・キャッシュとすることができ、また、複数のサブ・コアがアクセスできる共有メモリとしての役割も果たすことができる。少なくとも一実施例では、ジオメトリ／固定機能パイプライン３２１４は、固定機能ブロック３２３０内のジオメトリ／固定機能パイプライン３２３６の代わりに含まれてもよく、同じ又は同様の論理ユニットを含むことができる。
少なくとも一実施例では、グラフィックス・コア３２００は、グラフィックス・コア３２００が使用するための様々な固定機能加速論理を含むことができる追加の固定機能論理３２１６を含む。少なくとも一実施例では、追加の固定機能論理３２１６は、位置限定シェーディング（ｐｏｓｉｔｉｏｎ ｏｎｌｙ ｓｈａｄｉｎｇ）に使用するための追加のジオメトリ・パイプラインを含む。位置限定シェーディングでは、少なくとも２つのジオメトリ・パイプラインが存在しているが、ジオメトリ／固定機能パイプライン３２１６、３２３６内の完全ジオメトリ・パイプラインと選別パイプライン（ｃｕｌｌ ｐｉｐｅｌｉｎｅ）においてであり、この選別パイプラインは、追加の固定機能論理３２１６内に含まれてもよい追加のジオメトリ・パイプラインである。少なくとも一実施例では、選別パイプラインは、完全ジオメトリ・パイプラインの縮小版である。少なくとも一実施例では、完全パイプライン及び選別パイプラインは、アプリケーションの異なるインスタンスを実行することができ、各インスタンスは別個のコンテキストを有する。少なくとも一実施例では、位置限定シェーディングは、切り捨てられた三角形の長い選別ランを隠すことができ、いくつかのインスタンスにおいてシェーディングを早く完了させることができる。たとえば、少なくとも一実施例では、選別パイプラインは、ピクセルをフレーム・バッファにラスタ化及びレンダリングすることなく、頂点の位置属性をフェッチしシェーディングするので、追加の固定機能論理３２１６内の選別パイプライン論理は、メイン・アプリケーションと並列で位置シェーダを実行することができ、完全パイプラインよりも全体的に早く臨界結果（ｃｒｉｔｉｃａｌ ｒｅｓｕｌｔ）を生成する。少なくとも一実施例では、選別パイプラインは、生成された臨界結果を使用して、すべての三角形について、これらの三角形が選別されているかどうかに関わらず、可視性情報をコンピュートすることができる。少なくとも一実施例では、（このインスタンスではリプレイ・パイプラインと呼ばれてもよい）完全パイプラインは、可視性情報を消費して、選別された三角形を飛ばして可視三角形だけをシェーディングすることができ、この可視性三角形が、最終的にラスタ化フェーズに渡される。
少なくとも一実施例では、追加の固定機能論理３２１６はまた、機械学習の訓練又は推論の最適化を含む実装形態のために、固定機能の行列乗算論理など、機械学習の加速論理を含むことができる。
少なくとも一実施例では、各グラフィックス・サブ・コア３２０１Ａ～３２０１Ｆ内において、実行リソースのセットを含み、このセットは、グラフィックス・パイプライン、メディア・パイプライン、又はシェーダ・プログラムからの要求に応答して、グラフィックス動作、メディア動作、及びコンピュート動作を実行するために使用されてもよい。少なくとも一実施例では、グラフィックス・サブ・コア３２０１Ａ～３２０１Ｆは、複数のＥＵアレイ３２０２Ａ～３２０２Ｆ、３２０４Ａ～３２０４Ｆ、スレッド・ディスパッチ及びスレッド間通信（ＴＤ／ＩＣ：ｔｈｒｅａｄ ｄｉｓｐａｔｃｈ ａｎｄ ｉｎｔｅｒ－ｔｈｒｅａｄ ｃｏｍｍｕｎｉｃａｔｉｏｎ）論理３２０３Ａ～３２０３Ｆ、３Ｄ（たとえば、テクスチャ）サンプラ３２０５Ａ～３２０５Ｆ、メディア・サンプラ３２０６Ａ～３２０６Ｆ、シェーダ・プロセッサ３２０７Ａ～３２０７Ｆ、及び共有ローカル・メモリ（ＳＬＭ：ｓｈａｒｅｄ ｌｏｃａｌ ｍｅｍｏｒｙ）３２０８Ａ～３２０８Ｆを含む。ＥＵアレイ３２０２Ａ～３２０２Ｆ、３２０４Ａ～３２０４Ｆはそれぞれ、複数の実行ユニットを含み、これらは、グラフィックス、メディア、又はコンピュート・シェーダ・プログラムを含むグラフィックス動作、メディア動作、又はコンピュート動作のサービスにおいて浮動小数点及び整数／固定小数点の論理演算を実行することができる汎用グラフィックス・プロセッシング・ユニットである。少なくとも一実施例では、ＴＤ／ＩＣ論理３２０３Ａ～３２０３Ｆは、サブ・コア内の実行ユニットのためのローカル・スレッド・ディスパッチ及びスレッド制御動作を実行し、サブ・コアの実行ユニット上で実行されているスレッド間の通信を容易にする。少なくとも一実施例では、３Ｄサンプラ３２０５Ａ～３２０５Ｆは、テクスチャ又は他の３Ｄグラフィックス関連のデータをメモリに読み取ることができる。少なくとも一実施例では、３Ｄサンプラは、所与のテクスチャに関連付けられた構成済みサンプル状態及びテクスチャ・フォーマットに基づき、テクスチャ・データを異なるやり方で読み取ることができる。少なくとも一実施例では、メディア・サンプラ３２０６Ａ～３２０６Ｆは、メディア・データに関連付けられたタイプ及びフォーマットに基づき、同様の読取り動作を実行することができる。少なくとも一実施例では、各グラフィックス・サブ・コア３２０１Ａ～３２０１Ｆは、代替的に３Ｄとメディアの統合サンプラを含むことができる。少なくとも一実施例では、各サブ・コア３２０１Ａ～３２０１Ｆ内の実行ユニット上で実行しているスレッドは、スレッド・グループ内で実行しているスレッドが、オン・チップ・メモリの共通プールを使用して実行できるようにするために、各サブ・コア内の共有ローカル・メモリ３２０８Ａ～３２０８Ｆを利用することができる。
１つ若しくは複数の実施例に関連する推論及び／又は訓練の動作を実行するために、推論及び／又は訓練論理９１５が使用される。推論及び／又は訓練論理９１５に関する詳細事項は、図９Ａ及び／又は図９Ｂと併せて本明細書に提供される。少なくとも一実施例では、推論及び／又は訓練論理９１５の一部又はすべてが、グラフィックス・プロセッサ３２１０に組み込まれてもよい。たとえば、少なくとも一実施例では、本明細書に記載の訓練及び／又は推論の技法は、３Ｄパイプライン３２１０、グラフィックス・マイクロコントローラ３２３８、ジオメトリ及び固定機能パイプライン３２１４及び３２３６、又は図２９の他の論理に具体化されたＡＬＵのうちの１つ又は複数を使用してもよい。さらに、少なくとも一実施例では、本明細書に記載の推論及び／又は訓練の動作は、図９Ａ又は図９Ｂに示す論理以外の論理を使用して行われてもよい。少なくとも一実施例では、重みパラメータは、本明細書に記載の１つ又は複数の機械学習アルゴリズム、ニューラル・ネットワーク・アーキテクチャ、ユース・ケース、又は訓練技法を実行するためのグラフィックス・プロセッサ３２００のＡＬＵを構成するオン・チップ若しくはオフ・チップのメモリ及び／又はレジスタ（図示する又は図示せず）に記憶されてもよい。
図３３Ａ及び図３３Ｂは、少なくとも一実施例による、グラフィックス・プロセッサ・コアの処理要素のアレイを含むスレッド実行論理３３００を示す。図３３Ａは、スレッド実行論理３３００が使用される少なくとも一実施例を示す。図３３Ｂは、少なくとも一実施例による、実行ユニットの例示的な内部詳細事項を示す図である。
図３３Ａに示すように、少なくとも一実施例では、スレッド実行論理３３００は、シェーダ・プロセッサ３３０２、スレッド・ディスパッチャ３３０４、命令キャッシュ３３０６、複数の実行ユニット３３０８Ａ～３３０８Ｎを含むスケーラブル実行ユニット・アレイ、サンプラ３３１０、データ・キャッシュ３３１２、及びデータ・ポート３３１４を含む。少なくとも一実施例では、スケーラブル実行ユニット・アレイは、１つ又は複数の実行ユニット（たとえば、実行ユニット３３０８Ａ、３３０８Ｂ、３３０８Ｃ、３３０８Ｄ～３３０８Ｎ－１、及び３３０８Ｎのうちのいずれか）を、たとえばワークロードの計算要件に基づき有効又は無効にすることによって、動的に拡大縮小することができる。少なくとも一実施例では、スケーラブル実行ユニットは、実行ユニットのそれぞれにリンクされる相互接続ファブリックを介して相互接続される。少なくとも一実施例では、スレッド実行論理３３００は、命令キャッシュ３３０６、データ・ポート３３１４、サンプラ３３１０、及び実行ユニット３３０８Ａ～３３０８Ｎのうちの１つ又は複数を介した、システム・メモリ又はキャッシュ・メモリなどのメモリへの１つ又は複数の接続を含む。少なくとも一実施例では、各実行ユニット（たとえば、３３０８Ａ）は、スレッドごとに複数のデータ要素を並列で処理しながら、複数の同時のハードウェア・スレッドを実行することができるスタンドアロンのプログラム可能な汎用計算ユニットである。少なくとも一実施例では、実行ユニット３３０８Ａ～３３０８Ｎのアレイは、任意の数の個々の実行ユニットを含むように拡大縮小可能である。
少なくとも一実施例では、実行ユニット３３０８Ａ～３３０８Ｎは、シェーダ・プログラムを実行するために主に使用される。少なくとも一実施例では、シェーダ・プロセッサ３３０２は、様々なシェーダ・プログラムを処理し、シェーダ・プログラムに関連付けられた実行スレッドを、スレッド・ディスパッチャ３３０４を介してディスパッチすることができる。少なくとも一実施例では、スレッド・ディスパッチャ３３０４は、グラフィックス及びメディア・パイプラインからのスレッド開始要求を調停し、要求されたスレッドを、実行ユニット３３０８Ａ～３３０８Ｎの１つ又は複数の実行ユニット上でインスタンス化するための論理を含む。たとえば、少なくとも一実施例では、ジオメトリ・パイプラインは、頂点シェーダ、モザイク・シェーダ、又はジオメトリ・シェーダを、処理できるようにスレッド実行論理にディスパッチすることができる。少なくとも一実施例では、スレッド・ディスパッチャ３３０４はまた、実行しているシェーダ・プログラムからのランタイム・スレッド・スポーニング要求（ｓｐａｗｎｉｎｇ ｒｅｑｕｅｓｔ）を処理することができる。
少なくとも一実施例では、実行ユニット３３０８Ａ～３３０８Ｎは、多くの標準的な３Ｄグラフィックス・シェーダ命令のネイティブ・サポートを含む命令セットをサポートし、それにより、グラフィックス・ライブラリ（たとえば、Ｄｉｒｅｃｔ３Ｄ及びＯｐｅｎＧＬ）からのシェーダ・プログラムが、最小のトランスレーションで実行される。少なくとも一実施例では、実行ユニットは、頂点及びジオメトリの処理（たとえば、頂点プログラム、ジオメトリ・プログラム、頂点シェーダ）、ピクセル処理（たとえば、ピクセル・シェーダ、フラグメント・シェーダ）、及び汎用処理（たとえば、コンピュート及びメディアのシェーダ）をサポートする。少なくとも一実施例では、１つ又は複数の算術論理演算ユニット（ＡＬＵ）を含む各実行ユニット３３０８Ａ～３３０８Ｎのそれぞれは、単一命令複数データ（ＳＩＭＤ）の実行を複数発行することができ、マルチスレッド化された動作によって、メモリ・アクセスのレイテンシが高いにもかかわらず、効率的な実行環境が可能になる。少なくとも一実施例では、各実行ユニット内の各ハードウェア・スレッドは、専用の高帯域幅レジスタ・ファイル及び関連する独立したスレッド状態を有する。少なくとも一実施例では、実行は、整数演算、単精度及び倍精度の浮動小数点演算、ＳＩＭＤブランチ性能、論理演算、超越演算、及び他の種々の演算を行うことができるパイプラインに対して、クロック当たり複数発行される。少なくとも一実施例では、メモリ、又は共有機能のうちの１つからのデータを待機している間に、実行ユニット３３０８Ａ～３３０８Ｎ内の従属論理は、要求したデータが戻されるまで、待機スレッドをスリープ状態にする。少なくとも一実施例では、待機スレッドがスリープ状態の間に、ハードウェア・リソースは他のスレッドの処理に専念してもよい。たとえば、少なくとも一実施例では、頂点シェーダ動作に関連する遅延中に、実行ユニットは、ピクセル・シェーダ、フラグメント・シェーダ、又は異なる頂点シェーダを含む別のタイプのシェーダ・プログラムを実行することができる。
少なくとも一実施例では、実行ユニット３３０８Ａ～３３０８Ｎの各実行ユニットは、データ要素のアレイに対して動作する。少なくとも一実施例では、データ要素の数は「実行サイズ」であり、又は命令に対するチャネルの数である。少なくとも一実施例では、実行チャネルは、データ要素のアクセス、マスキング、及び命令内のフロー制御に関する実行の論理ユニットである。少なくとも一実施例では、チャネルの数は、特定のグラフィックス・プロセッサのための物理的な算術論理演算ユニット（ＡＬＵ）又は浮動小数点ユニット（ＦＰＵ）の数とは無関係であってもよい。少なくとも一実施例では、実行ユニット３３０８Ａ～３３０８Ｎは、整数及び浮動小数点のデータ・タイプをサポートしてもよい。
少なくとも一実施例では、実行ユニット命令セットは、ＳＩＭＤ命令を含む。少なくとも一実施例では、様々なデータ要素が、パック・データ・タイプとしてレジスタに記憶されてもよく、実行ユニットは、要素のデータ・サイズに基づき様々な要素を処理する。たとえば、少なくとも一実施例では、２５６ビット幅ベクトルで動作しているとき、ベクトルの２５６ビットがレジスタに記憶され、実行ユニットは、４個の別々の６４ビット・パック・データ要素（クワッド・ワード（ＱＷ：Ｑｕａｄ－Ｗｏｒｄ）サイズのデータ要素）、８個の別々の３２ビット・パック・データ要素（ダブル・ワード（ＤＷ：Ｄｏｕｂｌｅ Ｗｏｒｄ）サイズのデータ要素）、１６個の別々の１６ビット・パック・データ要素（ワード（Ｗ：Ｗｏｒｄ）サイズのデータ要素）、又は３２個の別々の８ビット・データ要素（バイト（Ｂ：ｂｙｔｅ）サイズのデータ要素）としてベクトル上で動作する。しかし少なくとも一実施例では、異なるベクトル幅及びレジスタサイズが考えられる。
少なくとも一実施例では、１つ又は複数の実行ユニットを組み合わせて、融合ＥＵに共通したスレッド制御論理（３３０７Ａ～３３０７Ｎ）を有する融合実行ユニット（ｆｕｓｅｄ ｅｘｅｃｕｔｉｏｎ ｕｎｉｔ）３３０９Ａ～３３０９Ｎにすることができる。少なくとも一実施例では、複数のＥＵを融合して、ＥＵグループにすることができる。少なくとも一実施例では、融合ＥＵグループの各ＥＵは、別々のＳＩＭＤハードウェア・スレッドを実行するように構成されることが可能である。融合ＥＵグループのＥＵの数は、様々な実施例に応じて異なってもよい。少なくとも一実施例では、ＳＩＭＤ８、ＳＩＭＤ１６、及びＳＩＭＤ３２を含むがこれに限定されない様々なＳＩＭＤ幅を、ＥＵごとに実行することができる。少なくとも一実施例では、各融合グラフィックス実行ユニット３３０９Ａ～３３０９Ｎは、少なくとも２つの実行ユニットを含む。たとえば、少なくとも一実施例では、融合実行ユニット３３０９Ａは、第１のＥＵ３３０８Ａ、第２のＥＵ３３０８Ｂ、及び第１のＥＵ３３０８Ａと第２のＥＵ３３０８Ｂに共通のスレッド制御論理３３０７Ａを含む。少なくとも一実施例では、スレッド制御論理３３０７Ａは、融合グラフィックス実行ユニット３３０９Ａで実行されているスレッドを制御して、融合実行ユニット３３０９Ａ～３３０９Ｎ内の各ＥＵを、共通の命令ポインタ・レジスタを使用して実行できるようにする。
少なくとも一実施例では、１つ又は複数の内部命令キャッシュ（たとえば、３３０６）は、実行ユニットに対するスレッド命令をキャッシュするためにスレッド実行論理３３００に含まれる。少なくとも一実施例では、１つ又は複数のデータ・キャッシュ（たとえば、３３１２）は、スレッド実行中にスレッド・データをキャッシュするために含まれる。少なくとも一実施例では、サンプラ３３１０は、３Ｄ動作のためのテクスチャ・サンプリング、及びメディア動作のためのメディア・サンプリングを実行するために含まれる。少なくとも一実施例では、サンプラ３３１０は、特別なテクスチャ又はメディア・サンプリング機能を含み、サンプリングされたデータを実行ユニットに提供する前に、サンプリング処理中にテクスチャ又はメディアのデータを処理する。
実行中、少なくとも一実施例では、グラフィックス及びメディア・パイプラインは、スレッド開始要求を、スレッド・スポーニング及びディスパッチ論理を介してスレッド実行論理３３００に送る。少なくとも一実施例では、幾何学的物体のグループが処理され、ピクセル・データにラスタ化されたら、シェーダ・プロセッサ３３０２内のピクセル・プロセッサ論理（たとえば、ピクセル・シェーダ論理、フラグメント・シェーダ論理など）が呼び出されて、出力情報をさらにコンピュートし、結果を出力面（たとえば、色バッファ、深度バッファ、ステンシル・バッファなど）に書き込ませる。少なくとも一実施例では、ピクセル・シェーダ又はフラグメント・シェーダは、ラスタ化された物体間で補間されることになる様々な頂点属性の値を計算する。少なくとも一実施例では、次いで、シェーダ・プロセッサ３３０２内のピクセル・プロセッサ論理が、アプリケーション・プログラミング・インターフェース（ＡＰＩ）付きのピクセル・シェーダ・プログラム又はフラグメント・シェーダ・プログラムを実行する。少なくとも一実施例では、シェーダ・プログラムを実行するために、シェーダ・プロセッサ３３０２は、スレッド・ディスパッチャ３３０４を介してスレッドを実行ユニット（たとえば、３３０８Ａ）にディスパッチする。少なくとも一実施例では、シェーダ・プロセッサ３３０２は、サンプラ３３１０のテクスチャ・サンプリング論理を使用して、メモリに記憶されたテクスチャ・マップのテクスチャ・データにアクセスする。少なくとも一実施例では、テクスチャ・データ及び入力ジオメトリ・データに対する算術演算によって、各ジオメトリ・フラグメントのピクセル色データがコンピュートされ、又はさらに処理されないように１つ又は複数のピクセルが切り捨てられる。
少なくとも一実施例では、データ・ポート３３１４は、スレッド実行論理３３００のためのメモリ・アクセス機構を提供して、処理済みデータを、グラフィックス・プロセッサ出力パイプラインでさらに処理できるようにメモリに出力する。少なくとも一実施例では、データ・ポート３３１４は、１つ又は複数のキャッシュ・メモリ（たとえば、データ・キャッシュ３３１２）を含み、又はそれに結合されて、データ・ポートを介したメモリ・アクセスのためのデータをキャッシュする。
図３３Ｂに示してあるように、少なくとも一実施例では、グラフィック実行ユニット３３０８は、命令フェッチ・ユニット３３３７、汎用レジスタ・ファイル・アレイ（ＧＲＦ：ｇｅｎｅｒａｌ ｒｅｇｉｓｔｅｒ ｆｉｌｅ ａｒｒａｙ）３３２４、アーキテクチャ・レジスタ・ファイル・アレイ（ＡＲＦ）３３２６、スレッド調停装置（ａｒｂｉｔｅｒ）３３２２、送信ユニット３３３０、ブランチ・ユニット３３３２、ＳＩＭＤ浮動小数点ユニット（ＦＰＵ）３３３４のセット、及び少なくとも一実施例では、専用整数ＳＩＭＤ ＡＬＵ３３３５のセットを含むことができる。少なくとも一実施例では、ＧＲＦ３３２４及びＡＲＦ３３２６は、各同時ハードウェア・スレッドに関連付けられた汎用レジスタ・ファイルとアーキテクチャ・レジスタ・ファイルのセットを含み、このハードウェア・スレッドは、グラフィックス実行ユニット３３０８においてアクティブであってもよい。少なくとも一実施例では、スレッドごとのアーキテクチャ状態が、ＡＲＦ３３２６において維持され、スレッド実行中に使用されるデータが、ＧＲＦ３３２４に記憶される。少なくとも一実施例では、各スレッドに対する命令ポインタを含む各スレッドの実行状態は、ＡＲＦ３３２６のスレッド専用レジスタに保持することが可能である。
少なくとも一実施例では、グラフィックス実行ユニット３３０８は、同時マルチスレッディング（ＳＭＴ：Ｓｉｍｕｌｔａｎｅｏｕｓ Ｍｕｌｔｉ－Ｔｈｒｅａｄｉｎｇ）と微細化インターリーブ・マルチスレッディング（ＩＭＴ：Ｉｎｔｅｒｌｅａｖｅｄ Ｍｕｌｔｉ－Ｔｈｒｅａｄｉｎｇ）の組合せであるアーキテクチャを有する。少なくとも一実施例では、アーキテクチャは、実行ユニット当たりの同時スレッドのターゲット数及びレジスタ数に基づき設計時に微調整することができるモジュール式構成を有し、ここで実行ユニットのリソースは、複数の同時スレッドを実行するために使用される論理にわたって分割される。
少なくとも一実施例では、グラフィックス実行ユニット３３０８は複数の命令を共同発行することができ、この命令は、それぞれ異なる命令であってもよい。少なくとも一実施例では、グラフィックス実行ユニット・スレッド３３０８のスレッド調停装置３３２２は、送信ユニット３３３０、ブランチ・ユニット３３４２、又はＳＩＭＤ ＦＰＵ３３３４のうちの１つに命令をディスパッチして実行できるようにすることができる。少なくとも一実施例では、各実行スレッドは、ＧＲＦ３３２４内の１２８個の汎用レジスタにアクセスすることができ、ここで各レジスタは、３２ビットのデータ要素のＳＩＭＤ８要素のベクトルとしてアクセス可能な３２バイトを記憶することができる。少なくとも一実施例では、各実行ユニット・スレッドは、ＧＲＦ３３２４内の４Ｋバイトにアクセスすることができるが、実施例はこのように限定されず、他の実施例ではより多くの、又はより少ないリソースが提供されてもよい。少なくとも一実施例では、最大７個のスレッドを同時に実行できるが、実行ユニット当たりのスレッド数も、実施例に応じて変えることができる。７個のスレッドが４Ｋバイトにアクセスできる少なくとも一実施例では、ＧＲＦ３３２４は、合計２８Ｋバイトを記憶することができる。少なくとも一実施例では、フレキシブルなアドレッシング・モードにより、複数のレジスタがともにアドレスされてより幅広いレジスタを構築したり、ストライド設定された矩形ブロック・データ構造を表したりできるようにすることができる。
少なくとも一実施例では、メモリ動作、サンプラ動作、及び他のレイテンシの長いシステム通信は、メッセージ引渡し送信ユニット３３３０によって実行される「送信」命令を介してディスパッチされる。少なくとも一実施例では、ブランチ命令は、ＳＩＭＤの発散及び最終的な収束を容易にするために、専用のブランチ・ユニット３３３２にディスパッチされる。
少なくとも一実施例では、グラフィックス実行ユニット３３０８は、浮動小数点演算を実行するための１つ又は複数のＳＩＭＤ浮動小数点ユニット（ＦＰＵ）３３３４を含む。少なくとも一実施例では、ＦＰＵ３３３４は、整数計算もサポートする。少なくとも一実施例ではＦＰＵ３３３４は、最大Ｍ個の３２ビット浮動小数点（若しくは整数）演算をＳＩＭＤで実行し、又は最大で２Ｍ個の１６ビット整数演算、若しくは１６ビット浮動小数点演算をＳＩＭＤで実行することができる。少なくとも一実施例では、ＦＰＵのうちの少なくとも１つは、拡張数理機能を提供して、高スループットの超越数理関数、及び倍精度の６４ビット浮動小数点をサポートする。少なくとも一実施例では、８ビットの整数ＳＩＭＤ ＡＬＵ３３３５のセットも存在し、機械学習計算に関連する動作を実行するように特に最適化されてもよい。
少なくとも一実施例では、グラフィックス実行ユニット３３０８の複数のインスタンスのアレイが、グラフィックス・サブ・コア・グループ（たとえば、サブ・スライス）においてインスタンス化されてもよい。少なくとも一実施例では、実行ユニット３３０８は、複数の実行チャネルにわたって命令を実行することができる。少なくとも一実施例では、グラフィックス実行ユニット３３０８で実行される各スレッドは、異なるチャネルで実行される。
１つ若しくは複数の実施例に関連する推論及び／又は訓練の動作を実行するために、推論及び／又は訓練論理９１５が使用される。推論及び／又は訓練論理９１５に関する詳細事項は、図９Ａ及び／又は図９Ｂと併せて本明細書に提供される。少なくとも一実施例では、推論及び／又は訓練論理９１５の一部又はすべてが、実行論理３３００に組み込まれてもよい。さらに、少なくとも一実施例では、本明細書に記載の推論及び／又は訓練の動作は、図９Ａ又は図９Ｂに示す論理以外の論理を使用して行われてもよい。少なくとも一実施例では、重みパラメータは、本明細書に記載の１つ又は複数の機械学習アルゴリズム、ニューラル・ネットワーク・アーキテクチャ、ユース・ケース、又は訓練技法を実行するための実行論理３３００のＡＬＵを構成するオン・チップ若しくはオフ・チップのメモリ及び／又はレジスタ（図示する又は図示せず）に記憶されてもよい。
図３４は、少なくとも一実施例による並列処理ユニット（「ＰＰＵ」）３４００を示す。少なくとも一実施例では、ＰＰＵ３４００は、ＰＰＵ３４００によって実行された場合に、本開示全体を通して記載するプロセス及び技法の一部又はすべてを、ＰＰＵ３４００に実行させる機械可読コードで構成される。少なくとも一実施例では、ＰＰＵ３４００はマルチスレッド・プロセッサであり、このプロセッサは、１つ又は複数の集積回路デバイスに実装され、コンピュータ可読命令（機械可読命令若しくは単に命令とも呼ばれる）を、複数のスレッドで並列に処理するように設計されたレイテンシ隠蔽技法としてマルチスレッディングを利用する。少なくとも一実施例では、スレッドとは、実行スレッドを指し、ＰＰＵ３４００によって実行されるように構成された命令のセットをインスタンス化したものである。少なくとも一実施例では、ＰＰＵ３４００は、液晶ディスプレイ（「ＬＣＤ」）デバイスなどのディスプレイ・デバイスに表示できるように２次元（「２Ｄ」）画像データを生成するために、３次元（「３Ｄ」）グラフィックス・データを処理するためのグラフィックス・レンダリング・パイプラインを実装するように構成されたグラフィックス・プロセッシング・ユニット（「ＧＰＵ」）である。少なくとも一実施例では、ＰＰＵ３４００を利用して、線形代数演算及び機械学習演算などの計算が実行される。図３４は、単に例示を目的とした例示的な並列プロセッサを示しており、本開示の範囲内で企図されるプロセッサ・アーキテクチャの非限定的な実例として解釈されるべきであり、同プロセッサに追加するため、且つ／又はそれを置き換えるために、任意の好適なプロセッサが利用されてもよいことが解釈されるべきである。
少なくとも一実施例では、１つ又は複数のＰＰＵ３４００は、高性能コンピューティング（「ＨＰＣ」：Ｈｉｇｈ Ｐｅｒｆｏｒｍａｎｃｅ Ｃｏｍｐｕｔｉｎｇ）、データ・センタ、及び機械学習のアプリケーションを加速するように構成される。少なくとも一実施例では、ＰＰＵ３４００は、以下の非限定的な実例を含む深層学習システム及びアプリケーションを加速するように構成される：自律車両プラットフォーム、深層学習、高精度音声、画像、テキスト認識システム、インテリジェント・ビデオ分析、分子シミュレーション、創薬、病気診断、天気予報、ビッグ・データ分析、天文学、分子動態シミュレーション、金融モデリング、ロボット工学、工場自動化、リアル・タイム言語翻訳、オンライン検索最適化、及び個別化ユーザ推奨など。
少なくとも一実施例では、ＰＰＵ３４００は、限定することなく、入力／出力（「Ｉ／Ｏ」）ユニット３４０６、フロント・エンド・ユニット３４１０、スケジューラ・ユニット３４１２、ワーク分配ユニット３４１４、ハブ３４１６、クロスバー（「Ｘｂａｒ」：ｃｒｏｓｓｂａｒ）３４２０、１つ又は複数の汎用処理クラスタ（「ＧＰＣ」：ｇｅｎｅｒａｌ ｐｒｏｃｅｓｓｉｎｇ ｃｌｕｓｔｅｒ）３４１８、及び１つ又は複数のパーティション・ユニット（「メモリ・パーティション・ユニット」）３４２２を含む。少なくとも一実施例では、ＰＰＵ３４００は、１つ又は複数の高速ＧＰＵ相互接続（「ＧＰＵ相互接続」）３４０８を介してホスト・プロセッサ又は他のＰＰＵ３４００に接続される。少なくとも一実施例では、ＰＰＵ３４００は、相互接続３４０２を介してホスト・プロセッサ又は他の周辺デバイスに接続される。少なくとも一実施例では、ＰＰＵ３４００は、１つ又は複数のメモリ・デバイス（「メモリ」）３４０４を備えるローカル・メモリに接続される。少なくとも一実施例では、メモリ・デバイス３４０４は、限定することなく、１つ又は複数のダイナミック・ランダム・アクセス・メモリ（「ＤＲＡＭ」）デバイスを含む。少なくとも一実施例では、１つ又は複数のＤＲＡＭデバイスは、複数のＤＲＡＭダイが各デバイス内で積層された高帯域幅メモリ（「ＨＢＭ」）サブシステムとして構成されても、且つ／又は構成可能であってもよい。
少なくとも一実施例では、高速ＧＰＵ相互接続３４０８は、有線ベースのマルチ・レーン通信リンクを指してもよく、このリンクは、拡張縮小するためにシステムによって使用され、１つ又は複数の中央処理装置（「ＣＰＵ」）と組み合わされた１つ又は複数のＰＰＵ３４００を含み、ＰＰＵ３４００とＣＰＵとの間のキャッシュ・コヒーレンス、及びＣＰＵマスタリングをサポートする。少なくとも一実施例では、データ及び／又はコマンドは、高速ＧＰＵ相互接続３４０８により、ハブ３４１６を介して、１つ又は複数のコピー・エンジン、ビデオ・エンコーダ、ビデオ・デコーダ、電力管理ユニット、及び図３４に明示されていないこともある他の構成要素などのＰＰＵ３４００の別のユニットに／から送信される。
少なくとも一実施例では、Ｉ／Ｏユニット３４０６は、システム・バス３４０２を介してホスト・プロセッサ（図３４には示さず）から通信（たとえば、コマンド、データ）を送受信するように構成される。少なくとも一実施例では、Ｉ／Ｏユニット３４０６は、システム・バス３４０２を介して直接、又は１つ若しくは複数の、メモリ・ブリッジなどの中間デバイスを介して、ホスト・プロセッサと通信する。少なくとも一実施例では、Ｉ／Ｏユニット３４０６は、システム・バス３４０２を介してＰＰＵ３４００のうちの１つ又は複数などの１つ又は複数の他のプロセッサと通信してもよい。少なくとも一実施例では、Ｉ／Ｏユニット３４０６は、ペリフェラル・コンポーネント・インターコネクト・エクスプレス（「ＰＣＩｅ」）インターフェースを実装して、ＰＣＩｅバスを介して通信できるようにする。少なくとも一実施例では、Ｉ／Ｏユニット３４０６は、外部デバイスと通信するためのインターフェースを実装する。
少なくとも一実施例では、Ｉ／Ｏユニット３４０６は、システム・バス３４０２を介して受信したパケットをデコードする。少なくとも一実施例では、少なくともいくつかのパケットは、ＰＰＵ３４００に様々な動作を実行させるように構成されたコマンドを表す。少なくとも一実施例では、Ｉ／Ｏユニット３４０６は、デコードされたコマンドを、コマンドによって指定されるＰＰＵ３４００の様々な他のユニットに送信する。少なくとも一実施例では、コマンドは、フロント・エンド・ユニット３４１０に送信され、且つ／又はハブ３４１６、若しくは（図３４には明示していない）１つ若しくは複数のコピー・エンジン、ビデオ・エンコーダ、ビデオ・デコーダ、電力管理ユニットなどのＰＰＵ３４００の他のユニットに送信される。少なくとも一実施例では、Ｉ／Ｏユニット３４０６はＰＰＵ３４００の様々な論理ユニット間で、通信をルーティングするように構成される。
少なくとも一実施例では、ホスト・プロセッサによって実行されるプログラムは、ワークロードをＰＰＵ３４００に提供して処理できるようにするバッファにおいて、コマンド・ストリームをエンコードする。少なくとも一実施例では、ワークロードは、命令と、これらの命令によって処理されることになるデータとを含む。少なくとも一実施例では、バッファは、ホスト・プロセッサとＰＰＵ３４００の両方がアクセス（たとえば、書込み／読取り）可能なメモリ内の領域であり、ホスト・インターフェース・ユニットは、Ｉ／Ｏユニット３４０６によってシステム・バス３４０２を介して送信されるメモリ要求を介して、システム・バス３４０２に接続されたシステム・メモリ内のバッファにアクセスするように構成されてもよい。少なくとも一実施例では、ホスト・プロセッサは、バッファにコマンド・ストリームを書き込み、次いでコマンド・ストリームの開始点を指すポインタをＰＰＵ３４００に送信し、それによりフロント・エンド・ユニット３４１０は、１つ又は複数のコマンド・ストリームを指すポインタを受信し、１つ又は複数のコマンド・ストリームを管理して、コマンド・ストリームからコマンドを読み取り、コマンドをＰＰＵ３４００の様々なユニットに転送する。
少なくとも一実施例では、フロント・エンド・ユニット３４１０は、１つ又は複数のコマンド・ストリームによって定義されるタスクを処理するように様々なＧＰＣ３４１８を構成するスケジューラ・ユニット３４１２に結合される。少なくとも一実施例では、スケジューラ・ユニット３４１２は、スケジューラ・ユニット３４１２によって管理される様々タスクに関連する状態情報を追跡するように構成され、ここで状態情報は、どのＧＰＣ３４１８にタスクが割り当てられるか、タスクがアクティブか非アクティブか、タスクに関連付けられた優先レベルなどを示してもよい。少なくとも一実施例では、スケジューラ・ユニット３４１２は、ＧＰＣ３４１８のうちの１つ又は複数において、複数のタスクの実行を管理する。
少なくとも一実施例では、スケジューラ・ユニット３４１２は、ＧＰＣ３４１８で実行するためのタスクをディスパッチするように構成されたワーク分配ユニット３４１４に結合される。少なくとも一実施例では、ワーク分配ユニット３４１４は、スケジューラ・ユニット３４１２から受信したスケジュール済みタスクの数を追跡し、ワーク分配ユニット３４１４は、ＧＰＣ３４１８のそれぞれについて、ペンディング・タスク・プール、及びアクティブ・タスク・プールを管理する。少なくとも一実施例では、ペンディング・タスク・プールは、特定のＧＰＣ３４１８によって処理されるように割り当てられたタスクを含むいくつかのスロット（たとえば、３２スロット）を備え、アクティブ・タスク・プールは、ＧＰＣ３４１８によりアクティブに処理されているタスクのためのいくつかのスロット（たとえば、４スロット）を備え、それにより、ＧＰＣ３４１８のうちの１つがタスクの実行を完了すると、ＧＰＣ３４１８のアクティブ・タスク・プールからそのタスクが排除され、ペンディング・タスク・プールからの他のタスクのうちの１つが選択され、ＧＰＣ３４１８で実行されるようにスケジューリングされる。少なくとも一実施例では、データ依存性が解決されるのを待機している間など、アクティブ・タスクがＧＰＣ３４１８上でアイドルである場合には、アクティブ・タスクがＧＰＣ３４１８から排除され、ペンディング・タスク・プールに戻され、その間に、ペンディング・タスク・プールの別のタスクが選択され、ＧＰＣ３４１８で実行されるようにスケジューリングされる。
少なくとも一実施例では、ワーク分配ユニット３４１４は、Ｘバー３４２０を介して１つ又は複数のＧＰＣ３４１８と通信する。少なくとも一実施例では、Ｘバー３４２０は、ＰＰＵ３４００のユニットのうちの多くを、ＰＰＵ３４００の別のユニットに結合する相互接続ネットワークであり、ワーク分配ユニット３４１４を特定のＧＰＣ３４１８に結合するように構成されることが可能である。少なくとも一実施例では、ＰＰＵ３４００の１つ又は複数の他のユニットも、ハブ３４１６を介してＸバー３４２０に接続されてもよい。
少なくとも一実施例では、タスクはスケジューラ・ユニット３４１２によって管理され、ワーク分配ユニット３４１４によってＧＰＣ３４１８のうちの１つにディスパッチされる。ＧＰＣ３４１８は、タスクを処理し、結果を生成するように構成される。少なくとも一実施例では、結果は、ＧＰＣ３４１８内の他のタスクによって消費されてもよく、Ｘバー３４２０を介して異なるＧＰＣ３４１８にルーティングされてもよく、又はメモリ３４０４に記憶されてもよい。少なくとも一実施例では、結果を、パーティション・ユニット３４２２を介してメモリ３４０４に書き込むことができ、パーティション・ユニット３４２２は、メモリ３４０４への／からのデータの読取り及び書込みを行うためのメモリ・インターフェースを実装する。少なくとも一実施例では、結果を、高速ＧＰＵ相互接続３４０８を介して別のＰＰＵ３４０４又はＣＰＵに送信することができる。少なくとも一実施例では、ＰＰＵ３４００は、ＰＰＵ３４００に結合された別々の個別メモリ・デバイス３４０４の数に等しいＵ個のパーティション・ユニット３４２２を、限定することなく含む。少なくとも一実施例では、パーティション・ユニット３４２２は、図３６と併せて本明細書でさらに詳細に説明される。
少なくとも一実施例では、ホスト・プロセッサはドライバ・カーネルを実行し、このカーネルは、ホスト・プロセッサで実行されている１つ又は複数のアプリケーションがＰＰＵ３４００で実行するための動作をスケジューリングできるようにするアプリケーション・プログラミング・インターフェース（ＡＰＩ）を実装している。少なくとも一実施例では、複数のコンピュート・アプリケーションが、ＰＰＵ３４００によって同時に実行され、ＰＰＵ３４００は、複数のコンピュート・アプリケーションに対して、隔離、サービス品質（「ＱｏＳ」：ｑｕａｌｉｔｙ ｏｆ ｓｅｒｖｉｃｅ）、及び独立したアドレス空間を提供する。少なくとも一実施例では、アプリケーションは、ＰＰＵ３４００によって実行するための１つ又は複数のタスクをドライバ・カーネルに生成させる（たとえば、ＡＰＩコールの形の）命令を生成し、ドライバ・カーネルは、ＰＰＵ３４００によって処理されている１つ又は複数のストリームにタスクを出力する。少なくとも一実施例では、各タスクは、ワープと呼ばれてもよい関連スレッドの１つ又は複数のグループを備える。少なくとも一実施例では、ワープは、並列に実行することができる複数の関連スレッド（たとえば、３２個のスレッド）を備える。少なくとも一実施例では、連動スレッドとは、タスクを実行するための命令を含み、共有メモリを介してデータを交換する複数のスレッドを指してもよい。少なくとも一実施例では、スレッド及び連動スレッドは、図３６と併せて少なくとも一実施例によりさらに詳細に説明される。
１つ若しくは複数の実施例に関連する推論及び／又は訓練の動作を実行するために、推論及び／又は訓練論理９１５が使用される。推論及び／又は訓練論理９１５に関する詳細事項は、図９Ａ及び／又は図９Ｂと併せて本明細書に提供される。少なくとも一実施例では、深層学習アプリケーション・プロセッサは、ＰＰＵ３４００に提供される情報を予測又は推論するようにニューラル・ネットワークなどの機械学習モデルを訓練するために使用される。少なくとも一実施例では、深層学習アプリケーション・プロセッサ３４００は、別のプロセッサ若しくはシステムによって、又はＰＰＵ３４００によって訓練されてきた訓練済み機械学習モデル（たとえば、ニューラル・ネットワーク）に基づき、情報を推論又は予測するために使用される。少なくとも一実施例では、ＰＰＵ３４００は、本明細書に記載の１つ又は複数のニューラル・ネットワークのユース・ケースを実行するために使用されてもよい。少なくとも一実施例では、図３５に示すようなニューロモーフィック・プロセッサを使用して、上に記載するようなニューラル・ネットワークを訓練するために並列に動作するワーカを実装することができる。
図３５は、少なくとも一実施例によるｃ（「ＧＰＣ」）３５００を示す。少なくとも一実施例では、ＧＰＣ３５００は、図３４のＧＰＣ３４１８である。少なくとも一実施例では、各ＧＰＣ３５００は、限定することなく、タスクを処理するためのいくつかのハードウェア・ユニットを含み、各ＧＰＣ３５００は、限定することなく、パイプライン・マネージャ３５０２、プレ・ラスタ演算ユニット（「ＰＲＯＰ」：ｐｒｅ－ｒａｓｔｅｒ ｏｐｅｒａｔｉｏｎｓ ｕｎｉｔ）３５０４、ラスタ・エンジン３５０８、ワーク分配クロスバー（「ＷＤＸ」：ｗｏｒｋ ｄｉｓｔｒｉｂｕｔｉｏｎ ｃｒｏｓｓｂａｒ）３５１６、メモリ管理ユニット（「ＭＭＵ」）３５１８、１つ又は複数のデータ処理クラスタ（「ＤＰＣ」：Ｄａｔａ Ｐｒｏｃｅｓｓｉｎｇ Ｃｌｕｓｔｅｒｓ）３５０６、及びパーツの任意の好適な組合せを含む。
少なくとも一実施例では、ＧＰＣ３５００の動作は、パイプライン・マネージャ３５０２によって制御される。少なくとも一実施例では、パイプライン・マネージャ３５０２は、ＧＰＣ３５００に配分されたタスクを処理するために１つ又は複数のＤＰＣ３５０６の構成を管理する。少なくとも一実施例では、パイプライン・マネージャ３５０２は、グラフィックス・レンダリング・パイプラインの少なくとも一部分を実装するように、１つ又は複数のＤＰＣ３５０６のうちの少なくとも１つを構成する。少なくとも一実施例では、ＤＰＣ３５０６は、プログラム可能なストリーミング・マルチプロセッサ（「ＳＭ」：ｓｔｒｅａｍｉｎｇ ｍｕｌｔｉ－ｐｒｏｃｅｓｓｏｒ）３５１４で頂点シェーダ・プログラムを実行するように構成される。少なくとも一実施例では、パイプライン・マネージャ３５０２は、少なくとも一実施例では、ワーク分配ユニットから受信したパケットを、ＧＰＣ３５００内の適切な論理ユニットにルーティングするように構成され、いくつかのパケットは、ＰＲＯＰ３５０４の固定機能ハードウェア・ユニット及び／又はラスタ・エンジン３５０８にルーティングされてもよく、他のパケットは、プリミティブ・エンジン３５１２又はＳＭ３５１４によって処理されるようにＤＰＣ３５０６にルーティングされてもよい。少なくとも一実施例では、パイプライン・マネージャ３５０２は、ニューラル・ネットワーク・モデル及び／又はコンピューティング・パイプラインを実装するように、ＤＰＣ３５０６のうちの少なくとも１つを構成する。
少なくとも一実施例では、ＰＲＯＰユニット３５０４は、少なくとも一実施例では、ラスタ・エンジン３５０８及びＤＰＣ３５０６によって生成されたデータを、図３４と併せて上でより詳細に説明したパーティション・ユニット３４２２のラスタ動作（ＲＯＰ）ユニットにルーティングするように構成される。少なくとも一実施例では、ＰＲＯＰユニット３５０４は、色ブレンディングの最適化を実行し、ピクセル・データを組織化し、アドレス・トランスレーションを実行し、その他の動作を行うように構成される。少なくとも一実施例では、ラスタ・エンジン３５０８は、少なくとも一実施例では様々なラスタ動作を実行するように構成されたいくつかの固定機能ハードウェア・ユニットを、限定することなく含み、ラスタ・エンジン３５０８は、限定することなく、セットアップ・エンジン、粗いラスタ・エンジン、選別エンジン、クリッピング・エンジン、細かいラスタ・エンジン、タイル合体エンジン、及びこれらの任意の好適な組合せを含む。少なくとも一実施例では、セットアップ・エンジンは、変換された頂点を受信し、頂点によって定義された幾何プリミティブに関連付けられた平面方程式を生成し、平面方程式が、粗いラスタ・エンジンに送信されて、プリミティブに対するカバレッジ情報（たとえば、タイルのｘ、ｙカバレッジ・マスク）が生成され、粗いラスタ・エンジンの出力が、選別エンジンに送信され、ここでｚテストに落ちたプリミティブに関連付けられたフラグメントが選別され、クリッピング・エンジンに送信され、ここで視錐台の外側にあるフラグメントがクリップされる。少なくとも一実施例では、クリッピング及び選別を通過したフラグメントは、細かいラスタ・エンジンに渡されて、セットアップ・エンジンによって生成された平面方程式に基づき、ピクセル・フラグメントに対する属性が生成される。少なくとも一実施例では、ラスタ・エンジン３５０８の出力は、ＤＰＣ３５０６内に実装されたフラグメント・シェーダによってなど任意の好適なエンティティによって処理されることになるフラグメントを含む。
少なくとも一実施例では、ＧＰＣ３５００に含まれる各ＤＰＣ３５０６は、限定することなく、Ｍパイプ・コントローラ（「ＭＰＣ」：Ｍ－Ｐｉｐｅ Ｃｏｎｔｒｏｌｌｅｒ）３５１０、プリミティブ・エンジン３５１２、１つ又は複数のＳＭ３５１４、及びこれらの任意の好適な組合せを含む。少なくとも一実施例では、ＭＰＣ３５１０は、ＤＰＣ３５０６の動作を制御して、パイプライン・マネージャ３５０２から受信したパケットを、ＤＰＣ３５０６内の適切なユニットにルーティングする。少なくとも一実施例では、頂点に関連付けられたパケットは、頂点に関連付けられた頂点属性をメモリからフェッチするように構成されたプリミティブ・エンジン３５１２にルーティングされ、対照的に、シェーダ・プログラムに関連付けられたパケットは、ＳＭ３５１４に送信されてもよい。
少なくとも一実施例では、ＳＭ３５１４は、いくつかのスレッドにより表されたタスクを処理するように構成されたプログラム可能なストリーミング・プロセッサを、限定することなく含む。少なくとも一実施例では、ＳＭ３５１４はマルチスレッド化されており、スレッドの特定のグループからの複数のスレッド（たとえば、３２個のスレッド）を同時に実行するように構成され、単一命令複数データ（ＳＩＭＤ）アーキテクチャを実装し、ここでスレッドのグループ（ワープ）内の各スレッドは、同じ命令セットに基づき、異なるデータ・セットを処理するように構成される。少なくとも一実施例では、スレッド・グループ内のすべてのスレッドが同じ命令を実行する。少なくとも一実施例では、ＳＭ３５１４は、単一命令複数スレッド（ＳＩＭＴ）アーキテクチャを実装し、ここで、スレッド・グループの各スレッドは、同じ命令セットに基づき、異なるデータ・セットを処理するように構成されるが、スレッド・グループ内の個々のスレッドは、実行中に発散することが許容される。少なくとも一実施例では、プログラム・カウンタ、コール・スタック、及び実行状態がワープごとに維持されて、ワープ内のスレッドが発散するときに、ワープ間の同時処理、及びワープ内での直列実行が可能になる。別の実施例では、プログラム・カウンタ、コール・スタック、及び実行状態が個々のスレッドごとに維持されて、すべてのスレッド間、ワープ内、及びワープ間で等しい同時処理が可能になる。少なくとも一実施例では、実行状態が個々のスレッドごとに維持され、同じ命令を実行しているスレッドが、より効率的になるように収束され並列に実行されてもよい。ＳＭ３５１４の少なくとも一実施例は、本明細書でさらに詳細に説明される。
少なくとも一実施例では、ＭＭＵ３５１８は、ＧＰＣ３５００とメモリ・パーティション・ユニット（たとえば、図３４のパーティション・ユニット３４２２）との間でインターフェースを提供し、ＭＭＵ３５１８は、仮想アドレスから物理アドレスへのトランスレーション、メモリ保護、及びメモリ要求の調停を提供する。少なくとも一実施例では、ＭＭＵ３５１８は、仮想アドレスからメモリの物理アドレスへのトランスレーションを実行するための１つ又は複数のトランスレーション・ルックアサイド・バッファ（「ＴＬＢ」）を提供する。
１つ若しくは複数の実施例に関連する推論及び／又は訓練の動作を実行するために、推論及び／又は訓練論理９１５が使用される。推論及び／又は訓練論理９１５に関する詳細事項は、図９Ａ及び／又は図９Ｂと併せて本明細書に提供される。少なくとも一実施例では、深層学習アプリケーション・プロセッサは、ＧＰＣ３５００に提供される情報を予測又は推論するようにニューラル・ネットワークなどの機械学習モデルを訓練するために使用される。少なくとも一実施例では、ＧＰＣ３５００は、別のプロセッサ若しくはシステムによって、又はＧＰＣ３５００によって訓練されてきた訓練済み機械学習モデル（たとえば、ニューラル・ネットワーク）に基づき、情報を推論又は予測するために使用される。少なくとも一実施例では、ＧＰＣ３５００は、本明細書に記載の１つ又は複数のニューラル・ネットワークのユース・ケースを実行するために使用されてもよい。少なくとも一実施例では、図３６に示すようなメモリ・パーティション・ユニットを使用して、上に記載するようなニューラル・ネットワークを訓練するために並列に動作するワーカを実装することができる。
図３６は、少なくとも一実施例による並列処理ユニット（「ＰＰＵ」）のメモリ・パーティション・ユニット３６００を示す。少なくとも一実施例では、パーティション・ユニット３６００は、限定することなく、ラスタ演算（「ＲＯＰ」）ユニット３６０２、レベル２（「Ｌ２」）キャッシュ３６０４、メモリ・インターフェース３６０６、及びそれらの任意の好適な組合せを含む。メモリ・インターフェース３６０６はメモリに結合される。メモリ・インターフェース３６０６は、高速データ転送のために、３２、６４、１２８、１０２４ビットのデータ・バスなどを実装してもよい。少なくとも一実施例では、ＰＰＵは、パーティション・ユニット３６００の対当たりにメモリ・インターフェース３６０６を１つの、Ｕ個のメモリ・インターフェース３６０６を組み込んでおり、ここでパーティション・ユニット３６００の各対は、対応するメモリ・デバイスに接続される。たとえば、少なくとも一実施例では、ＰＰＵは、高帯域幅メモリ・スタック、又はグラフィックス・ダブル・データ・レート、バージョン５、同期ダイナミック・ランダム・アクセス・メモリ（「ＧＤＤＲ５ ＳＤＲＡＭ」）など、最大Ｙ個のメモリ・デバイスに接続されてもよい。
少なくとも一実施例では、メモリ・インターフェース３６０６は、高帯域幅メモリの第２世代（「ＨＢＭ２」：ｈｉｇｈ ｂａｎｄｗｉｄｔｈ ｍｅｍｏｒｙ ｓｅｃｏｎｄ ｇｅｎｅｒａｔｉｏｎ）メモリ・インターフェースを実装し、ＹはＵの半分に等しい。少なくとも一実施例では、ＨＢＭ２メモリ・スタックは、ＰＰＵと同じ物理パッケージに位置付けられて、従来のＧＤＤＲ５ ＳＤＲＡＭシステムに比べて実質的な電力と面積の節約を実現する。少なくとも一実施例では、各ＨＢＭ２スタックは、限定することなく４個のメモリ・ダイを含み、Ｙは４に等しく、各ＨＢＭ２スタックは、１つのダイ当たりに２つの１２８ビット・チャネルの合計８チャネル、及び１０２４ビットのデータ・バス幅を含む。少なくとも一実施例では、メモリは、１ビット・エラー訂正２ビット・エラー検出（「ＳＥＣＤＥＤ」：Ｓｉｎｇｌｅ－Ｅｒｒｏｒ Ｃｏｒｒｅｃｔｉｎｇ Ｄｏｕｂｌｅ－Ｅｒｒｏｒ Ｄｅｔｅｃｔｉｎｇ）エラー訂正コード（「ＥＣＣ」）をサポートしてデータを保護する。ＥＣＣは、データ破損を受けやすいコンピュート・アプリケーションに、より高い信頼性を提供する。
少なくとも一実施例では、ＰＰＵは、マルチ・レベルのメモリ階層を実装する。少なくとも一実施例では、メモリ・パーティション・ユニット３６００は、統合されたメモリをサポートして、中央処理装置（「ＣＰＵ」）及びＰＰＵメモリに単一の統合された仮想アドレス空間を提供し、仮想メモリ・システム間でのデータの共有を可能にする。少なくとも一実施例では、他のプロセッサに位置付けられたメモリにＰＰＵがアクセスする頻度を追跡して、より頻繁にページにアクセスしているＰＰＵの物理メモリに、メモリ・ページが確実に移動されるようにする。少なくとも一実施例では、高速ＧＰＵ相互接続３４０８は、アドレス・トランスレーション・サービスをサポートして、ＰＰＵが直接ＣＰＵのページ・テーブルにアクセスできるようにし、ＰＰＵによるＣＰＵメモリへのフル・アクセスを実現する。
少なくとも一実施例では、コピー・エンジンは、複数のＰＰＵ間、又はＰＰＵとＣＰＵの間で、データを転送する。少なくとも一実施例では、コピー・エンジンは、ページ・テーブルにマッピングされていないアドレスについてページ誤りを生成することができ、次いでメモリ・パーティション・ユニット３６００がページ誤りに対応して、アドレスをページ・テーブルにマッピングし、その後で、コピー・エンジンが転送を実行する。少なくとも一実施例では、メモリは、複数のプロセッサ間でコピー・エンジンの複数の動作についてピン留めされて（たとえば、ページ移動不可能にされて）、実質的に利用可能なメモリを低減させる。少なくとも一実施例では、ハードウェアのページ誤りがある場合、メモリ・ページが常駐であるかどうかに関わらず、アドレスをコピー・エンジンに渡すことができ、コピー・プロセスは透過的である。
少なくとも一実施例によれば、図３４のメモリ３４０４又は他のシステム・メモリからのデータは、メモリ・パーティション・ユニット３６００によってフェッチされ、Ｌ２キャッシュ３６０４に記憶され、このＬ２キャッシュは、オン・チップに位置付けられ、様々ＧＰＣ間で共有される。少なくとも一実施例では、各メモリ・パーティション・ユニット３６００は、対応するメモリ・デバイスに関連付けられたＬ２キャッシュの少なくとも一部分を、限定することなく含む。少なくとも一実施例では、より低いレベルのキャッシュが、ＧＰＣ内の様々なユニットに実装される。少なくとも一実施例では、ＳＭ３５１４のそれぞれは、レベル１（「Ｌ１」）キャッシュを実装してもよく、ここでＬ１キャッシュは、特定のＳＭ３５１４専用のプライベート・メモリであり、Ｌ２キャッシュ３６０４からのデータは、ＳＭ３５１４の機能ユニットで処理するために、Ｌ１キャッシュのそれぞれにフェッチされ記憶される。少なくとも一実施例では、Ｌ２キャッシュ３６０４は、メモリ・インターフェース３６０６及びＸバー３４２０に結合される。
少なくとも一実施例では、ＲＯＰユニット３６０２は、色圧縮、ピクセル・ブレンディングなど、ピクセル色に関係するグラフィックス・ラスタ演算を実行する。ＲＯＰユニット３６０２は、少なくとも一実施例では、ラスタ・エンジン３５０８と併せて深度テストを実装して、ピクセル・フラグメントに関連付けられたサンプル・ロケーションの深度を、ラスタ・エンジン３５０８の選別エンジンから受信する。少なくとも一実施例では、深度は、フラグメントに関連付けられたサンプル・ロケーションの深度バッファにおける対応する深度と比べてテストされる。少なくとも一実施例では、フラグメントが、サンプル・ロケーションの深度テストを通過すると、ＲＯＰユニット３６０２は、深度バッファを更新し、深度テストの結果をラスタ・エンジン３５０８に送信する。パーティション・ユニット３６００の数はＧＰＣの数とは異なってもよく、したがって、各ＲＯＰユニット３６０２は、少なくとも一実施例では、ＧＰＣのそれぞれに結合されてもよいことが理解されよう。少なくとも一実施例では、ＲＯＰユニット３６０２は、異なるＧＰＣから受信したパケットを追跡し、ＲＯＰユニット３６０２によって生成された結果を、Ｘバー３４２０を通してどれにルーティングするかを判定する。
図３７は、少なくとも一実施例による、ストリーミング・マルチプロセッサ（「ＳＭ」）３７００を示す。少なくとも一実施例では、ＳＭ３７００は、図３５のＳＭである。少なくとも一実施例では、ＳＭ３７００は、限定することなく、命令キャッシュ３７０２、１つ又は複数のスケジューラ・ユニット３７０４、レジスタ・ファイル３７０８、１つ又は複数の処理コア（「コア」）３７１０、１つ又は複数の特殊機能ユニット（「ＳＦＵ」：ｓｐｅｃｉａｌ ｆｕｎｃｔｉｏｎ ｕｎｉｔ）３７１２、１つ又は複数のロード／ストア・ユニット（「ＬＳＵ」ｌｏａｄ／ｓｔｏｒｅ ｕｎｉｔ）３７１４、相互接続ネットワーク３７１６、共有メモリ／レベル１（「Ｌ１」）キャッシュ３７１８、及びこれらの任意の好適な組合せを含む。少なくとも一実施例では、ワーク分配ユニットは、並列処理ユニット（「ＰＰＵ」）の汎用処理クラスタ（「ＧＰＣ」）で実行するためにタスクをディスパッチし、各タスクは、ＧＰＣ内の特定のデータ処理クラスタ（「ＤＰＣ」）に配分され、タスクがシェーダ・プログラムに関連する場合には、タスクはＳＭ３７００のうちの１つに配分される。少なくとも一実施例では、スケジューラ・ユニット３７０４は、ワーク分配ユニットからタスクを受信し、ＳＭ３７００に割り当てられた１つ又は複数のスレッド・ブロックについて命令スケジューリングを管理する。少なくとも一実施例では、スケジューラ・ユニット３７０４は、並列スレッドのワープとして実行できるようにスレッド・ブロックをスケジューリングし、ここで各スレッド・ブロックは、少なくとも１つのワープに配分される。少なくとも一実施例では、各ワープは、スレッドを実行する。少なくとも一実施例では、スケジューラ・ユニット３７０４は、複数の異なるスレッド・ブロックを管理して、異なるスレッド・ブロックにワープを配分し、次いで複数の異なる連動グループからの命令を、各クロック・サイクル中に様々な機能ユニット（たとえば、処理コア３７１０、ＳＦＵ３７１２、及びＬＳＵ３７１４）にディスパッチする。
少なくとも一実施例では、連動グループとは、通信するスレッドのグループを組織化するためのプログラミング・モデルを指し、このモデルは、スレッドが通信する粒度をデベロッパが表せるようにして、より豊富でより効率的な並列分解の表現を可能にする。少なくとも一実施例では、連動した起動ＡＰＩは、並列アルゴリズムを実行できるようにスレッド・ブロック間の同期をサポートする。少なくとも一実施例では、従来のプログラミング・モデルのアプリケーションは、連動スレッドを同期するための単一の簡単な構造、すなわちスレッド・ブロックのすべてのスレッドにわたるバリア（たとえば、ｓｙｎｃｔｈｒｅａｄｓ（）関数）を提供する。しかし、少なくとも一実施例では、プログラマは、スレッド・ブロックの粒度よりも小さいスレッド・グループを定義し、定義されたグループ内で同期して、集合的なグループ全般にわたる機能インターフェースの形で、より高い性能、設計の融通性、及びソフトウェア再利用を可能にしてもよい。少なくとも一実施例では、連動グループによって、プログラマは、サブ・ブロック（すなわち、単一スレッドと同じ大きさ）の粒度及びマルチ・ブロックの粒度において、スレッドのグループを明示的に定義し、連動グループ内のスレッドに対する同期などの集合的な動作を実行できるようになる。プログラミング・モデルは、ソフトウェア境界を横切るクリーンな合成をサポートし、それにより、ライブラリ及びユーティリティ関数を、収束について仮定する必要なくそれらのローカルなコンテキスト内で安全に同期することができる。少なくとも一実施例では、連動グループのプリミティブは、プロデューサ－コンシューマ並列性、日和見並列性（ｏｐｐｏｒｔｕｎｉｓｔｉｃ ｐａｒａｌｌｅｌｉｓｍ）、及びスレッド・ブロックのグリッド全体にわたるグローバルな同期を限定することなく含む新しいパターンの連動並列性を可能にする。
少なくとも一実施例では、ディスパッチ・ユニット３７０６は、機能ユニットの１つ又は複数に命令を送信するように構成され、スケジューラ・ユニット３７０４は、同じワープからの２つの異なる命令を、各クロック・サイクル中にディスパッチできるようにする２つのディスパッチ・ユニット３７０６を限定することなく含む。少なくとも一実施例では、各スケジューラ・ユニット３７０４は、単一のディスパッチ・ユニット３７０６又は追加のディスパッチ・ユニット３７０６を含む。
少なくとも一実施例では、各ＳＭ３７００は、少なくとも一実施例では、ＳＭ３７００の機能ユニットにレジスタのセットを提供するレジスタ・ファイル３７０８を限定することなく含む。少なくとも一実施例では、レジスタ・ファイル３７０８は、各機能ユニットがレジスタ・ファイル３７０８の専用部分に配分されるように、それぞれの機能ユニット間で分割される。少なくとも一実施例では、レジスタ・ファイル３７０８は、ＳＭ３７００によって実行されている異なるワープ間で分割され、レジスタ・ファイル３７０８は、機能ユニットのデータ経路に接続されたオペランド用の一時的なストレージを提供する。少なくとも一実施例では、各ＳＭ３７００は、限定することなく、複数のＬ処理コア３７１０を含む。少なくとも一実施例では、各ＳＭ３７００は、限定することなく、多数の（たとえば、１２８個以上の）個別の処理コア３７１０を含む。少なくとも一実施例では、各処理コア３７１０は、少なくとも一実施例では、浮動小数点算術論理演算ユニット及び整数算術論理演算ユニットを限定することなく含む完全にパイプライン化された、単精度の、倍精度の、及び／又は混合精度の処理ユニットを限定することなく含む。少なくとも一実施例では、浮動小数点算術論理演算ユニットは、浮動小数点演算のためのＩＥＥＥ７５４－２００８規格を実装する。少なくとも一実施例では、処理コア３７１０は、限定することなく、６４個の単精度（３２ビット）浮動小数点コア、６４個の整数コア、３２個の倍精度（６４ビット）浮動小数点コア、及び８個のテンソル・コアを含む。
テンソル・コアは、少なくとも一実施例による行列演算を実行するように構成される。少なくとも一実施例では、１つ又は複数のテンソル・コアは、処理コア３７１０に含まれる。少なくとも一実施例では、テンソル・コアは、ニューラル・ネットワークの訓練及び推論のための畳み込み演算など、深層学習の行列演算を実行するように構成される。少なくとも一実施例では、各テンソル・コアは、４×４の行列で動作し、行列の積和演算（ｍａｔｒｉｘ ｍｕｌｔｉｐｌｙ ａｎｄ ａｃｃｕｍｕｌａｔｅ ｏｐｅｒａｔｉｏｎ）Ｄ＝Ａ×Ｂ＋Ｃを実行し、ここでＡ、Ｂ、Ｃ、及びＤは４×４の行列である。
少なくとも一実施例では、行列乗算の入力Ａ及びＢは、１６ビットの浮動小数点行列であり、和の行列Ｃ及びＤは、１６ビットの浮動小数点又は３２ビットの浮動小数点行列である。少なくとも一実施例では、テンソル・コアは、３２ビットの浮動小数点の和を有する１６ビットの浮動小数点入力データで動作する。少なくとも一実施例では、１６ビットの浮動小数点乗算は、６４個の演算を使用し、結果的に完全精度の積をもたらし、次いでその積が、４×４×４の行列乗算の他の中間積との３２ビット浮動小数点加算を使用して加算される。テンソル・コアを使用して、少なくとも一実施例では、これらの小さい要素から構築される、はるかに大きい２次元又はさらに高次元の行列演算が実行される。少なくとも一実施例では、ＣＵＤＡ９Ｃ＋＋ＡＰＩなどのＡＰＩは、ＣＵＤＡ－Ｃ＋＋プログラムからテンソル・コアを効率的に使用するために、特殊な行列ロード演算、行列積和演算、及び行列ストア演算を公開している。少なくとも一実施例では、ＣＵＤＡレベルにおいて、ワープ・レベル・インターフェースは、ワープの３２スレッドすべてにわたる１６×１６のサイズの行列を仮定している。
少なくとも一実施例では、各ＳＭ３７００は、特殊関数（たとえば、属性評価、逆数平方根など）を実行するＭ個のＳＦＵ３７１２を、限定することなく含む。少なくとも一実施例では、ＳＦＵ３７１２は、限定することなく、階層ツリー・データ構造をトラバースするように構成されたツリー・トラバーサル・ユニットを含む。少なくとも一実施例では、ＳＦＵ３７１２は、テクスチャ・マップのフィルタリング動作を実行するように構成されたテクスチャ・ユニットを、限定することなく含む。少なくとも一実施例では、テクスチャ・ユニットは、メモリ及びサンプル・テクスチャ・マップからテクスチャ・マップ（たとえば、テクセルの２Ｄアレイ）をロードして、ＳＭ３７００により実行されるシェーダ・プログラムで使用するためのサンプリングされたテクスチャ値を生成するように構成される。少なくとも一実施例では、テクスチャ・マップは、共有メモリ／レベル１キャッシュ３７１８に記憶される。少なくとも一実施例では、テクスチャ・ユニットは、少なくとも一実施例によれば、ミップ・マップ（たとえば、詳細さのレベルが異なるテクスチャ・マップ）を使用したフィルタリング動作などのテクスチャ動作を実装する。少なくとも一実施例では、各ＳＭ３７００は、限定することなく、２つのテクスチャ・ユニットを含む。
各ＳＭ３７００は、少なくとも一実施例では、共有メモリ／Ｌ１キャッシュ３７１８とレジスタ・ファイル３７０８の間でロード及びストア動作を実装するＮ個のＬＳＵ３７１４を、限定することなく含む。各ＳＭ３７００は、少なくとも一実施例では、機能ユニットのそれぞれをレジスタ・ファイル３７０８に接続し、ＬＳＵ３７１４をレジスタ・ファイル３７０８に接続する相互接続ネットワーク３７１６と、共有メモリ／Ｌ１キャッシュ３７１８を、限定することなく含む。少なくとも一実施例では、相互接続ネットワーク３７１６はクロスバーであり、このクロスバーは、いずれかの機能ユニットをレジスタ・ファイル３７０８のいずれかのレジスタに接続し、ＬＳＵ３７１４をレジスタ・ファイル３７０８と共有メモリ／Ｌ１キャッシュ３７１８のメモリ・ロケーションとに接続するように構成されてもよい。
少なくとも一実施例では、共有メモリ／Ｌ１キャッシュ３７１８は、少なくとも一実施例では、ＳＭ３７００とプリミティブ・エンジンの間、及びＳＭ３７００のスレッド間でデータ・ストレージ及び通信を可能にするオン・チップ・メモリのアレイである。少なくとも一実施例では、共有メモリ／Ｌ１キャッシュ３７１８は、限定することなく、１２８ＫＢのストレージ容量を備え、ＳＭ３７００からパーティション・ユニットに向かう経路にある。少なくとも一実施例では、共有メモリ／Ｌ１キャッシュ３７１８は、少なくとも一実施例では、読取り及び書込みをキャッシュするために使用される。少なくとも一実施例では、共有メモリ／Ｌ１キャッシュ３７１８、Ｌ２キャッシュ、及びメモリのうちの１つ又は複数は、補助ストレージである。
少なくとも一実施例では、データ・キャッシュと共有メモリ機能とを単一のメモリ・ブロックに組み合わせることによって、両方のタイプのメモリ・アクセスについて性能が向上する。少なくとも一実施例では、容量は、共有メモリを使用しないプログラムによってキャッシュとして使用され、又は使用可能であり、それにより、共有メモリが容量の半分を使用するように構成されている場合、テクスチャ及びロード／ストア動作が、残りの容量を使用することができる。少なくとも一実施例によれば、共有メモリ／Ｌ１キャッシュ３７１８内に統合することによって、共有メモリ／Ｌ１キャッシュ３７１８が、データをストリームするための高スループットの管として機能しながら、同時に高帯域幅及び低レイテンシのアクセスを、頻繁に再使用されるデータに提供できるようになる。少なくとも一実施例では、汎用並列計算向けに構成されるときには、グラフィックス処理と比べてより簡単な構成を使用することができる。少なくとも一実施例では、固定機能のグラフィックス・プロセッシング・ユニットがバイパスされて、はるかに簡単なプログラミング・モデルが作製される。汎用並列計算の構成では、ワーク分配ユニットは、少なくとも一実施例においてスレッド・ブロックを直接ＤＰＣに割当て及び分配する。少なくとも一実施例では、ブロック内のスレッドは、各スレッドが確実に一意の結果を生成するように、計算において一意のスレッドＩＤを使用して同じプログラムを実行し、ＳＭ３７００を使用して、プログラムを実行し計算を行い、共有メモリ／Ｌ１キャッシュ３７１８を使用してスレッド間で通信し、ＬＳＵ３７１４を使用して、共有メモリ／Ｌ１キャッシュ３７１８及びメモリ・パーティション・ユニットを介してグローバル・メモリを読み取り、書き込む。少なくとも一実施例では、汎用並列計算向けに構成されるときには、ＳＭ３７００は、ＤＰＣ上で新規のワークを起動するためにスケジューラ・ユニット３７０４が使用できるコマンドを書き込む。
少なくとも一実施例では、ＰＰＵは、デスクトップ・コンピュータ、ラップトップ・コンピュータ、タブレット・コンピュータ、サーバ、スーパーコンピュータ、スマート・フォン（たとえば、ワイヤレスの携帯型デバイス）、パーソナル・デジタル・アシスタント（「ＰＤＡ」）、デジタル・カメラ、車両、頭装着型ディスプレイ、携帯型電子デバイスなどに含まれ、又はこれらに結合される。少なくとも一実施例では、ＰＰＵは、単一の半導体基板に具体化される。少なくとも一実施例では、ＰＰＵは、追加のＰＰＵ、メモリ、縮小命令セット・コンピュータ（「ＲＩＳＣ」）ＣＰＵ、メモリ管理ユニット（「ＭＭＵ」）、デジタル－アナログ変換器（「ＤＡＣ」：ｄｉｇｉｔａｌ－ｔｏ－ａｎａｌｏｇ ｃｏｎｖｅｒｔｅｒ）などの１つ又は複数の他のデバイスとともにシステム・オン・チップ（「ＳｏＣ」）に含まれる。
少なくとも一実施例では、ＰＰＵは、１つ又は複数のメモリ・デバイスを含むグラフィックス・カードに含まれてもよい。グラフィックス・カードは、デスクトップ・コンピュータのマザーボード上のＰＣＩｅスロットとインターフェースをとるように構成されてもよい。少なくとも一実施例では、ＰＰＵは、マザーボードのチップセットに含まれる統合グラフィックス・プロセッシング・ユニット（「ｉＧＰＵ」：ｉｎｔｅｇｒａｔｅｄ ｇｒａｐｈｉｃｓ ｐｒｏｃｅｓｓｉｎｇ ｕｎｉｔ）であってもよい。
１つ若しくは複数の実施例に関連する推論及び／又は訓練の動作を実行するために、推論及び／又は訓練論理９１５が使用される。推論及び／又は訓練論理９１５に関する詳細事項は、図９Ａ及び／又は図９Ｂと併せて本明細書に提供される。少なくとも一実施例では、深層学習アプリケーション・プロセッサは、ＳＭ３７００に提供される情報を予測又は推論するようにニューラル・ネットワークなどの機械学習モデルを訓練するために使用される。少なくとも一実施例では、ＳＭ３７００は、別のプロセッサ若しくはシステムによって、又はＳＭ３７００によって訓練されてきた訓練済み機械学習モデル（たとえば、ニューラル・ネットワーク）に基づき、情報を推論又は予測するために使用される。少なくとも一実施例では、ＳＭ３７００は、本明細書に記載の１つ又は複数のニューラル・ネットワークのユース・ケースを実行するために使用されてもよい。
少なくとも一実施例では、単一の半導体プラットフォームとは、単独で単体の半導体ベースの集積回路又はチップを指してもよい。少なくとも一実施例では、マルチ・チップ・モジュールは、オン・チップ動作をシミュレートする接続性が向上した状態で使用されてもよく、従来の中央処理装置（「ＣＰＵ」）及びバスの実装形態の利用を大幅に改善する。少なくとも一実施例では、ユーザの希望に応じて、半導体プラットフォームとは別々に、又は半導体プラットフォームとの様々な組合せで、様々なモジュールがさらに設置されてもよい。
少なくとも一実施例では、機械読取り可能で実行可能なコード若しくはコンピュータ制御論理アルゴリズムの形のコンピュータ・プログラムが、メイン・メモリ１５０４及び／又は二次ストレージに記憶される。コンピュータ・プログラムは、１つ又は複数のプロセッサによって実行された場合に、少なくとも一実施例による様々な機能をシステム１５００が実行できるようにする。メモリ１５０４、ストレージ、及び／又は任意の他のストレージが、コンピュータ読取り可能媒体の考えられる例である。少なくとも一実施例では、二次ストレージとは、フロッピー（登録商標）・ディスク・ドライブ、磁気テープ・ドライブ、コンパクト・ディスク・ドライブ、デジタル多用途ディスク（「ＤＶＤ」：ｄｉｇｉｔａｌ ｖｅｒｓａｔｉｌｅ ｄｉｓｋ）ドライブ、記録デバイス、ユニバーサル・シリアル・バス（「ＵＳＢ」）フラッシュ・メモリなどを表すハード・ディスク・ドライブ及び／若しくはリムーバブル・ストレージ・ドライブなどの任意の好適なストレージ・デバイス又はシステムを指してもよい。少なくとも一実施例では、様々な先の図面のアーキテクチャ及び／又は機能は、ＣＰＵ１５０２、並列処理システム１５１２、ＣＰＵ１５０２と並列処理システム１５１２の両方の機能の少なくとも一部分を実現可能な集積回路、チップセット（たとえば、関連機能を実行するためのユニットとして機能し、販売されるように設計された集積回路のグループなど）、及び集積回路の任意の好適な組合せの文脈において実装される。
少なくとも一実施例では、様々な先の図面のアーキテクチャ及び／又は機能は、汎用コンピュータ・システム、回路板システム、エンタテイメント目的専用のゲーム・コンソール・システム、及び特定用途システムなどの文脈において実装される。少なくとも一実施例では、コンピュータ・システム１５００は、デスクトップ・コンピュータ、ラップトップ・コンピュータ、タブレット・コンピュータ、サーバ、スーパーコンピュータ、スマート・フォン（たとえば、ワイヤレスの携帯型デバイス）、パーソナル・デジタル・アシスタント（「ＰＤＡ」）、デジタル・カメラ、車両、頭装着型ディスプレイ、携帯型電子デバイス、モバイル・フォン・デバイス、テレビ、ワークステーション、ゲーム・コンソール、組み込みシステム、及び／又は任意の他のタイプの論理の形をとってもよい。
少なくとも一実施例では、並列処理システム１５１２は、限定することなく、複数の並列処理ユニット（「ＰＰＵ」）１５１４、及び関連メモリ１５１６を含む。少なくとも一実施例では、ＰＰＵ１５１４は、相互接続１５１８及びスイッチ１５２０又はマルチプレクサを介してホスト・プロセッサ又は他の周辺デバイスに接続される。少なくとも一実施例では、並列処理システム１５１２は、計算タスクをＰＰＵ１５１４にわたって分配し、これは、たとえば複数のグラフィックス・プロセッシング・ユニット（「ＧＰＵ」）のスレッド・ブロックにわたる計算タスクの分配の一部として、並列化可能とすることができる。少なくとも一実施例では、メモリは、ＰＰＵ１５１４の一部又は全部にわたって共有され、（たとえば、読取り及び／又は書込みアクセスのために）アクセス可能であるが、こうした共有メモリは、ＰＰＵ１５１４に常駐しているローカル・メモリ及びレジスタの使用に対して、性能に不利益をもたらすことがある。少なくとも一実施例では、ＰＰＵ１５１４の動作は、＿ｓｙｎｃｔｈｒｅａｄｓ（）などのコマンドを使用することによって同期され、ここで（たとえば、複数のＰＰＵ１５１４にわたって動作している）ブロック内のすべてのスレッドが、進行前にコードのある一定の実行ポイントに到達する。
他の変形形態は、本開示の範囲内にある。したがって、開示した技法は、様々な修正及び代替的な構成が可能であるが、それらのうち一定の例示的な実施例が図面に示され、上で詳細に説明されてきた。しかし、特定の１つ又は複数の開示された形に本開示を限定する意図はなく、その反対に、特許請求の範囲に定義される開示の趣旨及び範囲に入るすべての修正形態、代替的な構成、及び等価物を網羅することを意図している。
少なくとも一実施例は、以下の節の少なくとも１つを鑑みて記載することができる。
１．ニューラル・ネットワークの部分を並列に別個に訓練するための２つ以上の処理コアを備えるプロセッサ。
２．２つ以上の処理コアが、ニューラル・ネットワークのノードの異なるセットに１つ又は複数の勾配を適用する、節１に記載のプロセッサ。
３．２つ以上の処理コアによって並列に作り出される複数の部分的重み更新を組み合わせることにより重み更新を生成することによって、ニューラル・ネットワークが少なくとも部分的に訓練される、節１又は２に記載のプロセッサ。
４．プロセッサはさらに、重み更新動作を複数の部分的重み更新動作に分割し、個別の部分的重み更新動作を２つ以上の処理コアに分配する、節１から３のいずれかに記載のプロセッサ。
５．部分的重み更新動作は、初期重み及び勾配更新を複数の明確な部分に分割することによって作り出される、節４に記載のプロセッサ。
６．各部分的重み更新は、異なるスレッドを使用して実行される、節４又は５に記載のプロセッサ。
７．プロセッサはさらに、重み更新を作り出すために部分的重み更新を収集する、節４から６のいずれかに記載のプロセッサ。
８．ニューラル・ネットワークの部分を並列に別個に訓練するための１つ又は複数のプロセッサと、
ニューラル・ネットワークを記憶するための１つ又は複数のメモリとを備えるシステム。
９．１つ又は複数のプロセッサを使用して複数の部分的重み更新を並列に生成し、
重み勾配更新を作り出すために複数の部分的重み更新を組み合わせることによって、
ニューラル・ネットワークが少なくとも部分的に訓練される、節８に記載のシステム。
１０．複数の部分的重み更新は、複数のワーカ・スレッドを使用して並列に作り出される、節９に記載のシステム。
１１．出力を作り出すためにニューラル・ネットワークを通して入力を順伝播し、
出力と予測値の差に少なくとも部分的に基づいて誤差を判断し、
勾配を判断するために誤差を逆伝播することであって、複数の部分的重み更新は勾配に少なくとも部分的に基づいている、逆伝播することによって、
ニューラル・ネットワークが少なくとも部分的に訓練される、節９又は１０に記載のシステム。
１２．少なくとも、ニューラル・ネットワークの複数のサブセットのネットワーク・ノードを識別し、
複数のサブセット内の各サブセットに対して部分的重み更新を作り出すことによって、
複数の部分的更新が作り出される、節９から１１のいずれかに記載のシステム。
１３．複数のサブセットは、ニューラル・ネットワークの重みの非重複サブセットである、節１２に記載のシステム。
１４．複数のサブセットの個別のサブセットは、ノード重みの数量を含み、
ノード重みの数量は、他のサブセットを処理するために割り当てられた他のワーカに対する、個別のサブセットを処理するために割り当てられたワーカに利用可能な処理電力の量に少なくとも部分的に基づいて判断される、節１２又は１３に記載のシステム。
１５．システムは、入力値のセットの各入力に対する勾配のセットを判断し、
勾配のセットは、１つ又は複数のプロセッサのそれぞれに分配される、節８から１４のいずれかに記載のシステム。
１６．少なくとも部分的に、複数のプロセッサを使用してニューラル・ネットワークの異なる部分を並列に別個に訓練することによって、ニューラル・ネットワークを訓練することを含む方法。
１７．ニューラル・ネットワークは、複数のワーカに勾配情報を分配することによって少なくとも部分的に訓練され、
ワーカは、重み更新の異なる部分を並列に計算し、
異なる部分は、ニューラル・ネットワークの新しい重み値を作り出すために集約される、節１６に記載の方法。
１８．出力を作り出すためにニューラル・ネットワークを通して入力を順伝播し、
出力に少なくとも部分的に基づいて誤差を判断し、
誤差を少なくとも逆伝播することによって勾配を判断することであって、重み更新の異なる部分は勾配に少なくとも部分的に基づいている、判断することによって、
ニューラル・ネットワークが少なくとも部分的に訓練される、節１７に記載の方法。
１９．勾配は、複数のワーカそれぞれに分配され、
複数のワーカは、重み更新の異なる部分を計算する、節１８に記載の方法。
２０．複数のワーカの各ワーカは、異なるプロセッサ上で実行する、節１６から１９のいずれかに記載の方法。
２１．複数ワーカの各ワーカは、グラフィカル処理ユニット上で並列に実行する、節１６から２０のいずれかに記載の方法。
２２．重み更新の異なる部分の数は、コンピュータ・システムの利用可能なプロセッサの数と一致する、節１７に記載の方法。
２３．重み更新は、異なる部分を作り出すために、ノード重みの実質的に同一の非重複グループに分割される、節１７から２２のいずれかに記載の方法。
２４．入力として音のデジタル表現をとり、人間のスピーチの要素を識別するニューラル・ネットワークを備えるスピーチ処理システムであって、ニューラル・ネットワークの部分は複数のプロセスによって並列に別個に人間のスピーチを認識するために訓練されている、スピーチ処理システム。
２５．ニューラル・ネットワークは、複数の重み更新を並列に生成し、
複数の重み更新を単一の重み更新に組み合わせる、節２４に記載のスピーチ処理システム。
２６．スピーチ処理システムはさらに、１つ又は複数のプロセッサと、１つ又は複数のプロセッサによって実行された結果、スピーチ処理システムを、少なくとも、音声を示すデータをマイクロフォンから取得し、データで示された話された語を識別するためにニューラル・ネットワークを使用してデータを処理し、話された語の識別に少なくとも部分的に基づいてアクションを行わせる、実行可能命令を記憶するためのメモリとを備える、節２４又は２５に記載のスピーチ処理システム。
２７．アクションは、車両のナビゲーション・システムによって処理されるナビゲーション要求である、節２６に記載のスピーチ処理システム。
１．ニューラル・ネットワークの部分を並列に別個に訓練するための２つ以上の処理コアを備えるプロセッサ。
２．２つ以上の処理コアが、ニューラル・ネットワークのノードの異なるセットに１つ又は複数の勾配を適用する、節１に記載のプロセッサ。
３．２つ以上の処理コアによって並列に作り出される複数の部分的重み更新を組み合わせることにより重み更新を生成することによって、ニューラル・ネットワークが少なくとも部分的に訓練される、節１又は２に記載のプロセッサ。
４．プロセッサはさらに、重み更新動作を複数の部分的重み更新動作に分割し、個別の部分的重み更新動作を２つ以上の処理コアに分配する、節１から３のいずれかに記載のプロセッサ。
５．部分的重み更新動作は、初期重み及び勾配更新を複数の明確な部分に分割することによって作り出される、節４に記載のプロセッサ。
６．各部分的重み更新は、異なるスレッドを使用して実行される、節４又は５に記載のプロセッサ。
７．プロセッサはさらに、重み更新を作り出すために部分的重み更新を収集する、節４から６のいずれかに記載のプロセッサ。
８．ニューラル・ネットワークの部分を並列に別個に訓練するための１つ又は複数のプロセッサと、
ニューラル・ネットワークを記憶するための１つ又は複数のメモリとを備えるシステム。
９．１つ又は複数のプロセッサを使用して複数の部分的重み更新を並列に生成し、
重み勾配更新を作り出すために複数の部分的重み更新を組み合わせることによって、
ニューラル・ネットワークが少なくとも部分的に訓練される、節８に記載のシステム。
１０．複数の部分的重み更新は、複数のワーカ・スレッドを使用して並列に作り出される、節９に記載のシステム。
１１．出力を作り出すためにニューラル・ネットワークを通して入力を順伝播し、
出力と予測値の差に少なくとも部分的に基づいて誤差を判断し、
勾配を判断するために誤差を逆伝播することであって、複数の部分的重み更新は勾配に少なくとも部分的に基づいている、逆伝播することによって、
ニューラル・ネットワークが少なくとも部分的に訓練される、節９又は１０に記載のシステム。
１２．少なくとも、ニューラル・ネットワークの複数のサブセットのネットワーク・ノードを識別し、
複数のサブセット内の各サブセットに対して部分的重み更新を作り出すことによって、
複数の部分的更新が作り出される、節９から１１のいずれかに記載のシステム。
１３．複数のサブセットは、ニューラル・ネットワークの重みの非重複サブセットである、節１２に記載のシステム。
１４．複数のサブセットの個別のサブセットは、ノード重みの数量を含み、
ノード重みの数量は、他のサブセットを処理するために割り当てられた他のワーカに対する、個別のサブセットを処理するために割り当てられたワーカに利用可能な処理電力の量に少なくとも部分的に基づいて判断される、節１２又は１３に記載のシステム。
１５．システムは、入力値のセットの各入力に対する勾配のセットを判断し、
勾配のセットは、１つ又は複数のプロセッサのそれぞれに分配される、節８から１４のいずれかに記載のシステム。
１６．少なくとも部分的に、複数のプロセッサを使用してニューラル・ネットワークの異なる部分を並列に別個に訓練することによって、ニューラル・ネットワークを訓練することを含む方法。
１７．ニューラル・ネットワークは、複数のワーカに勾配情報を分配することによって少なくとも部分的に訓練され、
ワーカは、重み更新の異なる部分を並列に計算し、
異なる部分は、ニューラル・ネットワークの新しい重み値を作り出すために集約される、節１６に記載の方法。
１８．出力を作り出すためにニューラル・ネットワークを通して入力を順伝播し、
出力に少なくとも部分的に基づいて誤差を判断し、
誤差を少なくとも逆伝播することによって勾配を判断することであって、重み更新の異なる部分は勾配に少なくとも部分的に基づいている、判断することによって、
ニューラル・ネットワークが少なくとも部分的に訓練される、節１７に記載の方法。
１９．勾配は、複数のワーカそれぞれに分配され、
複数のワーカは、重み更新の異なる部分を計算する、節１８に記載の方法。
２０．複数のワーカの各ワーカは、異なるプロセッサ上で実行する、節１６から１９のいずれかに記載の方法。
２１．複数ワーカの各ワーカは、グラフィカル処理ユニット上で並列に実行する、節１６から２０のいずれかに記載の方法。
２２．重み更新の異なる部分の数は、コンピュータ・システムの利用可能なプロセッサの数と一致する、節１７に記載の方法。
２３．重み更新は、異なる部分を作り出すために、ノード重みの実質的に同一の非重複グループに分割される、節１７から２２のいずれかに記載の方法。
２４．入力として音のデジタル表現をとり、人間のスピーチの要素を識別するニューラル・ネットワークを備えるスピーチ処理システムであって、ニューラル・ネットワークの部分は複数のプロセスによって並列に別個に人間のスピーチを認識するために訓練されている、スピーチ処理システム。
２５．ニューラル・ネットワークは、複数の重み更新を並列に生成し、
複数の重み更新を単一の重み更新に組み合わせる、節２４に記載のスピーチ処理システム。
２６．スピーチ処理システムはさらに、１つ又は複数のプロセッサと、１つ又は複数のプロセッサによって実行された結果、スピーチ処理システムを、少なくとも、音声を示すデータをマイクロフォンから取得し、データで示された話された語を識別するためにニューラル・ネットワークを使用してデータを処理し、話された語の識別に少なくとも部分的に基づいてアクションを行わせる、実行可能命令を記憶するためのメモリとを備える、節２４又は２５に記載のスピーチ処理システム。
２７．アクションは、車両のナビゲーション・システムによって処理されるナビゲーション要求である、節２６に記載のスピーチ処理システム。
開示される実施例を説明する文脈において（特に、以下の特許請求の範囲の文脈において）「ａ」及び「ａｎ」及び「ｔｈｅ」という用語、並びに同様の指示語を使用することは、本明細書に別段の記載のない限り、又は文脈によって明らかに否定されない限り、単数と複数の両方を網羅すると解釈されるべきであり、用語の定義であると解釈されるべきではない。「備える（ｃｏｍｐｒｉｓｉｎｇ）」、「有する（ｈａｖｉｎｇ）」、「含む（ｉｎｃｌｕｄｉｎｇ）」、「収容する（ｃｏｎｔａｉｎｉｎｇ）」という用語は、別段の記載のない限り、オープンエンドの用語（「含むが、これに限定されない」を意味する）と解釈される。「接続される」という用語は、修飾されずに物理的接続を指している場合には、何か介在するものがあったとしても、部分的に又は完全に中に収容される、取り付けられる、又は互いに接合されるものとして解釈される。本明細書において値の範囲を詳述することは、本明細書において別段の記載がない限り、またそれぞれ別々の値が、本明細書に個々に詳述されているかのように明細書に組み込まれていない限り、範囲内に含まれるそれぞれ別々の値を個々に参照する簡潔な方法として機能することを単に意図しているにすぎない。「セット」（たとえば、「アイテムのセット」）又は「サブセット」という用語の使用は、文脈によって別段の記載がない、又は否定されていない限り、１つ又は複数の部材を備える空ではない集合として解釈されるべきである。さらに、文脈によって別段の記載がない、又は否定されていない限り、対応するセットの「サブセット」という用語は、対応するセットの厳密なサブセットを必ずしも指すのではなく、サブセットと対応するセットは等しくてもよい。
「Ａ、Ｂ、及びＣのうちの少なくとも１つ」又は「Ａ、Ｂ、及びＣのうちの少なくとも１つ」という形の言い回しなどの結合語は、別段の具体的な記載のない限り、又は文脈によって明確に否定されていない限り、項目、用語などが、ＡかＢかＣである、又はＡとＢとＣのセットのいずれかの空でないサブセットであることを提示するために一般に使用される文脈で理解される。たとえば、３つの部材を有するセットの説明的な実例では、「Ａ、Ｂ、及びＣのうちの少なくとも１つ」並びに「Ａ、Ｂ、及びＣのうちの少なくとも１つ」という結合句は、次のセットのうちのいずれかを指す：｛Ａ｝、｛Ｂ｝、｛Ｃ｝、｛Ａ、Ｂ｝、｛Ａ、Ｃ｝、｛Ｂ、Ｃ｝、｛Ａ、Ｂ、Ｃ｝。したがって、こうした結合語は、ある一定の実施例が、少なくとも１つのＡ、少なくとも１つのＢ、及び少なくとも１つのＣのそれぞれの存在を必要とすることを全体的に暗示するものではない。さらに、別段の記載のない、又は文脈によって否定されていない限り、「複数」という用語は、複数である状態を示す（たとえば、「複数の項目（ａ ｐｌｕｒａｌｉｔｙ ｏｆ ｉｔｅｍｓ）」は複数の項目（ｍｕｌｔｉｐｌｅ ｉｔｅｍｓ）を示す）。複数である項目の数は、少なくとも２つであるが、明示的に、又は文脈によって示されている場合にはそれより多くてもよい。さらに、別段の記載のない、又は文脈からそうでないことが明らかでない限り、「～に基づく」という言い回しは、「少なくとも部分的に～に基づく」を意味し、「～だけに基づく」を意味しない。
本明細書に記載のプロセスの動作は、本明細書に別段の記載のない、又は文脈によって明確に否定されない限り、任意の好適な順序で実行することができる。少なくとも一実施例では、本明細書に記載のプロセス（又はその変形及び／又は組合せ）などのプロセスは、実行可能命令で構成された１つ又は複数のコンピュータ・システムの制御下で実行され、１つ又は複数のプロセッサ上で、ハードウェアによって、又はそれらの組合せによって集合的に実行されるコード（たとえば、実行可能な命令、１つ若しくは複数のコンピュータ・プログラム、又は１つ若しくは複数のアプリケーション）として実装される。少なくとも一実施例では、コードは、たとえば１つ又は複数のプロセッサによって実行可能な複数の命令を備えるコンピュータ・プログラムの形で、コンピュータ読取り可能ストレージ媒体に記憶される。少なくとも一実施例では、コンピュータ読取り可能ストレージ媒体は、一時的な信号（たとえば、伝播する一時的な電気若しくは電磁送信）を除外するが、一時的な信号のトランシーバ内の非一時的なデータ・ストレージ回路（たとえば、バッファ、キャッシュ、及びキュー）を含む非一時的なコンピュータ読取り可能ストレージ媒体である。少なくとも一実施例では、コード（たとえば、実行可能コード又はソース・コード）は、１つ又は複数の非一時的なコンピュータ読取り可能ストレージ媒体のセットに記憶され、このストレージ媒体には、コンピュータ・システムの１つ又は複数のプロセッサによって実行されたときに（すなわち、実行された結果として）、コンピュータ・システムに本明細書に記載の動作を実行させる実行可能命令が記憶されている（又は、実行可能命令を記憶するための他のメモリを有する）。非一時的なコンピュータ読取り可能ストレージ媒体のセットは、少なくとも一実施例では、複数の非一時的なコンピュータ読取り可能ストレージ媒体を備え、複数の非一時的なコンピュータ読取り可能ストレージ媒体の個々の非一時的なストレージ媒体のうちの１つ又は複数には、すべてのコードがないが、複数の非一時的なコンピュータ読取り可能ストレージ媒体は、集合的にすべてのコードを記憶している。少なくとも一実施例では、実行可能命令は、異なる命令が異なるプロセッサによって実行されるように実行され、たとえば、非一時的なコンピュータ読取り可能ストレージ媒体は命令を記憶し、メインの中央処理装置（「ＣＰＵ」）は一部の命令を実行し、グラフィックス・プロセッシング・ユニット（「ＧＰＵ」）は他の命令を実行する。少なくとも一実施例では、コンピュータ・システムの異なる構成要素は、別々のプロセッサを有し、異なるプロセッサは、命令の異なるサブセットを実行する。
したがって、少なくとも一実施例では、コンピュータ・システムは、本明細書に記載のプロセスの動作を単独で又は集合的に実行する１つ又は複数のサービスを実装するように構成され、こうしたコンピュータ・システムは、動作の実行を可能にする適用可能なハードウェア及び／又はソフトウェアで構成される。さらに、本開示の少なくとも一実施例を実装するコンピュータ・システムは、単一のデバイスであり、別の実施例では、異なるやり方で動作する複数のデバイスを備える分散型のコンピュータ・システムであり、それにより単一のデバイスがすべての動作を実行しないように分散型のコンピュータ・システムが本明細書に記載の動作を実行する。
本明細書に提供されるあらゆる例、又は例示的な言葉（たとえば、「など」）の使用は、本開示の実施例をより明らかにすることだけを意図しており、別段の主張のない限り、本開示の範囲に制限を加えるものではない。本明細書のいかなる言葉も、特許請求されていない任意の要素を、本開示の実践に不可欠なものとして示すと解釈されるべきではない。
本明細書に引用される出版物、特許出願、及び特許を含むすべての参考文献は、各参考文献が参照により組み込まれることがあたかも個別に明確に示され、その全体が本明細書に記載されたかのように、それと同程度まで参照により本明細書に組み込まれる。
明細書及び特許請求の範囲において、「結合される」及び「接続される」という用語が、その派生語とともに使用されてもよい。これらの用語は、互いに同義語として意図されていない場合があることを理解すべきである。むしろ、特定の実例では、「接続される」又は「結合される」は、２つ以上の要素が物理的又は電気的に互いに直接又は間接的に接触していることを示すために使用されてもよい。また「結合される」は、２つ以上の要素が直接互いに接触していないが、なお互いに連動又は相互作用することを意味してもよい。
別段の具体的な記載のない限り、明細書全体を通して「処理する」、「コンピューティング」、「計算する」、又は「判定する」などの用語は、コンピューティング・システムのレジスタ及び／又はメモリ内の、電子的などの物理的な量として表されるデータをコンピューティング・システムのメモリ、レジスタ、又は他のそのような情報ストレージ・デバイス、送信デバイス、若しくはディスプレイ・デバイス内の物理的な量として同様に表される他のデータになるよう操作及び／又は変換するコンピュータ若しくはコンピューティング・システム、又は同様の電子コンピューティング・デバイスの行為及び／又はプロセスを指す。
同様に、「プロセッサ」という用語は、レジスタ及び／又はメモリからの電子データを処理し、その電子データを、レジスタ及び／又はメモリに記憶することができる他の電子データに変換する任意のデバイス、又はデバイスの一部分を指してもよい。非限定的な実例として、「プロセッサ」は、ＣＰＵ又はＧＰＵであってもよい。「コンピューティング・プラットフォーム」は、１つ又は複数のプロセッサを備えてもよい。本明細書で使用する「ソフトウェア」プロセスは、たとえば、タスク、スレッド、及び知的エージェントなど、経時的にワークを実行するソフトウェア及び／又はハードウェアのエンティティを含んでもよい。また、各プロセスは、命令を直列で又は並列で連続的に又は断続的に実行するための複数のプロセスを指してもよい。「システム」及び「方法」という用語は、１つ又は複数の方法をシステムが具体化することができ、方法がシステムと考えられてもよい場合に限り、本明細書において交換可能に使用される。
本明細書では、アナログ・データ又はデジタル・データを得る、取得する、受信する、又はそれらをサブシステム、コンピュータ・システム、又はコンピュータ実装機械に入力することに言及することができる。アナログ・データ又はデジタル・データを得る、取得する、受信する、又は入力するプロセスは、関数呼出し、又はアプリケーション・プログラミング・インターフェースへの呼出しのパラメータとしてデータを受信するなど、様々なやり方で実現することができる。いくつかの実装形態では、アナログ・データ又はデジタル・データを得る、取得する、受信する、又は入力するプロセスは、直列又は並列のインターフェースを介してデータを転送することによって実現することができる。別の実装形態では、アナログ・データ又はデジタル・データを得る、取得する、受信する、又は入力するプロセスは、提供するエンティティから取得するエンティティにコンピュータ・ネットワークを介してデータを転送することによって実現することができる。また、アナログ・データ又はデジタル・データを提供する、出力する、送信する、送る、又は提示することにも言及することができる。様々な実例では、アナログ・データ又はデジタル・データを提供する、出力する、送信する、送る、又は提示するプロセスは、関数呼出しの入力又は出力のパラメータ、アプリケーション・プログラミング・インターフェース若しくはプロセス間通信機構のパラメータとしてデータを転送することによって実現することができる。
上の議論は、記載した技法の例示的な実装形態について述べているが、記載した機能を実装するために他のアーキテクチャが使用されてもよく、この他のアーキテクチャは、本開示の範囲内にあることが意図される。さらに、議論を目的として、役割の具体的な分配が定義されているが、様々な機能及び役割は、状況に応じて異なるやり方で分配及び分割されてもよい。
さらに、主題は、構造的特徴及び／又は方法論的行為に特有の言葉で説明されてきたが、添付の特許請求の範囲で請求される主題は、必ずしも説明された特有の特徴又は行為に限定されないことが理解されるべきである。むしろ、特有の特徴及び行為は、特許請求の範囲を実装する例示的な形として開示されている。
Claims (27)
- ニューラル・ネットワークの部分を並列に別個に訓練するための２つ以上の処理コアを備えるプロセッサ。
- 前記２つ以上の処理コアが、前記ニューラル・ネットワークのノードの異なるセットに１つ又は複数の勾配を適用する、請求項１に記載のプロセッサ。
- 前記２つ以上の処理コアによって並列に作り出される複数の部分的重み更新を組み合わせることにより重み更新を生成することによって、前記ニューラル・ネットワークが少なくとも部分的に訓練される、請求項１に記載のプロセッサ。
- 前記プロセッサがさらに、重み更新動作を複数の部分的重み更新動作に分割し、個別の部分的重み更新動作を前記２つ以上の処理コアに分配する、請求項１に記載のプロセッサ。
- 前記部分的重み更新動作が、初期重み及び勾配更新を複数の明確な部分に分割することによって作り出される、請求項４に記載のプロセッサ。
- 各部分的重み更新が、異なるスレッドを使用して実行される、請求項４に記載のプロセッサ。
- 前記プロセッサがさらに、前記重み更新を作り出すために前記部分的重み更新を収集する、請求項４に記載のプロセッサ。
- ニューラル・ネットワークの部分を並列に別個に訓練するための１つ又は複数のプロセッサと、
前記ニューラル・ネットワークを記憶するための１つ又は複数のメモリと
を備えるシステム。 - 前記ニューラル・ネットワークが、
前記１つ又は複数のプロセッサを使用して複数の部分的重み更新を並列に生成し、
重み勾配更新を作り出すために前記複数の部分的重み更新を組み合わせる
ことによって少なくとも部分的に訓練される、請求項８に記載のシステム。 - 前記複数の部分的重み更新が、複数のワーカ・スレッドを使用して並列に作り出される、請求項９に記載のシステム。
- 前記ニューラル・ネットワークが、
出力を作り出すために前記ニューラル・ネットワークを通して入力を順伝播し、
前記出力と予測値との間の差に少なくとも部分的に基づいて誤差を判断し、
前記複数の部分的重み更新が少なくとも部分的に基づく勾配を判断するために前記誤差を逆伝播する
ことによって少なくとも部分的に訓練される、請求項９に記載のシステム。 - 前記複数の部分的更新が、少なくとも、
前記ニューラル・ネットワークのネットワーク・ノードの複数のサブセットを識別し、
前記複数のサブセットにおける各サブセットに対して部分的重み更新を作り出す
ことによって作り出される、請求項９に記載のシステム。 - 前記複数のサブセットが、前記ニューラル・ネットワークの重みの非重複サブセットである、請求項１２に記載のシステム。
- 前記複数のサブセットの個別のサブセットが、ノード重みの数量を含み、
前記ノード重みの数量が、他のサブセットを処理するために割り当てられた他のワーカに対する、前記個別のサブセットを処理するために割り当てられたワーカに利用可能な処理電力の量に少なくとも部分的に基づいて判断される、請求項１２に記載のシステム。 - 前記システムが、入力値のセットの各入力に対する勾配のセットを判断し、
前記勾配のセットが、前記１つ又は複数のプロセッサのそれぞれに分配される、請求項８に記載のシステム。 - 複数のプロセッサを使用してニューラル・ネットワークの異なる部分を別個に並列に少なくとも部分的に訓練することによって、ニューラル・ネットワークを訓練するステップを含む方法。
- 前記ニューラル・ネットワークが、前記複数のワーカに勾配情報を分配することによって少なくとも部分的に訓練され、
前記ワーカが、重み更新の異なる部分を並列に計算し、
前記異なる部分が、前記ニューラル・ネットワークの新しい重み値を作り出すために集約される、請求項１６に記載の方法。 - 前記ニューラル・ネットワークが、
出力を作り出すために前記ニューラル・ネットワークを通して入力を順伝播し、
前記出力に少なくとも部分的に基づいて誤差を判断し、
前記誤差を少なくとも逆伝播することによって、前記重み更新の前記異なる部分が少なくとも部分的に基づく勾配を判断する
ことによって少なくとも部分的に訓練される、請求項１７に記載の方法。 - 前記勾配が、前記複数のワーカのそれぞれに分配され、
前記複数のワーカが、前記重み更新の前記異なる部分を計算する、請求項１８に記載の方法。 - 前記複数のワーカの各ワーカが、異なるプロセッサ上で実行する、請求項１６に記載の方法。
- 前記複数のワーカの各ワーカが、グラフィカル処理ユニット上で並列に実行する、請求項１６に記載の方法。
- 前記重み更新の異なる部分の数が、コンピュータ・システムの利用可能なプロセッサの数と一致する、請求項１７に記載の方法。
- 前記重み更新が、前記異なる部分を作り出すために、ノード重みの実質的に同一の非重複グループに分割される、請求項１７に記載の方法。
- 入力として音のデジタル表現をとり、人間のスピーチの要素を識別するニューラル・ネットワークを備えるスピーチ処理システムであって、前記ニューラル・ネットワークの部分が、複数のプロセスによって別個に並列に人間のスピーチを認識するために訓練される、スピーチ処理システム。
- 前記ニューラル・ネットワークが、
複数の重み更新を並列に生成し、
前記複数の重み更新を単一の重み更新に組み合わせる、請求項２４に記載のスピーチ処理システム。 - 前記スピーチ処理システムがさらに、１つ又は複数のプロセッサと、実行可能命令を記憶するためのメモリとを備え、前記実行可能命令が、前記１つ又は複数のプロセッサによって実行される結果として、前記スピーチ処理システムに、少なくとも、
音声を示すデータをマイクロフォンから取得させ、
前記データで示された話された語を識別するために、前記ニューラル・ネットワークを使用して前記データを処理させ、
前記話された語の前記識別に少なくとも部分的に基づいてアクションを行わせる、請求項２４に記載のスピーチ処理システム。 - 前記アクションが、車両のナビゲーション・システムによって処理されるナビゲーション要求である、請求項２６に記載のスピーチ処理システム。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US16/675,069 | 2019-11-05 | ||
| US16/675,069 US20210133583A1 (en) | 2019-11-05 | 2019-11-05 | Distributed weight update for backpropagation of a neural network |
| PCT/US2020/058424 WO2021091798A1 (en) | 2019-11-05 | 2020-10-30 | Distributed weight update for backpropagation of a neural network |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2023500065A true JP2023500065A (ja) | 2023-01-04 |
Family
ID=73544392
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2022523930A Pending JP2023500065A (ja) | 2019-11-05 | 2020-10-30 | ニューラル・ネットワークの逆伝播用の分配された重み更新 |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US20210133583A1 (ja) |
| JP (1) | JP2023500065A (ja) |
| KR (1) | KR20220074970A (ja) |
| CN (1) | CN114631102A (ja) |
| AU (1) | AU2020377892A1 (ja) |
| DE (1) | DE112020005464T5 (ja) |
| GB (1) | GB2604262B (ja) |
| WO (1) | WO2021091798A1 (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6728495B2 (ja) * | 2016-11-04 | 2020-07-22 | ディープマインド テクノロジーズ リミテッド | 強化学習を用いた環境予測 |
| US20210133571A1 (en) * | 2019-11-05 | 2021-05-06 | California Institute Of Technology | Systems and Methods for Training Neural Networks |
| US11681905B2 (en) * | 2020-03-23 | 2023-06-20 | Microsoft Technology Licensing, Llc | Hardware-assisted gradient optimization using streamed gradients |
| US20210295168A1 (en) * | 2020-03-23 | 2021-09-23 | Amazon Technologies, Inc. | Gradient compression for distributed training |
| GB2593756B (en) * | 2020-04-02 | 2022-03-30 | Graphcore Ltd | Control of data transfer between processing nodes |
| US11669473B2 (en) * | 2020-06-26 | 2023-06-06 | Advanced Micro Devices, Inc. | Allreduce enhanced direct memory access functionality |
| CN112463056B (zh) * | 2020-11-28 | 2023-06-09 | 苏州浪潮智能科技有限公司 | 一种多节点分布式训练方法、装置、设备及可读介质 |
| US20220320042A1 (en) * | 2021-03-30 | 2022-10-06 | Advanced Micro Devices, Inc. | Die stacking for modular parallel processors |
| US12111776B2 (en) | 2021-11-01 | 2024-10-08 | Samsung Electronics Co., Ltd. | Multi-dimensional memory cluster |
| WO2023097452A1 (en) * | 2021-11-30 | 2023-06-08 | Nokia Shanghai Bell Co., Ltd. | Methods, apparatuses, and computer readable media for radio resource allocation |
| CN113918351B (zh) * | 2021-12-08 | 2022-03-11 | 之江实验室 | 深度学习框架与ai加速卡片内分布式训练适配方法和装置 |
| CN114356818A (zh) * | 2022-03-17 | 2022-04-15 | 苏州浪潮智能科技有限公司 | 一种多通道数据传输方法、装置和存储介质 |
| US12093540B2 (en) | 2022-04-21 | 2024-09-17 | Samsung Electronics Co., Ltd. | Systems, methods, and apparatus for selecting devices in tiered memory |
| CN114912593A (zh) * | 2022-05-06 | 2022-08-16 | 上海壁仞智能科技有限公司 | 用于神经网络中的计算核 |
| WO2024077370A1 (en) * | 2022-10-11 | 2024-04-18 | Huawei Technologies Canada Co., Ltd. | System and methods for artificial intelligence inference |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9235799B2 (en) * | 2011-11-26 | 2016-01-12 | Microsoft Technology Licensing, Llc | Discriminative pretraining of deep neural networks |
| US11023803B2 (en) * | 2017-04-10 | 2021-06-01 | Intel Corporation | Abstraction library to enable scalable distributed machine learning |
| US11373266B2 (en) * | 2017-05-05 | 2022-06-28 | Intel Corporation | Data parallelism and halo exchange for distributed machine learning |
| CN109034385A (zh) * | 2017-06-12 | 2018-12-18 | 辉达公司 | 用稀疏数据训练神经网络的系统和方法 |
| US11961001B2 (en) * | 2017-12-15 | 2024-04-16 | Nvidia Corporation | Parallel forward and backward propagation |
| US12086705B2 (en) * | 2017-12-29 | 2024-09-10 | Intel Corporation | Compute optimization mechanism for deep neural networks |
| CN108876702A (zh) * | 2018-06-21 | 2018-11-23 | 北京邮电大学 | 一种加速分布式深度神经网络的训练方法及装置 |
| US10210860B1 (en) * | 2018-07-27 | 2019-02-19 | Deepgram, Inc. | Augmented generalized deep learning with special vocabulary |
| US11244242B2 (en) * | 2018-09-07 | 2022-02-08 | Intel Corporation | Technologies for distributing gradient descent computation in a heterogeneous multi-access edge computing (MEC) networks |
| US11538463B2 (en) * | 2019-04-12 | 2022-12-27 | Adobe Inc. | Customizable speech recognition system |
-
2019
- 2019-11-05 US US16/675,069 patent/US20210133583A1/en active Pending
-
2020
- 2020-10-30 KR KR1020227015996A patent/KR20220074970A/ko unknown
- 2020-10-30 JP JP2022523930A patent/JP2023500065A/ja active Pending
- 2020-10-30 DE DE112020005464.0T patent/DE112020005464T5/de active Pending
- 2020-10-30 CN CN202080076627.9A patent/CN114631102A/zh active Pending
- 2020-10-30 WO PCT/US2020/058424 patent/WO2021091798A1/en active Application Filing
- 2020-10-30 AU AU2020377892A patent/AU2020377892A1/en active Pending
- 2020-10-30 GB GB2205672.5A patent/GB2604262B/en active Active
Also Published As
| Publication number | Publication date |
|---|---|
| AU2020377892A1 (en) | 2022-06-23 |
| GB2604262A (en) | 2022-08-31 |
| US20210133583A1 (en) | 2021-05-06 |
| DE112020005464T5 (de) | 2022-09-29 |
| WO2021091798A1 (en) | 2021-05-14 |
| GB2604262B (en) | 2024-09-11 |
| KR20220074970A (ko) | 2022-06-03 |
| GB202205672D0 (en) | 2022-06-01 |
| CN114631102A (zh) | 2022-06-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20230810 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20240806 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20240925 |