JP2023182986A - ドライバー、電気光学装置及び電子機器 - Google Patents

Abstract

【課題】電気光学パネルの信号供給線を駆動する演算増幅器の増幅率と周波数応答特性を両立できるドライバー等を提供すること。【解決手段】ドライバー１００は、第１駆動回路６０と第２駆動回路７０とを含む。第２駆動回路７０は、第１駆動回路６０を構成するトランジスターの耐圧より低い耐圧のトランジスターにより構成される演算増幅器７１と、演算増幅器７１の出力ノードＮＡＭＱと信号供給線との間に配置される出力キャパシターＣＱと、演算増幅器７１の反転入力ノードＮＡＮと信号供給線との間に配置される第１フィードバックキャパシターＣｆａと、を含む。第２駆動回路７０は、一端が演算増幅器７１の反転入力ノードＮＡＮに接続される第１～第ｍ電圧出力用キャパシターＣＢ１～ＣＢｍと、第１～第ｍ電圧出力用キャパシターＣＢ１～ＣＢｍの他端に、階調データに基づく電圧を出力する第１～第ｍ電圧出力回路ＤＢ１～ＤＢｍと、を含む。【選択図】 図５

Description

本発明は、ドライバー、電気光学装置及び電子機器等に関する。

特許文献１には、容量駆動回路とアンプ回路とを含み、電気光学パネルを駆動するドライバーが開示されている。アンプ回路は、容量駆動回路により電気光学パネルを駆動する容量駆動が開始された後に、階調データに対応するデータ電圧をデータ電圧出力端子に出力する電圧駆動を行う。これにより、電気光学パネルのソース線スイッチがオフからオンになった後のデータ線の電圧低下が、アンプ回路により補われるので、容量駆動におけるデータ電圧の精度低下が抑制される。

特開２０１６－８０８０７号公報

液晶パネルの形式によっては、その駆動に高い電圧が必要であることから、そのような液晶パネルを駆動する駆動回路には、高耐圧のトランジスターで構成された演算増幅器が用いられている。しかしながら、高耐圧のトランジスターは移動度が低いため、演算増幅器の増幅率と周波数応答特性の両立が難しいという課題がある。例えば、高解像化等に伴って駆動速度を速くするためには演算増幅器の周波数応答特性を高くする必要があるが、演算増幅器の増幅率を保ったまま周波数応答特性を高くすると演算増幅器の消費電力が大きくなってしまう。

本開示の一態様は、階調データに基づいて、電気光学パネルの信号供給線にデータ信号を供給する第１駆動回路と、前記第１駆動回路を構成するトランジスターの耐圧より低い耐圧のトランジスターにより構成される演算増幅器と、前記演算増幅器の出力ノードと前記信号供給線との間に配置される出力キャパシターと、前記演算増幅器の反転入力ノードと前記信号供給線との間に配置される第１フィードバックキャパシターと、一端が前記演算増幅器の前記反転入力ノードに接続される第１～第ｍ電圧出力用キャパシター（ｍは２以上の整数）と、前記第１～第ｍ電圧出力用キャパシターの他端に、前記階調データに基づく電圧を出力する第１～第ｍ電圧出力回路と、を含み、前記信号供給線に電気的に接続された第２駆動回路と、を含むドライバーに関係する。

また本開示の他の態様は、上記のドライバーと、前記電気光学パネルと、を含む電気光学装置に関係する。

また本開示の更に他の態様は、上記のドライバーを含むことを特徴とする電子機器。

電気光学装置の構成例。 ドライバーの第１詳細構成例。 階調データとデータ電圧の関係を説明する図。 第１駆動回路の第１詳細構成例。 第２駆動回路の第１詳細構成例。 第１駆動回路と第２駆動回路の動作を説明する第１波形例。 第１駆動回路と第２駆動回路の動作を説明する第２波形例。 第１駆動回路と第２駆動回路の動作を説明する第３波形例。 ドライバーの第２詳細構成例。 階調データ、設定データ及びデータ電圧の関係を説明する図。 第１駆動回路の第２詳細構成例。 第１駆動回路と第２駆動回路の動作を説明する第４波形例。 第２駆動回路の第２詳細構成例。 階調データとデータ線駆動回路の出力電圧との関係。 第２駆動回路の第２詳細構成例。 第１駆動回路と第２駆動回路の動作を説明する第５波形例。 第１駆動回路と第２駆動回路の動作を説明する第６波形例。 電子機器の構成例。

以下、本開示の好適な実施形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された内容を不当に限定するものではなく、本実施形態で説明される構成の全てが必須構成要件であるとは限らない。

１．電気光学装置
図１に、電気光学装置の構成例を示す。電気光学装置４００は、ドライバー１００と電気光学パネル２００とを含む。以下では、相展開駆動方式の電気光学装置４００を例に説明するが、これに限定されず、例えば電気光学装置４００はデマルチプレクス駆動方式であってもよい。

ドライバー１００は、電気光学パネル２００の信号供給線にデータ信号を出力することで電気光学パネル２００を駆動する。なお、１つの画素に１回に書き込まれる電圧をデータ電圧と呼ぶこととする。そして、複数の画素が時系列的に駆動されるときに、その各画素に対するデータ電圧が時系列的な信号として信号供給線に出力されるが、この信号供給線への信号をデータ信号と呼ぶこととする。

電気光学パネル２００の走査線を駆動する走査線駆動回路はドライバー１００に含まれてもよいし、ドライバー１００の外部に設けられてもよい。ドライバー１００は、例えば、複数の回路素子が半導体基板に集積された集積回路装置である。ドライバー１００は、制御回路４０と、第１～第ｋデータ線駆動回路ＤＤ１～ＤＤｋとを含む。ｋは２以上の整数である。なお、以下ではｋ＝８の場合を例に説明する。

制御回路４０は、データ線駆動回路ＤＤ１～ＤＤ８の各データ線駆動回路に対して、対応する階調データを出力する。また制御回路４０は、データ線スイッチを制御する制御信号ＥＮＢＸを、電気光学パネル２００に出力する。

データ線駆動回路ＤＤ１～ＤＤ８は、階調データをデータ電圧に変換し、そのデータ電圧を出力電圧ＶＱ１～ＶＱ８として電気光学パネル２００の信号供給線ＳＰＬ１～ＳＰＬ８へ出力する。時系列の階調データに応じて出力電圧ＶＱ１～ＶＱ８が変化していくが、その変化する出力電圧ＶＱ１～ＶＱ８による信号が、上述したデータ信号に相当する。

電気光学パネル２００は、第１～第８信号供給線ＳＰＬ１～ＳＰＬ８と、第１～第１２８０データ線スイッチＳＷＥＰ１～ＳＷＥＰ１２８０と、第１～第１２８０データ線ＤＬ１～ＤＬ１２８０と、を含む。データ線はｋ×ｔ本であってよい。ｔは２以上の整数である。ここではＷＸＧＡを例にとり、ｔ＝１６０としている。

データ線スイッチＳＷＥＰ１～ＳＷＥＰ１２８０のうちデータ線スイッチＳＷＥＰ（（ｊ－１）×ｋ＋１）～ＳＷＥＰ（ｊ×ｋ）の一端は、信号供給線ＳＰＬ１～ＳＰＬ８に接続される。ｊは１６０以下の整数である。例えばｊ＝１の場合にはデータ線スイッチＳＷＥＰ１～ＳＷＥＰ８である。

データ線スイッチＳＷＥＰ１～ＳＷＥＰ１２８０の各々は、例えばＴＦＴ等で構成され、制御信号ＥＮＢＸに基づいて制御される。ＴＦＴはThin Film Transistorの略である。例えば、電気光学パネル２００は不図示のスイッチ制御回路を含み、そのスイッチ制御回路が制御信号ＥＮＢＸに基づいてデータ線スイッチＳＷＥＰ１～ＳＷＥＰ１２８０をオン又はオフに制御する。

データ線駆動回路ＤＤ１～ＤＤ８が水平走査期間において１６０回の駆動を行い、そのｊ番目の駆動においてデータ線スイッチＳＷＥＰ（（ｊ－１）×ｋ＋１）～ＳＷＥＰ（ｊ×ｋ）がオンであり、それ以外のデータ線スイッチがオフである。これにより、ｊ番目の駆動においてデータ線ＤＬ（（ｊ－１）×ｋ＋１）～ＤＬ（ｊ×ｋ）が駆動される。データ線駆動回路ＤＤ１に着目すると、水平走査期間においてデータ線スイッチＳＷＥＰ１、ＳＷＥＰ２、・・・、ＳＷＥＰ１２７３が順次にオンになり、データ線駆動回路ＤＤ１がデータ線ＤＬ１、ＤＬ２、・・・、ＤＬ１２７３を順次に駆動する。

２．第１実施形態
図２は、ドライバーの第１詳細構成例である。ドライバー１００は、データ線駆動回路１１０と、制御回路４０とを含む。データ線駆動回路１１０は、図１のデータ線駆動回路ＤＤ１～ＤＤ８のうち任意の１つに対応する。

データ線駆動回路１１０は、第１駆動回路６０と、第２駆動回路７０と、可変容量回路３０と、検出回路５０とを含む。制御回路４０は、処理回路４２と、インターフェース回路４４と、レジスター回路４８とを含む。

インターフェース回路４４は、ドライバー１００を制御する表示コントローラー３００とドライバー１００との間のインターフェース処理を行う。インターフェース回路４４は、表示コントローラー３００から受信した階調データＧＤ［９：０］を処理回路４２に出力する。なお、受信される階調データのビット数は任意であってよい。インターフェース回路４４は、例えば、ＬＶＤＳ方式、パラレルＲＧＢ方式又はディスプレイポート方式等の画像インターフェース回路である。ＬＶＤＳは、Low Voltage Differential Signalingの略である。

処理回路４２は、ドライバー１００に電源が投入されたときの初期化処理等において、可変容量回路３０の容量値の設定データＣＳＷ［４：０］を決定し、その設定データＣＳＷ［４：０］をレジスター回路４８に記憶させる。処理回路４２は、電気光学パネル２００を駆動する通常動作時において、レジスター回路４８から読み出した設定データＣＳＷ［４：０］により可変容量回路３０の容量値を設定する。また処理回路４２は、階調データＧＤ［９：０］に基づいて、階調データＤＴＨ［１０：０］を第１駆動回路６０に出力すると共に、階調データＤＴＬ［１０：０］を第２駆動回路７０に出力する。また処理回路４２は、極性反転信号ＦＲを第２駆動回路７０に出力する。なお、第２駆動回路７０の構成に応じて、第２駆動回路７０への極性反転信号ＦＲの入力が省略されてもよい。

出力ノードＮＶＱはデータ電圧出力端子ＴＶＱに接続されるノードであり、この出力ノードＮＶＱの電圧を出力電圧ＶＱとする。データ電圧出力端子ＴＶＱの負荷容量を電気光学パネル側容量ＣＰとする。

第１駆動回路６０は、キャパシターを用いた電荷再分配により、階調データＤＴＨ［１０：０］に対応する電荷を出力ノードＮＶＱに供給する。その電荷が可変容量回路３０と電気光学パネル側容量ＣＰに分配されることで、出力電圧ＶＱが、階調データＤＴＨ［１０：０］に対応したデータ電圧となる。第１駆動回路６０は、電気光学パネル２００を駆動できる高耐圧プロセスの回路素子で構成されている。一例として、電気光学パネル２００が高温ポリシリコン型の液晶パネルである場合、第１駆動回路６０の電源電圧は１５Ｖ～２０Ｖ程度であり、第１駆動回路６０は、その電源電圧より高い耐圧の回路素子で構成される。

第１駆動回路６０が出力した電荷に誤差がある、或いは出力ノードＮＶＱの電荷保存がわずかに成り立たない場合、第１駆動回路６０が出力した電荷による出力電圧ＶＱと、階調データＤＴＨ［１０：０］に対応した目標電圧との間に誤差が生じる。第２駆動回路７０は、演算増幅器を用いたフィードバック制御により出力電圧ＶＱを目標電圧に補正する。このとき、出力電圧ＶＱと目標電圧の誤差が小さいため、第２駆動回路７０が出力する電荷が少なくて済む。これを利用して、演算増幅器と出力ノードＮＶＱの間をキャパシターでＤＣカットしつつ、演算増幅器を低耐圧プロセスの回路素子で構成する。一例として、低耐圧プロセスの耐圧は、高耐圧プロセスの耐圧の１／３～１／１０程度である。第２駆動回路７０は、低耐圧プロセスの耐圧より低い電源電圧で動作する。

可変容量回路３０の容量値決定手法と、可変容量回路３０及び検出回路５０の構成例について説明する。

検出回路５０は、所与の検出電圧と出力電圧ＶＱとを比較し、その結果を検出信号ＤＥＴとして出力する。検出回路５０は、例えばコンパレーターである。

処理回路４２は、所与のデータ電圧に対応した階調データＤＴＨ［１０：０］をキャパシター駆動回路２０に出力する。このとき、上記所与の検出電圧は、出力電圧ＶＱの期待値である所与のデータ電圧と同じ電圧に設定される。処理回路４２は、設定データＣＳＷ［４：０］の値を順次に変化させることで、可変容量回路３０の容量値を順次に変化させる。処理回路４２は、各容量値における検出信号ＤＥＴに基づいて可変容量回路３０の容量値を決定する。即ち、処理回路４２は、出力電圧ＶＱが所与の検出電圧となる容量値を、検出信号ＤＥＴに基づいて判断し、その容量値の設定データＣＳＷ［４：０］をレジスター回路４８に記憶させる。

可変容量回路３０は、第１～第５調整用キャパシターと第１～第５調整用スイッチとを含む。第１調整用スイッチの一端は出力ノードＮＶＱに接続され、他端は第１調整用キャパシターの一端に接続される。第１調整用キャパシターの他端はグランドノードに接続される。第２～第５調整用キャパシターと第２～第５調整用スイッチについても同様である。第１～第５調整用キャパシターの容量値はバイナリに重み付けされている。第１調整用スイッチはＣＳＷ［０］によりオン又はオフに制御される。同様に、第２～第５調整用スイッチはＣＳＷ［１］～ＣＳＷ［４］によりオン又はオフに制御される。

以下、第１駆動回路６０、第２駆動回路７０、可変容量回路３０及び検出回路５０の詳細を説明する。

図３は、階調データとデータ電圧の関係を説明する図である。

処理回路４２は、入力された階調データＧＤ［９：０］を階調データＤＴＨ［１０：０］、ＤＴＬ［１０：０］に変換する。具体的には、処理回路４２は、負極性駆動のとき、階調値０～１０２３のＧＤ［９：０］を階調値１０２３～０のＤＴＨ［１０：０］、ＤＴＬ［１０：０］に変換し、正極性駆動のとき、階調値０～１０２３のＧＤ［９：０］を階調値１０２４～２０４７のＤＴＨ［１０：０］、ＤＴＬ［１０：０］に変換する。

ＶＳＨ＝０Ｖは、第１駆動回路６０の低電位側電源電圧である。ＶＤＨ＝１５Ｖは、第１駆動回路６０の高電位側電源電圧である。電気光学パネル２００の対向電極に供給されるコモン電圧はＶＣ＝７．５Ｖである。画素に供給されるデータ電圧は、負極性駆動において７．５Ｖ～２．５Ｖであり、正極性駆動において７．５Ｖ～１２．５Ｖである。

図４は、第１駆動回路の第１詳細構成例を示す。なお以下では、キャパシターの容量値を表す符号として、そのキャパシターの符号と同じ符号を用いる。例えばキャパシターＣ１の容量値をＣ１と記載する。

キャパシター回路１０は、第１～第ｎキャパシターＣ１～Ｃｎを含む。キャパシター駆動回路２０は、第１～第ｎ駆動回路ＤＲ１～ＤＲｎを含む。以下ではｎ＝１１の例を説明するが、ｎは２以上の整数であればよい。ｎは、階調データＤＴＨ［１０：０］のビット数と同数に設定されればよい。

キャパシターＣｉの一端は、出力ノードＮＶＱに接続され、他端は、キャパシター駆動ノードＮＤＲｉに接続される。ｉは１以上でｎ＝１１以下の整数である。キャパシターＣ１～Ｃ１０は、バイナリに重み付けされた容量値を有している。具体的にはキャパシターＣｉの容量値は２^{（ｉ－１）}×Ｃ１である。

処理回路４２は、階調データＤＴＨ［１０：０］の第ｉビットＤＴＨ［ｉ－１］を駆動回路ＤＲｉの入力ノードに出力する。駆動回路ＤＲｉは、ビットＤＴＨ［ｉ－１］が第１論理レベルのとき第１電圧レベルをキャパシター駆動ノードＮＤＲｉに出力し、ビットＤＴＨ［ｉ－１］が第２論理レベルのとき第２電圧レベルをキャパシター駆動ノードＮＤＲｉに出力する。例えば、第１論理レベルは“０”であり、第２論理レベルは“１”であり、第１電圧レベルは低電位側電源電圧ＶＳＨであり、第２電圧レベルは高電位側電源電圧ＶＤＨである。駆動回路ＤＲｉは、高耐圧プロセスのトランジスターで構成され、電源電圧ＶＤＨとＶＳＨで動作する。駆動回路ＤＲｉは、例えば、入力された論理レベルを駆動回路ＤＲｉの出力電圧レベルにレベルシフトするレベルシフターと、そのレベルシフターの出力をバッファリングするバッファー回路と、で構成される。

駆動回路ＤＲ１～ＤＲ１１がキャパシターＣ１～Ｃ１１を駆動することで、キャパシターＣ１～Ｃ１１と可変容量回路３０と電気光学パネル側容量ＣＰとの間で電荷再分配が生じる。そして、その結果として出力ノードＮＶＱにデータ電圧が出力される。

電気光学パネル側容量ＣＰは、データ電圧出力端子ＴＶＱから見える容量の合計である。例えば、電気光学パネル側容量ＣＰは、プリント基板の寄生容量である基板容量ＣＰ１と、電気光学パネル２００内の寄生容量であるパネル容量ＣＰ２と、を加算したものである。プリント基板は、ドライバー１００が実装されると共に電気光学パネル２００に接続される基板である。

キャパシターＣ１～Ｃ１１の容量値の合計がＣｔｏｔ＝Ｃ１＋Ｃ２＋・・・＋Ｃ１１であり、可変容量回路３０の容量値がＣＦであるとする。一例としては、Ｃｔｏｔ／（ＣＦ＋ＣＰ）＝２となるようにＣＦが設定される。このとき、ＤＴＨ［１０：０］の最大階調値２０４７において、ＶＱ＝１５Ｖ×｛Ｃｔｏｔ／（Ｃｔｏｔ＋ＣＦ＋ＣＰ）｝＋２．５Ｖ＝１０Ｖ＋２．５Ｖ＝１２．５Ｖとなる。ＤＴＨ［１０：０］の最小階調値０において、ＶＱ＝０Ｖ×｛Ｃｔｏｔ／（Ｃｔｏｔ＋ＣＦ＋ＣＰ）｝＋２．５Ｖ＝０Ｖ＋２．５Ｖ＝２．５Ｖとなる。これにより、図３の例と同じデータ電圧が実現されている。

図５は、第２駆動回路の第１詳細構成例である。第２駆動回路７０は、演算増幅器７１と出力キャパシターＣＱと第１フィードバックキャパシターＣｆａと第２フィードバックキャパシターＣｆｂと初期化スイッチＳＷＲと第１～第ｍ＋１電圧出力用キャパシターＣＢ１～ＣＢｍ＋１と第１～第ｍ＋１電圧出力回路ＤＢ１～ＤＢｍ＋１とを含む。なお、ここではｍ＝１０の例を説明するが、ｍは２以上の整数であればよい。第１実施形態においては、ｍ＋１が階調データＤＴＬ［１０：０］のビット数と同数に設定されればよい。

演算増幅器７１は、低耐圧プロセスのトランジスターで構成されており、高電位側電源電圧ＶＤＬと低電位側電源電圧ＶＳＬで動作する。以下ではＶＤＬ＝１．８Ｖ、ＶＳＬ＝０Ｖとするが、これに限定されず、ＶＤＬは低耐圧プロセスの耐圧より低い電圧であればよい。具体的には、第１駆動回路６０を構成するトランジスターのソースードレイン間距離の長さは、演算増幅器７１を含む第２駆動回路７０を構成するトランジスターのソースードレイン間距離の長さよりも長い。または、第１駆動回路６０を構成するトランジスターのゲート絶縁膜の膜厚は、演算増幅器７１を含む第２駆動回路７０を構成するトランジスターのゲート絶縁膜の膜厚よりも厚い。但し、上記はトランジスターの耐圧を異ならせる構成の一例であって、第２駆動回路７０を構成するトランジスターの耐圧が、第１駆動回路６０を構成するトランジスターの耐圧よりも低くなるように、各駆動回路のトランジスターが構成されていればよい。

出力キャパシターＣＱの一端は演算増幅器７１の出力ノードＮＡＭＱに接続され、他端はデータ線駆動回路１１０の出力ノードＮＶＱに接続される。第１フィードバックキャパシターＣｆａの一端は演算増幅器７１の反転入力ノードＮＡＮに接続され、他端はデータ線駆動回路１１０の出力ノードＮＶＱに接続される。第２フィードバックキャパシターＣｆｂの一端は演算増幅器７１の反転入力ノードＮＡＮに接続され、他端は低電位側電源電圧ＶＳＬのノードに接続される。なお、第２フィードバックキャパシターＣｆｂの他端は、一定電位が供給される所定電位ノードに接続されていればよい。

電圧出力用キャパシターＣＢｐの一端は、演算増幅器７１の反転入力ノードＮＡＮに接続され、他端は、電圧出力回路ＤＢｐの出力ノードに接続される。ｐは１以上でｍ＋１＝１１以下の整数である。電圧出力用キャパシターＣＢ１～ＣＢ１１は、バイナリに重み付けされた容量値を有している。具体的には電圧出力用キャパシターＣＢｐの容量値は２^{（ｐ－１）}×ＣＢ１である。

電圧出力回路ＤＢｐは、ビット信号ＤＴＬ［ｐ－１］の論理反転信号であるビット信号ＸＤＴＬ［ｐ－１］が第１論理レベルのとき第１電圧レベルを出力し、ビット信号ＸＤＴＬ［ｐ－１］が第２論理レベルのとき第２電圧レベルを出力する。例えば、第１論理レベルは“０”であり、第２論理レベルは“１”であり、第１電圧レベルは低電位側電源電圧ＶＳＨであり、第２電圧レベルは高電位側電源電圧ＶＤＨである。電圧出力回路ＤＢｐは、低耐圧プロセスのトランジスターで構成され、電源電圧ＶＤＬとＶＳＬで動作する。電圧出力回路ＤＢｐは、入力された信号をバッファリングして出力するバッファー回路である。

初期化スイッチＳＷＲの一端は演算増幅器７１の反転入力ノードＮＡＮに接続され、他端は、基準電圧ＶＲＥＦが供給されるノードＮＶＲＥＦに接続される。演算増幅器７１の非反転入力ノードは、基準電圧ＶＲＥＦが供給されるノードＮＶＲＥＦに接続される。基準電圧ＶＲＥＦは、ＶＳＬより高くＶＤＬより低い電圧である。ここではＶＲＥＦ＝０．９Ｖとする。基準電圧ＶＲＥＦは、例えば、ドライバー１００に含まれる不図示の電圧生成回路からノードＮＶＲＥＦに供給される。初期化スイッチＳＷＲはアナログスイッチであり、例えば、Ｎ型トランジスター、Ｐ型トランジスター又はそれらを組み合わせたトランスファーゲートである。

初期化スイッチＳＷＲは画素駆動時にはオフである。このとき、演算増幅器７１の反転入力ノードＮＡＮの電圧ＶＦＢがバーチャルショートにより基準電圧ＶＲＥＦ＝０．９Ｖとなるように、演算増幅器７１がフィードバック制御を行う。これにより、階調データＤＴＬ［１０：０］に応じてビット信号ＸＤＴＬ［１０］～ＸＤＴＬ［０］が０又は１になることで、階調データＤＴＬ［１０：０］に応じたデータ電圧が出力ノードＮＶＱに出力される。

各キャパシターの容量値について説明する。以下では、ＣＢ１～ＣＢ１１の合計容量をＣＢ＝ＣＢ１＋ＣＢ２＋・・・＋ＣＢ１１と表記する。

図３の例において、出力電圧ＶＱの範囲は１０Ｖである。このとき、ＸＤＴＬ［１０］～ＸＤＴＬ［０］が全て１から０に変化したとき、即ち電圧出力回路ＤＢ１～ＤＢ１１の出力電圧が全てＶＤＬ＝１．８ＶからＶＳＬ＝０Ｖに変化したとき、出力電圧ＶＱが１０Ｖ変化すればよいので、ＣＢ／Ｃｆａ＝１０Ｖ／１．８Ｖ＝５０／９である。

逆に第１駆動回路６０が出力ノードＮＶＱの電圧を１０Ｖ変化させたとき、第１フィードバックキャパシターＣｆａを介して演算増幅器７１の反転入力ノードＮＡＮにフィードバックされる電圧変化を、Ｖｆａとする。後述のようにＶｆａ≦１．８Ｖであればよいが、ここではＶｆａ＝１Ｖとする。この場合、ＣｆａとＣｆｂ＋ＣＢとにより１０Ｖが９：１に分圧されればよいので、（Ｃｆｂ＋ＣＢ）／Ｃｆａ＝９である。

なお、ＸＤＴＬ［１０］～ＸＤＴＬ［０］の変化による反転入力ノードＮＡＮの電圧変化は、最大で１．８Ｖなので、Ｖｆａ≦１．８Ｖであればよい。Ｖｆａ≦１．８Ｖであれば、ＸＤＴＬ［１０］～ＸＤＴＬ［０］の変化による反転入力ノードＮＡＮの電圧変化と、第１駆動回路６０が出力ノードＮＶＱの電圧を変化させたときの反転入力ノードＮＡＮの電圧変化とを釣り合わせることができる。即ち、理想的に電圧変化が釣り合っている限りは、演算増幅器７１が電荷を出力しなくても反転入力ノードＮＡＮの電圧がＶＦＢ＝０．９Ｖに保たれ、釣り合いに誤差が有る場合にのみ、その誤差を補正する分だけの電荷を演算増幅器７１が出力すればよいことになる。

出力キャパシターＣＱの容量値は、演算増幅器７１の出力電圧ＡＭＱがＶＳＬ～ＶＤＬの範囲内となるように設定されていれば、任意であってよい。例えば、出力キャパシターＣＱの容量値は、キャパシター回路１０と可変容量回路３０と電気光学パネル側容量ＣＰの合計の１～１０倍程度に設定される。一例として、出力キャパシターＣＱの容量値が上記合計の４倍である場合に、出力電圧ＶＱの誤差０．１Ｖを補償するためには、演算増幅器７１の出力電圧ＡＭＱは０．１Ｖ×（５／４）＝０．１２５Ｖだけ変化すればよい。

図６は、第１駆動回路と第２駆動回路の動作を説明する第１波形例である。階調データＤＴＨ［１０：０］、ＤＴＬ［１０：０］の階調値が１０２４、１５３５、１０２４と変化したとする。階調値１５３５に対応する目標電圧は１０．０Ｖである。

仮に第２駆動回路７０が無く第１駆動回路６０のみで駆動した場合において、階調値が１０２４から１５３５になったとき、出力電圧ＶＱが７．５Ｖから９．９Ｖになるとする。目標電圧１０．０Ｖとの差は０．１Ｖである。以下、この場合における第２駆動回路７０の動作を説明する。

第１駆動回路６０により出力電圧ＶＱが７．５Ｖから目標電圧の１０Ｖになったと仮定すると、演算増幅器７１の反転入力ノードＮＡＮの電圧ＶＦＢは０．９Ｖから０．９Ｖ＋（１０Ｖ－７．５Ｖ）／１０＝１．１５Ｖに変化しようとする。その上昇分は０．２５Ｖである。このとき、第２駆動回路７０の電圧出力用キャパシターＣＢ１～ＣＢ１１と電圧出力回路ＤＢ１～ＤＢ１１は、反転入力ノードＮＡＮの電圧ＶＦＢを０．２５Ｖだけ引き下げるように動作する。これにより、第１駆動回路６０による電圧ＶＦＢの変化と第２駆動回路７０による電圧ＶＦＢの変化がキャンセルし、電圧ＶＦＢ＝０．９Ｖで変化しない。

しかし、第１駆動回路６０により出力電圧ＶＱが７．５Ｖから９．９Ｖになった場合には、電圧ＶＦＢは０．９Ｖから０．９Ｖ＋（９．９Ｖ－７．５Ｖ）／１０＝１．１４Ｖに変化しようとする。その上昇分は０．２４Ｖである。そうすると、第２駆動回路７０による引き下げ分０．２５Ｖとの差によって、電圧ＶＦＢ＝０．９Ｖ＋（０．２４Ｖ－０．２５Ｖ）＝０．８９Ｖとなる。演算増幅器７１は、ＶＦＢ＝０．９Ｖにするために出力電圧ＡＭＱを０．９Ｖから０．９Ｖ＋（１０．０Ｖ－９．９Ｖ）×（５／４）＝１．０２５Ｖにする。これにより、出力電圧ＶＱが目標電圧の１０．０Ｖになると共に、電圧ＶＦＢ＝０．９Ｖとなる。このように、演算増幅器７１は、目標電圧１０Ｖに対する誤差０．１Ｖに対応した電荷だけを出力キャパシターＣＱを介して出力ノードＮＶＱに供給している。

図７は、第１駆動回路と第２駆動回路の動作を説明する第２波形例である。図７には、極性反転駆動の正極性駆動期間における水平走査期間の波形例を示す。ここでは、９個の画素に対して順次に階調値０、１２７、・・・、１０２３を書き込む例を示しているが、水平走査期間に駆動する画素数、及び各画素に書き込まれる階調値は任意であってよい。

水平同期信号ＨＳＹＮＣの立ち上がりエッジを水平走査期間の開始タイミングとする。水平走査期間が開始された後、処理回路４２は、ＤＴＨ［９：０］＝ＤＴＬ［９：０］＝０を出力すると共に、ＤＴＨ［１０］＝ＤＴＬ［１０］を０から１にする。ここでは、０をローレベルで示し、１をハイレベルで示している。これは、ＤＴＨ［１０：０］＝ＤＴＬ［１０：０］＝１０２４に相当するので、出力電圧ＶＱ＝７．５Ｖである。

次に、初期化スイッチＳＷＲがオフからオンになり、オンからオフになる。ここでは、オフをローレベルで示し、オンをハイレベルで示している。初期化スイッチＳＷＲがオンのとき、演算増幅器７１の反転入力ノードＮＡＮの電圧ＶＦＢが基準電圧ＶＲＥＦ＝０．９Ｖに初期化される。なお、電圧ＶＦＢの初期化が行われる期間を初期化期間と呼ぶ。図８では、初期化スイッチＳＷＲがオンである期間が初期化期間に相当する。

次に、画素への書き込みが開始される。処理回路４２は、階調値０、１２７、・・・、１０２３のＤＴＨ［９：０］＝ＤＴＬ［９：０］を順次に出力する。これにより、出力電圧ＶＱが７．５Ｖから１２．５Ｖまで順次に変化する。なお、ここでは電圧範囲が分かりやすい階調値を例示しただけであり、上述したように各画素に書き込まれる階調値は任意であってよい。

図８は、第１駆動回路と第２駆動回路の動作を説明する第３波形例である。図８には、極性反転駆動の負極性駆動期間における水平走査期間の波形例を示す。

水平走査期間が開始された後、処理回路４２は、ＤＴＨ［９：０］＝ＤＴＬ［９：０］＝０を出力すると共に、ＤＴＨ［１０］＝ＤＴＬ［１０］を０から１にする。これは、ＤＴＨ［１０：０］＝ＤＴＬ［１０：０］＝１０２４に相当するので、出力電圧ＶＱ＝７．５Ｖである。

次に、初期化スイッチＳＷＲがオフからオンになり、オンからオフになる。初期化スイッチＳＷＲがオンのとき、演算増幅器７１の反転入力ノードＮＡＮの電圧ＶＦＢが基準電圧ＶＲＥＦ＝０．９Ｖに初期化される。

次に、処理回路４２は、ＤＴＨ［１０］＝ＤＴＬ［１０］を１から０にする。これにより、ＤＴＨ［１０：０］＝ＤＴＬ［１０：０］＝０になるので、出力電圧ＶＱが７．５Ｖから２．５Ｖになる。

次に、画素への書き込みが開始される。処理回路４２は、階調値０、１２７、・・・、１０２３のＤＴＨ［９：０］＝ＤＴＬ［９：０］を順次に出力する。これにより、出力電圧ＶＱが２．５Ｖから７．５Ｖまで順次に変化する。なお、ここでは電圧範囲が分かりやすい階調値を例示しただけであり、各画素に書き込まれる階調値は任意であってよい。

なお、以上ではＤＴＨ［１０：０］＝ＤＴＬ［１０：０］としたが、ＤＴＨ［１０：０］≠ＤＴＬ［１０：０］であってもよい。例えば、階調データＤＴＨ［１０：０］に補正データが加算されることでＤＴＨ［１０：０］≠ＤＴＬ［１０：０］となってもよい。補正データは、例えば、過不足電荷量を補正するデータである。過不足電荷量は、補正データが加算されない階調データＤＴＨ［１０：０］で第１駆動回路６０が出力した電荷と、出力電圧ＶＱを目標電圧にするために必要な電荷との間の過不足である。補正データは、この過不足電荷量を階調値に換算したものである。階調データＤＴＨ［１０：０］に補正データを加算することで、第１駆動回路６０が出力した電荷による出力電圧ＶＱと、階調データＤＴＨ［１０：０］に対応した目標電圧との間の誤差を小さくできる。このような補正を行う場合には、その補正を行ってもなお出力電圧ＶＱと目標電圧の誤差が生じるときに、第２駆動回路７０が、その誤差を、演算増幅器７１を用いたフィードバック制御によって補正する。

以上の実施形態において、ドライバー１００は、階調データに基づいて、電気光学パネル２００の信号供給線にデータ信号を供給する第１駆動回路６０と、信号供給線に電気的に接続された第２駆動回路７０と、を含む。第２駆動回路７０は、演算増幅器７１と出力キャパシターＣＱと第１フィードバックキャパシターＣｆａと第１～第ｍ電圧出力用キャパシターＣＢ１～ＣＢｍと第１～第ｍ電圧出力回路ＤＢ１～ＤＢｍとを含む。なお、第１実施形態においてはＣＢ１～ＣＢ１０がＣＢ１～ＣＢｍに対応する。但しｍ≧２であればよい。演算増幅器７１は、第１駆動回路６０を構成するトランジスターの耐圧より低い耐圧のトランジスターにより構成される。出力キャパシターＣＱは、演算増幅器７１の出力ノードＮＡＭＱと信号供給線との間に設けられる。第１フィードバックキャパシターＣｆａは、演算増幅器７１の反転入力ノードＮＡＮと信号供給線との間に設けられる。第１～第ｍ電圧出力用キャパシターＣＢ１～ＣＢｍの一端は、演算増幅器７１の反転入力ノードＮＡＮに接続される。第１～第ｍ電圧出力回路ＤＢ１～ＤＢｍは、第１～第ｍ電圧出力用キャパシターＣＢ１～ＣＢｍの他端に、階調データに基づく電圧を出力する。

本実施形態によれば、演算増幅器７１の出力ノードＮＡＭＱと信号供給線が出力キャパシターＣＱによりカップリングされ、演算増幅器７１の反転入力ノードＮＡＮと信号供給線が第１フィードバックキャパシターＣｆａによりカップリングされる。これにより、演算増幅器７１と信号供給線がＤＣ的に非接続になるので、演算増幅器７１を、第１駆動回路６０を構成するトランジスターの耐圧より低い耐圧のトランジスターにより構成できる。

また、演算増幅器７１を、第１駆動回路６０を構成するトランジスターの耐圧より低い耐圧のトランジスターにより構成することで、演算増幅器７１を高い移動度のトランジスターで構成できる。これにより、演算増幅器の増幅率と周波数応答特性を両立できる。例えば、高解像化等に伴って駆動速度を速くするためには演算増幅器の周波数応答特性を高くする必要があるが、演算増幅器の増幅率を保ったまま周波数応答特性を高くでき、演算増幅器の消費電力を抑えることが可能になる。

なお、電気的な接続とは、電気信号が伝達可能に接続されていることであり、電気信号による情報の伝達が可能となる接続である。電気的な接続は能動素子等を介した接続であってもよい。

また本実施形態では、演算増幅器７１の非反転入力ノードに基準電圧ＶＲＥＦが入力される。

本実施形態によれば、演算増幅器７１の非反転入力ノードに基準電圧ＶＲＥＦが入力され、第１～第ｍ電圧出力回路ＤＢ１～ＤＢｍが第１～第ｍ電圧出力用キャパシターＣＢ１～ＣＢｍの他端に階調データに基づく電圧を出力することで、第２駆動回路７０が階調データに対応した電圧を出力できる。即ち、第２駆動回路７０は、階調データをＤ／Ａ変換するＤ／Ａ変換回路として機能する。

また本実施形態では、第２駆動回路７０は、演算増幅器７１の反転入力ノードＮＡＮと所定電位ノードとの間に設けられる第２フィードバックキャパシターＣｆｂを含む。

本実施形態によれば、第１フィードバックキャパシターＣｆａと第２フィードバックキャパシターＣｆｂにより信号供給線の電圧が分圧されて演算増幅器７１の反転入力ノードＮＡＮにフィードバックされる。これにより、信号供給線の電圧変化１０Ｖよりも小さい電圧変化１Ｖが演算増幅器７１の反転入力ノードＮＡＮにフィードバックされるので、演算増幅器７１を、第１駆動回路６０を構成するトランジスターの耐圧より低い耐圧のトランジスターにより構成できる。

また本実施形態では、第２駆動回路７０は、一端が演算増幅器７１の反転入力ノードＮＡＮに電気的に接続される第ｍ＋１電圧出力用キャパシターＣＢｍ＋１と、第ｍ＋１電圧出力用キャパシターＣＢｍ＋１の他端に、階調データに基づく電圧を出力する第ｍ＋１電圧出力回路ＤＢｍ＋１と、を含む。なお、第１実施形態においてはＣＢ１１がＣＢｍ＋１に対応する。

本実施形態によれば、第１～第ｍ＋１電圧出力回路ＤＢ１～ＤＢｍ＋１が第１～第ｍ＋１電圧出力用キャパシターＣＢ１～ＣＢｍ＋１の他端に階調データに基づく電圧を出力することで、第２駆動回路７０が階調データに対応した電圧を出力できる。図３で説明したようにｍ＝１０ビットの階調データを１ビット拡張して負極性と正極性を合成したｍ＋１＝１１ビットの階調データとすることで、第２駆動回路７０が負極性と正極性の階調電圧を出力できる。

また本実施形態では、第２フィードバックキャパシターＣｆｂ及び第１～第ｍ＋１電圧出力用キャパシターＣＢ１～ＣＢｍ＋１の合計容量は、第１フィードバックキャパシターＣｆａの容量より大きい。例えば、第１実施形態においてはＣＢ＝ＣＢ１＋ＣＢ２＋・・・＋ＣＢ１１としたとき（Ｃｆｂ＋ＣＢ）／Ｃｆａ＝９である。

出力ノードＮＶＱの電圧変化が演算増幅器７１の反転入力ノードＮＡＮにフィードバックするゲインはＣｆａ／（Ｃｆａ＋Ｃｆｂ＋ＣＢ）である。本実施形態によれば、フィードバックのゲインが１／２より小さくなるので、演算増幅器７１の反転入力ノードＮＡＮにフィードバックされる電圧範囲は、信号供給線の電圧範囲の１／２より小さくなる。これにより、演算増幅器７１を、第１駆動回路６０を構成するトランジスターの耐圧より低い耐圧のトランジスターにより構成できる。

また本実施形態では、第１駆動回路６０を構成するトランジスターのソースードレイン間距離の長さが、第２駆動回路７０を構成するトランジスターのソースードレイン間距離の長さよりも長い。または、第１駆動回路６０を構成するトランジスターのゲート絶縁膜の膜厚が、第２駆動回路７０を構成するトランジスターのゲート絶縁膜の膜厚よりも厚い。

本実施形態によれば、演算増幅器７１を含む第２駆動回路７０を構成するトランジスターを、第１駆動回路６０を構成するトランジスターの耐圧より低い耐圧のトランジスターで構成できる。

また本実施形態では、第１～第ｍ電圧出力回路ＤＢ１～ＤＢｍは、第１駆動回路６０を構成するトランジスターの耐圧より低い耐圧のトランジスターにより構成される。

上述したように、本実施形態において演算増幅器７１の反転入力ノードＮＡＮにフィードバックされる電圧変化はＶｆａ＝１Ｖ≦１．８Ｖ＝ＶＤＬである。これにより、第１～第ｍ電圧出力回路ＤＢ１～ＤＢｍを低耐圧トランジスターで構成できる。低耐圧トランジスターを用いることで画素駆動の高速化とドライバーの小面積化を実現できる。

なお、第ｍ＋１電圧出力回路ＤＢｍ＋１は、第１駆動回路６０を構成するトランジスターの耐圧より低い耐圧のトランジスターにより構成されてもよいし、第３実施形態で後述するように第１駆動回路６０を構成するトランジスターの耐圧と同じ耐圧のトランジスターにより構成されてもよい。

また本実施形態では、ドライバー１００は初期化スイッチＳＷＲを含む。初期化スイッチＳＷＲは、初期化期間においてオンになり、演算増幅器７１の反転入力ノードＮＡＮに基準電圧ＶＲＥＦを供給する。

本実施形態によれば、演算増幅器７１の反転入力ノードＮＡＮが初期化期間において基準電圧ＶＲＥＦに初期化された後、バーチャルショートにより基準電圧ＶＲＥＦに維持される。これにより、第１駆動回路６０が出力した出力電圧ＶＱが目標電圧からずれていた場合に、演算増幅器７１の反転入力ノードＮＡＮの電圧が基準電圧ＶＲＥＦからずれ、そのずれを演算増幅器７１が補正することで出力電圧ＶＱが目標電圧になる。

また本実施形態では、第１駆動回路６０はキャパシター駆動回路２０とキャパシター回路１０とを含む。キャパシター駆動回路２０は、階調データＤＴＨ［１０：０］に対応する第１～第ｎキャパシター駆動電圧を第１～第ｎキャパシター駆動用ノードＮＤＲ１～ＮＤＲｎに出力する。ｎは２以上の整数である。キャパシター回路１０は、信号供給線と、第１～第ｎキャパシター駆動用ノードＮＤＲ１～ＮＤＲｎとの間に設けられる第１～第ｎキャパシターＣ１～Ｃｎを有する。

本実施形態によれば、キャパシター駆動回路２０が、階調データＤＴＨ［１０：０］に対応する第１～第ｎキャパシター駆動電圧を出力することで、第１～第ｎキャパシターＣ１～Ｃｎが、階調データＤＴＨ［１０：０］に対応する電荷量の電荷を信号供給線に出力する。これにより、階調データＤＴＨ［１０：０］に対応する電圧が信号供給線に出力される。この駆動はフィードバック制御されていないので、その駆動により出力される電圧と目標電圧との間に誤差が生じることがある。第２駆動回路７０は、その誤差をフィードバック制御によって補正できる。

３．第２実施形態
図９は、ドライバーの第２詳細構成例である。本構成例では、データ線駆動回路１１０は、第１駆動回路６０と第２駆動回路７０とを含む。また、処理回路４２は、階調データＧＤ［９：０］に基づいて、第１駆動回路６０の駆動能力を設定する設定データＤＰ［９：０］、ＤＮ［９：０］を出力する。なお、第２駆動回路７０の構成と動作は第１実施形態と同様なので、以下では主に第１駆動回路６０の構成と動作について説明する。

図１０は、階調データ、設定データ及びデータ電圧の関係を説明する図である。階調データＧＤ［９：０］、階調データＤＴＨ［１０：０］及びデータ電圧の関係は図３と同様である。

ある画素が階調値ＤＴＨ１で駆動され、次の画素が階調値ＤＴＨ２で駆動され、ＤＴＨ２－ＤＴＨ１＞０であるとする。このとき、処理回路４２は、ＤＰ［９：０］＝｜ＤＴＨ２－ＤＴＨ１｜、ＤＮ［９：０］＝０を出力する。ある画素が階調値ＤＴＨ３で駆動され、次の画素が階調値ＤＴＨ４で駆動され、ＤＴＨ４－ＤＴＨ３＜０であるとする。このとき、処理回路４２は、ＤＰ［９：０］＝０、ＤＮ［９：０］＝｜ＤＴＨ４－ＤＴＨ３｜を出力する。図１０には正極性駆動の例を示したが、負極性駆動についても同様である。

なお、差分をとるときにＤＴＨ［１０］がキャンセルするので、階調データＧＤ［９：０］からＤＴＨ［１０：０］を経由せずに直接にＤＰ［９：０］とＤＮ［９：０］を演算することも可能である。

図１１は、第１駆動回路の第２詳細構成例である。本構成例において、第１駆動回路６０は、第１駆動トランジスター群ＴＲＧ１と第２駆動トランジスター群ＴＲＧ２とを含む。

第１駆動トランジスター群ＴＲＧ１は、高電位側電源電圧ＶＤＨのノードと出力ノードＮＶＱの間に並列接続されたＰ型トランジスターＴＰ１～ＴＰ１０を含む。Ｐ型トランジスターＴＰ１のゲートにはビット信号ＸＤＰ［０］が入力される。同様に、Ｐ型トランジスターＴＰ２～ＴＰ１０のゲートにはビット信号ＸＤＰ［１］～ＸＤＰ［９］が入力される。ＸＤＰ［９：０］は、ＤＰ［９：０］の各ビットを論理反転したデータである。Ｐ型トランジスターＴＰ１～ＴＰ１０の駆動能力はバイナリに重み付けされている。即ち、Ｐ型トランジスターＴＰｉの駆動能力は、Ｐ型トランジスターＴＰ１の駆動能力の２^{（ｉ－１）}倍である。駆動能力は、例えばトランジスターのゲート幅、或いはユニットトランジスターの並列接続数によって調整される。

第２駆動トランジスター群ＴＲＧ２は、出力ノードＮＶＱと低電位側電源電圧ＶＳＨの間に並列接続されたＮ型トランジスターＴＮ１～ＴＮ１０を含む。Ｎ型トランジスターＴＮ１のゲートにはビット信号ＤＮ［０］が入力される。同様に、Ｎ型トランジスターＴＮ２～ＴＮ１０のゲートにはビット信号ＤＮ［１］～ＤＮ［９］が入力される。Ｎ型トランジスターＴＮ１～ＴＮ１０の駆動能力はバイナリに重み付けされている。即ち、Ｎ型トランジスターＴＮｉの駆動能力は、Ｎ型トランジスターＴＮ１の駆動能力の２^{（ｉ－１）}倍である。

例えばＰ型トランジスターＴＰ１がオンしているときに流す電流をＩｔｐ１とし、１画素を駆動するオン期間をｔｏｎとする。Ｐ型トランジスターＴＰ１が出力ノードＮＶＱに供給する電荷はＩｔｐ１×ｔｏｎであり、その電荷による出力電圧ＶＱの変化は（Ｉｔｐ１×ｔｏｎ）／ＣＰである。この電圧変化が１ＬＳＢ分になるようにＩｔｐ１が設定される、つまりＰ型トランジスターＴＰ１の駆動能力が設定される。

図１２は、第１駆動回路と第２駆動回路の動作を説明する第４波形例である。図１２には、正極性駆動期間における水平走査期間の波形例を示す。

水平走査期間が開始された後、処理回路４２は、ＤＴＬ［９：０］＝ＤＰ［９：０］＝ＤＮ［９：０］＝０を出力すると共に、ＤＴＬ［１０］を０から１にする。これは、ＤＴＬ［１０：０］＝１０２４に相当するので、出力電圧ＶＱ＝７．５Ｖである。

次に、初期化スイッチＳＷＲがオフからオンになり、オンからオフになる。初期化スイッチＳＷＲがオンのとき、演算増幅器７１の反転入力ノードＮＡＮの電圧ＶＦＢが基準電圧ＶＲＥＦ＝０．９Ｖに初期化される。

次に、画素への書き込みが開始される。処理回路４２は、階調値０、１２７、・・・、１０２３のＤＴＬ［９：０］を順次に出力すると共に、ＤＰ［９：０］＝０、１２７、１２８、・・・、１２８を順次に出力する。これにより、出力電圧ＶＱが７．５Ｖから１２．５Ｖまで順次に変化する。なお、図１２にはＤＰ［９：０］＞０、ＤＮ［９：０］＝０の例を示したが、ＤＴＬ［９：０］の階調値が下がる場合にはＤＰ［９：０］＝０、ＤＮ［９：０］＞０となる。なお、ここでは電圧範囲が分かりやすい階調値を例示しただけであり、各画素に書き込まれる階調値は任意であってよい。

負極性駆動期間については、波形の図示を省略する。負極性駆動期間において、ＳＷＲ、ＤＴＬ［９：０］、ＤＰ［９：０］、ＤＮ［９：０］の波形は図１２と同様である。ＤＴＬ［１０］、ＶＱの波形は図８と同様である。

以上の実施形態において、ドライバー１００は、第１駆動回路６０を制御する制御回路４０を含む。第１駆動回路６０は、高電位側電源電圧ＶＤＨが供給されるノードと信号供給線の間に設けられる第１駆動トランジスター群ＴＲＧ１と、低電位側電源電圧ＶＳＨが供給されるノードと信号供給線の間に設けられる第２駆動トランジスター群ＴＲＧ２と、を含む。制御回路４０は、階調データＧＤ［９：０］に基づいて、第１駆動トランジスター群ＴＲＧ１の各トランジスター又は第２駆動トランジスター群ＴＲＧ２の各トランジスターを、オン又はオフに制御する。

本実施形態によれば、階調データＧＤ［９：０］に基づいて第１駆動トランジスター群ＴＲＧ１又は第２駆動トランジスター群ＴＲＧ２のうちオンされたトランジスターが、階調データＧＤ［９：０］に対応する電荷量の電荷を信号供給線に出力する。これにより、階調データＧＤ［９：０］に対応する電圧が信号供給線に出力される。この駆動はフィードバック制御されていないので、その駆動により出力される電圧と目標電圧との間に誤差が生じることがある。第２駆動回路７０は、その誤差をフィードバック制御によって補正できる。

４．第３実施形態
第３実施形態において、第１駆動回路６０の構成と動作は第１実施形態又は第２実施形態と同様である。以下、第２駆動回路７０の構成と動作について、第１実施形態と異なる部分を主に説明する。

図１３は、第２駆動回路の第２詳細構成例である。本構成例では、処理回路４２は、階調データＧＤ［９：０］に基づいて階調データＤＴＭ［９：０］を出力する。電圧出力回路ＤＢ１０、ＤＢ９、・・・、ＤＢ１には、ビット信号ＤＴＭ［９］、ＤＴＭ［８］、・・・、ＤＴＭ［０］の論理反転信号であるビット信号ＸＤＴＭ［９］、ＸＤＴＭ［８］、・・・、ＸＤＴＭ［０］が入力される。また処理回路４２は、駆動極性を示す極性反転信号ＦＲを出力する。電圧出力回路ＤＢ１１には、極性反転信号ＦＲの論理反転信号である信号ＸＦＲが入力される。

図１４に、階調データとデータ線駆動回路の出力電圧との関係を示す。正極性駆動において、処理回路４２はＤＴＭ［９：０］＝ＧＤ［９：０］とし、第２駆動回路７０は、ＤＴＭ［９：０］＝０～１０２３に対して出力電圧ＶＱ＝７．５Ｖ～１５Ｖを出力する。負極性駆動において、処理回路４２はＤＴＭ［９：０］＝ＸＧＤ［９：０］とし、第２駆動回路７０はＤＴＭ［９：０］＝０～１０２３に対して出力電圧ＶＱ＝２．５Ｖ～７．５Ｖを出力する。

本構成例では、第１駆動回路６０が出力ノードＮＶＱの電圧を５Ｖ変化させたとき、第１フィードバックキャパシターＣｆａを介して演算増幅器７１の反転入力ノードＮＡＮにフィードバックされる電圧変化は、Ｖｆａ＝１Ｖである。この場合、ＣｆａとＣｆｂ＋ＣＢとにより１０Ｖが４：１に分圧されればよいので、（Ｃｆｂ＋ＣＢ）／Ｃｆａ＝４である。なお、上述したようにＶｆａ≦１．８Ｖであればよい。また本構成例では、電圧出力用キャパシターＣＢ１１と電圧出力回路ＤＢ１１がＶｆａ＝１Ｖ／２＝０．５Ｖに相当する電圧シフトを生じさせればよいので、電圧出力用キャパシターＣＢ１１の容量値はＣＢ１１＝ＣＢ１０である。

図１５は、第２駆動回路の第２詳細構成例である。本構成例では、第２駆動回路７０はレベルシフターＬＳＢ１１、ＬＳＢ１０を更に含む。なお、ここでは電圧出力回路ＤＢ１１とＤＢ１０の前段にレベルシフターが設けられる例を示すが、これに限定されず、例えば電圧出力回路ＤＢ１１の前段のみにレベルシフターが設けられてもよいし、或いは、電圧出力回路ＤＢ１０～ＤＢ１のうち上位側から任意個数の電圧出力回路の前段にレベルシフターが設けられてもよい。

レベルシフターＬＳＢ１１は、信号ＸＦＲを高耐圧プロセスの電源電圧ＶＤＨ、ＶＳＨにレベルシフトする。即ち、信号ＸＦＲがローレベルつまりＶＳＬ＝０Ｖのとき、レベルシフターＬＳＢ１１はＶＳＨ＝０Ｖの信号を出力し、電圧出力回路ＤＢ１１はＶＳＨ＝０Ｖの信号を電圧出力用キャパシターＣＢ１１の他端に出力する。信号ＸＦＲがハイレベルつまりＶＤＬ＝１．８Ｖのとき、レベルシフターＬＳＢ１１はＶＤＨ＝１５Ｖの信号を出力し、電圧出力回路ＤＢ１１はＶＤＨ＝１５Ｖの信号を電圧出力用キャパシターＣＢ１１の他端に出力する。

レベルシフターＬＳＢ１０は、ビット信号ＸＤＴＭ［９］を高耐圧プロセスの電源電圧ＶＤＨ、ＶＳＨにレベルシフトする。即ち、信号ＸＤＴＭ［９］がローレベルつまりＶＳＬ＝０Ｖのとき、レベルシフターＬＳＢ１０はＶＳＨ＝０Ｖの信号を出力し、電圧出力回路ＤＢ１０はＶＳＨ＝０Ｖの信号を電圧出力用キャパシターＣＢ１０の他端に出力する。信号ＸＤＴＭ［９］がハイレベルつまりＶＤＬ＝１．８Ｖのとき、レベルシフターＬＳＢ１０はＶＤＨ＝１５Ｖの信号を出力し、電圧出力回路ＤＢ１０はＶＤＨ＝１５Ｖの信号を電圧出力用キャパシターＣＢ１０の他端に出力する。

電圧出力回路ＤＢ１１、ＤＢ１０が出力する電圧の振幅が１５Ｖになるので、第２詳細構成例に比べて電圧出力用キャパシターＣＢ１１、ＣＢ１０の容量値を１．８Ｖ／１５Ｖ＝３／２５倍にできる。

図１６は、第１駆動回路と第２駆動回路の動作を説明する第５波形例である。図１６には、正極性駆動期間における水平走査期間の波形例を示す。

水平走査期間が開始された後、処理回路４２は、ＤＴＨ［９：０］＝０、ＤＴＭ［９：０］＝５１２を出力すると共に、ＤＴＨ［１０］を０から１にする。このとき、出力電圧ＶＱ＝７．５Ｖである。

次に、処理回路４２は、信号ＸＦＲをローレベルからハイレベルにした後、初期化スイッチＳＷＲをオフからオンに、オンからオフにする。信号ＸＦＲがハイレベルであり且つ初期化スイッチＳＷＲがオンのとき、演算増幅器７１の反転入力ノードＮＡＮの電圧ＶＦＢが基準電圧ＶＲＥＦ＝０．９Ｖに初期化される。次に、処理回路４２は、信号ＸＦＲをハイレベルからローレベルにし、例えばＤＴＭ［９：０］を５１２から０にする。ＸＦＲがハイレベルからローレベルになり、ＸＤＴＭ［９］がローレベルからハイレベルになり、上述のようにＣＢ１１＝ＣＢ１０なので、電荷がキャンセルされて第２駆動回路７０の出力電圧ＶＱは変わらない。なお、図１６において、初期化スイッチＳＷＲがオフからオンになった後、信号ＸＦＲがハイレベルからローレベルになるまでの期間が、初期化期間に相当する。

次に、画素への書き込みが開始される。処理回路４２は、階調値０、１２７、・・・、１０２３のＤＴＨ［９：０］＝ＤＴＭ［９：０］を順次に出力する。これにより、出力電圧ＶＱが７．５Ｖから１２．５Ｖまで順次に変化する。なお、ここでは電圧範囲が分かりやすい階調値を例示しただけであり、各画素に書き込まれる階調値は任意であってよい。

第３実施形態において、出力電圧ＶＱから演算増幅器７１の反転入力ノードＮＡＮの電圧ＶＦＢへのフィードバックゲインは１／５である。即ち、出力電圧ＶＱの変化５Ｖは、Ｖｆａ＝１Ｖの電圧変化として演算増幅器７１の反転入力ノードＮＡＮにフィードバックされる。このＶｆａ＝１Ｖは、電圧出力用キャパシターＣＢ１～ＣＢ１０の電荷入出力によってキャンセルされている。一方、第１実施形態では、フィードバックゲインは１／１０なので、出力電圧ＶＱの変化５ＶはＶｆａ＝０．５Ｖの電圧変化としてフィードバックされる。このＶｆａ＝０．５Ｖは、同様に、電圧出力用キャパシターＣＢ１～ＣＢ１０の電荷入出力によってキャンセルされている。これらのことから、第３実施形態は実質的に１０ビットのデータを１Ｖの電圧範囲にＤ／Ａ変換しており、第１実施形態は実質的に１０ビットのデータを０．５Ｖの電圧範囲にＤ／Ａ変換していると言える。従って、ＬＳＢ辺りの電圧ステップは第３実施形態の方が大きくなり、Ｄ／Ａ変換の精度を向上できる。

図１７は、第１駆動回路と第２駆動回路の動作を説明する第６波形例である。図１７には、負極性駆動期間における水平走査期間の波形例を示す。

水平走査期間が開始された後、処理回路４２は、ＤＴＨ［９：０］＝０、ＤＴＭ［９：０］＝５１２を出力すると共に、ＤＴＨ［１０］を０から１にする。このとき、出力電圧ＶＱ＝７．５Ｖである。

次に、処理回路４２は、信号ＸＦＲをハイレベルからローレベルにした後、初期化スイッチＳＷＲをオフからオンに、オンからオフにする。信号ＸＦＲがローレベルであり且つ初期化スイッチＳＷＲがオンのとき、演算増幅器７１の反転入力ノードＮＡＮの電圧ＶＦＢが基準電圧ＶＲＥＦ＝０．９Ｖに初期化される。次に、処理回路４２は、信号ＸＦＲをローレベルからハイレベルにし、ＤＴＨ［１０］を１から０にし、例えばＤＴＨ［９：０］＝ＤＴＭ［９：０］を１０２３にする。このとき、第１駆動回路６０の出力電圧と第２駆動回路７０の出力電圧は共に変化しないので、出力ノードＮＶＱの電圧ＶＱは変わらない。

次に、画素への書き込みが開始される。処理回路４２は、ＤＴＨ［１０］を１から０にした後、階調値１０２３、８９５、・・・、０のＤＴＨ［９：０］＝ＤＴＭ［９：０］を順次に出力する。これにより、出力電圧ＶＱが７．５Ｖから２．５Ｖまで順次に変化する。なお、ここでは電圧範囲が分かりやすい階調値を例示しただけであり、各画素に書き込まれる階調値は任意であってよい。

なお、第１実施形態に比べてＤ／Ａ変換の精度を向上できる点は、上述した正極性駆動の場合と同様である。

以上の実施形態において、第２駆動回路７０は、一端が演算増幅器７１の反転入力ノードＮＡＮに電気的に接続される第ｍ＋１電圧出力用キャパシターＣＢｍ＋１と、第ｍ＋１電圧出力用キャパシターＣＢｍ＋１の他端に、極性反転信号ＦＲに基づく電圧を出力する第ｍ＋１電圧出力回路ＤＢｍ＋１と、を含む。なお、第３実施形態においてはＣＢ１１がＣＢｍ＋１に対応する。またＣＢ１１には極性反転信号ＦＲの論理反転信号が入力されているので、ＣＢ１１は、極性反転信号ＦＲに基づく電圧を出力している。

本実施形態によれば、第ｍ＋１電圧出力回路ＤＢｍ＋１が極性反転信号ＦＲに基づく電圧を出力することで第ｍ＋１電圧出力用キャパシターＣＢｍ＋１から演算増幅器７１の反転入力ノードＮＡＮに極性反転信号ＦＲに基づく電荷が出力される。これにより、上述したように出力ノードＮＶＱから演算増幅器７１の反転入力ノードＮＡＮへのフィードバックゲインを第１実施形態より小さくすることが可能となるので、第２駆動回路７０のＤ／Ａ変換の精度向上などが可能になる。

また本実施形態では、第２フィードバックキャパシターＣｆｂ及び第１～第ｍ＋１電圧出力用キャパシターＣＢ１～ＣＢｍ＋１の合計容量は、第１フィードバックキャパシターＣｆａの容量より大きい。例えば、第１実施形態においてはＣＢ＝ＣＢ１＋ＣＢ２＋・・・＋ＣＢ１１としたとき（Ｃｆｂ＋ＣＢ）／Ｃｆａ＝４である。

出力ノードＮＶＱの電圧変化が演算増幅器７１の反転入力ノードＮＡＮにフィードバックするゲインはＣｆａ／（Ｃｆａ＋Ｃｆｂ＋ＣＢ）である。本実施形態によれば、フィードバックのゲインが１／２より小さくなるので、演算増幅器７１の反転入力ノードＮＡＮにフィードバックされる電圧範囲は、信号供給線の電圧範囲の１／２より小さくなる。これにより、演算増幅器７１を、第１駆動回路６０を構成するトランジスターの耐圧より低い耐圧のトランジスターにより構成できる。

５．電子器機
図１８は、本実施形態のドライバーを含む電子機器の構成例である。本実施形態の電子機器として、表示装置を搭載する種々の電子機器を想定できる。例えば、電子器機は、プロジェクター、テレビション装置、情報処理装置、携帯型情報端末、カーナビゲーションシステム、又は携帯型ゲーム端末等である。

電子機器５００は、電気光学装置４００、表示コントローラー３００と、処理装置３１０と、記憶部３２０と、ユーザーインターフェース部３３０と、データインターフェース部３４０とを含む。電気光学装置４００は、ドライバー１００と電気光学パネル２００とを含む。

電気光学パネル２００は例えばマトリックス型の液晶表示パネルである。或は、電気光学パネル２００は自発光素子を用いたＥＬ表示パネルであってもよい。ＥＬはElectro-Luminescenceの略である。ユーザーインターフェース部３３０は、ユーザーからの種々の操作を受け付けるインターフェース部である。例えば、ボタン、マウス、キーボード、又は電気光学パネル２００に装着されたタッチパネル等で構成される。データインターフェース部３４０は、画像データ又は制御データの入出力を行うインターフェース部である。例えばＵＳＢ等の有線通信インターフェース、或は無線ＬＡＮ等の無線通信インターフェースである。記憶部３２０は、データインターフェース部３４０から入力された画像データを記憶する。或は、記憶部３２０は、処理装置３１０又は表示コントローラー３００のワーキングメモリーとして機能する。処理装置３１０は、電子機器の各部の制御処理や種々のデータ処理を行う。処理装置３１０は、例えばＣＰＵ又はマイクロコンピューター等のプロセッサーである。表示コントローラー３００はドライバー１００の制御処理を行う。例えば、表示コントローラー３００は、データインターフェース部３４０又は記憶部３２０から転送された画像データを、ドライバー１００が受け付け可能な形式に変換し、その変換された画像データをドライバー１００へ出力する。ドライバー１００は、表示コントローラー３００から転送された画像データに基づいて電気光学パネル２００を駆動する。

以上に説明した本実施形態のドライバーは、階調データに基づいて、電気光学パネルの信号供給線にデータ信号を供給する第１駆動回路と、信号供給線に電気的に接続された第２駆動回路と、を含む。第２駆動回路は、第１駆動回路を構成するトランジスターの耐圧より低い耐圧のトランジスターにより構成される演算増幅器と、演算増幅器の出力ノードと信号供給線との間に配置される出力キャパシターと、を含む。また第２駆動回路は、演算増幅器の反転入力ノードと信号供給線との間に配置される第１フィードバックキャパシターと、一端が演算増幅器の反転入力ノードに接続される第１～第ｍ電圧出力用キャパシターと、を含む。ｍは２以上の整数である。また第２駆動回路は、第１～第ｍ電圧出力用キャパシターの他端に、階調データに基づく電圧を出力する第１～第ｍ電圧出力回路を含む。

本実施形態によれば、出力キャパシターと第１フィードバックキャパシターにより演算増幅器と信号供給線がＤＣ的に非接続になる。これにより、演算増幅器を、第１駆動回路を構成するトランジスターの耐圧より低い耐圧のトランジスターにより構成できる。また、演算増幅器を低い耐圧のトランジスターにより構成することで、演算増幅器を高い移動度のトランジスターで構成できる。これにより、演算増幅器の増幅率と周波数応答特性を両立できる。また、それによって演算増幅器の消費電力を抑えることが可能になる。

また本実施形態では、演算増幅器の非反転入力ノードに基準電圧が入力されてもよい。

本実施形態によれば、演算増幅器の非反転入力ノードに基準電圧が入力され、第１～第ｍ電圧出力回路が第１～第ｍ電圧出力用キャパシターの他端に階調データに基づく電圧を出力することで、第２駆動回路が階調データに対応した電圧を出力できる。即ち、第２駆動回路は、階調データをＤ／Ａ変換するＤ／Ａ変換回路として機能する。

また本実施形態では、第２駆動回路は、演算増幅器の反転入力ノードと所定電位ノードとの間に配置される第２フィードバックキャパシターを含んでもよい。

本実施形態によれば、第１フィードバックキャパシターと第２フィードバックキャパシターにより信号供給線の電圧が分圧されて演算増幅器の反転入力ノードにフィードバックされる。これにより、信号供給線の電圧変化よりも小さい電圧変化が演算増幅器の反転入力ノードにフィードバックされるので、演算増幅器を、第１駆動回路を構成するトランジスターの耐圧より低い耐圧のトランジスターにより構成できる。

また本実施形態では、第２駆動回路は、一端が演算増幅器の反転入力ノードに電気的に接続される第ｍ＋１電圧出力用キャパシターと、第ｍ＋１電圧出力用キャパシターの他端に、階調データに基づく電圧を出力する第ｍ＋１電圧出力回路と、を含んでもよい。

本実施形態によれば、第１～第ｍ＋１電圧出力回路が第１～第ｍ＋１電圧出力用キャパシターの他端に階調データに基づく電圧を出力することで、第２駆動回路が階調データに対応した電圧を出力できる。ｍビットの階調データを１ビット拡張して負極性と正極性を合成したｍ＋１ビットの階調データとすることで、第２駆動回路が負極性と正極性の階調電圧を出力できる。

また本実施形態では、第２フィードバックキャパシター及び第１～第ｍ＋１電圧出力用キャパシターの合計容量は、第１フィードバックキャパシターの容量より大きくてもよい。

本実施形態によれば、第１駆動回路の出力ノードの電圧変化が演算増幅器の反転入力ノードにフィードバックするゲインは１／２より小さくなる。これにより、演算増幅器の反転入力ノードにフィードバックされる電圧範囲は、信号供給線の電圧範囲の１／２より小さくなる。これにより、演算増幅器を、第１駆動回路を構成するトランジスターの耐圧より低い耐圧のトランジスターにより構成できる。

また本実施形態では、ドライバーは、一端が演算増幅器の反転入力ノードに電気的に接続される第ｍ＋１電圧出力用キャパシターと、第ｍ＋１電圧出力用キャパシターの他端に、極性反転信号に基づく電圧を出力する第ｍ＋１電圧出力回路と、を含んでもよい。

本実施形態によれば、第ｍ＋１電圧出力回路が極性反転信号に基づく電圧を出力することで第ｍ＋１電圧出力用キャパシターから演算増幅器の反転入力ノードに極性反転信号に基づく電荷が出力される。これにより、第１駆動回路の出力ノードから演算増幅器の反転入力ノードへのフィードバックゲインを小さくすることが可能となるので、第２駆動回路のＤ／Ａ変換の精度向上などが可能になる。

また本実施形態では、第１駆動回路を構成するトランジスターのソースードレイン間距離の長さが、第２駆動回路を構成するトランジスターのソースードレイン間距離の長さよりも長くてもよい。または、第１駆動回路を構成するトランジスターのゲート絶縁膜の膜厚が、第２駆動回路を構成するトランジスターのゲート絶縁膜の膜厚よりも厚くてもよい。

本実施形態によれば、演算増幅器を含む第２駆動回路構成するトランジスターを、第１駆動回路を構成するトランジスターの耐圧より低い耐圧のトランジスターで構成できる。

また本実施形態では、第１～第ｍ電圧出力回路は、第１駆動回路を構成するトランジスターの耐圧より低い耐圧のトランジスターにより構成されてもよい。

本実施形態において演算増幅器の反転入力ノードにフィードバックされる電圧変化は、演算増幅器の電源電圧以下である。これにより、第１～第ｍ電圧出力回路を低耐圧トランジスターで構成できる。低耐圧トランジスターを用いることで画素駆動の高速化とドライバーの小面積化を実現できる。

また本実施形態では、ドライバーは初期化スイッチを含んでもよい。初期化スイッチは、初期化期間においてオンになり、演算増幅器の反転入力ノードに基準電圧を供給してもよい。

本実施形態によれば、演算増幅器の反転入力ノードが初期化期間において基準電圧に初期化された後、バーチャルショートにより基準電圧に維持される。これにより、第１駆動回路が出力した出力電圧が目標電圧からずれていた場合に、演算増幅器の反転入力ノードの電圧が基準電圧からずれ、そのずれを演算増幅器が補正することで出力電圧が目標電圧になる。

また本実施形態では、第１駆動回路は、階調データに対応する第１～第ｎキャパシター駆動電圧を第１～第ｎキャパシター駆動用ノードに出力するキャパシター駆動回路と、信号供給線と、第１～第ｎキャパシター駆動用ノードとの間に配置される第１～第ｎキャパシターを有するキャパシター回路と、を含んでもよい。ｎは２以上の整数である。

本実施形態によれば、キャパシター駆動回路が、階調データに対応する第１～第ｎキャパシター駆動電圧を出力することで、第１～第ｎキャパシターが、階調データに対応する電荷量の電荷を信号供給線に出力する。これにより、階調データに対応する電圧が信号供給線に出力される。この駆動はフィードバック制御されていないので、その駆動により出力される電圧と目標電圧との間に誤差が生じることがある。第２駆動回路は、その誤差をフィードバック制御によって補正できる。

また本実施形態では、ドライバーは、第１駆動回路を制御する制御回路を含んでもよい。第１駆動回路は、高電位側電源電圧が供給されるノードと信号供給線との間に配置される第１駆動トランジスター群と、低電位側電源電圧が供給されるノードと信号供給線との間に配置される第２駆動トランジスター群と、を含んでもよい。制御回路は、階調データに基づいて、第１駆動トランジスター群の各トランジスター又は第２駆動トランジスター群の各トランジスターを、オン又はオフに制御してもよい。

本実施形態によれば、階調データに基づいて第１駆動トランジスター群又は第２駆動トランジスター群のうちオンされたトランジスターが、階調データに対応する電荷量の電荷を信号供給線に出力する。これにより、階調データに対応する電圧が信号供給線に出力される。この駆動はフィードバック制御されていないので、その駆動により出力される電圧と目標電圧との間に誤差が生じることがある。第２駆動回路は、その誤差をフィードバック制御によって補正できる。

また本実施形態の電気光学装置は、上記のいずれかに記載されたドライバーと、電気光学パネルと、を含む。

また本実施形態の電子機器は、上記のいずれかに記載されたドライバーを含む。

なお、上記のように本実施形態について詳細に説明したが、本開示の新規事項及び効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本開示の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義又は同義な異なる用語と共に記載された用語は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また本実施形態及び変形例の全ての組み合わせも、本開示の範囲に含まれる。また制御回路、データ線駆動回路、ドライバー、電気光学パネル、電気光学装置、及び電子器機等の構成及び動作等も、本実施形態で説明したものに限定されず、種々の変形実施が可能である。

１０…キャパシター回路、２０…キャパシター駆動回路、３０…可変容量回路、４０…制御回路、４２…処理回路、４４…インターフェース回路、４８…レジスター回路、５０…検出回路、６０…第１駆動回路、７０…第２駆動回路、７１…演算増幅器、１００…ドライバー、１１０…データ線駆動回路、２００…電気光学パネル、３００…表示コントローラー、３１０…処理装置、３２０…記憶部、３３０…ユーザーインターフェース部、３４０…データインターフェース部、４００…電気光学装置、５００…電子機器、Ｃ１～Ｃ１１…キャパシター、ＣＢ１～ＣＢ１１…電圧出力用キャパシター、ＣＱ…出力キャパシター、Ｃｆａ…第１フィードバックキャパシター、Ｃｆｂ…第２フィードバックキャパシター、ＤＢ１～ＤＢ１１…電圧出力回路、ＤＲ１～ＤＲ１１…駆動回路、ＤＴＨ［１０：０］，ＤＴＬ［１０：０］…階調データ、ＦＲ…極性反転信号、ＧＤ［９：０］…階調データ、ＬＳＢ１０，ＬＳＢ１１…レベルシフター、ＮＡＮ…演算増幅器の反転入力ノード、ＮＤＲ１～ＮＤＲ１０…キャパシター駆動用ノード、ＳＰＬ１～ＳＰＬ８…信号供給線、ＳＷＲ…初期化スイッチ、ＴＲＧ１…第１駆動トランジスター群、ＴＲＧ２…第２駆動トランジスター群、ＶＦＢ…電圧、ＶＲＥＦ…基準電圧

Claims (14)

1. 階調データに基づいて、電気光学パネルの信号供給線にデータ信号を供給する第１駆動回路と、
   前記第１駆動回路を構成するトランジスターの耐圧より低い耐圧のトランジスターにより構成される演算増幅器と、前記演算増幅器の出力ノードと前記信号供給線との間に配置される出力キャパシターと、前記演算増幅器の反転入力ノードと前記信号供給線との間に配置される第１フィードバックキャパシターと、一端が前記演算増幅器の前記反転入力ノードに電気的に接続される第１～第ｍ電圧出力用キャパシター（ｍは２以上の整数）と、前記第１～第ｍ電圧出力用キャパシターの他端に、前記階調データに基づく電圧を出力する第１～第ｍ電圧出力回路と、を含み、前記信号供給線に電気的に接続された第２駆動回路と、
   を含むことを特徴とするドライバー。
2. 請求項１に記載されたドライバーにおいて、
   前記演算増幅器の非反転入力ノードに基準電圧が入力されることを特徴とするドライバー。
3. 請求項１に記載されたドライバーにおいて、
   前記第２駆動回路は、
   前記演算増幅器の前記反転入力ノードと所定電位ノードとの間に配置される第２フィードバックキャパシターを含むことを特徴とするドライバー。
4. 請求項３に記載されたドライバーにおいて、
   前記第２駆動回路は、
   一端が前記演算増幅器の前記反転入力ノードに電気的に接続される第ｍ＋１電圧出力用キャパシターと、
   前記第ｍ＋１電圧出力用キャパシターの他端に、前記階調データに基づく電圧を出力する第ｍ＋１電圧出力回路と、
   を含むことを特徴とするドライバー。
5. 請求項４に記載されたドライバーにおいて、
   前記第２フィードバックキャパシター及び前記第１～第ｍ＋１電圧出力用キャパシターの合計容量は、
   前記第１フィードバックキャパシターの容量より大きいことを特徴とするドライバー。
6. 請求項３に記載されたドライバーにおいて、
   一端が前記演算増幅器の前記反転入力ノードに電気的に接続される第ｍ＋１電圧出力用キャパシターと、
   前記第ｍ＋１電圧出力用キャパシターの他端に、極性反転信号に基づく電圧を出力する第ｍ＋１電圧出力回路と、
   を含むことを特徴とするドライバー。
7. 請求項６に記載されたドライバーにおいて、
   前記第２フィードバックキャパシター及び前記第１～第ｍ＋１電圧出力用キャパシターの合計容量は、
   前記第１フィードバックキャパシターの容量より大きいことを特徴とするドライバー。
8. 請求項１に記載されたドライバーにおいて、
   前記第１駆動回路を構成するトランジスターのソースードレイン間距離の長さが前記第２駆動回路を構成するトランジスターのソースードレイン間距離の長さよりも長い、または、前記第１駆動回路を構成するトランジスターのゲート絶縁膜の膜厚が前記第２駆動回路を構成するトランジスターのゲート絶縁膜の膜厚よりも厚いことを特徴とするドライバー。
9. 請求項１乃至８のいずれか一項に記載されたドライバーにおいて、
   前記第１～第ｍ電圧出力回路は、
   前記第１駆動回路を構成するトランジスターの耐圧より低い耐圧のトランジスターにより構成されることを特徴とするドライバー。
10. 請求項１乃至８のいずれか一項に記載されたドライバーにおいて、
    初期化期間においてオンになり、前記演算増幅器の前記反転入力ノードに基準電圧を供給する初期化スイッチを含むことを特徴とするドライバー。
11. 請求項１乃至８のいずれか一項に記載されたドライバーにおいて、
    前記第１駆動回路は、
    前記階調データに対応する第１～第ｎキャパシター駆動電圧（ｎは２以上の整数）を第１～第ｎキャパシター駆動用ノードに出力するキャパシター駆動回路と、
    前記信号供給線と、前記第１～第ｎキャパシター駆動用ノードとの間に配置される第１～第ｎキャパシターを有するキャパシター回路と、
    を含むことを特徴とするドライバー。
12. 請求項１乃至８のいずれか一項に記載されたドライバーにおいて、
    前記第１駆動回路を制御する制御回路を含み、
    前記第１駆動回路は、
    高電位側電源電圧が供給されるノードと前記信号供給線との間に配置される第１駆動トランジスター群と、
    低電位側電源電圧が供給されるノードと前記信号供給線との間に配置される第２駆動トランジスター群と、
    を含み、
    前記制御回路は、
    前記階調データに基づいて、前記第１駆動トランジスター群の各トランジスター又は前記第２駆動トランジスター群の各トランジスターを、オン又はオフに制御することを特徴とするドライバー。
13. 請求項１乃至８のいずれか一項に記載されたドライバーと、
    前記電気光学パネルと、
    を含むことを特徴とする電気光学装置。
14. 請求項１乃至８のいずれか一項に記載されたドライバーを含むことを特徴とする電子機器。

Images