JP2023147174A - Voltage detection circuit, charge control circuit, charging and discharge control circuit, and semiconductor device - Google Patents
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Abstract
Description
本発明は、電圧検出回路、充電制御回路、充放電制御回路及び半導体装置に関する。 The present invention relates to a voltage detection circuit, a charging control circuit, a charging/discharging control circuit, and a semiconductor device.
より高い電圧を得る観点から、直列に接続された複数の電池セル(以下、「多セル」とする)を有する二次電池を組み込んだバッテリ装置が適用されることがある。多セルの二次電池が接続される回路において、中間端子間の電圧を検出する電圧検出回路では、中間端子が電源端子又は接地端子に短絡、すなわち天絡又は地絡した場合、1個の電池セル(以下、「単セル」とする)の二次電池を組み込んだバッテリ装置よりも高い電圧が中間端子に印加されてしまう。中間端子の天絡又は地絡を充放電時の異常として検出するためにコンパレータを有する電圧検出回路を備えた充放電制御回路が知られている(例えば、特許文献1参照)。なお、電圧検出回路の構成をより簡素にする観点から、コンパレータをより簡素化した電圧検出回路に代替することも可能である。 From the viewpoint of obtaining higher voltage, a battery device incorporating a secondary battery having a plurality of battery cells connected in series (hereinafter referred to as "multi-cell") is sometimes applied. In a circuit to which multi-cell secondary batteries are connected, in a voltage detection circuit that detects the voltage between intermediate terminals, if the intermediate terminal is short-circuited to the power supply terminal or ground terminal, that is, short-circuited to the power source or ground, one battery A voltage higher than that of a battery device incorporating a cell (hereinafter referred to as a "single cell") secondary battery is applied to the intermediate terminal. BACKGROUND ART A charging/discharging control circuit is known that includes a voltage detection circuit having a comparator to detect a power supply fault or a ground fault of an intermediate terminal as an abnormality during charging/discharging (see, for example, Patent Document 1). Note that from the viewpoint of simplifying the configuration of the voltage detection circuit, it is also possible to replace the comparator with a simpler voltage detection circuit.
図8は、従来の充放電制御回路の一例である充放電制御回路100のうち、特許文献1に記載されるコンパレータをより簡素に構成した従来の電圧検出回路30を含む主要構成を概略的に示した回路図である。ここで、2以上の自然数nを、多セル構成の二次電池の直列接続された電池セルの個数とすると、充放電制御回路100は、n個の直列接続された電池セルを有する二次電池と接続可能に構成されている。図8では、二次電池の正極側から負極側に向かって最後の電池セルと接続される最終段の電圧検出回路30及びレベルシフタ40を示している。
FIG. 8 schematically shows the main configuration of a charge/
図8において、充放電制御回路100は、電圧検出回路30と、レベルシフタ40と、過電圧判定回路12と、制御回路15とを備えている。電圧検出回路30及びレベルシフタ40は、トランジスタとして、電界効果トランジスタ(以下、「FET」とする)の一例であるMOSトランジスタを用いて構成されている。電圧検出回路30は、エンハンスメント型のNMOSトランジスタ31と、デプレッション型のNMOSトランジスタ32とを有している。レベルシフタ40は、エンハンスメント型のPMOSトランジスタ41と、定電流源42とを有している。
In FIG. 8, the charge/
NMOSトランジスタ31は、ドレインと、1個の電池セルの正極と負極との間に直列接続される抵抗21_(n-1)及び抵抗22_(n-1)の接続点P_(n-1)と接続されるゲートと、負極電源入力端子VSSと接続されるソースとを含んでいる。負極電源入力端子VSSは、電源電圧である電圧Vssが供給される電源端子9と接続されている。NMOSトランジスタ32は、電圧Vssとは異なる電源電圧である電圧Vddが供給される電源端子8と接続されるドレインと、NMOSトランジスタ31のドレインと接続されるソースと、自己のソースと短絡されるゲートとを含んでいる。また、NMOSトランジスタ31のドレインとNMOSトランジスタ32のソースとの接続点が、PMOSトランジスタ41のゲートと接続されている。
The
PMOSトランジスタ41は、電源端子8と接続されるソースと、NMOSトランジスタ31のドレインとNMOSトランジスタ32のソースと接続されるゲートと、ドレインとを含んでいる。定電流源42は、PMOSトランジスタ41のドレインと接続される第1端と、負極電源入力端子VSSと接続される第2端とを含んでいる。定電流源42の第2端と、PMOSトランジスタ41のドレインと定電流源42の第1端との接続点とが後段の過電圧判定回路12に接続されている。
過電圧判定回路12は、入力される両端の電圧に基づいて、各セル2_1,…,2_nが過電圧であるか否かの判定機能を有している。過電圧判定回路12に、負極電源入力端子VSSの電圧とPMOSトランジスタ41のドレインの電圧とが入力されると、各セル2_1,…,2_nが過電圧であるか否かを判定する。過電圧判定回路12による判定結果は、過電圧判定回路12から制御回路15に伝送される。
The
制御回路15は、図示が省略されている過放電検出回路及び過充電検出回路等の過電圧判定回路12以外の回路も含めた他の回路から入力される信号に応じて、充電制御信号出力端子CO又は放電制御信号出力端子DOに、トランジスタのオンとオフとを切り替える制御信号を出力可能に構成されている。
The
図8に例示される充放電制御回路100のような、従来の多セルの二次電池が接続される回路では、例えば天絡が生じて、NMOSトランジスタ31のゲート電圧が上昇すると、NMOSトランジスタ31のドレインの信号レベルはハイ(以下、「H」とする)レベルからロー(以下、「L」とする)レベルに反転する。すなわち、電圧検出回路30は、NMOSトランジスタ31のドレインの信号レベルに基づいて、天絡の有無を検出することができる。電圧検出回路30の中間端子であるセル接続端子VC(n-1)の電圧を受ける素子の耐圧は、二次電池の電圧を考慮して決定される。これは、n個の電池セルの正極端子とセル接続端子VC(n-1)とが接続される経路が天絡(電源端子8と短絡)した場合、NMOSトランジスタ31のゲートに、n個の電池セルを直列接続して得られる電圧が印加されてしまうためである。
In a conventional circuit to which a multi-cell secondary battery is connected, such as the charge/
NMOSトランジスタ31及びNMOSトランジスタ32の耐圧は、二次電池の電圧の高低、すなわちnの大小を考慮して決定されるが、電池セルの個数が多くなるほど高耐圧になる。NMOSトランジスタ31のような半導体素子は、耐圧を高くするほど、素子面積が大きくなるため、電池セルの個数が多くなるほど電圧検出回路の面積が増加するというデメリットがある。また、耐圧を確保しつつ低消費を実現するためには、チャンネル長(L長)を長くすることが必要となるので、回路の面積が大きくなる傾向は顕著になる。
The breakdown voltage of the
本発明は、上述した事情に鑑みてなされたものであり、多セルの二次電池と接続される電圧検出回路の面積増加を抑制可能な電圧検出回路、充電制御回路、充放電制御回路及び半導体装置を提供することを目的とする。 The present invention has been made in view of the above-mentioned circumstances, and provides a voltage detection circuit, a charge control circuit, a charge/discharge control circuit, and a semiconductor capable of suppressing an increase in the area of a voltage detection circuit connected to a multi-cell secondary battery. The purpose is to provide equipment.
本発明の実施形態に係る電圧検出回路は、検出する電圧が印加されるゲートと、第1の電源端子に接続されるソースと、ドレインとを含む入力トランジスタと、前記入力トランジスタのゲートと接続されるゲートと、前記入力トランジスタのドレインと接続されるドレインと、前記入力トランジスタのゲート及び自己のゲートと接続されるソースと、前記第1の電源端子に接続されるバックゲートとを含むバイパストランジスタと、前記入力トランジスタと接続される第1端と、電圧検出結果を示す信号が出力される出力端と接続される第2端とを含む第1のトランジスタと、第2の電源端子と接続されるドレインと、ゲートと、自己のゲートと接続されるソースとを含む第2のトランジスタと、前記第2のトランジスタと縦続接続される第3のトランジスタと、を備えることを特徴とする。 A voltage detection circuit according to an embodiment of the present invention includes an input transistor including a gate to which a voltage to be detected is applied, a source connected to a first power supply terminal, and a drain, and an input transistor connected to the gate of the input transistor. a drain connected to the drain of the input transistor, a source connected to the gate of the input transistor and its own gate, and a back gate connected to the first power supply terminal; , a first transistor including a first end connected to the input transistor and a second end connected to an output end from which a signal indicating a voltage detection result is output; and a second power supply terminal. It is characterized by comprising a second transistor including a drain, a gate, and a source connected to its own gate, and a third transistor connected in cascade with the second transistor.
本発明によれば、セル数が増加に伴う多セルの二次電池と接続される電圧検出回路の面積増加を抑制することができる。 According to the present invention, it is possible to suppress an increase in area of a voltage detection circuit connected to a multi-cell secondary battery as the number of cells increases.
以下、本発明の実施形態に係る電圧検出回路、充電制御回路、充放電制御回路及び半導体装置について、図面を参照して説明する。なお、後述の説明において、従来の充放電制御回路の一例として図8に示される充放電制御回路100と実質的に相違しない構成要素については同じ符号を付して説明を省略する。
EMBODIMENT OF THE INVENTION Hereinafter, a voltage detection circuit, a charge control circuit, a charge/discharge control circuit, and a semiconductor device according to embodiments of the present invention will be described with reference to the drawings. In the following description, components that are not substantially different from the charge/
[第1の実施形態]
図1は、本発明の第1の実施形態に係る半導体装置の一例であるバッテリ装置1の回路構成を示すブロック図である。
[First embodiment]
FIG. 1 is a block diagram showing a circuit configuration of a
バッテリ装置1は、半導体プロセスによって半導体基板に形成された半導体集積回路、具体的には二次電池2の充放電を制御する充放電制御回路10を含むICチップを備えている。
The
バッテリ装置1及び充放電制御回路10は、それぞれ、第1の実施形態に係る半導体装置及び充放電制御回路の一実施例である。バッテリ装置1は、いわゆる多セル構成の組電池を含む二次電池2と、外部正極端子P+及び外部負極端子P-と、放電制御FET(Field Effect Transistor)3と、充電制御FET4と、二次電池2の充放電を制御するための充放電制御回路10と、を備えている。
The
二次電池2は、直列に接続されるセルの個数を「n」とすると、n個の電池セル(以下、単に「セル」とする)2_1~2_nを直列接続した組電池を含む、いわゆる多セル電池である。多セル電池の場合、nは2以上の自然数、すなわち複数である。n個のセル2_1,…,2_nは、二次電池2の正極2aから二次電池2の負極2bに向かって、この順番に直列に接続されている。
The
充放電制御装置20は、外部正極端子P+及び外部負極端子P-と、放電制御FET3と、充電制御FET4と、充放電制御回路10と、を備えている。すなわち、半導体装置としての充放電制御装置20は、バッテリ装置1から二次電池2を省略した装置である。
The charge/
外部正極端子P+及び外部負極端子P-は、例えば、充電器及び負荷等の外部機器(図示省略)に接続するための端子である。バッテリ装置1内において、外部正極端子P+と外部負極端子P-とを接続する経路(以下、「外部端子間経路」とする)には、例えば、外部正極端子P+側から順に、二次電池2、過電流検出用抵抗5、放電制御FET3及び充電制御FET4が接続されている。
The external positive terminal P+ and the external negative terminal P- are terminals for connecting to external devices (not shown) such as a charger and a load, for example. In the
バッテリ装置1及び充放電制御装置20は、外部負極端子P-側、すなわちローサイドに、放電制御FET3及び充電制御FET4を備えている。放電制御FET3及び充電制御FET4は、何れもNMOSトランジスタであり、互いのドレインが接続されている。
The
放電制御FET3は、放電制御信号出力端子DOに接続されるゲートと、充電制御FET4のドレインと接続される一端としてのドレインと、過電流検出用抵抗5の一端と接続される他端としてのソースと、を含んでいる。
The
充電制御FET4は、充電制御信号出力端子COに接続されるゲートと、外部負極端子P-に接続される一端としてのソースと、放電制御FET3のドレインと接続される他端としてのドレインと、を含んでいる。
The charging
充放電制御回路10は、正極電源入力端子VDD、負極電源入力端子VSS、セル接続端子VC1,・・・,VC(n-1)、充電制御信号出力端子CO、放電制御信号出力端子DO、外部負電圧入力端子VM並びに過電流検出端子VINIを備えている。
The charge/
第1電源入力端子としての正極電源入力端子VDDは、正極2aと抵抗R1を介して接続されており、二次電池2の正極2aからの電圧が供給されている。第2電源入力端子としての負極電源入力端子VSSは、負極2bに接続されており、負極2bからの電圧が供給されている。
A positive power input terminal VDD serving as a first power input terminal is connected to the
セル接続端子VC1は、抵抗R2を介して、第1セル2_1及び第2セル2_2の接点、すなわち第1セル2_1の負極端子及び第2セル2_2の正極端子と接続されている。以下、セル接続端子VC1と同様にして、セル接続端子VC2,・・・,VC(n-1)は、それぞれ、抵抗R3,・・・,Rnを介して、第2セル2_2の負極端子及び第3セル2_3の正極端子,・・・,第n-1セル2_(n-1)の負極端子及び第nセル2_nの正極端子と接続されている。 The cell connection terminal VC1 is connected to the contact point of the first cell 2_1 and the second cell 2_2, that is, the negative terminal of the first cell 2_1 and the positive terminal of the second cell 2_2, via a resistor R2. Hereinafter, in the same manner as the cell connection terminal VC1, the cell connection terminals VC2, ..., VC(n-1) are connected to the negative terminal and the negative terminal of the second cell 2_2 through the resistors R3, ..., Rn, respectively. The positive terminal of the third cell 2_3, . . . , is connected to the negative terminal of the (n−1)th cell 2_(n−1) and the positive terminal of the nth cell 2_n.
ここで、抵抗R1,・・・,Rnの第1セル2_1から第nセル2_nと接続される端(図1における左側の端)を第1端と称し、正極電源入力端子VDD、セル接続端子VC1,・・・,VC(n-1)及び負極電源入力端子VSSと接続される端、すなわち、第1端と逆方向の端を第2端(図1における右側の端)と称する。 Here, the ends of the resistors R1, ..., Rn connected to the first cell 2_1 to the nth cell 2_n (the left end in FIG. 1) are referred to as the first ends, and the positive power input terminal VDD and the cell connection terminal The end connected to VC1, .
抵抗R1の第2端と正極電源入力端子VDDとの接点と、負極2bと負極電源入力端子VSSとの接点との間には、電圧変動抑制のための容量C1が接続されている。以下、容量C1と同様にして、容量C2,・・・,Cnが、それぞれ、抵抗R2,・・・,Rnの第2端とセル接続端子VC1,・・・,VC(n-1)との接点と、負極2bと負極電源入力端子VSSとの接点との間に接続されている。
A capacitor C1 for suppressing voltage fluctuations is connected between a contact point between the second end of the resistor R1 and the positive power input terminal VDD, and a contact point between the
充電制御信号出力端子COは、充放電制御回路10内で生成された二次電池2の充電の停止及び許可を制御する充電制御信号を、充放電制御回路10の外部へ出力する端子である。充電制御信号出力端子COは、充電制御FET4のゲートに接続されている。
The charging control signal output terminal CO is a terminal that outputs a charging control signal generated within the charging and discharging
放電制御信号出力端子DOは、充放電制御回路10内で生成された二次電池2の放電を停止及び許可を制御する放電制御信号を、充放電制御回路10の外部へ出力する端子である。放電制御信号出力端子DOは、放電制御FET3のゲートに接続されている。
The discharge control signal output terminal DO is a terminal that outputs, to the outside of the charge and
外部負電圧入力端子VMは、抵抗6を介して外部負極端子P-及び充電制御FET4のソースと接続されている。
The external negative voltage input terminal VM is connected to the external negative terminal P- and the source of the
過電流検出端子VINIは、過電流検出用抵抗5の一端及び放電制御FET3のソースと接続されている。
The overcurrent detection terminal VINI is connected to one end of the
図2は、本実施形態に係る充放電制御回路の一例である充放電制御回路10の主要な構成を概略的に示した回路図である。
FIG. 2 is a circuit diagram schematically showing the main configuration of the charge/
充放電制御回路10は、充放電制御回路100(図8参照)に対して、電圧検出回路30(図8参照)の代わりに電圧検出回路50を備える点で相違するが、その他の点では実質的な相違はない。そこで、充放電制御回路10の説明では、電圧検出回路50を中心に説明し、実質的に相違しないレベルシフタ40(図8参照)等の構成要素については、同じ符号を付して説明を簡略又は省略する。
The charge/
充放電制御回路10は、本実施形態に係る電圧検出回路の一例である電圧検出回路50と、レベルシフタ40と、過電圧判定回路12と、制御回路15とを備えている。電圧検出回路50は、電圧検出回路30に対して、NMOSトランジスタ31の代わりにエンハンスメント型のNMOSトランジスタ51を有する点と、NMOSトランジスタ32の代わりに保護回路60を有する点と、デプレッション型のNMOSトランジスタ52と、デプレッション型のNMOSトランジスタ53と、エンハンスメント型のNMOSトランジスタ54とをさらに有している。
The charge/
入力トランジスタとしてのNMOSトランジスタ51は、NMOSトランジスタ31と同様に接続されるが、その耐電圧は、NMOSトランジスタ31の耐電圧よりも低い、相対的に低耐圧なFETである。すなわち、NMOSトランジスタ51は、NMOSトランジスタ31よりも面積が小さい。NMOSトランジスタ51は、少なくとも天絡や地絡の発生していない通常状態においてゲートに印加される電圧以上、具体的には1個のセルの電圧以上のゲート耐圧を有するように設定される。
The
FETの一例であるNMOSトランジスタ52は、いわゆるカスコードトランジスタであり、NMOSトランジスタ51のドレインソース間電圧VDSをある程度確保する観点から接続される。NMOSトランジスタ52は、NMOSトランジスタ51のドレインと接続される第1端としてのソースを含んでいる。NMOSトランジスタ52のソースとNMOSトランジスタ51のドレインとの接続点はノードP2を構成している。また、NMOSトランジスタ52は、NMOSトランジスタ51のゲートと接続されるゲートと、電圧検出回路50の出力端P3と接続される第2端としてのドレインと、を含んでいる。すなわち、NMOSトランジスタ52のドレインは、電圧検出回路50に対する後段回路のレベルシフタ40(より詳細にはPMOSトランジスタ41のゲート)と接続されている。
The
バイパストランジスタとしてのNMOSトランジスタ54は、NMOSトランジスタ51のゲート及びNMOSトランジスタ52のゲートと接続されるゲートと、NMOSトランジスタ51のゲート及び自己のゲートと接続されるソースと、NMOSトランジスタ51のドレイン及びNMOSトランジスタ52のソースと接続されるドレインと、NMOSトランジスタ51のソース及び電源端子9と接続されるバックゲートと、を含んでいる。NMOSトランジスタ54のドレイン、NMOSトランジスタ51のドレイン及びNMOSトランジスタ52のソースの接続点は、ノードP2を構成している。NMOSトランジスタ54は、NMOSトランジスタ51と同様に、NMOSトランジスタ31の耐電圧よりも低い、相対的に低耐圧なFETである。
The
NMOSトランジスタ53は、電源端子8に接続されたドレインと、ゲートと、自己のゲート接続されたソースとを含み、定電流源として動作する。NMOSトランジスタ53と保護回路60との接続点はノードP1を構成している。NMOSトランジスタ53は、保護回路60による耐圧保護が可能なため、相対的に低耐圧なFETを適用できる。
保護回路60は、例えば、FETの一例であるPMOSトランジスタ61,62,63と、定電流源65とを有している。
The
PMOSトランジスタ61は、電源端子8と接続されるソースと、ゲートと、自己のゲートと接続されるドレインと、を含んでいる。PMOSトランジスタ62は、PMOSトランジスタ61のドレインと接続されるソースと、ゲートと、自己のゲートと接続されるドレインと、を含んでいる。PMOSトランジスタ63は、NMOSトランジスタ53のゲート及びソースと接続されるソースと、PMOSトランジスタ62のゲート及びドレインと接続されるゲートと、NMOSトランジスタ52のドレイン及びPMOSトランジスタ41のゲートと接続されるドレインと、を含んでいる。
The
定電流源65は、PMOSトランジスタ62のゲート及びドレインとPMOSトランジスタ63のゲートと接続される第1端と、電源端子9に接続される第2端とを含んでいる。
Constant
保護回路60のうち、縦続接続される2個のPMOSトランジスタ61,62と、PMOSトランジスタ61,62にドレイン電流を供給する定電流源65とは、クランプ回路を構成している。PMOSトランジスタ63は、クランプ回路からの出力電圧をゲートに受ける保護回路60の出力トランジスタを構成している。PMOSトランジスタ61,62,63は、NMOSトランジスタ32と同程度の耐圧を持っている。
In the
過電圧判定回路12は、入力される両端の電圧に基づいて、各セル2_1,…,2_nが過電圧であるか否かの判定機能を有し、各セル2_1,…,2_nが過電圧であるか否か判定可能に構成されている。制御回路15は、図示が省略されている過放電検出回路及び過充電検出回路の少なくとも一方を含む過電圧判定回路12以外の回路も含めた他の回路から入力される信号に応じて、充電制御信号出力端子CO又は放電制御信号出力端子DOに、トランジスタのオンとオフとを切り替える制御信号を供給可能に構成されている。
The
次に、電圧検出回路50に最も高い電圧が印加される場合の一例、具体的にはセル接続端子VC(n-1)が天絡(電源端子8と短絡)した場合を例に挙げて、電圧検出回路50の動作を説明する。
Next, an example of a case where the highest voltage is applied to the
セル接続端子VC(n-1)が天絡する前の通常状態においては、NMOSトランジスタ51及びNMOSトランジスタ54はオフしている。ノードP2の電圧は、電圧Vddである。電圧検出回路50の出力端P3の電圧は、電圧検出結果を示す信号に相当し、通常状態ではHレベルである。
In the normal state before the cell connection terminal VC(n-1) is shorted to power, the
セル接続端子VC(n-1)が天絡すると、NMOSトランジスタ51のゲートに電源端子8の電圧Vdd、すなわち二次電池2の電圧に相当する電圧が印加される。セル接続端子VC(n-1)が天絡した後は、NMOSトランジスタ51のゲートの電圧は徐々に上昇していき、やがてNMOSトランジスタ51のゲートの電圧がNMOSトランジスタ51の閾値電圧を超える。NMOSトランジスタ51のゲートの電圧がNMOSトランジスタ51の閾値電圧を超えると、NMOSトランジスタ51がオンして導通する。
When the cell connection terminal VC(n-1) is shorted to power, the voltage Vdd of the
NMOSトランジスタ51が導通すると、ノードP2の電圧は「NMOSトランジスタ51のゲートの電圧-NMOSトランジスタ52の閾値電圧」に低下する。ノードP2の電圧の低下に伴って出力端P3の電圧も低下し、HレベルからLレベルに遷移する。すなわち、セル接続端子VC(n-1)の天絡が検出されたことを示す信号が、出力端P3からレベルシフタ40へ出力される。ノードP2の電圧は、NMOSトランジスタ52の閾値電圧は負なので、NMOSトランジスタ51のゲートの電圧よりも高い。NMOSトランジスタ51が導通した後もNMOSトランジスタ51のゲートの電圧が基準電圧Vrefに到達するまでは、NMOSトランジスタ54はオフを維持する。NMOSトランジスタ54がオフを維持する間は、ノードP2の電圧は、NMOSトランジスタ51のゲートの電圧よりも高い状態で維持される。
When the
さらに、NMOSトランジスタ51のゲートの電圧が上昇して、基準電圧Vref以上になると、NMOSトランジスタ54がオンして導通する。NMOSトランジスタ54がオンして導通すると、ノードP2の電圧は「NMOSトランジスタ51のゲートの電圧-NMOSトランジスタ51の閾値電圧-NMOSトランジスタ51のオーバードライブ電圧」に低下する。
Furthermore, when the voltage at the gate of the
ここで、NMOSトランジスタ51のゲートと同じノードの電圧は、NMOSトランジスタ51の閾値電圧とオーバードライブ電圧との関係から、ノードP2の電圧以上になる。したがって、NMOSトランジスタ51のゲートの電圧が基準電圧Vrefにクランプするように、NMOSトランジスタ54を経由してNMOSトランジスタ51のドレインからソースへ向かってバイパス電流が流れる。この結果、NMOSトランジスタ51のゲートの電圧上昇が基準電圧Vref近傍に抑えられる。
Here, the voltage at the same node as the gate of the
保護回路60は、定電流源として動作するNMOSトランジスタ53のソースの電圧、すなわちノードP1の電圧を所定電圧にクランプすることによって、NMOSトランジスタ53を過電圧から保護している。所定電圧は、電源端子8の電圧Vddと導通時のNMOSトランジスタ53のソース・ドレイン間電圧と、NMOSトランジスタ53の耐圧を考慮して設定される。例えば、PMOSトランジスタ61,62,63を何れも同じ閾値電圧|Vthp|をもつFETとすれば、ノードP1の電圧が電圧(Vdd-|Vthp|)にクランプされる。
The
電圧検出回路50より後段の信号処理は、従来の充放電制御回路100、充放電制御回路100を備える充放電制御装置及びバッテリ装置と同様である。すなわち、図2の例の場合、過電圧判定回路12は、電圧検出回路50からレベルシフタ40を介して入力された電圧に基づいて、セル2_nが過電圧であるか否かを判定し、判定結果に対応する信号を制御回路15へ伝送する。制御回路15は受けた判定結果に対応する信号に基づいて、充電制御FET4のオンとオフとを切り替える制御信号を充電制御信号出力端子COへ供給する一方、放電制御FET3のオンとオフとを切り替える制御信号を放電制御信号出力端子DOへ供給する。
The signal processing subsequent to the
電圧検出回路50、並びに電圧検出回路50を備える充放電制御回路10、充放電制御装置20及びバッテリ装置1によれば、電圧検出回路50に入力される電圧が印加されるゲートを含むNMOSトランジスタ51への入力電圧を従来よりも低く抑えることができる。NMOSトランジスタ51への入力電圧を従来よりも低く抑えることができるため、NMOSトランジスタ51の耐圧を、従来の電圧検出回路30(図8参照)のNMOSトランジスタ31の耐圧より低く抑えることができる。
According to the
また、NMOSトランジスタ53及びNMOSトランジスタ54の耐圧は、NMOSトランジスタ51と同程度(相対的に低耐圧)に抑えることができる。さらに、NMOSトランジスタ53及びNMOSトランジスタ54は、NMOSトランジスタ51との機能の差異から、NMOSトランジスタ51と比べて十分に短い(1桁から2桁程度小さい)チャンネル長(L長)を適用することができる。一方、NMOSトランジスタ52及びPMOSトランジスタ61,62,63は、NMOSトランジスタ31やNMOSトランジスタ32と比べると、同程度の耐圧が必要になるが、その機能の差異から、チャンネル長(L長)をより短く(1桁から2桁程度小さく)することができる。
Further, the breakdown voltages of the
したがって、電圧検出回路50は、電圧検出回路30に対して、素子数は増加するものの、個々の素子の面積がNMOSトランジスタ31及びNMOSトランジスタ32よりも小さく、総面積でみれば、従来の電圧検出回路30の面積と比べて電圧検出回路50の面積を小さく抑えることができる。また、電圧検出回路50及び電圧検出回路30の各回路の面積は増加するが、電圧検出回路50、並びに電圧検出回路50を備える充放電制御回路10、充放電制御装置20及びバッテリ装置1によれば、直列に接続されるセル2_1~2_nの個数であるnが大きく二次電池2の電圧が高い場合であっても、電圧検出回路50の面積増加分を、電圧検出回路30の面積増加分よりも小さく抑えることができる。
Therefore, although the
電圧検出回路50、並びに電圧検出回路50を備える充放電制御回路10、充放電制御装置20及びバッテリ装置1によれば、NMOSトランジスタ51の入力電圧を従来よりも低く抑えることができるため、PBTI(Positive Bias Temperature Instability)を従来よりも抑えることができる。また、従来よりもPBTIを抑えることができるので、N型トランジスタの閾値電圧シフトを抑えることができ、従来よりも長期信頼性試験後の検出電圧シフトを抑えることができる。
According to the
また、電圧検出回路50は、NMOSトランジスタ51と縦続接続されるNMOSトランジスタ52を有しているため、NMOSトランジスタ51のドレインソース間電圧VDSを一定に保つことができる。すなわち、NMOSトランジスタ51のドレインソース間電圧VDSを、電圧Vddの依存性が無い電圧とすることができる。
Further, since the
なお、上述した電圧検出回路50は、保護回路60内にクランプ回路を有する例を説明しているが、PMOSトランジスタ63がクランプされた電圧をゲートに受けることが可能な構成であれば、これに限定されない。例えば、電圧検出回路50の外部にクランプ回路が設けられており、当該クランプ回路の出力電圧を利用可能であれば、当該クランプ回路の出力電圧が印加されるゲートを含むPMOSトランジスタ63を保護回路60としてもよい。
Although the
[第2の実施形態]
図3は第2の実施形態に係る電圧検出回路の一例である電圧検出回路50Aの主要な構成を概略的に示した回路図である。
[Second embodiment]
FIG. 3 is a circuit diagram schematically showing the main configuration of a
第2の実施形態に係る半導体装置、充放電制御回路及び電圧検出回路は、第1の実施形態に係る半導体装置、充放電制御回路及び電圧検出回路に対して、電圧検出回路の構成が異なる点で相違するが、その他の点は実質的に相違しない。そこで、本実施形態の説明では、電圧検出回路50に対して相違する電圧検出回路50Aを中心に説明し、その他の実質的に相違しない構成要素については、同じ符号を付して重複する説明を省略する。
The semiconductor device, charge/discharge control circuit, and voltage detection circuit according to the second embodiment differ from the semiconductor device, charge/discharge control circuit, and voltage detection circuit according to the first embodiment in the configuration of the voltage detection circuit. However, there are no substantial differences in other respects. Therefore, in the description of this embodiment, the
充放電制御回路10Aは、充放電制御回路10に対して、電圧検出回路50に代わり電圧検出回路50Aを備える点で相違するが、その他の点では実質的な相違はない。電圧検出回路50Aは、電圧検出回路30に対して、NMOSトランジスタ31の代わりにNMOSトランジスタ51を有する点と、NMOSトランジスタ52と、NMOSトランジスタ53と、NMOSトランジスタ54とをさらに有する点で相違するが、その他の点では実質的な相違はない。また、電圧検出回路50Aは、電圧検出回路50に対して、保護回路60の代わりに、NMOSトランジスタ32を有する点で相違するが、その他の点では実質的な相違はない。
The charge/
電圧検出回路50AにおけるNMOSトランジスタ53は、ドレインと電源端子8と間に、NMOSトランジスタ53を過電圧から保護するNMOSトランジスタ32が接続されている。すなわち、第3のトランジスタとしてのNMOSトランジスタ32はNMOSトランジスタ53(より詳細にはゲート及びソース)と縦続接続されている。また、NMOSトランジスタ53は、自己のゲート及びソースが接続されるとともに、NMOSトランジスタ32のゲート、NMOSトランジスタ52のドレイン及びPMOSトランジスタ41のゲートと接続されている。NMOSトランジスタ53のゲート及びソースは、電圧検出回路50Aにおける出力端P3である。
In the
次に、電圧検出回路50Aに最も高い電圧が印加される場合の一例、具体的にはセル接続端子VC(n-1)が天絡した場合を例に挙げて、電圧検出回路50Aの動作を説明する。
Next, we will explain the operation of the
電圧検出回路50Aは、保護回路60によってNMOSトランジスタ53を耐圧保護する電圧検出回路50に対して、NMOSトランジスタ32によってNMOSトランジスタ53を耐圧保護する点において相違するが、NMOSトランジスタ51の保護動作を含む全体的な回路動作は実質的に相違しない。電圧検出回路50Aの回路動作の説明は、電圧検出回路50における回路動作の説明をもって省略する。
The
第2の実施形態に係る電圧検出回路、充放電制御回路、充放電制御装置及びバッテリ装置によれば、第1の実施形態に係る電圧検出回路、充放電制御回路、充放電制御装置及びバッテリ装置と同様の効果を得ることができる。 According to the voltage detection circuit, charge/discharge control circuit, charge/discharge control device, and battery device according to the second embodiment, the voltage detection circuit, charge/discharge control circuit, charge/discharge control device, and battery device according to the first embodiment You can get the same effect as .
また、電圧検出回路50Aは、電圧検出回路50に対して、相対的に耐圧が高いFETの個数をさらに少なくすることができるので、回路面積をさらに小さく抑えることができる。したがって、直列に接続されるセル2_1~2_nの個数であるnが大きく二次電池2の電圧が高い場合であっても、電圧検出回路50Aの面積増加分を、電圧検出回路30及び電圧検出回路50の面積増加分よりも小さく抑えることができる。
Further, in the
なお、本発明は上述した実施形態そのままに限定されるものではなく、実施段階では、上述した実施例以外にも様々な形態で実施することが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、追加、置き換え又は変更することができる。そこで、本発明の変形例について、幾つか例を挙げて説明する。 It should be noted that the present invention is not limited to the above-mentioned embodiments as they are, and at the implementation stage, it is possible to implement them in various forms other than the above-mentioned embodiments, and within the scope of the gist of the invention, Various omissions, additions, substitutions, or changes may be made. Therefore, some modifications of the present invention will be described with reference to some examples.
(第1変形例)
図4は、本発明の実施形態に係る電圧検出回路の他の構成例(第1変形例)である電圧検出回路50Bの構成を示した概略図である。
(First modification)
FIG. 4 is a schematic diagram showing the configuration of a
電圧検出回路50Bは、電圧検出回路50Aに対して、デプレッション型のNMOSトランジスタ52の代わりに、エンハンスメント型のNMOSトランジスタ72を有する点で相違するが、その他の点では実質的に相違しない。なお、NMOSトランジスタ72は、正の閾値電圧を持つため、ゲートが接続点P_(n-1)ではなく、例えば、接続点P_(n-2)等の接続点P_(n-1)よりも電圧が高い接続点に接続される点で、NMOSトランジスタ52と相違するが、作用及び機能としては実質的にNMOSトランジスタ52と相違しない。
The
このように構成される電圧検出回路50Bは、電圧検出回路50Aと同様に作用し、同様の効果を得ることができる。したがって、本発明の実施形態に係る電圧検出回路、並びに当該電圧検出回路を備える充放電制御回路、充放電制御装置及びバッテリ装置において、電圧検出回路50Aの代わりに電圧検出回路50Bを適用してもよい。つまるところ、電圧検出回路50Aを電圧検出回路50Bに代えた充放電制御回路10B、充放電制御装置20及びバッテリ装置1においても、電圧検出回路50Aを備える充放電制御回路10A、充放電制御装置20及びバッテリ装置1と同様に作用し、同様の効果を得ることができる。
The
(第2変形例)
図5は、本発明の実施形態に係る電圧検出回路の他の構成例(第2変形例)である電圧検出回路50Cの構成を示した概略図である。
(Second modification)
FIG. 5 is a schematic diagram showing the configuration of a
電圧検出回路50Cは、電圧検出回路50Aに対して、2個のPMOSトランジスタ561,562を有するカレントミラー回路56をさらに有している点と、NMOSトランジスタ32,56の配置の点で相違するものの、その他の点では実質的な相違はない。そこで、電圧検出回路50Cの説明では、NMOSトランジスタ51等の実質的に相違しない構成要素については同じ符号を付してその説明を省略する。
The
電圧検出回路50Cは、NMOSトランジスタ32、NMOSトランジスタ51、NMOSトランジスタ52、NMOSトランジスタ53及びNMOSトランジスタ54と、カレントミラー回路56と、を有している。カレントミラー回路56において、PMOSトランジスタ561は、電源端子8に接続されたソースと、PMOSトランジスタ562のゲートと接続されるゲートと、ドレインとを含んでいる。また、PMOSトランジスタ562は、電源端子8に接続されたソースと、PMOSトランジスタ561のゲートと接続されるゲートと、自己(PMOSトランジスタ562)のゲートと接続されるドレインとを含んでいる。PMOSトランジスタ561のドレインを流れる電流は、PMOSトランジスタ562のドレインを流れる電流と等しくなるように構成されている。
The
PMOSトランジスタ561のドレインは、電圧検出回路50Cにおける出力端P3及びNMOSトランジスタ52のドレインと接続されている。一方、PMOSトランジスタ562のドレイン及び電源端子9との間には、電圧検出回路50AにおけるNMOSトランジスタ32及びNMOSトランジスタ53が接続されている。具体的に説明すれば、NMOSトランジスタ32のソースとNMOSトランジスタ53のドレインとが接続されている。NMOSトランジスタ53のゲートは、NMOSトランジスタ32のゲートとNMOSトランジスタ53のソースとが接続されている。NMOSトランジスタ32のゲートと、NMOSトランジスタ53のゲートと、NMOSトランジスタ53のソースとの接続点は、電源端子9と接続されている。
The drain of the
このように構成される電圧検出回路50Cは、電圧検出回路50A,50Bと同様に作用し、同様の効果を得ることができる。つまるところ、電圧検出回路50Aを電圧検出回路50Cに代えた充放電制御回路10C、充放電制御装置20及びバッテリ装置1においても、電圧検出回路50Aを備える充放電制御回路10A、充放電制御装置20及びバッテリ装置1と同様に作用し、同様の効果を得ることができる。
The
(第3変形例)
図6は、本発明の実施形態に係る電圧検出回路の他の構成例(第3変形例)である電圧検出回路50Dの構成を示した概略図である。
(Third modification)
FIG. 6 is a schematic diagram showing the configuration of a
電圧検出回路50Dは、電圧検出回路50Cに対して、デプレッション型のNMOSトランジスタ52の代わりに、エンハンスメント型のNMOSトランジスタ72を有する点で相違するが、その他の点では実質的に相違しない。換言すれば、電圧検出回路50Dは、電圧検出回路50Cに対して、第1変形例の変形内容を適用した回路である。
このように構成される電圧検出回路50Dは、電圧検出回路50A,50B,50Cと同様に作用し、同様の効果を得ることができる。つまるところ、電圧検出回路50Aを電圧検出回路50Dに代えた充放電制御回路10D、充放電制御装置20及びバッテリ装置1においても、電圧検出回路50Aを備える充放電制御回路10A、充放電制御装置20及びバッテリ装置1と同様に作用し、同様の効果を得ることができる。
The
(第4変形例)
図7は、本発明の実施形態に係る充電制御回路及び半導体装置の他の構成例(第4変形例)である、充電制御回路210、充電制御装置220及びバッテリ装置201の構成を示した概略図である。
(Fourth modification)
FIG. 7 schematically shows the configurations of a charging
充電制御装置220は、いわゆるヒューズ保護型の充電制御装置であり、ヒューズ81及びヒューズ82を含む開放回路80と、充電制御回路210とを備えている。ヒューズ81及びヒューズ82は、互いに直列に接続されている。具体的には、ヒューズ82の一端はEB+端子に接続されている。ヒューズ82の他端は、ヒューズ81の一端に接続されている。ヒューズ81の他端は、第1セル2_1の+極に接続されている。充電制御回路210は、充放電制御回路10(図2参照)に対して、放電制御端子DO及び放電制御端子DOと接続される信号経路が省略された回路であり、他の部分については実質的に相違しない回路である。
The charging
充電制御FET4は、例えば、ゲート、ソース、ドレインを有するNチャネル型の電界効果トランジスタである。ゲートは、充電制御回路210のCO端子に接続されている。ソースは、EB-端子に接続されている。ドレインは、抵抗85の一端に接続されている。充電制御FET4は、CO端子から出力される信号に基づいて、ソース端子-ドレイン端子間をオン・オフ制御する。抵抗85の他端は、ヒューズ81とヒューズ82との接続部分に接続されている。抵抗85は、充電制御FET4がオン時にヒューズ81及びヒューズ82を溶断するヒーター素子として機能する。
The
上述した充電制御装置220及びバッテリ装置201のように、本発明の実施形態に係る半導体装置として、充放電制御装置20及びバッテリ装置1と異なる構成の半導体装置を採用してもよい。充電制御装置回路210、充電制御装置220及びバッテリ装置201によれば、充放電制御回路10、充放電制御装置20及びバッテリ装置1と同様の効果を得ることができる。
Like the
なお、上述したMOSトランジスタは、FETの一例として示したものであり、FETであればその種類を問わない。例えば、接合型FET(JFET)や金属絶縁膜半導体型FET(MISFET)等のMOSFETと異なる種類のFETを適用してもよい。 Note that the above-mentioned MOS transistor is shown as an example of a FET, and any type of FET may be used. For example, a type of FET different from a MOSFET, such as a junction FET (JFET) or a metal-insulating-film-semiconductor FET (MISFET), may be applied.
これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。 These embodiments and their modifications are included within the scope and gist of the invention, as well as within the scope of the invention described in the claims and its equivalents.
1,201 バッテリ装置(半導体装置)
2 二次電池
3 放電制御FET
4 充電制御FET
8 電源端子
9 電源端子
10,10A,10B,10C,10D 充放電制御回路
210 充電制御回路
12 過電圧判定回路
15 制御回路
20 充放電制御装置(半導体装置)
220 充電制御回路(半導体装置)
50,50A,50B,50C,50D 電圧検出回路
32 デプレッション型のNMOSトランジスタ(第3のトランジスタ)
51 エンハンスメント型のNMOSトランジスタ(入力トランジスタ)
52 デプレッション型のNMOSトランジスタ(第1のトランジスタ)
53 デプレッション型のNMOSトランジスタ(第2のトランジスタ)
54 エンハンスメント型のNMOSトランジスタ(バイパストランジスタ)
63 エンハンスメント型のPMOSトランジスタ(第3のトランジスタ)
80 開放回路
81,82 ヒューズ
CO 充電制御信号出力端子
DO 放電制御信号出力端子
1,201 Battery device (semiconductor device)
2
4 Charge control FET
8
220 Charging control circuit (semiconductor device)
50, 50A, 50B, 50C, 50D
51 Enhancement type NMOS transistor (input transistor)
52 Depletion type NMOS transistor (first transistor)
53 Depletion type NMOS transistor (second transistor)
54 Enhancement type NMOS transistor (bypass transistor)
63 Enhancement type PMOS transistor (third transistor)
80
Claims (9)
前記入力トランジスタのゲートと接続されるゲートと、前記入力トランジスタのドレインと接続されるドレインと、前記入力トランジスタのゲート及び自己のゲートと接続されるソースと、前記第1の電源端子に接続されるバックゲートとを含むバイパストランジスタと、
前記入力トランジスタと接続される第1端と、電圧検出結果を示す信号が出力される出力端と接続される第2端とを含む第1のトランジスタと、
第2の電源端子と接続されるドレインと、ゲートと、自己のゲートと接続されるソースとを含む第2のトランジスタと、
前記第2のトランジスタと縦続接続される第3のトランジスタと、
を備えることを特徴とする電圧検出回路。 an input transistor including a gate to which a voltage to be detected is applied, a source connected to a first power supply terminal, and a drain;
a gate connected to the gate of the input transistor; a drain connected to the drain of the input transistor; a source connected to the gate of the input transistor and its own gate; and a source connected to the first power supply terminal. a bypass transistor including a back gate;
a first transistor including a first end connected to the input transistor and a second end connected to an output end from which a signal indicating a voltage detection result is output;
a second transistor including a drain connected to a second power supply terminal, a gate, and a source connected to its own gate;
a third transistor connected in cascade with the second transistor;
A voltage detection circuit comprising:
第1の電源入力端子及び第2の電源入力端子と、
複数の電池セルを直列接続した組電池を含む二次電池の充電を制御する充電制御FETのゲートに接続される充電制御信号出力端子と、
前記電圧検出回路から出力された電圧に基づいて前記二次電池が過電圧であるか否かを判定可能な過電圧判定回路と、
前記過電圧判定回路を含む他の回路から入力される信号に応じて、前記充電制御FETのオンとオフとを切り替える制御信号を前記充電制御信号出力端子へ供給可能な制御回路と、
を備える充電制御回路。 The voltage detection circuit according to any one of claims 1 to 3,
a first power input terminal and a second power input terminal;
a charging control signal output terminal connected to a gate of a charging control FET that controls charging of a secondary battery including an assembled battery in which a plurality of battery cells are connected in series;
an overvoltage determination circuit that can determine whether or not the secondary battery is overvoltage based on the voltage output from the voltage detection circuit;
a control circuit capable of supplying a control signal for switching the charge control FET between on and off to the charge control signal output terminal in accordance with a signal input from another circuit including the overvoltage determination circuit;
A charging control circuit comprising:
第1の電源入力端子及び第2の電源入力端子と、
複数の電池セルを直列接続した組電池を含む二次電池の充電を制御する充電制御FETのゲートに接続される充電制御信号出力端子と、
前記二次電池の放電を制御する放電制御FETのゲートに接続される放電制御信号出力端子と、
前記二次電池を充電する充電器及び前記二次電池を放電させる負荷の何れか一方が接続される外部正極端子及び外部負極端子のうち、前記外部負極端子の電圧が入力される外部負電圧入力端子と、
前記電圧検出回路から出力された電圧に基づいて前記二次電池が過電圧であるか否かを判定可能な過電圧判定回路と、
前記過電圧判定回路を含む他の回路から入力される信号に応じて、前記充電制御FETのオンとオフとを切り替える制御信号を前記充電制御信号出力端子へ供給する一方、前記放電制御FETのオンとオフとを切り替える制御信号を前記放電制御信号出力端子へ供給可能な制御回路と、
を備える充放電制御回路。 The voltage detection circuit according to any one of claims 1 to 3,
a first power input terminal and a second power input terminal;
a charging control signal output terminal connected to a gate of a charging control FET that controls charging of a secondary battery including an assembled battery in which a plurality of battery cells are connected in series;
a discharge control signal output terminal connected to a gate of a discharge control FET that controls discharge of the secondary battery;
an external negative voltage input into which the voltage of the external negative terminal is input, among an external positive terminal and an external negative terminal to which either a charger for charging the secondary battery or a load for discharging the secondary battery is connected; terminal and
an overvoltage determination circuit that can determine whether or not the secondary battery is overvoltage based on the voltage output from the voltage detection circuit;
A control signal for switching the charge control FET on and off is supplied to the charge control signal output terminal in accordance with a signal input from another circuit including the overvoltage determination circuit, and a control signal for switching the charge control FET on and off is supplied to the charge control signal output terminal, while the discharge control FET is turned on and off. a control circuit capable of supplying a control signal for switching between off and off to the discharge control signal output terminal;
A charge/discharge control circuit comprising:
前記二次電池を充電する充電器及び前記二次電池を放電させる負荷の何れか一方が接続される外部正極端子及び外部負極端子と、
ゲートが充電制御信号出力端子と接続される前記充電制御FETと、
前記充電制御FETに接続されるヒューズを含む開放回路と、
を備える半導体装置。 A charging control circuit according to claim 4,
an external positive terminal and an external negative terminal to which either a charger for charging the secondary battery or a load for discharging the secondary battery are connected;
the charge control FET whose gate is connected to a charge control signal output terminal;
an open circuit including a fuse connected to the charge control FET;
A semiconductor device comprising:
前記外部正極端子及び前記外部負極端子と、
ドレイン及びソースが前記外部正極端子と前記外部負極端子とを接続する経路と直列に接続され、ゲートが放電制御信号出力端子と接続される前記放電制御FETと、
ドレイン及びソースが前記外部正極端子と前記外部負極端子とを接続する経路と直列に接続され、ゲートが充電制御信号出力端子と接続される前記充電制御FETと、
を備える半導体装置。 A charge/discharge control circuit according to claim 5;
the external positive terminal and the external negative terminal;
the discharge control FET, whose drain and source are connected in series with a path connecting the external positive terminal and the external negative terminal, and whose gate is connected to a discharge control signal output terminal;
the charge control FET, whose drain and source are connected in series with a path connecting the external positive terminal and the external negative terminal, and whose gate is connected to a charge control signal output terminal;
A semiconductor device comprising:
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