JP2023143297A - Semiconductor device - Google Patents
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Abstract
Description
本発明は、パワーデバイス等として有用な半導体装置およびそれを備える半導体システムに関する。 The present invention relates to a semiconductor device useful as a power device, etc., and a semiconductor system including the same.
高耐圧、低損失および高耐熱を実現できる次世代の結晶性酸化物半導体材料として、バンドギャップの大きな酸化ガリウム（Ｇａ２Ｏ３）を用いた半導体装置が注目されている。結晶性酸化物半導体を含む半導体装置は、スイッチング素子として、インバータなどの電力用半導体装置への適用が期待されている。また、広いバンドギャップからＬＥＤやセンサー等の受発光装置としての応用も期待されている。 Semiconductor devices using gallium oxide (Ga 2 O 3 ), which has a large band gap, are attracting attention as a next-generation crystalline oxide semiconductor material that can achieve high breakdown voltage, low loss, and high heat resistance. Semiconductor devices containing crystalline oxide semiconductors are expected to be applied as switching elements to power semiconductor devices such as inverters. Furthermore, due to its wide bandgap, it is also expected to be applied to light receiving and emitting devices such as LEDs and sensors.
酸化ガリウムには、α、β、γ、δ、εの５つの結晶構造が存在することが知られている（非特許文献１）。しかしながら、酸化ガリウムは、最安定相がβガリア構造であるので、例えば、準安定相であるコランダム構造を有する酸化ガリウムを含む結晶膜は、特殊な成膜法を用いなければ成膜することが困難であるといった課題があり、これに対し、現在、コランダム構造を有する結晶性半導体の成膜を含め、酸化ガリウムおよび／またはその混晶を含む結晶性酸化物半導体膜の成膜について、いくつか検討がなされている。 It is known that gallium oxide has five crystal structures: α, β, γ, δ, and ε (Non-Patent Document 1). However, since the most stable phase of gallium oxide is the β-gallium structure, for example, a crystalline film containing gallium oxide having a corundum structure, which is a metastable phase, cannot be formed without using a special film-forming method. In response to this problem, there are currently several studies on the deposition of crystalline oxide semiconductor films containing gallium oxide and/or its mixed crystals, including the deposition of crystalline semiconductors with a corundum structure. It is being considered.
例えば、特許文献１には、酸化ガリウムは、インジウムやアルミニウムをそれぞれ、あるいは組み合わせて混晶することによりバンドギャップ制御することが可能であり、ＩｎＡｌＧａＯ系半導体として記載されている。ここでＩｎＡｌＧａＯ系半導体とはＩｎＸＡｌＹＧａＺＯ３（０≦Ｘ≦２、０≦Ｙ≦２、０≦Ｚ≦２、Ｘ＋Ｙ＋Ｚ＝１．５～２．５）を示し、酸化ガリウムを内包する同一材料系統として俯瞰することができる。また、特許文献２には、コランダム構造を有する結晶性酸化物半導体（α－Ｇａ２Ｏ３等）を主成分として含むｎ型半導体層と、ｎ型半導体層上に積層されていえる電界シールド層およびゲート電極を備える半導体装置において、電界シールド層にｐ型酸化物半導体を用いることが記載されている。 For example, in Patent Document 1, gallium oxide is described as an InAlGaO-based semiconductor, whose band gap can be controlled by mixing indium and aluminum individually or in combination. Here, InAlGaO-based semiconductor refers to In X Al Y Ga Z O 3 (0≦X≦2, 0≦Y≦2, 0≦Z≦2, It can be viewed from a bird's-eye view as the same material system. Further, Patent Document 2 describes an n-type semiconductor layer containing a crystalline oxide semiconductor having a corundum structure (α-Ga 2 O 3 etc.) as a main component, and an electric field shield layer that can be laminated on the n-type semiconductor layer. It is also described that in a semiconductor device including a gate electrode, a p-type oxide semiconductor is used for an electric field shield layer.
酸化ガリウムを含む半導体装置は、高耐圧、低損失および高耐熱を実現できる一方、酸化ガリウムの半導体特性を十分に発揮するにはまだまだ満足のいくものではなく、例えば、ゲート絶縁膜が高電界となり破壊しやすくなるなどの問題があり、酸化ガリウムの半導体特性を十分に発揮しうる半導体装置、特に、オン抵抗を低減しつつ高耐圧化を実現できる半導体装置が待ち望まれていた。 Although semiconductor devices containing gallium oxide can achieve high breakdown voltage, low loss, and high heat resistance, they are still unsatisfactory in fully demonstrating the semiconductor properties of gallium oxide. Due to problems such as easy breakage, there has been a long-awaited semiconductor device that can fully utilize the semiconductor properties of gallium oxide, especially a semiconductor device that can achieve high breakdown voltage while reducing on-resistance.
本発明は、オン抵抗を低減しつつ優れた電界緩和効果を有する半導体装置を提供することを目的とする。 An object of the present invention is to provide a semiconductor device that has an excellent electric field relaxation effect while reducing on-resistance.
本発明者らは、上記目的を達成すべく鋭意検討した結果、半導体層に少なくとも一部が埋設されているゲート電極と、前記ゲート電極の埋設下端部と同じ深さかまたは前記埋設下端部よりも深い位置にまで少なくとも一部が前記半導体層に埋設されているディープｐ層と、チャネル層とを含む半導体装置であって、前記ディープｐ層が結晶性酸化物半導体からなり、前記ディープｐ層のキャリア濃度が前記チャネル層のキャリア濃度よりも高い半導体装置が、オン抵抗を低減しつつ電界緩和効果を得ることができることを見出した。
また、本発明者らは、上記知見を得た後、さらに検討を重ねて本発明を完成させるに至った。
As a result of intensive studies to achieve the above object, the present inventors have determined that the gate electrode, which is at least partially buried in the semiconductor layer, should be at the same depth as the buried lower end of the gate electrode or deeper than the buried lower end of the gate electrode. A semiconductor device including a deep p layer at least partially buried in the semiconductor layer to a deep position, and a channel layer, wherein the deep p layer is made of a crystalline oxide semiconductor, and the deep p layer is made of a crystalline oxide semiconductor. It has been found that a semiconductor device in which the carrier concentration is higher than that of the channel layer can obtain an electric field relaxation effect while reducing on-resistance.
Further, after obtaining the above knowledge, the present inventors conducted further studies and completed the present invention.
すなわち、本発明は、以下の発明に関する。
［１］ 半導体層に少なくとも一部が埋設されているゲート電極と、前記ゲート電極の埋設下端部と同じ深さかまたは前記埋設下端部よりも深い位置にまで少なくとも一部が前記半導体層に埋設されているディープｐ層と、チャネル層とを含む半導体装置であって、
前記チャネル層が第１のｐ型酸化物半導体を主成分として含み、前記ディープｐ層が前記第１のｐ型酸化物半導体とは異なる第２のｐ型酸化物半導体を主成分として含むことを特徴とする半導体装置。
［２］ 前記第１および／または第２のｐ型酸化物半導体がコランダム構造またはβガリア構造を有する前記［１］記載の半導体装置。
［３］ 前記第１のｐ型酸化物半導体が、酸化ガリウムまたはその混晶である前記［１］または［２］に記載の半導体装置。
［４］ 前記チャネル層と前記半導体層との伝導帯のバンドオフセットが１．５ｅＶ以下である前記［１］～［３］のいずれかに記載の半導体装置。
［５］ 前記バンドオフセットが１．０ｅＶ以下である前記［４］記載の半導体装置。
［６］ 前記第２のｐ型酸化物半導体のバンドギャップが前記第１のｐ型酸化物半導体のバンドギャップよりも小さい前記［１］～［５］のいずれかに記載の半導体装置。
［７］ 前記第２のｐ型酸化物半導体が、酸化イリジウムまたはその混晶である［１］～［６］のいずれかに記載の半導体装置。
［８］ 前記ディープｐ層と前記半導体層との間に、ｉ型半導体層が設けられている前記［１］～［７］のいずれかに記載の半導体装置。
［９］ 前記ｉ型半導体層のキャリア密度が、前記半導体層のキャリア密度よりも小さい前記［８］記載の半導体装置。
［１０］ パワーデバイスである前記［１］～［９］のいずれかに記載の半導体装置。
［１１］ 半導体装置を備える半導体システムであって、前記半導体装置が、前記［１］～［１０］のいずれかに記載の半導体装置である半導体システム。
That is, the present invention relates to the following inventions.
[1] A gate electrode that is at least partially buried in a semiconductor layer, and a gate electrode that is at least partially buried in the semiconductor layer to the same depth as the buried lower end of the gate electrode or to a deeper position than the buried lower end. A semiconductor device including a deep p layer and a channel layer,
The channel layer includes a first p-type oxide semiconductor as a main component, and the deep p layer includes a second p-type oxide semiconductor different from the first p-type oxide semiconductor as a main component. Characteristic semiconductor devices.
[2] The semiconductor device according to [1], wherein the first and/or second p-type oxide semiconductor has a corundum structure or a β-gallium structure.
[3] The semiconductor device according to [1] or [2], wherein the first p-type oxide semiconductor is gallium oxide or a mixed crystal thereof.
[4] The semiconductor device according to any one of [1] to [3], wherein a conduction band band offset between the channel layer and the semiconductor layer is 1.5 eV or less.
[5] The semiconductor device according to [4], wherein the band offset is 1.0 eV or less.
[6] The semiconductor device according to any one of [1] to [5], wherein the second p-type oxide semiconductor has a smaller band gap than the first p-type oxide semiconductor.
[7] The semiconductor device according to any one of [1] to [6], wherein the second p-type oxide semiconductor is iridium oxide or a mixed crystal thereof.
[8] The semiconductor device according to any one of [1] to [7], wherein an i-type semiconductor layer is provided between the deep p layer and the semiconductor layer.
[9] The semiconductor device according to [8], wherein the i-type semiconductor layer has a lower carrier density than the semiconductor layer.
[10] The semiconductor device according to any one of [1] to [9] above, which is a power device.
[11] A semiconductor system comprising a semiconductor device, wherein the semiconductor device is the semiconductor device according to any one of [1] to [10] above.
本発明の半導体装置によれば、オン抵抗を低減しつつ優れた電界緩和効果を得ることができる。 According to the semiconductor device of the present invention, it is possible to obtain an excellent electric field relaxation effect while reducing on-resistance.
本発明の半導体装置は、半導体層に少なくとも一部が埋設されているゲート電極と、前記ゲート電極の埋設下端部と同じ深さかまたは前記埋設下端部よりも深い位置にまで少なくとも一部が前記半導体層に埋設されているディープｐ層と、チャネル層とを含む半導体装置であって、前記チャネル層が第１のｐ型酸化物半導体を主成分として含み、前記ディープｐ層が前記第１のｐ型酸化物半導体とは異なる第２のｐ型酸化物半導体を主成分として含むことを特長とする。 The semiconductor device of the present invention includes a gate electrode that is at least partially buried in a semiconductor layer, and at least a portion of the semiconductor layer that is at least partially buried in the semiconductor layer to the same depth as the buried lower end of the gate electrode or to a deeper position than the buried lower end of the gate electrode. A semiconductor device including a deep p layer buried in a layer and a channel layer, wherein the channel layer contains a first p-type oxide semiconductor as a main component, and the deep p layer includes a first p-type oxide semiconductor. It is characterized by containing as a main component a second p-type oxide semiconductor different from the p-type oxide semiconductor.
「ゲート電極の埋設下端部」とは、前記ゲート電極の底の全部または一部をいう。
前記ゲート電極は、主電流の流れを制御することができる電極であれば特に限定されず、半導体領域、拡散領域、電極等が含まれる。
"The buried lower end of the gate electrode" refers to all or part of the bottom of the gate electrode.
The gate electrode is not particularly limited as long as it is an electrode that can control the flow of a main current, and includes a semiconductor region, a diffusion region, an electrode, and the like.
前記ゲート電極の材料は、ゲート電極として用いることができるものであれば、特に限定されず、導電性無機材料であってもよいし、導電性有機材料であってもよい。本発明においては、前記ゲート電極の材料が、金属、金属化合物、金属酸化物、金属窒化物であるのが好ましい。前記金属としては、好適には例えば、周期律表第４族～第１１族から選ばれる少なくとも１種の金属などが挙げられる。周期律表第４族の金属としては、例えば、チタン（Ｔｉ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）などが挙げられる。周期律表第５族の金属としては、例えば、バナジウム（Ｖ）、ニオブ（Ｎｂ）、タンタル（Ｔａ）などが挙げられる。周期律表第６族の金属としては、例えば、クロム（Ｃｒ）、モリブデン（Ｍｏ）およびタングステン（Ｗ）等から選ばれる１種または２種以上の金属などが挙げられる。周期律表第７族の金属としては、例えば、マンガン（Ｍｎ）、テクネチウム（Ｔｃ）、レニウム（Ｒｅ）などが挙げられる。周期律表第８族の金属としては、例えば、鉄（Ｆｅ）、ルテニウム（Ｒｕ）、オスミウム（Ｏｓ）などが挙げられる。周期律表第９族の金属としては、例えば、コバルト（Ｃｏ）、ロジウム（Ｒｈ）、イリジウム（Ｉｒ）などが挙げられる。周期律表第１０族の金属としては、例えば、ニッケル（Ｎｉ）、パラジウム（Ｐｄ）、白金（Ｐｔ）などが挙げられる。周期律表第１１族の金属としては、例えば、銅（Ｃｕ）、銀（Ａｇ）、金（Ａｕ）などが挙げられる。 The material of the gate electrode is not particularly limited as long as it can be used as a gate electrode, and may be a conductive inorganic material or a conductive organic material. In the present invention, the material of the gate electrode is preferably a metal, a metal compound, a metal oxide, or a metal nitride. The metal preferably includes, for example, at least one metal selected from Groups 4 to 11 of the Periodic Table. Examples of metals in Group 4 of the periodic table include titanium (Ti), zirconium (Zr), and hafnium (Hf). Examples of metals in Group 5 of the periodic table include vanadium (V), niobium (Nb), and tantalum (Ta). Examples of the metal of Group 6 of the periodic table include one or more metals selected from chromium (Cr), molybdenum (Mo), tungsten (W), and the like. Examples of metals in Group 7 of the periodic table include manganese (Mn), technetium (Tc), and rhenium (Re). Examples of metals in Group 8 of the periodic table include iron (Fe), ruthenium (Ru), and osmium (Os). Examples of metals in Group 9 of the periodic table include cobalt (Co), rhodium (Rh), and iridium (Ir). Examples of metals in Group 10 of the periodic table include nickel (Ni), palladium (Pd), and platinum (Pt). Examples of metals in Group 11 of the periodic table include copper (Cu), silver (Ag), and gold (Au).
前記ゲート電極の形成手段としては、例えば公知の手段などが挙げられ、より具体的には例えば、ドライ法やウェット法などが挙げられる。ドライ法としては、例えば、スパッタ、真空蒸着、ＣＶＤ等の公知の手段が挙げられる。ウェット法としては、例えば、スクリーン印刷やダイコート等が挙げられる。 Examples of the means for forming the gate electrode include known means, and more specifically, for example, a dry method and a wet method. Examples of the dry method include known means such as sputtering, vacuum deposition, and CVD. Examples of the wet method include screen printing and die coating.
前記チャネル層は、前記ゲート電極に直接または他の層を介して接しており、ソース電極（エミッタ電極）とドレイン電極（コレクタ電極）との間に位置しているものであれば、特に限定されない。本発明において、前記チャネル層は、第１のｐ型酸化物半導体を主成分として含む。前記第１のｐ型酸化物半導体は、周期律表のｄブロック金属および／または周期律表第１３族金属を含むのが好ましく、周期律表第９族金属および／または第１３族金属を含むのがより好ましく、周期律表第１３族金属を少なくとも含むのが最も好ましい。「主成分」とは、前記第１のｐ型酸化物半導体が、原子比で、前記チャネル層の全成分に対し、好ましくは５０％以上、より好ましくは７０％以上、更に好ましくは９０％以上含まれることを意味し、１００％であってもよいことを意味する。例えば、前記第１のｐ型酸化物半導体が、ｐ型ドーパントを含有するα－Ｇａ２Ｏ３である場合、前記チャネル層の全ての金属元素中のガリウムの原子比が０．５以上の割合でα－Ｇａ２Ｏ３が含まれていればそれでよい。また、本発明においては、前記第１のｐ型酸化物半導体のバンドギャップが、５．０ｅＶ以上であるのが好ましい。また、本発明においては、前記第１のｐ型酸化物半導体が、結晶性を有しているのが好ましい。この場合、前記第１のｐ型酸化物半導体が、単結晶であってもよいし、多結晶等であってもよい。また、前記第１のｐ型酸化物半導体は、コランダム構造またはβガリア構造を有するのが好ましく、コランダム構造を有するのがより好ましい。 The channel layer is not particularly limited as long as it is in contact with the gate electrode directly or through another layer and is located between the source electrode (emitter electrode) and the drain electrode (collector electrode). . In the present invention, the channel layer contains the first p-type oxide semiconductor as a main component. The first p-type oxide semiconductor preferably includes a d-block metal of the periodic table and/or a group 13 metal of the periodic table, and includes a group 9 metal and/or a group 13 metal of the periodic table. More preferably, it contains at least a Group 13 metal of the periodic table. "Main component" means that the first p-type oxide semiconductor accounts for preferably 50% or more, more preferably 70% or more, and still more preferably 90% or more of the total components of the channel layer in terms of atomic ratio. It means that it is included, and it means that it may be 100%. For example, when the first p-type oxide semiconductor is α-Ga 2 O 3 containing a p-type dopant, the atomic ratio of gallium in all metal elements of the channel layer is 0.5 or more. As long as α-Ga 2 O 3 is included, it is sufficient. Further, in the present invention, it is preferable that the first p-type oxide semiconductor has a band gap of 5.0 eV or more. Further, in the present invention, it is preferable that the first p-type oxide semiconductor has crystallinity. In this case, the first p-type oxide semiconductor may be single crystal, polycrystal, or the like. Further, the first p-type oxide semiconductor preferably has a corundum structure or a β-gallium structure, and more preferably a corundum structure.
また、本発明においては、前記第１のｐ型酸化物半導体が、ガリウムを含有する金属酸化物の結晶又は混晶であるのも好ましく、酸化ガリウムまたはその混晶（例えば、α－Ｇａ２Ｏ３またはその混晶）であるのがより好ましい。この場合、前記第１のｐ型酸化物半導体は、通常、ｐ型ドーパントを含有する。前記ｐ型ドーパントとしては、特に限定されないが、例えば、Ｍｇ、Ｚｎ、Ｃａ、Ｈ、Ｌｉ、Ｎａ、Ｋ、Ｒｂ、Ｃｓ、Ｆｒ、Ｂｅ、Ｓｒ、Ｂａ、Ｒａ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｐｄ、Ｃｕ、Ａｇ、Ａｕ、Ｃｄ、Ｈｇ、Ｔｌ、Ｐｂ、Ｎ、Ｐ等およびこれらの２種以上などの元素等が挙げられる。また、前記ドーパントの濃度は、特に限定されない。本発明においては、前記ディープｐ層よりもキャリア濃度が低いのが好ましい。前記ドーパントの濃度は、例えば、約１×１０１６／ｃｍ３～１×１０２２／ｃｍ３であってもよい。なお、本発明においては、前記ドーパントの濃度を例えば約１×１０１８／ｃｍ３以下の低濃度にするのが好ましい。 Further, in the present invention, it is also preferable that the first p-type oxide semiconductor is a crystal or mixed crystal of a metal oxide containing gallium, and is preferably a crystal or mixed crystal of a metal oxide containing gallium, such as gallium oxide or a mixed crystal thereof (for example, α-Ga 2 O 3 or a mixed crystal thereof) is more preferable. In this case, the first p-type oxide semiconductor usually contains a p-type dopant. The p-type dopants are not particularly limited, but include, for example, Mg, Zn, Ca, H, Li, Na, K, Rb, Cs, Fr, Be, Sr, Ba, Ra, Mn, Fe, Co, Ni, Examples include elements such as Pd, Cu, Ag, Au, Cd, Hg, Tl, Pb, N, P, and two or more of these. Further, the concentration of the dopant is not particularly limited. In the present invention, it is preferable that the carrier concentration is lower than that of the deep p layer. The concentration of the dopant may be, for example, about 1×10 16 /cm 3 to 1×10 22 /cm 3 . In the present invention, it is preferable that the concentration of the dopant is as low as, for example, about 1×10 18 /cm 3 or less.
なお、「周期律表」は、国際純正応用化学連合（Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｕｎｉｏｎ ｏｆ Ｐｕｒｅ ａｎｄ Ａｐｐｌｉｅｄ Ｃｈｅｍｉｓｔｒｙ）（ＩＵＰＡＣ）にて定められた周期律表を意味する。「ｄブロック」は、３ｄ、４ｄ、５ｄ、および６ｄ軌道を満たす電子を有する元素をいう。 前記ｄブロック金属としては、例えば、スカンジウム（Ｓｃ）、チタン（Ｔｉ）、バナジウム（Ｖ）、クロム（Ｃｒ）、マンガン（Ｍｎ）、鉄（Ｆｅ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、銅（Ｃｕ）、亜鉛（Ｚｎ）、イットリウム（Ｙ）、ジルコニウム（Ｚｒ）、ニオブ（Ｎｂ）、モリブデン（Ｍｏ）、テクネチウム（Ｔｃ）、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、パラジウム（Ｐｄ）、銀（Ａｇ）、カドミウム（Ｃｄ）、ルテチウム（Ｌｕ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、タングステン（Ｗ）、レニウム（Ｒｅ）、オスミウム（Ｏｓ）、イリジウム（Ｉｒ）、白金（Ｐｔ）、金（Ａｕ）、水銀（Ｈｇ）、ローレンシウム（Ｌｒ）、ラザホージウム（Ｒｆ）、ドブニウム（Ｄｂ）、シーボーギウム（Ｓｇ）、ボーリウム（Ｂｈ）、ハッシウム（Ｈｓ）、マイトネリウム（Ｍｔ）、ダームスタチウム（Ｄｓ）、レントゲニウム（Ｒｇ）、コペルニシウム（Ｃｎ）及びこれらの２種以上の金属などが挙げられる。 Note that the "periodic table" refers to the periodic table defined by the International Union of Pure and Applied Chemistry (IUPAC). "d-block" refers to elements that have electrons filling 3d, 4d, 5d, and 6d orbitals. Examples of the d-block metal include scandium (Sc), titanium (Ti), vanadium (V), chromium (Cr), manganese (Mn), iron (Fe), cobalt (Co), nickel (Ni), and copper. (Cu), zinc (Zn), yttrium (Y), zirconium (Zr), niobium (Nb), molybdenum (Mo), technetium (Tc), ruthenium (Ru), rhodium (Rh), palladium (Pd), silver (Ag), cadmium (Cd), lutetium (Lu), hafnium (Hf), tantalum (Ta), tungsten (W), rhenium (Re), osmium (Os), iridium (Ir), platinum (Pt), gold (Au), mercury (Hg), lawrenium (Lr), rutherfordium (Rf), dubnium (Db), seaborgium (Sg), bohrium (Bh), hassium (Hs), meitnerium (Mt), dermstatium (Ds) , roentgenium (Rg), copernicium (Cn), and two or more of these metals.
前記ディープｐ層は、前記第１のｐ型酸化物半導体とは異なる第２のｐ型酸化物半導体を主成分として含むものであれば、特に限定されない。本発明においては、前記第２のｐ型酸化物半導体は、周期律表のｄブロック金属および／または周期律表第１３族金属を含むのが好ましく、周期律表第９族金属および／または第１３族金属を含むのがより好ましく、周期律表第９族金属および周期律表第１３族金属を含むのが最も好ましい。本発明においては、前記第２のｐ型酸化物半導体が、イリジウムを含有する金属酸化物の結晶又は混晶であるのも好ましく、酸化イリジウムまたはその混晶（例えば、α－Ｉｒ２Ｏ３またはその混晶）であるのがより好ましい。前記第２のｐ型酸化物半導体がα－Ｉｒ２Ｏ３の混晶である場合の例としては、α－（ＩｒＧａ）２Ｏ３等が挙げられる。この場合、前記第２のｐ型酸化物半導体中のα－（ＩｒＧａ）２Ｏ３中のＩｒとＧａとの原子比は、特に限定されない。本発明の実施態様においては、α－（ＩｒＧａ）２Ｏ３中のＩｒおよびＧａの合計に対するＩｒの原子比は、例えば、１％～９５％の範囲内である。「主成分」とは、前記第２のｐ型酸化物半導体が、原子比で、前記ディープｐ層の全成分に対し、好ましくは５０％以上、より好ましくは７０％以上、更に好ましくは９０％以上含まれることを意味し、１００％であってもよいことを意味する。具体的には、例えば、前記第２のｐ型酸化物半導体が、α－Ｉｒ２Ｏ３である場合、前記ディープｐ層の全ての金属元素中のイリジウムの原子比が０．５以上の割合でα－Ｉｒ２Ｏ３が含まれていればそれでよい。また、例えば、前記第２のｐ型酸化物半導体が、α－（ＩｒＧａ）２Ｏ３である場合、前記ディープｐ層の全ての金属元素に対するイリジウムおよびガリウムの原子比の合計が０．５以上の割合でα－（ＩｒＧａ）２Ｏ３が含まれていればそれよい。また、本発明においては、前記第２のｐ型酸化物半導体が、結晶性を有するのが好ましい。この場合、前記第２のｐ型酸化物半導体がコランダム構造またはβガリア構造を有するのが好ましく、コランダム構造を有するのがより好ましい。なお、前記ディープｐ層は、ｐ型ドーパントを含有していてもよい。前記ｐ型ドーパントとしては、特に限定されないが、例えば、Ｍｇ、Ｚｎ、Ｃａ、Ｈ、Ｌｉ、Ｎａ、Ｋ、Ｒｂ、Ｃｓ、Ｆｒ、Ｂｅ、Ｓｒ、Ｂａ、Ｒａ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｐｄ、Ｃｕ、Ａｇ、Ａｕ、Ｃｄ、Ｈｇ、Ｔｌ、Ｐｂ、Ｎ、Ｐ等およびこれらの２種以上などの元素等が挙げられる。また、前記ドーパントの濃度は、通常、前記チャネル層よりもキャリア濃度が高い。前記ディープｐ層のキャリア濃度は、例えば、約１×１０１６／ｃｍ３～１×１０２２／ｃｍ３である。本発明においては、前記ディープｐ層のキャリア濃度が、１×１０１７／ｃｍ３以上であるのが好ましく、１×１０１８／ｃｍ３以上であるのがより好ましい。 The deep p layer is not particularly limited as long as it contains as a main component a second p-type oxide semiconductor different from the first p-type oxide semiconductor. In the present invention, the second p-type oxide semiconductor preferably contains a d-block metal of the periodic table and/or a group 13 metal of the periodic table, and preferably contains a metal of group 9 of the periodic table and/or a metal of group 9 of the periodic table. It is more preferable to include a Group 13 metal, and most preferably a Group 9 metal of the Periodic Table and a Group 13 metal of the Periodic Table. In the present invention, it is also preferable that the second p-type oxide semiconductor is a crystal or mixed crystal of a metal oxide containing iridium, such as iridium oxide or a mixed crystal thereof (for example, α-Ir 2 O 3 or It is more preferable to use a mixed crystal thereof. Examples of the case where the second p-type oxide semiconductor is a mixed crystal of α-Ir 2 O 3 include α-(IrGa) 2 O 3 and the like. In this case, the atomic ratio of Ir and Ga in α-(IrGa) 2 O 3 in the second p-type oxide semiconductor is not particularly limited. In an embodiment of the invention, the atomic ratio of Ir to the sum of Ir and Ga in α-(IrGa) 2 O 3 is, for example, in the range of 1% to 95%. "Main component" means that the second p-type oxide semiconductor accounts for preferably 50% or more, more preferably 70% or more, and even more preferably 90% of the total components of the deep p layer in terms of atomic ratio. It means that it is included or more, and it means that it may be 100%. Specifically, for example, when the second p-type oxide semiconductor is α-Ir 2 O 3 , the atomic ratio of iridium among all the metal elements in the deep p layer is 0.5 or more. As long as α-Ir 2 O 3 is included, it is sufficient. Further, for example, when the second p-type oxide semiconductor is α-(IrGa) 2 O 3 , the total atomic ratio of iridium and gallium to all metal elements in the deep p layer is 0.5 or more. It is sufficient if α-(IrGa) 2 O 3 is contained in a proportion of . Further, in the present invention, it is preferable that the second p-type oxide semiconductor has crystallinity. In this case, the second p-type oxide semiconductor preferably has a corundum structure or a β-gallium structure, more preferably a corundum structure. Note that the deep p layer may contain a p-type dopant. The p-type dopants are not particularly limited, but include, for example, Mg, Zn, Ca, H, Li, Na, K, Rb, Cs, Fr, Be, Sr, Ba, Ra, Mn, Fe, Co, Ni, Examples include elements such as Pd, Cu, Ag, Au, Cd, Hg, Tl, Pb, N, P, and two or more of these. Further, the concentration of the dopant is usually higher than that of the channel layer. The carrier concentration of the deep p layer is, for example, approximately 1×10 16 /cm 3 to 1×10 22 /cm 3 . In the present invention, the carrier concentration of the deep p layer is preferably 1×10 17 /cm 3 or more, more preferably 1×10 18 /cm 3 or more.
前記半導体層は、半導体からなる半導体層であれば特に限定されないが、ｎ型半導体層（ｎ＋型半導体層やｎ－型半導体層を含む）であるのが好ましい。本発明においては、前記半導体層が結晶性酸化物半導体層であるのが好ましい。また、本発明においては、前記半導体層の降伏電界強度が５ＭＶ／ｃｍ以上であるのが、半導体特性より良好に発揮することができるので好ましい。また、本発明においては、前記半導体層がコランダム構造またはβガリア構造を有するのが好ましく、酸化ガリウムまたはその混晶を含むのも好ましい。前記半導体層の厚さは、本発明の目的を阻害しない限り、特に限定されない。本発明においては、前記半導体層の厚さが５０μｍ以下であるのが好ましく、３０μｍ以下であるのがより好ましく、１０μｍ以下であるのが最も好ましい。また、ディープｐ層の厚さを半導体層（例えばｎ－型半導体層）の厚さの半分以上に設定するのも好ましい。このような好ましい厚さとすることにより、前記第２のｐ型酸化物半導体による電界緩和効果をより向上させ、且つ半導体特性（小型化も含む）をより良好に奏することができる。 The semiconductor layer is not particularly limited as long as it is a semiconductor layer made of a semiconductor, but is preferably an n-type semiconductor layer (including an n+-type semiconductor layer and an n--type semiconductor layer). In the present invention, it is preferable that the semiconductor layer is a crystalline oxide semiconductor layer. Further, in the present invention, it is preferable that the breakdown electric field strength of the semiconductor layer is 5 MV/cm or more, since better semiconductor characteristics can be exhibited. Further, in the present invention, it is preferable that the semiconductor layer has a corundum structure or a β-gallium structure, and it is also preferable that the semiconductor layer contains gallium oxide or a mixed crystal thereof. The thickness of the semiconductor layer is not particularly limited as long as it does not impede the purpose of the present invention. In the present invention, the thickness of the semiconductor layer is preferably 50 μm or less, more preferably 30 μm or less, and most preferably 10 μm or less. Further, it is also preferable to set the thickness of the deep p layer to at least half the thickness of the semiconductor layer (for example, an n-type semiconductor layer). By setting the thickness to such a preferable value, the electric field relaxation effect of the second p-type oxide semiconductor can be further improved, and semiconductor characteristics (including miniaturization) can be exhibited more favorably.
前記結晶性酸化物半導体層は、通常、酸化物半導体を主成分として含む。前記酸化物半導体は、ガリウムを含むのが好ましく、酸化ガリウムおよびその混晶であるのがより好ましい。また、前記結晶性酸化物半導体層の結晶構造等は特に限定されない。前記結晶性酸化物半導体層の結晶構造としては、例えば、コランダム構造、βガリア構造、六方晶構造（例えばε型構造）等が挙げられる。本発明においては、前記結晶性酸化物半導体層がコランダム構造またはβガリア構造を有するのが好ましく、コランダム構造を有するのがより好ましい。前記酸化物半導体は、特に限定されないが、少なくとも周期律表第３周期～第６周期の１種または２種以上の金属を含むのが好ましく、ガリウム、インジウム、ロジウム、イリジウムおよびアルミニウムから選択される少なくとも一つを含むのがより好ましい。ｎ型の酸化物半導体については少なくともガリウムを含むのが好ましい。ガリウムを含む前記酸化物半導体としては、例えば、α－Ｇａ２Ｏ３またはその混晶などが挙げられる。このような好ましい酸化物半導体を主成分として含む結晶性酸化物半導体層は、結晶性や放熱性がより優れたものとなり、半導体特性もさらに優れたものになり得る。なお、前記「主成分」とは、結晶性酸化物半導体層中の組成比で、前記酸化物半導体を５０％以上含むものをいい、好ましくは７０％以上含むものであり、より好ましくは９０％以上含むものである。例えば、前記酸化物半導体がα－Ｇａ２Ｏ３である場合、前記結晶性酸化物半導体層の金属元素中のガリウムの原子比が０．５以上の割合でα－Ｇａ２Ｏ３が含まれていればそれでよい。本発明においては、前記結晶性酸化物半導体層の金属元素中のガリウムの原子比が０．７以上であることが好ましく、０．８以上であるのがより好ましい。なお、前記酸化物半導体は、単結晶であってもよいし、多結晶であってもよい。また、前記酸化物半導体は、通常、膜状であるが、本発明の目的を阻害しない限りは特に限定されず、板状であってもよいし、シート状であってもよく、層状であってもよく、複数の層を含む積層体であってもよい。 The crystalline oxide semiconductor layer usually contains an oxide semiconductor as a main component. The oxide semiconductor preferably contains gallium, and is more preferably gallium oxide or a mixed crystal thereof. Further, the crystal structure and the like of the crystalline oxide semiconductor layer are not particularly limited. Examples of the crystal structure of the crystalline oxide semiconductor layer include a corundum structure, a β-gallium structure, a hexagonal structure (for example, an ε-type structure), and the like. In the present invention, the crystalline oxide semiconductor layer preferably has a corundum structure or a β-gallium structure, and more preferably a corundum structure. The oxide semiconductor is not particularly limited, but preferably contains at least one or more metals from periods 3 to 6 of the periodic table, and is selected from gallium, indium, rhodium, iridium, and aluminum. It is more preferable to include at least one. The n-type oxide semiconductor preferably contains at least gallium. Examples of the oxide semiconductor containing gallium include α-Ga 2 O 3 or a mixed crystal thereof. A crystalline oxide semiconductor layer containing such a preferable oxide semiconductor as a main component has better crystallinity and heat dissipation, and can also have even better semiconductor properties. Note that the "main component" refers to a composition ratio in the crystalline oxide semiconductor layer that contains the oxide semiconductor in an amount of 50% or more, preferably 70% or more, and more preferably 90%. This includes the above. For example, when the oxide semiconductor is α-Ga 2 O 3 , α-Ga 2 O 3 is contained in an atomic ratio of gallium in the metal elements of the crystalline oxide semiconductor layer of 0.5 or more. If so, that's fine. In the present invention, the atomic ratio of gallium in the metal elements of the crystalline oxide semiconductor layer is preferably 0.7 or more, and more preferably 0.8 or more. Note that the oxide semiconductor may be single crystal or polycrystalline. Further, the oxide semiconductor is usually in the form of a film, but is not particularly limited as long as it does not impede the object of the present invention, and may be in the form of a plate, a sheet, or a layer. It may be a laminate including a plurality of layers.
前記酸化物半導体は、ドーパントが含まれていてもよい。前記ドーパントは、本発明の目的を阻害しない限り、特に限定されない。ｎ型ドーパントであってもよいし、ｐ型ドーパントであってもよい。前記ｎ型ドーパントとしては、例えば、スズ、ゲルマニウム、ケイ素、チタン、ジルコニウム、バナジウムまたはニオブなどが挙げられる。前記ｐ型トーパントとしては、例えば、上記したｐ型ドーパントなどが挙げられる。ドーパントの濃度は、適宜設定されるものであってよく、具体的には例えば、約１×１０１６／ｃｍ３～１×１０２２／ｃｍ３であってもよいし、また、ドーパントの濃度を例えば約１×１０１７／ｃｍ３以下の低濃度にしてもよい。また、さらに、本発明によれば、ドーパントを約１×１０２０／ｃｍ３以上の高濃度で含有させてもよい。 The oxide semiconductor may contain a dopant. The dopant is not particularly limited as long as it does not impede the purpose of the present invention. It may be an n-type dopant or a p-type dopant. Examples of the n-type dopant include tin, germanium, silicon, titanium, zirconium, vanadium, and niobium. Examples of the p-type dopant include the above-mentioned p-type dopants. The concentration of the dopant may be set as appropriate, and specifically, for example, it may be about 1×10 16 /cm 3 to 1×10 22 /cm 3 , or the concentration of the dopant may be set as appropriate. For example, the concentration may be as low as about 1×10 17 /cm 3 or less. Further, in accordance with the present invention, dopants may be included at a high concentration of about 1×10 20 /cm 3 or more.
本発明においては、前記チャネル層と前記半導体層（ドリフト層）との伝導帯のバンドオフセットは、１．５ｅＶ以下であるのが好ましく、１．０ｅＶ以下であるのがより好ましい。このような好ましい構成とすることにより、前記半導体装置のオン抵抗をより低減しつつ電界緩和効果を得ることができる。前記チャネル層と前記ディープｐ層との好ましい組合せとしては、例えば、前記チャネル層がｐ型ドーパントを含むα－Ｇａ２Ｏ３を主成分として含み、前記ディープｐ層がα－Ｉｒ２Ｏ３またはその混晶（例えば、酸化イリジウムと酸化ガリウムとの混晶）を主成分として含む場合などが挙げられる。この場合、前記半導体層（ドリフト層）としては、ｎ型ドーパントを含むα－Ｇａ２Ｏ３等を用いることにより、オン抵抗をより低減することができる。また、この場合、前記ディープｐ層と前記半導体層（ドリフト層）との間にｉ型半導体層が設けられているのも好ましい。ｉ型半導体層は、半導体層（ドリフト層）よりもキャリア密度の低いものであれば、特に限定されない。ｉ型半導体層としては、例えば、前記半導体層（ドリフト層）および／または前記ディープｐ層の主成分と同じ材料を主成分とする半導体層が挙げられる。ｉ型半導体層のキャリア密度は、例えば、２．０×１０１６／ｃｍ３以下である。このようにしてｉ型半導体層を用いることにより、例えばディープｐ層に半導体層（ドリフト層）よりもバンドギャップの低い材料を用いた場合であっても、ディープｐ層にかかる電界を抑えることができる。 In the present invention, the band offset of the conduction band between the channel layer and the semiconductor layer (drift layer) is preferably 1.5 eV or less, more preferably 1.0 eV or less. With such a preferable configuration, it is possible to obtain an electric field relaxation effect while further reducing the on-resistance of the semiconductor device. As a preferable combination of the channel layer and the deep p layer, for example, the channel layer contains α-Ga 2 O 3 containing a p-type dopant as a main component, and the deep p layer contains α-Ir 2 O 3 or Examples include a case where the mixed crystal (for example, a mixed crystal of iridium oxide and gallium oxide) is included as a main component. In this case, by using α-Ga 2 O 3 or the like containing an n-type dopant as the semiconductor layer (drift layer), the on-resistance can be further reduced. Further, in this case, it is also preferable that an i-type semiconductor layer is provided between the deep p layer and the semiconductor layer (drift layer). The i-type semiconductor layer is not particularly limited as long as it has a lower carrier density than the semiconductor layer (drift layer). Examples of the i-type semiconductor layer include a semiconductor layer whose main component is the same material as the main component of the semiconductor layer (drift layer) and/or the deep p layer. The carrier density of the i-type semiconductor layer is, for example, 2.0×10 16 /cm 3 or less. By using the i-type semiconductor layer in this way, it is possible to suppress the electric field applied to the deep p layer, even if the deep p layer is made of a material with a lower bandgap than the semiconductor layer (drift layer). can.
前記第１および第２のｐ型酸化物半導体、前記結晶性酸化物半導体および前記酸化物半導体（以下、まとめて「前記結晶性酸化物半導体」ともいう。）は例えばミストＣＶＤ法またはミスト・エピタキシー法によりエピタキシャル結晶成長させることにより得ることができる。 The first and second p-type oxide semiconductors, the crystalline oxide semiconductor, and the oxide semiconductor (hereinafter also collectively referred to as the "crystalline oxide semiconductors") are produced by, for example, a mist CVD method or a mist epitaxy method. It can be obtained by epitaxial crystal growth using a method.
＜結晶基板＞
前記結晶基板は、本発明の目的を阻害しない限り特に限定されず、公知の基板であってよい。絶縁体基板であってもよいし、導電性基板であってもよいし、半導体基板であってもよい。単結晶基板であってもよいし、多結晶基板であってもよい。前記結晶基板としては、例えば、コランダム構造を有する結晶物を主成分として含む基板が挙げられる。なお、前記「主成分」とは、基板中の組成比で、前記結晶物を５０％以上含むものをいい、好ましくは７０％以上含むものであり、より好ましくは９０％以上含むものである。前記コランダム構造を有する結晶基板としては、例えば、サファイア基板、α型酸化ガリウム基板などが挙げられる。
<Crystal substrate>
The crystal substrate is not particularly limited as long as it does not impede the object of the present invention, and may be any known substrate. It may be an insulating substrate, a conductive substrate, or a semiconductor substrate. It may be a single crystal substrate or a polycrystalline substrate. Examples of the crystalline substrate include a substrate containing a crystalline material having a corundum structure as a main component. The above-mentioned "main component" refers to a composition containing 50% or more of the crystalline substance in the substrate, preferably 70% or more, and more preferably 90% or more. Examples of the crystal substrate having the corundum structure include a sapphire substrate and an α-type gallium oxide substrate.
本発明においては、前記結晶基板が、サファイア基板であるのが好ましい。前記サファイア基板としては、例えば、ｃ面サファイア基板、ｍ面サファイア基板、ａ面サファイア基板、ｒ面サファイア基板などが挙げられる。また、前記サファイア基板はオフ角を有していてもよい。前記オフ角は、特に限定されず、例えば、０．０１°以上であるが、好ましくは０．２°以上であり、より好ましくは０．２°～１２°である。前記サファイア基板は、結晶成長面がａ面、ｍ面またはｒ面であるのが好ましく、０．２°以上のオフ角を有するｃ面サファイア基板であるのも好ましい。
なお、前記結晶基板の厚さは、特に限定されないが、通常、１０μｍ～２０ｍｍであり、より好ましくは１０～１０００μｍである。
In the present invention, it is preferable that the crystal substrate is a sapphire substrate. Examples of the sapphire substrate include a c-plane sapphire substrate, an m-plane sapphire substrate, an a-plane sapphire substrate, an r-plane sapphire substrate, and the like. Further, the sapphire substrate may have an off angle. The off-angle is not particularly limited, and is, for example, 0.01° or more, preferably 0.2° or more, and more preferably 0.2° to 12°. The crystal growth plane of the sapphire substrate is preferably an a-plane, an m-plane, or an r-plane, and it is also preferable that the crystal growth plane is a c-plane sapphire substrate having an off angle of 0.2° or more.
Note that the thickness of the crystal substrate is not particularly limited, but is usually 10 μm to 20 mm, more preferably 10 to 1000 μm.
また、前記結晶基板は、第１の結晶軸と第２の結晶軸とを少なくとも含む形状であるか、または第１の結晶軸および第２の結晶軸に対応する溝が形成されていてもよい。
前記結晶基板の好適な形状としては、例えば、円形、三角形、四角形（例えば長方形若しくは台形等）、五角形若しくは六角形等の多角形状、扇型等が挙げられる。
Further, the crystal substrate may have a shape that includes at least a first crystal axis and a second crystal axis, or a groove corresponding to the first crystal axis and the second crystal axis may be formed. .
Suitable shapes of the crystal substrate include, for example, a circle, a triangle, a quadrilateral (for example, a rectangle or a trapezoid), a polygon such as a pentagon or a hexagon, a fan shape, and the like.
なお、本発明においては、前記結晶基板上にバッファ層や応力緩和層等の他の層を設けもよい。バッファ層としては、前記結晶基板または前記結晶性酸化物半導体の結晶構造と同一の結晶構造を有する金属酸化物からなる層などが挙げられる。また、応力緩和層としては、ＥＬＯマスク層などが挙げられる。 Note that in the present invention, other layers such as a buffer layer and a stress relaxation layer may be provided on the crystal substrate. Examples of the buffer layer include a layer made of a metal oxide having the same crystal structure as that of the crystal substrate or the crystalline oxide semiconductor. Furthermore, examples of the stress relaxation layer include an ELO mask layer and the like.
前記エピタキシャル結晶成長の方法は、本発明の目的を阻害しない限り、特に限定されず、公知の方法であってよい。前記エピタキシャル結晶成長方法としては、例えば、ＣＶＤ法、ＭＯＣＶＤ法、ＭＯＶＰＥ法、ミストＣＶＤ法、ミスト・エピタキシー法、ＭＢＥ法、ＨＶＰＥ法、パルス成長法またはＡＬＤ法などが挙げられる。本発明においては、前記エピタキシャル結晶成長が、ミストＣＶＤ法またはミスト・エピタキシー法を用いて行われるのが好ましい。 The epitaxial crystal growth method is not particularly limited, and may be any known method as long as it does not impede the purpose of the present invention. Examples of the epitaxial crystal growth method include CVD method, MOCVD method, MOVPE method, mist CVD method, mist epitaxy method, MBE method, HVPE method, pulse growth method, and ALD method. In the present invention, the epitaxial crystal growth is preferably performed using a mist CVD method or a mist epitaxy method.
前記のミストＣＶＤ法またはミスト・エピタキシー法では、金属を含む原料溶液を霧化し（霧化工程）、液滴を浮遊させ、得られた霧化液滴をキャリアガスでもって前記結晶基板近傍まで搬送し（搬送工程）、ついで、前記霧化液滴を熱反応させること（成膜工程）により行う。 In the above-mentioned mist CVD method or mist epitaxy method, a raw material solution containing metal is atomized (atomization step), droplets are suspended, and the resulting atomized droplets are transported to the vicinity of the crystal substrate using a carrier gas. (transporting step), and then subjecting the atomized droplets to a thermal reaction (film forming step).
（原料溶液）
原料溶液は、成膜原料として金属を含んでおり、霧化可能であれば特に限定されず、無機材料を含んでいてもよいし、有機材料を含んでいてもよい。前記金属は、金属単体であっても、金属化合物であってもよく、本発明の目的を阻害しない限り特に限定されないが、ガリウム（Ｇａ）、イリジウム（Ｉｒ）、インジウム（Ｉｎ）、ロジウム（Ｒｈ）、アルミニウム（Ａｌ）、金（Ａｕ）、銀（Ａｇ）、白金（Ｐｔ）、銅（Ｃｕ）、鉄（Ｆｅ）、マンガン（Ｍｎ）、ニッケル（Ｎｉ）、パラジウム（Ｐｄ）、コバルト（Ｃｏ）、ルテニウム（Ｒｕ）、クロム（Ｃｒ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、タンタル（Ｔａ）、亜鉛（Ｚｎ）、鉛（Ｐｂ）、レニウム（Ｒｅ）、チタン（Ｔｉ）、スズ（Ｓｎ）、マグネシウム（Ｍｇ）、カルシウム（Ｃａ）およびジルコニウム（Ｚｒ）から選ばれる１種または２種以上の金属などが挙げられるが、本発明においては、前記金属が、少なくとも周期律表第３周期～第６周期の１種または２種以上の金属を含むのが好ましく、ガリウム、インジウム、ロジウム、イリジウムおよびアルミニウムから選択される少なくとも一つを含むのがより好ましく、少なくともガリウムを含むのが最も好ましい。また、本発明においては、前記金属が、ガリウムと、インジウムおよび／またはアルミニウムとを含むのも好ましい。このような好ましい金属を用いることにより、半導体装置等により好適に用いることができる前記結晶性酸化物半導体を成膜することができる。
(Raw material solution)
The raw material solution contains a metal as a film forming raw material, and is not particularly limited as long as it can be atomized, and may contain an inorganic material or an organic material. The metal may be a single metal or a metal compound, and is not particularly limited as long as it does not impede the object of the present invention, but includes gallium (Ga), iridium (Ir), indium (In), and rhodium (Rh). ), aluminum (Al), gold (Au), silver (Ag), platinum (Pt), copper (Cu), iron (Fe), manganese (Mn), nickel (Ni), palladium (Pd), cobalt (Co ), ruthenium (Ru), chromium (Cr), molybdenum (Mo), tungsten (W), tantalum (Ta), zinc (Zn), lead (Pb), rhenium (Re), titanium (Ti), tin (Sn) ), magnesium (Mg), calcium (Ca), and zirconium (Zr). It preferably contains one or more metals of the sixth period, more preferably at least one selected from gallium, indium, rhodium, iridium and aluminum, and most preferably at least gallium. Further, in the present invention, it is also preferable that the metal includes gallium, indium and/or aluminum. By using such a preferable metal, the crystalline oxide semiconductor that can be suitably used in semiconductor devices and the like can be formed.
本発明においては、前記原料溶液として、前記金属を錯体または塩の形態で有機溶媒または水に溶解または分散させたものを好適に用いることができる。錯体の形態としては、例えば、アセチルアセトナート錯体、カルボニル錯体、アンミン錯体、ヒドリド錯体などが挙げられる。塩の形態としては、例えば、有機金属塩（例えば金属酢酸塩、金属シュウ酸塩、金属クエン酸塩等）、硫化金属塩、硝化金属塩、リン酸化金属塩、ハロゲン化金属塩（例えば塩化金属塩、臭化金属塩、ヨウ化金属塩等）などが挙げられる。 In the present invention, a solution obtained by dissolving or dispersing the metal in the form of a complex or salt in an organic solvent or water can be suitably used as the raw material solution. Examples of the form of the complex include an acetylacetonate complex, a carbonyl complex, an ammine complex, and a hydride complex. Examples of salt forms include organic metal salts (e.g. metal acetates, metal oxalates, metal citrates, etc.), metal sulfides, metal nitrates, metal phosphates, metal halides (e.g. metal chlorides). salts, metal bromide salts, metal iodide salts, etc.).
前記原料溶液の溶媒は、本発明の目的を阻害しない限り特に限定されず、水等の無機溶媒であってもよいし、アルコール等の有機溶媒であってもよいし、無機溶媒と有機溶媒との混合溶媒であってもよい。本発明においては、前記溶媒が水を含むのが好ましい。 The solvent of the raw material solution is not particularly limited as long as it does not impede the purpose of the present invention, and may be an inorganic solvent such as water, an organic solvent such as alcohol, or a combination of an inorganic solvent and an organic solvent. It may be a mixed solvent of In the present invention, it is preferable that the solvent contains water.
また、前記原料溶液には、ハロゲン化水素酸や酸化剤等の添加剤を混合してもよい。前記ハロゲン化水素酸としては、例えば、臭化水素酸、塩酸、ヨウ化水素酸などが挙げられる。前記酸化剤としては、例えば、過酸化水素（Ｈ２Ｏ２）、過酸化ナトリウム（Ｎａ２Ｏ２）、過酸化バリウム（ＢａＯ２）、過酸化ベンゾイル（Ｃ６Ｈ５ＣＯ）２Ｏ２等の過酸化物、次亜塩素酸（ＨＣｌＯ）、過塩素酸、硝酸、オゾン水、過酢酸やニトロベンゼン等の有機過酸化物などが挙げられる。 Further, additives such as hydrohalic acid and oxidizing agent may be mixed into the raw material solution. Examples of the hydrohalic acid include hydrobromic acid, hydrochloric acid, and hydroiodic acid. Examples of the oxidizing agent include hydrogen peroxide (H 2 O 2 ), sodium peroxide (Na 2 O 2 ), barium peroxide (BaO 2 ), benzoyl peroxide (C 6 H 5 CO) 2 O 2 and the like. organic peroxides such as hypochlorous acid (HClO), perchloric acid, nitric acid, ozone water, peracetic acid, and nitrobenzene.
前記原料溶液には、ドーパントが含まれていてもよい。前記ドーパントは、本発明の目的を阻害しない限り、特に限定されない。前記ドーパントとしては、例えば、スズ、ゲルマニウム、ケイ素、チタン、ジルコニウム、バナジウムもしくはニオブ等のｎ型ドーパント、またはマグネシウムもしくはカルシウム等のｐ型ドーパントなどが挙げられる。ドーパントの濃度は、通常、約１×１０１６／ｃｍ３～１×１０２２／ｃｍ３であってもよいし、また、ドーパントの濃度を例えば約１×１０１７／ｃｍ３以下の低濃度にしてもよい。また、さらに、本発明によれば、ドーパントを約１×１０２０／ｃｍ３以上の高濃度で含有させてもよい。 The raw material solution may contain a dopant. The dopant is not particularly limited as long as it does not impede the purpose of the present invention. Examples of the dopant include n-type dopants such as tin, germanium, silicon, titanium, zirconium, vanadium, or niobium, and p-type dopants such as magnesium or calcium. The concentration of the dopant may generally be about 1×10 16 /cm 3 to 1×10 22 /cm 3 , or the concentration of the dopant may be lower, for example, about 1×10 17 /cm 3 or less. It's okay. Further, in accordance with the present invention, dopants may be included at a high concentration of about 1×10 20 /cm 3 or more.
（霧化工程）
前記霧化工程は、金属を含む原料溶液を調整し、前記原料溶液を霧化し、液滴を浮遊させ、霧化液滴を発生させる。前記金属の配合割合は、特に限定されないが、原料溶液全体に対して、０．０００１ｍｏｌ／Ｌ～２０ｍｏｌ／Ｌが好ましい。霧化方法は、前記原料溶液を霧化できさえすれば特に限定されず、公知の霧化方法であってよいが、本発明においては、超音波振動を用いる霧化方法であるのが好ましい。本発明で用いられるミストは、空中に浮遊するものであり、例えば、スプレーのように吹き付けるのではなく、初速度がゼロで、空間に浮かびガスとして搬送することが可能なミストであるのがより好ましい。ミストの液滴サイズは、特に限定されず、数ｍｍ程度の液滴であってもよいが、好ましくは５０μｍ以下であり、より好ましくは１～１０μｍである。
(Atomization process)
In the atomization step, a raw material solution containing metal is prepared, the raw material solution is atomized, and droplets are suspended to generate atomized droplets. The mixing ratio of the metal is not particularly limited, but is preferably 0.0001 mol/L to 20 mol/L with respect to the entire raw material solution. The atomization method is not particularly limited as long as it can atomize the raw material solution, and may be any known atomization method, but in the present invention, an atomization method using ultrasonic vibration is preferred. The mist used in the present invention is suspended in the air, and for example, rather than being sprayed like a spray, it is preferable that the mist has an initial velocity of zero and can float in space and be transported as a gas. preferable. The droplet size of the mist is not particularly limited, and may be droplets of several mm, but is preferably 50 μm or less, more preferably 1 to 10 μm.
（搬送工程）
前記搬送工程では、前記キャリアガスによって前記霧化液滴を前記基体へ搬送する。キャリアガスの種類としては、本発明の目的を阻害しない限り特に限定されず、例えば、酸素、オゾン、不活性ガス（例えば窒素やアルゴン等）、または還元ガス（水素ガスやフォーミングガス等）などが好適な例として挙げられる。また、キャリアガスの種類は１種類であってよいが、２種類以上であってもよく、キャリアガス濃度を変化させた希釈ガス（例えば１０倍希釈ガス等）などを、第２のキャリアガスとしてさらに用いてもよい。また、キャリアガスの供給箇所も１箇所だけでなく、２箇所以上あってもよい。キャリアガスの流量は、特に限定されないが、１ＬＰＭ以下が好ましく、０．１～１ＬＰＭがより好ましい。
(Transportation process)
In the conveyance step, the atomized droplets are conveyed to the substrate by the carrier gas. The type of carrier gas is not particularly limited as long as it does not impede the purpose of the present invention, and examples include oxygen, ozone, inert gases (such as nitrogen and argon), and reducing gases (such as hydrogen gas and forming gas). This is mentioned as a suitable example. Further, the number of types of carrier gas may be one, but it may be two or more types, and a diluted gas with a changed carrier gas concentration (for example, 10 times diluted gas, etc.) may be used as the second carrier gas. It may be further used. Further, the number of locations where the carrier gas is supplied is not limited to one location, but may be two or more locations. The flow rate of the carrier gas is not particularly limited, but is preferably 1 LPM or less, more preferably 0.1 to 1 LPM.
（成膜工程）
成膜工程では、前記霧化液滴を反応させて、前記結晶基板上に成膜する。前記反応は、前記霧化液滴から膜が形成される反応であれば特に限定されないが、本発明においては、熱反応が好ましい。前記熱反応は、熱でもって前記霧化液滴が反応すればそれでよく、反応条件等も本発明の目的を阻害しない限り特に限定されない。本工程においては、前記熱反応を、通常、原料溶液の溶媒の蒸発温度以上の温度で行うが、高すぎない温度以下が好ましく、６５０℃以下がより好ましい。また、熱反応は、本発明の目的を阻害しない限り、真空下、非酸素雰囲気下、還元ガス雰囲気下および酸素雰囲気下のいずれの雰囲気下で行われてもよく、また、大気圧下、加圧下および減圧下のいずれの条件下で行われてもよいが、本発明においては、大気圧下で行われるのが蒸発温度の計算がより簡単になり、設備等も簡素化できる等の点で好ましい。また、膜厚は成膜時間を調整することにより、設定することができる。
(Film forming process)
In the film forming step, the atomized droplets are reacted to form a film on the crystal substrate. The reaction is not particularly limited as long as it forms a film from the atomized droplets, but in the present invention, a thermal reaction is preferred. The thermal reaction may be carried out as long as the atomized droplets react with heat, and the reaction conditions are not particularly limited as long as they do not impede the object of the present invention. In this step, the thermal reaction is usually carried out at a temperature equal to or higher than the evaporation temperature of the solvent of the raw material solution, but preferably at a temperature that is not too high, more preferably at most 650°C. Further, the thermal reaction may be carried out under any atmosphere including vacuum, non-oxygen atmosphere, reducing gas atmosphere and oxygen atmosphere, as long as it does not impede the purpose of the present invention. Although the evaporation may be carried out under either pressure or reduced pressure, in the present invention, the evaporation is carried out under atmospheric pressure because it is easier to calculate the evaporation temperature and the equipment can be simplified. preferable. Further, the film thickness can be set by adjusting the film forming time.
また、本発明の半導体装置は、通常、ソース電極（エミッタ電極）およびドレイン電極（コレクタ電極）を備える。前記ソース電極（エミッタ電極）およびドレイン電極（コレクタ電極）は、公知の電極材料が用いられてもよく、本発明の目的を阻害しない限り特に限定されないが、例えば、周期律表第４族または第１１族の金属を含むものなどが好適な例として挙げられる。ソース電極（エミッタ電極）およびドレイン電極（コレクタ電極）に用いられる好適な周期律表第４族または第１１族の金属は、前記ゲート電極に含まれる金属と同様であってよい。また、ソース電極（エミッタ電極）およびドレイン電極（コレクタ電極）は単層の金属層であってもよいし、２以上の金属層を含んでいてもよい。ソース電極（エミッタ電極）およびドレイン電極（コレクタ電極）の形成手段としては、特に限定されず、例えば、真空蒸着法、スパッタリング法などの公知の手段などが挙げられる。また、ソース電極およびドレイン電極を構成する金属は、合金であってもよい。 Further, the semiconductor device of the present invention usually includes a source electrode (emitter electrode) and a drain electrode (collector electrode). The source electrode (emitter electrode) and drain electrode (collector electrode) may be made of known electrode materials, and are not particularly limited as long as they do not impede the object of the present invention. Suitable examples include those containing Group 11 metals. A suitable metal of Group 4 or Group 11 of the periodic table used for the source electrode (emitter electrode) and drain electrode (collector electrode) may be the same as the metal contained in the gate electrode. Further, the source electrode (emitter electrode) and the drain electrode (collector electrode) may be a single metal layer, or may include two or more metal layers. The means for forming the source electrode (emitter electrode) and drain electrode (collector electrode) is not particularly limited, and examples thereof include known means such as vacuum evaporation and sputtering. Further, the metal forming the source electrode and the drain electrode may be an alloy.
本発明において好適な半導体装置を図１に示す。図１の半導体装置は、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）であり、ｎ＋型半導体層１、ｎ－型半導体層（ドリフト層）２、ｐ＋型半導体層（ディープｐ層）６、ｐ－型半導体層（チャネル層）７、ｎ＋型半導体層１１、ゲート絶縁膜１３、ゲート電極３、ｐ＋型半導体層１６、ソース電極２４、層間絶縁膜２５、ドレイン電極２６を備えている。なお、ｐ＋型半導体層（ディープｐ層）６は、少なくともその一部が、ゲート電極３の埋設下端部３ａよりも深い位置にまで前記ｎ－型半導体層２に埋設されている。図１の半導体装置のオン状態では、前記ソース電極２４と前記ドレイン電極２６との間に電圧を印加し、前記ゲート電極３に前記ソース電極２４に対して正の電圧を与えると、前記ｐ－型半導体層７とゲート絶縁膜１３との界面にチャネルが形成され、ターンオンする。オフ状態は、前記ゲート電極３の電圧を０Ｖにすることにより、チャネルができなくなり、ターンオフする。また、図１の半導体装置は、ｐ＋型半導体層６が、ゲート電極３よりも深くｎ－型半導体層２に埋め込まれている。このような構成とすることにより、ゲート電極下部近傍の電界を緩和することができ、ゲート絶縁膜やｎ－型半導体層内の電界分布をより良好なものとすることができる。また、本発明においては、前記ｎ－型半導体層２のキャリア密度は、６００Ｖ耐圧の場合、１．４×１０１７／ｃｍ３以下であるのが好ましく、１２００Ｖ耐圧の場合、６．９×１０１６／ｃｍ３以下であるのが好ましい。また、ディープｐ層６の深さ（図１中におけるＤ）は、１．０μｍ以上であるのが好ましく、１．５μｍ以上であるのが、より電界を緩和できるので、好ましい。また、ディープｐ層６の深さＤとドリフト層濃度との関係は、６００Ｖ耐圧の場合、ｙ≧２．６７×１０－１７ｘ－０．８３（ｙはディープｐ層６の深さ、ｘはドリフト層（ｎ－型半導体層２）濃度をそれぞれ示す）であるのが好ましく、１２００Ｖ耐圧の場合、ｙ≧１．８９×１０－１７ｘ＋０．３９（ｙはディープｐ層６の深さ、ｘはドリフト層（ｎ－型半導体層２）濃度をそれぞれ示す）であるのが好ましい。なお、ディープｐ層６とゲートトレンチとの間隔（図１のＷ）は、０．５μｍ以下であるのが好ましい。本発明においては、前記ｐ－型半導体層（チャネル層）７が、前記第１のｐ型酸化物半導体を主成分として含み、前記ｐ＋型半導体層（ディープｐ層）６が、前記第２のｐ型酸化物半導体を主成分として含む。このような構成とすることにより、オン抵抗を低減しつつ優れた電界緩和効果を奏することができる。 FIG. 1 shows a semiconductor device suitable for the present invention. The semiconductor device in FIG. 1 is a metal oxide semiconductor field effect transistor (MOSFET), which includes an n+ type semiconductor layer 1, an n- type semiconductor layer (drift layer) 2, a p+ type semiconductor layer (deep p layer) 6, and a p- type semiconductor layer (channel layer) 7, n+ type semiconductor layer 11, gate insulating film 13, gate electrode 3, p+ type semiconductor layer 16, source electrode 24, interlayer insulating film 25, and drain electrode 26. Note that at least a portion of the p+ type semiconductor layer (deep p layer) 6 is buried in the n− type semiconductor layer 2 to a position deeper than the buried lower end portion 3a of the gate electrode 3. In the ON state of the semiconductor device shown in FIG. A channel is formed at the interface between the type semiconductor layer 7 and the gate insulating film 13 and is turned on. In the off state, by setting the voltage of the gate electrode 3 to 0V, a channel is no longer formed and the device is turned off. Further, in the semiconductor device of FIG. 1, the p+ type semiconductor layer 6 is buried deeper in the n− type semiconductor layer 2 than the gate electrode 3. With such a configuration, the electric field near the bottom of the gate electrode can be relaxed, and the electric field distribution in the gate insulating film and the n-type semiconductor layer can be made better. Further, in the present invention, the carrier density of the n-type semiconductor layer 2 is preferably 1.4×10 17 /cm 3 or less in the case of a breakdown voltage of 600V, and 6.9×10 /cm 3 in the case of a breakdown voltage of 1200V. It is preferable that it is 16 /cm 3 or less. Further, the depth of the deep p layer 6 (D in FIG. 1) is preferably 1.0 μm or more, and preferably 1.5 μm or more because the electric field can be further relaxed. Further, the relationship between the depth D of the deep p layer 6 and the drift layer concentration is y≧2.67×10 −17 x−0.83 (y is the depth of the deep p layer 6, x respectively indicate the concentration of the drift layer (n-type semiconductor layer 2), and in the case of a breakdown voltage of 1200V, y≧1.89×10 −17 x+0.39 (y is the depth of the deep p layer 6, Preferably, x represents the concentration of the drift layer (n-type semiconductor layer 2). Note that the distance between the deep p layer 6 and the gate trench (W in FIG. 1) is preferably 0.5 μm or less. In the present invention, the p- type semiconductor layer (channel layer) 7 contains the first p-type oxide semiconductor as a main component, and the p+-type semiconductor layer (deep p layer) 6 contains the second p-type oxide semiconductor. Contains a p-type oxide semiconductor as a main component. With such a configuration, an excellent electric field relaxation effect can be achieved while reducing on-resistance.
前記ゲート絶縁膜（層間絶縁膜）の構成材料は、特に限定されず、公知の材料であってよい。前記ゲート絶縁膜の材料としては、例えば、ＳｉＯ２膜、リン添加ＳｉＯ２膜（ＰＳＧ膜）、ボロン添加ＳｉＯ２膜、リンーボロン添加ＳｉＯ２膜（ＢＰＳＧ膜）等が挙げられる。前記ゲート絶縁膜の形成方法としては、例えば、ＣＶＤ法、大気圧ＣＶＤ法、プラズマＣＶＤ法、ミストＣＶＤ法等が挙げられる。本発明の実施態様においては、前記ゲート絶縁膜の形成方法が、ミストＣＶＤ法または大気圧ＣＶＤ法であるのが好ましい。また、前記ゲート電極の構成材料は、特に限定されず、公知の電極材料であってよい。前記ゲート電極の構成材料としては、例えば、上記した前記ソース電極の構成材料等が挙げられる。前記ゲート電極の形成方法は、特に限定されない。前記ゲート電極の形成方法としては、具体的には例えば、ドライ法やウェット法などが挙げられる。ドライ法としては、例えば、スパッタ、真空蒸着、ＣＶＤ等が挙げられる。ウェット法としては、例えば、スクリーン印刷やダイコート等が挙げられる。前記ｎ＋型半導体層１および前記ｎ－型半導体層２の材料は、上記した半導体層の材料と同様であってよい。また、前記ｐ＋型半導体層１６の主成分は、前記ｐ－型半導体層（チャネル層）７の主成分と異なるものであるのが好ましい。本発明においては、前記ｐ＋型半導体層１６の主成分が、前記第２のｐ型酸化物半導体と同様であってもよい。 The constituent material of the gate insulating film (interlayer insulating film) is not particularly limited, and may be a known material. Examples of the material of the gate insulating film include a SiO 2 film, a phosphorus-doped SiO 2 film (PSG film), a boron-doped SiO 2 film, and a phosphorus-boron-doped SiO 2 film (BPSG film). Examples of the method for forming the gate insulating film include a CVD method, an atmospheric pressure CVD method, a plasma CVD method, a mist CVD method, and the like. In an embodiment of the present invention, the method for forming the gate insulating film is preferably a mist CVD method or an atmospheric pressure CVD method. Furthermore, the constituent material of the gate electrode is not particularly limited, and may be any known electrode material. Examples of the constituent material of the gate electrode include the above-described constituent materials of the source electrode. The method for forming the gate electrode is not particularly limited. Specific examples of the method for forming the gate electrode include a dry method and a wet method. Examples of the dry method include sputtering, vacuum deposition, and CVD. Examples of the wet method include screen printing and die coating. The material of the n+ type semiconductor layer 1 and the n- type semiconductor layer 2 may be the same as the material of the semiconductor layer described above. Further, the main component of the p+ type semiconductor layer 16 is preferably different from the main component of the p- type semiconductor layer (channel layer) 7. In the present invention, the main component of the p + -type semiconductor layer 16 may be the same as that of the second p-type oxide semiconductor.
図１の半導体装置の各層の形成手段は、本発明の目的を阻害しない限り特に限定されず、公知の手段であってよい。例えば、真空蒸着法やＣＶＤ法、スパッタ法、各種コーティング技術等により成膜した後、フォトリソグラフィー法によりパターニングする手段、または印刷技術などを用いて直接パターニングを行う手段などが挙げられるが、本発明においては、ミストＣＶＤ法が好ましい。 The means for forming each layer of the semiconductor device in FIG. 1 is not particularly limited as long as it does not impede the object of the present invention, and may be any known means. For example, methods include forming a film by a vacuum evaporation method, a CVD method, a sputtering method, various coating techniques, etc., and then patterning it by a photolithography method, or directly patterning using a printing technology, etc., but the present invention In this case, the mist CVD method is preferable.
以下、前記ミストＣＶＤ法の成膜装置について説明する。
図６の成膜装置６０１は、キャリアガスを供給するキャリアガス装置６２２ａと、キャリアガス装置６２２ａから送り出されるキャリアガスの流量を調節するための流量調節弁６２３ａと、キャリアガス（希釈）を供給するキャリアガス（希釈）装置６２２ｂと、キャリアガス（希釈）装置６２２ｂから送り出されるキャリアガス（希釈）の流量を調節するための流量調節弁６２３ｂと、原料溶液６２４ａが収容されるミスト発生源６２４と、水６２５ａが入れられる容器６２５と、容器６２５の底面に取り付けられた超音波振動子６２６と、成膜室６３０と、ミスト発生源６２４から成膜室６３０までをつなぐ石英製の供給管６２７と、成膜室６３０内に設置されたホットプレート（ヒーター）６２８とを備えている。ホットプレート６２８上には、基板６０３が設置されている。
The film forming apparatus for the mist CVD method will be described below.
The film forming apparatus 601 in FIG. 6 includes a carrier gas device 622a that supplies a carrier gas, a flow rate control valve 623a that adjusts the flow rate of the carrier gas sent out from the carrier gas device 622a, and a carrier gas (dilution) that supplies the carrier gas. A carrier gas (dilution) device 622b, a flow rate adjustment valve 623b for adjusting the flow rate of the carrier gas (dilution) sent out from the carrier gas (dilution) device 622b, and a mist generation source 624 containing a raw material solution 624a. A container 625 into which water 625a is placed, an ultrasonic vibrator 626 attached to the bottom of the container 625, a film forming chamber 630, and a supply pipe 627 made of quartz that connects the mist source 624 to the film forming chamber 630. A hot plate (heater) 628 installed in the film forming chamber 630 is provided. A substrate 603 is placed on the hot plate 628.
そして、図６に記載のとおり、原料溶液６２４ａをミスト発生源６２４内に収容する。次に、基板６０３を用いて、ホットプレート６２８上に設置し、ホットプレート６２８を作動させて成膜室６３０内の温度を昇温させる。次に、流量調節弁６２３（６２３ａ、６２３ｂ）を開いてキャリアガス源である（キャリアガス装置６２２ａおよびキャリアガス（希釈）装置６２２ｂ）からキャリアガスを成膜室６３０内に供給し、成膜室６３０の雰囲気をキャリアガスで十分に置換した後、キャリアガスの流量と、キャリアガス（希釈）の流量とをそれぞれ調節する。次に、超音波振動子６２６を振動させ、その振動を、水６２５ａを通じて原料溶液６２４ａに伝播させることによって、原料溶液６２４ａを微粒子化させて霧化液滴６２４ｂを生成する。この霧化液滴６２４ｂが、キャリアガスによって成膜室６３０内に導入され、基板６０３まで搬送され、そして、大気圧下、成膜室６３０内で霧化液滴６２４ｂが熱反応して、基板６０３上に膜が形成する。 Then, as shown in FIG. 6, the raw material solution 624a is contained in the mist generation source 624. Next, the substrate 603 is placed on a hot plate 628, and the hot plate 628 is operated to raise the temperature inside the film forming chamber 630. Next, the flow rate control valves 623 (623a, 623b) are opened to supply carrier gas from the carrier gas source (carrier gas device 622a and carrier gas (dilution) device 622b) into the film forming chamber 630. After the atmosphere of 630 is sufficiently replaced with the carrier gas, the flow rate of the carrier gas and the flow rate of the carrier gas (dilution) are adjusted respectively. Next, the ultrasonic vibrator 626 is vibrated and the vibration is propagated to the raw material solution 624a through the water 625a, thereby atomizing the raw material solution 624a and generating atomized droplets 624b. The atomized droplets 624b are introduced into the film forming chamber 630 by the carrier gas and transported to the substrate 603, and then undergo a thermal reaction in the film forming chamber 630 under atmospheric pressure, resulting in a substrate A film is formed on 603.
また、図７に示すミストＣＶＤ装置（成膜装置）６０２を用いるのも好ましい。図７のミストＣＶＤ装置６０２は、基板６０３を載置するサセプタ６２１と、キャリアガスを供給するキャリアガス供給装置６２２ａと、キャリアガス供給装置６２２ａから送り出されるキャリアガスの流量を調節するための流量調節弁６２３ａと、キャリアガス（希釈）を供給するキャリアガス（希釈）供給装置６２２ｂと、キャリアガス（希釈）供給装置６２２ｂから送り出されるキャリアガスの流量を調節するための流量調節弁６２３ｂと、原料溶液６２４ａが収容されるミスト発生源６２４と、水６２５ａが入れられる容器６２５と、容器６２５の底面に取り付けられた超音波振動子６２６と、内径４０ｍｍの石英管からなる供給管６２７と、供給管６２７の周辺部に設置されたヒーター６２８と、熱反応後のミスト、液滴および排気ガスを排出する排気口６２９とを備えている。サセプタ６２１は、石英からなり、基板６０３を載置する面が水平面から傾斜している。成膜室となる供給管６２７とサセプタ６２１をどちらも石英で作製することにより、基板６０３上に形成される膜内に装置由来の不純物が混入することを抑制している。このミストＣＶＤ装置６０２は、前記の成膜装置６０１と同様に扱うことができる。 Further, it is also preferable to use a mist CVD apparatus (film forming apparatus) 602 shown in FIG. The mist CVD apparatus 602 in FIG. 7 includes a susceptor 621 on which a substrate 603 is placed, a carrier gas supply device 622a that supplies a carrier gas, and a flow rate adjustment for adjusting the flow rate of the carrier gas sent out from the carrier gas supply device 622a. A valve 623a, a carrier gas (dilution) supply device 622b that supplies carrier gas (dilution), a flow rate adjustment valve 623b for adjusting the flow rate of the carrier gas sent out from the carrier gas (dilution) supply device 622b, and a raw material solution. a mist generation source 624 that accommodates water 624a, a container 625 that contains water 625a, an ultrasonic vibrator 626 attached to the bottom of the container 625, a supply pipe 627 made of a quartz tube with an inner diameter of 40 mm, and a supply pipe 627. It is equipped with a heater 628 installed around the periphery, and an exhaust port 629 for discharging mist, droplets, and exhaust gas after the thermal reaction. The susceptor 621 is made of quartz, and the surface on which the substrate 603 is placed is inclined from the horizontal surface. By making both the supply pipe 627 and the susceptor 621, which serve as a film forming chamber, from quartz, it is possible to suppress the mixing of impurities originating from the apparatus into the film formed on the substrate 603. This mist CVD apparatus 602 can be handled in the same manner as the film forming apparatus 601 described above.
前記の好適な成膜装置を用いれば、前記結晶基板の結晶成長面上に、より容易に前記結晶性酸化物半導体を形成することができる。なお、前記結晶性酸化物半導体は、通常、エピタキシャル結晶成長により形成される。また、前記半導体装置は、前記結晶性酸化物半導体から公知の手段を用いて作製することができる。 By using the above-described suitable film forming apparatus, the crystalline oxide semiconductor can be more easily formed on the crystal growth surface of the crystal substrate. Note that the crystalline oxide semiconductor is usually formed by epitaxial crystal growth. Further, the semiconductor device can be manufactured from the crystalline oxide semiconductor using a known method.
なお、本発明の半導体装置として、好適な別の態様を図２に示す。図２の半導体装置は、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）であり、ｎ＋型半導体層１、ｎ－型半導体層（ドリフト層）２、ｐ＋型半導体層（ディープｐ層）６、ゲート絶縁膜１３、ゲート電極３、ソース電極２４、層間絶縁膜２５、ドレイン電極２６を備えている。また、図２の半導体装置はｐ－型半導体層（チャネル層）７、ｎ＋型半導体層１１、ｐ＋型半導体層１６も備えている。なお、ｐ＋型半導体層（ディープｐ層）６は、少なくともその一部が、ゲート電極３の埋設下端部３ａよりも深い位置にまで前記半導体層に埋設されており、図２の半導体装置は、図１の半導体装置とは、ｐ＋型半導体層６が、ゲート電極３と直交するように設けられている点で異なる。このような半導体装置も好適であり、優れた電界緩和効果を発揮し得る。 Note that another preferred embodiment of the semiconductor device of the present invention is shown in FIG. The semiconductor device in FIG. 2 is a metal oxide semiconductor field effect transistor (MOSFET), which includes an n+ type semiconductor layer 1, an n- type semiconductor layer (drift layer) 2, a p+ type semiconductor layer (deep p layer) 6, and a gate insulation layer. It includes a film 13, a gate electrode 3, a source electrode 24, an interlayer insulating film 25, and a drain electrode 26. The semiconductor device in FIG. 2 also includes a p- type semiconductor layer (channel layer) 7, an n+ type semiconductor layer 11, and a p+ type semiconductor layer 16. Note that at least a part of the p+ type semiconductor layer (deep p layer) 6 is buried in the semiconductor layer to a position deeper than the buried lower end 3a of the gate electrode 3, and the semiconductor device of FIG. This semiconductor device differs from the semiconductor device in FIG. 1 in that a p+ type semiconductor layer 6 is provided perpendicularly to the gate electrode 3. Such a semiconductor device is also suitable and can exhibit an excellent electric field relaxation effect.
また、本発明の半導体装置は、結晶性酸化物半導体に対してより効果的に電界緩和させ、かつ半導体特性（小型化も含む）をより良好に奏するように、前記半導体層の厚さが５０μｍ以下であるのが好ましく、３０μｍ以下であるのがより好ましく、１０μｍ以下であるのが最も好ましい。ディープｐ層の厚さを半導体層（例えばｎ－型半導体層）の厚さの半分以上に設定するのが好ましい。 Further, in the semiconductor device of the present invention, the thickness of the semiconductor layer is 50 μm so that the electric field can be more effectively relaxed with respect to the crystalline oxide semiconductor, and semiconductor characteristics (including miniaturization) can be better achieved. It is preferably at most 30 μm, more preferably at most 30 μm, and most preferably at most 10 μm. It is preferable that the thickness of the deep p layer is set to be at least half the thickness of the semiconductor layer (for example, an n-type semiconductor layer).
図９は、本発明の好適な半導体装置の一例を示す。図９の半導体装置は、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）であり、ｎ＋型半導体層（ドレイン層）１、ｎ－型半導体層（ドリフト層）２、ｐ＋型半導体層（ディープｐ層）６、ｐ－型半導体層（チャネル層）７、ｎ＋型半導体層（ｎ＋ソース層）１１、ゲート絶縁膜１３、ゲート電極３、ｐ＋型半導体層１６、ソース電極２４およびドレイン電極２６を備えている。なお、ｐ＋型半導体層（ディープｐ層）６は、少なくともその一部が、ゲート電極３の埋設下端部よりも深い位置にまで前記ｎ－型半導体層２内に埋設されている。図９の半導体装置のオン状態では、前記ソース電極２４と前記ドレイン電極２６との間に電圧を印加し、前記ゲート電極３に前記ソース電極２４に対して正の電荷を与えると、前記ｐ－型半導体層７とゲート絶縁膜１３との界面にチャネルが形成され、ターンオンする。オフ状態は、前記ゲート電極３の電圧を０Ｖにすることにより、チャネルができなくなり、ターンオフする。また、図９の半導体装置は、ｐ＋型半導体層６が、ゲート電極３よりも深くｎ－型半導体層２に埋め込まれている。このような構成とすることにより、ゲート電極下部近傍の電界を緩和することができ、ゲート絶縁膜やｎ－型半導体層内の電界分布をより良好なものとすることができる。なお、本発明においては、ｐ＋型半導体層（ディープｐ層）６が、イリジウムを含む酸化物半導体を主成分として含むのが好ましい。イリジウムを含む酸化物半導体としては、例えば、α－Ｉｒ２Ｏ３またはその混晶（例えば、酸化イリジウムと酸化ガリウムとの混晶）が挙げられる。ｐ＋型半導体層（ディープｐ層）６にこのような好ましい酸化物半導体を用いることにより、空乏層内の空間電荷量が十分に確保できるため、より優れた電界緩和効果を得ることができる。 FIG. 9 shows an example of a preferred semiconductor device of the present invention. The semiconductor device in FIG. 9 is a metal oxide semiconductor field effect transistor (MOSFET), which includes an n+ type semiconductor layer (drain layer) 1, an n- type semiconductor layer (drift layer) 2, and a p+ type semiconductor layer (deep p layer). 6, comprising a p- type semiconductor layer (channel layer) 7, an n + type semiconductor layer (n + source layer) 11, a gate insulating film 13, a gate electrode 3, a p + type semiconductor layer 16, a source electrode 24 and a drain electrode 26 . Note that at least a portion of the p + -type semiconductor layer (deep p layer) 6 is buried in the n - -type semiconductor layer 2 to a position deeper than the buried lower end of the gate electrode 3 . In the ON state of the semiconductor device shown in FIG. A channel is formed at the interface between the type semiconductor layer 7 and the gate insulating film 13 and is turned on. In the off state, by setting the voltage of the gate electrode 3 to 0V, a channel is no longer formed and the device is turned off. Further, in the semiconductor device of FIG. 9, the p+ type semiconductor layer 6 is buried deeper in the n− type semiconductor layer 2 than the gate electrode 3. With such a configuration, the electric field near the bottom of the gate electrode can be relaxed, and the electric field distribution in the gate insulating film and the n-type semiconductor layer can be made better. Note that in the present invention, the p+ type semiconductor layer (deep p layer) 6 preferably contains an oxide semiconductor containing iridium as a main component. Examples of the oxide semiconductor containing iridium include α-Ir 2 O 3 or a mixed crystal thereof (eg, a mixed crystal of iridium oxide and gallium oxide). By using such a preferable oxide semiconductor for the p+ type semiconductor layer (deep p layer) 6, a sufficient amount of space charge in the depletion layer can be ensured, so that a more excellent electric field relaxation effect can be obtained.
図９に示す半導体装置において、ｐ－型半導体層（チャネル層）７とｎ－型半導体層（ドリフト層）２との界面におけるバンドオフセットΔＥｃ（伝導帯オフセット）が半導体装置のＩｄ－Ｖｄ特性に与える影響についてシミュレーションを行った。シミュレーションモデルを図１２（ａ）に示す。シミュレーションは、ｎ＋型半導体層のキャリア密度を１．０×１０１９／ｃｍ３、深さを０．１μｍとし、ｐ－型半導体層（チャネル層）のキャリア密度を１．０×１０１７／ｃｍ３、厚みを０．７μｍとし、ｎ－型半導体層（ドリフト層）のキャリア密度を１．０×１０１７／ｃｍ３、厚みを３μｍとし、ｎ＋型半導体層（ドレイン層）のキャリア密度を１．０×１０１９／ｃｍ３、厚みを０．６μｍとし、トレンチゲートの深さを１μｍ、幅を０．４μｍとし、ゲート酸化膜の側面の厚みを８０ｎｍ、底面の厚みを１２０ｎｍとして行った。結果を図１２（ｂ）に示す。図１２（ｂ）から明らかなように、ｐ－型半導体層（チャネル層）とｎ－型半導体層（ドリフト層）との界面のバンドオフセットΔＥｃは、１．０ｅＶ以下であるのが好ましく、０ｅＶ以下であるのがより好ましい。このような好ましいｐ－型半導体層（チャネル層）とｎ－型半導体層（ドリフト層）との組合せとすることにより、よりオン抵抗が低減された半導体装置を得ることができる。ｐ－型半導体層（チャネル層）とｎ－型半導体層（ドリフト層）との好ましい組合せとしては、例えば、ｐ－型半導体層（チャネル層）としてｐ型ドーパントを含むα－Ｇａ２Ｏ３を用いて、ｎ－型半導体層（ドリフト層）としてｎ型ドーパントを含むα－Ｇａ２Ｏ３を用いる組合せが挙げられる。 In the semiconductor device shown in FIG. 9, the band offset ΔEc (conduction band offset) at the interface between the p-type semiconductor layer (channel layer) 7 and the n-type semiconductor layer (drift layer) 2 depends on the Id-Vd characteristics of the semiconductor device. A simulation was conducted to determine the impact. A simulation model is shown in FIG. 12(a). In the simulation, the carrier density of the n+ type semiconductor layer is 1.0×10 19 /cm 3 and the depth is 0.1 μm, and the carrier density of the p− type semiconductor layer (channel layer) is 1.0×10 17 /cm. 3. The thickness is 0.7 μm, the carrier density of the n- type semiconductor layer (drift layer) is 1.0×10 17 /cm 3 , the thickness is 3 μm, and the carrier density of the n + type semiconductor layer (drain layer) is 1. .0×10 19 /cm 3 , the thickness was 0.6 μm, the depth of the trench gate was 1 μm, the width was 0.4 μm, and the side and bottom thicknesses of the gate oxide film were 80 nm and 120 nm, respectively. The results are shown in FIG. 12(b). As is clear from FIG. 12(b), the band offset ΔEc at the interface between the p-type semiconductor layer (channel layer) and the n-type semiconductor layer (drift layer) is preferably 1.0eV or less, and 0eV The following is more preferable. By combining such a preferable p-type semiconductor layer (channel layer) and n-type semiconductor layer (drift layer), a semiconductor device with further reduced on-resistance can be obtained. A preferred combination of a p-type semiconductor layer (channel layer) and an n-type semiconductor layer (drift layer) is, for example, α-Ga 2 O 3 containing a p-type dopant as the p-type semiconductor layer (channel layer). For example, a combination of using α-Ga 2 O 3 containing an n-type dopant as an n-type semiconductor layer (drift layer) can be mentioned.
図１０は、本発明の好適な半導体装置の他の一例を示す。図１０の半導体装置は、金属酸化膜半導体電界効果トラジスタ（ＭＯＳＦＥＴ）であり、ｐ＋型半導体層（ディープｐ層）６とｎ－型半導体層（ドリフト層）２との間にｉ型半導体層２８が設けられている点で、図９の半導体装置と異なる。ｉ型半導体層は、ｎ－型半導体層よりもキャリア密度が小さいものであれば、特に限定されない。本発明においては、前記ｉ型半導体層の主成分がｎ－型半導体層の主成分と同一であるのが好ましい。 FIG. 10 shows another example of a preferred semiconductor device of the present invention. The semiconductor device shown in FIG. 10 is a metal oxide semiconductor field effect transistor (MOSFET), and has an i-type semiconductor layer 28 between a p+ type semiconductor layer (deep p layer) 6 and an n- type semiconductor layer (drift layer) 2. This is different from the semiconductor device shown in FIG. 9 in that the semiconductor device shown in FIG. The i-type semiconductor layer is not particularly limited as long as it has a lower carrier density than the n-type semiconductor layer. In the present invention, it is preferable that the main component of the i-type semiconductor layer is the same as the main component of the n-type semiconductor layer.
図１０に示す半導体装置におけるｉ型半導体層２８の効果を確かめるためにシミュレーションを行った。シミュレーションモデルを図１３（ａ）に示す。シミュレーションは、ｐ＋型半導体層（ディープｐ層）のキャリア濃度を１．０×１０１８／ｃｍ３、厚みを１．０μｍとし、ｎ－型半導体層（ドリフト層）のキャリア密度を１．０×１０１７／ｃｍ３、厚みを２μｍとし、ｎ＋型半導体層（ドレイン層）のキャリア密度を１．０×１０１９／ｃｍ３、厚みを１μｍとして行った。また、本シミュレーションでは、ｐ＋型半導体層（ディープｐ層）としてＩｒＧａＯ（バンドギャップ３ｅＶ）を用い、ｉ型半導体層およびｎ型半導体層としてＧａ２Ｏ３を用い、ＩｒＧａＯ／Ｇａ２Ｏ３接合のバンドオフセットΔＥｃ（伝導帯オフセット）は１．０４ｅＶとし、バンドオフセットΔＥｖ（価電子帯オフセット）は３．３４ｅＶとした。ｉ型半導体層が無い場合（図１３（ｂ）の（１））、ｉ型半導体層のキャリア密度１．０×１０１４／ｃｍ３、厚み０．６μｍの場合（図１３（ｂ）の（２））、ｉ型半導体層のキャリア密度１．０×１０１４／ｃｍ３、厚み１μｍの場合（図１３（ｂ）の（３））それぞれにおいて、逆電圧１０００Ｖ印加時の電界強度分布の結果を図１３（ｂ）に示す。図１３（ｂ）から明らかなように、ｉ型半導体層を設けることにより、ｐ＋型半導体層として例えばＩｒＧａＯ（酸化イリジウムと酸化ガリウムとの混晶）を用いた場合であっても、ＩｒＧａＯにおける電界を絶縁破壊電界以下に低減できることがわかる。 A simulation was performed to confirm the effect of the i-type semiconductor layer 28 in the semiconductor device shown in FIG. A simulation model is shown in FIG. 13(a). In the simulation, the carrier concentration of the p+ type semiconductor layer (deep p layer) is 1.0×10 18 /cm 3 and the thickness is 1.0 μm, and the carrier density of the n− type semiconductor layer (drift layer) is 1.0×. The carrier density of the n+ type semiconductor layer (drain layer) was 1.0×10 19 /cm 3 and the thickness was 1 μm . In addition, in this simulation, IrGaO (band gap 3 eV) is used as the p+ type semiconductor layer (deep p layer), Ga 2 O 3 is used as the i type semiconductor layer and the n type semiconductor layer, and the IrGaO/Ga 2 O 3 junction is Band offset ΔEc (conduction band offset) was set to 1.04 eV, and band offset ΔEv (valence band offset) was set to 3.34 eV. When there is no i-type semiconductor layer ((1) in FIG. 13(b)), when the i-type semiconductor layer has a carrier density of 1.0×10 14 /cm 3 and a thickness of 0.6 μm (((1) in FIG. 13(b)), 2)), the results of the electric field strength distribution when a reverse voltage of 1000 V is applied in the case where the i-type semiconductor layer has a carrier density of 1.0×10 14 /cm 3 and a thickness of 1 μm ((3) in FIG. 13(b)). is shown in FIG. 13(b). As is clear from FIG. 13(b), by providing the i-type semiconductor layer, even if IrGaO (mixed crystal of iridium oxide and gallium oxide) is used as the p + -type semiconductor layer, the electric field in IrGaO It can be seen that the electric field can be reduced to below the breakdown electric field.
図１１は、本発明の好適な半導体装置の他の一例を示す。図１１の半導体装置は、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）であり、ゲート底部付近にｐ型半導体層２７を備える点で図１０の半導体装置と異なる。前記ｐ型半導体層２７は、前記ｐ－型半導体層（チャネル層）７の主成分であるｐ型酸化物半導体と異なるｐ型酸化物半導体を主成分として含むのが好ましい。本発明においては、前記ｐ型半導体層２７の主成分が、前記第２のｐ型酸化物半導体と同様であってもよい。 FIG. 11 shows another example of a preferred semiconductor device of the present invention. The semiconductor device in FIG. 11 is a metal oxide semiconductor field effect transistor (MOSFET), and differs from the semiconductor device in FIG. 10 in that it includes a p-type semiconductor layer 27 near the bottom of the gate. The p-type semiconductor layer 27 preferably contains as a main component a p-type oxide semiconductor different from the p-type oxide semiconductor that is the main component of the p-type semiconductor layer (channel layer) 7. In the present invention, the main component of the p-type semiconductor layer 27 may be the same as that of the second p-type oxide semiconductor.
図９、図１０および図１１に示す半導体装置のそれぞれのＩｄ－Ｖｄ特性（Ｖｇ＝２０Ｖ）を比較するためにシミュレーションを行った。１０００Ｖ印加した時のＩｒＧａＯ（ｐ＋型半導体層：ディープｐ層）とゲート酸化膜にかかる電界およびオン抵抗（Ｖｇ＝２０Ｖ、Ｖｄ＝２Ｖ）の結果を表１に示す。表１から明らかなように、図９の構造と比較して、図１０の構造の方がよりＩｒＧａＯにかかる電界および酸化膜にかかる電界を低減できることがわかる。また、図１１の構造は、図１０の構造と比較してゲート酸化膜にかかる電界をより低減することができることがわかる。 A simulation was performed to compare the Id-Vd characteristics (Vg=20V) of the semiconductor devices shown in FIGS. 9, 10, and 11. Table 1 shows the results of the electric field and on-resistance (Vg=20V, Vd=2V) applied to IrGaO (p+ type semiconductor layer: deep p layer) and gate oxide film when 1000V was applied. As is clear from Table 1, compared to the structure of FIG. 9, the structure of FIG. 10 can reduce the electric field applied to IrGaO and the electric field applied to the oxide film more. Furthermore, it can be seen that the structure of FIG. 11 can reduce the electric field applied to the gate oxide film more than the structure of FIG.
前記半導体装置は、特にパワーデバイスに有用であり、とりわけノーマリーオフ型の半導体装置として好適に用いられる。本発明においては、前記結晶性酸化物半導体を、所望により公知の手段を用いて前記結晶基板と剥離等して、半導体装置に用いることができ、好適には縦型デバイスとして用いることができる。なお、前記半導体装置は、電極が半導体層の片面側に形成された横型の素子（横型デバイス）と、半導体層の表裏両面側にそれぞれ電極を有する縦型の素子（縦型デバイス）のいずれにも好適に用いられるが、本発明においては、中でも、縦型デバイスに用いることが好ましい。前記半導体装置の好適な例としては、例えば、金属半導体電界効果トランジスタ（ＭＥＳＦＥＴ）、高電子移動度トランジスタ（ＨＥＭＴ）、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）、静電誘導トランジスタ（ＳＩＴ）、接合電界効果トランジスタ（ＪＦＥＴ）、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）などが挙げられる。本発明においては、中でも絶縁ゲート型半導体装置（例えば、ＭＯＳＦＥＴまたはＩＧＢＴなど）またはショットキーゲートを有する半導体装置（例えば、ＭＥＳＦＥＴなど）が好ましく、ＭＯＳＦＥＴまたはＩＧＢＴがより好ましい。 The semiconductor device is particularly useful as a power device, and is particularly preferably used as a normally-off type semiconductor device. In the present invention, the crystalline oxide semiconductor can be used for a semiconductor device, preferably as a vertical device, by peeling from the crystal substrate using known means if desired. The semiconductor device may be a horizontal element in which an electrode is formed on one side of the semiconductor layer (horizontal device) or a vertical element in which electrodes are formed on both the front and back sides of the semiconductor layer (vertical device). However, in the present invention, it is especially preferable to use it for a vertical device. Suitable examples of the semiconductor device include, for example, a metal semiconductor field effect transistor (MESFET), a high electron mobility transistor (HEMT), a metal oxide semiconductor field effect transistor (MOSFET), a static induction transistor (SIT), and a junction. Examples include field effect transistors (JFETs) and insulated gate bipolar transistors (IGBTs). In the present invention, an insulated gate semiconductor device (eg, MOSFET or IGBT) or a semiconductor device having a Schottky gate (eg, MESFET, etc.) is particularly preferable, and a MOSFET or IGBT is more preferable.
本発明の半導体装置は、上記した事項に加え、さらに公知の方法を用いて、パワーモジュール、インバータまたはコンバータとして好適に用いられ、さらには、例えば電源装置を用いた半導体システム等に好適に用いられる。前記電源装置は、公知の方法を用いて、配線パターン等に接続するなどすることにより、前記半導体装置からまたは前記半導体装置として作製することができる。図３は、複数の前記電源装置１７１、１７２と制御回路１７３を用いて電源システム１７０を構成している。前記電源システムは、図４に示すように、電子回路１８１と電源システム１８２とを組み合わせてシステム装置１８０に用いることができる。なお、電源装置の電源回路図の一例を図５に示す。図５は、パワー回路と制御回路からなる電源装置の電源回路を示しており、インバータ１９２（ＭＯＳＦＥＴＡ～Ｄで構成）によりＤＣ電圧を高周波でスイッチングしＡＣへ変換後、トランス１９３で絶縁及び変圧を実施し、整流ＭＯＳＦＥＴ１９４（Ａ～Ｂ’）で整流後、ＤＣＬ１９５（平滑用コイルＬ１，Ｌ２）とコンデンサにて平滑し、直流電圧を出力する。この時に電圧比較器１９７で出力電圧を基準電圧と比較し、所望の出力電圧となるようＰＷＭ制御回路１９６でインバータ１９２及び整流ＭＯＳＦＥＴ１９４を制御する。 In addition to the above-mentioned matters, the semiconductor device of the present invention can be suitably used as a power module, an inverter, or a converter by using a known method, and is further suitably used, for example, in a semiconductor system using a power supply device. . The power supply device can be manufactured from or as the semiconductor device by connecting it to a wiring pattern or the like using a known method. In FIG. 3, a power supply system 170 is configured using a plurality of power supply devices 171 and 172 and a control circuit 173. The power supply system can be used in a system device 180 by combining an electronic circuit 181 and a power supply system 182, as shown in FIG. Note that FIG. 5 shows an example of a power supply circuit diagram of the power supply device. FIG. 5 shows a power supply circuit of a power supply device consisting of a power circuit and a control circuit. After DC voltage is switched at high frequency by an inverter 192 (consisting of MOSFETs to D) and converted to AC, a transformer 193 performs insulation and transformation. After rectifying with rectifying MOSFET 194 (A to B'), smoothing is performed with DCL 195 (smoothing coils L1, L2) and a capacitor, and a DC voltage is output. At this time, a voltage comparator 197 compares the output voltage with a reference voltage, and a PWM control circuit 196 controls the inverter 192 and rectifier MOSFET 194 so that a desired output voltage is achieved.
本発明においては、前記半導体装置が、パワーカードであるのが好ましく、冷却器および絶縁部材を含んでおり、前記半導体層の両側に前記冷却器がそれぞれ少なくとも前記絶縁部材を介して設けられているのがより好ましく、前記半導体層の両側にそれぞれ放熱層が設けられており、放熱層の外側に少なくとも前記絶縁部材を介して前記冷却器がそれぞれ設けられているのが最も好ましい。図８は、本発明の好適な実施態様の一つであるパワーカードを示す。図８のパワーカードは、両面冷却型パワーカード２０１となっており、冷媒チューブ２０２、スペーサ２０３、絶縁板（絶縁スペーサ）２０８、封止樹脂部２０９、半導体チップ３０１ａ、金属伝熱板（突出端子部）３０２ｂ、ヒートシンク及び電極３０３、金属伝熱板（突出端子部）３０３ｂ、はんだ層３０４、制御電極端子３０５、ボンディングワイヤ３０８を備える。冷媒チューブ２０２の厚さ方向断面は、互いに所定間隔を隔てて流路方向に延在する多数の隔壁２２１で区画された流路２２２を多数有している。このような好適なパワーカードによればより高い放熱性を実現することができ、より高い信頼性を満たすことができる。 In the present invention, the semiconductor device is preferably a power card, and includes a cooler and an insulating member, and the coolers are provided on both sides of the semiconductor layer through at least the insulating member. More preferably, a heat dissipation layer is provided on both sides of the semiconductor layer, and the cooler is provided on the outside of the heat dissipation layer at least through the insulating member. FIG. 8 shows a power card that is one of the preferred embodiments of the present invention. The power card in FIG. 8 is a double-sided cooling type power card 201, including a refrigerant tube 202, a spacer 203, an insulating plate (insulating spacer) 208, a sealing resin part 209, a semiconductor chip 301a, a metal heat transfer plate (protruding terminal part) 302b, a heat sink and electrode 303, a metal heat exchanger plate (protruding terminal part) 303b, a solder layer 304, a control electrode terminal 305, and a bonding wire 308. A cross section in the thickness direction of the refrigerant tube 202 has a large number of flow paths 222 that are partitioned by a large number of partition walls 221 that extend in the flow path direction at predetermined intervals. With such a suitable power card, higher heat dissipation performance can be achieved and higher reliability can be achieved.
半導体チップ３０１ａは、金属伝熱板（突出端子部）３０２ｂの内側の主面上にはんだ層３０４で接合され、半導体チップ３０１ａの残余の主面には、金属伝熱板（突出端子部）３０３ｂがはんだ層３０４で接合され、これによりＩＧＢＴのコレクタ電極面及びエミッタ電極面にフライホイルダイオードのアノード電極面及びカソード電極面がいわゆる逆並列に接続されている。金属伝熱板（突出端子部）３０２ｂおよび３０３ｂの材料としては、例えば、ＭｏまたはＷ等が挙げられる。金属伝熱板（突出端子部）３０２ｂおよび３０３ｂは、半導体チップ３０１ａの厚さの差を吸収する厚さの差をもち、これにより金属伝熱板３０２ｂおよび３０３ｂの外表面は平面となっている。 The semiconductor chip 301a is bonded to the inner main surface of a metal heat transfer plate (protruding terminal portion) 302b with a solder layer 304, and the remaining main surface of the semiconductor chip 301a is bonded to a metal heat transfer plate (protruding terminal portion) 303b. are joined by a solder layer 304, whereby the anode electrode surface and cathode electrode surface of the flywheel diode are connected in so-called antiparallel to the collector electrode surface and emitter electrode surface of the IGBT. Examples of the material for the metal heat exchanger plates (protruding terminal portions) 302b and 303b include Mo or W. The metal heat exchanger plates (protruding terminal portions) 302b and 303b have a thickness difference that absorbs the difference in thickness of the semiconductor chip 301a, so that the outer surfaces of the metal heat exchanger plates 302b and 303b are flat. .
樹脂封止部２０９は例えばエポキシ樹脂からなり、これら金属伝熱板３０２ｂおよび３０３ｂの側面を覆ってモールドされており、半導体チップ３０１ａは樹脂封止部２０９でモールドされている。但し、金属伝熱板３０２ｂおよび３０３ｂの外主面すなわち接触受熱面は完全に露出している。金属伝熱板（突出端子部）３０２ｂおよび３０３ｂは樹脂封止部２０９から図８中、右方に突出し、いわゆるリードフレーム端子である制御電極端子３０５は、例えばＩＧＢＴが形成された半導体チップ３０１ａのゲート（制御）電極面と制御電極端子３０５とを接続している。 The resin sealing part 209 is made of, for example, epoxy resin and is molded to cover the side surfaces of the metal heat exchanger plates 302b and 303b, and the semiconductor chip 301a is molded in the resin sealing part 209. However, the outer main surfaces of the metal heat transfer plates 302b and 303b, that is, the contact heat receiving surfaces are completely exposed. Metal heat transfer plates (protruding terminal parts) 302b and 303b protrude from the resin sealing part 209 to the right in FIG. The gate (control) electrode surface and the control electrode terminal 305 are connected.
絶縁スペーサである絶縁板２０８は、例えば、窒化アルミニウムフィルムで構成されているが、他の絶縁フィルムであってもよい。絶縁板２０８は金属伝熱板３０２ｂおよび３０３ｂを完全に覆って密着しているが、絶縁板２０８と金属伝熱板３０２ｂおよび３０３ｂとは、単に接触するだけでもよいし、シリコングリスなどの良熱伝熱材を塗布してもよいし、それらを種々の方法で接合させてもよい。また、セラミック溶射などで絶縁層を形成してもよく、絶縁板２０８を金属伝熱板上に接合してもよく、冷媒チューブ上に接合または形成してもよい。 The insulating plate 208, which is an insulating spacer, is made of, for example, an aluminum nitride film, but may be made of other insulating films. The insulating plate 208 completely covers the metal heat transfer plates 302b and 303b and is in close contact with them, but the insulating plate 208 and the metal heat transfer plates 302b and 303b may simply be in contact with each other, or may be coated with a heat-resistant material such as silicone grease. A heat transfer material may be applied or they may be joined in various ways. Further, the insulating layer may be formed by ceramic spraying or the like, and the insulating plate 208 may be bonded onto a metal heat transfer plate, or may be bonded or formed onto a refrigerant tube.
冷媒チューブ２０２は、アルミニウム合金を引き抜き成形法あるいは押し出し成形法で成形された板材を必要な長さに切断して作製されている。冷媒チューブ２０２の厚さ方向断面は、互いに所定間隔を隔てて流路方向に延在する多数の隔壁２２１で区画された流路２２２を多数有している。スペーサ２０３は、例えば、はんだ合金などの軟質の金属板であってよいが、金属伝熱板３０２ｂおよび３０３ｂの接触面に塗布等によって形成したフィルム（膜）としてもよい。この軟質のスペーサ２０３の表面は、容易に変形して、絶縁板２０８の微小凹凸や反り、冷媒チューブ２０２の微小凹凸や反りになじんで熱抵抗を低減する。なお、スペーサ２０３の表面等に公知の良熱伝導性グリスなどを塗布してもよく、スペーサ２０３を省略してもよい。 The refrigerant tube 202 is made by cutting an aluminum alloy plate into a required length by pultrusion molding or extrusion molding. A cross section in the thickness direction of the refrigerant tube 202 has a large number of flow paths 222 that are partitioned by a large number of partition walls 221 that extend in the flow path direction at predetermined intervals. The spacer 203 may be, for example, a soft metal plate such as a solder alloy, but it may also be a film (membrane) formed by coating or the like on the contact surfaces of the metal heat transfer plates 302b and 303b. The surface of this soft spacer 203 is easily deformed and adapts to the minute irregularities and warpage of the insulating plate 208 and the minute irregularities and warpage of the refrigerant tube 202, thereby reducing thermal resistance. Note that the surface of the spacer 203 may be coated with a well-known grease with good thermal conductivity, or the spacer 203 may be omitted.
本発明の半導体装置は、例えば化合物半導体電子デバイスや、電子部品・電気機器部品、光学・電子写真関連装置、工業部材などあらゆる分野に用いることができるが、特に、酸化物半導体層を含むパワーデバイスに有用である。 The semiconductor device of the present invention can be used in all fields such as compound semiconductor electronic devices, electronic parts/electrical equipment parts, optical/electrophotography related equipment, and industrial parts, but in particular, power devices including oxide semiconductor layers. It is useful for
１ ｎ＋型半導体層
２ ｎ－型半導体層（ドリフト層）
３ ゲート電極
３ａ 埋設下端部
６ ｐ＋型半導体層（ディープｐ層）
７ ｐ－型半導体層（チャネル層）
１１ ｎ＋型半導体層
１３ ゲート絶縁膜
１６ ｐ＋型半導体層
２４ ソース電極
２５ 層間絶縁膜
２６ ドレイン電極
２７ ｐ型半導体層
２８ ｉ型半導体層
１７０ 電源システム
１７１ 電源装置
１７２ 電源装置
１７３ 制御回路
１８０ システム装置
１８１ 電子回路
１８２ 電源システム
１９２ インバータ
１９３ トランス
１９４ 整流ＭＯＳＦＥＴ
１９５ ＤＣＬ
１９６ ＰＷＭ制御回路
１９７ 電圧比較器
２０１ 両面冷却型パワーカード
２０２ 冷媒チューブ
２０３ スペーサ
２０８ 絶縁板（絶縁スペーサ）
２０９ 封止樹脂部
２２１ 隔壁
２２２ 流路
３０１ａ 半導体チップ
３０２ｂ 金属伝熱板（突出端子部）
３０３ ヒートシンク及び電極
３０３ｂ 金属伝熱板（突出端子部）
３０４ はんだ層
３０５ 制御電極端子
３０８ ボンディングワイヤ
６０１ ミスト装置（成膜装置）
６０２ ミスト装置（成膜装置）
６０３ 基板
６２１ サセプタ
６２２ａ キャリアガス供給装置
６２２ｂ キャリアガス（希釈）供給装置
６２３ａ 流量調節弁
６２３ｂ 流量調節弁
６２４ ミスト発生源
６２４ａ 原料溶液
６２５ 容器
６２５ａ 水
６２６ 超音波振動子
６２７ 供給管
６２８ ヒーター
６２９ 排気口
６３０ 成膜室
1 n+ type semiconductor layer 2 n- type semiconductor layer (drift layer)
3 Gate electrode 3a Buried lower end 6 P+ type semiconductor layer (deep p layer)
7 p-type semiconductor layer (channel layer)
11 n+ type semiconductor layer 13 gate insulating film 16 p+ type semiconductor layer 24 source electrode 25 interlayer insulating film 26 drain electrode 27 p type semiconductor layer 28 i type semiconductor layer 170 power supply system 171 power supply device 172 power supply device 173 control circuit 180 system device 181 Electronic circuit 182 Power system 192 Inverter 193 Transformer 194 Rectifier MOSFET
195 DCL
196 PWM control circuit 197 Voltage comparator 201 Double-sided cooling type power card 202 Refrigerant tube 203 Spacer 208 Insulating plate (insulating spacer)
209 Sealing resin part 221 Partition wall 222 Channel 301a Semiconductor chip 302b Metal heat transfer plate (protruding terminal part)
303 Heat sink and electrode 303b Metal heat transfer plate (protruding terminal part)
304 Solder layer 305 Control electrode terminal 308 Bonding wire 601 Mist device (film forming device)
602 Mist device (film forming device)
603 Substrate 621 Susceptor 622a Carrier gas supply device 622b Carrier gas (dilution) supply device 623a Flow rate control valve 623b Flow rate control valve 624 Mist source 624a Raw material solution 625 Container 625a Water 626 Ultrasonic vibrator 627 Supply pipe 628 Heater 629 Exhaust port 630 Film forming chamber
Claims (11)
前記チャネル層が第１のｐ型酸化物半導体を主成分として含み、前記ディープｐ層が前記第１のｐ型酸化物半導体とは異なる第２のｐ型酸化物半導体を主成分として含むことを特徴とする半導体装置。 A gate electrode that is at least partially buried in the semiconductor layer; and a deep gate electrode that is at least partially buried in the semiconductor layer to the same depth as the buried lower end of the gate electrode or to a position deeper than the buried lower end. A semiconductor device including a p-layer and a channel layer,
The channel layer includes a first p-type oxide semiconductor as a main component, and the deep p layer includes a second p-type oxide semiconductor different from the first p-type oxide semiconductor as a main component. Characteristic semiconductor devices.
A semiconductor system comprising a semiconductor device, wherein the semiconductor device is the semiconductor device according to any one of claims 1 to 10.
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