JP2023136816A - メモリシステム - Google Patents

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Abstract

Figure 2023136816000001
【課題】リード性能が高いメモリシステムを提供すること。
【解決手段】メモリコントローラは、第１順番に従って、ユーザデータおよびメタデータを含む複数の第１データセグメントを、第１メモリが備える複数の第１セグメント領域にライトする。メモリコントローラは、ホストからのリード要求に応じて、ユーザデータに該当する複数の第２データセグメントがライトされた複数の第２セグメント領域のそれぞれを特定する。メモリコントローラは、プリフェッチを実行するか否かを、複数の第２セグメント領域のそれぞれから複数の第２データセグメントがリードされる順番である第２順番と、第１順番からメタデータのライト先の順番をスキップした第３順番と、に基づいて判定する。
【選択図】図１６

Description

本実施形態は、メモリシステムに関する。
従来、不揮発性メモリを備えるメモリシステムが知られている。不揮発性メモリは、一例では、ＮＡＮＤ型のフラッシュメモリである。
米国特許第１０６５６８４２号明細書
一つの実施形態は、リード性能が高いメモリシステムを提供することを目的とする。
一つの実施形態によれば、メモリシステムはホストに接続可能である。メモリシステムは、第１メモリと、メモリコントローラと、を備える。第１メモリは、複数の第１セグメント領域を含む不揮発性の記憶領域を備える。メモリコントローラは、第１設定に従って、ユーザデータまたはメタデータをそれぞれが含む複数の第１データセグメントを複数の第１セグメント領域にライトする。第１設定は、複数の第１セグメント領域のうちのライト先の選択順である第１順番と複数の第１セグメント領域のうちのユーザデータおよびメタデータのそれぞれのライト先とを規定する。メモリコントローラは、ホストからのリード要求に応じて、複数の第１セグメント領域のうちの、複数の第１データセグメントのうちのリード要求によって要求されたユーザデータに該当する複数の第２データセグメントがライトされた複数の第２セグメント領域のそれぞれを特定する。メモリコントローラは、複数の第２セグメント領域のそれぞれから複数の第２データセグメントがリードされる順番である第２順番と、第１順番からメタデータのライト先の順番をスキップした第３順番と、に基づいて複数の第２セグメント領域に対するリード動作においてプリフェッチを実行するか否かを判定する。
第１の実施形態のメモリシステムのハードウェア構成の一例を示す模式的な図。 第１の実施形態にかかるメモリチップの構成の一例を示す模式的な図。 第１の実施形態の物理ブロックの回路構成を示す図。 第１の実施形態のデータコーディングとしきい値電圧分布の一例を示す図。 第１の実施形態の論理ブロックの構成方法の一例を示す模式的な図。 第１の実施形態の物理アドレスの構成の一例を示す模式的な図。 第１の実施形態のメモリコントローラの機能構成の一例を示す模式的な図。 第１の実施形態のライト管理情報の構成の一例を示す模式的な図。 第１の実施形態の第１リード動作を説明するための模式的な図。 第１の実施形態の第２リード動作を説明するための模式的な図。 第１の実施形態のホストリード処理部の機能構成の一例を説明するための模式的な図。 第１の実施形態の判定部の詳細な機能構成の一例を示す模式的な図。 第１の実施形態のホストライト処理部の動作の一例を示すフローチャート。 第１の実施形態のＧＣ処理部によるガベージコレクションの動作の一例を示すフローチャート。 第１の実施形態の翻訳部の動作の一例を示すフローチャート。 第１の実施形態の判定部の動作の一例を示すフローチャート。 第１の実施形態のバンク制御部の動作の一例を示すフローチャート。 第２の実施形態の判定部の詳細な機能構成の一例を示す模式的な図。 第２の実施形態のプリフェッチ判定テーブルの各エントリに記録された飽和カウンタの値の遷移の例を示す模式的な図。 第２の実施形態の判定部の動作の一例を示すフローチャート。
以下に添付図面を参照して、実施形態にかかるメモリシステムを詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。
（第１の実施形態）
図１は、第１の実施形態のメモリシステムのハードウェア構成の一例を示す模式的な図である。
メモリシステム１は、ホスト２と接続可能に構成される。メモリシステム１とホスト２との間の接続の規格は、特定の規格に限定されない。ホスト２は、例えばパーソナルコンピュータ、携帯情報端末、またはサーバなどである。
ホスト２は、メモリシステム１にアクセスする際に、メモリシステム１にアクセス要求を送信する。アクセス要求は、ライト要求またはリード要求などである。アクセス要求は、論理アドレスとサイズ情報とを伴う。論理アドレスは、メモリシステム１がホスト２に提供する論理アドレス空間内の位置を示す情報である。つまり、ホスト２は、メモリシステム１にアクセスを行う場合、アクセス先の指定に論理アドレスを使用する。論理アドレスの一例は、ＬＢＡ（Logical Block Address）である。アクセス要求に含まれるサイズ情報は、論理アドレスによって指定された位置を先頭とする論理アドレス空間上の連続する範囲を示す。つまり、ホスト２は、各アクセス要求において、論理アドレスとサイズ情報とによって論理アドレス空間上のアクセス範囲を指定する。
ホスト２は、ライト要求するデータをメモリシステム１に送信する。このようなホスト２からメモリシステム１に送られたデータを、ユーザデータと表記する。
メモリシステム１は、メモリコントローラ１０と、不揮発性メモリ２０と、を備える。
不揮発性メモリ２０は、ストレージとして機能する不揮発性のメモリである。不揮発性メモリ２０の一例はＮＡＮＤ型のフラッシュメモリである。以下では、不揮発性メモリ２０をＮＡＮＤメモリ２０と表記する。ＮＡＮＤメモリ２０は、第１メモリの一例である。第１メモリとしては、任意の種類のメモリが採用され得る。
メモリコントローラ１０は、メモリシステム１の制御を実行する。この制御は、ホスト２とＮＡＮＤメモリ２０との間のデータ転送に関する制御を含む。メモリコントローラ１０は、例えば、system-on-a-chip（ＳｏＣ）として構成され得る。メモリコントローラ１０は、メモリシステム１の制御のための構成として、ＣＰＵ（Central Processing Unit）１１と、ホストインタフェース（Ｉ／Ｆ）コントローラ１２と、ＲＡＭ（Random Access Memory）１３と、ＮＡＮＤコントローラ１４と、誤り訂正回路１５と、を備える。
ＣＰＵ１１は、ファームウェアプログラムに基づいてメモリコントローラ１０の制御を実行する。ファームウェアプログラムは、例えばＮＡＮＤメモリ２０に予め格納されており、メモリシステム１の起動時にＮＡＮＤメモリ２０からＲＡＭ１３にロードされる。ＣＰＵ１１は、ＲＡＭ１３内のファームウェアプログラムを実行する。なお、ファームウェアプログラムの格納位置はＮＡＮＤメモリ２０に限定されない。メモリコントローラ１０の各部の機能は、専用ハードウェア、ファームウェアプログラムを実行するＣＰＵ１１、またはこれらの組み合わせ、により実現され得る。
ＲＡＭ１３は、高速な動作が可能な揮発性のメモリである。ＲＡＭ１３を構成するメモリの種類は、特定の種類に限定されない。例えば、ＲＡＭ１３は、ＤＲＡＭ（Dynamic Random Access Memory）、ＳＲＡＭ（Static Random Access Memory）、またはこれらの組み合わせによって構成され得る。ＲＡＭ１３を構成するメモリの一部または全部は、メモリコントローラ１０とは別のチップとして構成されてもよい。
ホストＩ／Ｆコントローラ１２は、ホスト２との間の通信インタフェースの制御を実行する。ＮＡＮＤコントローラ１４は、ＣＰＵ１１による制御の下で、ＮＡＮＤメモリ２０に対するアクセスを実行する。ＣＰＵ１１は、ホストＩ／Ｆコントローラ１２とＮＡＮＤコントローラ１４とを制御することによって、ホスト２とＮＡＮＤメモリ２０との間のデータ転送を実現する。
誤り訂正回路１５は、ＮＡＮＤメモリ２０に書き込まれるデータに誤り訂正のための符号化を行う。誤り訂正回路１５は、ＮＡＮＤメモリ２０から出力された符号化されたデータを復号化することによって、そのデータに対して誤り訂正を実行する。誤り訂正回路１５による符号化のアルゴリズムとしては、任意のアルゴリズムが採用可能である。一例では、誤り訂正回路１５は、ＲＳ符号（Reed-Solomon Coding）を用いた符号化を行う。誤り訂正回路１５は、符号化用の回路と復号化用の回路とを有していてもよい。
ＮＡＮＤメモリ２０は、１以上のメモリチップ２１を含む。１以上のメモリチップ２１は、１以上のチャネルを介してメモリコントローラ１０に接続される。図１に示される例では、ＮＡＮＤメモリ２０は、メモリチップ２１－０，２１－１，２１－２，２１－３を含む。メモリチップ２１－０，２１－１は、チャネルｃｈ．０を介してメモリコントローラ１０に接続される。メモリチップ２１－２，２１－３は、チャネルｃｈ．１を介してメモリコントローラ１０に接続される。チャネルｃｈ．０に接続された２つのメモリチップ２１－０，２１－１と、チャネルｃｈ．１に接続された２つのメモリチップ２１－２，２１－３と、は互いに独立に動作可能である。なお、ＮＡＮＤメモリ２０を構成するメモリチップ２１の数、およびＮＡＮＤメモリ２０とメモリコントローラ１０とを接続するチャネルの数は、これらに限定されない。
図２は、第１の実施形態にかかるメモリチップ２１の構成の一例を示す模式的な図である。
図２に示される例によれば、メモリチップ２１は、２つのサブアレイ２３に分割されたメモリセルアレイ２２と、２つのページバッファ２４と、２つのデータキャッシュ２５と、を備える。ページバッファ２４と、データキャッシュ２５は、例えば、それぞれＳＲＡＭで構成される。ページバッファ２４と、データキャッシュ２５は、フリップフロップで構成されてもよい。メモリセルアレイ２２に対するアクセスは、ライト（プログラムとも称される）、リード、およびイレースを含む。各サブアレイ２３は、２つのページバッファ２４のうちの１つと、２つのデータキャッシュ２５のうちの１つとともに、１つのプレーンを構成する。つまり、メモリチップ２１は、２つのプレーンを備える。２つのプレーンは、互いに独立に動作可能である。各メモリチップ２１内の各プレーンは、プレーン番号によって識別される。なお、１つのメモリチップ２１が備えるプレーンの数は２に限定されない。１つのメモリチップ２１は、複数のプレーンに分割されていなくてもよい。
メモリコントローラ１０から入力されたデータをメモリチップ２１が受け取り、入力されたデータをメモリチップ２１がメモリセルアレイ２２にライトする一連の動作は、本明細書では、ライト動作と表記される。メモリチップ２１がメモリセルアレイ２２からデータをリードしてメモリコントローラ１０に出力する一連の動作は、本明細書では、リード動作と表記される。
ライト動作では、メモリチップ２１は、メモリコントローラ１０から入力されたデータをデータキャッシュ２５に受ける。メモリコントローラ１０からデータキャッシュ２５にデータが入力される動作は、データイン動作とも称される。データイン動作の後、メモリチップ２１は、データキャッシュ２５に受けたデータをページバッファ２４に転送し、転送完了後に、ページバッファ２４からメモリセルアレイ２２にデータをライトする。ページバッファ２４からメモリセルアレイ２２にデータをライトする動作は、プログラム動作とも称される。
リード動作では、メモリチップ２１は、まず、リード対象のデータをメモリセルアレイ２２からページバッファ２４に転送する。メモリセルアレイ２２からページバッファ２４にデータを転送する動作は、センス動作とも称される。メモリチップ２１は、センス動作によってページバッファ２４に格納されたリード対象のデータを、ページバッファ２４からデータキャッシュ２５に転送する。そして、メモリチップ２１は、データキャッシュ２５からメモリコントローラ１０にデータを出力する。データキャッシュ２５からメモリコントローラ１０にデータを出力する動作は、データアウト動作とも称される。
各サブアレイ２３は、複数の物理ブロック２６を備える。１つの物理ブロック２６にライトされたデータは、一括にイレースされる。
ページバッファ２４は、第１バッファの一例である。データキャッシュ２５は、第２バッファの一例である。
図３は、第１の実施形態の物理ブロック２６の回路構成を示す図である。なお、各物理ブロック２６の構成は共通する。
物理ブロック２６は、例えば４つのストリングユニットＳＵ０～ＳＵ３を有する。各ストリングユニットＳＵは、複数のＮＡＮＤストリング２７を含む。
ＮＡＮＤストリング２７の各々は、例えば１４個のメモリセルトランジスタＭＴ（ＭＴ０～ＭＴ１３）および選択トランジスタＳＴ１、ＳＴ２を含んでいる。メモリセルトランジスタＭＴは、制御ゲートと電荷蓄積層とを備え、データを不揮発に保持する。そして１４個のメモリセルトランジスタＭＴ（ＭＴ０～ＭＴ１３）は、選択トランジスタＳＴ１のソースと選択トランジスタＳＴ２のドレインとの間に直列接続されている。なお、メモリセルトランジスタＭＴは、電荷蓄積層に絶縁膜を用いたＭＯＮＯＳ（Metal Oxide Nitride Oxide Silicon）型であってもよいし、電荷蓄積層に導電膜を用いたＦＧ（Floating Gate）型であってもよい。さらに、ＮＡＮＤストリング２７内のメモリセルトランジスタＭＴの個数は１４個に限定されない。
ストリングユニットＳＵ０～ＳＵ３の各々における選択トランジスタＳＴ１のゲートは、それぞれ選択ゲート線ＳＧＤ０～ＳＧＤ３に接続される。これに対してストリングユニットＳＵ０～ＳＵ３の各々における選択トランジスタＳＴ２のゲートは、例えば選択ゲート線ＳＧＳに共通接続される。ストリングユニットＳＵ０～ＳＵ３の各々における選択トランジスタＳＴ２のゲートは、ストリングユニットＳＵ毎に異なる選択ゲート線ＳＧＳ０～ＳＧＳ３（不図示）に接続されてもよい。同一の物理ブロック２６内にあるメモリセルトランジスタＭＴ０～ＭＴ１３の制御ゲートは、それぞれワード線ＷＬ０～ＷＬ１３に共通接続される。
ストリングユニットＳＵ内にある各ＮＡＮＤストリング２７の選択トランジスタＳＴ１のドレインは、それぞれ異なるビット線ＢＬ（ＢＬ０～ＢＬ（Ｌ－１）、但しＬは２以上の自然数）に接続される。また、ビット線ＢＬは、複数の物理ブロック２６間で各ストリングユニットＳＵ内にある１つのＮＡＮＤストリング２７を共通に接続する。更に、各選択トランジスタＳＴ２のソースは、ソース線ＳＬに共通に接続されている。
つまりストリングユニットＳＵは、異なるビット線ＢＬに接続され、且つ同一の選択ゲート線ＳＧＤに接続されたＮＡＮＤストリング２７の集合である。また物理ブロック２６は、ワード線ＷＬを共通にする複数のストリングユニットＳＵの集合である。そしてメモリセルアレイ２２は、ビット線ＢＬを共通にする複数の物理ブロック２６の集合である。
前述したように、メモリセルアレイ２２に対するデータのイレースは、物理ブロック２６単位で実行される。
また、メモリセルアレイ２２に対するライト（具体的にはプログラム動作）、およびメモリセルアレイ２２からのリード（具体的にはセンス動作）は、１つのストリングユニットＳＵにおける１つのワード線ＷＬに接続されたメモリセルトランジスタＭＴに対して、一括して行われる。以下、プログラム動作およびセンス動作の際、一括して選択されるメモリセルトランジスタＭＴの群を「メモリセルグループＭＣＧ」と呼ぶ。そして、１つのメモリセルグループＭＣＧに含まれるメモリセルトランジスタＭＴのそれぞれにライトされる、あるいはリードされる１ビットの記憶領域の集まりを「ページ」と呼ぶ。
各メモリセルトランジスタＭＴに複数ビットのデータを格納可能に構成される場合がある。例えば、各メモリセルトランジスタＭＴがｎ（ｎ≧２）ビットのデータを格納可能な場合、ワード線ＷＬ（メモリセルグループＭＣＧ）当たりの記憶容量はｎページ分のサイズに等しくなる。ここでは一例として、各メモリセルトランジスタＭＴに３ビットのデータが格納される方式について説明する。この方式によれば、各ワード線に３ページ分のデータが保持される。
図４は、第１の実施形態のデータコーディングとしきい値電圧分布の一例を示す図である。横軸はメモリセルトランジスタＭＴのしきい値電圧を示している。図４に示された８個のローブは、しきい値電圧分布を模式的に表したものである。８つのしきい値電圧分布は、それぞれしきい値電圧領域であり、ステート、とも表記される。８つのステートは、３ビットのデータ値に対応する。本図の例によれば、Ｅｒステートは“１１１”のデータ値に対応し、Ａステートは“１１０”のデータ値に対応し、Ｂステートは“１００”のデータ値に対応し、Ｃステートは“０００”のデータ値に対応し、Ｄステートは“０１０”のデータ値に対応し、Ｅステートは“０１１”のデータ値に対応し、Ｆステートは“００１”のデータ値に対応し、Ｇステートは“１０１”のデータ値に対応する。各データ値の先頭の桁をＭＳＢ（Most Significant Bit）とする。また、各データ値の末尾の桁をＬＳＢ（Least Significant Bit）とする。なお、ステートとデータ値との対応関係はこれに限定されない。
各メモリセルトランジスタＭＴのしきい値電圧は、８つのステートのうちの何れかに属するように制御される。各メモリセルトランジスタＭＴのしきい値電圧は、イレースによってＥｒステートに設定され、プログラム動作によってＡステート～Ｇステートのうちのデータ値に応じたステートに設定される。
センス動作においては、しきい値電圧といくつかの判定電圧との比較によって、各メモリセルトランジスタＭＴのしきい値電圧が属するステートが特定される。そして、特定されたステートに応じたデータ値が読み出される。図４のＶｒａ、Ｖｒｂ、Ｖｒｃ、Ｖｒｄ、Ｖｒｅ、Ｖｒｆ、およびＶｒｇの組み合わせは、判定電圧の一例である。
１つのワード線ＷＬ（メモリセルグループＭＣＧ）が有する３ページ分の記憶領域のうちのＬＳＢのデータ値が格納される記憶領域の集合を、ロアーページと表記する。３ページ分の記憶領域のうちのＭＳＢのデータ値が格納される記憶領域の集合を、アッパーページと表記する。３ページ分の記憶領域のうちのＬＳＢとＭＳＢとの間のデータ値が格納される記憶領域の集合を、ミドルページと表記する。ロアーページ、ミドルページ、およびアッパーページの分類を、ページタイプと表記する。
第１の実施形態に適用可能なデータコーディングは上記された例に限定されない。また、各メモリセルトランジスタＭＴに格納されるデータのサイズは３ビットに限定されない。
各ページは、複数のクラスタを含む。論理アドレス空間における所定サイズの領域（単位領域と表記する）毎に論理アドレスが与えられる。クラスタは、論理アドレス空間における単位領域に対応した、ＮＡＮＤメモリ２０における記憶領域である。単位領域のサイズとクラスタのサイズは同じであっても異なっていてもよい。各クラスタには、所定サイズのデータセグメントが、誤り訂正回路１５によるＲＳ符号化などを経て、ライトされる。以降、１つのクラスタに格納される単位のデータを、データセグメントと称する。クラスタは、第１セグメント領域の一例である。
メモリコントローラ１０は、ＮＡＮＤメモリ２０が備える各クラスタの位置を、物理アドレスを用いて管理する。物理アドレスの構成例については後述される。
メモリコントローラ１０は、複数の物理ブロック２６をグループ化し、グループ化された複数の物理ブロック２６を１つの論理ブロックとして扱う。
図５は、第１の実施形態の論理ブロックの構成方法の一例を示す模式的な図である。図５に示されるハッチングが施された複数の物理ブロック２６は、１つの論理ブロックを構成する。
具体的には、メモリチップ２１－０のプレーン＃０のサブアレイ２３から選択されたブロックＡおよびブロックＢと、メモリチップ２１－１のプレーン＃０のサブアレイ２３から選択されたブロックＣおよびブロックＤと、メモリチップ２１－０のプレーン＃１のサブアレイ２３から選択されたブロックＥおよびブロックＦと、メモリチップ２１－１のプレーン＃１のサブアレイ２３から選択されたブロックＧおよびブロックＨと、メモリチップ２１－２のプレーン＃０のサブアレイ２３から選択されたブロックＩおよびブロックＪと、メモリチップ２１－３のプレーン＃０のサブアレイ２３から選択されたブロックＫおよびブロックＬと、メモリチップ２１－２のプレーン＃１のサブアレイ２３から選択されたブロックＭおよびブロックＮと、メモリチップ２１－３のプレーン＃１のサブアレイ２３から選択されたブロックＯおよびブロックＰと、は１つの論理ブロックを構成する。
メモリチップ２１－０のプレーン＃０と、メモリチップ２１－１のプレーン＃０とは、バンク＃０を構成する。メモリチップ２１－０のプレーン＃１と、メモリチップ２１－１のプレーン＃１とは、バンク＃１を構成する。メモリチップ２１－２のプレーン＃０と、メモリチップ２１－３のプレーン＃０とは、バンク＃２を構成する。メモリチップ２１－２のプレーン＃１と、メモリチップ２１－３のプレーン＃１とは、バンク＃３を構成する。
各メモリチップ２１において、プレーン＃０とプレーン＃１とは互いに独立に動作可能である。また、チャネルｃｈ．０に接続された２つのメモリチップ２１－０、２１－１と、チャネルｃｈ．１に接続された２つのメモリチップ２１－２、２１－３と、は互いに独立に動作可能である。よって、４つのバンク＃０－＃３のそれぞれは独立に動作可能である。換言すると、４つのバンク＃０－＃３は、並列に動作可能である。
図５に示された例では、メモリコントローラ１０は、各バンクから４個の物理ブロック２６を集めて、４つのバンクから集まった合計１６個の物理ブロック２６によって１つの論理ブロックを構成する。メモリコントローラ１０は、このような方法で順次論理ブロックを構成する。
なお、図５に示されたバンクの構成および論理ブロックの構成方法はあくまでも一例である。各バンクは任意に設定され得る。また、論理ブロックは任意に設定され得る。
前述したように、各クラスタの位置は物理アドレスを用いて管理される。
図６は、第１の実施形態の物理アドレスの構成の一例を示す模式的な図である。
図６に示される例では、物理アドレスのビット列の最上位の複数桁は、論理ブロックを特定するための情報である論理ブロック番号を示す。
論理ブロック番号を示す複数桁に後続する複数桁は、ページ番号を示す。なお、ページ番号は、ワード線番号とストリングユニット番号との組み合わせである。
ページ番号を示す複数桁に後続する複数桁は、論理ブロック内位置情報を示す。論理ブロック内位置情報は、チャネル番号、プレーン番号、サブアレイ２３内における物理ブロック２６の位置、およびページタイプの組み合わせである。
論理ブロック内位置情報を示す複数桁に後続する複数桁は、クラスタ番号を示す。クラスタ番号は、ページの先頭を基準としたクラスタの相対位置を表す。
物理アドレスが上記のように構成されることにより、物理アドレスから、物理アドレスが示すクラスタが属するメモリチップ２１、プレーン、ワード線ＷＬ、ストリングユニットＳＵ、ページタイプ、およびページ内でのクラスタの位置、を特定することが可能である。つまり、物理アドレスは、ＮＡＮＤメモリ２０内におけるクラスタの位置が特定可能に構成されている。
図７は、第１の実施形態のメモリコントローラ１０の機能構成の一例を示す模式的な図である。
メモリコントローラ１０は、ホストライト処理部１０１、ホストリード処理部１０２、ＧＣ（Garbage Collection）処理部１０３、および記憶部１０４を備える。
例えばＣＰＵ１１は、ファームウェアに基づき、ホストライト処理部１０１、ホストリード処理部１０２、およびＧＣ処理部１０３として機能する。ＲＡＭ１３は、記憶部１０４として機能する。なお、ホストライト処理部１０１、ホストリード処理部１０２、およびＧＣ処理部１０３のそれぞれの機能の一部または全部は、ホストＩ／Ｆコントローラ１２またはＮＡＮＤコントローラ１４に具備されてもよい。ホストライト処理部１０１、ホストリード処理部１０２、およびＧＣ処理部１０３のそれぞれの機能の一部または全部は、ＦＰＧＡ（Field-Programmable Gate Array）またはＡＳＩＣ（Application Specific Integrated Circuit）などのハードウェア回路によって実現されてもよい。
記憶部１０４には、Ｌ２Ｐ（Logical To Physical）情報２０１およびライト管理情報２０２が格納される。
Ｌ２Ｐ情報２０１は、論理アドレスを物理アドレスに翻訳（translate）するための情報である。Ｌ２Ｐ情報２０１は、例えば、論理アドレスと物理アドレスとの対応関係がクラスタ単位で記録されたテーブルである。メモリシステム１への電力供給の停止と再開とのサイクルを経てもメモリシステム１からＬ２Ｐ情報２０１が失われないように、メモリコントローラ１０は、記憶部１０４内のＬ２Ｐ情報２０１に対して更新を行った場合、更新された部分を適時、ＮＡＮＤメモリ２０に転送する。
メモリコントローラ１０は、論理ブロックを構成するそれぞれの物理ブロック２６に３ページ（即ちロアーページ、ミドルページ、およびアッパーページ）分のデータをライトする。メモリコントローラ１０は、ライト先をページ単位で切り替える。１つの論理ブロックに対するライト先の切り替えの順番は、ライト管理情報２０２によって規定されている。
図８は、第１の実施形態のライト管理情報２０２の構成の一例を示す模式的な図である。
図８に示される例は、次に説明する構成に基づく。即ち、メモリシステム１は、８つのチャネルを備え、各メモリチップ２１は４つのプレーンを備える。チャネルとプレーンとの組み合わせ毎にバンクが構成され、これによって全部で３２個のバンクが構成される。各バンクは、４つの物理ブロック２６を含む。よって、全部で１２８個の物理ブロック２６によって１つの論理ブロックが構成される。各バンクを構成する４つの物理ブロックを、第１物理ブロック、第２物理ブロック、第３物理ブロック、第４物理ブロックと表記する。
上記された構成に対応するように、ライト管理情報２０２には、１つの論理ブロックを構成する１２８個の物理ブロックに対する、３８４ページ（＝３ページ×１２８物理ブロック）の分のライトの順番が記録されている。１ページ毎にライト先のバンクが切り替わるようにライトの順番が決められている。メモリコントローラ１０は、１つのページに対して先頭のクラスタから末尾のクラスタまでクラスタの配列順に各クラスタにデータセグメントをライトする。メモリコントローラ１０は、当該１つのページへのライトが完了すると、ライト管理情報２０２に従って次のライト先のページを選択する。
ＮＡＮＤメモリ２０には、ユーザデータの他に、メタデータがライトされる。メタデータは、例えばユーザデータログまたはＲＳパリティを含む。
ユーザデータログは、ＮＡＮＤメモリ２０にライトされた１以上のデータセグメントのそれぞれについて、ホスト２からライト要求されたときに対応付けられていた論理アドレスを記録した情報である。所定量のデータセグメントがＮＡＮＤメモリ２０にライトされる毎にユーザデータログがＮＡＮＤメモリ２０にライトされる。ユーザデータログは、ＮＡＮＤメモリ２０にライトされたデータセグメント毎にライト時における論理アドレスと物理アドレスとの対応関係を記録した情報である。ユーザデータログは、Ｌ２Ｐ情報２０１の再構築などの際に利用される。
ＲＳパリティは、１つの論理ブロックを構成する１２８個の物理ブロック２６に対する、３８４ページ（＝３ページ×１２８物理ブロック）の分のデータ群をフレームとして生成される。ＲＳパリティを用いた誤り訂正は、データセグメント単位で実行される誤り訂正に比べ、訂正能力が強いが、フレームをリードする必要があるために訂正に時間がかかる。よって、メモリコントローラ１０は、データセグメント単位で実行される誤り訂正に失敗した場合に、ＲＳパリティを含むフレームのリードを行って、ＲＳパリティを用いた誤り訂正を実行する。
図８に示される例によれば、バンク＃３１に属する第１物理ブロックのアッパーページが、ユーザデータログ領域３０１－１として予約されている。ユーザデータログ領域３０１－１には、各バンクの第１物理ブロック２６にライトされるユーザデータに関するユーザデータログがライトされる。バンク＃０～＃３１の第１物理ブロックに対しては、０番目から９４番目までユーザデータのデータセグメントがライトされ、０番目から９４番目までにライトされた全データセグメントに関するユーザデータログが、ユーザデータログ領域３０１－１に９５番目にライトされる。
バンク＃３１に属する第２物理ブロックのアッパーページが、ユーザデータログ領域３０１－２として予約されている。ユーザデータログ領域３０１－２には、各バンクの第２物理ブロック２６にライトされるユーザデータに関するユーザデータログがライトされる。バンク＃０～＃３１の第２物理ブロックに対しては、９６番目から１９０番目までユーザデータのデータセグメントがライトされ、９６番目から１９０番目までにライトされた全データセグメントに関するユーザデータログが、ユーザデータログ領域３０１－２に１９１番目にライトされる。
バンク＃３１に属する第３物理ブロックのアッパーページが、ユーザデータログ領域３０１－３として予約されている。ユーザデータログ領域３０１－３には、各バンクの第３物理ブロック２６にライトされるユーザデータに関するユーザデータログがライトされる。バンク＃０～＃３１の第３物理ブロックに対しては、１９２番目から２８６番目までユーザデータのデータセグメントがライトされ、１９２番目から２８６番目までにライトされた全データセグメントに関するユーザデータログが、ユーザデータログ領域３０１－３に２８７番目にライトされる。
バンク＃３０に属する第４物理ブロックのアッパーページが、ユーザデータログ領域３０１－４として予約されている。ユーザデータログ領域３０１－４には、各バンクの第４物理ブロック２６にライトされるユーザデータに関するユーザデータログがライトされる。バンク＃０～＃３０の第４物理ブロックに対しては、２８８番目から３７０番目までユーザデータのデータセグメントがライトされ、２８８番目から３７０番目までにライトされた全データセグメントに関するユーザデータログが、ユーザデータログ領域３０１－４に３７１番目にライトされる。
また、バンク＃２８～バンク＃３１の第４物理ブロックが、ＲＳパリティがライトされるＲＳパリティ領域３０２として予約されている。論理ブロックに対して０番目から３７１番目までにライトされた全データセグメントに基づいて生成されたＲＳパリティが、ＲＳパリティ領域３０２にライトされる。
このように、ライト管理情報２０２は、ライト先の選択の順番と、ユーザデータおよびメタデータのそれぞれのライト先と、を規定する。なお、ライト管理情報２０２は第１設定の一例である。ライト管理情報２０２によって規定されたライト先の選択の順番は、第１順番の一例である。
ライト管理情報２０２は、例えばＮＡＮＤメモリ２０の所定位置に格納されている。ライト管理情報２０２は、例えばメモリシステム１の起動時にＮＡＮＤメモリ２０から記憶部１０４にロードされる。メモリコントローラ１０の各機能構成要素は、記憶部１０４内のライト管理情報２０２を適時、参照する。
図７に説明を戻す。
ホストライト処理部１０１は、ホスト２から受信したライト要求に応じてＮＡＮＤメモリ２０へのデータのライトを行う。ホストライト処理部１０１は、ホスト２から受信したユーザデータを、１以上のデータセグメントに分割し、当該１以上のデータセグメントのそれぞれに対応する論理アドレスを取得する。そして、ホストライト処理部１０１は、当該１以上のデータセグメントのそれぞれのライト先のクラスタを、ライト管理情報２０２に従って決定し、当該１以上のデータセグメントのそれぞれを、決定されたライト先のクラスタにライトする。
ホストライト処理部１０１は、ユーザデータから分割されたデータセグメントをＮＡＮＤメモリ２０にライトする際、当該データセグメントに対応する論理アドレスが、当該データセグメントのライト先のクラスタを示す物理アドレスに対応するよう、Ｌ２Ｐ情報２０１の更新を行う。
また、ホストライト処理部１０１は、所定量のデータセグメントをＮＡＮＤメモリ２０にライトする毎に、ユーザデータログまたはＲＳパリティを生成する。そして、ホストライト処理部１０１は、生成したユーザデータログまたはＲＳパリティをライト管理情報２０２に規定された順番で、かつ、ライト管理情報２０２に規定された領域３０１、３０２にライトする。
ホストリード処理部１０２は、ホスト２から受信したリード要求に応じてＮＡＮＤメモリ２０に対するリードを行う。ホストリード処理部１０２は、リード要求された１以上のデータセグメントのそれぞれに対応する論理アドレスを取得する。ホストリード処理部１０２は、取得された論理アドレスと、Ｌ２Ｐ情報２０１とに基づき、リード要求された１以上のデータセグメントのそれぞれがライトされたクラスタを特定し、特定された各クラスタからデータセグメントのリードを行う。
ホストリード処理部１０２は、ＮＡＮＤメモリ２０に対するリードを行うとき、リード先のメモリチップ２１に対し、複数のタイプのリード動作のうちのいずれかを指示することが可能である。複数のタイプのリード動作は、第１リード動作と、第２リード動作と、を含む。例えば、第１リード動作は、プリフェッチを含まないリード動作であり、第２リード動作は、プリフェッチを含むリード動作である。
ホスト２によるメモリシステム１に対するアクセスパターンには、シーケンシャルライト、シーケンシャルリード、ランダムリード、およびランダムライトがある。シーケンシャルライトとは、論理アドレスの順番で複数のデータセグメントがライトされるアクセスパターンである。シーケンシャルリードとは、論理アドレスの順番で複数のデータセグメントがリードされるアクセスパターンである。ランダムライトとは、論理アドレスの順番とは異なる順番で複数のデータセグメントがライトされるアクセスパターンである。ランダムリードとは、論理アドレスの順番とは異なる順番で複数のデータセグメントがリードされるアクセスパターンである。
一般に、ホストからメモリシステムに対してシーケンシャルライトのアクセスパターンでライトされた複数のデータセグメントは、ホストからシーケンシャルリードのアクセスパターンでリードされることが多い。
前述したように、ホストライト処理部１０１は、ホスト２から受信した複数のデータセグメントを、ライト管理情報２０２によって規定された順番（以下、ライト順と称する）でライト先のクラスタを選択しながら、順次、ライトする。よって、シーケンシャルライトのアクセスパターンでホスト２から受信した複数のデータセグメントが、シーケンシャルリードのアクセスパターンでホスト２からリード要求された場合、ライト順と同じ順番でＮＡＮＤメモリ２０のリード先のクラスタからリードされる可能性が高い。
そこで、ホストリード処理部１０２は、リード先のクラスタがライト順に沿って切り替わっていることを検出すると、ＮＡＮＤメモリ２０に、プリフェッチを伴うリード動作、つまり第２リード動作を実行させる。リード先のクラスタがライト順に沿って切り替わった場合、間近の将来でもリード先のクラスタはライト順に沿って切り替わることが予想される。従って、ホストリード処理部１０２は、後にリードされる可能性が高いユーザデータをライト管理情報２０２に基づいて予想して、特定されたユーザデータをプリフェッチする。予想が当たった場合、ホストリード処理部１０２はプリフェッチしておいたユーザデータを使用することが可能であるので、リードの効率が向上する。
ホストリード処理部１０２は、リード先のクラスタの切り替わりの順番と、ライト管理情報２０２によって規定された順番と、の比較に基づいてプリフェッチを実行するか否かを判定する。
ホストライト処理部１０１は、ホスト２から受信したユーザデータをメタデータとともにＮＡＮＤメモリ２０にライトする。しかしながら、ホストリード処理部１０２は、リード要求に応じた処理では、ＮＡＮＤメモリ２０からメタデータをリードせずにユーザデータをリードする。つまり、リード先のクラスタの切り替わりの順番は、ライト管理情報２０２によって規定された順番と、メタデータに対するアクセスに順番が与えられているか否かの点で異なる。
そこで、ホストリード処理部１０２は、リード先のクラスタの切り替わりの順番がライト管理情報２０２によって規定された順番に含まれているか否かの判定の際には、ライト管理情報２０２によって規定された順番のうち、メタデータがライトされる領域３０１、３０２にかかる順番をスキップする。これによって、ホストリード処理部１０２は、ＮＡＮＤメモリ２０にライトされた順番と同じ順番でユーザデータの複数のデータセグメントがリードされているか否かを正確に判定することができる。ＮＡＮＤメモリ２０にライトされた順番と同じ順番でユーザデータの複数のデータセグメントがリードされているか否かについての正確な判定結果に基づいて、ホストリード処理部１０２は、プリフェッチを実行するか否かを判定することができる。従って、プリフェッチによるリード性能の向上の効果を高めることができる。即ち、リード性能が向上する。
以降、ライト管理情報２０２によって規定された順番のうちからメタデータがライトされる領域３０１、３０２にかかる順番をスキップした順番にリード先のクラスタの切り替わりの順番が含まれるパターンを、シーケンシャルパターン、と表記する。ライト管理情報２０２によって規定された順番のうちからメタデータがライトされる領域３０１、３０２にかかる順番をスキップした順番にリード先のクラスタの切り替わりの順番が含まれないリードのパターンを、非シーケンシャルパターン、と表記する。
ＧＣ処理部１０３は、ガベージコレクションを実行する。
或るデータセグメント（第１のデータセグメントと表記する）が物理ブロック２６に格納されている状態で、第１のデータセグメントが送られてきた際に指定された論理アドレスと同一値の論理アドレスが指定された第２のデータセグメントがホスト２から送られてきた場合、メモリコントローラ１０は、第１のデータセグメントを無効なデータと見なし、第２のデータセグメントを有効なデータと見なす。そして、メモリコントローラ１０は、ホストライト処理部１０１によって第２のデータセグメントをＮＡＮＤメモリ２０にライトする。つまり、ＮＡＮＤメモリ２０に格納されているユーザデータは、有効なデータセグメントだけでなく無効なユーザセグメントを含み得る。
ガベージコレクションは、１つの論理ブロックに格納されている全ての有効なデータセグメントを他の論理ブロックに転記（transcript）し、転記元の論理ブロック内の全てのデータセグメントを無効化する処理である。転記は、コピーと換言することもできる。ガベージコレクションでは、無効と見なされたデータセグメントの転記は行われない。つまり、ガベージコレクションは、１つの論理ブロックから他の論理ブロックに有効なデータセグメントのみをリロケートする処理である。
ガベージコレクションによって全てのデータセグメントが無効化された論理ブロックは、フリーブロックとして扱われる。フリーブロックである論理ブロックを構成する全ての物理ブロック２６に対しては、一括にイレースが実行される。イレースの後、その論理ブロックは、データのライトが可能な状態になる。
図９は、第１の実施形態の第１リード動作を説明するための模式的な図である。或るサブアレイ２３の或る物理ブロック２６（ブロックＸと表記する）の或るページ（ページｉと表記する）にライトされたデータセグメントがリード対象であることとする。
第１リード動作では、メモリチップ２１は、ブロックＸのページｉにライトされた１ページ分のデータをセンス動作によってページバッファ２４に転送する（Ｓ１）。そして、メモリチップ２１は、ページバッファ２４にライトされた１ページ分のデータをデータキャッシュ２５に転送する（Ｓ２）。そして、メモリチップ２１は、データキャッシュ２５にライトされた１ページ分のデータのうちのリード対象のデータセグメントをメモリコントローラ１０に出力する（Ｓ３）。
図１０は、第１の実施形態の第２リード動作を説明するための模式的な図である。或るサブアレイ２３内のブロックＸのページｉにライトされたデータセグメント、サブアレイ２３内の別のブロックＹのページｊにライトされたデータセグメント、サブアレイ２３内のさらに別のブロックＺのページｋにライトされたデータセグメントがリード対象であることとする。
メモリチップ２１は、ブロックＸのページｉにライトされた１ページ分のデータをセンス動作によってページバッファ２４に転送する（Ｓ１１）。そして、メモリチップ２１は、ページバッファ２４に格納された１ページ分のデータをデータキャッシュ２５に転送する（Ｓ１２）。そして、メモリチップ２１は、データキャッシュ２５に格納された１ページ分のデータのうちのリード対象のデータセグメントをメモリコントローラ１０に出力する（Ｓ１３）。
メモリチップ２１は、ブロックＹのページｊにライトされた１ページ分のデータをセンス動作によってページバッファ２４に転送する（Ｓ１４）。なお、ステップＳ１４の実行期間は、ステップＳ１３の実行期間と一部または全部で重複する。ステップＳ１３およびステップＳ１４の後、メモリチップ２１は、ページバッファ２４に格納された１ページ分のデータをデータキャッシュ２５に転送する（Ｓ１５）。そして、メモリチップ２１は、データキャッシュ２５に格納された１ページ分のデータのうちのリード対象のデータセグメントをメモリコントローラ１０に出力する（Ｓ１６）。
メモリチップ２１は、ブロックＺのページｋにライトされた１ページ分のデータをセンス動作によってページバッファ２４に転送する（Ｓ１７）。なお、ステップＳ１７の実行期間は、ステップＳ１６の実行期間と一部または全部で重複する。
以降、ステップＳ１５～ステップＳ１７と同様の処理が繰り返し実行され得る。
つまり、第２リード動作では、メモリコントローラ１０は、一つのページにライトされたリード対象のデータセグメントがデータキャッシュ２５から出力される期間と、別のページにライトされたデータに対するセンス動作が実行される期間とを、重複させることができる。
シーケンシャルライトのアクセスパターンでライトされたユーザデータがシーケンシャルリードのアクセスパターンでリードされる可能性が高いと考えられる場合には、ホストリード処理部１０２は、リード対象のデータセグメント（第１リード対象と表記する）のリードの次にリード対象とされる可能性が高いデータセグメント（第２リード対象と表記する）がライトされたページを、ライト管理情報２０２に基づいて特定する。そして、ホストリード処理部１０２は、第１リード対象がデータキャッシュ２５から出力されている期間に、特定された第２リード対象がライトされたページに対するセンス動作が実行されるよう、第２リード動作をメモリチップ２１に実行させる。
図１１は、第１の実施形態のホストリード処理部１０２の機能構成の一例を説明するための模式的な図である。
ホストリード処理部１０２は、翻訳部１１１と、１以上の判定部１１２と、１以上のバンク制御部１１３と、を備える。判定部１１２とバンク制御部１１３との対は、バンク毎に設けられる。図１１に示される例では、メモリシステム１には、バンク＃０～＃（ｎ－１）のｎ個のバンクが設けられていることとしている。よって、ｎ対の判定部１１２およびバンク制御部１１３がホストリード処理部１０２に設けられる。
翻訳部１１１は、Ｌ２Ｐ情報２０１に基づき、ホスト２からリード要求された１以上のデータセグメントのそれぞれについてリード先のクラスタ（より正確にはリード先のクラスタを示す物理アドレス）を特定する。そして、翻訳部１１１は、ｎ個の判定部１１２のうちのリード先のクラスタが属するバンクに対応した判定部１１２にデータセグメント毎の物理アドレスを入力する。
判定部１１２は、自身に順次入力される物理アドレスを、自身が対応するバンクと同じバンクに対応したバンク制御部１１３に入力する。判定部１１２は、翻訳部１１１から入力された複数の物理アドレスの履歴（ヒストリ）に基づき、プリフェッチを実行するか否かを判定する。そして、判定部１１２は、プリフェッチを実行するか否かの指示とともに物理アドレスをバンク制御部１１３に入力する。
バンク制御部１１３は、ＮＡＮＤメモリ２０のうちの自身に対応するバンクに属するメモリチップ２１に、入力された物理アドレスをリード先としたリード動作を実行させる。プリフェッチを行わない指示が物理アドレスとともに入力された場合には、バンク制御部１１３は、メモリチップ２１に第１リード動作を実行させる。プリフェッチを実行する指示が物理アドレスとともに入力された場合には、バンク制御部１１３は、メモリチップ２１に第２リード動作を実行させる。
図１２は、第１の実施形態の判定部１１２の詳細な機能構成の一例を示す模式的な図である。ホストリード処理部１０２に具備されるｎ個の判定部１１２は、共通した機能構成を備える。
判定部１１２は、アドレスヒストリ記憶部１２１と、アドレスコンパレータ１２２と、アクセスヒストリ記憶部１２３と、判定テーブル記憶部１２４と、を備える。
アドレスヒストリ記憶部１２１は、最新に入力された２つの物理アドレスの対を保持する。図１２に示された例では、アドレスヒストリ記憶部１２１は、最新に入力された物理アドレスを物理アドレスＡＤＤＲ＿ｃｕｒとして保持し、物理アドレスＡＤＤＲ＿ｃｕｒのひとつ前に入力された物理アドレスを物理アドレスＡＤＤＲ＿ｐｒｅｖとして保持することとする。
アドレスコンパレータ１２２は、物理アドレスＡＤＤＲ＿ｐｒｅｖが示すクラスタおよび物理アドレスＡＤＤＲ＿ｃｕｒが示すクラスタに対するリードが、判定部１１２に対応するバンクの視点において、シーケンシャルパターンに該当するか非シーケンシャルパターンに該当するかを判定する。具体的には、アドレスコンパレータ１２２は、物理アドレスＡＤＤＲ＿ｐｒｅｖと物理アドレスＡＤＤＲ＿ｃｕｒとの順番が、ライト管理情報２０２に規定された順番、より詳細にはライト管理情報２０２に規定された順番のうちの他のバンクへのライトに関する順番およびメタデータのライトに関する順番をスキップした順番（以下、ユーザデータライト順と称する）、の一部と一致するか否かを判定する。そして、判定結果に基づき、アドレスコンパレータ１２２は、シーケンシャルパターンまたは非シーケンシャルパターンを示す１ビットの値を出力する。
物理アドレスＡＤＤＲ＿ｐｒｅｖと物理アドレスＡＤＤＲ＿ｃｕｒとの順番が、ユーザデータライト順の一部と一致する場合、アドレスコンパレータ１２２は、判定結果としてシーケンシャルパターンを示す値を出力する。物理アドレスＡＤＤＲ＿ｐｒｅｖと物理アドレスＡＤＤＲ＿ｃｕｒとの順番が、ユーザデータライト順の何れの一部とも一致しない場合、アドレスコンパレータ１２２は、判定結果として非シーケンシャルパターンを示す値を出力する。
アクセスヒストリ記憶部１２３は、アドレスコンパレータ１２２による最新の複数回の判定の結果を保持する。アクセスヒストリ記憶部１２３は、例えば、ＳＲＡＭで構成される。アクセスヒストリ記憶部１２３は、フリップフロップで構成されてもよい。図１２に示される例では、アクセスヒストリ記憶部１２３は、８ビットのレジスタとして構成されている。判定部１１２は、アドレスコンパレータ１２２が判定結果を出力する毎にアクセスヒストリ記憶部１２３の記憶内容を左に１ビットだけシフトするビットシフトを行う。これにより、判定部１１２は、アドレスコンパレータ１２２が出力する最新の判定結果をレジスタの最右端に格納する。つまり、アクセスヒストリ記憶部１２３は、最新の８回の判定結果を保持する。以降、アクセスヒストリ記憶部１２３に保持された８ビットの情報を、アクセスヒストリと表記する。
判定テーブル記憶部１２４は、プリフェッチ判定テーブル２１１を保持する。判定テーブル記憶部１２４は、例えば、ＳＲＡＭで構成される。判定テーブル記憶部１２４は、フリップフロップで構成されてもよい。プリフェッチ判定テーブル２１１は、アクセスヒストリのビット数に応じた数のエントリを有する。ここでは、アクセスヒストリは８ビットのデータであるので、プリフェッチ判定テーブル２１１は、２８個のエントリを有する。２８個のエントリのそれぞれには、８ビットのインデックスが与えられている。これにより、プリフェッチ判定テーブル２１１は、アクセスヒストリを検索キーとした検索が可能とされる。プリフェッチ判定テーブル２１１のそれぞれのエントリには、プリフェッチを実行するか否かを示す１ビットの値が予め格納されている。判定部１１２は、アクセスヒストリと同じ値のインデックスが与えられたエントリを参照する。そして、参照によって得られた値が実行（Ｅｘｅｃ）を示す場合、判定部１１２は、プリフェッチを実行すると判定する。参照によって得られた値が非実行（Ｎｏｔ ｅｘｅｃ）を示す場合、判定部１１２は、プリフェッチを実行しないと判定する。
プリフェッチ判定テーブル２１１のそれぞれのエントリに格納される値は、設計者が任意の方法で決めることができる。例えば、設計者は、実験、シミュレーション、または経験によって、次に入力される物理アドレスを含む最新の２つの物理アドレスに基づくリードがシーケンシャルパターンに該当する確率をアクセスヒストリの値毎に計算する。そして、設計者は、計算によって得られた確率に基づいて各エントリの数値情報を決定する。次に入力される物理アドレスを含む最新の２つの物理アドレスに基づくリードがシーケンシャルパターンに該当する確率が大きい場合、設計者は、プリフェッチを実行することを示す値を設定する。次に入力される物理アドレスを含む最新の２つの物理アドレスに基づくリードがシーケンシャルパターンに該当する確率が大きくない場合、設計者は、プリフェッチを行わないことを示す値を設定する。
例えば、設計者は、８ビットの「００００００１０」のアクセスヒストリ（インデックス）が与えられたエントリに、プリフェッチを行わないことを示す値を設定する。また、設計者は、８ビットの「１１１１１１１１」のアクセスヒストリ（インデックス）が与えられたエントリに、プリフェッチを行うことを示す値を設定する。なお、ここでは、アクセスヒストリを構成する判定結果に関し、「１」はシーケンシャルパターンを示し、「０」は非シーケンシャルパターンを示すこととしている。なお、設計者は、アクセスヒストリを構成する判定結果についても、シーケンシャルパターンを示す値と非シーケンシャルパターンを示す値とのそれぞれを「１」とするか「０」とするかを任意に決めることができる。
続いて、第１の実施形態のメモリシステム１の動作について説明する。
図１３は、第１の実施形態のホストライト処理部１０１の動作の一例を示すフローチャートである。ここでは、メモリコントローラ１０がホスト２から１つのライト要求およびユーザデータを受信した場合の動作を説明する。ホストライト処理部１０１は、本図に示される動作を、１つのライト要求およびユーザデータを受信する毎に実行する。
ホストライト処理部１０１は、ホスト２からライト要求およびユーザデータを受信すると（Ｓ１０１）、ユーザデータのライト先をライト管理情報２０２に基づいてデータセグメント単位で決定する（Ｓ１０２）。
一例では、ホストライト処理部１０１は、図６を参照して説明した物理アドレスのビット列のうちの、論理ブロック番号およびページ番号を決定する。そして、ホストライト処理部１０１は、論理ブロック番号およびページ番号によって特定されるページ群のうちから、ユーザデータに含まれる１以上のデータセグメントのライト先のクラスタを、ライト管理情報２０２に従って決定する。例えば、空いているクラスタ、つまり何れのデータセグメントもライト先として設定されていないクラスタ、が「ａ番目」が与えられたページにある場合、ホストライト処理部１０１は、まず、当該クラスタを１つのデータセグメント（第１のデータセグメントと表記する）のライト先として決定する。ホストライト処理部１０１は、「ａ番目」が与えられたページに与えられた論理ブロック内位置情報を取得し、当該ページの先頭を基準とした第１のデータセグメントのライト先のクラスタの相対位置を、クラスタ番号として取得する。
ホストライト処理部１０１は、「ａ番目」が与えられたページに空いているクラスタが無くなるまで、「ａ番目」が与えられたページに含まれる各クラスタを、クラスタ番号の順番でデータセグメントのライト先として決定する。そして、「ａ番目」が与えられたページに空いているクラスタが無くなると、ホストライト処理部１０１は、「（ａ＋１）番目」が与えられたページに含まれる各クラスタを、クラスタ番号の順番でデータセグメントのライト先として決定する。ライト管理情報２０２が表すページのうちメタデータ用の領域３０１、３０２を除く全てのページがユーザデータのライト先として決定されると、ホストライト処理部１０１は、ページ番号をインクリメントする。このように、ホストライト処理部１０１は、「０番目」が与えられたページから順番に１以上のデータセグメントのライト先を決定する。
続いて、ホストライト処理部１０１は、ライト管理情報２０２に従って、ユーザデータをページ単位でＮＡＮＤメモリ２０にライトする（Ｓ１０３）。ステップＳ１０３では、ホストライト処理部１０１は、所定のタイミングでユーザデータログおよびＲＳパリティを生成して、ライト管理情報２０２に従って論理ブロックにライトする。
続いて、ホストライト処理部１０１は、ステップＳ１０３においてライトされたユーザデータのデータセグメント毎にＬ２Ｐ情報２０１を更新し（Ｓ１０４）、動作を終了する。
図１４は、第１の実施形態のＧＣ処理部１０３によるガベージコレクションの動作の一例を示すフローチャートである。なお、ガベージコレクションの動作を開始する条件は任意に設計される。一例では、メモリシステム１が備えるフリーブロックの数が所定数を下回った場合に、ＧＣ処理部１０３は、ガベージコレクションを実行する。
まず、ＧＣ処理部１０３は、転記元の論理ブロックおよび転記先の論理ブロックを選択する（Ｓ２０１）。そして、ＧＣ処理部１０３は、転記元の論理ブロックから有効なユーザデータをリードする（Ｓ２０２）。
続いて、ＧＣ処理部１０３は、転記元の論理ブロックからリードされたユーザデータのライト先をライト管理情報２０２に従ってデータセグメント単位で決定する（Ｓ２０３）。ステップＳ２０３では、ステップＳ１０２と同様の方法でライト先が決定される。
続いて、ＧＣ処理部１０３は、ユーザデータを転記先の論理ブロックにライトする（Ｓ２０４）。ステップＳ２０４では、ステップＳ１０３と同様の方法で、ユーザデータ、ユーザデータログ、およびＲＳパリティがライトされる。
続いて、ＧＣ処理部１０３は、ステップＳ２０４においてライトされたユーザデータのデータセグメント毎にＬ２Ｐ情報２０１を更新し（Ｓ２０５）、動作を終了する。
図１５は、第１の実施形態の翻訳部１１１の動作の一例を示すフローチャートである。ここでは、メモリコントローラ１０がホスト２から１つのリード要求を受信した場合の動作を説明する。翻訳部１１１は、本図に示される動作を、リード要求を受信する毎に実行する。
メモリコントローラ１０がホスト２からリード要求を受信すると（Ｓ３０１）、ホストリード処理部１０２において、翻訳部１１１は、リード要求が指定する論理アドレス範囲に基づき、リード要求されたユーザデータに含まれる１以上のデータセグメントのそれぞれに対応する論理アドレスを特定する（Ｓ３０２）。
そして、翻訳部１１１は、Ｌ２Ｐ情報２０１に基づき、特定された各論理アドレスを物理アドレスに翻訳する（Ｓ３０３）。これによって、リード要求されたユーザデータに含まれる１以上のデータセグメントのそれぞれがライトされたクラスタが特定される。
翻訳部１１１は、各物理アドレスを、リード先のクラスタが属するバンクに対応する判定部１１２に入力する（Ｓ３０４）。翻訳部１１１は、翻訳によって特定された１以上の物理アドレスを、特定した順番で１以上の判定部１１２に分配する。そして、翻訳部１１１の動作が終了する。
図１６は、第１の実施形態の判定部１１２の動作の一例を示すフローチャートである。判定部１１２には、翻訳部１１１から順次、物理アドレスが入力される。本図では、過去に複数回、物理アドレスが入力された後に、新規に１つの物理アドレスが入力されたときの判定部１１２の動作を説明する。なお、判定部１１２は、物理アドレスが入力される毎に本図に示される一連の動作を実行する。
判定部１１２は、翻訳部１１１から物理アドレスを受信すると（Ｓ４０１）、前回に受信した物理アドレスを物理アドレスＡＤＤＲ＿ｐｒｅｖとしてアドレスヒストリ記憶部１２１に保持し、今回に受信した物理アドレスを物理アドレスＡＤＤＲ＿ｃｕｒとしてアドレスヒストリ記憶部１２１に保持する（Ｓ４０２）。
アドレスコンパレータ１２２は、物理アドレスＡＤＤＲ＿ｐｒｅｖと物理アドレスＡＤＤＲ＿ｃｕｒとの順番が、ライト管理情報２０２に規定された順番のうちの他のバンクへのライトに関する順番およびメタデータのライトに関する順番をスキップした順番、すなわち、ユーザデータライト順の一部と一致するか否かを判定する（Ｓ４０３）。
図８に示される例によれば、例えばバンク＃３１に関しては、ユーザデータライト順は、第１物理ブロックのロアーページ、第１物理ブロックのミドルページ、第２物理ブロックのロアーページ、第２物理ブロックのミドルページ、第３物理ブロックのロアーページ、第３物理ブロックのミドルページ、である。各ページ内では、クラスタ番号順にライトの順番が定められている。
バンク＃３１に対応する判定部１１２のアドレスコンパレータ１２２は、物理アドレスＡＤＤＲ＿ｐｒｅｖと物理アドレスＡＤＤＲ＿ｃｕｒとの順番が、上記の順番の一部と一致するか否かを判定する。例えば、バンク＃３１に対応する判定部１１２のアドレスコンパレータ１２２は、物理アドレスＡＤＤＲ＿ｐｒｅｖと物理アドレスＡＤＤＲ＿ｃｕｒとの順番が、第２物理ブロックのミドルページ、第３物理ブロックのロアーページ、の順番になっている場合に、物理アドレスＡＤＤＲ＿ｐｒｅｖと物理アドレスＡＤＤＲ＿ｃｕｒとの順番が、ユーザデータライト順の一部と一致すると判定する。
ステップＳ４０３における判定の結果が一致である場合（Ｓ４０３：Ｙｅｓ）、判定部１１２は、アクセスヒストリ記憶部１２３に保持されているアクセスヒストリを左に１ビットだけシフトさせて、アクセスヒストリの最右桁にシーケンシャルパターンを示す１ビットの値を追加する（Ｓ４０４）。
ステップＳ４０３における判定の結果が一致でない場合（Ｓ４０３：Ｎｏ）、判定部１１２は、アクセスヒストリ記憶部１２３に保持されているアクセスヒストリを左に１ビットだけシフトさせて、アクセスヒストリの最右桁に非シーケンシャルパターンを示す１ビットの値を追加する（Ｓ４０５）。
ステップＳ４０４またはステップＳ４０５の後、判定部１１２は、プリフェッチ判定テーブル２１１のうちのアクセスヒストリと同じ値のインデックスが与えられたエントリを参照する（Ｓ４０６）。そして、判定部１１２は、参照によって実行を示す値が得られたか否かを判定する（Ｓ４０７）。
実行を示す値が得られた場合（Ｓ４０７：Ｙｅｓ）、判定部１１２は、プリフェッチを実行する指示とともに物理アドレスＡＤＤＲ＿ｃｕｒをバンク制御部１１３に送信する（Ｓ４０８）。
非実行を示す値が得られた場合（Ｓ４０８：Ｎｏ）、判定部１１２は、プリフェッチを実行する指示なく物理アドレスＡＤＤＲ＿ｃｕｒをバンク制御部１１３に送信する（Ｓ４０９）。
ステップＳ４０８またはステップＳ４０９の後、判定部１１２は動作を終了する。
図１７は、第１の実施形態のバンク制御部１１３の動作の一例を示すフローチャートである。バンク制御部１１３には、判定部１１２から順次、物理アドレスが入力される。本図では、１つの物理アドレスが入力されたときのバンク制御部１１３の動作を説明する。なお、バンク制御部１１３は、物理アドレスが入力される毎に本図に示される一連の動作を実行する。
バンク制御部１１３は、判定部１１２から物理アドレスを受信すると（Ｓ５０１）、物理アドレスとともにプリフェッチを実行する指示を受信したか否かを判定する（Ｓ５０２）。本図の説明において、ステップＳ５０１によって新規に入力された物理アドレスを、ＡＤＤＲ＿ｉｎと表記する。
物理アドレスＡＤＤＲ＿ｉｎを受信したがプリフェッチを実行する指示を受信しなかった場合（Ｓ５０２：Ｎｏ）、バンク制御部１１３は、物理アドレスＡＤＤＲ＿ｉｎが示すクラスタをリード対象とする第１リード動作を実行する（Ｓ５０３）。ホストリード処理部１０２は、ステップＳ５０３によってＮＡＮＤメモリ２０から出力されたデータセグメントをホスト２に転送する。
物理アドレスＡＤＤＲ＿ｉｎとともにプリフェッチを実行する指示を受信した場合（Ｓ５０２：Ｙｅｓ）、バンク制御部１１３は、ライト管理情報２０２に規定された順番のうちの他のバンクへのライトに関する順番およびメタデータのライトに関する順番をスキップした順番、すなわちユーザデータライト順に基づき、物理アドレスＡＤＤＲ＿ｉｎが示すクラスタを含むページの次にリードが行われるページを推定する（Ｓ５０４）。
図８に示される例によれば、例えばバンク＃３１に関しては、ユーザデータライト順は、第１物理ブロックのロアーページ、第１物理ブロックのミドルページ、第２物理ブロックのロアーページ、第２物理ブロックのミドルページ、第３物理ブロックのロアーページ、第３物理ブロックのミドルページ、である。例えば、物理アドレスＡＤＤＲ＿ｉｎが示すクラスタが第１物理ブロックのミドルページに含まれる場合、バンク制御部１１３は、当該順番において第１物理ブロックのミドルページに後続する第２物理ブロック２６のロアーページを、次にリードが行われるページとして推定する。
続いて、バンク制御部１１３は、物理アドレスＡＤＤＲ＿ｉｎが示すクラスタをリード対象とし、推定されたページをプリフェッチ対象とする第２リード動作を実行する（Ｓ５０５）。ホストリード処理部１０２は、ステップＳ５０５によってＮＡＮＤメモリ２０から出力されたデータセグメントをホスト２に転送する。
ステップＳ５０３またはステップＳ５０５の後、バンク制御部１１３は動作を終了する。
以上述べたように、第１の実施形態によれば、メモリコントローラ１０は、ライト先の選択の順番と、ユーザデータおよびメタデータのそれぞれのライト先と、をそれぞれ規定するライト管理情報２０２に基づき、ユーザデータおよびメタデータを含む複数のデータセグメントをＮＡＮＤメモリ２０にライトする（例えば図１３参照）。メモリコントローラ１０は、ホスト２からのリード要求に応じて、リード要求によって要求されたユーザデータに該当する複数のデータセグメントがライトされた複数のクラスタのそれぞれを順次特定する（例えば図１５のＳ３０１～Ｓ３０３参照）。そして、メモリコントローラ１０は、複数のデータセグメントがライトされた複数のクラスタの特定された順番と、ライト管理情報２０２に規定された順番のうちのメタデータのライトに関する順番をスキップした順番と、に基づいてＮＡＮＤメモリ２０に対するリードにおいてプリフェッチを実行するか否かを判定する（例えば図１６参照）。
よって、メモリコントローラ１０は、ＮＡＮＤメモリ２０にライトされた順番と同じ順番でユーザデータの複数のデータセグメントがリードされているか否かを正確に判定することができる。ＮＡＮＤメモリ２０にライトされた順番と同じ順番でユーザデータの複数のデータセグメントがリードされているか否かについての正確な判定結果に基づいて、メモリコントローラ１０は、プリフェッチを実行するか否かを判定することができる。従って、プリフェッチによるリード性能の向上の効果を高めることができる。即ち、リード性能が向上する。
なお、メモリコントローラ１０は、プリフェッチを実行しないと判定した場合、ＮＡＮＤメモリ２０に第１リード動作を実行させ、プリフェッチを実行すると判定した場合、ＮＡＮＤメモリ２０に第２リード動作を実行させる。第１リード動作は、メモリセルアレイ２２からページバッファ２４にデータを転送し、ページバッファ２４からデータキャッシュ２５に当該データを転送し、データキャッシュ２５からメモリコントローラ１０に当該データを出力する動作である。第２リード動作は、メモリセルアレイ２２からページバッファ２４にデータを転送し、ページバッファ２４からデータキャッシュ２５に当該データを転送し、データキャッシュ２５からメモリコントローラ１０に当該データを出力し、データキャッシュ２５からメモリコントローラ１０に当該データを出力する期間と重複する期間に、メモリセルアレイ２２からページバッファ２４に別のデータを転送する、リード動作である。
また、第１の実施形態では、メモリコントローラ１０は、特定されたリード先の複数のクラスタのうちの、最新に連続して特定された２つのクラスタの対を、リード先のクラスタが特定される毎に取得する。そして、メモリコントローラ１０は、ライト管理情報２０２に規定された順番のうちのメタデータのライトに関する順番をスキップした順番（すなわち、ユーザデータライト順）に当該対を構成する２つのクラスタの順番が含まれるか否かに基づいて、プリフェッチを実行するか否かを判定する（例えば図１６参照）。
また、第１の実施形態では、メモリコントローラ１０は、連続して特定された２つのクラスタへのリードの順番がユーザデータライト順に含まれるか否かの判定結果の履歴であるアクセスヒストリを保持するアクセスヒストリ記憶部１２３を備える。メモリコントローラ１０は、プリフェッチを実行するか否かをアクセスヒストリに基づいて判定する。
よって、複雑なプリフェッチ制御を行うことが可能となる。例えば、連続して特定された２つのクラスタへのリードの順番がユーザデータライト順に含まれるケースが所定回、連続して起きた場合にプリフェッチを実行する、などの制御が可能になる。
なお、メモリコントローラ１０は、プリフェッチを実行するか否かの判定に、必ずしもアクセスヒストリを用いなくてもよい。例えば、メモリコントローラ１０は、連続して特定された２つのクラスタへのリードの順番がユーザデータライト順に含まれる場合には、プリフェッチを実行すると判定し、連続して特定された２つのクラスタへのリードの順番がユーザデータライト順に含まれない場合には、プリフェッチを実行しないと判定してもよい。
また、第１の実施形態では、メモリコントローラ１０は、プリフェッチ判定テーブル２１１を保持する判定テーブル記憶部１２４をさらに備える。プリフェッチ判定テーブル２１１は、複数のエントリを有し、当該複数のエントリのそれぞれには、プリフェッチを実行するか否かを示す値が記録されている。また、当該複数のエントリのそれぞれには、インデックスが与えられている。メモリコントローラ１０は、プリフェッチ判定テーブル２１１の複数のエントリのうち、アクセスヒストリと等しいインデックスが与えられたエントリに記録された値に基づいて、プリフェッチを実行するか否かを判定する。
よって、アクセスヒストリに基づいた複雑なプリフェッチ制御を行うことが可能となる。
（第２の実施形態）
ガベージコレクションが実行されると、論理ブロック内の有効なユーザデータのみが別の論理ブロックにリロケートされる。よって、ホスト２からシーケンシャルライトのアクセスパターンでライトされた複数のデータセグメントがたとえライト管理情報２０２に規定された順番でＮＡＮＤメモリ２０にライトされたとしても、ガベージコレクションを経ることによって、各データセグメントの配置がライト要求の処理時の配置から変更され得る。
第２の実施形態では、ガベージコレクションによって各データセグメントの配置がライト要求の処理時から変更されてもアクセスヒストリに応じたプリフェッチを実行するか否かの判定を適切に実行することができるように、プリフェッチ判定テーブルの各エントリ内の値が学習によって逐次更新される。
以下に、第２の実施形態のメモリシステム１について説明する。第２の実施形態では、第１の実施形態と同じ事項（構成、機能、または動作）については、説明を省略するか、または簡略的に説明する。
第２の実施形態のホストリード処理部１０２は、第１の実施形態の判定部１１２に替えて、判定部１１２ａを備える。ホストリード処理部１０２は、バンク毎に判定部１１２ａを備える。
図１８は、第２の実施形態の判定部１１２ａの詳細な機能構成の一例を示す模式的な図である。ホストリード処理部１０２に具備される複数の判定部１１２ａは、共通した機能構成を備える。
判定部１１２ａは、アドレスヒストリ記憶部１２１と、アドレスコンパレータ１２２と、アクセスヒストリ記憶部１２３と、判定テーブル記憶部１２４ａと、プリフェッチ判定部１２５と、を備える。
判定テーブル記憶部１２４ａは、プリフェッチ判定テーブル２１１ａを保持する。プリフェッチ判定テーブル２１１ａは、第１の実施形態のプリフェッチ判定テーブル２１１と同様、アクセスヒストリを検索キーとした検索が可能な複数のエントリ（ここでは一例として２８個のエントリ）を備える。各エントリには、飽和カウンタである１ビット以上の値が記録される。ここでは一例として、各エントリに記録された飽和カウンタは２ビットの値であることとする。
図１９は、第２の実施形態のプリフェッチ判定テーブル２１１ａの各エントリに記録された飽和カウンタの値の遷移の例を示す模式的な図である。
各エントリの飽和カウンタは、「００」、「０１」、「１０」、「１１」の４つの値をとり得る。プリフェッチ判定テーブル２１１ａに対する参照によって得られる飽和カウンタの値は、プリフェッチ判定部１２５に入力される。プリフェッチ判定部１２５は、入力された飽和カウンタの値としきい値との比較に基づいてプリフェッチを実行するか否かを判定する。
図１９に示される例では、飽和カウンタの値が「０１」以下である場合、即ち飽和カウンタの値が「００」または「０１」である場合、プリフェッチ判定部１２５は、プリフェッチを行わないと判定する。飽和カウンタの値が「０１」を超える場合、即ち飽和カウンタの値が「１０」または「１１」である場合、プリフェッチ判定部１２５は、プリフェッチを実行すると判定する。
つまり、プリフェッチ判定テーブル２１１の各エントリ内の飽和カウンタは、次に入力される物理アドレスを含む最新の２つの物理アドレスに基づくリードがシーケンシャルパターンに該当する確率を表す確率情報と見なすことができる。
判定部１１２ａは、翻訳部１１１から新規に物理アドレスが入力された場合、当該新規の物理アドレスの入力に応じたアドレスコンパレータ１２２による判定結果に基づき、前回の物理アドレスの入力時に参照されたエントリ内の飽和カウンタの更新を行う。具体的には、アドレスコンパレータ１２２の出力値がシーケンシャルパターンを示す場合、判定部１１２ａは、飽和カウンタに対して「１」の加算を実行する。アドレスコンパレータ１２２の出力値が非シーケンシャルパターンを示す場合、判定部１１２ａは、飽和カウンタに対して「１」の減算を実行する。
例えば、判定部１１２ａは、アクセスヒストリ記憶部１２３に記憶されているアクセスヒストリ（インデックス）が８ビットの「００００００１０」のときに、アドレスコンパレータ１２２の出力値がシーケンシャルパターンを示す場合、このインデックスが与えられたエントリの飽和カウンタに対して「１」の加算を実行する。また、判定部１１２ａは、アクセスヒストリ記憶部１２３に記憶されているアクセスヒストリ（インデックス）が８ビットの「１１１１１１１１」のときに、アドレスコンパレータ１２２の出力値が非シーケンシャルパターンを示す場合、このインデックスが与えられたエントリの飽和カウンタに対して「１」の減算を実行する。
飽和カウンタの値が「１１」であるときに「１」の加算を実行した場合、判定部１１２ａは、飽和カウンタの値を「１１」に維持する。また、飽和カウンタの値が「００」であるときに「１」の減算を実行した場合、判定部１１２ａは、飽和カウンタの値を「００」に維持する。
このように、２つの連続して入力された物理アドレスの対に対するリードがシーケンシャルパターンに該当するか否かの事実に基づき、プリフェッチ判定テーブル２１１ａによって管理される確率情報が更新される。よって、たとえガベージコレクションによって各データセグメントの配置が変更されても、変更後の配置に対して数回のリードを経ると、プリフェッチを実行するか否かの判定をアクセスヒストリに応じて適切に実行することができるように、確率情報が更新される。
図２０は、第２の実施形態の判定部１１２ａの動作の一例を示すフローチャートである。判定部１１２ａには、翻訳部１１１から順次、物理アドレスが入力される。本図では、過去に複数回、物理アドレスが入力された後に、新規に１つの物理アドレスが入力されたときの判定部１１２ａの動作を説明する。なお、判定部１１２ａは、物理アドレスが入力される毎に本図に示される一連の動作を実行する。
ステップＳ６０１～ステップＳ６０３では、図１６を参照して説明したステップＳ４０１～ステップＳ４０３と同様の処理が実行される。
ステップＳ６０３における判定の結果が一致である場合（Ｓ６０３：Ｙｅｓ）、判定部１１２ａは、プリフェッチ判定テーブル２１１ａのうちのアクセスヒストリと同じ値のインデックスが与えられたエントリ内の飽和カウンタに対し、「１」の加算を実行する（Ｓ６０４）。
ステップＳ６０４では、判定部１１２ａは、物理アドレスＡＤＤＲ＿ｐｒｅｖが示すクラスタおよび物理アドレスＡＤＤＲ＿ｃｕｒが示すクラスタに対するリードがシーケンシャルパターンに該当するという事実に基づき、プリフェッチ判定テーブル２１１ａのうちの、前回の物理アドレスが入力された際のプリフェッチの実行の判定に使用されたエントリ内の飽和カウンタを更新する。
ステップＳ６０４に続いて、判定部１１２ａは、アクセスヒストリ記憶部１２３に保持されているアクセスヒストリを左に１ビットだけシフトさせて、アクセスヒストリの最右桁にシーケンシャルパターンを示す１ビットの値を追加する（Ｓ６０５）。
ステップＳ６０３における判定の結果が不一致である場合（Ｓ６０３：Ｎｏ）、判定部１１２ａは、プリフェッチ判定テーブル２１１ａのうちのアクセスヒストリと同じ値のインデックスが与えられたエントリ内の飽和カウンタに対し、「１」の減算を実行する（Ｓ６０６）。
ステップＳ６０６では、判定部１１２ａは、物理アドレスＡＤＤＲ＿ｐｒｅｖが示すクラスタおよび物理アドレスＡＤＤＲ＿ｃｕｒが示すクラスタに対するリードが非シーケンシャルパターンに該当するという事実に基づき、プリフェッチ判定テーブル２１１ａのうちの、前回の物理アドレスが入力された際のプリフェッチの実行の判定に使用されたエントリ内の飽和カウンタを更新する。
ステップＳ６０６に続いて、判定部１１２ａは、アクセスヒストリ記憶部１２３に保持されているアクセスヒストリを左に１ビットだけシフトさせて、アクセスヒストリの最右桁に非シーケンシャルパターンを示す１ビットの値を追加する（Ｓ６０７）。
ステップＳ６０５またはステップＳ６０７の後、判定部１１２ａは、プリフェッチ判定テーブル２１１ａのうちのアクセスヒストリと同じ値のインデックスが与えられたエントリを参照する（Ｓ６０８）。そして、判定部１１２は、参照によって「１０」または「１１」が得られたか否かを判定する（Ｓ６０９）。
参照によって「１０」または「１１」が得られた場合（Ｓ６０９：Ｙｅｓ）、判定部１１２ａは、プリフェッチを実行する指示とともに物理アドレスＡＤＤＲ＿ｃｕｒをバンク制御部１１３に送信する（Ｓ６１０）。
参照によって「００」または「０１」が得られた場合（Ｓ６０９：Ｎｏ）、判定部１１２は、プリフェッチを実行する指示なく物理アドレスＡＤＤＲ＿ｃｕｒをバンク制御部１１３に送信する（Ｓ６１１）。
ステップＳ６１０またはステップＳ６１１の後、判定部１１２ａは動作を終了する。
このように、第２の実施形態によれば、メモリコントローラ１０は、連続して特定された２つのクラスタへのリードの順番が、ライト管理情報２０２に規定された順番のうちのメタデータのライトに関する順番をスキップした順番に含まれるか否かを判定する。メモリコントローラ１０は、判定の後、プリフェッチ判定テーブル２１１ａの複数のエントリのうちアクセスヒストリと等しいインデックスが与えられたエントリ内の飽和カウンタの値を、判定結果に基づいて更新する（例えば図２０のＳ６０４またはＳ６０６参照）。メモリコントローラ１０は、飽和カウンタの値の更新の後、アクセスヒストリを判定結果に基づいて更新する（例えば図２０のＳ６０５またはＳ６０７参照）。メモリコントローラ１０は、アクセスヒストリの更新の後、プリフェッチを実行するか否かを、プリフェッチ判定テーブル２１１ａの複数のエントリのうちアクセスヒストリと等しいインデックスが与えられたエントリ内の飽和カウンタの値に基づいて判定する（例えば図２０のＳ６０８～Ｓ６１１参照）。
よって、たとえガベージコレクションによって各データセグメントの配置が変更されても、プリフェッチを実行するか否かの判定をアクセスヒストリに応じて適切に実行することが可能となる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１ メモリシステム、２ ホスト、１０ メモリコントローラ、１１ ＣＰＵ、１２ ホストＩ／Ｆコントローラ、１３ ＲＡＭ、１４ ＮＡＮＤコントローラ、１５ 誤り訂正回路、２０ ＮＡＮＤメモリ、２１，２１－０，２１－１，２１－２，２１－３ メモリチップ、２２ メモリセルアレイ、２３ サブアレイ、２４ ページバッファ、２５ データキャッシュ、２６ 物理ブロック、２７ ＮＡＮＤストリング、１０１ ホストライト処理部、１０２ ホストリード処理部、１０３ ＧＣ処理部、１０４ 記憶部、１１１ 翻訳部、１１２，１１２ａ 判定部、１１３ バンク制御部、１２１ アドレスヒストリ記憶部、１２２ アドレスコンパレータ、１２３ アクセスヒストリ記憶部、１２４，１２４ａ 判定テーブル記憶部、１２５ プリフェッチ判定部、２０１ Ｌ２Ｐ情報、２０２ ライト管理情報、２１１，２１１ａ プリフェッチ判定テーブル、３０１，３０１－１，３０１－２，３０１－３，３０１－４ ユーザデータログ領域、３０２ ＲＳパリティ領域。

Claims (10)

  1. ホストに接続可能なメモリシステムであって、
    複数の第１セグメント領域を含む不揮発性の記憶領域を備える第１メモリと、
    前記複数の第１セグメント領域のうちのライト先の選択順である第１順番と前記複数の第１セグメント領域のうちのユーザデータおよびメタデータのそれぞれのライト先とを規定する第１設定に従って、ユーザデータまたはメタデータをそれぞれが含む複数の第１データセグメントを前記複数の第１セグメント領域にライトし、
    前記ホストからのリード要求に応じて、前記複数の第１セグメント領域のうちの、前記複数の第１データセグメントのうちの前記リード要求によって要求されたユーザデータに該当する複数の第２データセグメントがライトされた複数の第２セグメント領域のそれぞれを特定し、
    前記複数の第２セグメント領域のそれぞれから前記複数の第２データセグメントがリードされる順番である第２順番と、前記第１順番から前記メタデータのライト先の順番をスキップした第３順番と、に基づいて前記複数の第２セグメント領域に対するリード動作においてプリフェッチを実行するか否かを判定する、
    ように構成されたメモリコントローラと、
    を備えるメモリシステム。
  2. 前記第１メモリは、第１バッファと、第２バッファと、を含み、
    前記第１メモリは、
    前記記憶領域から前記第１バッファに第１データを転送し、前記第１バッファから前記第２バッファに前記第１データを転送し、前記第２バッファに転送された前記第１データを前記メモリコントローラに転送する、第１リード動作と、
    前記記憶領域から前記第１バッファに第２データを転送し、前記第１バッファから前記第２バッファに前記第２データを転送し、前記第２バッファに転送された前記第２データを前記メモリコントローラに転送し、前記第２バッファから前記メモリコントローラに前記第２データを転送する期間と重複する期間に、前記記憶領域から前記第１バッファに第３データを転送する、第２リード動作と、
    を実行可能に構成され、
    前記メモリコントローラは、
    前記プリフェッチを実行しないと判定した場合、前記第１メモリに前記第１リード動作を実行させ、
    前記プリフェッチを実行すると判定した場合、前記第１メモリに前記第２リード動作を実行させる、
    ように構成された、
    請求項１に記載のメモリシステム。
  3. 前記メモリコントローラは、前記第２順番を、前記複数の第２セグメント領域それぞれの物理アドレスに基づいて判定する、
    ように構成された、
    請求項１に記載のメモリシステム。
  4. 前記メモリコントローラは、前記複数の第２セグメント領域のうちの、最新に連続して前記第２データセグメントがリードされる第２セグメント領域の対を、前記第２順番を特定する毎に取得し、前記プリフェッチを実行するか否かを、前記対を構成する２つの第２セグメント領域のそれぞれから前記複数の第２データセグメントがリードされる順番である第４順番が前記第３順番に含まれるか否かに基づいて判定する、
    ように構成された、
    請求項１乃至請求項３のいずれか一項に記載のメモリシステム。
  5. 前記メモリコントローラは、
    前記第４順番が前記第３順番に含まれるか否かの第１判定結果の履歴を複数保持するように構成された第２メモリを含み、
    前記プリフェッチを実行するか否かを前記複数保持された履歴に基づいて判定する、
    ように構成された、
    請求項４に記載のメモリシステム。
  6. 前記メモリコントローラは、
    それぞれ前記プリフェッチを実行するか否かを示す値が記録されインデックス値が与えられた複数のエントリを有するテーブルを保持するように構成された第３メモリを含み、
    前記プリフェッチを実行するか否かを前記複数のエントリのうちの前記履歴と等しいインデックス値が与えられたエントリに記録された前記値に基づいて判定する、
    ように構成された、
    請求項５に記載のメモリシステム。
  7. 前記メモリコントローラは、
    前記第４順番が前記第３順番に含まれるか否かを判定した後、前記複数のエントリのうちの前記履歴と等しいインデックスが与えられた第１のエントリに記録された値を、前記第１判定結果に基づいて更新し、
    前記第１のエントリに記録された前記値の更新の後、前記履歴を前記第１判定結果に基づいて更新し、
    前記履歴の更新の後、前記プリフェッチを実行するか否かを、前記複数のエントリのうちの前記更新された履歴と等しいインデックスが与えられた第２のエントリに記録された値に基づいて判定する、
    ように構成された、
    請求項６に記載のメモリシステム。
  8. 前記複数のエントリのそれぞれに記録された値は飽和カウンタであり、
    前記メモリコントローラは、前記第１判定結果に基づいて前記第１のエントリ内の飽和カウンタに対して加算または減算を実行し、前記プリフェッチを実行するか否かを前記第２のエントリ内の前記飽和カウンタの値としきい値との比較に基づいて判定する、
    ように構成された、
    請求項７に記載のメモリシステム。
  9. 前記メモリコントローラは、
    前記第４順番が前記第３順番に含まれることを前記第１判定結果が示す場合に、前記第１のエントリ内の前記飽和カウンタに対して加算を実行し、
    前記第４順番が前記第３順番に含まれないことを前記第１判定結果が示す場合に、前記第１のエントリ内の前記飽和カウンタに対して減算を実行する
    ように構成された、
    請求項８に記載のメモリシステム。
  10. 前記メモリコントローラは、前記第２のエントリ内の前記飽和カウンタの値が前記しきい値よりも大きい場合、前記プリフェッチを実行すると判定し、前記第２のエントリ内の前記飽和カウンタの値が前記しきい値よりも小さい場合、前記プリフェッチを実行しないと判定する、
    請求項９に記載のメモリシステム。
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