JP2023136083A - メモリシステムおよび制御方法 - Google Patents

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Abstract

【課題】どのデータが失われたのかを特定することができるメモリシステムを実現する。【解決手段】メモリシステムのコントローラは、論理アドレスを指定するライトコマンドをホストから受信したことに応じて、ホストから受信されるデータを第１の書き込み先ブロックに書き込む。コントローラは、ホストから受信済みであり且つ第１の書き込み先ブロックへの書き込みが完了していない書き込み未完了データにそれぞれ対応する複数の論理アドレスを含む第１のリストと、第１の書き込み先ブロックのうち、データの書き込みが完了していない書き込み未完了領域の先頭の記憶位置を示す第１の記憶位置情報とを管理する。コントローラは、ホストからの予告無しで電力喪失が起きた場合、キャパシタからの電力を使用して、第１のリストと、第１の記憶位置情報とを、不揮発性メモリに書き込む。【選択図】図７

Description

本発明の実施形態は、不揮発性メモリを制御するメモリシステムおよび制御方法に関する。
近年、不揮発性メモリを備えるメモリシステムが広く普及している。このようなメモリシステムの一つとして、ＮＡＮＤ型フラッシュメモリを備えるソリッドステートドライブ（ＳＳＤ）が知られている。
ＳＳＤのようなメモリシステムにおいては、予期しない電力喪失に対処するためのパワーロスプロテクション機能（ＰＬＰ機能とも呼ぶ場合もある）が使用される場合がある。
パワーロスプロテクション機能は、キャパシタに蓄えられた電力を使用して、バッファに格納されている書き込み未完了データを不揮発性メモリに書き込む機能である。
しかしながら、キャパシタに蓄えられた電力を使用して不揮発性メモリに書き込むことができるデータ量は、ある上限値までに制限される。そのため、書き込み未完了データの量が多い場合には、書き込み未完了データの一部が失われてしまう場合がある。
特許第４，６６１，３６９号公報 特開２０１０－９７３８６号公報 米国特許第１０，５５２，３１１号明細書
本発明の一実施形態が解決しようとする課題は、どのデータが失われたのかを特定することができるメモリシステムおよび制御方法を提供することである。
実施形態によれば、ホストに接続可能なメモリシステムは、複数のブロックを含む不揮発性メモリと、論理アドレスを指定するライトコマンドを前記ホストから受信したことに応じて、前記ホストから受信したデータを前記複数のブロックから割り当てた第１の書き込み先ブロックに書き込むように構成されたコントローラとを具備する。前記コントローラは、前記ホストから受信済みであり且つ前記第１の書き込み先ブロックへの書き込みが完了していない書き込み未完了データにそれぞれ対応する複数の論理アドレスを含む第１のリストと、前記第１の書き込み先ブロックのうち、データの書き込みが完了していない書き込み未完了領域の先頭の記憶位置を示す第１の記憶位置情報とを管理する。前記コントローラは、前記ホストからの予告無しで前記メモリシステムへの電力の供給が断たれる電力喪失が起きた場合、前記メモリシステムに供給される電力を蓄えるキャパシタからの電力を使用して、前記第１のリストと、前記第１の記憶位置情報とを、前記不揮発性メモリに書き込む。
実施形態に係るメモリシステムを含む情報処理システムの構成例を示すブロック図。 実施形態に係るメモリシステムに含まれるＮＡＮＤ型フラッシュメモリダイの構成例を示すブロック図。 実施形態に係るメモリシステムに含まれるＮＡＮＤ型フラッシュメモリのブロックの構成例を示す図。 実施形態に係るメモリシステムにおいて使用される、複数のチャンネルと複数のＮＡＮＤ型フラッシュメモリダイとの関係の例を示すブロック図。 実施形態に係るメモリシステムにおいて使用されるスーパーブロックの構成例と、スーパーブロックに含まれる複数の記憶位置それぞれと複数のオフセットそれぞれとの間の関係の例を示す図。 実施形態に係るメモリシステムにおいて実行される書き込み先ブロックに対する書き込み動作とパワーロスプロテクション（ＰＬＰ）動作の例を示す図。 実施形態に係るメモリシステムにおいて管理される、書き込み先ブロックと論理アドレスリスト（ＬＢＡリスト）との関係の例を示す図。 実施形態に係るメモリシステムにおいて管理される、書き込み先ブロックとＬＢＡリストとの関係の別の例を示す図。 実施形態に係るメモリシステムにおいてＬＢＡリストを保持するために使用されるリングバッファの構成例を示す図。 実施形態に係るメモリシステムにおいて実行されるデータ書き込み動作の手順を示すフローチャート。 実施形態に係るメモリシステムにおいて実行されるＰＬＰ動作の手順を示すフローチャート。 実施形態に係るメモリシステムおいて実行されるＬＢＡ通知動作の手順を示すフローチャート。 実施形態に係るメモリシステムにおいて実行されるデータ読み出し動作の手順を示すフローチャート。
以下、図面を参照して、実施形態を説明する。
図１は、実施形態に係るメモリシステム３を含む情報処理システム１の構成例を示すブロック図である。実施形態に係るメモリシステム３は、不揮発性メモリ６を含むストレージデバイスである。
情報処理システム１は、ホスト（ホストデバイス）２と、メモリシステム３とを含む。ホスト２と、メモリシステム３とは、バス４を介して接続可能である。
ホスト２は、情報処理装置である。ホスト２は、例えば、パーソナルコンピュータ、またはサーバコンピュータである。ホスト２は、メモリシステム３にアクセスする。具体的には、ホスト２は、データを書き込むためのコマンドであるライトコマンドをメモリシステム３に送信する。また、ホスト２は、データを読み出すためのコマンドであるリードコマンドをメモリシステム３に送信する。
メモリシステム３は、半導体ストレージデバイスである。メモリシステム３は、例えば、ソリッドステートドライブ（ＳＳＤ）である。メモリシステム３は、不揮発性メモリ６を含む。メモリシステム３は、不揮発性メモリ６にデータを書き込む。そして、メモリシステム３は、不揮発性メモリ６からデータを読み出す。
バス４は、例えば、ＰＣＩ ＥｘｐｒｅｓｓＴＭ（ＰＣＩｅＴＭ）規格に準拠したバスである。バス４は、ホスト２とメモリシステム３とを接続する伝送路である。バス４は、ホスト２からメモリシステム３へのデータおよび入出力（Ｉ／Ｏ）コマンドの送信、並びにメモリシステム３からホスト２へのデータおよび応答の送信のために使用される。Ｉ／Ｏコマンドは、不揮発性メモリ６に対するデータの書き込みまたは読み出しを行うためのコマンドである。Ｉ／Ｏコマンドは、ライトコマンドおよびリードコマンドを含む。
次に、ホスト２の内部構成について説明する。ホスト２は、プロセッサ２１と、メモリ２２とを含む。
プロセッサ２１は、例えばＣＰＵ（Ｃｅｎｔｒａｌ Ｐｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）である。プロセッサ２１は、バス４を介してメモリシステム３との通信を行う。プロセッサ２１は、メモリシステム３、または、ホスト２に接続された他のストレージデバイスからメモリ２２にロードされるソフトウェア（ホストソフトウェア）を実行する。ホストソフトウェアは、オペレーティングシステム、ファイルシステム、デバイスドライバ、またはアプリケーションプログラムを含む。
メモリ２２は、例えば揮発性のメモリである。メモリ２２は、例えば、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）である。
次に、メモリシステム３の内部構成について説明する。メモリシステム３は、コントローラ５と、不揮発性メモリ６とを含む。不揮発性メモリ６の一例は、ＮＡＮＤ型フラッシュメモリである。以下では、不揮発性メモリ６を、ＮＡＮＤメモリ６と称する。
コントローラ５は、メモリコントローラである。コントローラ５は、例えば、ＳｏＣ（Ｓｙｓｔｅｍ－ｏｎ－ａ－Ｃｈｉｐ（ＳｏＣ）のような半導体デバイスである。コントローラ５は、ＮＡＮＤメモリ６と電気的に接続されている。コントローラ５は、ＮＡＮＤメモリ６に対するデータの書き込みおよび読み出しを実行する。また、コントローラ５は、バス４を介して、ホスト２との通信を実行する。コントローラ５とＮＡＮＤメモリ６とを接続する物理インタフェースとしては、例えば、Ｔｏｇｇｌｅ ＮＡＮＤフラッシュインタフェース、またはオープンＮＡＮＤフラッシュインタフェース（ＯＮＦＩ）が使用される。コントローラ５の各部の機能は、専用ハードウェア、プログラムを実行するプロセッサ、またはこれらの組み合わせにより実現され得る。
ＮＡＮＤメモリ６は、例えば、二次元構造のフラッシュメモリ、または三次元構造のフラッシュメモリである。ＮＡＮＤメモリ６は、複数のブロックを含む。各ブロックは、ＮＡＮＤメモリ６に記憶されたデータの消去の最小単位、つまりデータ消去動作の単位である。
メモリシステム３は、コントローラ５と、不揮発性メモリ６に加えて、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）７を含み得る。ＤＲＡＭ７は、揮発性のメモリである。ＤＲＡＭ７の記憶領域の一部は、例えば、ホスト２から受信したライトデータ、またはＮＡＮＤメモリ６から読み出されたリードデータを一時的に保持する内部バッファ７３として使用されてもよい。
メモリシステム３は、さらに電源回路８を含む。電源回路８は、電源制御回路である。電源回路８は、例えばホスト２から供給される電力をコントローラ５、ＮＡＮＤメモリ６、ＤＲＡＭ７など、メモリシステム３の各構成要素に供給する。
次に、コントローラ５の内部構成について説明する。コントローラ５は、ホストインタフェース（ホストＩ／Ｆ）５１と、ＣＰＵ５２と、スタティックＲＡＭ（ＳＲＡＭ）５３と、直接メモリアクセスコントローラ（ＤＭＡＣ）５４と、ＥＣＣ（Ｅｒｒｏｒ Ｃｈｅｃｋｉｎｇ ａｎｄ Ｃｏｒｒｅｃｔｉｏｎ）回路５５と、ＤＲＡＭインタフェース（ＤＲＡＭ Ｉ／Ｆ）５６と、ＮＡＮＤインタフェース（ＮＡＮＤ Ｉ／Ｆ）５７とを含む。これらコントローラ５内の各部は、内部バス５０を介して相互接続される。この内部バス５０にも電源回路８からの電力は供給される。
ホストインタフェース５１は、ハードウェアインタフェース回路である。ホストインタフェース５１は、ホスト２との通信を実行する。ホストインタフェース５１は、例えば、ホスト２からＩ／Ｏコマンドを受信する。また、ホストインタフェース５１は、受信したＩ／Ｏコマンドに対する応答をホスト２に送信する。
ＣＰＵ５２は、プロセッサである。ＣＰＵ５２は、ホストインタフェース５１、ＳＲＡＭ５３、ＤＭＡＣ５４、ＥＣＣ回路５５、ＤＲＡＭインタフェース５６、およびＮＡＮＤインタフェース５７を制御する。ＣＰＵ５２は、ＮＡＮＤメモリ６または図示しないＲＯＭに格納されている制御プログラム（ファームウェア）をＳＲＡＭ５３にロードし、そしてこのファームウェアを実行することによって様々な処理を行う。なお、ファームウェアはＤＲＡＭ７にロードされてもよい。
ＣＰＵ５２は、例えば、フラッシュトランスレーション層（ＦＴＬ）として、ＮＡＮＤメモリ６に記憶されたデータの管理およびＮＡＮＤメモリ６に含まれるブロックの管理を実行する。ＮＡＮＤメモリ６に記憶されたデータの管理は、例えば、論理アドレスそれぞれと物理アドレスそれぞれとの間の対応関係を示すマッピング情報の管理を含む。論理アドレスは、ＮＡＮＤメモリ６をアクセスするためにホスト２によって使用されるアドレスである。論理アドレスは、例えば、ＬＢＡ（Ｌｏｇｉｃａｌ Ｂｌｏｃｋ Ａｄｄｒｅｓｓ）である。物理アドレスは、ＮＡＮＤメモリ６に含まれる物理的な記憶位置を示すアドレスである。ＣＰＵ５２は、論理物理アドレス変換テーブル（Ｌｏｇｉｃａｌ－ｔｏ－Ｐｈｙｓｉｃａｌ ｔｒａｎｓｌａｔｉｏｎ ｔａｂｌｅ：Ｌ２Ｐテーブル）７１を使用して、論理アドレスそれぞれと物理アドレスそれぞれとの間のマッピングを管理する。また、ＮＡＮＤメモリ６に含まれるブロックの管理は、例えば、ガベージコレクションと、不良ブロック（バッドブロック）の管理と、ウェアレベリングとを含む。ＣＰＵ６２は、ブロック管理テーブル７２を使用して、ＮＡＮＤメモリ６に含まれるブロックの管理を実行する。
ＳＲＡＭ５３は、揮発性のメモリである。ＳＲＡＭ５３は、例えば、ＣＰＵ５２の作業領域として使用される。また、ＳＲＡＭ５３は、内部バッファ５３１を含む。内部バッファ５３１は、ホスト２から受信されるライトコマンドに関連付けられたデータを一時的に保持する記憶領域である。
ＤＭＡＣ５４は、直接メモリアクセス（ＤＭＡ）を実行する回路である。ＤＭＡＣ５４は、ホスト２のメモリ２２と、ＤＲＡＭ７またはＳＲＡＭ５３との間のデータ転送を実行する。
ＥＣＣ回路５５は、データのエンコードと、データのデコードとを実行する回路である。ＥＣＣ回路５５は、ＮＡＮＤメモリ６にデータを書き込む際に、エンコード処理を実行する。エンコード処理において、ＥＣＣ回路５５は、書き込むべきデータにＥＣＣパリティを冗長コードとして付加する。ＥＣＣ回路５５は、ＮＡＮＤメモリ６から読み出されたデータに付加されたＥＣＣパリティを使用して、デコード処理を実行する。デコード処理において、ＥＣＣ回路５５は、読み出されたデータの誤りを訂正する。
ＤＲＡＭインタフェース５６は、ＤＲＡＭ７を制御する回路である。ＤＲＡＭインタフェース５６は、ＤＲＡＭ７にデータを格納する。また、ＤＲＡＭインタフェース５６は、ＤＲＡＭ７に格納されているデータを読み出す。
ＮＡＮＤインタフェース５７は、ＮＡＮＤメモリ６を制御する回路である。ＮＡＮＤインタフェース５７は、例えば、ＮＡＮＤコントローラ５７１－０、５７１－１、５７１－２、…、５７１－３１を含む。ＮＡＮＤコントローラ５７１－０、５７１－１、５７１－２、…、５７１－３１の各々は、１以上のチャンネルｃｈ０、ｃｈ１、ｃｈ２、…、ｃｈ３１のうちの対応する一つのチャンネルを介して、ＮＡＮＤメモリ６に含まれる１以上のフラッシュダイに接続される。フラッシュダイは、フラッシュチップとも称される。ＮＡＮＤコントローラ５７１－０、５７１－１、５７１－２、…、５７１－３１は、例えば、ＮＡＮＤメモリ６に含まれるフラッシュダイ（＃０）６１－０、フラッシュダイ（＃１）６１－１、…、フラッシュダイ（＃３１）６１－３１をそれぞれ制御する。
次に、ＤＲＡＭ７に格納される情報について説明する。ＤＲＡＭ７に格納される情報は、Ｌ２Ｐテーブル７１と、ブロック管理テーブル７２とを含む。Ｌ２Ｐテーブル７１と、ブロック管理テーブル７２の一部または全ては、ＤＲＡＭ７ではなく、ＳＲＡＭ５３に格納されてもよい。
Ｌ２Ｐテーブル７１は、論理アドレスそれぞれと物理アドレスそれぞれとの間のマッピングをセクタのような所定のサイズ単位で管理する。
ブロック管理テーブル７２は、ＮＡＮＤメモリ６に含まれる各ブロックを管理する。ブロック管理テーブル７２は、例えば、各ブロックが利用可能であるか否かを管理する。また、ブロック管理テーブル７２は、各ブロックがパワーロスプロテクション動作の対象であるか否かを管理していてもよい。
メモリシステム３は、キャパシタ８１をさらに含む。キャパシタ８１は、電力を蓄えることができる素子である。キャパシタ８１は、電源回路８に電気的に接続される。電源回路８は、ホスト２から供給される電源電圧の値が、ホスト２からの予告無しで低下した場合、キャパシタ８１に蓄えられている電力をメモリシステム３の各構成要素に供給する。キャパシタ８１に蓄えられている電力は、例えば、コントローラ５がＬＢＡリスト保存動作を実行するために使用され得る。
次に、コントローラ５によって実行されるＬＢＡリスト保存動作を説明する。ＬＢＡリスト保存動作は、予期しない電力喪失によって失われたデータを特定できるようにするために実行される。予期しない電力喪失は、ホスト２からの予告（電源遮断予告通知）無しで、メモリシステム３への電力の供給が遮断される現象である。電源遮断予告通知は、メモリシステム３への電力の供給が断たれることを予告する通知である。ホスト２の電源がオフになる前に、ホスト２は、電源遮断予告通知をメモリシステム３に送信して、メモリシステム３への電力の供給がまもなく断たれることをメモリシステム３に通知する。電源遮断予告通知は、例えば、ＮＶＭｅ規格で規定されているＳｈｕｔｄｏｗｎ Ｎｏｔｉｆｉｃａｔｉｏｎ、またＳＡＴＡ規格で規定されているＳＴＡＮＤＢＹ ＩＭＭＥＤＩＡＴＥコマンドである。
コントローラ５は、ＮＡＮＤメモリ６にデータを書き込むためのライトコマンドをホスト２から受信する。ライトコマンドは、開始論理アドレス（開始ＬＢＡ）、データサイズ、およびデータポインタ等を指定する。開始ＬＢＡは、ライトコマンドに関連付けられたライトデータが書き込まれるべき論理アドレス、つまりライトデータが書き込まれるべき最初の論理ブロックを示す。データサイズは、ライトデータのサイズを示す。データサイズは、例えば、ＬＢＡの数によって表される。データポインタは、ライトデータが格納されているホスト２のメモリ２２上の位置を示すバッファアドレスである。ライトコマンドは、書き込み先の領域を指定する識別子を含んでいてもよい。書き込み先の領域を指定する識別子は、例えば、ゾーンドネームスペース規格で規定されたゾーンを指定する論理アドレス、ネームスペースを識別するネームスペース識別子、あるいは、ストリームを識別するストリーム識別子であってもよい。
コントローラ５は、ＬＢＡ（開始ＬＢＡ）を指定するライトコマンドをホスト２から受信したことに応じて、ＮＡＮＤメモリ６に対するデータ書き込み動作を実行する。データ書き込み動作において、コントローラ５は、ホスト２から受信したライトデータを、ＮＡＮＤメモリ６に含まれる複数のブロックから割り当てた書き込み先ブロックに書き込む。つまり、コントローラ５は、ＮＡＮＤメモリ６に含まれる複数のブロックのうちのブロックを選択する、そして、コントローラ５は、選択したブロックを、書き込み先ブロックとして割り当てる。書き込み先ブロックは、データが書き込まれるべきブロックである。書き込み先ブロックは、例えば、スーパーブロックである。あるいは、書き込み先ブロックは、物理ブロックであってもよい。コントローラ５は、異なる複数の領域にそれぞれ対応する複数の書き込み先ブロックを、同時に割り当てられていてもよい。以下では、一つの書き込み先ブロックに着目して、ＬＢＡリスト保存動作を説明する。
コントローラ５は、書き込み先ブロックに対応するＬＢＡリストを管理する。ＬＢＡリストは、ホスト２から受信済みであり且つ書き込み先ブロックへの書き込みが完了していない書き込み未完了データにそれぞれ対応する複数のＬＢＡを含むリストである。書き込み先ブロックへのデータの書き込みは、書き込み先ブロックの先頭から終端に向けて実行される。このため、書き込みが進行している書き込み先ブロックは、書き込み完了領域と、書き込み未完了領域と、データ未受領領域とを含む。書き込み完了領域は、ホストから書き込むデータを受信済みであり、且つ、書き込み先ブロックへのデータの書き込みが完了した領域である。書き込み完了領域に記憶されているデータは、読み出し可能なデータである。書き込み未完了領域は、ホスト２から書き込むデータを受信済みであり、且つ、書き込み先ブロックへのデータの書き込みが完了していない領域（本来、書き込み未完了データが書き込まれるべき領域）である。もし、書き込むデータを受信済みであり、且つ、書き込み先ブロックへの書き込みが完了したデータが存在しなければ、ホスト２から指定されるライトデータの書き込み先に対応する領域の全てが書き込み未完了領域となる。データ未受領領域は、書き込むべきデータをホスト２からまだ受信していないが、受信した場合には、そこに書き込まれる領域である。なお、ホスト２からのデータの受信は、ホスト２からのデータの受領とも称する。また、ホスト２からデータをまだ受信していないことを、データの未受領またはデータの未受信と称し、ホスト２からデータを既に受信したことを、データの受信済みまたはデータの受領済みとも称する。
ホスト２からの予告無しで電力喪失が起きた場合、つまり予期しない電力喪失が起きた場合、失われるデータは、書き込み未完了領域に対応するデータである。そのため、コントローラ５は、書き込み未完了領域に書き込み予定のデータである書き込み未完了データにそれぞれ対応する複数のＬＢＡを、ＬＢＡリストを使用して管理する。具体的には、ＬＢＡリストは、ホスト２から受信済みであり且つ書き込み先ブロックに書き込まれるデータにそれぞれ対応するＬＢＡの集合から、書き込み先ブロックへの書き込みが完了して書き込み先ブロックから読み出し可能となったデータにそれぞれ対応するＬＢＡの集合を除いた、残りのＬＢＡの集合を含む。ここで、ホスト２から受信済みであり且つ書き込み先ブロックに書き込まれるデータは、ホスト２から受信済みであり且つ書き込み先ブロックへの書き込みが完了した書き込み完了データと、ホスト２から受信済みであり且つ書き込み先ブロックへの書き込みが完了していない書き込み未完了データと、を含む。
さらに、コントローラ５は、書き込み未完了領域の先頭の記憶位置を示す位置情報を管理する。位置情報は、書き込み先ブロックのブロックアドレスと、書き込み先ブロックにおけるオフセットとによって表される。オフセットは、書き込み先ブロックの先頭の記憶位置に対する書き込み未完了領域の先頭の記憶位置のオフセットを示す。
予期しない電力喪失が起きた場合、コントローラ５は、キャパシタ８１からの電力を使用して、書き込み未完了データではなく、ＬＢＡリストを、ＮＡＮＤメモリ６に書き込む。具体的には、コントローラ５は、キャパシタ８１からの電力を使用して、ＬＢＡリストと、書き込み未完了領域の先頭の記憶位置を示す位置情報とを、ＮＡＮＤメモリ６に書き込む。
このように、ＬＢＡリストをＮＡＮＤメモリ６に書き込むことにより、予期しない電力喪失によって失われたデータを明確に特定することが可能となる。ＬＢＡリストのサイズは、書き込み未完了データのサイズに比べ十分に小さい。従って、キャパシタ８１の電力を使用できる限られた時間内にＬＢＡリストをＮＡＮＤメモリ６に書き込むことができる。
また、書き込み未完了領域の先頭の記憶位置を示す位置情報をＮＡＮＤメモリ６に書き込むことにより、予期しない電力喪失によって書き込みが中断された記憶位置を特定することができる。
メモリシステム３に対する電力が回復された後、コントローラ５は、保存されたＬＢＡリストと位置情報とを使用して、リカバリ処理を実行することができる。例えば、コントローラ５は、失われたデータに対応するＬＢＡをホスト２に報告する処理を実行してもよい。また、コントローラ５は、書き込みが中断された記憶位置をエラー位置に設定する処理を実行してもよい。
次に、ＮＡＮＤメモリ６に含まれるフラッシュダイ６１の構成例について説明する。図２は、第１実施形態に係るメモリシステム３に含まれるＮＡＮＤメモリ６のフラッシュダイ６１の構成例を示すブロック図である。
ここでは、フラッシュダイ（＃０）６１－０に着目してフラッシュダイ６１の構成を説明する。他のフラッシュダイもフラッシュダイ（＃０）６１－０と同じ構成を有している。フラッシュダイ（＃０）６１－０は、周辺回路６１１－０と、メモリセルアレイ６１２－０とを含む。
周辺回路６１１－０は、メモリセルアレイ６１２－０を制御する回路である。周辺回路６１１－０は、例えば、ロウデコーダ、カラムデコーダ、センスアンプ、ラッチ回路、および電圧発生回路を含む。周辺回路６１１－０は、ＮＡＮＤコントローラ５７１－０からアドレスおよびコマンドを受信したことに応じて、プログラム動作、リード動作、あるいはイレーズ動作をメモリセルアレイ６１２－０に対して実行する。
メモリセルアレイ６１２－０は、複数のプレーンを含む。複数のプレーンを有する構成は、マルチプレーン構成と称される。メモリセルアレイ６１２－０は、複数のプレーン（ここでは、ＰＬＡＮＥ＃０、およびＰＬＡＮＥ＃１）を並列動作させることができる。
メモリセルアレイ６１２－０のプレーンは、複数のブロック（ＢＬＫ０、ＢＬＫ１、ＢＬＫ２、…）を含む。ブロックＢＬＫは、不揮発性メモリセルトランジスタ（以降では、単にメモリセルトランジスタまたはメモリセルと称する）の集合である。各ブロックは、複数のストリングユニット（ＳＵ０、ＳＵ１、ＳＵ２、ＳＵ３）を含む。各ストリングユニットＳＵは、メモリセルトランジスタの集合である。各ストリングユニットＳＵは、複数のＮＡＮＤストリングＮＳ（単にストリングとも称する）を含む。各ＮＡＮＤストリングＮＳは、メモリセルトランジスタの集合である。
図２では、各ブロックに４つのストリングユニットＳＵ０、ＳＵ１、ＳＵ２、ＳＵ３が含まれている場合について説明した。各ブロックに含まれているストリングユニットＳＵの数は、３つ以下であってもよいし、５つ以上であってもよい。なお、各ブロックが一つのストリングユニットＳＵのみを含む構成が使用されてもよい。つまり、各ブロックは、一つ以上のストリングユニットＳＵを含む。
次に、ブロックの構成例について説明する。図３は、実施形態に係るメモリシステム３に含まれるＮＡＮＤメモリ６のブロックの構成例を示す図である。
図３では、ブロックＢＬＫ０に着目してブロックの構成を説明する。他のブロックも、ブロックＢＬＫ０と同じ構成を有している。ブロックＢＬＫ０は、４つのストリングユニット（ＳＵ０、ＳＵ１、ＳＵ２、ＳＵ３）を含む。４つのストリングユニット（ＳＵ０、ＳＵ１、ＳＵ２、ＳＵ３）は、複数のワード線ＷＬ０～ＷＬ７が積層された方向（垂直方向）と直交する方向（水平方向）に配置されている。各ストリングユニットＳＵは、複数のＮＡＮＤストリングＮＳを含む。各ＮＡＮＤストリングＮＳの一端は、複数のビット線（ＢＬ０～ＢＬ（Ｌ－１））のうちの対応するビット線に接続されている。各ＮＡＮＤストリングＮＳは、垂直方向に延在している。各ＮＡＮＤストリングＮＳに含まれる複数のメモリセルトランジスタの制御ゲートは、複数のワード線（ＷＬ０、ＷＬ１、…、ＷＬ７）にそれぞれ接続されている。
次に、複数のチャンネルと複数のフラッシュダイ６１との関係について説明する。図４は、実施形態に係るメモリシステム３において使用される、複数のチャンネルｃｈ．０、ｃｈ．１、…、ｃｈ．３１と複数のフラッシュダイ６１（６１－０、６１－１、…、６１－３１）との関係の例を示す図である。
図４では、３２個のフラッシュダイ６１それぞれは、２個のプレーン（ＰＬＡＮＥ＃０、ＰＬＡＮＥ＃１）を含むマルチプレーン構成を有している。各プレーンは、複数のブロックＢＬＫ０～ＢＬＫｘ－１を含む。ブロックＢＬＫ０～ＢＬＫｘ－１の各々は、複数のワード線を含む。一つのワード線当たり、４つのストリングユニット（ＳＵ０、ＳＵ１、ＳＵ２、ＳＵ３）に対応する４つのメモリセルグループが接続される。ブロックＢＬＫ０～ＢＬＫｘ－１の各々は、データを消去するデータ消去動作の単位である。ブロックＢＬＫ０～ＢＬＫｘ－１の各々は、物理ブロック、物理メモリブロック、消去ブロック、またはフラッシュブロックとも称される。
３２個のフラッシュダイ６１それぞれは、並列動作が可能である。さらに、個々のフラッシュダイ６１においては、２つのプレーンそれぞれは、並列動作が可能である。
複数の物理ブロックに対するデータ書き込み動作を並列に実行するために、複数のブロックグループがコントローラ５によって管理される。ブロックグループは、並列動作が可能な複数の物理ブロックによって構成される。以下では、ブロックグループをスーパーブロックと称する。
次に、スーパーブロックの構成例を説明する。図５は、実施形態に係るメモリシステム３におけるスーパーブロックの構成例と、スーパーブロックに含まれる複数の記憶位置それぞれと複数のオフセットそれぞれとの間の関係の例を示す図である。
ここでは、任意のフラッシュダイ６１に含まれるプレーン＃０（ＰＬＡＮＥ＃０）のブロックＢＬＫ０、およびプレーン＃１（ＰＬＡＮＥ＃１）のブロックＢＬＫ０がスーパーブロックＳＢ０を構築する場合を想定する。
各ブロックは、４つのストリングユニット（ＳＵ０、ＳＵ１、ＳＵ２、およびＳＵ３）を含む。そして、各ストリングユニットは、複数のワード線（ＷＬ０、ＷＬ１、…）に接続されている。
メモリセル当たりに４ビットのデータを記憶するクワドレベルセル（ＱＬＣ）モードでデータをスーパーブロックＳＢ０に書き込む場合、一つのワード線に接続され、且つ、一つのストリングユニットに含まれているメモリセルグループには、４つのページ（ｌｏｗｅｒ、ｍｉｄｄｌｅ、ｕｐｐｅｒ、およびｈｉｇｈｅｒ）に対応するデータが書き込まれる。一つのページのサイズは、例えば、１６ＫＢである。一つのページは、複数のセクタを含む。例えば、一つのセクタのサイズが４ＫＢである場合、一つのページは、４つのセクタを含む。したがって、一つのワード線に接続され、且つ、一つのストリングユニットに含まれているメモリセルグループは、１６個のセクタに対応する１６個の記憶位置を含む。
以下では、ワード線ＷＬｎに接続され、且つストリングユニットＳＵｍに含まれているメモリセルグループ（以下、ＭＧと称する）を、ＭＧ（ＷＬｎ、ＳＵｍ）と表す。
スーパーブロックＳＢ０のある記憶位置ｘを示す物理アドレスは、スーパーブロックＳＢ０のブロックアドレスと、スーパーブロックＳＢ０の先頭の記憶位置に対する記憶位置ｘのオフセットとによって表される。オフセットは、セクタの倍数によって表される。
各記憶位置のオフセットは、各セクタに対してデータが書き込まれる順序に基づいて設定される。
コントローラ５は、まず、プレーン＃０のブロックＢＬＫ０のＭＧ（ＷＬ０、ＳＵ０）に対する４ページ（ｌｏｗｅｒ、ｍｉｄｄｌｅ、ｕｐｐｅｒ、およびｈｉｇｈｅｒ）分のデータの書き込みと、プレーン＃１のブロックＢＬＫ０のＭＧ（ＷＬ０、ＳＵ０）に対する４ページ（ｌｏｗｅｒ、ｍｉｄｄｌｅ、ｕｐｐｅｒ、およびｈｉｇｈｅｒ）分のデータの書き込みとを実行する。プレーン＃０のブロックＢＬＫ０のＭＧ（ＷＬ０、ＳＵ０）とプレーン＃１のブロックＢＬＫ０のＭＧ（ＷＬ０、ＳＵ０）は、計３２個の記憶位置を含む（＝４セクタ×ＱＬＣ（４ページ）×２プレーン）。このため、プレーン＃０のブロックＢＬＫ０のＭＧ（ＷＬ０、ＳＵ０）とプレーン＃１のブロックＢＬＫ０のＭＧ（ＷＬ０、ＳＵ０）には、計３２個のオフセット（＋０～＋３１）が設定される。例えば、プレーン＃０のブロックＢＬＫ０のＭＧ（ＷＬ０、ＳＵ０）においては、ｌｏｗｅｒページの４セクタにオフセット（＋０～＋３）が設定され得、ｍｉｄｄｌｅページの４セクタにオフセット（＋４～＋７）が設定され得、ｕｐｐｅｒページの４セクタにオフセット（＋８～＋１１）が設定され得、ｈｉｇｈｅｒページの４セクタにオフセット（＋１２～＋１５）が設定され得る。また、プレーン＃１のブロックＢＬＫ０のＭＧ（ＷＬ０、ＳＵ０）においては、ｌｏｗｅｒページの４セクタにオフセット（＋１６～＋１９）が設定され得、ｍｉｄｄｌｅページの４セクタにオフセット（＋２０～＋２３）が設定され得、ｕｐｐｅｒページの４セクタにオフセット（＋２４～＋２７）が設定され得、ｈｉｇｈｅｒページの４セクタにオフセット（＋２８～＋３１）が設定され得る。
次に、コントローラ５は、プレーン＃０のブロックＢＬＫ０のＭＧ（ＷＬ０、ＳＵ１）に対する４ページ分のデータの書き込みと、プレーン＃１のブロックＢＬＫ０のＭＧ（ＷＬ０、ＳＵ１）に対する４ページ分のデータの書き込みとを実行する。このため、プレーン＃０のブロックＢＬＫ０のＭＧ（ＷＬ０、ＳＵ１）とプレーン＃１のブロックＢＬＫ０のＭＧ（ＷＬ０、ＳＵ０）には、計３２個のオフセット（＋３２～＋６３）が設定される。例えば、プレーン＃０のブロックＢＬＫ０のＭＧ（ＷＬ０、ＳＵ１）においては、ｌｏｗｅｒページの４セクタにオフセット（＋３２～＋３５）が設定され得、ｍｉｄｄｌｅページの４セクタにオフセット（＋３６～＋３９）が設定され得、ｕｐｐｅｒページの４セクタにオフセット（＋４０～＋４３）が設定され得、ｈｉｇｈｅｒページの４セクタにオフセット（＋４４～＋４７）が設定され得る。また、プレーン＃１のブロックＢＬＫ０のＭＧ（ＷＬ０、ＳＵ１）においては、ｌｏｗｅｒページの４セクタにオフセット（＋４８～＋５１）が設定され得、ｍｉｄｄｌｅページの４セクタにオフセット（＋５２～＋５５）が設定され得、ｕｐｐｅｒページの４セクタにオフセット（＋５６～＋５９）が設定され得、ｈｉｇｈｅｒページの４セクタにオフセット（＋６０～＋６９）が設定され得る。
次に、コントローラ５は、プレーン＃０のブロックＢＬＫ０のＭＧ（ＷＬ０、ＳＵ２）に対する４ページ分のデータの書き込みと、プレーン＃１のブロックＢＬＫ０のＭＧ（ＷＬ０、ＳＵ２）に対する４ページ分のデータの書き込みとを実行する。このため、プレーン＃０のブロックＢＬＫ０のＭＧ（ＷＬ０、ＳＵ２）とプレーン＃１のブロックＢＬＫ０のＭＧ（ＷＬ０、ＳＵ２）には、計３２個のオフセット（＋６４～＋９５）が設定される。例えば、プレーン＃０のブロックＢＬＫ０のＭＧ（ＷＬ０、ＳＵ２）においては、ｌｏｗｅｒページの４セクタにオフセット（＋６４～＋６７）が設定され得、ｍｉｄｄｌｅページの４セクタにオフセット（＋６８～＋７１）が設定され得、ｕｐｐｅｒページの４セクタにオフセット（＋７２～＋７５）が設定され得、ｈｉｇｈｅｒページの４セクタにオフセット（＋７６～＋７９）が設定され得る。また、プレーン＃１のブロックＢＬＫ０のＭＧ（ＷＬ０、ＳＵ２）においては、ｌｏｗｅｒページの４セクタにオフセット（＋８０～＋８３）が設定され得、ｍｉｄｄｌｅページの４セクタにオフセット（＋８４～＋８７）が設定され得、ｕｐｐｅｒページの４セクタにオフセット（＋８８～＋９１）が設定され得、ｈｉｇｈｅｒページの４セクタにオフセット（＋９２～＋９５）が設定され得る。
次に、コントローラ５は、プレーン＃０のブロックＢＬＫ０のＭＧ（ＷＬ０、ＳＵ３）に対する４ページ分のデータの書き込みと、プレーン＃１のブロックＢＬＫ０のＭＧ（ＷＬ０、ＳＵ３）に対する４ページ分のデータの書き込みとを実行する。このため、プレーン＃０のブロックＢＬＫ０のＭＧ（ＷＬ０、ＳＵ３）とプレーン＃１のブロックＢＬＫ０のＭＧ（ＷＬ０、ＳＵ３）には、計３２個のオフセット（＋９６～＋１２７）が設定される。例えば、プレーン＃０のブロックＢＬＫ０のＭＧ（ＷＬ０、ＳＵ３）においては、ｌｏｗｅｒページの４セクタにオフセット（＋９６～＋９９）が設定され得、ｍｉｄｄｌｅページの４セクタにオフセット（＋１００～＋７１）が設定され得、ｕｐｐｅｒページの４セクタにオフセット（＋７２～＋１０３）が設定され得、ｈｉｇｈｅｒページの４セクタにオフセット（＋１０４～＋１０７）が設定され得る。また、プレーン＃１のブロックＢＬＫ０のＭＧ（ＷＬ０、ＳＵ３）においては、ｌｏｗｅｒページの４セクタにオフセット（＋１１２～＋１１５）が設定され得、ｍｉｄｄｌｅページの４セクタにオフセット（＋１１６～＋１１９）が設定され得、ｕｐｐｅｒページの４セクタにオフセット（＋１２０～＋１２３）が設定され得、ｈｉｇｈｅｒページの４セクタにオフセット（＋１２４～＋１２７）が設定され得る。
次に、コントローラ５は、プレーン＃０のブロックＢＬＫ０のＭＧ（ＷＬ１、ＳＵ０）に対する４ページ分のデータの書き込みと、プレーン＃１のブロックＢＬＫ０のＭＧ（ＷＬ１、ＳＵ０）に対する４ページ分のデータの書き込みとを実行する。このため、プレーン＃０のブロックＢＬＫ０のＭＧ（ＷＬ１、ＳＵ０）とプレーン＃１のブロックＢＬＫ０のＭＧ（ＷＬ１、ＳＵ０）には、計３２個のオフセット（＋１２８～＋１５９）が設定される。
次に、複数段階のプログラム動作について説明する。ＱＬＣモードでデータを書き込む場合、コントローラ５は、書き込み先ブロックに含まれる複数のメモリセルグループのそれぞれに対するデータ書き込み動作を、第１段階のプログラム動作と第２段階のプログラム動作とを少なくとも含む複数段階のプログラム動作を使用して実行する。第１段階のプログラム動作では、書き込むべき４ページ分のデータがＮＡＮＤメモリ６に転送され、書き込み先ブロックのメモリセルグループＭＧ（ＷＬｎ、ＳＵｍ）に、この４ページ分のデータが書き込まれる。第１段階のプログラム動作では、各メモリセルの閾値電圧は、粗く設定される。この状態では、各メモリセルからデータを正常に読み出すことはできない。第２段階のプログラム動作では、第１段階のプログラム動作で転送されたデータと同じ４ページ分のデータがＮＡＮＤメモリ６に再び転送され、第１段階のプログラム動作が実行されたメモリセルグループＭＧ（ＷＬｎ、ＳＵｍ）に、この４ページ分のデータが書き込まれる。第２段階のプログラム動作では、各メモリセルの閾値電圧は、書き込むべきデータに対応する目標閾値電圧に設定される。第２段階のプログラム動作が完了すると、メモリセルグループＭＧ（ＷＬｎ、ＳＵｍ）からデータを正しく読み出すことができる。
メモリセルグループＭＧ（ＷＬｎ、ＳＵｍ）に対する第２段階のプログラム動作は、メモリセルグループＭＧ（ＷＬｎ、ＳＵｍ）と同じストリングユニットＳＵｍに属し、且つ、メモリセルグループＭＧ（ＷＬｎ、ＳＵｍ）が接続されているワード線ＷＬｎに後続するワード線ＷＬ（ｎ＋１）に接続された別のメモリセルグループＭＧ（ＷＬ（ｎ＋１）、ＳＵｍ）に対する第１段階のプログラム動作が実行された後に、実行される。
複数段階のプログラム動作としては、例えば、フォギー・ファインプログラム動作が使用され得る。フォギー・ファインプログラム動作は、フォギープログラム動作と、ファインプログラム動作とを含む。フォギープログラム動作は、各メモリセルの閾値電圧を粗く設定するプログラム動作（第１段階のプログラム動作）である。ファインプログラム動作は、各メモリセルの閾値電圧を調整して各メモリセルの閾値電圧を目標閾値電圧に設定するプログラム動作（第２段階のプログラム動作）である。
書き込み先ブロックに対するフォギー・ファインプログラム動作は、以下のように実行される。以下では、コントローラ５が、図５に示されるスーパーブロックＳＢ０を書き込み先ブロックとして割り当てられた場合を想定する。
（１）まず、プレーン＃０のブロックＢＬＫ０のＭＧ（ＷＬ０、ＳＵ０）に対するフォギープログラム動作と、プレーン＃１のブロックＢＬＫ０のＭＧ（ＷＬ０、ＳＵ０）に対するフォギープログラム動作とが実行される。ここで、ＮＡＮＤメモリ６には、８ページ分のサイズを有するライトデータが転送される。ページサイズは、一つのストリングユニットＳＵに含まれるストリングの数、つまり、一つのメモリセルグループＭＧに含まれるメモリセルの数に相当する。
（２）次いで、プレーン＃０のブロックＢＬＫ０のＭＧ（ＷＬ０、ＳＵ１）に対するフォギープログラム動作と、プレーン＃１のブロックＢＬＫ０のＭＧ（ＷＬ０、ＳＵ１）に対するフォギープログラム動作とが実行される。
（３）次いで、プレーン＃０のブロックＢＬＫ０のＭＧ（ＷＬ０、ＳＵ２）に対するフォギープログラム動作と、プレーン＃１のブロックＢＬＫ０のＭＧ（ＷＬ０、ＳＵ２）に対するフォギープログラム動作とが実行される。
（４）次いで、プレーン＃０のブロックＢＬＫ０のＭＧ（ＷＬ０、ＳＵ３）に対するフォギープログラム動作と、プレーン＃１のブロックＢＬＫ０のＭＧ（ＷＬ０、ＳＵ３）に対するフォギープログラム動作とが実行される。
（５）プレーン＃０のブロックＢＬＫ０のＭＧ（ＷＬ０、ＳＵ０）～ＭＧ（ＷＬ０、ＳＵ３）に対するフォギープログラム動作と、プレーン＃１のブロックＢＬＫ０のＭＧ（ＷＬ０、ＳＵ０）～ＭＧ（ＷＬ０、ＳＵ３）に対するフォギープログラム動作とが完了すると、プレーン＃０のブロックＢＬＫ０のＭＧ（ＷＬ１、ＳＵ０）に対するフォギープログラム動作と、プレーン＃０のブロックＢＬＫ０のＭＧ（ＷＬ１、ＳＵ０）に対するフォギープログラム動作とが実行される。
（６）プレーン＃０のブロックＢＬＫ０のＭＧ（ＷＬ１、ＳＵ０）に対するフォギープログラム動作と、プレーン＃０のブロックＢＬＫ０のＭＧ（ＷＬ１、ＳＵ０）に対するフォギープログラム動作とが完了すると、プレーン＃０のブロックＢＬＫ０のＭＧ（ＷＬ０、ＳＵ０）に対するファインプログラム動作と、プレーン＃１のブロックＢＬＫ０のＭＧ（ＷＬ０、ＳＵ０）に対するファインプログラム動作とが実行される。ここで、ＮＡＮＤメモリ６には、プレーン＃０のブロックＢＬＫ０のＭＧ（ＷＬ０、ＳＵ０）とプレーン＃１のブロックＢＬＫ０のＭＧ（ＷＬ０、ＳＵ０）とに対するフォギープログラム動作で使用されたライトデータと同じライトデータが再び転送される。そして、プレーン＃０のブロックＢＬＫ０のＭＧ（ＷＬ０、ＳＵ０）に対するファインプログラム動作と、プレーン＃１のブロックＢＬＫ０のＭＧ（ＷＬ０、ＳＵ０）に対するファインプログラム動作とが実行される。このファインプログラム動作が完了すると、プレーン＃０のブロックＢＬＫ０のＭＧ（ＷＬ０、ＳＵ０）とプレーン＃１のブロックＢＬＫ０のＭＧ（ＷＬ０、ＳＵ０）とに対する書き込みが完了する。つまり、プレーン＃０のブロックＢＬＫ０のＭＧ（ＷＬ０、ＳＵ０）に書き込まれたデータと、プレーン＃１のブロックＢＬＫ０のＭＧ（ＷＬ０、ＳＵ０）に書き込込まれたデータとは、ＮＡＮＤメモリ６から正常に読み出すことが可能な読み出し可能データとなる。
（７）次いで、プレーン＃０のブロックＢＬＫ０のＭＧ（ＷＬ１、ＳＵ１）に対するフォギープログラム動作と、プレーン＃１のブロックＢＬＫ０のＭＧ（ＷＬ１、ＳＵ１）に対するフォギープログラム動作とが実行される。
（８）プレーン＃０のブロックＢＬＫ０のＭＧ（ＷＬ１、ＳＵ１）に対するフォギープログラム動作と、プレーン＃１のブロックＢＬＫ０のＭＧ（ＷＬ１、ＳＵ１）に対するフォギープログラム動作とが完了すると、プレーン＃０のブロックＢＬＫ０のＭＧ（ＷＬ０、ＳＵ１）に対するファインプログラム動作と、プレーン＃１のブロックＢＬＫ０のＭＧ（ＷＬ０、ＳＵ１）に対するファインプログラム動作とが実行される。このファインプログラム動作が完了すると、プレーン＃０のブロックＢＬＫ０のＭＧ（ＷＬ０、ＳＵ１）とプレーン＃１のブロックＢＬＫ０のＭＧ（ＷＬ０、ＳＵ１）とに対する書き込みが完了する。つまり、プレーン＃０のブロックＢＬＫ０のＭＧ（ＷＬ０、ＳＵ１）に書き込まれデータと、プレーン＃１のブロックＢＬＫ０のＭＧ（ＷＬ０、ＳＵ１）に書き込込まれたデータとは、ＮＡＮＤメモリ６から正常に読み出すことが可能な読み出し可能データとなる。
次に、書き込み先ブロックに対する書き込み動作とパワーロスプロテクション（ＰＬＰ）動作を説明する。図６は、メモリシステム３において実行される書き込み先ブロックに対する書き込み動作とＰＬＰ動作の例を示す図である。
コントローラ５は、２種類のＰＬＰ動作を実行し得る。２種類のＰＬＰ動作の一方は、予期しない電力喪失が起きた場合に、ＬＢＡリストをバックアップするＰＬＰ動作（第１のＰＬＰ動作）である。２種類のＰＬＰ動作の他方は、予期しない電力喪失が起きた場合に、ＮＡＮＤメモリ６への書き込み未完了データの書き込みを完了させるＰＬＰ動作（第２のＰＬＰ動作）である。
コントローラ５は、ホスト２から受信済みであり且つＮＡＮＤメモリ６への書き込みが完了していない書き込み未完了データにそれぞれ対応するＬＢＡのリストをバックアップする第１のモードで書き込みを制御する第１のブロックの集合と、ＮＡＮＤメモリ６への書き込み未完了データの書き込みを完了させる第２のブロックの集合とを管理する。
以下では、第２のブロックの集合に属するブロックをＰＬＰ対象のブロックと称し、第１のブロックの集合に属するブロックをＰＬＰ対象外のブロックと称する。
図６は、コントローラ５が、スーパーブロックＳＢ０～ＳＢ１９の２０個のスーパーブロックと、１個のシングルレベルセル（ＳＬＣ）ブロックとを、書き込み先ブロックとして割り当てた場合を例として示している。ＳＬＣブロックは、メモリセル当たりに１ビットのデータを記憶するＳＬＣモードでデータが書き込まれるブロックである。スーパーブロックＳＢ０～ＳＢ１４は、ＰＬＰ対象のブロックである。スーパーブロックＳＢ１５～ＳＢ１９は、ＰＬＰ対象外のブロックである。
まず、ＰＬＰ対象のブロック、例えば、スーパーブロックＳＢ０にデータを書き込む場合について説明する。
（１）ホスト２からライトコマンドを受信する度、コントローラ５は、ホスト２から受信されるデータを内部バッファ５３１に格納する。コントローラ５は、書き込みサイズ分のデータが内部バッファ５３１に格納されるまで待つ。ページサイズが４セクタ（＝１６ＫＢ）である場合、ＱＬＣモードでスーパーブロックＳＢ０にデータを書き込むケースでは、書き込みサイズは、３２セクタ（＝４セクタ×２プレーン×４（ＱＬＣ））である。コントローラ５は、スーパーブロックＳＢ０に書き込む３２セクタ分のデータが内部バッファ５３１に蓄積されるまで待つ。
（２－ａ）スーパーブロックＳＢ０に書き込む３２セクタ分のデータが内部バッファ５３１に蓄積されると、コントローラ５は、３２セクタ分のデータをスーパーブロックＳＢ０に書き込むフォギープログラム動作を実行する。例えば、スーパーブロックＳＢ０のプレーン＃０のブロックのＭＧ（ＷＬ０，ＳＵ０）に４ページ（＝１６セクタ分）のデータが書き込まれる。また、スーパーブロックＳＢ０のプレーン＃１のブロックのＭＧ（ＷＬ０，ＳＵ０）に４ページ（＝１６セクタ分）のデータが書き込まれる。プレーン＃０のブロックのＭＧ（ＷＬ０，ＳＵ０）に対するファインプログラム動作は、プレーン＃０のブロックのＭＧ（ＷＬ０，ＳＵ１）～ＭＧ（ＷＬ０，ＳＵ３）、ＭＧ（ＷＬ１，ＳＵ０）に対するフォギープログラム動作が実行された後に、実行可能となる。同様に、プレーン＃１のブロックのＭＧ（ＷＬ０，ＳＵ０）に対するファインプログラム動作も、プレーン＃１のブロックのＭＧ（ＷＬ１，ＳＵ０）～ＭＧ（ＷＬ０，ＳＵ３）、ＭＧ（ＷＬ１，ＳＵ０）に対するフォギープログラム動作が実行された後に、実行可能となる。よって、スーパーブロックＳＢ０への書き込みが進行すると、スーパーブロックＳＢ０への書き込み動作が実行中の計１６０セクタ（＝４セクタ×２プレーン×４（ＱＬＣ）×５ストリングユニット）分のデータが内部バッファ５３１に維持される。
（３－ａ）書き込みが進行している途中のタイミングで予期しない電力喪失が起きた場合、コントローラ５は、キャパシタ８１からの電力を使用して、スーパーブロックＳＢ０への書き込みが完了していない書き込み未完了データをＮＡＮＤメモリ６に書き込む。書き込み未完了データは、スーパーブロックＳＢ０に書き込まれてもよいし、ＮＡＮＤメモリ６のシングルレベルセル（ＳＬＣ）ブロックに書き込まれてもよい。ＳＬＣブロックは、メモリセル当たりに１ビットのデータを記憶するＳＬＣモードでデータが書き込まれるブロックである。
次に、ＰＬＰ対象外のブロック、例えば、スーパーブロックＳＢ１５にデータを書き込む場合について説明する。スーパーブロックＳＢ１５には、一つのＬＢＡリストが割り当てられる。
（１）ホスト２からライトコマンドを受信する度、コントローラ５は、ホスト２から受信されるデータを内部バッファ５３１に格納する。
（２－ｂ）スーパーブロックＳＢ１５に書き込むデータが内部バッファ５３１に格納される度、コントローラ５は、内部バッファ５３１に格納されたデータにそれぞれに対応するＬＢＡの集合を、スーパーブロックＳＢ１５に対応するＬＢＡリストに追加する。また、コントローラ５は、スーパーブロックＳＢ１５の書き込み未完了領域の先頭の記憶位置を示す位置情報（スーパーブロックアドレスＳＢＡ、オフセット）を、ＬＢＡリストに関連付けて、管理する。コントローラ５は、スーパーブロックＳＢ１５に書き込む３２セクタ分のデータが内部バッファ５３１に蓄積されるまで待つ。
（３－ｂ）スーパーブロックＳＢ１５に書き込む３２セクタ分のデータが内部バッファ５３１に蓄積されると、コントローラ５は、３２セクタ分のデータをスーパーブロックＳＢ１５に書き込むフォギープログラム動作を実行する。例えば、スーパーブロックＳＢ１５のプレーン＃０のブロックのＭＧ（ＷＬ０，ＳＵ０）に４ページ（＝１６セクタ分）のデータが書き込まれる。また、スーパーブロックＳＢ１５のプレーン＃１のブロックのＭＧ（ＷＬ０，ＳＵ０）に４ページ（＝１６セクタ分）のデータが書き込まれる。プレーン＃０のブロックのＭＧ（ＷＬ０，ＳＵ０）に対するファインプログラム動作は、プレーン＃０のブロックのＭＧ（ＷＬ０，ＳＵ１）～ＭＧ（ＷＬ０，ＳＵ３）、ＭＧ（ＷＬ１，ＳＵ０）に対するフォギープログラム動作が実行された後に、実行可能となる。同様に、プレーン＃１のブロックのＭＧ（ＷＬ０，ＳＵ０）に対するファインプログラム動作も、プレーン＃１のブロックのＭＧ（ＷＬ１，ＳＵ０）～ＭＧ（ＷＬ０，ＳＵ３）、ＭＧ（ＷＬ１，ＳＵ０）に対するフォギープログラム動作が実行された後に、実行可能となる。よって、スーパーブロックＳＢ１５への書き込みが進行すると、スーパーブロックＳＢ１５への書き込み動作が実行中の計１６０セクタ（（＝４セクタ×２プレーン×４（ＱＬＣ）×５ストリングユニット））分のデータが内部バッファ５３１に維持される。そして、１６０セクタにそれぞれ対応する１６０個のＬＢＡは、スーパーブロックＳＢ１５に書き込み中のデータにそれぞれ対応するＬＢＡの集合である。スーパーブロックＳＢ１５に対応するＬＢＡリストには、これら１６０個のＬＢＡが維持される。また、スーパーブロックＳＢ１５に対応するＬＢＡリストには、ホスト２から受信済みであり、且つスーパーブロックＳＢ１５への書き込みがまだ開始されていないデータにそれぞれ対応するＬＢＡも維持される。スーパーブロックＳＢ１５の書き込みサイズが３２セクタである場合、受信済み且つ未書き込みであるデータの最大サイズは、３２セクタである。よって、スーパーブロックＳＢ１５に対応するＬＢＡリストに含まれるＬＢＡの最大数は、１９２（＝４セクタ×２プレーン×４（ＱＬＣ）×（５ストリングユニット＋１））である。
（４－ｂ）書き込みが進行している途中のタイミングで予期しない電力喪失が起きた場合、コントローラ５は、キャパシタ８１からの電力を使用して、スーパーブロックＳＢ１５に対応するＬＢＡリストに含まれるＬＢＡの集合と、スーパーブロックＳＢ１５の書き込み未完了領域の先頭の記憶位置を示す位置情報（スーパーブロックアドレスＳＢＡ、オフセット）とをＮＡＮＤメモリ６に書き込む。ＬＢＡの集合と位置情報は、ＮＡＮＤメモリ６のＳＬＣブロックに書き込まれてもよい。
次に、書き込み先ブロックと論理アドレスリスト（ＬＢＡリスト）との関係を説明する。図７は、実施形態に係るメモリシステム３において管理される、書き込み先ブロックと論理アドレスリスト（ＬＢＡリスト）との関係の例を示す図である。
ＰＬＰ対象外のスーパーブロックが書き込み先ブロックとして割り当てられた場合、スーパーブロックには一つのＬＢＡリストが割り当てられる。
ＬＢＡリストは、ホスト２から受信済みであり且つスーパーブロックへの書き込みが完了していない書き込み未完了データにそれぞれ対応する複数のＬＢＡを保持するために使用される。
スーパーブロックは、「書き込み未完了」領域と、「書き込みデータ未受領・未書き込み」領域とを含む。「書き込み未完了」領域は、ホスト２から受信済みであり、且つスーパーブロックへの書き込みが完了していない書き込み未完了データが書き込まれるべき領域である。
「書き込み未完了」領域は、「書き込みデータ受領済み・書き込み中」領域と、「書き込みデータ受領済み・未書き込み領域」とを含む。
「書き込みデータ受領済み・書き込み中」領域は、書き込み動作が実行中である領域である。ページサイズが４セクタである場合、フォギー・ファインプログラム動作を使用してスーパーブロックにＱＬＣモードでデータを書き込むケースにおいては、「書き込みデータ受領済み・書き込み中」領域のサイズは、１６０セクタ（＝４セクタ×２プレーン×４（ＱＬＣ）×５ストリングユニット）である。
「書き込みデータ受領済み・未書き込み領域」は、ホスト２から書き込みデータが受信済みみであるが、書き込みが開始されていない領域である。ページサイズが４セクタである場合、フォギー・ファインプログラム動作を使用してスーパーブロックにＱＬＣモードでデータを書き込むケースにおいては、「書き込みデータ受領済み・未書き込み領域」の最大サイズは、３２セクタ（＝４セクタ×２プレーン×４（ＱＬＣ））である。
したがって、「書き込み未完了」領域のサイズは、１９２セクタ（＝４セクタ×２プレーン×４（ＱＬＣ）×（５ストリングユニット＋１））である。
また、フルシーケンスプログラム動作を使用してスーパーブロックにＴＬＣモードでデータを書き込むケースにおいては、３ページ分のデータをメモリセルグループに書き込むことによって３ページ分のデータの書き込みが完了する。したがって、「書き込みデータ受領済み・書き込み中」領域のサイズは、２４セクタ（＝４セクタ×２プレーン×３（ＴＬＣ）×１ストリングユニット）である。また、「書き込みデータ受領済み・未書き込み領域」の最大サイズは、２４セクタ（＝４セクタ×２プレーン×３（ＴＬＣ））である。
したがって、「書き込み未完了」領域のサイズは、４８セクタ（＝４セクタ×２プレーン×４（ＱＬＣ）×（１ストリングユニット＋１））である。
以下では、フォギー・ファインプログラム動作を使用してスーパーブロックにＱＬＣモードでデータを書き込むケースを想定する。
ＬＢＡリストに含まれる１６０個のＬＢＡ（ＬＢＡ＃０～＃３１、ＬＢＡ＃３２～＃６３、ＬＢＡ＃６４～＃９５、ＬＢＡ＃９６～＃１２７、ＬＢＡ＃１２８～＃１５９）は、ホスト２から受信済みであり、且つスーパーブロックへの書き込みが完了していない書き込み未完了データにそれぞれ対応するＬＢＡである。
例えば、最初の３２個のＬＢＡ＃０～＃３１は、オフセット＃０～＃３１に対応するスーパーブロックの３２個の記憶位置に書き込まれるデータにそれぞれ対応するＬＢＡである。オフセット＃０～＃３１は、図５で説明したオフセット＋０～＋３１によって示される記憶位置である。
ＬＢＡ＃０～＃３１の次の３２個のＬＢＡ＃３２～＃６３は、オフセット＃３２～＃６３に対応するスーパーブロックの３２個の記憶位置に書き込まれるデータにそれぞれ対応するＬＢＡである。オフセット＃０～＃３１は、図５で説明したオフセット＋３２～＋６３によって示される記憶位置である。
ＬＢＡ＃３２～＃６３の次の３２個のＬＢＡ＃６４～＃９５は、オフセット＃６４～＃９５に対応するスーパーブロックの３２個の記憶位置に書き込まれるデータにそれぞれ対応するＬＢＡである。オフセット＃６４～＃９５は、図５で説明したオフセット＋６４～＋９５によって示される記憶位置である。
ＬＢＡ＃６４～＃９５の次の３２個のＬＢＡ＃９６～＃１２７は、オフセット＃９６～＃１２７に対応するスーパーブロックの３２個の記憶位置に書き込まれるデータにそれぞれ対応するＬＢＡである。オフセット＃９６～＃１２７は、図５で説明したオフセット＋９６～＋１２７によって示される記憶位置である。
ＬＢＡ＃９６～＃１２７の次の３２個のＬＢＡ＃１２８～＃１５９は、オフセット＃１２８～＃１５９に対応するスーパーブロックの３２個の記憶位置に書き込まれるデータにそれぞれ対応するＬＢＡである。オフセット＃１２８～＃１５９は、図５で説明したオフセット＋１２８～＋１５９によって示される記憶位置である。
また、「書き込みデータ受領済み・未書き込み領域」に書き込まれるデータが内部バッファ５３１に格納されると、格納されたデータにそれぞれ対応するＬＢＡ（例えば、ＬＢＡ＃１６０～＃ｎ）がＬＢＡリストに追加される。このとき、ＬＢＡ＃１６０～＃ｎと一緒に、オフセット＃１６０～＃ｎがＬＢＡリストに追加されてもよい。
このように、ＬＢＡリストにおいては、書き込み未完了データにそれぞれ対応するＬＢＡ（ＬＢＡ＃０～＃１５９、＃１６０～＃ｎ）は、書き込み未完了データが書き込み未完了領域に書き込まれる順序と同じ順序で、つまりオフセット＃０～＃１５９、＃１６０～＃ｎの順序と同じ順序で並べられている。また、ＬＢＡリストにおいては、ＬＢＡ＃０～＃１５９、＃１６０～＃ｎのみならず、オフセット＃０～＃１５９、＃１６０～＃ｎも保持されていてもよい。
ＬＢＡリストは、２つのポインタＰ１、Ｐ２によって管理される。ポインタＰ１は、ＬＢＡリストから削除または取り出される次のＬＢＡの位置を示すポインタである。ポインタＰ２は、新たなＬＢＡを格納する位置を示すポインタである。
また、図７においては、書き込み未完了領域の先頭の記憶位置を示す位置情報は、スーパーブロックアドレスＳＢＡとオフセット＃０とによって表される。
図８は、実施形態に係るメモリシステム３において管理される、書き込み先ブロックと論理アドレスリスト（ＬＢＡリスト）との関係の別の例を示す図である。
図８は、ＬＢＡ＃０～＃３１に対応する３２セクタ分のデータの書き込みが完了して、３２セクタ分のデータの読み出しが可能になった場合を例として示している。
スーパーブロックの先頭の３２個の記憶位置は、「書き込み完了・読み出し可」領域となる。「書き込み完了・読み出し可」領域は、書き込みが完了してスーパーブロックから読み出し可能になったデータが記憶されている領域である。３２セクタ分のデータが読み出し可能になると、読み出し可能データに対応する３２個のＬＢＡ＃０～＃３１がＬＢＡリストから削除される。これにより、新たな３２個のＬＢＡを格納するための空き領域がＬＢＡリストに確保される。また、書き込み未完了領域の先頭の記憶位置を示す位置情報は、書き込みサイズ（３２セクタ）分だけ進められる。
図８では、ＬＢＡリストには、１６０個のＬＢＡ＃３２～＃１９１が、「書き込みデータ受領済み・書き込み中」領域に書き込み中のデータにそれぞれ対応するＬＢＡとして保持されている。
また、「書き込みデータ受領済み・未書き込み領域」に書き込まれるデータが内部バッファ５３１に格納されると、格納されたデータにそれぞれ対応するＬＢＡ（例えば、ＬＢＡ＃１９２～＃ｍ）がＬＢＡリストに追加される。
ＬＢＡリストがＬＢＡ＃３２～＃１９１、ＬＢＡ＃１９２～＃ｍを保持している状態で、予期しない電力喪失が起きた場合、ＬＢＡ＃３２～＃１９１およびＬＢＡ＃１９２～＃ｍと、書き込み未完了領域の先頭の記憶位置を示す位置情報（スーパーブロックアドレスＳＢＡ、オフセット＃３２）が、ＮＡＮＤメモリ６に書き込まれる。
なお、スーパーブロック全体に対するデータの書き込みが完了すると、スーパーブロック全体が「書き込み完了・読み出し可」領域となる。この場合、ＬＢＡリストは空になる。そして、コントローラ５は、このスーパーブロックに対するＬＢＡリストの割り当てを解除する。スーパーブロックに対する割り当てが解除されたＬＢＡリストは、書き込み先ブロックに新たに割り当てられたスーパーブロックに割り当てられる。
次に、リングバッファの構成を説明する。図９は、ＬＢＡリストを保持するために使用されるリングバッファの構成例を示す図である。
リングバッファは、複数のエントリ、例えば、１９２個のエントリを含む。リングバッファの複数のエントリの各々は、一つのＬＢＡを保持する領域である。ポインタＰ１は、リングバッファから削除または取り出される次のＬＢＡが格納されているエントリを示すポインタである。ポインタＰ１は、ヘッドポインタとも称される。ポインタＰ２は、新たなＬＢＡを格納するための次のエントリを示すポインタである。ポインタＰ２は、テールポインタとも称される。
図９（Ａ）では、ポインタＰ１からポインタＰ２で示される、エントリ＃０～＃ｑにそれぞれＬＢＡが格納されている。
スーパーブロックに書き込むデータがホスト２から新たに受信されると、図９（Ｂ）に示すように、受信されたデータにそれぞれ対応するＬＢＡがリングバッファに追加される。ポインタＰ２の値は、追加されたＬＢＡの数だけインクリメントされる。図９（Ｂ）では、ポインタＰ１からインクリメントされたポインタＰ２が示す、エントリ＃０～＃ｒにそれぞれＬＢＡが格納されている。
エントリ＃０～＃３１に対応する３２個のＬＢＡに対応するデータのファインプログラム動作が完了すると、図９（Ｃ）に示すように、ポインタＰ１の値がインクリメントされて３２に更新される。これにより、エントリ＃０～＃３１が解放されるので、３２個のＬＢＡがリングバッファから削除される。図９（Ｃ）では、インクリメントされたポインタＰ１からポインタＰ２が示す、エントリ＃３２～＃ｓにそれぞれＬＢＡが格納されている。この時、ポインタＰ２も更新されている。
ポインタＰ２の値に１を加えた値が１９２になると、ポインタＰ２の値はゼロにリセットされる。これにより、リングバッファの先頭の空きエントリそれぞれにＬＢＡを追加することができる。図９（Ｄ）はそのようなリングバッファの先頭の空きエントリにＬＢＡが追加された場合を示している。図９（Ｄ）では、ポインタＰ１がエントリ＃３２を示し、ポインタＰ２がエントリ＃ｔ（＜３２）を示している状態を表している。このように、図９（Ｄ）では、エントリ＃３２～＃１９１、エントリ＃０～＃ｔにそれぞれＬＢＡが格納されている。
次に、データ書き込み動作の手順について説明する。図１０は、実施形態に係るメモリシステム３において実行されるデータ書き込み動作の手順を示すフローチャートである。
コントローラ５は、ホスト２からライトコマンドを受信したか否かを判定する（Ｓ１０１）。
ライトコマンドを受信していない場合（Ｓ１０１でＮｏ）、コントローラ５は、ライトコマンドを受信するまで待つ。
ライトコマンドを受信した場合（Ｓ１０２でＹｅｓ）、コントローラ５は、ホスト２からライトデータを受信する（Ｓ１０２）。コントローラ５は、受信したデータを内部バッファ５３１に格納する。
コントローラ５は、受信したライトデータを書き込む書き込み先ブロックが、ＰＬＰ対象であるか否かを判定する（Ｓ１０３）。
書き込み先ブロックがＰＬＰ対象である場合（Ｓ１０３でＹｅｓ）、コントローラ５は、ライトデータが書き込みサイズに達したか否かを判定する（Ｓ１０４）。例えば、書き込みサイズは、３２セクタ分のデータサイズである。
ライトデータが書き込みサイズに達していない場合（Ｓ１０４でＮｏ）、コントローラ５は、後続のライトコマンドを受信するまで待つ（Ｓ１０１に戻る）。
ライトデータが書き込みサイズに達した場合（Ｓ１０４でＹｅｓ）、コントローラ５は、書き込みサイズのライトデータをＮＡＮＤメモリ６に書き込むライト動作を実行する（Ｓ１０５）。
そして、コントローラ５は、データ書き込み動作を終了する（終了）。
書き込み先ブロックがＰＬＰ対象でない場合（Ｓ１０３でＮｏ）、コントローラ５は、受信したライトコマンドによって指定されたＬＢＡと、ライトデータが書き込まれる記憶位置に対応するオフセットとをＬＢＡリストに追加する（Ｓ１０６）。コントローラ５は、書き込み先ブロックに対応するＬＢＡリストを選択する。そして、コントローラ５は、選択したＬＢＡリストに、ＬＢＡと、オフセットと、を追加する。また、コントローラ５は、ＬＢＡを追加したことに基づいて、ＬＢＡリストのポインタＰ２をインクリメントする。
コントローラ５は、ライトデータが書き込みサイズに達したか否かを判定する（Ｓ１０７）。
ライトデータが書き込みサイズに達していない場合（Ｓ１０７でＮｏ）、コントローラ５は、後続のライトコマンドを受信するまで待つ（Ｓ１０１に戻る）。
ライトデータが書き込みサイズに達した場合（Ｓ１０７でＹｅｓ）、コントローラ５は、書き込みサイズのライトデータをＮＡＮＤメモリ６に書き込むライト動作を実行する（Ｓ１０８）。
コントローラ５は、Ｓ１０８で実行されたライト動作によって読み出し可能になったデータがあるか否かを判定する（Ｓ１０９）。コントローラ５は、Ｓ１０８のライト動作で、ファイン書き込み動作が実行されたか否かを判定する。
読み出し可能になったデータが無い場合（Ｓ１０９でＮｏ）、コントローラ５は、データ書き込み動作を終了する（終了）。
読み出し可能になったデータがある場合（Ｓ１０９でＹｅｓ）、コントローラ５は、読み出し可能データに対応するＬＢＡをＬＢＡリストから削除し、ＬＢＡリストに対応する記憶位置情報を更新する（Ｓ１１０）。コントローラ５は、書き込み先ブロックに対応するＬＢＡリストのポインタＰ１をインクリメントする。
そして、コントローラ５は、データ書き込み動作を終了する（終了）。
次に、ＰＬＰ動作の手順について説明する。図１１は、実施形態に係るメモリシステム３において実行されるＰＬＰ動作の手順を示すフローチャートである。
コントローラ５は、予期しない電力喪失が起きたか否かを判定する（Ｓ２０１）。コントローラ５は、メモリシステム３に対する電力の供給が、ホスト２からの通知なしで、遮断されたか否かを判定する。
予期しない電力喪失が起きていない場合（Ｓ２０１でＮｏ）、コントローラ５は、待つ。
予期しない電力喪失が起きた場合（Ｓ２０１でＹｅｓ）、コントローラ５は、書き込み先ブロックから任意のブロックを選択する（Ｓ２０２）。
コントローラ５は、選択したブロックがＰＬＰ対象であるか否かを判定する（Ｓ２０３）。
選択したブロックがＰＬＰ対象でない場合（Ｓ２０３でＮｏ）、コントローラ５は、ＬＢＡリストと、位置情報（ＳＢＡ、オフセット）とをＳＬＣブロックに書き込む（Ｓ２０４）。コントローラ５は、選択したブロックに対応するＬＢＡリストに格納されている情報と、位置情報とをＳＬＣブロックに書き込む事で、不揮発化する。
コントローラ５は、全ての書き込み先ブロックが選択されたか否かを判定する（Ｓ２０５）。
未だ選択されていない書き込み先ブロックがある場合（Ｓ２０５でＮｏ）、コントローラ５は、選択されていない書き込み先ブロックから、任意のブロックを選択する（Ｓ２０２）。
選択したブロックがＰＬＰ対象である場合（Ｓ２０３でＹｅｓ）、コントローラ５は、選択したブロックに対応する、書き込み未完了データの書き込みを完了させる（Ｓ２０６）。例えば、コントローラ５は、書き込み未完了データと、ダミーデータとを選択したブロックに書き込むことで、選択したブロックをクローズ状態にする。また、コントローラ５は、書き込み未完了データをＳＬＣブロックに書き込んでもよい。
そして、コントローラ５は、全ての書き込み先ブロックが選択されたか否かを判定する（Ｓ２０５）。
全ての書き込み先ブロックが選択された場合（Ｓ２０５でＹｅｓ）、コントローラ５は、ＰＬＰ動作を終了する（終了）。
次に、ＬＢＡ通知動作の手順を説明する。図１２は、実施形態に係るメモリシステム３おいて実行されるＬＢＡ通知動作の手順を示すフローチャートである。
メモリシステム３に対する電力が回復されると（Ｓ３０１でＹｅｓ）、コントローラ５は、ＳＬＣブロックにＬＢＡリストの情報が存在するか否かを判定する（Ｓ３０２）。
ＳＬＣブロックにＬＢＡリストの情報が存在する場合（Ｓ３０２でＹｅｓ）、コントローラ５は、Ｌ２Ｐテーブル７１を更新する（Ｓ３０３）。コントローラ５は、ＬＢＡリストの情報に含まれるＬＢＡに対応するＬ２Ｐテーブル７１のエントリに、エラーを示す値を格納する。エラーを示す値は、例えば、無効な物理アドレス（ＰＢＡ）を示すマジックナンバーであってもよい。
コントローラ５は、ＬＢＡリストの情報をホスト２に通知する（Ｓ３０４）。コントローラ５は、ホスト２から受信したメモリシステム３のログを取得するコマンドに応じて、ＬＢＡリストの情報をホスト２に提供する。また、コントローラ５は、Ｓ３０３の手順を実行する前に、ＬＢＡリストの情報をホスト２に通知する手順を実行してもよい。
そして、コントローラ５は、ＬＢＡ通知動作を終了する（終了）。
また、ＳＬＣブロックにＬＢＡリストの情報が存在しない場合（Ｓ３０２でＮｏ）、コントローラ５は、ＬＢＡ通知動作を終了する（終了）。
次に、データ読み出し動作の手順について説明する。図１３は、実施形態に係るメモリシステム３において実行されるデータ読み出し動作の手順を示すフローチャートである。
コントローラ５は、ホスト２からリードコマンドを受信したか否かを判定する（Ｓ４０１）。
リードコマンドを受信していない場合（Ｓ４０１でＮｏ）、コントローラ５は、リードコマンドを受信するまで待つ。
リードコマンドを受信した場合（Ｓ４０２でＹｅｓ）、コントローラ５は、読み出し対象ＬＢＡが、無効なＰＢＡに対応するか否かを判定する（Ｓ４０２）。コントローラ５は、Ｌ２Ｐテーブル７１を参照することによって、リードコマンドが指定するＬＢＡに対応するＰＢＡを取得する。コントローラ５は、取得したＰＢＡが無効な値であるか否かを判定する。
読み出し対象ＬＢＡが無効なＰＢＡに対応する場合（Ｓ４０２でＹｅｓ）、コントローラ５は、ホスト２にエラーを通知する（Ｓ４０３）。コントローラ５は、受信したリードコマンドに対する応答として、エラーを示す通知をホスト２に送信する。
そして、コントローラ５は、リード動作を終了する（終了）。
読み出し対象ＬＢＡが無効なＰＢＡに対応しない場合（Ｓ４０２でＮｏ）、コントローラ５は、リード動作を実行する（Ｓ４０４）。コントローラ５は、読み出し対象ＬＢＡに対応するＰＢＡが示す記憶位置に記憶されているデータを読み出す。
コントローラ５は、読み出したデータをホスト２に送信する（Ｓ４０５）。
そして、コントローラ５は、リード動作を終了する（終了）。
以上説明したように、本実施形態によれば、コントローラ５は、キャパシタ８１からの電力を使用して、書き込み未完了データにそれぞれ対応するＬＢＡの集合を含むＬＢＡリストと、書き込み未完了領域の先頭の記憶位置を示す位置情報とを、ＮＡＮＤメモリ６に書き込む。このように、ＬＢＡリストをＮＡＮＤメモリ６に書き込むことにより、予期しない電力喪失によって失われたデータを明確に特定することが可能となる。
よって、予期せぬ電力喪失によって、書き込み未完了データが失われた場合であっても、コントローラ５は、失われたデータに対応するＬＢＡの情報をホスト２に提供することができる。
また、書き込み未完了領域の先頭の記憶位置を示す位置情報をＮＡＮＤメモリ６に書き込むことにより、予期しない電力喪失によって書き込みが中断された記憶位置を特定することができる。
また、失われたデータに対応するＬＢＡを無効なＰＢＡ（マジックナンバー）と対応付けることによって、コントローラ５は、このＬＢＡを指定するリードコマンドを受信した場合であっても、エラーを通知することができる。このことは、コントローラ５が間違ったデータを読み出して、ホスト２に送信することを防ぐことができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１…情報処理システム、２…ホスト、３…メモリシステム、４…バス、５…コントローラ、６…不揮発性メモリ、７…ＤＲＡＭ、８…電源回路、２１…プロセッサ、２２…メモリ、５０…内部バス、５１…ホストインタフェース、５２…ＣＰＵ、５３…ＳＲＡＭ、５４…ＤＭＡＣ、５５…ＥＣＣ回路、５６…ＤＲＡＭインタフェース、５７…ＮＡＮＤインタフェース、７１…Ｌ２Ｐテーブル、７２…ブロック管理テーブル、８１…キャパシタ、５３１…内部バッファ。

Claims (10)

  1. ホストに接続可能なメモリシステムであって、
    複数のブロックを含む不揮発性メモリと、
    論理アドレスを指定するライトコマンドを前記ホストから受信したことに応じて、前記ホストから受信するデータを前記複数のブロックから割り当てた第１の書き込み先ブロックに書き込むように構成されたコントローラと、を具備し、
    前記コントローラは、
    前記ホストから受信済みであり且つ前記第１の書き込み先ブロックへの書き込みが完了していない書き込み未完了データにそれぞれ対応する複数の論理アドレスを含む第１のリストと、前記第１の書き込み先ブロックのうち、データの書き込みが完了していない書き込み未完了領域の先頭の記憶位置を示す第１の記憶位置情報とを管理し、
    前記ホストからの予告無しで前記メモリシステムへの電力の供給が断たれる電力喪失が起きた場合、前記メモリシステムに供給される電力を蓄えるキャパシタからの電力を使用して、前記第１のリストと、前記第１の記憶位置情報とを、前記不揮発性メモリに書き込むように構成されている、
    メモリシステム。
  2. 前記第１のリストは、前記ホストから受信済みであり且つ前記第１の書き込み先ブロックに書き込まれるデータにそれぞれ対応する論理アドレスの集合から、前記第１の書き込み先ブロックへの書き込みが完了して前記第１の書き込み先ブロックから読み出し可能となったデータにそれぞれ対応する論理アドレスの集合を除いた残りの論理アドレスの集合を含む、
    請求項１に記載のメモリシステム。
  3. 前記第１のリストに含まれる前記複数の論理アドレスは、前記書き込み未完了データが前記書き込み未完了領域に書き込まれる順序と同じ順序で並べられている、
    請求項１に記載のメモリシステム。
  4. 前記メモリシステムに対する電力が回復した後、前記コントローラは、前記不揮発性メモリに記憶されている前記第１のリストを、前記電力喪失によって失われたデータを示す情報として、前記ホストに提供するように構成されている、
    請求項１に記載のメモリシステム。
  5. 前記コントローラは、
    前記メモリシステムをアクセスするために前記ホストによって使用される論理アドレスそれぞれと前記不揮発性メモリの物理アドレスそれぞれとの間のマッピングを、論理物理アドレス変換テーブルを使用して管理し、
    前記メモリシステムに対する電力が回復した後、前記不揮発性メモリに記憶されている前記第１のリストに基づいて、前記第１のリストに含まれる前記複数の論理アドレスの各々に対応する前記論理物理アドレス変換テーブルのエントリに、エラーを示す値を格納するように構成されている、
    請求項１に記載のメモリシステム。
  6. 前記コントローラは、
    前記電力喪失が起きた場合、前記ホストから受信済みであり且つ前記不揮発性メモリへの書き込みが完了していない書き込み未完了データにそれぞれ対応する論理アドレスのリストをバックアップする第１のモードで書き込みを制御する第１のブロックの集合と、前記電力喪失が起きた場合、前記不揮発性メモリへの前記書き込み未完了データの書き込みを完了させる第２のモードで書き込みを制御する第２のブロックの集合とを管理するように構成されている、
    請求項１に記載のメモリシステム。
  7. 前記第１の記憶位置情報は、前記第１の書き込み先ブロックのブロックアドレスと、前記第１の書き込み先ブロックの先頭の記憶位置に対する前記書き込み未完了領域の先頭の記憶位置のオフセットとを含む、
    請求項１に記載のメモリシステム。
  8. 前記第１の書き込み先ブロックは、複数の物理ブロックを含むブロックグループである、
    請求項１に記載のメモリシステム。
  9. ホストに接続可能なメモリシステムであって、
    複数のブロックを含む不揮発性メモリと、
    前記メモリシステムに供給される電力を蓄えるキャパシタと、
    前記不揮発性メモリに電気的に接続され、前記不揮発性メモリを制御するように構成されたコントローラと、を具備し、
    前記コントローラは、
    前記複数のブロックのうちの一つのブロックを第１の書き込み先ブロックとして割り当て、
    論理アドレスを指定するライトコマンドを前記ホストから受信する度、前記ライトコマンドに関連付けられたデータを内部バッファに格納し、
    前記内部バッファに格納された前記データにそれぞれに対応する論理アドレスの集合を、前記ホストから受信済みであり且つ前記第１の書き込み先ブロックへの書き込みが完了していない書き込み未完了データにそれぞれ対応する複数の論理アドレスを保持するための第１のリストに追加し、
    前記内部バッファに格納されている未書き込みのデータのサイズが前記不揮発性メモリの書き込みサイズに達する度、前記書き込みサイズを有するデータを前記第１の書き込み先ブロックに書き込み、
    前記第１の書き込み先ブロックから前記書き込みサイズ分のデータが読み出し可能になった場合、前記読み出し可能になったデータに対応する論理アドレスの集合を前記第１のリストから削除し、第１の記憶位置情報が前記第１の書き込み先ブロックの書き込み未完了領域の先頭の記憶位置を示すように、前記第１の記憶位置情報が示す記憶位置を前記書き込みサイズ分だけ進め、
    前記ホストからの予告無しで前記メモリシステムへの電力の供給が断たれる電力喪失が起きた場合、前記キャパシタからの電力を使用して、前記第１のリストと、前記第１の記憶位置情報とを、前記不揮発性メモリに書き込むように構成されている、
    メモリシステム。
  10. 複数のブロックを含む不揮発性メモリを含むメモリシステムを制御する制御方法であって、
    前記複数のブロックのうちの一つのブロックを第１の書き込み先ブロックとして割り当てることと、
    論理アドレスを指定するライトコマンドをホストから受信する度、前記ライトコマンドに関連付けられたデータを前記メモリシステムの内部バッファに格納することと、
    前記内部バッファに格納された前記データにそれぞれに対応する論理アドレスの集合を、前記ホストから受信済みであり且つ前記第１の書き込み先ブロックへの書き込みが完了していない書き込み未完了データにそれぞれ対応する複数の論理アドレスを保持するための第１のリストに追加することと、
    前記内部バッファに格納されている未書き込みのデータのサイズが前記不揮発性メモリの書き込みサイズに達する度、前記書き込みサイズを有するデータを前記第１の書き込み先ブロックに書き込むことと、
    前記第１の書き込み先ブロックから前記書き込みサイズ分のデータが読み出し可能になった場合、前記読み出し可能になったデータに対応する論理アドレスの集合を前記第１のリストから削除し、第１の記憶位置情報が前記第１の書き込み先ブロックの書き込み未完了領域の先頭の記憶位置を示すように、前記第１の記憶位置情報が示す記憶位置を前記書き込みサイズ分だけ進めることと、
    前記ホストからの予告無しで前記メモリシステムへの電力の供給が断たれる電力喪失が起きた場合、前記メモリシステムに供給される電力を蓄えるキャパシタからの電力を使用して、前記第１のリストと、前記第１の記憶位置情報とを、前記不揮発性メモリに書き込むことと、を具備する
    制御方法。
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