JP2023127272A

JP2023127272A - semiconductor gain element

Info

Publication number: JP2023127272A
Application number: JP2022030960A
Authority: JP
Inventors: 雅広松浦; Masahiro Matsuura; 智志西川; Tomoshi Nishikawa
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2022-03-01
Filing date: 2022-03-01
Publication date: 2023-09-13

Abstract

To provide a semiconductor gain element which includes a waveguide layer and an active layer, and enables suppression of coupling loss and reflection which are caused by positional deviation of both of the layers.SOLUTION: A semiconductor gain element comprises: a semiconductor substrate; a waveguide layer; an active layer; a first semiconductor clad layer; and a dielectric body clad layer. The semiconductor substrate includes: a first main surface; a second main surface as an opposite side of the first main surface; and a side surface which is communicated with the first main surface and the second main surface. The first main surface includes: a first region; and a second region which is adjacent to the first region in a second direction orthogonal to a first direction as a normal direction of the first main surface, and is communicated with the side surface. The waveguide layer includes: a first portion arranged on the first region; and a second portion arranged on the second regio and nconnected to the first portion. The active layer is arranged on the first portion. The first semiconductor clad layer is arranged on the active layer. The dielectric body clad layer is arranged on the second portion. A diffraction grating is formed in at least a part of the second portion.SELECTED DRAWING: Figure 2

Description

本開示は、半導体利得素子に関する。 TECHNICAL FIELD This disclosure relates to semiconductor gain elements.

シリコンフォトニクス（ＳｉＰｈ：ＳｉｌｉｃｏｎＰｈｏｔｏｎｉｃｓ）は、シリコン基板上に光導波路、光変調器等を集積する技術であり、近年急速な発展を遂げている。シリコンフォトニクス素子は利得を持たないため、利得を持つ半導体利得素子と光学的に結合させたハイブリッドデバイスへの期待が高まっている。 Silicon photonics (SiPh) is a technology for integrating optical waveguides, optical modulators, etc. on a silicon substrate, and has been rapidly developing in recent years. Since silicon photonics elements do not have gain, expectations are increasing for hybrid devices that are optically coupled with semiconductor gain elements that have gain.

特表２０１９－５００７５３号公報（特許文献１）には、半導体利得素子が記載されている。特許文献１に記載の半導体利得素子では、導波路層の一部を除去した後に導波路層を除去した領域上に活性層の結晶再成長を行うことにより、導波路及び活性層を光軸が一致するように接合している。このような構成は、バットジョイント（ＢｕｔｔＪｏｉｎｔ）方式と呼ばれている。 PCT International Publication No. 2019-500753 (Patent Document 1) describes a semiconductor gain element. In the semiconductor gain device described in Patent Document 1, by removing a part of the waveguide layer and then performing crystal regrowth of the active layer on the region where the waveguide layer was removed, the optical axis of the waveguide and the active layer is aligned. They are joined to match. Such a configuration is called a butt joint method.

特表２０１９－５００７５３号公報Special table 2019-500753 publication

しかしながら、バットジョイント方式では、結晶再成長が行われる際に発生する導波路層と活性層との位置ずれにより、伝搬する光の結合損失及び反射が生じるおそれがある。 However, in the butt joint method, there is a risk that coupling loss and reflection of propagating light may occur due to positional misalignment between the waveguide layer and the active layer that occurs when crystal regrowth is performed.

本開示は、上記のような従来技術の問題点に鑑みてなされたものである。より具体的には、本開示は、導波路層と活性層との位置ずれによる結合損失及び反射を抑制することが可能な半導体利得素子を提供するものである。 The present disclosure has been made in view of the problems of the prior art as described above. More specifically, the present disclosure provides a semiconductor gain element that can suppress coupling loss and reflection due to misalignment between a waveguide layer and an active layer.

本開示の半導体利得素子は、半導体基板と、導波路層と、活性層と、第１半導体クラッド層と、誘電体クラッド層とを備える。半導体基板は、第１主面と、第１主面の反対面である第２主面と、第１主面及び第２主面に連なっている側面とを有する。第１主面は、第１領域と、第１主面の法線方向である第１方向に直交する第２方向において第１領域に隣接し、かつ側面に連なっている第２領域とを含む。導波路層は、第１領域上に配置されている第１部分と、第２領域上に配置され、かつ第１部分に接続されている第２部分とを有する。活性層は、第１部分上に配置されている。第１半導体クラッド層は、活性層上に配置されている。誘電体クラッド層は、第２部分上に配置されている。第２部分の少なくとも一部には、活性層において発生し、かつ導波路層の少なくとも一部を伝搬した光を半導体基板側へと回折させて側面から出射させる回折格子が形成されている。 A semiconductor gain element of the present disclosure includes a semiconductor substrate, a waveguide layer, an active layer, a first semiconductor cladding layer, and a dielectric cladding layer. The semiconductor substrate has a first main surface, a second main surface opposite to the first main surface, and a side surface continuous with the first main surface and the second main surface. The first main surface includes a first region and a second region adjacent to the first region in a second direction perpendicular to the first direction, which is a normal direction of the first main surface, and continuous to the side surface. . The waveguide layer has a first portion disposed on the first region and a second portion disposed on the second region and connected to the first portion. An active layer is disposed on the first portion. A first semiconductor cladding layer is disposed over the active layer. A dielectric cladding layer is disposed on the second portion. A diffraction grating is formed in at least a portion of the second portion to diffract light generated in the active layer and propagated through at least a portion of the waveguide layer toward the semiconductor substrate and output from the side surface.

本開示の半導体利得素子によると、導波路層と活性層との位置ずれによる結合損失及び反射を抑制することが可能である。 According to the semiconductor gain element of the present disclosure, it is possible to suppress coupling loss and reflection due to misalignment between the waveguide layer and the active layer.

半導体利得素子１００の平面図である。1 is a plan view of a semiconductor gain element 100. FIG. 図１中のＩＩ－ＩＩにおける半導体利得素子１００の断面図である。2 is a cross-sectional view of the semiconductor gain element 100 along II-II in FIG. 1. FIG. 図２中のＩＩＩにおける拡大図である。It is an enlarged view of III in FIG. 2. 半導体利得素子１００の製造工程図である。1 is a manufacturing process diagram of a semiconductor gain element 100. FIG. 成膜工程Ｓ２を説明する断面図である。FIG. 3 is a cross-sectional view illustrating a film forming step S2. 第１除去工程Ｓ３を説明する断面図である。It is a sectional view explaining the first removal process S3. 回折格子形成工程Ｓ４を説明する断面図である。FIG. 3 is a cross-sectional view illustrating a diffraction grating forming step S4. 誘電体クラッド層形成工程Ｓ５を説明する断面図である。FIG. 3 is a cross-sectional view illustrating a dielectric cladding layer forming step S5. 第１部分２１及び第２部分２２の境界における光の結合損失と導波路層２０の厚さとの関係を示すシミュレーション結果である。These are simulation results showing the relationship between the optical coupling loss at the boundary between the first portion 21 and the second portion 22 and the thickness of the waveguide layer 20. グレーティングカプラシステム３００の平面図である。3 is a top view of a grating coupler system 300. FIG. 図１０中のＸＩ－ＸＩにおけるグレーティングカプラシステム３００の断面図である。11 is a cross-sectional view of grating coupler system 300 taken along line XI-XI in FIG. 10. FIG. 半導体利得素子１００Ａの断面図である。It is a sectional view of semiconductor gain element 100A. 半導体利得素子１００Ａの製造工程図である。It is a manufacturing process diagram of 100 A of semiconductor gain elements. 半導体利得素子１００Ａの製造方法における成膜工程Ｓ２を説明する断面図である。FIG. 3 is a cross-sectional view illustrating a film forming step S2 in the method for manufacturing the semiconductor gain element 100A. 半導体利得素子１００Ａの製造方法における第１除去工程Ｓ３を説明する断面図である。FIG. 3 is a cross-sectional view illustrating a first removal step S3 in the method for manufacturing the semiconductor gain element 100A. 半導体利得素子１００Ａの製造方法における第２除去工程Ｓ７を説明する断面図である。FIG. 7 is a cross-sectional view illustrating a second removal step S7 in the method for manufacturing the semiconductor gain element 100A. 半導体利得素子１００Ｂの拡大断面図である。FIG. 2 is an enlarged cross-sectional view of a semiconductor gain element 100B. 半導体利得素子１００Ｃの拡大平面図である。FIG. 2 is an enlarged plan view of a semiconductor gain element 100C.

本開示の実施の形態を、図面を参照しながら説明する。以下の図面では、同一又は相当する部分に同一の参照符号を付し、重複する説明は繰り返さないものとする。矛盾がない範囲内において、以下の各実施の形態は、適宜組み合わせることが可能であり、その一部を変形又は省略することが可能である。 Embodiments of the present disclosure will be described with reference to the drawings. In the following drawings, the same reference numerals are given to the same or corresponding parts, and overlapping descriptions will not be repeated. The following embodiments can be combined as appropriate within the scope of no contradiction, and some of them can be modified or omitted.

実施の形態１．
以下に、実施の形態１に係る半導体利得素子を説明する。実施の形態１に係る半導体利得素子を、半導体利得素子１００とする。 Embodiment 1.
A semiconductor gain element according to Embodiment 1 will be described below. The semiconductor gain element according to the first embodiment is referred to as a semiconductor gain element 100.

（半導体利得素子１００の構成）
図１は、半導体利得素子１００の平面図である。図２は、図１中のＩＩ－ＩＩにおける半導体利得素子１００の断面図である。図１及び図２に示されるように、半導体利得素子１００は、半導体基板１０と、導波路層２０と、活性層３０と、第１半導体クラッド層４０と、誘電体クラッド層５０と、第１電極６０と、第２電極７０とを有している。半導体利得素子１００は、回折格子が形成された別の光素子又は光ファイバとの間で、光結合器を構成可能である。 (Configuration of semiconductor gain element 100)
FIG. 1 is a plan view of a semiconductor gain element 100. FIG. 2 is a cross-sectional view of the semiconductor gain element 100 taken along line II-II in FIG. As shown in FIGS. 1 and 2, the semiconductor gain element 100 includes a semiconductor substrate 10, a waveguide layer 20, an active layer 30, a first semiconductor cladding layer 40, a dielectric cladding layer 50, and a first It has an electrode 60 and a second electrode 70. The semiconductor gain element 100 can constitute an optical coupler with another optical element or optical fiber in which a diffraction grating is formed.

半導体基板１０は、例えば、ＩｎＰにより形成されている。半導体基板１０は、第１主面１０ａと、第２主面１０ｂとを有している。第１主面１０ａ及び第２主面１０ｂは、半導体基板１０の厚さ方向における端面である。第２主面１０ｂは、第１主面１０ａの反対面である。第１主面１０ａ（第２主面１０ｂ）の法線方向を、第１方向ＤＲ１とする。 The semiconductor substrate 10 is made of, for example, InP. The semiconductor substrate 10 has a first main surface 10a and a second main surface 10b. The first main surface 10a and the second main surface 10b are end faces of the semiconductor substrate 10 in the thickness direction. The second main surface 10b is the opposite surface to the first main surface 10a. The normal direction of the first main surface 10a (second main surface 10b) is defined as a first direction DR1.

半導体基板１０は、側面１０ｃをさらに有している。側面１０ｃは、第１主面１０ａ及び第２主面１０ｂに連なっている。側面１０ｃは、第２方向ＤＲ２における半導体基板１０の端面である。第２方向ＤＲ２は、第１方向ＤＲ１に直交する方向である。 The semiconductor substrate 10 further has a side surface 10c. The side surface 10c is continuous with the first main surface 10a and the second main surface 10b. The side surface 10c is an end surface of the semiconductor substrate 10 in the second direction DR2. The second direction DR2 is a direction orthogonal to the first direction DR1.

第１主面１０ａは、第１領域１０ａａと、第２領域１０ａｂとを有している。第２領域１０ａｂは、第２方向ＤＲ２において、第１領域１０ａａに隣接している。第２領域１０ａｂは、側面１０ｃに連なっている。第２主面１０ｂは、第３領域１０ｂａと、第４領域１０ｂｂとを有している。第３領域１０ｂａは、第１方向ＤＲ１において第１領域１０ａａの反対側にある第２主面１０ｂの部分である。第４領域１０ｂｂは、第１方向ＤＲ１において第２領域１０ａｂの反対側にある第２主面１０ｂの部分である。 The first main surface 10a has a first region 10aa and a second region 10ab. The second region 10ab is adjacent to the first region 10aa in the second direction DR2. The second region 10ab is continuous with the side surface 10c. The second main surface 10b has a third region 10ba and a fourth region 10bb. The third region 10ba is a portion of the second main surface 10b located on the opposite side of the first region 10aa in the first direction DR1. The fourth region 10bb is a portion of the second main surface 10b on the opposite side of the second region 10ab in the first direction DR1.

導波路層２０は、半導体基板１０上に配置されている。より具体的には、導波路層２０は、第１主面１０ａ上に配置されている。導波路層２０は、例えば、ＩｎＧａＡｓＰにより形成されている。導波路層２０の厚さは、活性層３０において発生する光の真空中における波長の１５パーセント以上３５パーセント以下であることが好ましい。 Waveguide layer 20 is placed on semiconductor substrate 10 . More specifically, the waveguide layer 20 is arranged on the first main surface 10a. The waveguide layer 20 is made of, for example, InGaAsP. The thickness of the waveguide layer 20 is preferably 15% or more and 35% or less of the wavelength of light generated in the active layer 30 in vacuum.

導波路層２０は、第１部分２１と、第２部分２２とを有している。第１部分２１は、第１領域１０ａａ上に配置されている。第２部分２２は、第２領域１０ａｂ上に配置されている。第２部分２２は、第１部分２１と接続されている。第１部分２１上には活性層３０があるため、第１部分２１は光利得を持っている。第２部分２２上から活性層３０が除去されているため、第２部分２２は光利得を持っていない。 The waveguide layer 20 has a first portion 21 and a second portion 22. The first portion 21 is arranged on the first region 10aa. The second portion 22 is arranged on the second region 10ab. The second portion 22 is connected to the first portion 21 . Since the active layer 30 is provided on the first portion 21, the first portion 21 has optical gain. Since the active layer 30 is removed from above the second portion 22, the second portion 22 has no optical gain.

第１部分２１は、第２方向ＤＲ２に沿って延在している。第２部分２２の少なくとも一部は、好ましくは、第１部分２１から離れるにつれて、第３方向ＤＲ３における幅が大きくなっている。第３方向ＤＲ３は、第１方向ＤＲ１及び第２方向ＤＲ２に直交する方向である。第２部分２２は、第３方向ＤＲ３における第１部分２１の中央を通る仮想直線に関して線対称な形状になっていてもよく、当該仮想直線に関して線対称な形状になっていなくてもよい。 The first portion 21 extends along the second direction DR2. At least a portion of the second portion 22 preferably has a width that increases in the third direction DR3 as the distance from the first portion 21 increases. The third direction DR3 is a direction orthogonal to the first direction DR1 and the second direction DR2. The second portion 22 may have a line-symmetrical shape with respect to an imaginary straight line passing through the center of the first portion 21 in the third direction DR3, or may not have a line-symmetrical shape with respect to the imaginary straight line.

活性層３０は、多重量子井戸構造（ＭＱＷ：ＭｕｌｔｉＱｕａｎｔｕｍＷｅｌｌ）構造を有している。活性層３０は、例えば、ＩｎＧａＡｓＰ又はＡｌＧａＩｎＡｓにより形成されている。活性層３０は、光を発生させる。活性層３０は、第１部分２１上に配置されている。活性層３０で発生した光は、第１領域１０ａａ上においては、第１部分２１及び活性層３０内に閉じ込められる。この光は、第２領域１０ａｂ上においては、第２部分２２内に閉じ込められる。第１半導体クラッド層４０は、活性層３０上に配置されている。第１半導体クラッド層４０は、例えば、ＩｎＰにより形成されている。誘電体クラッド層５０は、第２部分２２上に配置されている。誘電体クラッド層５０は、例えば、ＳｉＯ_２により形成されている。 The active layer 30 has a multiple quantum well (MQW) structure. The active layer 30 is made of, for example, InGaAsP or AlGaInAs. The active layer 30 generates light. Active layer 30 is disposed on first portion 21 . Light generated in the active layer 30 is confined within the first portion 21 and the active layer 30 on the first region 10aa. This light is confined within the second portion 22 on the second region 10ab. A first semiconductor cladding layer 40 is disposed on the active layer 30. The first semiconductor cladding layer 40 is made of, for example, InP. A dielectric cladding layer 50 is disposed on the second portion 22 . The dielectric cladding layer 50 is made of, for example, SiO ₂ .

第１電極６０は、第１部分２１、活性層３０及び第１半導体クラッド層４０を覆うように、第１領域１０ａａ上に配置されている。すなわち、第１電極６０の一部は、第１半導体クラッド層４０上に配置されている。第２電極７０は、第３領域１０ｂａ上に配置されている。第２電極７０は、第４領域１０ｂｂ上にも配置されていてもよい。第１電極６０及び第２電極７０は、金属材料等の導体により形成されている。なお、半導体利得素子１００は、第１電極６０及び第２電極７０のいずれか一方を有していなくてもよい。 The first electrode 60 is arranged on the first region 10aa so as to cover the first portion 21, the active layer 30, and the first semiconductor cladding layer 40. That is, a portion of the first electrode 60 is placed on the first semiconductor cladding layer 40. The second electrode 70 is arranged on the third region 10ba. The second electrode 70 may also be placed on the fourth region 10bb. The first electrode 60 and the second electrode 70 are formed of a conductor such as a metal material. Note that the semiconductor gain element 100 does not need to have either the first electrode 60 or the second electrode 70.

第２部分２２の少なくとも一部には、回折格子２３が形成されている。活性層３０において発生され、かつ導波路層２０の少なくとも一部を伝搬した光は、回折格子２３において半導体基板１０側へと回折される。回折格子２３により回折された光は、半導体基板１０内を通り、側面１０ｃから出射される。なお、回折格子２３により回折した光は、図２中において、矢印で示されている。 A diffraction grating 23 is formed in at least a portion of the second portion 22 . Light generated in the active layer 30 and propagated through at least a portion of the waveguide layer 20 is diffracted by the diffraction grating 23 toward the semiconductor substrate 10 side. The light diffracted by the diffraction grating 23 passes through the semiconductor substrate 10 and is emitted from the side surface 10c. Note that the light diffracted by the diffraction grating 23 is indicated by an arrow in FIG.

図３は、図２中のＩＩＩにおける拡大図である。図３に示されるように、回折格子２３は、複数の回折格子線２４を有している。複数の回折格子線２４は、間隔を空けて隣り合っている。このことを別の観点から言えば、複数の回折格子線２４のうちの隣り合う２つの間には、凹部２５が形成されている。複数の回折格子線２４は、好ましくは、複数の楕円回折格子線である。複数の回折格子線２４が複数の楕円回折格子線である場合、複数の楕円回折格子線の各々の形状は、以下の式により規定される。 FIG. 3 is an enlarged view of III in FIG. As shown in FIG. 3, the diffraction grating 23 has a plurality of diffraction grating lines 24. The plurality of diffraction grating lines 24 are adjacent to each other at intervals. To describe this from another perspective, a recess 25 is formed between two adjacent diffraction grating lines 24 . The plurality of diffraction grating lines 24 are preferably plural elliptic diffraction grating lines. When the plurality of diffraction grating lines 24 are a plurality of elliptical diffraction grating lines, the shape of each of the plurality of elliptic diffraction grating lines is defined by the following formula.

この式において、ｚ及びｙは、それぞれ、第１方向ＤＲ１における座標及び第２方向ＤＲ２における座標における座標である。ｙは、回折格子２３の中心で０とされる。ｘは、第３方向ＤＲ３における座標であり、第１部分２１の第３方向ＤＲ３における中央を通る仮想直線上で０とされる。この式において、θは、回折格子２３により回折された光の方向と第２方向ＤＲ２とがなす角度である（図３参照）。この式において、λ_０、ｎ_ｅｆｆ及びｎ_ｔは、それぞれ、光の真空中での波長、導波路層２０の有効屈折率及び回折格子２３の周囲環境の屈折率である。 In this equation, z and y are coordinates in the first direction DR1 and coordinates in the second direction DR2, respectively. y is set to 0 at the center of the diffraction grating 23. x is a coordinate in the third direction DR3, and is set to 0 on a virtual straight line passing through the center of the first portion 21 in the third direction DR3. In this equation, θ is the angle between the direction of the light diffracted by the diffraction grating 23 and the second direction DR2 (see FIG. 3). In this equation, λ ₀ , n _eff and n _t are the wavelength of light in vacuum, the effective refractive index of the waveguide layer 20 and the refractive index of the surrounding environment of the diffraction grating 23, respectively.

隣り合う２つの回折格子線２４のの間のピッチを、Λとする（図３参照）。以下の式により、Λ、θ、ｎ_ｅｆｆ及びｎ_ｓの関係が規定される。この式において、ｋ_０及びｍは、それぞれ真空中の波数ベクトル及び回折次数である。ｎ_ｓは、半導体基板１０の屈折率である。真空中の波数ベクトルは、２π／λ_０である。ｍは、好ましくは、１である。 Let the pitch between two adjacent diffraction grating lines 24 be Λ (see FIG. 3). The relationship between Λ, θ, n _eff and n _s is defined by the following equation. In this equation, k ₀ and m are the wave vector in vacuum and the diffraction order, respectively. _ns is the refractive index of the semiconductor substrate 10. The wave number vector in vacuum is 2π/λ ₀ . m is preferably 1.

隣り合う２つの回折格子線２４の間のピッチ（Λの値）は、側面１０ｃから出射される光が第３方向ＤＲ３において収束するように、第２部分２２の第１部分２１側の端からの距離に応じて変化されていることが好ましい。 The pitch (value of Λ) between two adjacent diffraction grating lines 24 is determined from the end of the second portion 22 on the first portion 21 side so that the light emitted from the side surface 10c converges in the third direction DR3. It is preferable that the distance is changed depending on the distance.

（半導体利得素子１００の製造方法）
図４は、半導体利得素子１００の製造工程図である。図４に示されるように、半導体利得素子１００の製造方法は、準備工程Ｓ１と、成膜工程Ｓ２と、第１除去工程Ｓ３と、回折格子形成工程Ｓ４と、誘電体クラッド層形成工程Ｓ５と、電極形成工程Ｓ６とを有している。 (Method for manufacturing semiconductor gain element 100)
FIG. 4 is a manufacturing process diagram of the semiconductor gain element 100. As shown in FIG. 4, the method for manufacturing the semiconductor gain element 100 includes a preparation step S1, a film formation step S2, a first removal step S3, a diffraction grating formation step S4, and a dielectric cladding layer formation step S5. , and an electrode forming step S6.

準備工程Ｓ１では、半導体基板１０が準備される。図５は、成膜工程Ｓ２を説明する断面図である。図５に示されるように、成膜工程Ｓ２では、半導体基板１０（第１主面１０ａ上）に、導波路層２０、活性層３０及び第１半導体クラッド層４０が順次形成される。導波路層２０、活性層３０及び第１半導体クラッド層４０は、例えば、ＭＯＣＶＤ（ＭｅｔａｌＯｒｇａｎｉｃＣｈｅｍｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）法により行われる。 In the preparation step S1, the semiconductor substrate 10 is prepared. FIG. 5 is a cross-sectional view illustrating the film forming step S2. As shown in FIG. 5, in the film forming step S2, a waveguide layer 20, an active layer 30, and a first semiconductor cladding layer 40 are sequentially formed on the semiconductor substrate 10 (on the first main surface 10a). The waveguide layer 20, the active layer 30, and the first semiconductor cladding layer 40 are formed by, for example, MOCVD (Metal Organic Chemical Vapor Deposition) method.

図６は、第１除去工程Ｓ３を説明する断面図である。図６に示されるように、第１除去工程Ｓ３では、第２領域１０ａｂ上にある活性層３０及び第１半導体クラッド層４０が除去される。第１除去工程Ｓ３では、第１に、第１領域１０ａａ上にある第１半導体クラッド層４０上に、絶縁層８１が形成される。絶縁層８１は、例えばＳｉＯ_２により形成されている。第２に、絶縁層８１をマスクとして、第２領域１０ａｂ上にある活性層３０及び第１半導体クラッド層４０が、例えばドライエッチングにより除去される。これにより、第２部分２２が露出することになる。 FIG. 6 is a cross-sectional view illustrating the first removal step S3. As shown in FIG. 6, in the first removal step S3, the active layer 30 and the first semiconductor cladding layer 40 located on the second region 10ab are removed. In the first removal step S3, first, the insulating layer 81 is formed on the first semiconductor cladding layer 40 located on the first region 10aa. The insulating layer 81 is made of, for example, SiO ₂ . Second, using the insulating layer 81 as a mask, the active layer 30 and the first semiconductor cladding layer 40 on the second region 10ab are removed by, for example, dry etching. This causes the second portion 22 to be exposed.

図７は、回折格子形成工程Ｓ４を説明する断面図である。図７に示されるように、回折格子形成工程Ｓ４では、第２部分２２に回折格子２３が形成される。回折格子形成工程Ｓ４では、第１に、第２部分２２上に、パターンニングされたフォトレジスト層８２が形成される。フォトレジスト層８２は、フォトリソグラフィ法によりパターンニングされる。フォトレジスト層８２は、凹部２５に対応する位置に、開口を有している。第２に、フォトレジスト層８２をマスクとして、例えばドライエッチングにより、フォトレジスト層８２の開口から露出している第２部分２２が部分的に除去される。以上により、第２部分２２に回折格子２３（複数の回折格子線２４）が形成されることになる。なお、回折格子形成工程Ｓ４では、回折格子２３は、回折格子線２４となる部分に結晶成長を行うことにより形成されてもよい。 FIG. 7 is a cross-sectional view illustrating the diffraction grating forming step S4. As shown in FIG. 7, in the diffraction grating forming step S4, a diffraction grating 23 is formed on the second portion 22. In the diffraction grating forming step S4, first, a patterned photoresist layer 82 is formed on the second portion 22. Photoresist layer 82 is patterned by photolithography. The photoresist layer 82 has an opening at a position corresponding to the recess 25 . Second, the second portion 22 exposed through the opening of the photoresist layer 82 is partially removed by, for example, dry etching using the photoresist layer 82 as a mask. Through the above steps, the diffraction grating 23 (a plurality of diffraction grating lines 24) is formed in the second portion 22. In addition, in the diffraction grating forming step S4, the diffraction grating 23 may be formed by performing crystal growth on portions that will become the diffraction grating lines 24.

図８は、誘電体クラッド層形成工程Ｓ５を説明する断面図である。図８に示されるように、誘電体クラッド層形成工程Ｓ５では、第２部分２２上に誘電体クラッド層５０が形成される。電極形成工程Ｓ６では、第１半導体クラッド層４０上及び第３領域１０ｂａ上に第１電極６０及び第２電極７０がそれぞれ形成される。以上により、図１から図３に示される構造の半導体利得素子１００が形成される。 FIG. 8 is a cross-sectional view illustrating the dielectric cladding layer forming step S5. As shown in FIG. 8, in the dielectric cladding layer forming step S5, a dielectric cladding layer 50 is formed on the second portion 22. In the electrode forming step S6, the first electrode 60 and the second electrode 70 are formed on the first semiconductor cladding layer 40 and the third region 10ba, respectively. Through the above steps, the semiconductor gain element 100 having the structure shown in FIGS. 1 to 3 is formed.

（半導体利得素子１００の効果）
バットジョイント方式では、導波路層の一部を除去した後に導波路層を除去した領域上に活性層の結晶再成長を行うことにより、導波路層と活性層との接合が行われる。そのため、バットジョイント方式では、導波路層と活性層との間の位置ずれが生じてしまうことがあり、この位置ずれに起因して光の結合損失及び反射が生じることがある。 (Effect of semiconductor gain element 100)
In the butt joint method, the waveguide layer and the active layer are joined by removing a portion of the waveguide layer and then regrowing crystals of the active layer on the region where the waveguide layer was removed. Therefore, in the butt joint method, a positional shift may occur between the waveguide layer and the active layer, and this positional shift may cause coupling loss and reflection of light.

半導体利得素子１００では、第１主面１０ａ上に導波路層２０、活性層３０及び第１半導体クラッド層４０を順次積層した後に第２領域１０ａｂ上にある活性層３０及び第１半導体クラッド層４０が除去されることにより形成される構造になっているため、導波路層２０と活性層３０との間で光軸中心を一致させる必要がない。そのため、半導体利得素子１００によると、導波路層２０と活性層３０との間の位置ずれに起因した光の結合損失及び反射を抑制することができる。また、半導体利得素子１００では、活性層の結晶再成長のための工程が不要であるため、製造工程が簡略化される。 In the semiconductor gain element 100, after the waveguide layer 20, the active layer 30, and the first semiconductor cladding layer 40 are sequentially laminated on the first main surface 10a, the active layer 30 and the first semiconductor cladding layer 40 on the second region 10ab are stacked. Since the structure is formed by removing the waveguide layer 20 and the active layer 30, it is not necessary to align the optical axis centers between the waveguide layer 20 and the active layer 30. Therefore, according to the semiconductor gain element 100, it is possible to suppress the coupling loss and reflection of light caused by the positional deviation between the waveguide layer 20 and the active layer 30. Furthermore, since the semiconductor gain element 100 does not require a process for crystal regrowth of the active layer, the manufacturing process is simplified.

第１部分２１及び第２部分２２の境界における光の結合損失をＳとすると、Ｓは、第１部分２１及び第２部分２２における基底モードの電界強度分布の重なり積分を以下の式で計算することにより求められる。この式では、Ｅ_１（ｘ，ｚ）が第１部分２１における光の強度分布であり、Ｅ_２（ｘ，ｚ）が第２部分２２における光の強度分布である。 Letting S be the coupling loss of light at the boundary between the first part 21 and the second part 22, S is calculated as the overlap integral of the electric field intensity distribution of the fundamental mode in the first part 21 and the second part 22 using the following formula. It is required by In this equation, E ₁ (x, z) is the light intensity distribution in the first portion 21 and E ₂ (x, z) is the light intensity distribution in the second portion 22 .

図９は、第１部分２１及び第２部分２２の境界における光の結合損失と導波路層２０の厚さとの関係を示すシミュレーション結果である。なお、図９に示されるシミュレーションでは、光の真空中における波長が１５５０ｎｍとされた。図９に示されるように、導波路層２０の厚さを導波路層２０を伝搬する光の真空中における波長の１５パーセント以上とすることにより、結合損失が低減される。また、導波路層２０の厚さが導波路層２０を伝搬する光の真空中における波長の３５パーセント超とされると、導波路層２０においてマルチモード伝搬が生じ、伝送損失が大きくなる。そのため、導波路層２０の厚さが導波路層２０を伝搬する光の真空中における波長の３５パーセント以下とされることにより、導波路層２０の伝送損失が低減される。 FIG. 9 shows simulation results showing the relationship between the optical coupling loss at the boundary between the first portion 21 and the second portion 22 and the thickness of the waveguide layer 20. In the simulation shown in FIG. 9, the wavelength of light in vacuum was set to 1550 nm. As shown in FIG. 9, coupling loss is reduced by making the thickness of the waveguide layer 20 15% or more of the wavelength in vacuum of the light propagating through the waveguide layer 20. Furthermore, if the thickness of the waveguide layer 20 is greater than 35% of the wavelength in vacuum of light propagating through the waveguide layer 20, multimode propagation will occur in the waveguide layer 20, increasing transmission loss. Therefore, the transmission loss of the waveguide layer 20 is reduced by setting the thickness of the waveguide layer 20 to 35% or less of the wavelength in vacuum of the light propagating through the waveguide layer 20.

半導体利得素子１００では、隣り合う２つの回折格子線２４の間のピッチを第２部分２２の第１部分２１側の端からの距離に応じて変化させることにより、側面１０ｃから出射される光を第３方向ＤＲ３において収束させることができる。また、半導体利得素子１００では、複数の回折格子線２４を複数の楕円回折格子線とすることにより、側面１０ｃから出射される光を第２方向ＤＲ２において収束させることができる。さらに、第１部分２１から離れるにつれて第２部分２２の少なくとも一部の第３方向ＤＲ３における幅を大きくすることにより、側面１０ｃから出射される光のビーム径を大きくすることができる。 In the semiconductor gain element 100, by changing the pitch between two adjacent diffraction grating lines 24 according to the distance from the end of the second portion 22 on the first portion 21 side, light emitted from the side surface 10c can be adjusted. Convergence can be achieved in the third direction DR3. Furthermore, in the semiconductor gain element 100, by using a plurality of elliptical diffraction grating lines as the plurality of diffraction grating lines 24, the light emitted from the side surface 10c can be converged in the second direction DR2. Furthermore, by increasing the width of at least a portion of the second portion 22 in the third direction DR3 as the distance from the first portion 21 increases, the beam diameter of the light emitted from the side surface 10c can be increased.

実施の形態２．
以下に、実施の形態２に係るグレーティングカプラシステムを説明する。実施の形態２に係るグレーティングカプラシステムを、グレーティングカプラシステム３００とする。 Embodiment 2.
A grating coupler system according to a second embodiment will be described below. The grating coupler system according to the second embodiment is referred to as a grating coupler system 300.

図１０は、グレーティングカプラシステム３００の平面図である。図１１は、図１０中のＸＩ－ＸＩにおけるグレーティングカプラシステム３００の断面図である。図１０及び図１１に示されるように、グレーティングカプラシステム３００は、半導体利得素子１００と、シリコンフォトニクス素子２００とを有している。 FIG. 10 is a top view of grating coupler system 300. FIG. 11 is a cross-sectional view of grating coupler system 300 taken along line XI-XI in FIG. As shown in FIGS. 10 and 11, the grating coupler system 300 includes a semiconductor gain element 100 and a silicon photonics element 200.

シリコンフォトニクス素子２００は、半導体基板２１０と、第１クラッド層２２０と、導波路層２３０と、第２クラッド層２４０とを有している。 The silicon photonics device 200 includes a semiconductor substrate 210, a first cladding layer 220, a waveguide layer 230, and a second cladding layer 240.

半導体基板２１０は、Ｓｉにより形成されている。半導体基板２１０は、第３主面２１０ａと、第４主面２１０ｂとを有している。第３主面２１０ａ及び第４主面２１０ｂは、半導体基板２１０の厚さ方向（第１方向ＤＲ１）における端面である。第４主面２１０ｂは、第３主面２１０ａの反対面である。 The semiconductor substrate 210 is made of Si. The semiconductor substrate 210 has a third main surface 210a and a fourth main surface 210b. The third main surface 210a and the fourth main surface 210b are end surfaces of the semiconductor substrate 210 in the thickness direction (first direction DR1). The fourth main surface 210b is the opposite surface to the third main surface 210a.

第１クラッド層２２０は、ＳｉＯ_２により形成されている。第１クラッド層２２０は、半導体基板２１０上に配置されている。より具体的には、第１クラッド層２２０は、第３主面２１０ａ上に配置されている。導波路層２３０は、Ｓｉにより形成されている。導波路層２３０は、第１クラッド層２２０上に配置されている。導波路層２３０には、回折格子２３１が形成されている。第２クラッド層２４０は、ＳｉＯ_２により形成されている。第２クラッド層２４０は、導波路層２３０上に配置されている。シリコンフォトニクス素子２００は、第２クラッド層２４０において、第２主面１０ｂに取り付けられている。 The first cladding layer 220 is made of SiO ₂ . The first cladding layer 220 is disposed on the semiconductor substrate 210. More specifically, the first cladding layer 220 is arranged on the third main surface 210a. The waveguide layer 230 is made of Si. Waveguide layer 230 is disposed on first cladding layer 220. A diffraction grating 231 is formed in the waveguide layer 230 . The second cladding layer 240 is made of SiO ₂ . The second cladding layer 240 is disposed on the waveguide layer 230. The silicon photonics element 200 is attached to the second main surface 10b in the second cladding layer 240.

半導体利得素子１００では、回折格子２３により回折された光の方向と第２方向ＤＲ２とがなす角度（θの値）が１０°未満である場合、光の側面１０ｃからの出射角度が小さくなり、シリコンフォトニクス素子２００との結合効率が低下する。他方で、回折格子２３により回折された光の方向と第２方向ＤＲ２とがなす角度が２０°超となる場合、光が側面１０ｃにおいて反射されてしまい、出射効率が低下する。 In the semiconductor gain element 100, when the angle (the value of θ) between the direction of the light diffracted by the diffraction grating 23 and the second direction DR2 is less than 10°, the exit angle of the light from the side surface 10c becomes small; The coupling efficiency with the silicon photonics element 200 decreases. On the other hand, if the angle between the direction of the light diffracted by the diffraction grating 23 and the second direction DR2 exceeds 20 degrees, the light will be reflected at the side surface 10c, and the output efficiency will decrease.

そのため、半導体利得素子１００では、回折格子２３により回折された光の方向と第２方向ＤＲ２とがなす角度が１０°以上２０°以下となるように、隣り合う２つの回折格子線２４の間のピッチ（Λの値）及び回折格子線２４の幅（図３中のＷの値）が、第２部分２２の第１部分２１側の端からの距離に応じて変化されることが好ましい。 Therefore, in the semiconductor gain element 100, the angle between the two adjacent diffraction grating lines 24 is such that the angle between the direction of the light diffracted by the diffraction grating 23 and the second direction DR2 is 10° or more and 20° or less. It is preferable that the pitch (the value of Λ) and the width of the diffraction grating lines 24 (the value of W in FIG. 3) are changed depending on the distance from the end of the second portion 22 on the first portion 21 side.

実施の形態３．
以下に、実施の形態３に係る半導体利得素子を説明する。実施の形態３に係る半導体利得素子を、半導体利得素子１００Ａとする。ここでは、半導体利得素子１００と異なる点を主に説明し、重複する説明は繰り返さないものとする。 Embodiment 3.
A semiconductor gain element according to Embodiment 3 will be described below. The semiconductor gain element according to the third embodiment is referred to as a semiconductor gain element 100A. Here, points different from the semiconductor gain element 100 will be mainly explained, and duplicate explanations will not be repeated.

図１２は、半導体利得素子１００Ａの断面図である。図１２には、図１中のＩＩ－ＩＩに対応する位置における半導体利得素子１００Ａの断面が示されている。図１２に示されているように、半導体利得素子１００Ａは、さらに、第２半導体クラッド層９０を有している。第２半導体クラッド層９０は、例えばＩｎＰにより形成されている。第２半導体クラッド層９０は、導波路層２０（第１部分２１）と活性層３０との間に配置されている。すなわち、第２半導体クラッド層９０は導波路層２０上に配置されており、活性層３０は第２半導体クラッド層９０上に配置されている。 FIG. 12 is a cross-sectional view of the semiconductor gain element 100A. FIG. 12 shows a cross section of the semiconductor gain element 100A at a position corresponding to II-II in FIG. As shown in FIG. 12, the semiconductor gain element 100A further includes a second semiconductor cladding layer 90. The second semiconductor cladding layer 90 is made of, for example, InP. The second semiconductor cladding layer 90 is arranged between the waveguide layer 20 (first portion 21) and the active layer 30. That is, the second semiconductor cladding layer 90 is placed on the waveguide layer 20, and the active layer 30 is placed on the second semiconductor cladding layer 90.

図１３は、半導体利得素子１００Ａの製造工程図である。図１３に示されるように、半導体利得素子１００Ａの製造方法は、第２除去工程Ｓ７をさらに有している。第２除去工程Ｓ７は、第１除去工程Ｓ３の後であって回折格子形成工程Ｓ４の前に行われる。 FIG. 13 is a manufacturing process diagram of the semiconductor gain element 100A. As shown in FIG. 13, the method for manufacturing the semiconductor gain element 100A further includes a second removal step S7. The second removal step S7 is performed after the first removal step S3 and before the diffraction grating formation step S4.

図１４は、半導体利得素子１００Ａの製造方法における成膜工程Ｓ２を説明する断面図である。図１４に示されるように、半導体利得素子１００Ａの製造方法における成膜工程Ｓ２では、例えばＭＯＣＶＤにより、第１主面１０ａ上に導波路層２０、第２半導体クラッド層９０、活性層３０及び第１半導体クラッド層４０が順次形成される。 FIG. 14 is a cross-sectional view illustrating the film forming step S2 in the method for manufacturing the semiconductor gain element 100A. As shown in FIG. 14, in the film forming step S2 in the manufacturing method of the semiconductor gain element 100A, the waveguide layer 20, the second semiconductor cladding layer 90, the active layer 30, and the 1 semiconductor cladding layer 40 is sequentially formed.

図１５は、半導体利得素子１００Ａの製造方法における第１除去工程Ｓ３を説明する断面図である。図１５に示されるように、半導体利得素子１００Ａの製造方法における第１除去工程Ｓ３では、絶縁層８１をマスクとして、第２領域１０ａｂ上にある活性層３０及び第１半導体クラッド層４０が例えばドライエッチングにより除去される。これにより、第２領域１０ａｂ上にある第２半導体クラッド層９０が露出することになる。 FIG. 15 is a cross-sectional view illustrating the first removal step S3 in the method for manufacturing the semiconductor gain element 100A. As shown in FIG. 15, in the first removal step S3 in the manufacturing method of the semiconductor gain element 100A, the active layer 30 and the first semiconductor cladding layer 40 on the second region 10ab are removed by drying, for example, using the insulating layer 81 as a mask. Removed by etching. As a result, the second semiconductor cladding layer 90 on the second region 10ab is exposed.

図１６は、半導体利得素子１００Ａの製造方法における第２除去工程Ｓ７を説明する断面図である。図１６に示されるように、半導体利得素子１００Ａの製造方法における第２除去工程Ｓ７では、第２領域１０ａｂ上にある第２半導体クラッド層９０が除去される。半導体利得素子１００Ａの製造方法における第２除去工程Ｓ７では、第１に、第２領域１０ａｂ上にある第２半導体クラッド層９０上に、パターンニングされたフォトレジスト層８３が形成される。フォトレジスト層８３は、フォトリソグラフィ法によりパターンニングされる。第２に、フォトレジスト層８３をマスクとして、例えばドライエッチングにより第２領域１０ａｂ上にある第２半導体クラッド層９０が除去される。 FIG. 16 is a cross-sectional view illustrating the second removal step S7 in the method for manufacturing the semiconductor gain element 100A. As shown in FIG. 16, in the second removal step S7 in the method for manufacturing the semiconductor gain element 100A, the second semiconductor cladding layer 90 located on the second region 10ab is removed. In the second removal step S7 in the method for manufacturing the semiconductor gain element 100A, first, a patterned photoresist layer 83 is formed on the second semiconductor cladding layer 90 located on the second region 10ab. Photoresist layer 83 is patterned by photolithography. Second, the second semiconductor cladding layer 90 on the second region 10ab is removed by, for example, dry etching using the photoresist layer 83 as a mask.

誘電体クラッド層形成工程Ｓ５及び電極形成工程Ｓ６に関して、半導体利得素子１００Ａの製造方法は、半導体利得素子１００の製造方法と同様である。以上により、図１２に示される構造の半導体利得素子１００Ａが形成される。半導体利得素子１００Ａでは、導波路層２０と活性層３０との間に第２半導体クラッド層９０が配置されているため、第１除去工程Ｓ３において選択的なエッチングが行えるようになり、半導体利得素子１００Ａの製造工程が簡略化されることになる。 Regarding the dielectric cladding layer forming step S5 and the electrode forming step S6, the method for manufacturing the semiconductor gain element 100A is the same as the method for manufacturing the semiconductor gain element 100. Through the above steps, a semiconductor gain element 100A having the structure shown in FIG. 12 is formed. In the semiconductor gain element 100A, since the second semiconductor cladding layer 90 is disposed between the waveguide layer 20 and the active layer 30, selective etching can be performed in the first removal step S3, and the semiconductor gain element The manufacturing process for 100A will be simplified.

実施の形態４．
以下に、実施の形態４に係る半導体利得素子を説明する。実施の形態４に係る半導体利得素子を、半導体利得素子１００Ｂとする。ここでは、半導体利得素子１００と異なる点を主に説明し、重複する説明は繰り返さないものとする。 Embodiment 4.
A semiconductor gain element according to Embodiment 4 will be described below. The semiconductor gain element according to the fourth embodiment is referred to as a semiconductor gain element 100B. Here, points different from the semiconductor gain element 100 will be mainly explained, and duplicate explanations will not be repeated.

図１７は、半導体利得素子１００Ｂの拡大断面図である。図１７には、図２中のＩＩＩに対応する位置における半導体利得素子１００Ｂの拡大断面が示されている。図１７に示されるように、半導体利得素子１００Ｂでは、回折格子２３が、多段構造になっている。より具体的には、半導体利得素子１００Ｂでは、隣り合う２つの回折格子線２４の間にある凹部２５の各々の底面に、凹部２６が形成されている。図１７に示される例では、回折格子２３が２段構造を有している場合が説明されているが、回折格子２３は、３段以上の多段構造を有していてもよい。 FIG. 17 is an enlarged cross-sectional view of the semiconductor gain element 100B. FIG. 17 shows an enlarged cross section of the semiconductor gain element 100B at a position corresponding to III in FIG. As shown in FIG. 17, in the semiconductor gain element 100B, the diffraction grating 23 has a multi-stage structure. More specifically, in the semiconductor gain element 100B, a recess 26 is formed on the bottom surface of each recess 25 between two adjacent diffraction grating lines 24. In the example shown in FIG. 17, a case is explained in which the diffraction grating 23 has a two-stage structure, but the diffraction grating 23 may have a multi-stage structure of three or more stages.

一般的に、回折格子は１次（すなわち、ｍ＝１）の成分が最も強い回折強度になるが、高次の成分も無視できない強度となることがある。そのため、１次光の回折効率を改善するためには、高次光を削減する必要がある。回折光の各次数の強度は、回折格子の空間周波数成分（フーリエ成分）に関係している。半導体利得素子１００Ｂでは、回折格子２３が多段構造を有しており、実質的に平滑化されているため、回折格子２３のフーリエ成分から高次成分が削減されている。その結果、半導体利得素子１００Ｂによると、回折格子２３により回折された光の高次回折光が削減され、活性層３０において発生した光を効率よく側面１０ｃから出射させることができる。 Generally, in a diffraction grating, the first-order (that is, m=1) component has the strongest diffraction intensity, but higher-order components may also have an intensity that cannot be ignored. Therefore, in order to improve the diffraction efficiency of first-order light, it is necessary to reduce higher-order light. The intensity of each order of the diffracted light is related to the spatial frequency component (Fourier component) of the diffraction grating. In the semiconductor gain element 100B, the diffraction grating 23 has a multi-stage structure and is substantially smoothed, so that higher-order components are reduced from the Fourier components of the diffraction grating 23. As a result, according to the semiconductor gain element 100B, the higher-order diffracted light of the light diffracted by the diffraction grating 23 is reduced, and the light generated in the active layer 30 can be efficiently emitted from the side surface 10c.

実施の形態５．
以下に、実施の形態５に係る半導体利得素子を説明する。実施の形態４に係る半導体利得素子を、半導体利得素子１００Ｃとする。ここでは、半導体利得素子１００と異なる点を主に説明し、重複する説明は繰り返さないものとする。 Embodiment 5.
A semiconductor gain element according to Embodiment 5 will be described below. The semiconductor gain element according to the fourth embodiment is referred to as a semiconductor gain element 100C. Here, points different from the semiconductor gain element 100 will be mainly explained, and duplicate explanations will not be repeated.

図１８は、半導体利得素子１００Ｃの拡大平面図である。なお、図１８中では、活性層３０、第１半導体クラッド層４０及び誘電体クラッド層５０の図示が省略されている。図１８に示されるように、半導体利得素子１００Ｃでは、複数の回折格子線２４の各々の中心角が、第１部分２１から離れるにつれて大きくなっている。より具体的には、１本目の回折格子線２４の中心角をΦ１、２本目の回折格子線２４の中心角をΦ２とすると、Φ２はΦ１よりも大きい。このことは、３本目以降の回折格子線２４についても同様である。これにより、回折格子２３で反射される光の角度が変化し、第１部分２１に戻る光が削減されることになる。 FIG. 18 is an enlarged plan view of the semiconductor gain element 100C. Note that in FIG. 18, illustration of the active layer 30, first semiconductor cladding layer 40, and dielectric cladding layer 50 is omitted. As shown in FIG. 18, in the semiconductor gain element 100C, the center angle of each of the plurality of diffraction grating lines 24 increases as the distance from the first portion 21 increases. More specifically, if the central angle of the first diffraction grating line 24 is Φ1 and the central angle of the second diffraction grating line 24 is Φ2, Φ2 is larger than Φ1. This also applies to the third and subsequent diffraction grating lines 24. As a result, the angle of the light reflected by the diffraction grating 23 changes, and the amount of light returning to the first portion 21 is reduced.

今回開示された実施の形態は全ての点で例示であり、制限的なものではないと考えられるべきである。本開示の基本的な範囲は、上記の実施の形態ではなく特許請求の範囲によって示され、特許請求の範囲と均等の意味及び範囲内での全ての変更が含まれることが意図される。 The embodiments disclosed herein are illustrative in all respects and should not be considered restrictive. The basic scope of the present disclosure is indicated by the claims rather than the above-described embodiments, and it is intended that all changes within the meaning and range equivalent to the claims are included.

１０半導体基板、１０ａ第１主面、１０ａａ第１領域、１０ａｂ第２領域、１０ｂ第２主面、１０ｂａ第３領域、１０ｂｂ第４領域、１０ｃ側面、２０導波路層、２１第１部分、２２第２部分、２３回折格子、２４回折格子線、２５，２６凹部、３０活性層、４０第１半導体クラッド層、５０誘電体クラッド層、６０第１電極、７０第２電極、８１絶縁層、８２，８３フォトレジスト層、９０第２半導体クラッド層、１００，１００Ａ，１００Ｂ，１００Ｃ半導体利得素子、２００シリコンフォトニクス素子、２１０半導体基板、２１０ａ第３主面、２１０ｂ第４主面、２２０第１クラッド層、２３０導波路層、２３１回折格子、２４０第２クラッド層、３００グレーティングカプラシステム、ＤＲ１第１方向、ＤＲ２第２方向、ＤＲ３第３方向、Ｓ１準備工程、Ｓ２成膜工程、Ｓ３第１除去工程、Ｓ４回折格子形成工程、Ｓ５誘電体クラッド層形成工程、Ｓ６電極形成工程、Ｓ７第２除去工程。 Reference Signs List 10 semiconductor substrate, 10a first main surface, 10aa first region, 10ab second region, 10b second main surface, 10ba third region, 10bb fourth region, 10c side surface, 20 waveguide layer, 21 first portion, 22 second portion, 23 diffraction grating, 24 diffraction grating lines, 25, 26 recess, 30 active layer, 40 first semiconductor cladding layer, 50 dielectric cladding layer, 60 first electrode, 70 second electrode, 81 insulating layer, 82 , 83 photoresist layer, 90 second semiconductor cladding layer, 100, 100A, 100B, 100C semiconductor gain element, 200 silicon photonics element, 210 semiconductor substrate, 210a third main surface, 210b fourth main surface, 220 first cladding layer , 230 waveguide layer, 231 diffraction grating, 240 second cladding layer, 300 grating coupler system, DR1 first direction, DR2 second direction, DR3 third direction, S1 preparation process, S2 film formation process, S3 first removal process , S4 diffraction grating formation step, S5 dielectric cladding layer formation step, S6 electrode formation step, S7 second removal step.

Claims

a semiconductor substrate;
a waveguide layer;
an active layer;
a first semiconductor cladding layer;
Comprising a dielectric cladding layer,
The semiconductor substrate has a first main surface, a second main surface opposite to the first main surface, and a side surface continuous with the first main surface and the second main surface,
The first main surface includes a first region and a second region that is adjacent to the first region in a second direction orthogonal to the first direction, which is a normal direction of the first main surface, and that is continuous with the side surface. including the area;
The waveguide layer has a first portion disposed on the first region, and a second portion disposed on the second region and connected to the first portion,
the active layer is disposed on the first portion,
the first semiconductor cladding layer is disposed on the active layer,
the dielectric cladding layer is disposed on the second portion,
A diffraction grating is formed in at least a portion of the second portion to diffract light generated in the active layer and propagated through at least a portion of the waveguide layer toward the semiconductor substrate and exit from the side surface. semiconductor gain element.

The semiconductor gain according to claim 1, comprising at least one of a first electrode disposed on the first semiconductor cladding layer and a second electrode disposed on at least a portion of the second main surface. element.

The semiconductor gain element according to claim 1 or 2, further comprising a second semiconductor cladding layer disposed between the active layer and the first semiconductor cladding layer.

4. The semiconductor gain element according to claim 1, wherein the thickness of the waveguide layer is 15% or more and 35% or less of the wavelength of the light in vacuum.

Any one of claims 1 to 4, wherein at least a portion of the second portion has a width in a third direction perpendicular to the first direction and the second direction that increases as the distance from the first portion increases. The semiconductor gain element according to item 1.

6. The semiconductor gain element according to claim 1, wherein the diffraction grating has a plurality of diffraction grating lines arranged at intervals.

The distance between two adjacent ones of the plurality of diffraction grating lines is determined according to the distance from the end of the second portion on the first portion side so that the light emitted from the side surface is converged. 7. The semiconductor gain element of claim 6, wherein the semiconductor gain element is variable.

8. The semiconductor gain element according to claim 6, wherein the plurality of diffraction grating lines are a plurality of elliptical diffraction grating lines arranged so that the light emitted from the side surface is converged.

9. The semiconductor gain element according to claim 8, wherein a central angle of each of the plurality of elliptical diffraction grating lines increases as the distance from the first portion increases.

The semiconductor gain element according to claim 1, wherein the diffraction grating has a multi-stage structure of two or more stages.