JP2023127164A - Electronic circuit and piezoelectric oscillator - Google Patents
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Abstract
Description
本発明は、電子回路及び圧電発振器に関するものである。 The present invention relates to electronic circuits and piezoelectric oscillators.
従来、可変容量素子として、例えば特許文献1に記載されたような、可変容量ダイオード(バリキャップ)が知られている。
Conventionally, a variable capacitance diode (varicap) as described in
このような可変容量素子は容量可変比が小さいことが知られている。例えば容量可変比が小さい可変容量素子を使用して圧電発振器を構成した場合、広い周波数帯の出力信号を得ることが困難となる。すなわち、容量可変比が小さい可変容量素子を使用して圧電発振器を構成した場合、所望の電圧-周波数特性を得ることが困難であるといった問題があった。 It is known that such a variable capacitance element has a small variable capacitance ratio. For example, when a piezoelectric oscillator is configured using a variable capacitance element with a small variable capacitance ratio, it becomes difficult to obtain an output signal in a wide frequency band. That is, when a piezoelectric oscillator is constructed using a variable capacitance element with a small variable capacitance ratio, there is a problem in that it is difficult to obtain desired voltage-frequency characteristics.
本発明は、上述したような事情に鑑みてなされた発明であり、容量可変比が小さい可変容量素子を使用した場合であっても、周辺回路を付加することにより、所望の電圧-容量特性を得ることが可能な電子回路を提供することを目的とする。 The present invention was made in view of the above-mentioned circumstances, and even when using a variable capacitance element with a small variable capacitance ratio, it is possible to obtain desired voltage-capacitance characteristics by adding a peripheral circuit. The purpose is to provide an electronic circuit that can be obtained.
本発明の一態様に係る電子回路は、直流電圧源と、カソードが第1抵抗を介して前記直流電圧源に接続され、アノードが接地された第1可変容量素子と、カソードが前記第1抵抗と第2抵抗とを介して前記直流電圧源に接続され、アノードが接地された第2可変容量素子と、ゲートに所定の電圧が印加され、ドレインが前記第1抵抗と前記第2抵抗との接続点に接続され、ソースが前記第2抵抗と前記第2可変容量素子との接続点に接続されたトランジスタとを備える。 An electronic circuit according to one aspect of the present invention includes a DC voltage source, a first variable capacitance element having a cathode connected to the DC voltage source via a first resistor and an anode grounded, and a cathode connected to the first resistor. and a second variable capacitance element connected to the DC voltage source via the first resistor and the second resistor, the anode of which is grounded; A transistor is connected to the connection point and has a source connected to the connection point between the second resistor and the second variable capacitance element.
本発明の一態様に係る電子回路において、前記トランジスタは、nチャネル型のMOS-FETである。 In the electronic circuit according to one embodiment of the present invention, the transistor is an n-channel MOS-FET.
本発明の一態様に係る電子回路において、前記第1可変容量素子及び前記第2可変容量素子は、いずれも可変容量ダイオードである。 In the electronic circuit according to one aspect of the present invention, the first variable capacitance element and the second variable capacitance element are both variable capacitance diodes.
本発明の一態様に係る電子回路において、前記第1可変容量素子及び前記第2可変容量素子は、互いに同等の電気的特性を有する。 In the electronic circuit according to one aspect of the present invention, the first variable capacitance element and the second variable capacitance element have mutually equivalent electrical characteristics.
本発明の一態様に係る電子回路において、前記直流電圧源が印加する電圧の範囲は、前記トランジスタのゲートに印加される所定の電圧の2倍以上である。 In the electronic circuit according to one aspect of the present invention, a voltage range applied by the DC voltage source is twice or more of a predetermined voltage applied to the gate of the transistor.
本発明の一態様に係る電子回路は、直流電圧源と、カソードが第1抵抗を介して前記直流電圧源に接続され、アノードが接地された第1可変容量素子と、カソードが、前記第1抵抗と、複数の第2抵抗のうち対応する前記第2抵抗とを介して前記直流電圧源に接続され、アノードが接地された複数の第2可変容量素子と、ゲートに所定の電圧が印加され、ドレインが前記第1抵抗と複数の前記第2抵抗のうち対応する前記第2抵抗との接続点に接続され、ソースが複数の前記第2抵抗のうち対応する前記第2抵抗と複数の前記第2可変容量素子のうち対応する前記第2可変容量素子との接続点に接続された複数のトランジスタとを備える。 An electronic circuit according to one aspect of the present invention includes a DC voltage source, a first variable capacitance element whose cathode is connected to the DC voltage source via a first resistor, and whose anode is grounded; A predetermined voltage is applied to the gates of a plurality of second variable capacitance elements connected to the DC voltage source through a resistor and a corresponding second resistor among the plurality of second resistors, and whose anodes are grounded. , a drain is connected to a connection point between the first resistor and a corresponding second resistor among the plurality of second resistors, and a source is connected to a connection point between the corresponding second resistor among the plurality of second resistors and the plurality of the second resistors. A plurality of transistors are connected to connection points with corresponding second variable capacitance elements among the second variable capacitance elements.
本発明の一態様に係る電子回路において、複数の前記トランジスタそれぞれのゲートに印加される電圧は互いに異なる。 In the electronic circuit according to one aspect of the present invention, voltages applied to the gates of each of the plurality of transistors are different from each other.
本発明の一態様に係る圧電発振器は、第1端子と第2端子とを備える圧電振動子と、前記第1端子に印加される電圧に応じて容量が変化する第1可変容量素子部と、前記第2端子に印加される電圧に応じて容量が変化する第2可変容量素子部と、直流電圧源と、前記第1端子に一端が接続され、他端が前記直流電圧源に接続された第1抵抗と、ゲートが前記直流電圧源に接続され、ドレインが前記直流電圧源とは異なる電源に接続され、ソースが第2抵抗に接続されたトランジスタと、一端が前記トランジスタのソースに接続され、他端が接地された第2抵抗と、一端が前記トランジスタのソースと第2抵抗との接続点に接続され、他端が前記第2端子に接続された第3抵抗とを備え、前記第1可変容量素子部は、カソードが前記第1端子に接続され、アノードが接地された第1可変容量素子と、カソードが第4抵抗を介して前記第1端子に接続され、アノードが接地された第2可変容量素子と、ゲートに所定の電圧が印加され、ドレインが前記第1端子に接続され、ソースが前記第4抵抗と前記第2可変容量素子との接続点に接続された第2トランジスタとを備え、前記第2可変容量素子部は、カソードが前記第2端子に接続され、アノードが接地された第3可変容量素子と、カソードが第5抵抗を介して前記第2端子に接続され、アノードが接地された第4可変容量素子と、ゲートに所定の電圧が印加され、ドレインが前記第2端子に接続され、ソースが前記第5抵抗と前記第4可変容量素子との接続点に接続された第3トランジスタとを備える。 A piezoelectric oscillator according to one aspect of the present invention includes: a piezoelectric vibrator including a first terminal and a second terminal; a first variable capacitance element portion whose capacitance changes depending on a voltage applied to the first terminal; a second variable capacitance element portion whose capacitance changes depending on the voltage applied to the second terminal; a DC voltage source; one end connected to the first terminal and the other end connected to the DC voltage source. a first resistor, a transistor having a gate connected to the DC voltage source, a drain connected to a power source different from the DC voltage source, and a source connected to a second resistor; one end connected to the source of the transistor; , a second resistor whose other end is grounded, and a third resistor whose one end is connected to a connection point between the source of the transistor and the second resistor and whose other end is connected to the second terminal; 1 variable capacitance element section includes a first variable capacitance element whose cathode is connected to the first terminal and whose anode is grounded, and whose cathode is connected to the first terminal via a fourth resistor and whose anode is grounded. a second variable capacitance element; a second transistor having a gate applied with a predetermined voltage, a drain connected to the first terminal, and a source connected to a connection point between the fourth resistor and the second variable capacitance element; The second variable capacitance element section includes a third variable capacitance element having a cathode connected to the second terminal and an anode grounded, and a third variable capacitance element having a cathode connected to the second terminal via a fifth resistor. , a fourth variable capacitance element whose anode is grounded, a predetermined voltage is applied to the gate, the drain is connected to the second terminal, and the source is connected to the connection point between the fifth resistor and the fourth variable capacitance element. and a connected third transistor.
本発明によれば、容量可変比が小さい可変容量素子を使用した場合であっても、周辺回路を付加することにより、所望の電圧-容量特性を得ることができる。 According to the present invention, even when a variable capacitance element with a small variable capacitance ratio is used, desired voltage-capacitance characteristics can be obtained by adding a peripheral circuit.
[従来技術]
まず、図10から図12を参照しながら、従来技術に係る圧電発振器9について説明する。従来技術に係る圧電発振器9は、印加される電圧に応じた高周波信号を出力する。一例として、圧電発振器9は可変容量素子(可変容量ダイオード、又はバリキャップ)を用いた電圧制御を行うVCXO(Voltage Controlled Xtal Oscillator、電圧制御水晶発振器)であってもよい。
[Prior art]
First, a
図10は、従来技術に係る圧電発振器の回路構成の一例を示す回路図である。同図を参照しながら、圧電発振器9の回路構成について説明する。
圧電発振器9は、圧電振動子91と、直流電源92と、抵抗931と、抵抗932と、インバータ94と、抵抗95と、コンデンサ96と、コンデンサ97と、可変容量素子98と、可変容量素子99とを備える。
FIG. 10 is a circuit diagram showing an example of a circuit configuration of a piezoelectric oscillator according to the prior art. The circuit configuration of the
The
圧電振動子91は、所定の電圧が印加されることにより発振する。圧電振動子91は、例えば水晶振動子である。直流電源92は、直流電力を出力する直流電圧源である。直流電源92は、圧電振動子91の両端に所定の電圧を印加する。直流電源92は、例えば0[V(ボルト)]から3.3[V]の電圧を印加する。抵抗931は直流電源92の正極側端子と圧電振動子91の一端との間に接続され、抵抗932は直流電源92の正極側端子と圧電振動子91の他端との間に接続される。インバータ94は、コンデンサ96を介して圧電振動子91の一端に接続され、コンデンサ97を介して圧電振動子91の他端に接続される。抵抗95は、インバータ94の入力端子と出力端子との間に接続される帰還抵抗である。可変容量素子98のカソードKは、圧電振動子91、抵抗932及びコンデンサ96の接続点に接続される。可変容量素子99のカソードKは、圧電振動子91、抵抗931及びコンデンサ97の接続点に接続される。可変容量素子98及び可変容量素子99のアノードAは接地される。
The
図11は、従来技術に係る圧電発振器が備える可変容量素子の電圧-容量特性の一例を示すグラフである。同図を参照しながら、圧電発振器9が備える可変容量素子の電圧-容量特性の一例について説明する。同図には、横軸を可変容量素子に印加される電圧、縦軸を可変容量素子の容量として、圧電発振器9が備える可変容量素子98又は可変容量素子99の電圧-容量特性の一例を示す。以下の説明において、可変容量素子98又は可変容量素子99を区別しない場合は、単に可変容量素子と記載する場合がある。
FIG. 11 is a graph showing an example of voltage-capacitance characteristics of a variable capacitance element included in a piezoelectric oscillator according to the prior art. An example of the voltage-capacitance characteristic of the variable capacitance element included in the
図11には、圧電発振器9が2つの異なる可変容量素子を用いた場合における電圧-容量特性をそれぞれ曲線C61、曲線C62として示す。曲線C61に示される特性を有する可変容量素子と、曲線C62に示される特性を有する可変容量素子とは、pn接合面における不純物濃度分布が異なる。
具体的には、接合容量の電圧特性C∝V^-nにおいて、曲線C61は、n=1/2である階段接合を用いた可変容量素子の特性の一例を示し、曲線C62は、n=2である超階段接合を用いた可変容量素子の特性の一例を示す。
In FIG. 11, voltage-capacitance characteristics when the
Specifically, in the voltage characteristic C∝V^-n of the junction capacitance, the curve C61 shows an example of the characteristic of a variable capacitance element using a step junction where n=1/2, and the curve C62 shows an example of the characteristic of a variable capacitance element using a step junction where n=1/2. An example of the characteristics of a variable capacitance element using a hyperstep junction, which is No. 2, is shown below.
曲線C61に示されるように、階段接合を用いた可変容量素子は、電圧が低い領域において急激に容量が変化し、電圧が高い領域においては容量の変化が小さくなる(以降の説明において、変化量が小さくなることを「頭打ちになる」とも記載する。)。すなわち、階段接合を用いた可変容量素子は、電圧に応じて、電圧の変化に対する容量の変化が異なる。換言すれば、階段接合を用いた可変容量素子は、電圧-容量特性が直線的でない。 As shown in curve C61, in a variable capacitance element using a stepped junction, the capacitance changes rapidly in the low voltage region, and the change in capacitance becomes small in the high voltage region (in the following explanation, the amount of change is (This is also referred to as ``reaching a plateau'' when the value decreases.) That is, in a variable capacitance element using a stepped junction, the change in capacitance with respect to a change in voltage differs depending on the voltage. In other words, a variable capacitance element using a stepped junction does not have linear voltage-capacitance characteristics.
一方、曲線C62に示されるように、超階段接合を用いた可変容量素子は、電圧が低い領域であっても、電圧が高い領域であっても、容量の変化量が略一定である。ここで、容量の変化量が略一定である範囲とは、電圧の変化に対する容量の変化量が電圧に応じて変化せず一定であるとみなすことができる範囲である。すなわち、超階段接合を用いた可変容量素子は、電圧の変化量に対する容量の変化量が電圧に依存しない。換言すれば、階段接合を用いた可変容量素子は、電圧-容量特性が直線的である。 On the other hand, as shown by curve C62, in a variable capacitance element using a hyperstep junction, the amount of change in capacitance is approximately constant regardless of whether the voltage is in a low voltage region or in a high voltage region. Here, the range in which the amount of change in capacitance is substantially constant is a range in which the amount of change in capacitance with respect to a change in voltage does not change depending on the voltage and can be considered to be constant. That is, in a variable capacitance element using a hyperstep junction, the amount of change in capacitance with respect to the amount of change in voltage does not depend on voltage. In other words, a variable capacitance element using a stepped junction has a linear voltage-capacitance characteristic.
なお、図11に示す横軸は、例えば0[V]から3.3[V]程度であってもよい。また、図11に示す縦軸は、例えば0[pF(ピコファラッド)]から10[pF]等であってもよい。 Note that the horizontal axis shown in FIG. 11 may range from approximately 0 [V] to 3.3 [V], for example. Further, the vertical axis shown in FIG. 11 may range from 0 [pF (picofarad)] to 10 [pF], for example.
図12は、従来技術に係る圧電発振器の電圧-周波数特性の一例を示すグラフである。同図を参照しながら、従来技術に係る圧電発振器9の電圧-周波数特性の一例について説明する。同図には、横軸を可変容量素子に印加される電圧、縦軸を圧電振動子91の発振周波数として、圧電発振器9の電圧-周波数特性の一例を示す。
なお発振周波数はf=1/2π√LC∝1/√V^-nである。
同図には、n=1/2である階段接合を用いた可変容量素子の電圧-容量特性を曲線C71として、n=2である超階段接合を用いた可変容量素子の電圧-容量特性を曲線C62として示す。
FIG. 12 is a graph showing an example of voltage-frequency characteristics of a piezoelectric oscillator according to the prior art. An example of the voltage-frequency characteristics of the
Note that the oscillation frequency is f=1/2π√LC∝1/√V^−n.
In the figure, the voltage-capacitance characteristic of a variable capacitance element using a step junction with n=1/2 is shown as curve C71, and the voltage-capacitance characteristic of a variable capacitance element using a hyperstep junction with n=2 is shown as curve C71. It is shown as curve C62.
曲線C71に示すように、階段接合を用いた可変容量素子は、電圧が低い領域において急激に周波数が変化し、電圧が高い領域において周波数の変化が小さくなる。すなわち、階段接合を用いた可変容量素子は、電圧に応じて、電圧の変化に対する周波数の変化量が異なる。換言すれば、階段接合を用いた可変容量素子は、電圧-周波数特性が直線的でない。 As shown by curve C71, in the variable capacitance element using a step junction, the frequency changes rapidly in a low voltage region, and the frequency change becomes small in a high voltage region. That is, in a variable capacitance element using a stepped junction, the amount of change in frequency with respect to a change in voltage differs depending on the voltage. In other words, a variable capacitance element using a stepped junction does not have linear voltage-frequency characteristics.
一方、曲線C72に示すように、超階段接合を用いた可変容量素子は、電圧が低い領域であっても、電圧が高い領域であっても、周波数の変化量が略一定である。ここで、周波数の変化量が略一定である範囲とは、電圧の変化量に対する周波数の変化量が電圧に応じて変化せず一定であるとみなすことができる範囲である。すなわち、超階段接合を用いた可変容量素子は、電圧の変化量に対する周波数の変化量が電圧に依存しない。換言すれば、階段接合を用いた可変容量素子は、電圧-周波数特性が直線的である。 On the other hand, as shown by curve C72, in the variable capacitance element using a hyperstep junction, the amount of change in frequency is approximately constant regardless of whether the voltage is in a low voltage region or in a high voltage region. Here, the range in which the amount of change in frequency is substantially constant is a range in which the amount of change in frequency with respect to the amount of change in voltage does not change depending on the voltage and can be considered to be constant. That is, in a variable capacitance element using a hyperstep junction, the amount of change in frequency with respect to the amount of change in voltage does not depend on the voltage. In other words, a variable capacitance element using a stepped junction has linear voltage-frequency characteristics.
[第1の実施形態]
図1から図4を参照しながら、第1の実施形態について説明する。
第1の実施形態では、曲線C61又は曲線C71で示したような特性を有する階段接合を用いた可変容量素子を使用して圧電発振器を構成した場合であっても、所望の電圧-周波数特性を得ることが可能な圧電発振器1を提供することを目的とする。換言すれば、電気的特性の悪い可変容量素子を使用した場合であっても、所望の電圧-周波数特性を得ることが可能な圧電発振器を提供することを目的とする。
[First embodiment]
A first embodiment will be described with reference to FIGS. 1 to 4.
In the first embodiment, even when a piezoelectric oscillator is configured using a variable capacitance element using a step junction having characteristics as shown by curve C61 or curve C71, desired voltage-frequency characteristics can be achieved. The purpose is to provide a
図1は、第1の実施形態に係る圧電発振器の回路構成の一例を示す回路図である。同図を参照しながら、圧電発振器1の回路構成の一例について説明する。圧電発振器1は、第1可変容量素子18及び第2可変容量素子19にそれぞれ異なる電圧が印加される点において、従来技術に係る圧電発振器9とは異なる。
FIG. 1 is a circuit diagram showing an example of a circuit configuration of a piezoelectric oscillator according to a first embodiment. An example of the circuit configuration of the
圧電発振器1は、具体的には可変容量素子を用いた電圧制御を行うVCXOであってもよい。以降の説明で圧電発振器1はVCXOであるとして説明するが、圧電発振器1はこの一例に限定されない。例えば、圧電発振器1は、VXO(Variable Xtal Oscillator)等の発振器であってもよい。
Specifically, the
圧電発振器1は、圧電振動子11と、直流電源12と、第1抵抗13と、トランジスタ21と、第2抵抗22と、第3抵抗23と、インバータ14と、抵抗15と、コンデンサ16と、コンデンサ17と、第1可変容量素子18と、第2可変容量素子19とを備える。
The
圧電発振器1は、電圧が印加されることにより発振する。圧電発振器1は、例えば水晶振動子である。圧電振動子11は、第1端子111と、第2端子112とを備える。第1端子111をXTと、第2端子112をXTNとも記載する。
The
直流電源12は、直流電力を出力する直流電圧源である。直流電源12は、接続される負荷によらず一定の電圧を出力可能な定電圧源であってもよい。直流電源12は正極側端子121と負極側端子122とを備え、負極側端子122は接地される。
The
第1抵抗13は、一端が第1可変容量素子18のカソードKと圧電振動子11の第1端子111とコンデンサ16との接続点(以下、接続点P1と記載する。)に接続され、他端が直流電源12の正極側端子121に接続される。
The
第1可変容量素子18は、可変容量ダイオード(バリキャップ)であってもよい。第1可変容量素子18は、アノードA及びカソードKを備える。第1可変容量素子18のカソードKは、接続点P1において圧電振動子11の第1端子111に接続される。第1可変容量素子18のアノードAは、接地される。
The first
第2可変容量素子19は、可変容量ダイオード(バリキャップ)であってもよい。第2可変容量素子19は、アノードA及びカソードKを備える。第2可変容量素子19のカソードKは、接続点P3において圧電振動子11の第2端子112に接続される。第2可変容量素子19のアノードAは、接地される。
The second
なお、第1可変容量素子18及び第2可変容量素子19は、互いに同様の構造を有することにより、互いに同等の電気的特性を有していてもよい。電気的特性とは、例えば、電圧-容量特性であってもよい。
なお、第1可変容量素子18及び第2可変容量素子19は、互いに異なる構造を有することにより、互いに異なる電気的特性を有していてもよい。
Note that the first
Note that the first
トランジスタ21は、直流電源12の出力電圧に応じて、第2可変容量素子19に印加される電圧を制御する。トランジスタ21は、例えばnチャネル型のMOS-FET(Metal-Oxide-Semiconductor Field-Effect Transistor;金属酸化膜半導体電界効果トランジスタ)であってもよい。トランジスタ21は、ゲートGが直流電源12の正極側端子と第1抵抗13との接続点に接続され、ドレインDが電源24に接続され、ソースSが第2抵抗22と第3抵抗23との接続点(以下、接続点P2と記載する。)に接続される。電源24は、直流電源12とは異なる電源であってもよい。
The
第2抵抗22は、一端がトランジスタ21のソースSに接続され、他端が接地される。
第3抵抗23は、一端がトランジスタ21のソースSと第2抵抗22との接続点P2に接続され、他端が第2可変容量素子19のカソードKと圧電振動子11の第2端子112との接続点(以下、接続点P3と記載する。)に接続される。
The
The
インバータ14は、入力端子141と出力端子142とを備える。入力端子141は、コンデンサ16を介して第1可変容量素子18のカソードKに接続される。出力端子142は、コンデンサ17を介して第2可変容量素子19のカソードKに接続される。抵抗15は、インバータ14と並列に(すなわち、一端が入力端子141に、他端が出力端子142に)接続される帰還抵抗である。
次に、図2から図4を参照しながら、圧電発振器1の電気的特性について説明する。なお、図2から図4に示すグラフは、回路シミュレーションにより得られた結果を示すグラフである。
Next, the electrical characteristics of the
図2は、第1の実施形態に係る圧電発振器が備える可変容量素子の電圧-容量特性の一例を示すグラフである。同図を参照しながら、圧電発振器1が備える第1可変容量素子18及び第2可変容量素子19の電圧-容量特性の一例について説明する。以下の説明において、第1可変容量素子18及び第2可変容量素子19を区別しない場合は、単に可変容量素子と記載する場合がある。
FIG. 2 is a graph showing an example of the voltage-capacitance characteristic of the variable capacitance element included in the piezoelectric oscillator according to the first embodiment. An example of the voltage-capacitance characteristics of the first
なお、図2に示す横軸として0から1の範囲で示すが、例えば0[V]から3.3[V]程度であってもよい。また、図2に示す縦軸として0から2の範囲で示すが、例えば0[pF]から10[pF]等であってもよい。 Note that although the horizontal axis shown in FIG. 2 is shown in a range from 0 to 1, it may range from about 0 [V] to 3.3 [V], for example. Further, although the vertical axis shown in FIG. 2 is shown in a range from 0 to 2, it may be, for example, from 0 [pF] to 10 [pF].
曲線C21は、第1可変容量素子18についての電圧-容量特性を示す。曲線C22は、第2可変容量素子19についての電圧-容量特性を示す。曲線C23は、第1可変容量素子18と第2可変容量素子19の合成容量についての電圧-容量特性を示す。
A curve C21 shows the voltage-capacitance characteristic of the first
同図に示す特性は、一例としてトランジスタ21の動作閾値電圧VTN(すなわち、ゲート閾値電圧VGS(TH))が0.5である場合の一例について説明する。
また、第1可変容量素子18及び第2可変容量素子19はいずれも階段接合を用いた可変容量素子である。
The characteristics shown in the figure will be described with reference to an example in which the operating threshold voltage VTN of the transistor 21 (that is, the gate threshold voltage VGS(TH)) is 0.5.
Furthermore, both the first
第1可変容量素子18には、直流電源12の出力電圧が第1抵抗13を介して印加される。したがって、曲線C21に示される第1可変容量素子18の電圧-容量特性は、階段接合を用いた可変容量素子の特性を有する。すなわち、第1可変容量素子18の電圧-容量特性は、電圧が低い領域において急激に容量が変化し、電圧が高い領域において容量の変化が小さくなる。換言すれば、曲線C21は直線的でない。
The output voltage of the
第2可変容量素子19には、トランジスタ21及び第3抵抗23を介して電源24の電圧が印加される。直流電源12の出力電圧がトランジスタ21の動作閾値電圧VTN以下である範囲(例えば、0から0.5)において、トランジスタ21はオフであるため。第2可変容量素子19のカソードKは、第2抵抗22及び第3抵抗23を介して接地される。したがって、直流電源12の出力電圧がトランジスタ21の動作閾値電圧VTN以下である範囲において、第2可変容量素子19の容量は最大値(例えば2.0)となる。
A voltage from a
直流電源12の出力電圧がトランジスタ21の動作閾値電圧VTNを超えると、トランジスタ21がオンし、電源24の電圧が第3抵抗23を介して第2可変容量素子19のカソードKに印加される。したがって、直流電源12の出力電圧がトランジスタ21の動作閾値電圧VTNを超える範囲において、第2可変容量素子19の容量は直流電源12の出力電圧に応じて変化する。
When the output voltage of the
第1可変容量素子18及び第2可変容量素子19の合成容量としては、曲線C23に示すように、直流電源12の出力電圧がトランジスタ21の動作閾値電圧VTN以下である範囲(すなわち電圧が低い領域)において急激に容量が変化する第1可変容量素子18の容量と、容量が大きく一定の値である第2可変容量素子19の容量とが合成される。
The combined capacitance of the first
また、直流電源12の出力電圧がトランジスタ21の動作閾値電圧VTNを超える範囲(すなわち電圧が高い領域)において容量の変化が頭打ちとなった第1可変容量素子18の容量と、急激に容量が変化する第2可変容量素子19の容量とが合成される。
In addition, the capacitance of the first
したがって、第1可変容量素子18及び第2可変容量素子19の合成容量としては、直流電源12の出力電圧がトランジスタ21の動作閾値電圧VTN以下であっても変化するし、直流電源12の出力電圧がトランジスタ21の動作閾値電圧VTNを超えても頭打ちにならない。よって、第1可変容量素子18及び第2可変容量素子19の合成容量としては、直線に近い電圧-容量特性が得られる。
Therefore, the combined capacitance of the first
なお、直流電源12が印加する電圧の範囲は、トランジスタ21の動作閾値電圧VTNより大きい。より好適には、直流電源12が印加する電圧の範囲は、トランジスタ21の動作閾値電圧VTNの2倍以上であってもよい。
Note that the range of the voltage applied by the
図3は、第1の実施形態に係る圧電発振器の圧電振動子の両端における電圧-周波数特性の一例を示すグラフである。同図を参照しながら、圧電発振器1の圧電振動子11の両端における電圧-周波数特性の一例について説明する。曲線C31は第1端子111における電圧VXTの周波数特性を示す。曲線C32は第2端子112における電圧VXTNの周波数特性を示す。
FIG. 3 is a graph showing an example of voltage-frequency characteristics at both ends of the piezoelectric vibrator of the piezoelectric oscillator according to the first embodiment. An example of voltage-frequency characteristics at both ends of the
なお、図3に示す横軸として0から1の範囲で示すが、例えば0[V]から3.3[V]程度であってもよい。また、図3に示す縦軸として0から1の範囲で示すが、例えば0[MHz(メガヘルツ)]から8[MHz]等であってもよい。 Note that although the horizontal axis shown in FIG. 3 is shown in a range from 0 to 1, it may range from about 0 [V] to 3.3 [V], for example. Further, although the vertical axis shown in FIG. 3 is shown in a range from 0 to 1, it may be, for example, from 0 [MHz (megahertz)] to 8 [MHz].
曲線C31に示すように、第1端子111における電圧VXTが大きくなると、周波数も比例して大きくなる。一方、曲線C32に示すように、第2端子112における電圧VXTNは、電圧が0から0.3の範囲において0であり、電圧が0.3を超えた点から周波数も比例して大きくなる。すなわち、電圧VXTNは電圧VXTに遅れて立ち上がる。
As shown by the curve C31, as the voltage VXT at the
換言すれば、第1端子111には直流電源12の出力電圧が第1抵抗13を介して直接的に印加されるため、直流電源12の出力電圧が大きくなると電圧VXTも対応して大きくなる。一方、第2端子112には、トランジスタ21がオンした後でなければ電圧が印加されない。したがって、電圧VXTNはトランジスタ21の動作閾値電圧VTNの分、電圧VXTより遅れて立ち上がる。
In other words, since the output voltage of the
図4は、第1の実施形態に係る圧電発振器の電圧-周波数特性の一例を示すグラフである。同図を参照しながら、圧電発振器1の電圧-周波数特性の一例について説明する。曲線C4は圧電発振器1の電圧-周波数特性を示す。
FIG. 4 is a graph showing an example of voltage-frequency characteristics of the piezoelectric oscillator according to the first embodiment. An example of the voltage-frequency characteristics of the
なお、図4に示す横軸として0から1の範囲で示すが、例えば0[V]から3.3[V]程度であってもよい。また、図4に示す縦軸として1から2の範囲で示すが、例えば8[MHz]から16[MHz]等であってもよい。 Note that although the horizontal axis shown in FIG. 4 is shown in a range from 0 to 1, it may range from about 0 [V] to 3.3 [V], for example. Further, although the vertical axis shown in FIG. 4 is shown in a range from 1 to 2, it may be, for example, from 8 [MHz] to 16 [MHz].
曲線C4に示すように、直流電源12の出力電圧がトランジスタ21の動作閾値電圧VTN以下である範囲(すなわち電圧が低い領域)において周波数が十分に変化し、動作閾値電圧VTNを超える範囲(すなわち電圧が高い領域)においても周波数が十分に変化している。すなわち、圧電発振器1の電圧-周波数特性は、電圧が低い領域においても周波数が変化し、電圧が高い領域においても周波数の変化量が頭打ちとならない。
As shown in curve C4, the frequency changes sufficiently in the range where the output voltage of the
[第1の実施形態のまとめ]
以上説明したように、本実施形態に係る圧電発振器1は、圧電振動子11と、第1可変容量素子18と、第2可変容量素子19と、直流電源(直流電圧源)12と、第1抵抗13と、トランジスタ21と、第2抵抗22と、第3抵抗23とを備える。圧電発振器1は、トランジスタ21を備えることにより、第1可変容量素子18に印加される電圧と、第2可変容量素子19に印加させる電圧とを異ならせる。具体的には、圧電発振器1は、トランジスタ21を備えることにより、第1可変容量素子18より遅れて第2可変容量素子19に電圧を印加する。すなわち、圧電発振器1は、電圧が低い領域においては第1可変容量素子18に電圧を印加することにより容量の変化量を確保し、電圧が高い領域において第2可変容量素子19に電圧を印加し始めることにより容量の変化量を確保する。
したがって、圧電発振器1は、電圧が高い領域において第1可変容量素子18の電圧-容量特性が頭打ちになった場合であっても、トランジスタ21を介して第2可変容量素子19に電圧を印加することにより、第1可変容量素子18及び第2可変容量素子19の合成容量を可変させることができる。
[Summary of the first embodiment]
As explained above, the
Therefore, the
換言すれば、圧電発振器1は、電圧-容量が直線でない階段接合の第1可変容量素子18及び第2可変容量素子19を使用した場合であっても、直線的な電圧-周波数特性を得ることができる。
よって、本実施形態によれば、電圧-容量特性が直線でない階段接合の可変容量素子を使用して圧電発振器を構成した場合であっても、所望の電圧-周波数特性を得ることができる。
In other words, the
Therefore, according to this embodiment, even when a piezoelectric oscillator is configured using a stepped junction variable capacitance element whose voltage-capacitance characteristics are not linear, desired voltage-frequency characteristics can be obtained.
また、上述した実施形態によれば、トランジスタ21は、nチャネル型のMOS-FETである。したがって、圧電発振器1は、バイポーラトランジスタを用いた場合のように電力損失が大きくなく、時間的な遅れも小さいため、好適に、所望の電圧-周波数特性を得ることができる。
Further, according to the embodiment described above, the
また、上述した実施形態によれば、第1可変容量素子18及び第2可変容量素子19は、いずれも可変容量ダイオード(バリキャップ)である。したがって、本実施形態によれば、コストをかけて超階段接合の可変容量ダイオードを開発しなくても、電圧-容量特性が直線でない階段接合の可変容量ダイオードを用いて、所望の電圧-周波数特性を得ることができる。
Further, according to the embodiment described above, both the first
また、上述した実施形態によれば、第1可変容量素子18及び第2可変容量素子19は、同様の構造を有することにより同等の電気的特性を有する。したがって、本実施形態によれば、構造物のレイアウトを容易に行うことができる。
Further, according to the embodiment described above, the first
また、上述した実施形態によれば、直流電源12が印加する電圧の範囲は、トランジスタ21の動作閾値電圧VTNの2倍以上である。換言すれば、直流電源12は、トランジスタ21の動作閾値電圧VTNの2倍以上の電圧に可変することができる。したがって、本実施形態によれば、第1可変容量素子18の容量の変化が頭打ちになる前の電圧において、第2可変容量素子19の容量が合成される。したがって、圧電発振器1によれば、直線的な電圧-容量特性を得ることができる。
Further, according to the embodiment described above, the range of the voltage applied by the
なお、上述した実施形態では、電圧VXTNが電圧VXTより遅れて立ち上がる場合の構成について説明したが、電圧VXTが電圧VXTNより遅れて立ち上がるよう構成してもよい。この場合、トランジスタ21、第2抵抗22及び第3抵抗23の構成を第1抵抗13と入れ替えることにより構成してもよい。
トランジスタ21、第2抵抗22及び第3抵抗23の構成を第1抵抗13と入れ替えることにより、直流電源12の出力電圧がトランジスタ21の動作閾値電圧VTN以下である範囲においては第2可変容量素子19の容量が変化し、直流電源12の出力電圧がトランジスタ21の動作閾値電圧VTNを超える範囲においては、可変する第1可変容量素子18の容量が合成され、直線的な電圧-容量特性を得ることができ、ひいては電圧-周波数特性を得ることができる。
Note that in the above-described embodiment, a configuration in which the voltage VXTN rises later than the voltage VXT has been described, but the configuration may be such that the voltage VXT rises later than the voltage VXTN. In this case, the configuration may be such that the
By replacing the configurations of the
[第2の実施形態]
まず、第2の実施形態に係る電子回路3が解決しようとする課題について説明する。図11を参照しながら説明した可変容量素子は、階段接合の場合であっても超階段接合の場合であっても、電圧を0から1まで可変させた場合の容量可変範囲は1.0から0.3程度であり、容量可変比が小さい。容量可変比が小さい可変容量素子を使用した場合、可変容量素子に印加する電圧を大きくしても、容量を所定の値以下にすることはできず、圧電発振器1の出力周波数を所定の周波数以上にすることはできない。このような容量可変範囲が頭打ちになる特性は、特に階段接合の場合が顕著である。
第2の実施形態に係る電子回路3は、容量可変比が小さい可変容量素子を使用した場合であっても、可変容量素子に所定の周辺回路を付加することによって、十分な容量可変比を得ることを目的とするものである。
[Second embodiment]
First, a problem to be solved by the
The
図5及び図6を参照しながら、第2の実施形態に係る電子回路3について説明する。
図5は、第2の実施形態に係る電子回路の回路構成の一例を示す回路図である。同図を参照しながら、電子回路3の回路構成の一例について説明する。
電子回路3は、可変容量素子(第1可変容量素子)31と、トランジスタ32と、可変容量素子(第2可変容量素子)33と、抵抗(第2抵抗)34と、直流電源35と、直流電源(直流電圧源)36と、抵抗(第1抵抗)37と、端子38とを備える。
An
FIG. 5 is a circuit diagram showing an example of the circuit configuration of an electronic circuit according to the second embodiment. An example of the circuit configuration of the
The
直流電源36は、直流電力を出力する直流電圧源である。直流電源36は、接続される負荷によらず一定の電圧を出力可能な定電圧源であってもよい。直流電源36は正極側端子361と負極側端子362とを備える。正極側端子361は抵抗37に接続され、負極側端子362は接地される。
抵抗37は、一端が直流電源36の正極側端子361に接続され、他端が可変容量素子31のカソードKに接続される。
The
The
可変容量素子31のカソードKは、抵抗37を介して直流電源36が備える正極側端子361に接続される。可変容量素子31のアノードAは、接地される。
可変容量素子33のカソードKは、抵抗37と抵抗34とを介して直流電源36が備える正極側端子361に接続される。また、可変容量素子33のカソードKは、トランジスタ32のソースSに接続される。可変容量素子33のアノードAは、接地される。
なお、可変容量素子31及び可変容量素子33は、いずれも可変容量ダイオード(バリキャップ)であってもよい。
A cathode K of the
A cathode K of the
Note that both the
なお、可変容量素子31及び可変容量素子33は、互いに同様の構造を有することにより、互いに同等の電気的特性を有していてもよい。電気的特性とは、例えば、電圧-容量特性であってもよい。
Note that the
抵抗34は、一端が抵抗37と可変容量素子31との接続点に接続され、他端がトランジスタ32のソースSと可変容量素子33のカソードKとの接続点に接続される。抵抗34の抵抗値は、抵抗37の抵抗値に比べて、十分に大きいことが好適である。
One end of the
トランジスタ32は、nチャネル型のMOS-FETである。トランジスタ32のゲートGは、直流電源35により所定の電圧が印加される。トランジスタ32のドレインDは、抵抗37と抵抗34との接続点に接続される。トランジスタ32のソースSは、抵抗34と可変容量素子33との接続点に接続される。
直流電源35は、直流電力を出力する直流電圧源である。直流電源35は所定の電圧をトランジスタ32のゲートGに印加する。
The
The
図6は、第2の実施形態に係る電子回路の電圧-容量特性の一例を示すグラフである。同図を参照しながら、電子回路3の電気的特性について説明する。同図には、直流電源36の出力電圧を可変させた場合における、接地点を基準とした端子38の容量の変化を示す。なお、図6に示すグラフは、回路シミュレーションにより得られた結果を示すグラフである。
横軸を0から1の範囲で示すが、例えば0[V]から3.3[V]程度であってもよい。また、縦軸を0から1.2の範囲で示すが、例えば0[pF]から12[pF]等であってもよい。
また、同図に示す一例では、トランジスタ32の動作閾値電圧VTNが0.5である場合の一例について説明する。
FIG. 6 is a graph showing an example of voltage-capacitance characteristics of the electronic circuit according to the second embodiment. The electrical characteristics of the
Although the horizontal axis is shown in a range from 0 to 1, it may range from about 0 [V] to 3.3 [V], for example. Further, although the vertical axis is shown in a range from 0 to 1.2, it may be, for example, from 0 [pF] to 12 [pF].
Further, in the example shown in the figure, an example will be described in which the operating threshold voltage VTN of the
直流電源36の出力電圧が直流電源35の出力電圧以下である範囲(すなわち、電圧が0から0.5である範囲)において、トランジスタ32はオンである。直流電源36の出力電圧が直流電源35の出力電圧を超えた範囲(すなわち、電圧が0.5から1である範囲)において、トランジスタ32はオフである。
The
直流電源36の出力電圧が直流電源35の出力電圧以下である範囲において、トランジスタ32はオンであるため、可変容量素子33には直流電源36の出力電圧が抵抗37を介して印加される。したがって、電子回路3の容量は、可変容量素子31の容量と可変容量素子33の容量との合成容量となる。
In a range where the output voltage of the
ここで、抵抗34の抵抗値は、可変容量素子33の電圧-容量特性に影響を与えない程度に十分に大きい抵抗値である。直流電源36の出力電圧が直流電源35の出力電圧を超えた範囲において、トランジスタ32はオフであるため、可変容量素子33の電圧-容量特性は変化しない。よって、電子回路3の容量は、可変容量素子31の容量に依存する。
Here, the resistance value of the
換言すれば、直流電源36の出力電圧が直流電源35の出力電圧を超えた範囲において、可変容量素子31及び可変容量素子33の合成容量の変化量は頭打ちになっているため、電子回路3は可変容量素子33を切り離すことにより、可変容量素子31の容量を支配的にし、十分な容量の変化量を確保する。
In other words, in the range where the output voltage of the
なお、直流電源36が印加する電圧の範囲は、直流電源35によりトランジスタ32のゲートGに印加される所定の電圧より大きい。より好適には、直流電源36が印加する電圧の範囲は、直流電源35によりトランジスタ32のゲートGに印加される所定の電圧の2倍以上であってもよい。
Note that the range of the voltage applied by the
[第2の実施形態のまとめ]
以上説明したように、本実施形態に係る電子回路3は、直流電源36と、可変容量素子31と、可変容量素子33と、トランジスタ32とを備える。電子回路3は、トランジスタ32を備えることにより、直流電源36の出力電圧に応じて、可変容量素子31に電圧を印加する場合と、可変容量素子31及び可変容量素子33に電圧を印加する場合とを切り替える。より具体的には、電子回路3は、トランジスタ32を備えることにより、可変容量素子31より遅れて可変容量素子33に電圧を印加する。すなわち、電子回路3は、電圧が低い領域においては可変容量素子31及び可変容量素子33に電圧を印加することにより容量の変化量を確保し、電圧が高い領域においては可変容量素子33を切り離すことにより容量の変化量を確保する。
[Summary of second embodiment]
As described above, the
したがって、電子回路3は、電圧が高い領域において電子回路3の電圧-容量特性が頭打ちになった場合であっても、トランジスタ32をオフすることにより、電子回路3の合成容量を小さくし、容量の可変範囲を大きくすることができる。
よって、本実施形態によれば、容量可変比が小さい可変容量素子を使用した場合であっても、トランジスタ32等の周辺回路を付加することにより、所望の電圧-容量特性を得ることができる。
Therefore, even if the voltage-capacitance characteristics of the
Therefore, according to this embodiment, even when a variable capacitance element with a small variable capacitance ratio is used, desired voltage-capacitance characteristics can be obtained by adding peripheral circuits such as the
また、上述した実施形態によれば、トランジスタ32は、nチャネル型のMOS-FETである。したがって、電子回路3は、バイポーラトランジスタを用いた場合のように電力損失が大きくなく、時間的な遅れも小さいため、好適に、所望の電圧-容量特性を得ることができる。
Further, according to the embodiment described above, the
また、上述した実施形態によれば、可変容量素子31及び可変容量素子33は、いずれも可変容量ダイオード(バリキャップ)である。したがって、本実施形態によれば、コストをかけて容量可変比が大きい可変容量ダイオードを開発しなくても、可変容量比が小さい可変容量ダイオードを用いて、所望の電圧-容量特性を得ることができる。
Further, according to the embodiment described above, both the
また、上述した実施形態によれば、可変容量素子31及び可変容量素子33は、同様の構造を有することにより同等の電気的特性を有する。したがって、本実施形態によれば、構造物のレイアウトを容易に行うことができる。
Further, according to the embodiment described above, the
また、上述した実施形態によれば、直流電源36が印加する電圧の範囲は、直流電源35によりトランジスタ32のゲートGに印加される所定の電圧の2倍以上である。換言すれば、直流電源36は、直流電源35により印加される電圧の2倍以上の電圧に可変することができる。したがって、本実施形態によれば、可変容量素子31の容量の変化が頭打ちになる前の電圧において、可変容量素子33の容量が合成される。したがって、電子回路3によれば、大きな可変容量比を得ることができる。
Further, according to the embodiment described above, the range of the voltage applied by the
[第3の実施形態]
図7及び図8を参照しながら、第3の実施形態について説明する。第3の実施形態に係る電子回路3Aは、トランジスタ32と、可変容量素子33と、抵抗34と、直流電源35とを複数備える点において第2の実施形態とは異なる。
同図には、n個(nは2以上の自然数)のトランジスタ32と、可変容量素子33と、抵抗34と、直流電源35とを備える場合の一例について説明する。
[Third embodiment]
A third embodiment will be described with reference to FIGS. 7 and 8. An
In the figure, an example will be described in which n transistors 32 (n is a natural number of 2 or more), a
図7は、第3の実施形態に係る電子回路の回路構成の一例を示す回路図である。同図を参照しながら、第3の実施形態に係る電子回路3Aの回路構成の一例について説明する。電子回路3Aの説明において、電子回路3と同様の構成については同様の符号を付することにより説明を省略する場合がある。電子回路3Aは、可変容量素子(第1可変容量素子)31と、直流電源36と、抵抗37とを備える。可変容量素子31、直流電源36及び抵抗37については電子回路3と同様のため説明を省略する。
FIG. 7 is a circuit diagram showing an example of the circuit configuration of an electronic circuit according to the third embodiment. An example of the circuit configuration of an
電子回路3Aは、複数の可変容量素子(第2可変容量素子)33を備える。具体的には、電子回路3Aは、可変容量素子33-1と、可変容量素子33-2と、…、可変容量素子33-nとを備える。
可変容量素子33のアノードAは接地される。
可変容量素子33のカソードKは、抵抗(第1抵抗)37と、複数の抵抗(第2抵抗)34のうち対応する抵抗34とを介して直流電源36の正極側端子361に接続される。具体的には、可変容量素子33-1のカソードKは、抵抗37と、複数の抵抗34のうち対応する抵抗である抵抗34-1とを介して直流電源36に接続される。また、可変容量素子33-2のカソードKは、抵抗37と、複数の抵抗34のうち対応する抵抗である抵抗34-2とを介して直流電源36に接続される。…、また、可変容量素子33-nのカソードKは、抵抗37と、複数の抵抗34のうち対応する抵抗である抵抗34-nとを介して直流電源36に接続される。
The
Anode A of
The cathode K of the
電子回路3Aは、複数のトランジスタ32を備える。具体的には、電子回路3Aは、トランジスタ32-1と、トランジスタ32-2と、…、トランジスタ32-nとを備える。
トランジスタ32のゲートGには、複数の直流電源35のうち対応する直流電源35により所定の電圧が印加される。具体的には、トランジスタ32-1のゲートGには、複数の直流電源35のうち対応する直流電源35-1により所定の電圧が印加される。また、トランジスタ32-2のゲートGには、複数の直流電源35のうち対応する直流電源35-2により所定の電圧が印加される。…、また、トランジスタ32-nのゲートGには、複数の直流電源35のうち対応する直流電源35-nにより所定の電圧が印加される。
The
A predetermined voltage is applied to the gate G of the
ここで、複数のトランジスタ32それぞれのゲートGに印加される電圧は互いに異なることが好適である。具体的には、直流電源35-1によりトランジスタ32-1のゲートGに印加される電圧と、直流電源35-2によりトランジスタ32-2のゲートGに印加される電圧と、…、直流電源35-nによりトランジスタ32-nのゲートGに印加される電圧とは、互いに異なることが好適である。
Here, it is preferable that the voltages applied to the gates G of each of the plurality of
トランジスタ32のドレインDは、抵抗(第1抵抗)37と複数の抵抗(第2抵抗)34のうち対応する抵抗34との接続点に接続される。具体的には、トランジスタ32-1のドレインDは、抵抗37と複数の抵抗34のうち対応する抵抗34-1との接続点に接続される。また、トランジスタ32-2のドレインDは、抵抗37と複数の抵抗34のうち対応する抵抗34-2との接続点に接続される。…、また、トランジスタ32-nのドレインDは、抵抗37と複数の抵抗34のうち対応する抵抗34-nとの接続点に接続される。
A drain D of the
トランジスタ32のソースSは、複数の抵抗(第2抵抗)34のうち対応する抵抗34と複数の可変容量素子(第2可変容量素子)33のうち対応する可変容量素子33との接続点に接続される。具体的には、トランジスタ32-1のソースSは、複数の抵抗34のうち対応する抵抗34-1と複数の可変容量素子33のうち対応する可変容量素子33-1との接続点に接続される。また、トランジスタ32-2のソースSは、複数の抵抗34のうち対応する抵抗34-2と複数の可変容量素子33のうち対応する可変容量素子33-2との接続点に接続される。…、また、トランジスタ32-nのソースSは、複数の抵抗34のうち対応する抵抗34-nと複数の可変容量素子33のうち対応する可変容量素子33-nとの接続点に接続される。
The source S of the
図8は、第3の実施形態に係る電子回路の電圧-容量特性の一例を示すグラフである。同図を参照しながら、電子回路3Aの電気的特性について説明する。同図には、直流電源36の出力電圧を可変させた場合における、接地点を基準とした端子38の容量の変化を示す。なお、図8に示すグラフは、回路シミュレーションにより得られた結果を示すグラフである。
横軸を0から1の範囲で示すが、例えば0[V]から3,3[V]程度であってもよい。また、縦軸を0から1.2の範囲で示すが例えば0[pF]から12[pF]等であってもよい。
FIG. 8 is a graph showing an example of voltage-capacitance characteristics of the electronic circuit according to the third embodiment. The electrical characteristics of the
Although the horizontal axis is shown in a range from 0 to 1, it may range from 0 [V] to about 3.3 [V], for example. Further, although the vertical axis is shown in a range from 0 to 1.2, it may be, for example, from 0 [pF] to 12 [pF].
また、図8に示す一例ではn=3の場合、すなわちトランジスタ32、可変容量素子33、抵抗34及び直流電源35を3個ずつ備える場合の一例について説明する。
一例として、直流電源35-1により印加される電圧は0.3、直流電源35-2により印加される電圧は0.5、直流電源35-3により印加される電圧は0.75として説明する。
Further, in the example shown in FIG. 8, an example will be described in which n=3, that is, an example in which three
As an example, the explanation will be made assuming that the voltage applied by the DC power supply 35-1 is 0.3, the voltage applied by the DC power supply 35-2 is 0.5, and the voltage applied by the DC power supply 35-3 is 0.75. .
直流電源36の出力電圧が直流電源35-1の出力電圧以下である範囲(すなわち、電圧が0から0.3である範囲)において、トランジスタ32-1、トランジスタ32-2及びトランジスタ32-3はいずれもオンである。
直流電源36の出力電圧が直流電源35-1の出力電圧以下である範囲において、トランジスタ32-1、トランジスタ32-2及びトランジスタ32-3はいずれもオンであるため、可変容量素子33-1、可変容量素子33-2及び可変容量素子33-3のいずれにも電圧が印加される。よって、電子回路3Aの容量は可変容量素子31、可変容量素子33-1、可変容量素子33-2及び可変容量素子33-3の合成容量となる。
In the range where the output voltage of the
In a range where the output voltage of the
直流電源36の出力電圧が直流電源35-1の出力電圧を超え、直流電源35-2の出力電圧以下である範囲(すなわち、電圧が0.3から0.5である範囲)において、トランジスタ32-1はオフであり、トランジスタ32-2及びトランジスタ32-3はオンである。
直流電源36の出力電圧が直流電源35-1の出力電圧を超え、直流電源35-2の出力電圧以下である範囲において、トランジスタ32-1はオフであり、トランジスタ32-2及びトランジスタ32-3はオンであるため、可変容量素子33-2及び可変容量素子33-3に電圧が印加される。換言すれば、可変容量素子33-1は切り離される。したがって、電子回路3Aの容量は、可変容量素子31、可変容量素子33-2及び可変容量素子33-3の合成容量となる。
In the range where the output voltage of the
In the range where the output voltage of the
直流電源36の出力電圧が直流電源35-2の出力電圧を超え、直流電源35-3の出力電圧以下である範囲(すなわち、電圧が0.5から0.75である範囲)において、トランジスタ32-1及びトランジスタ32-2はオフであり、トランジスタ32-3はオンである。
直流電源36の出力電圧が直流電源35-2の出力電圧を超え、直流電源35-3の出力電圧以下である範囲において、トランジスタ32-1及びトランジスタ32-2はオフであり、トランジスタ32-3はオンであるため、可変容量素子33-3に電圧が印加される。換言すれば、可変容量素子33-1及び可変容量素子33-2は切り離される。したがって、電子回路3Aの容量は、可変容量素子31及び可変容量素子33-3の合成容量となる。
In the range in which the output voltage of the
In the range where the output voltage of the
直流電源36の出力電圧が直流電源35-3の出力電圧を超えた範囲(すなわち、電圧が0.75から1である範囲)において、トランジスタ32-1、トランジスタ32-2及びトランジスタ32-3はいずれもオフである。
直流電源36の出力電圧が直流電源35-3の出力電圧を超えた範囲において、トランジスタ32-1、トランジスタ32-2及びトランジスタ32-3はいずれもオフであるため、可変容量素子33-1、トランジスタ32-2及び可変容量素子33-3にはいずれも電圧が印加されない。換言すれば、可変容量素子33-1、可変容量素子33-2及び可変容量素子33-3は切り離される。したがって、電子回路3Aの容量は、可変容量素子31となる。
In the range where the output voltage of the
In the range where the output voltage of the
すなわち、本実施形態によれば直流電源36の出力電圧に応じて、複数の可変容量素子33のうち電圧が印加される可変容量素子33が可変する。換言すれば、直流電源36の出力電圧が大きくなるに従い、複数の可変容量素子33が順番に切り離されていくため、合成容量が変化していく。したがって、電子回路3Aの合成容量は、直流電源36の出力電圧に応じて変化する。よって、電子回路3Aによれば、容量可変範囲を広げることができる。
That is, according to the present embodiment, the
[第3の実施形態のまとめ]
以上説明したように、本実施形態に係る電子回路3Aは、可変容量素子31、直流電源36及び抵抗37に加え、複数のトランジスタ32、可変容量素子33、抵抗34及び直流電源35を備える。複数のトランジスタ32は、直流電源36の出力電圧に応じて導通状態が切り替えられる。
すなわち、本実施形態によれば直流電源36の出力電圧に応じて、複数の可変容量素子33のうち電圧が印加される可変容量素子33が可変する。換言すれば、直流電源36の出力電圧が大きくなることに応じて可変容量素子33が切り離されていくため、合成容量が変化していく。したがって、電子回路3Aの合成容量は、直流電源36の出力電圧に応じて変化する。よって、電子回路3Aによれば、容量可変範囲が広がり、大きな可変容量比を得ることができる。
[Summary of third embodiment]
As described above, the
That is, according to the present embodiment, the
また、上述した実施形態によれば、複数のトランジスタ32それぞれのゲートGに印加される電圧は互いに異なる。したがって、直流電源36の出力電圧が大きくなるに従い、複数の可変容量素子33が順番に切り離されていく。したがって、電子回路3Aの合成容量は、直流電源36の出力電圧に応じて変化する。よって、電子回路3Aによれば、大きな可変容量比を得ることができる。
Further, according to the embodiment described above, the voltages applied to the gates G of each of the plurality of
[第4の実施形態]
図9を参照しながら、第4の実施形態について説明する。第4の実施形態に係る圧電発振器5は、圧電発振器1に電子回路3を適用したものである。具体的には、圧電発振器5は、第1可変容量素子18及び第2可変容量素子19に代えて、第1可変容量素子部51及び第2可変容量素子部52を備える点において圧電発振器1とは異なる。圧電発振器5の説明において、圧電発振器1と同様の構成については説明を省略する場合がある。
[Fourth embodiment]
A fourth embodiment will be described with reference to FIG. A
図9は、第2の実施形態に係る圧電発振器の回路構成の一例を示す回路図である。同図を参照しながら、圧電発振器5の回路構成の一例について説明する。
圧電発振器5は、圧電振動子11と、第1可変容量素子部51と、第2可変容量素子部52と、直流電源(直流電圧源)12と、トランジスタ21と、第1抵抗13と、第2抵抗22と、第3抵抗23とを備える。
FIG. 9 is a circuit diagram showing an example of a circuit configuration of a piezoelectric oscillator according to the second embodiment. An example of the circuit configuration of the
The
第1可変容量素子部51は、直流電源12により、圧電振動子11の第1端子111に印加される電圧に応じて容量が変化する。
第1可変容量素子部51は、可変容量素子(第1可変容量素子)511と、トランジスタ(第2トランジスタ)512と、可変容量素子(第2可変容量素子)513と、抵抗(第4抵抗)514と、直流電源515とを備える。
可変容量素子511のカソードKは、圧電振動子11の第1端子111に接続される。可変容量素子511のアノードAは接地される。
可変容量素子513のカソードKは、抵抗514を介して圧電振動子11の第1端子111に接続される。可変容量素子513のアノードAは接地される。
トランジスタ512のゲートGは、直流電源515により所定の電圧が印加される。トランジスタ512のドレインDは、圧電振動子11の第1端子111に接続される。トランジスタ512のソースSは、抵抗514と可変容量素子513との接続点に接続される。
抵抗514の一端は圧電振動子11の第1端子111に接続され、他端は可変容量素子513のカソードKとトランジスタ512のソースSとの接続点に接続される。
直流電源515は、所定の電圧をトランジスタ512のゲートGに印加する。
The capacitance of the first variable
The first variable
A cathode K of the
A cathode K of the
A predetermined voltage is applied to the gate G of the
One end of the
The
第2可変容量素子部52は、直流電源12により、圧電振動子11の第2端子112に印加される電圧に応じて容量が変化する。
第2可変容量素子部52は、可変容量素子(第3可変容量素子)521と、トランジスタ(第3トランジスタ)522と、可変容量素子(第4可変容量素子)523と、抵抗(第5抵抗)524と、直流電源525とを備える。
可変容量素子521のカソードKは、圧電振動子11の第2端子112に接続される。可変容量素子521のアノードAは接地される。
可変容量素子513のカソードKは、抵抗524を介して圧電振動子11の第2端子112に接続される。可変容量素子523のアノードAは接地される。
トランジスタ522のゲートGは、直流電源525により所定の電圧が印加される。トランジスタ522のドレインDは、圧電振動子11の第2端子112に接続される。トランジスタ522のソースSは、抵抗524と可変容量素子523との接続点に接続される。
抵抗524の一端は圧電振動子11の第2端子112に接続され、他端は可変容量素子523のカソードKとトランジスタ522のソースSとの接続点に接続される。
直流電源525は、所定の電圧をトランジスタ522のゲートGに印加する。
The capacitance of the second variable
The second variable
A cathode K of the
A cathode K of the
A predetermined voltage is applied to the gate G of the
One end of the
The
[第4の実施形態のまとめ]
以上説明したように、本実施形態に係る圧電発振器5は、圧電発振器1の構成における第1可変容量素子18及び第2可変容量素子19に代えて、第1可変容量素子部51及び第2可変容量素子部52を備える。したがって、圧電発振器5によれば、トランジスタ21を備えることにより圧電振動子11の第1端子111及び第2端子112にそれぞれ異なる電圧を印加し、直線的な電圧-容量特性を得ることができる。また、圧電発振器5によれば、第1可変容量素子部51及び第2可変容量素子部52を備えることにより、容量可変範囲が広がり、大きな可変容量比を得ることができる。
[Summary of the fourth embodiment]
As explained above, in the
以上、本発明を実施するための形態について実施形態を用いて説明したが、本発明はこうした実施形態に何ら限定されるものではなく、本発明の趣旨を逸脱しない範囲内において種々の変形及び置換を加えることができる。 Although the mode for implementing the present invention has been described above using embodiments, the present invention is not limited to these embodiments in any way, and various modifications and substitutions can be made without departing from the spirit of the present invention. can be added.
1…圧電発振器、11…圧電振動子、111…第1端子、112…第2端子、12…直流電源、13…第1抵抗、14…インバータ、141…入力端子、142…出力端子、15…抵抗、16…コンデンサ、17…コンデンサ、18…第1可変容量素子、19…第2可変容量素子、21…トランジスタ、22…第2抵抗、23…第3抵抗、24…電源、P1、P2、P3…接続点、3…電子回路、31…可変容量素子、32…トランジスタ、33…可変容量素子、34…抵抗、35…直流電源、36…直流電源、37…抵抗、38…端子、5…圧電発振器、51…第1可変容量素子部、511…可変容量素子、512…トランジスタ、513…可変容量素子、514…抵抗、515…直流電源、52…第2可変容量素子部、521…可変容量素子、522…トランジスタ、523…可変容量素子、524…抵抗、525…直流電源
DESCRIPTION OF
Claims (8)
カソードが第1抵抗を介して前記直流電圧源に接続され、アノードが接地された第1可変容量素子と、
カソードが前記第1抵抗と第2抵抗とを介して前記直流電圧源に接続され、アノードが接地された第2可変容量素子と、
ゲートに所定の電圧が印加され、ドレインが前記第1抵抗と前記第2抵抗との接続点に接続され、ソースが前記第2抵抗と前記第2可変容量素子との接続点に接続されたトランジスタと
を備える電子回路。 a DC voltage source;
a first variable capacitance element whose cathode is connected to the DC voltage source via a first resistor and whose anode is grounded;
a second variable capacitance element whose cathode is connected to the DC voltage source via the first resistor and second resistor and whose anode is grounded;
a transistor having a gate to which a predetermined voltage is applied, a drain connected to a connection point between the first resistor and the second resistor, and a source connected to a connection point between the second resistor and the second variable capacitance element; An electronic circuit comprising and .
請求項1に記載の電子回路。 The electronic circuit according to claim 1, wherein the transistor is an n-channel MOS-FET.
請求項1又は請求項2に記載の電子回路。 The electronic circuit according to claim 1 or 2, wherein the first variable capacitance element and the second variable capacitance element are both variable capacitance diodes.
請求項1から請求項3のいずれか一項に記載の電子回路。 The electronic circuit according to any one of claims 1 to 3, wherein the first variable capacitance element and the second variable capacitance element have mutually equivalent electrical characteristics.
請求項1から請求項4のいずれか一項に記載の電子回路。 The electronic circuit according to any one of claims 1 to 4, wherein the voltage range applied by the DC voltage source is twice or more of a predetermined voltage applied to the gate of the transistor.
カソードが第1抵抗を介して前記直流電圧源に接続され、アノードが接地された第1可変容量素子と、
カソードが、前記第1抵抗と、複数の第2抵抗のうち対応する前記第2抵抗とを介して前記直流電圧源に接続され、アノードが接地された複数の第2可変容量素子と、
ゲートに所定の電圧が印加され、ドレインが前記第1抵抗と複数の前記第2抵抗のうち対応する前記第2抵抗との接続点に接続され、ソースが複数の前記第2抵抗のうち対応する前記第2抵抗と複数の前記第2可変容量素子のうち対応する前記第2可変容量素子との接続点に接続された複数のトランジスタと
を備える電子回路。 a DC voltage source;
a first variable capacitance element whose cathode is connected to the DC voltage source via a first resistor and whose anode is grounded;
a plurality of second variable capacitance elements whose cathodes are connected to the DC voltage source via the first resistor and the corresponding second resistor among the plurality of second resistors, and whose anodes are grounded;
A predetermined voltage is applied to a gate, a drain is connected to a connection point between the first resistor and a corresponding one of the plurality of second resistors, and a source is connected to a corresponding one of the plurality of second resistors. An electronic circuit comprising: a plurality of transistors connected to a connection point between the second resistor and a corresponding one of the plurality of second variable capacitance elements.
請求項5に記載の電子回路。 The electronic circuit according to claim 5, wherein voltages applied to the gates of each of the plurality of transistors are different from each other.
前記第1端子に印加される電圧に応じて容量が変化する第1可変容量素子部と、
前記第2端子に印加される電圧に応じて容量が変化する第2可変容量素子部と、
直流電圧源と、
前記第1端子に一端が接続され、他端が前記直流電圧源に接続された第1抵抗と、
ゲートが前記直流電圧源に接続され、ドレインが前記直流電圧源とは異なる電源に接続され、ソースが第2抵抗に接続されたトランジスタと、
一端が前記トランジスタのソースに接続され、他端が接地された第2抵抗と、
一端が前記トランジスタのソースと第2抵抗との接続点に接続され、他端が前記第2端子に接続された第3抵抗と
を備え、
前記第1可変容量素子部は、
カソードが前記第1端子に接続され、アノードが接地された第1可変容量素子と、
カソードが第4抵抗を介して前記第1端子に接続され、アノードが接地された第2可変容量素子と、
ゲートに所定の電圧が印加され、ドレインが前記第1端子に接続され、ソースが前記第4抵抗と前記第2可変容量素子との接続点に接続された第2トランジスタとを備え、
前記第2可変容量素子部は、
カソードが前記第2端子に接続され、アノードが接地された第3可変容量素子と、
カソードが第5抵抗を介して前記第2端子に接続され、アノードが接地された第4可変容量素子と、
ゲートに所定の電圧が印加され、ドレインが前記第2端子に接続され、ソースが前記第5抵抗と前記第4可変容量素子との接続点に接続された第3トランジスタとを備える
圧電発振器。 a piezoelectric vibrator including a first terminal and a second terminal;
a first variable capacitance element portion whose capacitance changes depending on the voltage applied to the first terminal;
a second variable capacitance element portion whose capacitance changes depending on the voltage applied to the second terminal;
a DC voltage source;
a first resistor having one end connected to the first terminal and the other end connected to the DC voltage source;
a transistor having a gate connected to the DC voltage source, a drain connected to a power source different from the DC voltage source, and a source connected to a second resistor;
a second resistor whose one end is connected to the source of the transistor and whose other end is grounded;
a third resistor, one end of which is connected to a connection point between the source of the transistor and the second resistor, and the other end of which is connected to the second terminal;
The first variable capacitance element section is
a first variable capacitance element whose cathode is connected to the first terminal and whose anode is grounded;
a second variable capacitance element whose cathode is connected to the first terminal via a fourth resistor and whose anode is grounded;
a second transistor having a gate applied with a predetermined voltage, a drain connected to the first terminal, and a source connected to a connection point between the fourth resistor and the second variable capacitance element;
The second variable capacitance element section is
a third variable capacitance element whose cathode is connected to the second terminal and whose anode is grounded;
a fourth variable capacitance element whose cathode is connected to the second terminal via a fifth resistor and whose anode is grounded;
A piezoelectric oscillator comprising: a third transistor having a gate applied with a predetermined voltage, a drain connected to the second terminal, and a source connected to a connection point between the fifth resistor and the fourth variable capacitance element.
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