JP2023118111A - リアルタイムでのアナログ電気生理学的信号からの電力線ノイズのフィルタリング - Google Patents

Abstract

【課題】アナログ電位図及び心電図から電力線ノイズを除去すること。【解決手段】電力線干渉（ＰＬＩ）抑制方法は、ＰＬＩと重ね合わされた入力アナログ信号を受信することと、ＰＬＩの１つ又は２つ以上の高調波をリアルタイムでデジタル的に推定することと、含む。１つ又は２つ以上のデジタル的に推定された高調波に応答して、ＰＬＩのそれぞれの１つ又は２つ以上の高調波に整合する１つ又は２つ以上のアナログ高調波波形が出力される。入力アナログ信号及び１つ又は２つ以上のアナログ高調波波形が受信され、入力アナログ信号内の重ね合わされたＰＬＩが、１つ又は２つ以上のアナログ高調波波形を使用して抑制される。抑制されたＰＬＩを有する入力アナログ信号に対応するアナログ出力信号が出力される。【選択図】図２

Description

本開示は、概して、電気生理学的信号の処理に関し、具体的には、アナログ電位図及び心電図からの電力線ノイズの除去に関する。

心電図（electrocardiograms、ＥＣＧ）から電力線干渉（power line interference、ＰＬＩ）を除去するためのいくつかの技術が、特許文献において提案された。例えば、米国特許第７，８９４，８８５号は、対象の心電図（ＥＣＧ）信号を監視するための方法を説明しており、その方法は、少なくとも第１のＥＣＧ電極から平均信号をデジタルサンプリングすることと、平均干渉周波数を判定することと、少なくとも第２のＥＣＧ電極から未処理のＥＣＧ信号をデジタルサンプリング及びバッファリングすることと、を含む。本方法は、未処理のＥＣＧ信号をフィルタリングして、残差信号を生成することと、残差信号に基づいて、平均干渉周波数における主干渉信号の第１の振幅及び第１の位相偏移、並びに平均干渉周波数におけるそれぞれの倍数において１つ又は２つ以上の高調波干渉信号の第２の振幅及び第２の位相偏移を計算することと、未処理のＥＣＧ信号から主干渉信号及び１つ又は２つ以上の高調波干渉信号をデジタル減算して、クリーンなＥＣＧ信号を生成及び出力することと、を更に含む。

以下の本開示の実施例の詳細な説明を図面と一緒に読むことで、本開示のより完全な理解が得られるであろう。

本開示の一実施例による、スタンドアロンのレコーダであって、電力線干渉（ＰＬＩ）ハイブリッドフィルタを介してインターフェースされている、レコーダを備えた、カテーテルベースの電気生理学的（electrophysiological、ＥＰ）検知、信号分析、及びアブレーションシステムの概略描写例解図である。 本開示の一実施例による、アナログＥＣＧ信号からＰＬＩをリアルタイムで除去するための回路の概略ブロック図である。 本開示の別の一実施例による、アナログＥＣＧ信号からＰＬＩをリアルタイムで除去するための回路の概略ブロック図である。 本開示の一実施例による、図２及び図３の回路のうちの１つを使用して、アナログＥＰ信号からＰＬＩを除去するための方法を概略的に例解するフローチャートである。

概説
心臓診断は、例えば、心臓の催不整脈性組織を識別するために、本明細書ではどちらもＥＣＧ信号と称される体表面電位図及び心内電位図などの、電気生理学的（ＥＰ）データの取得を含み得る。

典型的には、ＥＰ処置中に、ＥＣＧ信号は、医療スタッフが検査するために、マルチチャネルＥＣＧレコーダにおいてリアルタイムで取得及び表示される。ペーシングのタイミングは、レコーダによって取得されるリアルタイム信号に基づいている。レコーダは、ＥＰマッピングカテーテルなどのカテーテルの１つ又は２つ以上の電極によって取得された心臓内ＥＣＧ信号を更に表示することができる。

典型的には、ペーシング信号のタイミングは、記録されたＥＣＧ信号と同期され、かつＴ波に対して定義された遅延で開始されて、心室頻拍及び細動が開始するのを回避する。したがって、正確なペーシングを容易にするために、ペーシング器具は、リアルタイムで正確にＴ波を検出しなければならない。

Ｔ波を識別する際の課題の１つは、電力線干渉（ＰＬＩ）である。Ｔ波は、ＰＬＩに特に敏感であり、しばしば、適切な接地、遮蔽、及び増幅器設計にもかかわらず、歪みが生じる。ＰＬＩを除去するためのデジタル方法が知られている。しかしながら、デジタルドメインにおけるＰＬＩの除去は、時間遅延を生じさせ、これは、所望の同期したペーシングを不正確に（例えば、Ｔ波に対してわずかな遅延時間に）し得る。

したがって、解決策を必要とする特に挑戦的なタスクは、ＰＬＩをリアルタイムで除去することである。ＰＬＩのリアルタイムでの除去はまた、概して、捕捉されたＥＣＧ信号を検査するのに有用であり得る。

以下に説明される本開示のいくつかの実施例は、（例えば、ＥＰ信号がデジタル化される前に）アナログＥＰ信号から少なくともＰＬＩの有意な部分をリアルタイムで除去するための技術を提供する。任意選択的に、これは、Ｔ波をリアルタイムで識別するのを支援し得る。開示されるフィルタは、ＰＬＩの推定はデジタル的に行われるが、そのキャンセル（例えば、元のＥＰ信号からの減算）はアナログなので「ハイブリッド」と称される。

ハイブリッド技術は、ＰＬＩ基本高調波（例えば、５０Ｈｚ）並びにより高次の高調波を検出するように設計された回路を使用して、ＥＣＧ信号をサンプリングする。一実施例では、マイクロプロセッサは、入来信号から任意のＰＬＩ成分（例えば５０Ｈｚ又は６０Ｈｚ成分）及びそのより高次の高調波をデジタル的に抽出するように調整される。

この実施例では、ノイズ信号は、連続的なＰＬＩサイクルの間で（例えば、５０ＨｚのＰＬＩの場合、２０ミリ秒ごとに）推定される。回路は、デジタル的に生成された（予測された）ノイズ信号をアナログ信号に変換して、それを元のアナログＥＣＧから加え、アナログ信号からのＰＬＩのキャンセルを提供する予測位相シフト、例えば、１８０°位相シフトに、デジタル処理と関連付けられた予測遅延を加算して、ＰＬＩを検出する。

いくつかの例示的な実施形態では、このＰＬＩ除去技術は、位相偏移を調整してＰＬＩ抑制を改善するためにフィードバックを使用する。すなわち、開示されるフィードバック技術は、フィードバックループを有する回路を使用して、ＰＬＩ抑制を経時的に改善する。この解決策では、最初のいくつかの心周期は、依然としてノイズが多くなり得るが、その後、処理回路がリアルタイムで十分な抑制を達成する。

別の実施例では、ＰＬＩ除去技術は、予測方法を使用して、ほぼゼロの遅延時間又は時間ジッタ（例えば、どちらも０．１ミリ秒未満）で、ＥＣＧからＰＬＩの大きさをリアルタイムで低減する。この予測技術は、ＰＬＩのパラメータの変化が、心周期の持続期間と比較して緩やかに生じるものとしている。したがって、１つ又は２つ以上の比較的最近のサイクルを、ＰＬＩのパラメータ、例えばＰＬＩのエネルギー、位相、及び／又は周波数を推定するために使用することができる。回路によって生成されたＰＬＩ干渉除去信号の必要とされる位相シフト（例えば、下で説明されるように、較正によって補正された位相）が予測される。位相整合した除去信号は、リアルタイムアナログＥＣＧ信号に加えられて、ＰＬＩを減算して、低減されたＰＬＩを有する上述した記録機器に出力される。

いくつかの実施例は、ＰＬＩフィルタを提供し、ＰＬＩフィルタは、（ａ）ＰＬＩ高調波推定器であって、（ｉ）ＰＬＩと重ね合わされた未処理の入力アナログＥＣＧ信号を受信して、ＰＬＩの１つ又は２つ以上の高調波をリアルタイムで推定すること、及び（ｉｉ）推定に応答して、ＰＬＩのそれぞれの１つ又は２つ以上の高調波に整合する１つ又は２つ以上の高調波波形を出力すること、を行うように構成された、ＰＬＩ高調波推定器と、（ｂ）ＰＬＩキャンセラ（差動増幅器又は信号合成器など）であって、（ｉ）１つの入力として入力アナログＥＣＧ信号を受信し、別の入力として１つ又は２つ以上の高調波波形を受信して、入力信号からの重ね合わされたＰＬＩを抑制する（例えば、除去する）こと、及び（ｉｉ）ＰＬＩから除去された入力信号である、それぞれのアナログＥＣＧ信号を出力すること、を行うように構成された、ＰＬＩキャンセラ、と、を備える。

５０／６０Ｈｚ及びその高調波ノイズが、上記の実施例のうちのいずれによっても完全に解消されない場合であっても、リアルタイムで達成されたＰＬＩ抑制のレベルが有意であり得る。

システムの説明
図１は、スタンドアロン型レコーダ３５を備えた、カテーテルベースの電気生理学的（ＥＰ）検知、信号解析、及びアブレーションシステム２０の概略描写例解図である。レコーダ３５は、典型的には、医師がアナログＥＣＧ信号（心臓内及び体表面の両方）を見るために使用される。レコーダ３５は、本開示の一実施例による、ハイブリッド電力線干渉（ＰＬＩ）フィルタ５５を介してインターフェースされている。システム２０は、例えば、患者インターフェースユニット（patient interface unit、ＰＩＵ）２４、例えば、Ｂｉｏｓｅｎｓｅ－Ｗｅｂｓｔｅｒ社製のＣＡＲＴＯ（登録商標）３システムを含み得る。ＰＩＵ２４に接続されたＥＣＧのリードは、更なる処理のためにサンプリングされて、更に、未処理のＥＣＧ信号をリアルタイムで表示するためのレコーダ３５に方向付けられる。明確にするために、電力ケーブル、ソケット、及びインレットなどの要素は、図１から省略されている。

見られるように、システム２０は、医師３０によって患者２８の心臓２６にナビゲートされるシャフト２２を有するカテーテル２１を含む。描画された例では、医師３０は、カテーテルの近位端の近くのマニピュレータ３２を使用してシャフト２２を操作しながら、シース２３を通してシャフト２２を挿入する。

挿入図２５及び挿入図４５に示されるように、カテーテル２１のシャフト２２の遠位端は、例えば電極対Ｍ１－Ｍ２を備える双極ペーシングアセンブリ４０によるペーシングに使用され得る、嵌合された電極である。カテーテル２１の近位端は、ＰＩＵ２４に、及び例えばＰＩＵ２４を介してレコーダ３５に接続される。

ＰＩＵ２４は、体表面ＥＣＧパッチ４９から、及び／又はカテーテル２１の遠位端に装着された電極（例えば、Ｍ１、Ｍ２）から、ＰＬＩと重ね合わされたＥＣＧ波形を受信する。典型的には、パッチ４９は、患者２８の胸部及び脚の周りの皮膚に取り付けられる。ＰＩＵ２４は、ケーブル３９を通るワイヤによってパッチ４９に接続されて、ＥＣＧパッチ４９から信号を受信する。ＰＩＵ２４は、ケーブル２２を通るワイヤによってカテーテル２１に接続されて、カテーテル２１の遠位端で電極から信号を受信する。レコーダ３５は、カテーテル、ＥＰマッピングカテーテルなどのカテーテル、例えば任意選択的にマッピング又は他の専用のマッピングカテーテル（図示せず）にも使用されるカテーテル２１の電極から、ＰＬＩと重ね合わせた信号を受信し得る。

レコーダ３５は、記録されたＥＣＧ信号と同期するペーシング信号を生成するために使用される。代替的に、レコーダ３５と通信するスタンドアロン型ペースメーカーが、ペーシング信号を生成し得る。一実施例として、Ｔ波の識別は、Ｔ波中のペーシングの回避を提供する。Ｔ波は、典型的には、ＰＬＩに敏感であり、適切な識別は、レコーダ３５に表示されるＥＣＧ信号からＰＬＩの少なくとも一部を除去することによって改善され得る。いくつかの例示的な実施形態では、ハイブリッドフィルタ５５は、レコーダ３５に提供されるＥＣＧ信号に遅延を課すことなく、ＰＬＩの少なくとも一部分を除去するように構成されている。

いくつかの例示的な実施形態によれば、ハイブリッドＰＬＩフィルタ５５は、線５９に一体化されて、アナログ信号をレコーダ３５の入力に方向付ける前に、未処理のＥＣＧのＰＬＩを低減するように構成されている。

ハイブリッドＰＬＩフィルタ５５は、ＥＣＧ信号がレコーダ３５に入力される前にアナログＥＣＧ信号からＰＬＩを除去する、少なくとも１つのタイプの開示されるＰＬＩ除去回路（図２及び図３に示される）を収容する。

コンソール２４内の信号からＰＬＩを含むコヒーレント信号を除去するための技術は、米国特許第７，８９４，８８５号に説明されており、当該特許は、参照により本明細書に組み込まれる。

１つ又は２つ以上の追加的なカテーテル（図示せず）が心臓２６に挿入されて、ＥＰマッピング及び／又はアブレーションを行い得る。この目的のために、ＥＣＧ信号は、１つ又は２つ以上の追加的なカテーテルに配置された電極から取得され得（かかる信号は、本開示では、「心臓内ＥＣＧ信号」とも呼ばれる）、ＰＩＵ２４及びレコーダ３５によって受信され得る。かかるＥＣＧ信号はまた、ハイブリッドフィルタ５５によってフィルタリングされるＰＬＩであり得る。加えて、非マッピング信号（例えば、温度及び接触圧力の示度）がカテーテルから受信され得る。

ＰＩＵ２４は、例えば汎用コンピュータであり得るプロセッサ４１とインターフェースし得、様々な信号を受信するための好適なフロントエンド及びインターフェース回路３８を備える。プロセッサ４１は、これらの信号に含まれる情報を使用して、電気生理学的マップ３１及びＥＣＧトレース４４を構築し、これらをディスプレイ２７上に提示する。ディスプレイ２７でのＥＣＧトレース４４の表示は、典型的には、レコーダ３５に示されるＥＣＧトレースに対して遅延する。

ＥＰマッピング処置中に、カテーテルの場所は、それらが患者の心臓２６内にある間、追跡することができる。かかる追跡は、その開示が参照により本明細書に組み込まれる、米国特許第８，４５６，１８２号に説明されている、Ｂｉｏｓｅｎｓｅ－Ｗｅｂｓｔｅｒ社製のＡｃｔｉｖｅ Ｃｕｒｒｅｎｔ Ｌｏｃａｔｉｏｎ（ＡＣＬ）システムを使用して実行され得る。

したがって、プロセッサ４１は、ＥＣＧなどの、カテーテルから受信した任意の所与の信号を、信号が取得された場所と関連付け得る。プロセッサ４１は、これらの信号に含まれる情報を使用して、ディスプレイ上に示すようにローカルアクティベーション時間（local activation time、ＬＡＴ）マップなどのＥＰマップを構築する。アブレーションを行うために、マッピング／アブレーションカテーテル（図示せず）の電極は、生成器４７に接続され（例えば、切り替えられ）得る。

様々な実施例では、開示されるハイブリッドＰＬＩフィルタ５５の異なる要素は、１つ若しくは２つ以上の別個の構成要素、１つ若しくは２つ以上の特定用途向け集積回路（Application-Specific Integrated Circuit、ＡＳＩＣ）、及び／又は１つ若しくは２つ以上のフィールドプログラマブルゲートアレイ（Field-Programmable Gate Array、ＦＰＧＡ）を使用するなどの、好適なハードウェアを使用して実装され得る。開示されるハイブリッドＰＬＩフィルタの機能のいくつか、例えば、そのプロセッサのいくつか又は全ての機能が、１つ又は２つ以上の汎用プロセッサに実装され得、プロセッサは、本明細書に説明された機能を実施するようにソフトウェアにプログラムされる。ソフトウェアは、例えば、ネットワークを通じて、若しくはホストから、電子的形態でプロセッサにダウンロードされ得るか、又はソフトウェアは、代替的若しくは追加的に、磁気メモリ、光学メモリ、若しくは電子メモリなどの非一時的な有形媒体に提供及び／若しくは記憶され得る。具体的には、ハイブリッドＰＬＩフィルタ５５は、下で更に説明するように、図２及び図３に含まれる、本明細書に開示される専用のアルゴリズムを実行し、当該アルゴリズムは、フィルタ５５が、開示されたステップを実行することを可能にする。

アナログＥＣＧ信号からのＰＬＩのリアルタイムでの除去
図２は、本開示の一実施例による、アナログＥＣＧ信号３０３からＰＬＩをリアルタイムで除去するための回路２００の概略ブロック図である。回路２００は、ＥＣＧ信号をサンプリングして、１～５周期、例えば、ＰＬＩ基本高調波の１周期、の時間遅延（例えば、５０Ｈｚ信号の場合、２０ミリ秒の遅延）を有するＰＬＩ信号を推定し、その推定を適用して、ＰＬＩをリアルタイムで除去するように構成されている。ＰＬＩ信号は この期間にわたって、例えば、１００ミリ秒にわたって、有意に変化しないものとする。

見られるように、２アームのレイアウトでは、入力ＥＣＧ信号（中央のグラフ挿入図３２５にも見られる）は、増幅器３０４及び（＋）差動増幅器３１６に並列して送給される。ＥＣＧ信号３０３は、例えば５０Ｈｚ又は６０Ｈｚの正弦波及びその高調波（１００Ｈｚ、１５０Ｈｚなど）によって、ＰＬＩと本質的に重ね合わされる。

更に見られるように、（－）差動増幅器３１６には、位相補正干渉信号３３３（下部のグラフ挿入図３２５にも見られる）が送給される。この信号は、基本高調波（例えば、５０Ｈｚ～５００Ｈｚの振幅の結合）を含む、ＰＬＩの最高１０個の高調波の線形結合である。差動振幅増幅器３１６は、（ＬＰＦ３１８による低域通過フィルタ処理後に）入力ＥＣＧ信号３０３から干渉信号３３３を減算して、ＰＬＩフィルタリングされた信号３５０を生成する。ＰＬＩを除去した信号３５０は、上部のグラフ挿入図３２５にも示されている。

上で説明したＰＬＩフィルタ処理は、アナログ信号で行われる。この目的のために、Ａ／Ｄ回路３０８及びＤ／Ａ回路３３２は、デジタルプロセッサ３１５が、ＰＬＩ干渉をデジタル的に特徴付け、それに応答して、アナログ信号３３３に変換される補正デジタル信号３３０を出力することを可能にする。要素３０８、３１５、及び３３２は、以下、集合的に「予測ＰＬＩ高調波推定器」と呼ばれる。

上述したように、ＰＬＩ除去回路２００は、予測方法を使用して、ごくわずかな時間遅延を伴って、ＥＣＧからＰＬＩをリアルタイムで除去する。ＰＬＩは、デジタルプロセッサ３１５によってＰＬＩを計算する期間にわたって有意に変化しないと予測される。本技術は、ＰＬＩのパラメータの変化が緩やかに生じるものとしている。したがって、１つの前のサイクルは、良好なノイズ推定である。単一のサイクル（例えば、２０ミリ秒）のリアルタイム性能を達成するために、回路２００は、１つの干渉サイクルが除去される前に、１つの干渉サイクル（例えば、５０Ｈｚで２０ミリ秒）を取得して、デジタル化する。これは、次のサイクル５１５のために推定されて、そのサイクル中にＥＣＧ信号５１０からＰＬＩ高調波を除去するのに使用されるために、四角５０５においてサンプリングされた信号として挿入図３２５に示されている。

デジタル補正信号をデジタル的に推定及び生成するために、プロセッサ２１５は、以下の構成要素を含む。
１．少なくとも１つのＰＬＩサイクル（例えば、２０ミリ秒で、１ｋＨｚの回路によってサンプリングされて２００個のデジタルサンプルを生成する）のデジタルサンプルの形態で記憶する、バッファ３１０。
２．デジタル信号をフィルタリングして、ＥＣＧ高調波のみが計算されることを確実にする、コムフィルタ３１２（ＦＩＲフィルタ）。ＬＰＦ（コムフィルタ３１２）は、７５０Ｈｚを超える周波数をフィルタ除去する。
３．約５０Ｈｚ（５０Ｈｚ～５００Ｈｚ）基準の１０個の高調波の振幅を計算する、アーチファクト検出モジュール３２２（ＦＦＴアルゴリズム）。
４．電力線の実際の周波数（例えば、４９．９７５Ｈｚ）を測定する、周波数測定モジュール３７８。
５．上で測定した実際の電力線周波数の高調波を有する、ｓｉｎ／ｃｏｓ信号波形生成器。
６．各周波数において生成された推論波形の高調波波形に推定振幅を乗算する、乗算器。
７．下で説明される較正に基づいて、ノイズ高調波が完全に減算されることを確実にする、位相補正（例えば、固定）モジュール３４５。

検討した位相は、入力データ（ノイズを有するＥＣＧ）とプロセッサ３１５（ノイズのみの正弦波）の出力との間の遅延に起因するもの、すなわち、ＦＦＴ演算によって生じたものである。一般に、入力と出力との間の遅延は、ＦＦＴを計算するために何個のＥＣＧチャネルをプロセッサが使用するかに依存する。

この遅延は、較正中に一定かつ測定可能であり、（システムにおいて何個のチャネルが必要であるかに依存する）遅延の測定後に、回路には一定の遅延値が設定される。

更に、図２に見られるように、いくつかの例示的な実施形態では、回路３３４は、周囲環境内のＰＬＩを検出するように構成されたアンテナ３３５を含む。アンテナ３３５からの出力は、汎用干渉基準信号を提供し得る。この基準信号を使用して、干渉信号、例えばＰＬＩ並びに他の干渉信号、の周波数がより正確に検出され得る。かかる場合、周波数測定モジュール３７８は、誘導干渉の周波数を検出して、検出された周波数に位相固定干渉を生成し、それにより、図２のハイブリッドＰＬＩフィルタは、これらをＥＣＧ波形から（又はＥＧＭ信号から）除去することができる。誘導的な及び／又は静電容量的な電気的干渉は、ペーシング、感知、及びアブレーションシステム２０の構成要素から生成され得る。誘導的な及び／又は静電容量的な電気的干渉は、カテーテル室に見出される他のデバイスによって、並びにＰＬＩから生成され得る。

上述したように、示された実施例では、任意のかかる干渉は、アンテナ３３５を備える回路３３４によって検出される。上述したように、周波数測定モジュール３７８は、単に回路３３４のみによって、又は電力網からの（例えば、有線及び無線基準信号を合計することによる）基準信号とともに送給され得る。

ＰＬＩ高調波推定器（例えば、アーチファクト検出モジュール３２２を備える回路）は、アンテナを使用して、取得した干渉信号を受信し、干渉信号の１つ又は２つ以上の高調波をリアルタイムで推定し、その推定に応答して、干渉信号のそれぞれの１つ又は２つ以上の高調波に整合する１つ又は２つ以上の高調波波形を出力するように更に構成されている。差動増幅器３１６は、入力アナログ信号及び１つ又は２つ以上の高調波波形を受信し、１つ又は２つ以上の高調波波形を使用して、入力アナログ信号内の重ね合わされた干渉信号を抑制して、抑制干渉信号を有する入力アナログ信号（例えば、フィルタリングされたＥＣＧ３５０）に対応するアナログ出力信号を出力する。

図３は、本開示の別の実施例による、アナログＥＣＧ信号２０２からの電力線干渉（ＰＬＩ）をリアルタイムで除去するための回路３００の概略ブロック図である。見られるように、ＥＣＧ信号は、典型的には、ＰＬＩと、例えば、５０Ｈｚ又は６０Ｈｚの信号と重ね合わされる。いくつかの例示的な実施形態では、回路３００は、増幅器２０４と、帯域通過フィルタ２０６と、マイクロプロセッサ２２２と、フィードバックループ２２０と、差動増幅器２１６と、を含む。いくつかの実施例によれば、回路３００において、マイクロプロセッサ２２２は、ＥＣＧ２０２に対して逆（１８０°位相シフト）の推定ＰＬＩ信号を生成し、差動増幅器２１６は、その信号をＥＣＧ２０２から減算する。いくつかの例示的な実施形態では、次いで、回路３００からの出力が増幅器２１８によって増幅され、レコーダ３５に表示される。任意選択的に、及び好ましくは、増幅器２１８は、レコーダ３５に組み込まれる。

いくつかの実施例によれば、マイクロプロセッサ２２２は、ＥＣＧ２０２を粗にサンプリングして、ＰＬＩを検出する。いくつかの例示的な実施形態では、マイクロプロセッサ２２２は、任意選択的に、及び好ましくは既製品である、１２ビットプロセッサである。他のサイズ決定されたマイクロプロセッサ（例えば、１６ビットマイクロプロセッサ）も想到される。いくつかの例示的な実施形態では、マイクロプロセッサ２２２は、直接メモリアクセス（Direct Memory Access、ＤＭＡ）２１０と、ＦＦＴモジュール２１４（又はＦＦＴ機能）と、ｓｉｎ／ｃｏｓ生成器２２４と、を含む。

いくつかの実施例によれば、マイクロプロセッサ２２２のアナログ－デジタル変換器２０８は、入力ＥＣＧ信号をサンプリングする。任意選択的に、入力は、１２ビットでサンプリングされる。いくつかの例示的な実施形態では、ＦＦＴモジュール２１４は、ＦＦＴを行って、ＰＬＩのパラメータ、例えば、サンプリングされたＰＬＩのゲイン、周波数、及び位相を検出する。いくつかの例示的な実施形態では、ｓｉｎ／ｃｏｓ生成器２２４は、検出された周波数及びゲインを有するｓｉｎ／ｃｏｓ信号を生成する。任意選択的に、生成されたゲイン及び周波数は、予め定義された変調に基づいて、検出されたゲイン及び周波数に対して変調され得る。いくつかの実施例によれば、生成された信号の位相は、線２２６内のＥＣＧ２０２に対して逆（１８０°位相シフト）になるように定義され、それにより、差動増幅器２１６でのこの生成されたＰＬＩ信号の追加は、ＥＣＧ２０２からのＰＬＩの減算を提供する。任意選択的に、位相は、サンプリングされた信号の検出された位相に予め定義された補正に加算して、マイクロプロセス２２２によって課される遅延を補償することに基づいている。任意選択的に、遅延は、２０ミリ秒である。定義された位相シフトを有する生成されたＰＬＩは、デジタル－アナログ変換器２１２によってアナログ信号へ逆に変換され、それにより、そのアナログ信号は、差動増幅器２１６を使用して、ＥＣＧ２０２から減算され得る。

いくつかの例示的な実施形態では、計算時間によって生じる任意の遅延を補償するための予め定義された補正は、マイクロプロセッサ２２２のメモリに記憶され得る。

いくつかの実施例によれば、フィードバックループ２２０は、回路３００からの出力をマイクロプロセッサ２２２へ逆に方向付けて、ＰＬＩの検出を累進的に改善する。

任意選択的に、フィードバック２２０は、回路３００の位相及び周波数の整合を（例えば、心臓の最高数サイクルの時間内で）累進的に改善する。開示される回路は、改善されたＰＬＩ抑制が達成されるまで、補正波形の位相を（試行錯誤モードで）段階的に調整するものとみなすことができる。

上述したように、この解決策では、最初のいくつかの心周期は、依然としてノイズが多くなり得るが、その後、処理回路がリアルタイムで十分なＰＬＩ抑制を達成する。低コストの１２ビットマイクロプロセッサ２２２によって提供されるリアルタイムのＰＬＩ減算は、いくらか「粗」であるが、それでも、ＰＬＩがアナログＥＣＧ信号から、ＥＣＧ信号２５０の解析を更に容易にするレベルまで低減される（例えば、少なくとも１桁低減される）。いくつかの例示的な実施形態では、ＰＬＩノイズを低減することは、Ｔ波発生の識別を改善する。

差動増幅器２１６からの出力は、増幅器２１８によって増幅され、レコーダ３５に表示される。いくつかの例示的な実施形態では、ＥＣＧをレコーダに表示する前にＰＬＩを抑制することは、Ｔ波発生時間を検出し、それに応答して、カテーテル２１を心臓２６に注入するペーシング信号を生成する能力を改善する。

市販のマイクロプロセッサであり得るＰＬＩマイクロプロセッサ２２２の除去を提供することは、以下のいくつかのサブ回路を含む。
（ａ）いくらか粗であるが、ＥＣＧ信号の十分に正確なサンプリングを提供する、Ａ／Ｄ１２ビットサンプリングステージ２０８。
（ｂ）サンプリングされた信号は、直接メモリアクセス（ＤＭＡ）コントローラ２１０タイプであり得るデータ点取得部２１０に集約される。
（ｃ）バッファステージ２１０は、ＦＦＴステージ２１４の形態の５０Ｈｚ（又は６０Ｈｚ）の信号振幅検出器が、ＰＬＩの振幅を抽出すること、及び推定ＰＬＩ振幅を高調波ｓｉｎ／ｃｏｓｉｎｅ波生成器２２４に出力することを可能にする。デジタル高調波信号は、差動増幅器２１６に方向付けられた線２２６のアナログＥＣＧ信号のＰＬＩを抑制するために、位相シフトを有するように定義される。
（ｄ）正しい振幅フォーマットを有するそれぞれのアナログ５０Ｈｚ信号を差動増幅器２１６に出力する、Ｄ／Ａ１２ビット変換ステージ２１２。

提示を明確にするために、図２のＰＬＩ除去回路２００及び図３のＰＬＩ除去回路３００は、簡略化されている。例えば、回路２００及び回路３００への電力供給は、図から省略されている。

アナログＥＰ信号からのＰＬＩをリアルタイムで除去する方法
図４は、本開示の一実施例による、図２の回路２００及び図３の回路３００のうちの１つを使用して、アナログＥＰ信号からＰＬＩを除去するための方法を概略的に例解するフローチャートである。本プロセスは、カテーテル２１及びケーブル３９の近位端をレコーダ３５に接続することによって、カテーテル電極及び表面電極４９をＥＣＧレコーダ３５に接続することから始まる（ステップ４０２）。

ハイブリッドＰＬＩのフィルタ処理設定ステップ４０４において、図２の予測ハイブリッドＰＬＩフィルタ又は図３のフィードバックハイブリッドＰＬＩフィルタのうちの１つが、レコーダ３５と、カテーテル電極及び表面電極４９のうちの少なくとも１つと、の間に結合される。ステップ４０４は、典型的には、前のステップ４０２とともに生じ得ることに留意されたい。

アナログＥＣＧ取得ステップ４０６において、医師が、図１に示されるように、ＥＰマッピングセッションの中にアナログＥＣＧ信号を取得する。これらのアナログ信号は、ＰＬＩを含むと想像される。

ＰＬＩ抑制ステップ４０８において、図２の予測ハイブリッドＰＬＩフィルタ又は図３のＰＬＩのフィードバックハイブリッドＰＬＩフィルタのいずれかが上で説明したように適用されて、アナログＥＣＧ信号のＰＬＩを抑制する。

ＰＬＩを除去したアナログＥＣＧ信号が増幅され４１０、レコーダ３５に表示される（ステップ４１２）。

図４のフローチャートは、提示を明確にするために簡略化されている。例えば、医師がディスプレイ上でＰＬＩを除去したＥＰ波形を見るなどの、追加のステップが行われ得る。

本明細書に説明される実施例は、主として心臓のＥＰペーシング及びマッピング対処するものであるが、本明細書に説明される方法及びシステムはまた、筋電図及び脳波計測などの他の用途で使用することもできる。

したがって、上に説明される実施例は、例として挙げたものであり、本開示は、本明細書の上記で具体的に図示及び説明されるものに限定されない点が理解されよう。むしろ、本発明の範囲は、本明細書の上に説明されている様々な特徴の組み合わせ及び部分的組み合わせの双方、並びに前述の説明を一読すると当業者に想到されるであろう、先行技術において開示されていないそれらの変形例及び変更例を含むものである。参照により本特許出願に援用される文献は、これらの援用文献において、いずれかの用語が本明細書において明示的又は暗示的になされた定義と矛盾して定義されている場合には、本明細書における定義のみを考慮するものとする点を除き、本出願の一部とみなすものとする。

実施例１：心電図（ＥＣＧ）線（２２、３９）の電力線干渉（ＰＬＩ）を抑制するための方法であって、ＥＣＧ線のＥＣＧ信号をサンプリングすることと、ＥＣＧ線のＰＬＩを特徴付ける少なくとも１つのパラメータを検出することと、当該検出することに基づいて、アナログＰＬＩキャンセル信号を生成することと、当該ＰＬＩキャンセル信号の位相を定義することと、当該位相を有する当該ＰＬＩキャンセル信号をアナログＰＬＩキャンセル信号（２３０、３３３）に変換することと、当該アナログＰＬＩキャンセル信号と当該ＥＣＧ信号（２２６、３０３）との差を増幅して、抑制されたＰＬＩを有するＥＣＧ信号（２５０）を生成することと、抑制されたＰＬＩを有する当該ＥＣＧ信号をＥＣＧレコーダに方向付けることと、を含む、方法。
実施例２：当該マイクロプロセッサによって課される時間遅延に起因する、当該ＰＬＩキャンセル信号とＥＣＧ線の当該同時ＥＣＧ信号のＰＬＩとの間の予想される位相シフトを補償するために、当該位相が定義される、実施例１に記載の方法。
実施例３：当該時間遅延が、予測される、実施例２に記載の方法。
実施例４：抑制されたＰＬＩを有するＥＣＧ信号を、フィードバックループ（２２０）において、ＥＣＧ線にフィードバックすることを更に含む、実施例１～３のいずれか１つに記載の方法。
実施例５：当該時間遅延が、較正に基づいて計算される、実施例１又は２のいずれか１つに記載の方法。
実施例６：当該サンプリング、当該検出、当該生成、及び当該変換が、マイクロプロセッサ（２２２）によって実行される、実施例１～５のいずれか１つに記載の方法。
実施例７：当該マイクロプロセッサ（２２２）が、直接メモリアクセス（ＤＭＡ）（２１０）を含む１２ビットマイクロプロセッサである、実施例６に記載の方法。
実施例８：当該少なくとも１つのパラメータが、ゲイン、周波数、及び位相を含む群から選択され、当該少なくとも１つのパラメータを検出することが、高速フーリエ変換（Fast Fourier Transformation、ＦＦＴ）に基づいている、実施例１～７のいずれか１つに記載の方法。
実施例９：当該ＰＬＩ及びＥＣＧ線のＰＬＩの少なくとも１つの高調波の基本振動数が判定される、干渉基準信号を受信することを含む、実施例１～８のいずれか１つに記載の方法。
実施例１０：当該干渉基準信号が、ＥＣＧ線の近くに位置決めされたアンテナ（３３５）から受信される、実施例９に記載の方法。
実施例１１：心電図（ＥＣＧ）線の電力線干渉（ＰＬＩ）を抑制するためのデバイスであって、マイクロプロセッサ（２２２）であって、ＥＣＧ線（２２、３９）のＥＣＧ信号（２０２）をサンプリングすること、ＥＣＧ線のＰＬＩを特徴付ける少なくとも１つのパラメータを検出すること、当該検出することに基づいて、アナログＰＬＩキャンセル信号を生成すること、当該ＰＬＩキャンセル信号の位相を定義すること、及び当該位相を有する当該ＰＬＩキャンセル信号をアナログＰＬＩキャンセル信号（２３０）に変換すること、を行うように構成された、マイクロプロセッサと、当該マイクロプロセッサから出力された当該ＰＬＩキャンセル信号と当該ＥＣＧ信号との差を増幅して、差動増幅器（２１６）の出力において、抑制されたＰＬＩを有するＥＣＧ信号（２５０）を生成するように構成された当該差動増幅器と、を備える、デバイス。
実施例１２：当該マイクロプロセッサ（２２２）によって課される時間遅延に起因する、当該ＰＬＩキャンセル信号とＥＣＧ線の当該同時ＥＣＧ信号のＰＬＩとの間の予想される位相シフトを補償するために、当該位相が定義される、実施例１１に記載の方法。
実施例１３：抑制されたＰＬＩを有する当該ＥＣＧ信号（２５０）をＥＣＧ線にフィードバックするように構成されたフィードバックループ（２２０）を更に備える、実施例１２に記載のデバイス。
実施例１４：当該マイクロプロセッサ（２２２）が、直接メモリアクセス（ＤＭＡ）（２１０）を含む１２ビットマイクロプロセッサである、実施例１１～１３のいずれか１つに記載のデバイス。
実施例１５：当該マイクロプロセッサ（２２２）が、ＦＦＴを行って、当該少なくとも１つのパラメータを検出するように構成されている、実施例１１～１４のいずれか１つに記載のデバイス。
実施例１６：当該少なくとも１つのパラメータが、サンプリングされたＥＣＧ信号のゲイン、周波数、及び位相を含む、実施例１５に記載のデバイス。
実施例１７：ＥＣＧ線の近くのＰＬＩを受信するように構成されたアンテナと、当該アンテナからの出力に基づいて、ＥＣＧ線の当該ＰＬＩの基本振動数及び少なくとも１つの高調波を推定するように構成されたＰＬＩ高調波推定器と、を更に備える、実施例１１～１６のいずれか１つに記載のデバイス。
実施例１８：電力線干渉（ＰＬＩ）抑制システムであって、予測ＰＬＩ高調波推定器（３０８、３１５、及び３３２）であって、ＰＬＩと重ね合わされた入力アナログ心電図（ＥＣＧ）信号（３０３）を受信して、ＰＬＩの１つ又は２つ以上の高調波をリアルタイムで推定すること、及び１つ又は２つ以上の推定高調波に応答して、ＰＬＩ（３５０）のそれぞれの１つ又は２つ以上の高調波に整合する１つ又は２つ以上の高調波波形を出力すること、を行うように構成されている、予測ＰＬＩ高調波推定器と、ＰＬＩキャンセラ（２００）であって、入力アナログＥＣＧ信号及び１つ又は２つ以上の高調波波形を受信すること、１つ又は２つ以上の高調波波形を使用して、入力アナログＥＣＧ信号内の重ね合わされたＰＬＩを抑制すること、及び抑制されたＰＬＩを有する入力アナログＥＣＧ信号に対応するアナログＥＣＧ出力信号（３５０）を出力すること、を行うように構成されている、ＰＬＩキャンセラと、を備える、ＰＬＩ抑制システム。
実施例１９：予測ＰＬＩ高調波推定器（３０８、３１５、及び３３２）が、ＰＬＩの少なくとも１つの以前のサイクルに基づいて、ＰＬＩの所与のサイクルの１つ又は２つ以上の高調波を推定するように構成されている、実施例１８に記載のシステム。
実施例２０：電力線干渉（ＰＬＩ）抑制システムであって、ＰＬＩ高調波推定器（３０８、３１５、及び３３２）であって、ＰＬＩと重ね合わされた入力アナログＥＣＧ信号（３０３）を受信して、ＰＬＩの１つ又は２つ以上の高調波をリアルタイムで推定すること、及び１つ又は２つ以上の推定高調波に応答して、ＰＬＩのそれぞれの１つ又は２つ以上の高調波に整合する１つ又は２つ以上の高調波波形を出力すること、を行うように構成されている、ＰＬＩ高調波推定器と、ＰＬＩキャンセラ（２００）であって、フィードバックループを有し、入力アナログ信号及び１つ又は２つ以上の高調波波形を受信すること、フィードバックループを使用して、１つ又は２つ以上の高調波波形を使用して、入力アナログ信号内の重ね合わされたＰＬＩを抑制すること、及び抑制されたＰＬＩを有する入力アナログ信号に対応するアナログ出力信号を出力すること、を行うように構成されている、ＰＬＩキャンセラと、を備える、ＰＬＩ抑制システム。

〔実施の態様〕
（１） 心電図（ＥＣＧ）線の電力線干渉（ＰＬＩ）を抑制するための方法であって、
前記ＥＣＧ線のＥＣＧ信号をサンプリングすることと、
前記ＥＣＧ線のＰＬＩを特徴付ける少なくとも１つのパラメータを検出することと、
前記検出することに基づいて、アナログＰＬＩキャンセル信号を生成することと、
前記ＰＬＩキャンセル信号の位相を定義することと、
前記位相を有する前記ＰＬＩキャンセル信号をアナログＰＬＩキャンセル信号に変換することと、
前記アナログＰＬＩキャンセル信号と前記ＥＣＧ信号との間の差を増幅して、抑制されたＰＬＩを有するＥＣＧ信号を生成することと、
抑制されたＰＬＩを有する前記ＥＣＧ信号をＥＣＧレコーダに方向付けることと、を含む、方法。
（２） 前記マイクロプロセッサによって課される時間遅延に起因する、前記ＰＬＩキャンセル信号と前記ＥＣＧ線の前記同時ＥＣＧ信号のＰＬＩとの間の予想される位相シフトを補償するために、前記位相が定義される、実施態様１に記載の方法。
（３） 前記時間遅延が、予測される、実施態様２に記載の方法。
（４） 抑制されたＰＬＩを有する前記ＥＣＧ信号を、フィードバックループにおいて、前記ＥＣＧ線にフィードバックすることを更に含む、実施態様１～３のいずれかに記載の方法。
（５） 前記時間遅延が、較正に基づいて計算される、実施態様１又は２に記載の方法。

（６） 前記サンプリングすること、前記検出すること、前記生成すること、及び前記変換することが、マイクロプロセッサによって実行される、実施態様１～５のいずれかに記載の方法。
（７） 前記マイクロプロセッサが、直接メモリアクセス（ＤＭＡ）を含む１２ビットマイクロプロセッサである、実施態様６に記載の方法。
（８） 前記少なくとも１つのパラメータが、ゲイン、周波数、及び位相を含む群から選択され、前記少なくとも１つのパラメータを検出することが、高速フーリエ変換（ＦＦＴ）に基づいている、実施態様１～７のいずれかに記載の方法。
（９） 前記ＰＬＩ及び前記ＥＣＧ線のＰＬＩの少なくとも１つの高調波の基本振動数が判定される、干渉基準信号を受信することを含む、実施態様１～８のいずれかに記載の方法。
（１０） 前記干渉基準信号が、前記ＥＣＧ線の近くに位置決めされたアンテナから受信される、実施態様９に記載の方法。

（１１） 心電図（ＥＣＧ）線の電力線干渉（ＰＬＩ）を抑制するためのデバイスであって、
マイクロプロセッサであって、
前記ＥＣＧ線のＥＣＧ信号をサンプリングすること、
前記ＥＣＧ線のＰＬＩを特徴付ける少なくとも１つのパラメータを検出すること、
前記検出することに基づいて、アナログＰＬＩキャンセル信号を生成すること、
前記ＰＬＩキャンセル信号の位相を定義すること、及び
前記位相を有する前記ＰＬＩキャンセル信号をアナログＰＬＩキャンセル信号に変換すること、を行うように構成された、マイクロプロセッサと、
差動増幅器であって、前記マイクロプロセッサから出力された前記ＰＬＩキャンセル信号と前記ＥＣＧ信号との差を増幅して、前記差動増幅器の出力において、抑制されたＰＬＩを有するＥＣＧ信号を生成するように構成された差動増幅器と、を備える、デバイス。
（１２） 前記マイクロプロセッサによって課される時間遅延に起因する、前記ＰＬＩキャンセル信号と前記ＥＣＧ線の前記同時ＥＣＧ信号のＰＬＩとの間の予想される位相シフトを補償するために、前記位相が定義される、実施態様１１に記載のデバイス。
（１３） 抑制されたＰＬＩを有する前記ＥＣＧ信号を前記ＥＣＧ線にフィードバックするように構成されたフィードバックループを更に備える、実施態様１２に記載のデバイス。
（１４） 前記マイクロプロセッサが、直接メモリアクセス（ＤＭＡ）を含む１２ビットマイクロプロセッサである、実施態様１１～１３のいずれかに記載のデバイス。
（１５） 前記マイクロプロセッサが、ＦＦＴを行って、前記少なくとも１つのパラメータを検出するように構成されている、実施態様１１～１４のいずれかに記載のデバイス。

（１６） 前記少なくとも１つのパラメータが、サンプリングされたＥＣＧ信号のゲイン、周波数、及び位相を含む、実施態様１５に記載のデバイス。
（１７） 前記ＥＣＧ線の近くのＰＬＩを受信するように構成されたアンテナと、
前記アンテナからの出力に基づいて、前記ＥＣＧ線の前記ＰＬＩの基本振動数及び少なくとも１つの高調波を推定するように構成されたＰＬＩ高調波推定器と、を更に備える、実施態様１１～１６のいずれかに記載のデバイス。
（１８） 電力線干渉（ＰＬＩ）抑制システムであって、
予測ＰＬＩ高調波推定器であって、
ＰＬＩと重ね合わされた入力アナログ心電図（ＥＣＧ）信号を受信して、前記ＰＬＩの１つ又は２つ以上の高調波をリアルタイムで推定すること、及び
前記１つ又は２つ以上の推定高調波に応答して、前記ＰＬＩの前記それぞれの１つ又は２つ以上の高調波に整合する１つ又は２つ以上の高調波波形を出力すること、を行うように構成されている、予測ＰＬＩ高調波推定器と、
ＰＬＩキャンセラであって、
前記入力アナログＥＣＧ信号及び前記１つ又は２つ以上の高調波波形を受信すること、
前記１つ又は２つ以上の高調波波形を使用して、前記入力アナログＥＣＧ信号内の前記重ね合わされたＰＬＩを抑制すること、及び
前記抑制されたＰＬＩを有する前記入力アナログＥＣＧ信号に対応するアナログＥＣＧ出力信号を出力すること、を行うように構成されている、ＰＬＩキャンセラと、を備える、ＰＬＩ抑制システム。
（１９） 前記予測ＰＬＩ高調波推定器が、前記ＰＬＩの少なくとも１つの以前のサイクルに基づいて、前記ＰＬＩの所与のサイクルの前記１つ又は２つ以上の高調波を推定するように構成されている、実施態様１８に記載のシステム。
（２０） 電力線干渉（ＰＬＩ）抑制システムであって、
ＰＬＩ高調波推定器であって、
ＰＬＩと重ね合わされた入力アナログＥＣＧ信号を受信し、かつ前記ＰＬＩの１つ又は２つ以上の高調波をリアルタイムで推定すること、及び
前記１つ又は２つ以上の推定高調波に応答して、前記ＰＬＩの前記それぞれの１つ又は２つ以上の高調波に整合する１つ又は２つ以上の高調波波形を出力すること、を行うように構成されている、ＰＬＩ高調波推定器と、
ＰＬＩキャンセラであって、フィードバックループを有し、
前記入力アナログ信号及び前記１つ又は２つ以上の高調波波形を受信すること、
前記フィードバックループを使用して、前記１つ又は２つ以上の高調波波形を使用して、前記入力アナログ信号内の前記重ね合わされたＰＬＩを抑制すること、及び
前記抑制されたＰＬＩを有する前記入力アナログ信号に対応するアナログ出力信号を出力すること、を行うように構成されている、ＰＬＩキャンセラと、を備える、ＰＬＩ抑制システム。

Claims (20)

1. 心電図（ＥＣＧ）線の電力線干渉（ＰＬＩ）を抑制するためのデバイスであって、
   マイクロプロセッサであって、
   前記ＥＣＧ線のＥＣＧ信号をサンプリングすること、
   前記ＥＣＧ線のＰＬＩを特徴付ける少なくとも１つのパラメータを検出すること、
   前記検出することに基づいて、アナログＰＬＩキャンセル信号を生成すること、
   前記ＰＬＩキャンセル信号の位相を定義すること、及び
   前記位相を有する前記ＰＬＩキャンセル信号をアナログＰＬＩキャンセル信号に変換すること、を行うように構成された、マイクロプロセッサと、
   差動増幅器であって、前記マイクロプロセッサから出力された前記ＰＬＩキャンセル信号と前記ＥＣＧ信号との差を増幅して、前記差動増幅器の出力において、抑制されたＰＬＩを有するＥＣＧ信号を生成するように構成された差動増幅器と、を備える、デバイス。
2. 前記マイクロプロセッサによって課される時間遅延に起因する、前記ＰＬＩキャンセル信号と前記ＥＣＧ線の前記同時ＥＣＧ信号のＰＬＩとの間の予想される位相シフトを補償するために、前記位相が定義される、請求項１に記載のデバイス。
3. 抑制されたＰＬＩを有する前記ＥＣＧ信号を前記ＥＣＧ線にフィードバックするように構成されたフィードバックループを更に備える、請求項２に記載のデバイス。
4. 前記マイクロプロセッサが、直接メモリアクセス（ＤＭＡ）を含む１２ビットマイクロプロセッサである、請求項１～３のいずれか一項に記載のデバイス。
5. 前記マイクロプロセッサが、ＦＦＴを行って、前記少なくとも１つのパラメータを検出するように構成されている、請求項１～４のいずれか一項に記載のデバイス。
6. 前記少なくとも１つのパラメータが、サンプリングされたＥＣＧ信号のゲイン、周波数、及び位相を含む、請求項５に記載のデバイス。
7. 前記ＥＣＧ線の近くのＰＬＩを受信するように構成されたアンテナと、
   前記アンテナからの出力に基づいて、前記ＥＣＧ線の前記ＰＬＩの基本振動数及び少なくとも１つの高調波を推定するように構成されたＰＬＩ高調波推定器と、を更に備える、請求項１～６のいずれか一項に記載のデバイス。
8. 電力線干渉（ＰＬＩ）抑制システムであって、
   予測ＰＬＩ高調波推定器であって、
   ＰＬＩと重ね合わされた入力アナログ心電図（ＥＣＧ）信号を受信して、前記ＰＬＩの１つ又は２つ以上の高調波をリアルタイムで推定すること、及び
   前記１つ又は２つ以上の推定高調波に応答して、前記ＰＬＩの前記それぞれの１つ又は２つ以上の高調波に整合する１つ又は２つ以上の高調波波形を出力すること、を行うように構成されている、予測ＰＬＩ高調波推定器と、
   ＰＬＩキャンセラであって、
   前記入力アナログＥＣＧ信号及び前記１つ又は２つ以上の高調波波形を受信すること、
   前記１つ又は２つ以上の高調波波形を使用して、前記入力アナログＥＣＧ信号内の前記重ね合わされたＰＬＩを抑制すること、及び
   前記抑制されたＰＬＩを有する前記入力アナログＥＣＧ信号に対応するアナログＥＣＧ出力信号を出力すること、を行うように構成されている、ＰＬＩキャンセラと、を備える、ＰＬＩ抑制システム。
9. 前記予測ＰＬＩ高調波推定器が、前記ＰＬＩの少なくとも１つの以前のサイクルに基づいて、前記ＰＬＩの所与のサイクルの前記１つ又は２つ以上の高調波を推定するように構成されている、請求項８に記載のシステム。
10. 電力線干渉（ＰＬＩ）抑制システムであって、
    ＰＬＩ高調波推定器であって、
    ＰＬＩと重ね合わされた入力アナログＥＣＧ信号を受信し、かつ前記ＰＬＩの１つ又は２つ以上の高調波をリアルタイムで推定すること、及び
    前記１つ又は２つ以上の推定高調波に応答して、前記ＰＬＩの前記それぞれの１つ又は２つ以上の高調波に整合する１つ又は２つ以上の高調波波形を出力すること、を行うように構成されている、ＰＬＩ高調波推定器と、
    ＰＬＩキャンセラであって、フィードバックループを有し、
    前記入力アナログ信号及び前記１つ又は２つ以上の高調波波形を受信すること、
    前記フィードバックループを使用して、前記１つ又は２つ以上の高調波波形を使用して、前記入力アナログ信号内の前記重ね合わされたＰＬＩを抑制すること、及び
    前記抑制されたＰＬＩを有する前記入力アナログ信号に対応するアナログ出力信号を出力すること、を行うように構成されている、ＰＬＩキャンセラと、を備える、ＰＬＩ抑制システム。
11. 心電図（ＥＣＧ）線の電力線干渉（ＰＬＩ）を抑制するための方法であって、
    前記ＥＣＧ線のＥＣＧ信号をサンプリングすることと、
    前記ＥＣＧ線のＰＬＩを特徴付ける少なくとも１つのパラメータを検出することと、
    前記検出することに基づいて、アナログＰＬＩキャンセル信号を生成することと、
    前記ＰＬＩキャンセル信号の位相を定義することと、
    前記位相を有する前記ＰＬＩキャンセル信号をアナログＰＬＩキャンセル信号に変換することと、
    前記アナログＰＬＩキャンセル信号と前記ＥＣＧ信号との間の差を増幅して、抑制されたＰＬＩを有するＥＣＧ信号を生成することと、
    抑制されたＰＬＩを有する前記ＥＣＧ信号をＥＣＧレコーダに方向付けることと、を含む、方法。
12. 前記マイクロプロセッサによって課される時間遅延に起因する、前記ＰＬＩキャンセル信号と前記ＥＣＧ線の前記同時ＥＣＧ信号のＰＬＩとの間の予想される位相シフトを補償するために、前記位相が定義される、請求項１１に記載の方法。
13. 前記時間遅延が、予測される、請求項１２に記載の方法。
14. 抑制されたＰＬＩを有する前記ＥＣＧ信号を、フィードバックループにおいて、前記ＥＣＧ線にフィードバックすることを更に含む、請求項１１～１３のいずれか一項に記載の方法。
15. 前記時間遅延が、較正に基づいて計算される、請求項１１又は１２に記載の方法。
16. 前記サンプリングすること、前記検出すること、前記生成すること、及び前記変換することが、マイクロプロセッサによって実行される、請求項１１～１５のいずれか一項に記載の方法。
17. 前記マイクロプロセッサが、直接メモリアクセス（ＤＭＡ）を含む１２ビットマイクロプロセッサである、請求項１６に記載の方法。
18. 前記少なくとも１つのパラメータが、ゲイン、周波数、及び位相を含む群から選択され、前記少なくとも１つのパラメータを検出することが、高速フーリエ変換（ＦＦＴ）に基づいている、請求項１１～１７のいずれか一項に記載の方法。
19. 前記ＰＬＩ及び前記ＥＣＧ線のＰＬＩの少なくとも１つの高調波の基本振動数が判定される、干渉基準信号を受信することを含む、請求項１１～１８のいずれか一項に記載の方法。
20. 前記干渉基準信号が、前記ＥＣＧ線の近くに位置決めされたアンテナから受信される、請求項１９に記載の方法。

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