JP2023112746A - 電子回路、計算装置、及び、電子回路の製造方法 - Google Patents
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Abstract
【課題】特性を向上可能な電子回路、計算装置、及び、電子回路の製造方法を提供する。【解決手段】実施形態によれば、電子回路は、第1非線形素子、第2非線形素子及び第3非線形素子を含む。前記第1非線形素子は、第1領域及び第2領域を含む第1面の前記第1領域に設けられた第1素子ジョセフソン接合を含む。前記第2非線形素子は、前記第2領域に設けられた第2素子ジョセフソン接合を含む。前記第3非線形素子は、ジョセフソン接合回路を含む。前記ジョセフソン接合回路の少なくとも一部は、第2面に設けられる。前記第2面は、前記第1面と交差する第1方向において前記第1面から離れ前記第1面に沿う。前記第3非線形素子は前記第1非線形素子と結合可能である。前記第3非線形素子は前記第2非線形素子と結合可能である。【選択図】図1
Description
本発明の実施形態は、電子回路、計算装置、及び、電子回路の製造方法に関する。
例えば、複数の非線形素子を含む電子回路が計算装置に用いられる。電子回路及び計算装置において、特性の向上が望まれる。
本発明の実施形態は、特性を向上可能な電子回路、計算装置、及び、電子回路の製造方法を提供する。
本発明の実施形態によれば、電子回路は、第1非線形素子、第2非線形素子及び第3非線形素子を含む。前記第1非線形素子は、第1領域及び第2領域を含む第1面の前記第1領域に設けられた第1素子ジョセフソン接合を含む。前記第2非線形素子は、前記第2領域に設けられた第2素子ジョセフソン接合を含む。前記第3非線形素子は、ジョセフソン接合回路を含む。前記ジョセフソン接合回路の少なくとも一部は、第2面に設けられる。前記第2面は、前記第1面と交差する第1方向において前記第1面から離れ前記第1面に沿う。前記第3非線形素子は前記第1非線形素子と結合可能である。前記第3非線形素子は前記第2非線形素子と結合可能である。
以下に、本発明の実施形態について図面を参照しつつ説明する。
図面は模式的または概念的なものであり、各部分の厚さと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
図面は模式的または概念的なものであり、各部分の厚さと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
(第1実施形態)
図1(a)及び図1(b)は、第1実施形態に係る電子回路及び計算装置を例示する模式的平面図である。
図2は、第1実施形態に係る電子回路及び計算装置を例示する模式的断面図である。
図2は、図1(a)及び図1(b)のA1-A2線に対応する断面図である。図2においては、断面の構成が概念的に例示されており、図2における長さは、図1(a)及び図1(b)における長さと必ずしも一致しない。
図1(a)及び図1(b)は、第1実施形態に係る電子回路及び計算装置を例示する模式的平面図である。
図2は、第1実施形態に係る電子回路及び計算装置を例示する模式的断面図である。
図2は、図1(a)及び図1(b)のA1-A2線に対応する断面図である。図2においては、断面の構成が概念的に例示されており、図2における長さは、図1(a)及び図1(b)における長さと必ずしも一致しない。
図1(a)、図1(b)及び図2に示すように、実施形態に係る電子回路110は、第1非線形素子50A、第2非線形素子50B及び第3非線形素子50Cを含む。電子回路110は、計算装置210の少なくとも一部となる。
第1非線形素子50Aの少なくとも一部は、第1面F1の第1領域81aに設けられる。第2非線形素子50Bの少なくとも一部は、第1面F1の第2領域81bに設けられる。第3非線形素子50Cの少なくとも一部は、第2面F2に設けられる。
第2面F2は、第1方向において第1面F1から離れる。第2面F2は、第1面F1に沿う。第2面F2は、第1面F1に対して実質的に平行である。第1方向は、第1面F1と交差する。
この例では、電子回路110は、第1基板81を含む。第1面F1は、第1基板81の1つの面(例えば上面)である。第2面F2は、第1基板81の別の面(例えば下面)である。図1(b)は、第1基板81を透過してみた透過平面図である。
第2面F2から第1面F1への方向をZ軸方向とする。Z軸方向に対して垂直な1つの方向をX軸方向とする。Z軸方向及びX軸方向に対して垂直な方向をY軸方向とする。第1面F1及び第2面F2は、X-Y平面に実質的に平行である。上記の第1方向は、例えば、Z軸方向に対応する。
第1非線形素子50Aは、第1素子ジョセフソン接合51を含む。第1素子ジョセフソン接合51は、第1面F1に設けられる。第2非線形素子50Bは、第2素子ジョセフソン接合52を含む。第2素子ジョセフソン接合52は、第1面F1に設けられる。第1非線形素子50Aの上記の少なくとも一部は、例えば、第1素子ジョセフソン接合51を含む。第2非線形素子50Bの上記の少なくとも一部は、第2素子ジョセフソン接合52を含む。
第1非線形素子50Aは、計算装置210に設けられる複数の量子ビットの1つとなる。第2非線形素子50Bは、計算装置210に設けられる複数の量子ビットの別の1つとなる。これらの非線形素子は、例えば、非線形共振器である。複数の量子ビットは、例えば、トランズモン量子ビット(transmon qubit)である。
第3非線形素子50Cは、ジョセフソン接合回路53を含む。ジョセフソン接合回路53の少なくとも一部は、第2面F2に設けられる。第3非線形素子50Cの上記の少なくとも一部は、例えば、ジョセフソン接合回路53を含む。
第3非線形素子50Cは、第1非線形素子50Aと結合可能である。第3非線形素子50Cは、第2非線形素子50Bと結合可能である。第3非線形素子50Cは、例えばカプラである。電子回路110の例において、第3非線形素子50Cは、第1非線形素子50Aと結合(例えば容量性結合)可能である。第3非線形素子50Cは、第2非線形素子50Bと結合(例えば容量性結合)可能である。
実施形態においては、カプラとして機能する第3非線形素子50Cの少なくとも一部は、量子ビットとして機能する第1非線形素子50A及び第2非線形素子50Bとは異なる面に設けられる。例えば、第1面F1において隣り合う量子ビット間に配線が設けられなくてよい。例えば、量子ビットへの配線接続が容易になる。例えば、第2面F2において、カプラとの間に配線が設けられなくてよい。例えば、カプラへの配線の接続が容易になる。例えば、配線間のクロストークを低減することができる。実施形態によれば、拡張性を向上可能な電子回路が提供できる。実施形態によれば、特性を向上可能な電子回路及び計算装置が提供できる。
例えば、量子ビット及びカプラが同じ面内に設けられる参考例が考えられる。この参考例においては、例えば、カプラへのアクセスが、量子ビットにより困難にある場合がある。この参考例においては、量子ビットへのアクセスが、カプラにより困難にある場合がある。
これに対して、実施形態においては、量子ビットとカプラとが互いに異なる面に設けられる。これにより、例えば、カプラへのアクセス、及び、量子ビットへのアクセスは、より容易になる。容易なアクセスにより、量子ビットのゲート操作が安定になる。例えば、量子ビットの安定性が向上する。例えば、良好なオフ状態が得易い。
図1(b)に示すように、この例では、ジョセフソン接合回路53は、第1ジョセフソン接合21、第2ジョセフソン接合22及び第3ジョセフソン接合23を含む。第1ジョセフソン接合21、第2ジョセフソン接合22及び第3ジョセフソン接合23は、第2面F2に設けられる。第3非線形素子50Cは、第1導電部材25a、第2導電部材25b及び第3導電部材25cをさらに含む。第1導電部材25aは、第1ジョセフソン接合21を第3ジョセフソン接合23と接続する。第2導電部材25bは、第2ジョセフソン接合22を第3ジョセフソン接合23と接続する。第3導電部材25cは、第1ジョセフソン接合21を第2ジョセフソン接合22と接続する。これらの接続は、例えば電気的な接続で良い。第1導電部材25a、第2導電部材25b及び第3導電部材25cは、例えば、超伝導体である。
第1ジョセフソン接合21、第2ジョセフソン接合22、第3ジョセフソン接合23、第1導電部材25a、第2導電部材25b及び第3導電部材25cは、ループ50rとなる。第1非線形素子50Aは、第1導電部材25aと結合可能である。第2非線形素子50Bは、第2導電部材25bと結合可能である。例えば、第1非線形素子50Aは、第1導電部材25aと容量性結合可能である。例えば、第2非線形素子50Bは、第2導電部材25bと容量性結合可能である。
図3は、第1実施形態に係る電子回路及び計算装置を例示する模式図である。
図3に示すように、第1導電部材25aは、第1ジョセフソン接合21の一端21eを第3ジョセフソン接合23の一端23eと接続する。第2導電部材25bは、第2ジョセフソン接合22の一端22eを第3ジョセフソン接合23の他端23fと接続する。第3導電部材25cは、第1ジョセフソン接合21の他端21fを第2ジョセフソン接合22の他端22fと接続する。
図3に示すように、第1導電部材25aは、第1ジョセフソン接合21の一端21eを第3ジョセフソン接合23の一端23eと接続する。第2導電部材25bは、第2ジョセフソン接合22の一端22eを第3ジョセフソン接合23の他端23fと接続する。第3導電部材25cは、第1ジョセフソン接合21の他端21fを第2ジョセフソン接合22の他端22fと接続する。
図3に示すように、電子回路110において、第1素子ジョセフソン接合51に第1素子キャパシタ41が並列に接続されても良い。第2素子ジョセフソン接合52に第2素子キャパシタ42が並列に接続されても良い。
第1ジョセフソン接合21に第1キャパシタ11が並列に接続されても良い。第2ジョセフソン接合22に第2キャパシタ12が並列に接続されても良い。例えば、第1素子ジョセフソン接合51は、第3キャパシタ13を介して、第1ジョセフソン接合21及び第3ジョセフソン接合23と容量性結合しても良い。例えば、第2素子ジョセフソン接合52は、第4キャパシタ14を介して、第2ジョセフソン接合22及び第3ジョセフソン接合23と容量性結合しても良い。第3ジョセフソン接合23に第5キャパシタ15が並列に接続されても良い。
後述するように、第1ジョセフソン接合21は、第1インダクタでも良い。第2ジョセフソン接合22は、第2インダクタでも良い。
この例では、図1(a)に示すように、第1面F1に第3キャパシタ13及び第4キャパシタ14が設けられる。これらのキャパシタは、第1基板81に設けられるビアにより、第2面F2に設けられる導電部材と電気的に接続される。
図1(a)、図1(b)及び図2に示すように、電子回路110は、第1素子導電部51v及び第2素子導電部52vをさらに含む。第1素子導電部51vは、第1基板81中を第1方向(Z軸方向)に延びる。第1素子導電部51vは、第1非線形素子50Aと電気的に接続される。または、第1素子導電部51vは、第1非線形素子50Aと結合(例えば容量性結合)可能である。この例では、第1素子導電部51vは、第3キャパシタ13を介して第1非線形素子50Aと容量性結合する。第1素子導電部51vは、第1導電部材25aと電気的に接続される。または、第1素子導電部51vは、第1導電部材25aと結合(例えば容量性結合)可能である。この例では、第1素子導電部51vは、第1導電部材25aと電気的に接続される。
第2素子導電部52vは、第1基板81中を第1方向(Z軸方向)に延びる。第2素子導電部52vは、第2非線形素子50Bと電気的に接続される。または、第2素子導電部52vは、第2非線形素子50Bと結合(例えば容量性結合)可能である。この例では、第2素子導電部52vは、第2非線形素子50Bと第4キャパシタ14を介して容量性結合する。第2素子導電部52vは、第2導電部材25bと電気的に接続される。または、第2素子導電部52vは、第2導電部材25bと結合(例えば容量性結合)可能である。この例では、第2素子導電部52vは、第2導電部材25bと電気的に接続される。
第1素子導電部51v及び第2素子導電部52vは、例えば、TSV(Through-Substrate Via)である。TSVを用いた接続により、高密度で安定した接続が得られる。
図4(a)及び図4(b)は、第1実施形態に係る電子回路の一部を例示する模式的断面図である。
図4(a)は、第1キャパシタ11の断面図である。図4(b)は、第2キャパシタ12の断面図である。図4(a)に示すように、第1キャパシタ11は、導電部材11u及び導電部材11vを含む。これらの導電部材は、第1基板81の少なくとも一部を第1方向(Z軸方向)に沿って延びる。図4(b)に示すように、第2キャパシタ12は、導電部材12u及び導電部材12vを含む。これらの導電部材は、第1基板81の少なくとも一部を第1方向(Z軸方向)に沿って延びる。これらの導電部材が用いられることで、小さい面積のキャパシタが得られる。これらの導電部材は、TSVで良い。
図4(a)は、第1キャパシタ11の断面図である。図4(b)は、第2キャパシタ12の断面図である。図4(a)に示すように、第1キャパシタ11は、導電部材11u及び導電部材11vを含む。これらの導電部材は、第1基板81の少なくとも一部を第1方向(Z軸方向)に沿って延びる。図4(b)に示すように、第2キャパシタ12は、導電部材12u及び導電部材12vを含む。これらの導電部材は、第1基板81の少なくとも一部を第1方向(Z軸方向)に沿って延びる。これらの導電部材が用いられることで、小さい面積のキャパシタが得られる。これらの導電部材は、TSVで良い。
図1(a)に示すように、この例では、第1素子キャパシタ41及び第2素子キャパシタ42は、第1面F1に設けられる。これらの素子キャパシタも、第1基板81をZ軸方向に延びる導電部材により形成されても良い。
図5(a)~図5(e)は、第1実施形態に係る電子回路の一部を例示する模式的断面図である。
図5(a)に示すように、第1素子ジョセフソン接合51は、例えば、導電膜55a、導電膜55b及び絶縁膜55iを含む。絶縁膜55iは、導電膜55aの一部と、導電膜55bの一部と、の間に設けられる。
図5(a)に示すように、第1素子ジョセフソン接合51は、例えば、導電膜55a、導電膜55b及び絶縁膜55iを含む。絶縁膜55iは、導電膜55aの一部と、導電膜55bの一部と、の間に設けられる。
図5(b)に示すように、第2素子ジョセフソン接合52は、例えば、導電膜55c、導電膜55d及び絶縁膜55jを含む。絶縁膜55jは、導電膜55cの一部と、導電膜55dの一部と、の間に設けられる。
図5(c)に示すように、第1ジョセフソン接合21は、例えば、導電膜26a、導電膜26b及び絶縁膜26iを含む。絶縁膜26iは、導電膜26aの一部と、導電膜26bの一部と、の間に設けられる。
図5(d)に示すように、第2ジョセフソン接合22は、例えば、導電膜26c、導電膜26d及び絶縁膜26jを含む。絶縁膜26jは、導電膜26cの一部と、導電膜26dの一部と、の間に設けられる。
図5(e)に示すように、第3ジョセフソン接合23は、例えば、導電膜26e、導電膜26f及び絶縁膜26kを含む。絶縁膜26kは、導電膜26eの一部と、導電膜26fの一部と、の間に設けられる。
これらの導電膜は、例えば、Al、Nb、NbN、TiN、NbTiN及びTaよりなる群から選択された少なくとも1つを含む。これらの材料は、超伝導材料である。絶縁膜は、例えば、Al2O3、Nb2O5、NbO2、NbO及びAlNよりなる群から選択された少なくとも1つを含む。第1基板81は、例えば、Si及びサファイアよりなる群から選択された少なくとも1つを含む。第1基板81は、例えば、絶縁性である。
図1(a)に示すように、この例では、電子回路110は、第1素子共振器51O、第1素子端子51T、第2素子共振器52O及び第2素子端子52Tを含む。第1素子共振器51Oは、第1非線形素子50Aと結合(例えば容量性結合)可能である。第1素子端子51Tは、第1素子共振器51Oと結合(例えば容量性結合)可能である。第2素子共振器52Oは、第2非線形素子50Aと結合(例えば容量性結合)可能である。第2素子端子52Tは、第2素子共振器52Oと結合(例えば容量性結合)可能である。
第1素子共振器51O及び第1素子端子51Tにより、第1非線形素子50Aの状態が検出可能である。第1素子共振器51O及び第1素子端子51Tを介して、第1非線形素子50Aの状態に対応する信号が取得可能である。第2素子共振器52O及び第2素子端子52Tにより、第2非線形素子50Bの状態が検出可能である。第2素子共振器52O及び第2素子端子51Tを介して、第2非線形素子50Bの状態に対応する信号が取得可能である。これらの素子共振器及び素子端子は、例えば読み出し部に対応する。
第1素子共振器51Oの少なくとも一部、第1素子端子51Tの少なくとも一部、第2素子共振器52Oの少なくとも一部、及び、第2素子端子52Tの少なくとも一部の少なくともいずれかは、第1面F1に設けられて良い。
図3に示すように、電子回路110(計算装置210)は、磁束制御部60を含んでも良い。磁束制御部60は、ループ50r内の空間SPの磁束Φを制御可能である。例えば、磁束制御部60は、空間SPの磁束Φが変調可能である。
図3に示すように、計算装置210は、電子回路110及び制御部70を含んでも良い。制御部70は、磁束制御部60を制御可能である。これにより、制御部70は、空間SPの磁束Φを制御可能である。
この例では、磁束制御部60は、第1制御導電部材61を含む。制御部70は、第1制御導電部材61と接続される。制御部70から磁束制御信号が第1制御導電部材61に供給される。磁束制御信号に応じた磁場が第1制御導電部材61から生じる。この磁場により、ループ50r内の空間SPの磁束Φが制御される。第1制御導電部材61は、磁束制御部60の1つの例である。制御部70は、第1制御導電部材61に供給する電流を変調することで、磁束Φを変化させることが可能である。
例えば第3非線形素子50C(カプラ)は、複数のモード(例えば2つのモード)を有する。実施形態においては、複数のモードの共振周波数を低くすることができる。例えば、複数のモードの共振周波数を、第1非線形素子50Aの共振周波数及び第2非線形素子50Bの共振周波数に近づけることが容易である。これにより、強い結合強度が得られる。実施形態によれば、制御性を向上できる。
磁束Φを制御することで、結合強度を変更可能である。例えば、結合強度を実質的にゼロにして、結合を解消する(オフにする)こともできる。後述するように、第3非線形素子50C(カプラ)の制御により、2量子ビットゲート操作を高速に実行できる。制御性を向上できるカプラ及び計算装置を提供できる。
図1(a)に示すように、第1非線形素子50A及び第2非線形素子50Bの周りに、固定電位(例えばグランド電位GND)の導電層が設けられ良い。図1(b)に示すように、第3非線形素子50Cの周りに、固定電位(例えばグランド電位GND)の導電層が設けられ良い。
図2に示すように、第1面F1に設けられ固定電位(例えばグランド電位GND)に設定される導電層と、第2面F2に設けられ固定電位(例えばグランド電位GND)に設定される導電層と、が接続部81C及び接続部81Dにより電気的に接続されて良い。これらの接続部は、第1基板81中をZ軸方向に沿って延びる。
図1(a)及び図1(b)に示すように、第1非線形素子50Aは、導電部材55uを介して、別の非線形素子50Dと接続されて良い。図1(a)及び図1(b)に示すように、第2非線形素子50Bは、導電部材55vを介して、別の非線形素子50Eと接続されて良い。別の非線形素子50D及び別の非線形素子50Eは、例えばカプラである。別の非線形素子50Dは、さらに別の非線形素子(図示せず、別の量子ビット)と接続されて良い。別の非線形素子50Eは、さらに別の非線形素子(図示せず、別の量子ビット)と接続されて良い。導電部材55u及び導電部材55vは、例えば、第1基板81の少なくとも一部をZ軸方向に延びて良い。これらの導電部材は、TSVで良い。
第1非線形素子50Aは、別の非線形素子50F、及び、別の非線形素子50Hと接続されて良い。第2非線形素子50Bは、別の非線形素子50G、及び、別の非線形素子50Iと接続されて良い。非線形素子50F、50G、50H及び50Iは、例えばカプラである。非線形素子50F、50G、50H及び50Iは、さらに別の非線形素子(図示しない別の量子ビット)と接続されて良い。
第1非線形素子50A及び第2非線形素子50Bは、2つの量子ビットとして機能する。第1非線形素子50A及び第2非線形素子50Bが有する複数のエネルギー準位のうちで、下から2つが、量子ビットの2つの状態として用いられることが可能である。複数のエネルギー準位のうちで、下から2つは、基底状態及び第1励起状態に対応する。量子ビットの上記の2つの状態は、計算基底状態(computational basis states)に対応する。例えば、第1非線形素子50Aの共振周波数は、第1非線形素子50Aの下から2つの状態におけるエネルギー差を周波数に変換した値に対応する。例えば、第2非線形素子50Bの共振周波数は、第2非線形素子50Bの下から2つの状態におけるエネルギー差を周波数に変換した値に対応する。エネルギーをプランク定数hで割ることで、エネルギーに対応する周波数に変換できる。
図1に示すように、第3非線形素子50C(カプラ)は、第1制御導電部材61を含んでも良い。第1制御導電部材61は、空間SP(ループ50r)に磁場を印加可能である。例えば、第1制御導電部材61に供給される電流により磁場が発生する。発生した磁場が、空間SP(ループ50r)に印加される。後述するように、空間SP(ループ50r)における磁束Φ(磁場に基づく磁束)に応じて、第1非線形素子50Aと第2非線形素子50Bとの間の結合強度が変化する。
図6は、第1実施形態に係る電子回路を例示する模式的断面図である。
図7(a)及び図7(b)は、第1実施形態に係る電子回路の一部を例示する模式的平面図である。
図6に示すように、実施形態に係る電子回路111は、第2基板82、第1対向電極51C及び第2対向電極52Cを含む。電子回路111におけるこれらを除く構成は、電子回路110の構成と同様で良い。計算装置211は、電子回路111を含む。
図7(a)及び図7(b)は、第1実施形態に係る電子回路の一部を例示する模式的平面図である。
図6に示すように、実施形態に係る電子回路111は、第2基板82、第1対向電極51C及び第2対向電極52Cを含む。電子回路111におけるこれらを除く構成は、電子回路110の構成と同様で良い。計算装置211は、電子回路111を含む。
第2基板82は、第3面F3及び第4面F4を含む。第4面F4は、第1面F1と対向する。第4面F4は、第1面F1と第3面F3との間にある。第4面F4は、例えば下面である。第3面F3は、例えば上面である。
第1対向電極51Cは、第4面F4に設けられる。第2対向電極52Cは、第4面F4に設けられる。第1対向電極51Cは、第1素子端子51Tと結合(例えば容量性結合)可能である。第2対向電極52Cは、第2素子端子52Tと結合(例えば容量性結合)可能である。
図6、図7(a)及び図7(b)に示すように、第1読み出し電極51R、第1読み出し導電部51Rv、第2読み出し電極52R及び第2読み出し導電部52Rvが設けられて良い。第1読み出し電極51R及び第2読み出し導電部52Rvは、第3面F3に設けられる。第1読み出し導電部51Rvは、第2基板82中を第1方向(例えばZ軸方向)に延びる。第1読み出し導電部52Rvは、第1対向電極51Cを第1読み出し電極51Rと電気的に接続する。第2読み出し導電部52Rvは、第2基板82中を第1方向(例えばZ軸方向)に延びる。第2読み出し導電部52Rvは、第2対向電極52Cを第2読み出し電極52Rと電気的に接続する。
図7(a)に示すように、第1読み出し電極51R及び第2読み出し電極52Rは、制御部70と接続されても良い。制御部70は、これらの電極を介して、第1非線形素子50Aの状態に応じた信号、及び、第2非線形素子50Bの状態に応じた信号を取得可能である。
図7(b)に示すように、第4面F4に第1制御端子51NT及び第2制御端子52NTが設けられて良い。図7(a)に示すように、第3面F3に第1制御電極51N及び第2制御電極52Nが設けられて良い。第1制御端子51NTは、導電部51Nvを介して第1制御電極51Nと接続される。第2制御端子52NTは、導電部52Nvを介して第2制御電極52Nと接続される。制御部70は、第1制御電極51N及び第2制御電極52Nと接続される。制御部70から第1制御電極51Nに供給される信号により、第1非線形素子50Aの特性が制御されても良い。制御部70から第2制御電極52Nに供給される信号により、第2非線形素子50Bの特性が制御されても良い。導電部51Nv及び導電部52Nvは、第2基板82の少なくとも一部を第1方向(Z軸方向)に延びる。これらの導電部は、TSVで良い。
このように、電子回路111は、第1制御端子51NT及び第2制御端子52NTを含んで良い。第1制御端子51NTは、第1非線形素子50Aを制御する第1制御信号Sc1が印加されることが可能である。第2制御端子52NTは、第2非線形素子50Bを制御する第2制御信号Sc2が印加されることが可能である。第1制御信号Sc1は、第1非線形素子50Aの励起信号である。第2制御信号Sc2は、第2非線形素子50Bの励起信号である。
図7(a)及び図7(b)に示すように、第3面F3に設けられ固定電位(例えばグランド電位GND)に設定される導電層と、第4面F4に設けられ固定電位(例えばグランド電位GND)に設定される導電層と、が接続部82C及び接続部82Dにより電気的に接続されて良い。これらの接続部は、第2基板82中をZ軸方向に沿って延びる。
図8(a)及び図8(b)は、第1実施形態に係る電子回路の一部を例示する模式的平面図である。
図6、図8(a)及び図8(b)に示すように、電子回路111は、第3基板83を含んで良い。第3基板82は、第5面F5及び第6面F6を含む。第5面F5は、第2面F2と対向する。第5面F5は、第6面F6と第2面F2との間にある。第5面F5は、例えば上面である。第6面F6は、例えば下面である。電子回路111は、磁束制御部60を含む。磁束制御部60は、第5面F5に設けられる。磁束制御部60は、ループ50r(図3参照)内の空間SPの磁束Φを制御可能である。例えば、制御部70が設けられる。制御部70は、磁束制御部60を制御して、磁束Φを制御する。
図6、図8(a)及び図8(b)に示すように、電子回路111は、第3基板83を含んで良い。第3基板82は、第5面F5及び第6面F6を含む。第5面F5は、第2面F2と対向する。第5面F5は、第6面F6と第2面F2との間にある。第5面F5は、例えば上面である。第6面F6は、例えば下面である。電子回路111は、磁束制御部60を含む。磁束制御部60は、第5面F5に設けられる。磁束制御部60は、ループ50r(図3参照)内の空間SPの磁束Φを制御可能である。例えば、制御部70が設けられる。制御部70は、磁束制御部60を制御して、磁束Φを制御する。
この例では、磁束制御部60は、第1制御導電部材61を含む。このように、電子回路111は、第1制御導電部材61を含んで良い。この例では、電子回路111は、第1制御導電部61u及び第2制御導電部61vを含む。
図6及び図8(a)に示すように、第1制御導電部材61は、第5面F5に設けられる。第1制御導電部61uは、第3基板83中を第1方向(例えばZ軸方向)に延びる。第1制御導電部61uは、第1制御導電部材61の一部と電気的に接続される。第2制御導電部61vは、第3基板83中を第1方向(例えばZ軸方向)に延びる。第2制御導電部61vは、第1制御導電部材61の別の一部と電気的に接続される。
図8(b)に示すように、制御部70は、第1制御導電部61u及び第2制御導電部61vを介して第1制御導電部材61と接続される。制御部70から第1制御導電部材61に供給される信号(電流)により磁場が生じる。生じた磁場がループ50r(図3参照)内の空間SPに印加される。空間SPの磁束Φが制御される。
図6に示すように、第1面F1に設けられるグランド電位GNDの導電層と、第4面F4に設けられるグランド電位GNDの導電層と、が、接続部58aにより電気的に接続されて良い。第2面F2に設けられるグランド電位GNDの導電層と、第5面F5に設けられるグランド電位GNDの導電層と、が、接続部58bにより電気的に接続されて良い。
図8(a)及び図8(b)に示すように、第5面F5に設けられ固定電位(例えばグランド電位GND)に設定される導電層と、第6面F6に設けられ固定電位(例えばグランド電位GND)に設定される導電層と、が接続部83C及び接続部83Dにより電気的に接続されて良い。これらの接続部は、第3基板83中をZ軸方向に沿って延びる。
以下、電子回路及び計算装置のいくつかの例について説明する。
図9(a)及び図9(b)は、第1実施形態に係る電子回路を例示する模式的平面図である。
図9(a)に示すように、電子回路112においても、第1面F1に第1素子ジョセフソン接合51及び第2素子ジョセフソン接合52が設けられる。図9(b)に示すように、第2面F2に第1~第3ジョセフソン接合21~23が設けられる。さらに、第2面F2に第1制御導電部材61が設けられる。第1制御導電部材61に制御部70から磁束制御信号(例えば制御電流61i)が供給される。制御電流61iにより生じる磁場が、ループ50r内の空間SPに印加される。制御電流61iを制御することで、磁束Φが制御できる。計算装置212は、電子回路112及び制御部70を含む。
図9(a)及び図9(b)は、第1実施形態に係る電子回路を例示する模式的平面図である。
図9(a)に示すように、電子回路112においても、第1面F1に第1素子ジョセフソン接合51及び第2素子ジョセフソン接合52が設けられる。図9(b)に示すように、第2面F2に第1~第3ジョセフソン接合21~23が設けられる。さらに、第2面F2に第1制御導電部材61が設けられる。第1制御導電部材61に制御部70から磁束制御信号(例えば制御電流61i)が供給される。制御電流61iにより生じる磁場が、ループ50r内の空間SPに印加される。制御電流61iを制御することで、磁束Φが制御できる。計算装置212は、電子回路112及び制御部70を含む。
図10(a)及び図10(b)は、第1実施形態に係る電子回路を例示する模式的平面図である。
図10(a)及び図10(b)に示すように、電子回路113においては、第1素子キャパシタ41、第2素子キャパシタ42、第3キャパシタ13及び第4キャパシタ14は、第1基板81を第1方向(Z軸方向)に延びる導電部により形成される。計算装置213は、電子回路113及び制御部70を含む。
図10(a)及び図10(b)に示すように、電子回路113においては、第1素子キャパシタ41、第2素子キャパシタ42、第3キャパシタ13及び第4キャパシタ14は、第1基板81を第1方向(Z軸方向)に延びる導電部により形成される。計算装置213は、電子回路113及び制御部70を含む。
図11(a)及び図11(b)は、第1実施形態に係る電子回路を例示する模式的平面図である。
図11(a)及び図11(b)に示すように、電子回路114においては、第1素子キャパシタ41、第2素子キャパシタ42、第1キャパシタ11、第2キャパシタ12、第3キャパシタ13及び第4キャパシタ14は、第1基板81を第1方向(Z軸方向)に延びる導電部により形成される。計算装置214は、電子回路114及び制御部70を含む。
図11(a)及び図11(b)に示すように、電子回路114においては、第1素子キャパシタ41、第2素子キャパシタ42、第1キャパシタ11、第2キャパシタ12、第3キャパシタ13及び第4キャパシタ14は、第1基板81を第1方向(Z軸方向)に延びる導電部により形成される。計算装置214は、電子回路114及び制御部70を含む。
図12(a)及び図12(b)は、第1実施形態に係る電子回路を例示する模式的平面図である。
図12(a)及び図12(b)に示すように、電子回路115においては、第1制御導電部材61は同軸ケーブルを含む。第1素子キャパシタ41、第2素子キャパシタ42、第1キャパシタ11、第2キャパシタ12、第3キャパシタ13及び第4キャパシタ14は、第1基板81を第1方向(Z軸方向)に延びる導電部により形成される。計算装置215は、電子回路115及び制御部70を含む。
図12(a)及び図12(b)に示すように、電子回路115においては、第1制御導電部材61は同軸ケーブルを含む。第1素子キャパシタ41、第2素子キャパシタ42、第1キャパシタ11、第2キャパシタ12、第3キャパシタ13及び第4キャパシタ14は、第1基板81を第1方向(Z軸方向)に延びる導電部により形成される。計算装置215は、電子回路115及び制御部70を含む。
図13(a)及び図13(b)は、第1実施形態に係る電子回路を例示する模式的平面図である。
図13(a)及び図13(b)に示すように、電子回路116においては、第1制御導電部材61は同軸ケーブルを含む。第1素子ジョセフソン接合51は、環状の導電部と、その環状の導電部の中に設けられた導電部と、の間に設けられる。第2素子ジョセフソン接合52は、環状の導電部と、その環状の導電部の中に設けられた導電部と、の間に設けられる。計算装置216は、電子回路116及び制御部70を含む。
図13(a)及び図13(b)に示すように、電子回路116においては、第1制御導電部材61は同軸ケーブルを含む。第1素子ジョセフソン接合51は、環状の導電部と、その環状の導電部の中に設けられた導電部と、の間に設けられる。第2素子ジョセフソン接合52は、環状の導電部と、その環状の導電部の中に設けられた導電部と、の間に設けられる。計算装置216は、電子回路116及び制御部70を含む。
図14(a)及び図14(b)は、第1実施形態に係る電子回路を例示する模式的平面図である。
図14(a)及び図14(b)に示すように、電子回路117において、第1制御導電部材61は同軸ケーブルを含む。第1素子ジョセフソン接合51は、環状の導電部と、その環状の導電部の中に設けられた導電部と、の間に設けられる。第2素子ジョセフソン接合52は、環状の導電部と、その環状の導電部の中に設けられた導電部と、の間に設けられる。第3キャパシタ13及び第4キャパシタ14は、第1面F1に沿って延びる部分を含む。計算装置217は、電子回路117及び制御部70を含む。
図14(a)及び図14(b)に示すように、電子回路117において、第1制御導電部材61は同軸ケーブルを含む。第1素子ジョセフソン接合51は、環状の導電部と、その環状の導電部の中に設けられた導電部と、の間に設けられる。第2素子ジョセフソン接合52は、環状の導電部と、その環状の導電部の中に設けられた導電部と、の間に設けられる。第3キャパシタ13及び第4キャパシタ14は、第1面F1に沿って延びる部分を含む。計算装置217は、電子回路117及び制御部70を含む。
図15(a)及び図15(b)は、第1実施形態に係る電子回路を例示する模式的平面図である。
図16は、第1実施形態に係る電子回路を例示する模式的断面図である。
図16に示すように、電子回路120は、第1基板81及び第2基板82を含む。第1面F1は、第1基板81の1つの面(例えば上面)である。第2面F2は、第2基板82の1つの面(例えば下面)である。第2面F2は、第1面F1と対向する。
図16は、第1実施形態に係る電子回路を例示する模式的断面図である。
図16に示すように、電子回路120は、第1基板81及び第2基板82を含む。第1面F1は、第1基板81の1つの面(例えば上面)である。第2面F2は、第2基板82の1つの面(例えば下面)である。第2面F2は、第1面F1と対向する。
第1非線形素子50Aは、第1面F1の第1領域81aに設けられる。第2非線形素子50Bは、第1面F1の第2領域81bに設けられる。第3非線形素子50Cは、第2面F2に設けられる。
図15(a)に示すように、第1非線形素子50Aに含まれる第1素子ジョセフソン接合51は、第1面F1の第1領域81aに設けられる。第2非線形素子50Bに含まれる第2素子ジョセフソン接合52は、第1面F1の第2領域81bに設けられる。
図15(b)に示すように、第3非線形素子50Cのジョセフソン接合回路53の少なくとも一部は、第2面F2に設けられる。第2面F2は、第1面F1から離れる。第3非線形素子50Cは、第1非線形素子50Aと結合可能である。第3非線形素子50Cは、第2非線形素子50Bと結合可能である。例えば、第3非線形素子50Cは、第1非線形素子50Aとインダクタ結合可能である。例えば、第3非線形素子50Cは、第2非線形素子50Bとインダクタ結合可能である。
電子回路120においても、ジョセフソン接合回路53は、第1ジョセフソン接合21、第2ジョセフソン接合22及び第3ジョセフソン接合23を含む。これらのジョセフソン接合は、第2面F2に設けられる。第3非線形素子50Cは、第1導電部材25a、第2導電部材25b及び第3導電部材25cを含む。これらの導電部材は、第2面F2に設けられる。第1導電部材は、第1ジョセフソン接合21を第3ジョセフソン接合23と接続する。第2導電部材25bは、第2ジョセフソン接合22を第3ジョセフソン接合23と接続する。第3導電部材25cは、第1ジョセフソン接合21を第2ジョセフソン接合22と接続する。第1ジョセフソン接合、第2ジョセフソン接合、第3ジョセフソン接合、第1導電部材、前記第2導電部材及び前記第3導電部材は、ループ50rとなる。第1非線形素子50Aは、第1導電部材25aと結合可能である。第2非線形素子50Bは、第2導電部材25bと結合可能である。電子回路120において、第1非線形素子50Aは、第1導電部材25aとインダクタ結合可能である。第2非線形素子50Bは、第2導電部材25bとインダクタ結合可能である。
電子回路120は、図3に関して説明した回路を含む。電子回路120は、第1~第5キャパシタ11~15を含んで良い。第1非線形素子50Aは、第1素子キャパシタ41を含んでも良い。第2非線形素子50Bは、第2素子キャパシタ42を含んでも良い。
図15(b)に示すように、磁束制御部60が設けられて良い。磁束制御部60は、第1制御導電部材61を含む。制御部70から磁束制御信号(制御電流61i)が第1制御導電部材61に供給される。磁束制御信号に応じた磁場が第1制御導電部材61から生じる。この磁場により、ループ50r内の空間SPの磁束Φが制御される。制御部70は、第1制御導電部材61に供給する電流を変調することで、磁束Φを変化させることが可能である。計算装置218は、電子回路120及び制御部70を含む。
以下、実施形態に係る計算装置(例えば計算装置210)に関する特性の例について説明する。
以下の説明において、第1素子ジョセフソン接合51の臨界電流は、56.6nAである。第2素子ジョセフソン接合52の臨界電流は、45.9nAである。第1素子キャパシタ41の静電容量は、43.6fFである。第2素子キャパシタ42の静電容量は、43.6fFである。第1ジョセフソン接合21の臨界電流は、64.4nAである。第2ジョセフソン接合22の臨界電流は、50.0nAである。第3ジョセフソン接合23の臨界電流は、14.8nAである。第1キャパシタ11の静電容量は、19.4fFである。第2キャパシタ12の静電容量は、19.4fFである。第3キャパシタ13の静電容量は、6.46fFである。第4キャパシタ14の静電容量は、6.46fFである。第5キャパシタ15の静電容量は、0.969fFである。
以下の説明において、第1素子ジョセフソン接合51の臨界電流は、56.6nAである。第2素子ジョセフソン接合52の臨界電流は、45.9nAである。第1素子キャパシタ41の静電容量は、43.6fFである。第2素子キャパシタ42の静電容量は、43.6fFである。第1ジョセフソン接合21の臨界電流は、64.4nAである。第2ジョセフソン接合22の臨界電流は、50.0nAである。第3ジョセフソン接合23の臨界電流は、14.8nAである。第1キャパシタ11の静電容量は、19.4fFである。第2キャパシタ12の静電容量は、19.4fFである。第3キャパシタ13の静電容量は、6.46fFである。第4キャパシタ14の静電容量は、6.46fFである。第5キャパシタ15の静電容量は、0.969fFである。
図17は、第1実施形態に係る計算装置の特性を例示するグラフである。
図17の横軸は、空間SP(ループ50r)の磁束MF1である。磁束MF1(=2Φ/Φ0)は、磁束量子Φ0で規格化されて無次元化されている。図17の縦軸は、周波数fo1に対応する。図17には、第1非線形素子50Aの共振周波数fb1、及び、第2非線形素子50Bの共振周波数fb2が例示されている。第1非線形素子50Aは、例えば、第1量子ビットに対応する。第2非線形素子50Bは、例えば、第2量子ビットに対応する。非線形素子は、例えば、非線形共振器(トランズモン量子ビット)である。非線形素子の共振周波数は、非線形素子における下から2つの状態におけるエネルギー差をプランク定数hで割って周波数に変換した値に対応する。
図17の横軸は、空間SP(ループ50r)の磁束MF1である。磁束MF1(=2Φ/Φ0)は、磁束量子Φ0で規格化されて無次元化されている。図17の縦軸は、周波数fo1に対応する。図17には、第1非線形素子50Aの共振周波数fb1、及び、第2非線形素子50Bの共振周波数fb2が例示されている。第1非線形素子50Aは、例えば、第1量子ビットに対応する。第2非線形素子50Bは、例えば、第2量子ビットに対応する。非線形素子は、例えば、非線形共振器(トランズモン量子ビット)である。非線形素子の共振周波数は、非線形素子における下から2つの状態におけるエネルギー差をプランク定数hで割って周波数に変換した値に対応する。
図17には、周波数fc1及び周波数fc2が例示されている。周波数fc1は、第3非線形素子50C(カプラ)における複数のモード(例えば2つのモード)の1つの周波数に対応する。周波数fc2は、第3非線形素子50C(カプラ)における複数のモード(例えば2つのモード)の別の1つの周波数に対応する。
図17に示すように、実施形態に係る計算装置210において、磁束MF1が変化すると、周波数fc1及び周波数fc2は変化する。特に、周波数fc2が大きく変化する。この例では、磁束MF1が、約0.61のときに、周波数fc1及び周波数fc2は互いに近づく。第1磁束値Mv1は約0.61である。
図17に示すように、第1非線形素子50Aの共振周波数fb1、及び、第2非線形素子50Bの共振周波数fb2は、磁束MF1が変化したときに、実質的に一定である。この例では、第1非線形素子50Aの共振周波数fb1は、約10.0Gzである。第2非線形素子50Bの共振周波数fb2は、約8.4GHzである。
このように、実施形態においては、周波数fc1及び周波数fc2が、共振周波数fb1及び共振周波数fb2に比較的近い。第3非線形素子50C(カプラ)は、複数のモード(少なくとも2つのモード)を有する。すなわち、カプラは、複数のモードで共振可能である。この複数のモードのそれぞれにおける共振周波数(周波数fc1及び周波数fc2)は、上記の第1磁束値Mv1の近傍(周波数fc1及び周波数fc2が互い近い磁束値)において、共振周波数fb1及び共振周波数fb2のそれぞれよりも高く、共振周波数fb1と共振周波数fb2との和よりも低い。実施形態においては、複数のモードのそれぞれにおける共振周波数(周波数fc1及び周波数fc2)が、共振周波数fb1及び共振周波数fb2の和よりも低い状態が存在する。
例えば、第1非線形素子50A及び第2非線形素子50Bの結合が実質的に解消される状態において、第3非線形素子50Cにおける複数のモードのそれぞれにおける共振周波数は、第1非線形素子50Aの共振周波数fb1よりも高く、第2非線形素子50Bの共振周波数fb2よりも高く、第1非線形素子50Aの共振周波数fb1と第2非線形素子50Bの共振周波数fb2との和よりも低い。
図18は、第1実施形態に係る計算装置の特性を例示するグラフである。
図18の横軸は、磁束MF1である。縦軸は、残留結合(いわゆるZZ結合)に関する結合強度CSZZである。ZZ結合は、2つの量子ビットの両方が「1状態」であるときに対応する周波数fb3について、fb1+fb2-fb3が残留結合によってゼロにならない状態に対応する。ZZ結合におけるこの「ずれ」が結合強度CSZZに対応する。
図18の横軸は、磁束MF1である。縦軸は、残留結合(いわゆるZZ結合)に関する結合強度CSZZである。ZZ結合は、2つの量子ビットの両方が「1状態」であるときに対応する周波数fb3について、fb1+fb2-fb3が残留結合によってゼロにならない状態に対応する。ZZ結合におけるこの「ずれ」が結合強度CSZZに対応する。
この例では、磁束MF1が約0.61(第1磁束値Mv1)のときに、結合強度CSZZは、実質的にゼロになる。図18に示すように、磁束MF1が約0.61のときに、残留結合に関する結合強度CSZZは、実質的にゼロにできる。例えば、ロバストなゼロのZZ結合が得られる。
例えば、磁束MF1が第1磁束値Mv1である第1状態ST1と、磁束MF1が第1磁束値Mv1よりも大きい第2状態ST2と、の間で、磁束MF1を増減させる。これにより、2量子ビットゲートが実施できる。このような動作は、例えば、第1動作に対応する。例えば、第2状態ST2において、磁束MF1は、1である。
第1動作において、例えば、磁束Φ(磁束MF1に対応)を第1磁束値Mv1(第1状態ST1)からパルス的に増加させて第2状態ST2を形成する。その後、磁束Φ(磁束MF1に対応)を減少させて第1磁束値Mv1に戻す。これにより、2量子ビットゲートが実施される。2量子ビットゲートにおいて、|00>状態に対する|01>状態の位相が、θ01だけ回転する。2量子ビットゲートにおいて、|00>状態に対する|10>状態の位相が、θ10だけ回転する。2量子ビットゲートにおいて、|00>状態に対する|11>状態の位相が、θ11だけ回転する。θ11は、θ01とθ10との和(すなわち、θ01+θ10)からずれる。この位相のずれ(θ11-θ01-θ10)は、ゲート回転角に対応する。
図19は、第1実施形態に係る計算装置の特性を例示するグラフである。
図19は、上記の第1動作における特性を例示している。図19の横軸は、ゲート回転角θ1をπで割った値である。「π」は、円周率である。縦軸は、忠実度FT1である。ゲート時間は、約12nsである。図19に示すように、99.98%以上の高い忠実度FT1が高速なゲートで得られる。
図19は、上記の第1動作における特性を例示している。図19の横軸は、ゲート回転角θ1をπで割った値である。「π」は、円周率である。縦軸は、忠実度FT1である。ゲート時間は、約12nsである。図19に示すように、99.98%以上の高い忠実度FT1が高速なゲートで得られる。
図20は、第1実施形態に係る計算装置の特性を例示するグラフである。
図20の横軸は、磁束MF1である。縦軸は、第1非線形素子50Aと第2非線形素子50Bの結合強度CS1である。結合強度CS1は、|01>状態と、|10>状態と、の間の結合強度である。図20に示すように、磁束MF1が第1磁束値MV1のときに、結合強度CS1がゼロとなる。このときに、結合がオフとなる。図20に示すように、磁束MF1が変化すると、結合強度CS1は変化する。磁束MF1を制御することで、結合強度CS1を制御できる。例えば、結合強度CS1の変化の幅は、約20MHz程度である。すなわち、結合強度CS1を、-20MHz~20MHzの範囲で調整できる。このような動作は、例えば第2動作に対応する。
図20の横軸は、磁束MF1である。縦軸は、第1非線形素子50Aと第2非線形素子50Bの結合強度CS1である。結合強度CS1は、|01>状態と、|10>状態と、の間の結合強度である。図20に示すように、磁束MF1が第1磁束値MV1のときに、結合強度CS1がゼロとなる。このときに、結合がオフとなる。図20に示すように、磁束MF1が変化すると、結合強度CS1は変化する。磁束MF1を制御することで、結合強度CS1を制御できる。例えば、結合強度CS1の変化の幅は、約20MHz程度である。すなわち、結合強度CS1を、-20MHz~20MHzの範囲で調整できる。このような動作は、例えば第2動作に対応する。
例えば、第2動作において、「fb1-fb2」の周波数で、磁束Φ(磁束MF1)が変調される。変調における包絡線は、例えばパルス状で良い。この第2動作において、2量子ビットゲートは、|01>状態の確率と、|10>状態の確率と、が入れ替わる回転ゲートである。この回転ゲート(確率が入れ替わる回転ゲート)において、回転角は、確率振幅ベクトルに対する回転行列の回転角に対応する。
このように、制御部70は、空間SPにおける磁束Φ(磁束MF1)を制御して、第1非線形素子50Aと第2非線形素子50Bとの間の結合強度CS1を変化させることが可能である。
図21は、第1実施形態に係る計算装置の特性を例示するグラフである。
図21は、上記の第2動作における特性を例示している。図20の横軸は、ゲート回転角θ2をπで割った値である。このゲート回転角θ2は、確率が入れ替わる回転ゲートにおいて、確率振幅ベクトルに対する回転行列の回転角に対応する。縦軸は、忠実度FT1である。ゲート時間は、約12nsである。図21に示すように、99.98%以上の高い忠実度FT1が高速なゲートで得られる。図21において、0.25πのゲート回転角θ2におけるゲートは、「square root of iSWAPゲート」に対応する。
図21は、上記の第2動作における特性を例示している。図20の横軸は、ゲート回転角θ2をπで割った値である。このゲート回転角θ2は、確率が入れ替わる回転ゲートにおいて、確率振幅ベクトルに対する回転行列の回転角に対応する。縦軸は、忠実度FT1である。ゲート時間は、約12nsである。図21に示すように、99.98%以上の高い忠実度FT1が高速なゲートで得られる。図21において、0.25πのゲート回転角θ2におけるゲートは、「square root of iSWAPゲート」に対応する。
制御部70は、例えば、第1動作及び第2動作の少なくともいずれかを実施可能である。第1動作において、制御部70は、磁束Φを第1値と、第1値よりも大きい第2値と、の間で変化させることで、第1非線形素子50A及び第2非線形素子50Bの2量子ビット操作を行う。第1値は、上記の第1磁束値Mv1に対応する値(0.5Φ0×Mv1)である。第2値は、例えば、実質的に0.5Φ0でも良い。第2動作において、制御部70は、磁束Φを交流で変調することで第1非線形素子50A及び第2非線形素子50Bの2量子ビット操作を行う。
以下、実施形態に係る電子回路及び計算装置の特性に関して説明する。
第1非線形素子50A、第2非線形素子50B、及び、第3非線形素子50C(カプラ)を含む系のラグランジアンは、以下の第1式で表される。
第1式の左辺は、カプラ、カプラと結合する第1非線形素子50A、及び、カプラと結合する第2非線形素子50Bを含む系のラグランジアンである。
第1非線形素子50A、第2非線形素子50B、及び、第3非線形素子50C(カプラ)を含む系のラグランジアンは、以下の第1式で表される。
第1式の左辺は、カプラ、カプラと結合する第1非線形素子50A、及び、カプラと結合する第2非線形素子50Bを含む系のラグランジアンである。
第1式の右辺の第1項は、第1非線形素子50Aのラグランジアンである。第1式の右辺の第2項は、第2非線形素子50Bのラグランジアンである。第1式の右辺の第3項は、カプラのラグランジアンである。第1式の右辺の第4項は、カプラ、第1非線形素子50A及び第2非線形素子50Bの相互作用を表すラグランジアンである。
第1非線形素子50Aのラグランジアンは、以下の第2式で表される。第2式において、「C1」は、第1素子キャパシタ41のキャパシタである。
第2式において、還元磁束量子φ0は、磁束量子Φ0の1/(2π)倍に対応する。
第2非線形素子50Bのラグランジアンは、以下の第3式で表される。第3式において、「C2」は、第2素子キャパシタ42のキャパシタである。
カプラ、第1非線形素子50A及び第2非線形素子50Bの相互作用を表すラグランジアンは、以下の第4式で表される。第4式において、「Cc」は、第3キャパシタ13及び第4キャパシタ14のそれぞれのキャパシタである。
カプラのラグランジアンは、以下の第5式で表される。第5式において、「C」は、第1キャパシタ11及び第2キャパシタ12のそれぞれのキャパシタである。
ここで、φは、磁束演算子である。φは、位相差θと以下の第6式で表される関係を有する。
カプラの「+モード」に対する磁束演算子φc+は、以下の第7式で表される。
カプラの「-モード」に対する磁束演算子φc-は、以下の第8式で表される。
第7式及び第8式において、φc1は、第3非線形素子50Cの第1ジョセフソン接合21を含む部分に対する磁束演算子である。第8式及び第9式において、φc2は、第3非線形素子50Cの第2ジョセフソン接合22を含む部分に対する磁束演算子である。
上記の第4式の右辺において、第1項と第2項とにおいて、符号が入れ替わる。±モードを介した量子ビット間の結合がキャンセルされる。
上記の第5式において、右辺の第1項及び第2項は、「+モード」に対応する。第5式において、右辺の第3項~第6項は、「-モード」に対応する。「+モード」は、LC共振器に対応する。「-モード」では、磁束Φにより周波数が可変となる。
このように、実施形態においては、カプラにおいて、「+モード」及び「-モード」という2つのモードが同時に存在する。「-モード」を利用することで、可変の周波数が得られる。
上記では、簡単のために、第1キャパシタ11及び第2キャパシタ12が互いに同じ値(C)である場合について説明している。上記では、簡単のために、第3キャパシタ13及び第4キャパシタ14のそれぞれのキャパシタが互いに同じ値(Cc)である場合について説明している。実施形態において、第1キャパシタ11のキャパシタが、第2キャパシタ12のキャパシタと異なっても良い。実施形態において、第3キャパシタ13のキャパシタが、第4キャパシタ14のキャパシタと異なっても良い。
図22は、第1実施形態に係る電子回路を例示する模式的平面図である。
図22に示すように、実施形態に係る電子回路130は、複数の量子ビット50b、及び、複数のカプラ50cを含む。複数の量子ビット50bは、例えば、X-Y平面においてマトリクス状に設けられる。複数の量子ビット50bの1つと、複数の量子ビット50bの別の1つと、の間に、複数のカプラ50cの1つが設けられる。複数の量子ビット50bの1つは、例えば、第1非線形素子50Aである。複数の量子ビット50bの別の1つは、例えば、第2非線形素子50Bである。複数のカプラ50cの1つは、例えば、第3非線形素子50Cである。複数のカプラ50cの1つは、複数の量子ビット50bの1つと結合(例えば容量性結合)可能である。複数のカプラ50cの1つは、複数の量子ビット50bの別の1つと結合(例えば容量性結合)可能である。実施形態に係る計算装置230は、電子回路130を含む。電子回路130において、電子回路110~117及び120の構成が適用可能である。例えば、複数の量子ビット50bに含まれるジョセフソン接合(例えば、第1素子ジョセフソン接合51及び第2素子ジョセフソン接合52など)は、第1面F1に設けられる。複数のカプラ50cのそれぞれに含まれるジョセフソン接合回路53は第2面F2に設けられる。
図22に示すように、実施形態に係る電子回路130は、複数の量子ビット50b、及び、複数のカプラ50cを含む。複数の量子ビット50bは、例えば、X-Y平面においてマトリクス状に設けられる。複数の量子ビット50bの1つと、複数の量子ビット50bの別の1つと、の間に、複数のカプラ50cの1つが設けられる。複数の量子ビット50bの1つは、例えば、第1非線形素子50Aである。複数の量子ビット50bの別の1つは、例えば、第2非線形素子50Bである。複数のカプラ50cの1つは、例えば、第3非線形素子50Cである。複数のカプラ50cの1つは、複数の量子ビット50bの1つと結合(例えば容量性結合)可能である。複数のカプラ50cの1つは、複数の量子ビット50bの別の1つと結合(例えば容量性結合)可能である。実施形態に係る計算装置230は、電子回路130を含む。電子回路130において、電子回路110~117及び120の構成が適用可能である。例えば、複数の量子ビット50bに含まれるジョセフソン接合(例えば、第1素子ジョセフソン接合51及び第2素子ジョセフソン接合52など)は、第1面F1に設けられる。複数のカプラ50cのそれぞれに含まれるジョセフソン接合回路53は第2面F2に設けられる。
(第2実施形態)
図23(a)、図23(b)、図24(a)、図24(b)、図25(a)及び図25(b)は、第2実施形態に係る電子回路を例示する模式的平面図である。
実施形態に係る電子回路140において、第1~第6面F1~F6が設けられる。第1~第6面F1~F6に関して、図6に関して説明した構成が適用されて良い。第1面F1は、第1基板81の1つの面(例えば上面)である。第2面F2は、第1基板81の別の面(例えば下面)である。第2面F2は、第1面F1と交差する第1方向において第1面F1から離れ、第1面F1に沿う。第3面F3は、第2基板82の1つの面(例えば上面)である。第4面F4は、第2基板82の別の面(例えば下面)である。第4面F4は、第1面F1と対向する。第4面F4は、第1面F1と第3面F3との間にある。第5面F5は、第3基板83の1つの面(例えば上面)である。第6面F6は、第3基板83の別の面(例えば下面)である。第5面F5は、第2面F2と対向する。第5面F5は、第6面F6と第2面F2との間にある。
図23(a)、図23(b)、図24(a)、図24(b)、図25(a)及び図25(b)は、第2実施形態に係る電子回路を例示する模式的平面図である。
実施形態に係る電子回路140において、第1~第6面F1~F6が設けられる。第1~第6面F1~F6に関して、図6に関して説明した構成が適用されて良い。第1面F1は、第1基板81の1つの面(例えば上面)である。第2面F2は、第1基板81の別の面(例えば下面)である。第2面F2は、第1面F1と交差する第1方向において第1面F1から離れ、第1面F1に沿う。第3面F3は、第2基板82の1つの面(例えば上面)である。第4面F4は、第2基板82の別の面(例えば下面)である。第4面F4は、第1面F1と対向する。第4面F4は、第1面F1と第3面F3との間にある。第5面F5は、第3基板83の1つの面(例えば上面)である。第6面F6は、第3基板83の別の面(例えば下面)である。第5面F5は、第2面F2と対向する。第5面F5は、第6面F6と第2面F2との間にある。
電子回路140は、第1非線形素子50A、第2非線形素子50B、及び、第3非線形素子50Bを含む。第1非線形素子50Aは、第1素子ジョセフソン素子51を含む。図23(a)に示すように、第1素子ジョセフソン素子51は、第1面F1に設けられる。第2非線形素子50Bは、第2素子ジョセフソン素子52を含む。図23(b)に示すように、第2素子ジョセフソン素子52は、第2面F2に設けられる。
第3非線形素子50Cは、ジョセフソン接合回路53を含む。第3非線形素子50Cは第1非線形素子50Aと結合可能である。第3非線形素子50Cは第2非線形素子50Bと結合可能である。
電子回路140においても、接続が容易になる。例えば、配線間のクロストークを低減することができる。拡張性が向上する。特性を向上可能な電子回路及び計算装置が提供できる。例えば、量子ビットのゲート操作が安定になる。例えば、量子ビットの安定性が向上する。実施形態に係る計算装置240は、電子回路140及び制御部70を含む。
電子回路140の例において、ジョセフソン接合回路53の少なくとも一部は、第1面F1及び第2面F2の一方に設けられる。この例では、ジョセフソン接合回路53は、第2面F2に設けられている。
電子回路140において、上記を除く構成は、第1実施形態に係る電子回路の構成が適用されて良い。
図23(a)に示すように、この例では、第1面F1に、第1素子共振器51O及び第1素子端子51Tが設けられる。図23(b)に示すように、この例では、第2面F2に、第2素子共振器52O及び第2素子端子52Tが設けられる。図24(a)に示すように、この例では、第3面F3に、第1対向電極51C及び第1制御端子51NTが設けられる。図24(b)に示すように、この例では、第4面F4に、第1読み出し電極51R及び第1制御電極51Nが設けられる。
図25(a)に示すように、この例では、第5面F5に、第2対向電極52C、第2制御端子52NT及び第1制御導電部材61が設けられる。図25(b)に示すように、この例では、第6面F6に、第2読み出し電極52R及び第2制御電極52Nが設けられる。第1制御導電部材61は、第1制御導電部61u及び第2制御導電部61vを介して制御部70と接続される(図25(b)参照)。第2読み出し電極52Rは、制御部70と接続される。
図26(a)、図26(b)、図27(a)、図27(b)、図28(a)及び図28(b)は、第2実施形態に係る電子回路を例示する模式的平面図である。
図26(a)に示すように、実施形態に係る電子回路141において、第1素子ジョセフソン素子51は、第1面F1に設けられる。図26(b)に示すように、第2素子ジョセフソン素子52は、第2面F2に設けられる。この例では、図26(b)に示すように、この例では、ジョセフソン接合回路53は、第2面F2に設けられている。図27(a)に示すように、第3面F3に、第1素子共振器51O、第1素子端子51T、第1対向電極51C及び第1制御端子51NTが設けられる。図27(b)に示すように、第4面F4に、第1読み出し電極51R及び第1制御電極51Nが設けられる。
図26(a)に示すように、実施形態に係る電子回路141において、第1素子ジョセフソン素子51は、第1面F1に設けられる。図26(b)に示すように、第2素子ジョセフソン素子52は、第2面F2に設けられる。この例では、図26(b)に示すように、この例では、ジョセフソン接合回路53は、第2面F2に設けられている。図27(a)に示すように、第3面F3に、第1素子共振器51O、第1素子端子51T、第1対向電極51C及び第1制御端子51NTが設けられる。図27(b)に示すように、第4面F4に、第1読み出し電極51R及び第1制御電極51Nが設けられる。
図28(a)に示すように、第5面F5に、第2素子共振器52O、第2素子端子52T、第2対向電極52C、第2制御端子52NT及び第1制御導電部材61が設けられる。図28(b)に示すように、第6面F6に、第2読み出し電極52R及び第2制御電極52Nが設けられる。第1制御導電部材61は、第1制御導電部61u及び第2制御導電部61vを介して制御部70と接続される(図28(b)参照)。第2読み出し電極52Rは、制御部70と接続される。
図29(a)及び図29(b)は、第2実施形態に係る電子回路を例示する模式的平面図である。
図30は、第2実施形態に係る電子回路を例示する模式的断面図である。
図29(b)は、透過平面図である。図29(a)及び図29(b)は、結合(例えば、容量結合)を概念的に示している。図30は、図29(a)及び図29(b)のZ1-Z2線断面図である。
図29(a)に示すように、実施形態に係る電子回路150は、第1非線形素子50A(例えば複数の量子ビット)を含む。この例では、複数の第1非線形素子50Aは、例えば、X-Y平面に沿う第1面F1に沿ってマトリクス状に設けられる。図29(a)に示すように、第1面F1に複数の複数のカプラ50cが設けられても良い。第1面F1に設けられる複数のカプラ50cの1つは、複数の第1非線形素子50Aの1つと、複数の第1非線形素子50Aの別の1つと、を結合しても良い。図29(a)において、複数のカプラ50cの1つと、複数の第1非線形素子50Aの1つと、を繋ぐ破線は、容量結合に対応する。
図30は、第2実施形態に係る電子回路を例示する模式的断面図である。
図29(b)は、透過平面図である。図29(a)及び図29(b)は、結合(例えば、容量結合)を概念的に示している。図30は、図29(a)及び図29(b)のZ1-Z2線断面図である。
図29(a)に示すように、実施形態に係る電子回路150は、第1非線形素子50A(例えば複数の量子ビット)を含む。この例では、複数の第1非線形素子50Aは、例えば、X-Y平面に沿う第1面F1に沿ってマトリクス状に設けられる。図29(a)に示すように、第1面F1に複数の複数のカプラ50cが設けられても良い。第1面F1に設けられる複数のカプラ50cの1つは、複数の第1非線形素子50Aの1つと、複数の第1非線形素子50Aの別の1つと、を結合しても良い。図29(a)において、複数のカプラ50cの1つと、複数の第1非線形素子50Aの1つと、を繋ぐ破線は、容量結合に対応する。
図29(b)に示すように、電子回路150は、複数の第2非線形素子50B(例えば複数の量子ビット)を含む。この例では、複数の第2非線形素子50Bは、例えば、X-Y平面に沿う第2面F2に沿ってマトリクス状に設けられる。図29(b)に示すように、第2面F2に複数の複数のカプラ50cが設けられても良い。第2面F2に設けられる複数のカプラ50cの1つは、複数の第2非線形素子50Bの1つと、複数の第2非線形素子50Bの別の1つと、を結合しても良い。図29(b)において、複数のカプラ50cの1つと、複数の第2非線形素子50Bの1つと、を繋ぐ破線は、容量結合に対応する。
図29(b)に示すように、電子回路150は、第3非線形素子50C(カプラ)を含む。この例では、複数の第3非線形素子50Cが設けられる。この例では、第3非線形素子50Cは、第2面F2に設けられている。実施形態において、第3非線形素子50Cが第1面F1に設けられても良い。
既に説明したように、第1非線形素子50Aは、第1素子ジョセフソン接合51を含む(図30参照)。第2非線形素子50Bは、第2素子ジョセフソン接合52を含む(図30参照)。第3非線形素子50Cは、ジョセフソン接合回路53を含む(図30参照)。既に説明したように、ジョセフソン接合回路53は、第1ジョセフソン接合21、第2ジョセフソン接合22及び第3ジョセフソン接合23などを含んで良い。
図30に示すように、第1素子ジョセフソン接合51は、第1面F1に設けられる。第2素子ジョセフソン接合52は、第2面F2に設けられる。第2面F2は、第1面F1と交差する第1方向D1(例えばZ軸方向)において第1面F1から離れ、第1面F1に沿う。この例では、第1面F1は、第1基板81の1つの面(例えば上面)である。第2面F2は、第1基板81の別の面(例えば下面)である。
第3非線形素子50Cは第1非線形素子50Aと結合可能であり、第3非線形素子50Cは第2非線形素子50Bと結合可能である。ジョセフソン接合回路53の少なくとも一部は、第1面F1及び第2面F2の一方に設けられる。この例では、ジョセフソン接合回路53は、第2面F2に設けられている。
電子回路150においても、特性を向上可能な電子回路及び計算装置が提供できる。起算装置250は、上記の電子回路150を含む。
電子回路150において、例えば、ジョセフソン接合回路53は、第1素子ジョセフソン接合51と結合可能である。例えば、ジョセフソン接合回路53は、第2素子ジョセフソン接合52と結合可能である。
図30に示すように、この例では、第1方向D1(例えばZ軸方向)において、第1素子ジョセフソン接合51の少なくとも一部は、第2素子ジョセフソン接合52と重なる。 上記のような電気回路150において、例えば、第1面F1に設けられる第1素子ジョセフソン接合51は、第2面F2に設けられる複数の第2素子ジョセフソン接合52のうちで、第1素子ジョセフソン接合51に最も近い第2素子ジョセフソン接合52と結合されて良い。
この例では、複数の第2素子ジョセフソン接合52の1つは、第1方向D1(例えばZ軸方向)において、複数の第1素子ジョセフソン接合51の1つと、重なる。複数の第2素子ジョセフソン接合52の上記の1つが第3非線形素子50Cにより、複数の第1素子ジョセフソン接合51の上記の1つと、結合される。
この例では、接続部材58vが設けられる。接続部材58vは第1基板81を第1方向D1に沿って延びる。接続部材58vにより、第1面F1に設けられる第1素子ジョセフソン接合51が、第2面F2に設けられる第3非線形素子50C(ジョセフソン接合回路53)と結合される。第2面F2に設けられる第3非線形素子50C(ジョセフソン接合回路53)が、第2面F2に設けられる第2素子ジョセフソン接合52と結合される。
実施形態において、第1面F1に設けられる第1素子ジョセフソン接合51は、第2面F2に設けられる複数の第2素子ジョセフソン接合52のうちで、第1素子ジョセフソン接合51に最も近くない第2素子ジョセフソン接合52と結合されて良い。例えば、以下に説明するように、第1面F1に設けられる第1素子ジョセフソン接合51は、第2面F2に設けられる複数の第2素子ジョセフソン接合52のうちで、第1素子ジョセフソン接合51に3番目(またはそれ以上)に近い第2素子ジョセフソン接合52と結合されて良い。
図31は、第2実施形態に係る電子回路を例示する模式的断面図である。
図31に示すように、実施形態に係る電子回路151において、複数の第2素子ジョセフソン接合52が第2面F2に設けられる。複数の第2素子ジョセフソン接合52の1つ(第2素子ジョセフソン接合52a)から複数の第2素子ジョセフソン接合52の別の1つ(第2素子ジョセフソン接合52b)への方向は、第2方向D2に沿う。第2方向D2は、第1方向D1(例えばZ軸方向)と交差する。
図31に示すように、実施形態に係る電子回路151において、複数の第2素子ジョセフソン接合52が第2面F2に設けられる。複数の第2素子ジョセフソン接合52の1つ(第2素子ジョセフソン接合52a)から複数の第2素子ジョセフソン接合52の別の1つ(第2素子ジョセフソン接合52b)への方向は、第2方向D2に沿う。第2方向D2は、第1方向D1(例えばZ軸方向)と交差する。
第3非線形素子50Cに含まれるジョセフソン接合回路53は、複数の第2素子ジョセフソン接合52の1つ(第2素子ジョセフソン接合52a)と結合する。既に説明したように、ジョセフソン接合回路53は、第1素子ジョセフソン接合51と結合する。結合は、容量結合である。この例では、ジョセフソン接合回路53は、配線58L(導電部材)及び接続部材58vを介して、第1素子ジョセフソン接合51と結合する。第2方向D2における複数の第2素子ジョセフソン接合52の別の1つ(第2素子ジョセフソン接合52b)の位置は、第2方向D2における第1素子ジョセフソン接合51の位置と、第2方向D2における複数の第2素子ジョセフソン接合52の上記の1つ(第2素子ジョセフソン接合52a)の位置と、の間にある。
すなわち、電子回路151において、第1素子ジョセフソン接合51は、複数の第2素子ジョセフソン接合52のうちで、第1素子ジョセフソン接合51に3番目(またはそれ以上)に近い第2素子ジョセフソン接合52と結合される。第1素子ジョセフソン接合51と結合される複数の第2素子ジョセフソン接合52の1つと、第1素子ジョセフソン接合51と、の間に、別の第2素子ジョセフソン接合52が存在して良い。計算装置251は、上記の電子回路151を含む。
図32は、第2実施形態に係る電子回路を例示する模式的断面図である。
図32に示すように、実施形態に係る電子回路152において、第1素子ジョセフソン接合51と、複数の第2素子ジョセフソン接合52の1つ(第2素子ジョセフソン接合52a)と、がジョセフソン接合回路53により結合される。結合は、容量結合である。結合は、例えば、配線59L及び接続部材58Lを介して行われる。第1素子ジョセフソン接合51と、複数の第2素子ジョセフソン接合52の1つと、の間に、複数の第2素子ジョセフソン接合52(複数の第2素子ジョセフソン接合52b)が設けられても良い。計算装置252は、上記の電子回路152を含む。
図32に示すように、実施形態に係る電子回路152において、第1素子ジョセフソン接合51と、複数の第2素子ジョセフソン接合52の1つ(第2素子ジョセフソン接合52a)と、がジョセフソン接合回路53により結合される。結合は、容量結合である。結合は、例えば、配線59L及び接続部材58Lを介して行われる。第1素子ジョセフソン接合51と、複数の第2素子ジョセフソン接合52の1つと、の間に、複数の第2素子ジョセフソン接合52(複数の第2素子ジョセフソン接合52b)が設けられても良い。計算装置252は、上記の電子回路152を含む。
図30~図32において、第1素子ジョセフソン接合51と接続部材58vとを繋ぐ破線は、容量結合に対応する。第2素子ジョセフソン接合52とジョセフソン接合回路53を繋ぐ破線は、容量結合に対応する。
電子回路140、141、及び、150~152において、技術的に可能な範囲で、第1実施形態に関して説明した構成が適用されて良い。
図33は、実施形態に係る電子回路及び計算装置を例示する模式図である。
図33に示すように、実施形態に係る電子回路160において、ジョセフソン接合回路53は、第1インダクタ31、第2インダクタ32及び第3ジョセフソン接合23を含む。第3非線形素子50Cは、第1導電部材25a、第2導電部材25b及び第3導電部材25cをさらに含む。第1導電部材25aは、第1インダクタ31を第3ジョセフソン接合23と接続する。第2導電部材25bは、第2インダクタ32を第3ジョセフソン接合23と接続する。第3導電部材25cは、第1インダクタ31を第2インダクタ32と接続する。これらの接続は、例えば電気的な接続で良い。
図33に示すように、実施形態に係る電子回路160において、ジョセフソン接合回路53は、第1インダクタ31、第2インダクタ32及び第3ジョセフソン接合23を含む。第3非線形素子50Cは、第1導電部材25a、第2導電部材25b及び第3導電部材25cをさらに含む。第1導電部材25aは、第1インダクタ31を第3ジョセフソン接合23と接続する。第2導電部材25bは、第2インダクタ32を第3ジョセフソン接合23と接続する。第3導電部材25cは、第1インダクタ31を第2インダクタ32と接続する。これらの接続は、例えば電気的な接続で良い。
例えば、第1導電部材25aは、第1インダクタ31の一端31eを第3ジョセフソン接合23の一端23eと接続する。第2導電部材25bは、第2インダクタ32の一端32eを第3ジョセフソン接合23の他端23fと接続する。第3導電部材25cは、第1インダクタ31の他端31fを第2インダクタ32の他端32fと接続する。
電子回路160において、第3ジョセフソン接合23は第2面F2に設けられる。第1インダクタ31及び第2インダクタ32は第2面F2に設けられて良い。電子回路160の構成は、電子回路110~117、120、130、140、141、150~152に関して説明した構成が適用されて良い。計算装置260は、上記の電子回路160を含む。
(第3実施形態)
第3実施形態は、電子回路の製造方法に係る。
図34(a)~図34(i)は、第3実施形態に係る電子回路の製造方法を例示する模式的断面図である。
図34(a)に示すように、第1基板81が準備される。第1基板81は、第1面F1と第2面F2とを含む。
第3実施形態は、電子回路の製造方法に係る。
図34(a)~図34(i)は、第3実施形態に係る電子回路の製造方法を例示する模式的断面図である。
図34(a)に示すように、第1基板81が準備される。第1基板81は、第1面F1と第2面F2とを含む。
図34(b)に示すように、第1基板81に導電部85を形成する。導電部85は、第2面F2から第1面F1への第1方向(Z軸方向)に沿う。導電部85は、TSVなどで良い。導電部85は、第1素子導電部51v及び第2素子導電部52vなどとなって良い。
図34(c)に示すように、第1面F1に、導電部材86aを形成する。導電部材86aは、第1非線形素子50A及び第2非線形素子50Bなどに含まれるキャパシタの少なくとも一部となって良い。導電部材86aの少なくとも一部は、導電部85と電気的に接続される。
図34(d)に示すように、第1面F1に第1素子ジョセフソン接合51及び第2素子ジョセフソン接合52を形成する。このように、第1基板81の第1面F1に第1非線形素子50A及び第2非線形素子50Bが形成される。第1非線形素子50Aは第1素子ジョセフソン接合51を含む。第2非線形素子50Bは第2素子ジョセフソン接合52を含む。
図34(e)に示すように、凹部88dを含む第1部材88が準備される。図33(f)に示すように、第1部材88が設けられる。第1非線形素子50A及び第2非線形素子50Bは、第1基板81と凹部88dとの間にある。第1面F1と凹部88dとの間の支持部88sが設けられても良い。支持部88sにより、第1面F1と凹部88dとの間の距離が安定する。
図34(g)に示すように、第2面F2に、導電部材86bを形成する。導電部材86bは、第3非線形素子50Cなどに含まれるキャパシタの少なくとも一部となって良い。導電部材86bの少なくとも一部は、導電部85と電気的に接続される。
図34(h)に示すように、第2面F2に、第1ジョセフソン接合21、第2ジョセフソン接合22及び第3ジョセフソン接合23を形成する。これらのジョセフソン接合は、第3非線形素子50Cのジョセフソン接合回路53に含まれる。このように、この製造方法においては、第1基板81の第2面F2にジョセフソン接合回路53を含む第3非線形素子50Cが形成される。第1面F1は、第2面F2と第1部材88との間にある。
図34(i)に示すように、第1部材88が除去される。これにより、例えば、電子回路110が得られる。
図35(a)~図35(i)は、第3実施形態に係る電子回路の製造方法を例示する模式的断面図である。
図35(a)に示すように、第1基板81となる基板が準備される。図35(b)に示すように、第1基板81の第1面F1に凹部81dが形成される。第1基板81は、第2面F2を含む。第1基板81は、凹部81dの周りの凸部81pを含む。
図35(a)に示すように、第1基板81となる基板が準備される。図35(b)に示すように、第1基板81の第1面F1に凹部81dが形成される。第1基板81は、第2面F2を含む。第1基板81は、凹部81dの周りの凸部81pを含む。
図35(c)に示すように、第1基板81に導電部85を形成する。導電部85は、第2面F2から第1面F1への第1方向(Z軸方向)に沿う。導電部85は、TSVなどで良い。導電部85は、第1素子導電部51v及び第2素子導電部52vなどとなって良い。
図35(d)に示すように、第1面F1に、導電部材86aを形成する。導電部材86aは、第1非線形素子50A及び第2非線形素子50Bなどに含まれるキャパシタの少なくとも一部となって良い。導電部材86aの少なくとも一部は、導電部85と電気的に接続される。
図35(e)に示すように、第1面F1に第1素子ジョセフソン接合51及び第2素子ジョセフソン接合52を形成する。このように、第1基板81の第1面F1に第1非線形素子50A及び第2非線形素子50Bが形成される。第1非線形素子50Aは第1素子ジョセフソン接合51を含む。第2非線形素子50Bは第2素子ジョセフソン接合52を含む。
図35(f)に示すように、第1部材88が設けられる。第1非線形素子50A及び第2非線形素子50Bは、第1基板81と第1部材88との間にある。第1面F1の凹部81dと第1部材88との間の支持部88sが設けられても良い。支持部88sにより、凹部81dと第1部材88との間の距離が安定する。
図35(g)に示すように、第2面F2に、導電部材86bを形成する。導電部材86bは、第3非線形素子50Cなどに含まれるキャパシタの少なくとも一部となって良い。導電部材86bの少なくとも一部は、導電部85と電気的に接続される。
図35(h)に示すように、第2面F2に、第1ジョセフソン接合21、第2ジョセフソン接合22及び第3ジョセフソン接合23を形成する。これらのジョセフソン接合は、第3非線形素子50Cのジョセフソン接合回路53に含まれる。このように、この製造方法においては、第1基板81の第2面F2にジョセフソン接合回路53を含む第3非線形素子50Cが形成される。第1面F1は、第2面F2と第1部材88との間にある。
図35(i)に示すように、第1部材88が除去される。さらに、第1基板81の凸部81pが除去される。これにより、例えば、電子回路110が得られる。
実施形態は、以下の構成(技術案)を含んでも良い。
(構成1)
第1領域及び第2領域を含む第1面の前記第1領域に設けられた第1素子ジョセフソン接合を含む第1非線形素子と、
前記第2領域に設けられた第2素子ジョセフソン接合を含む第2非線形素子と、
ジョセフソン接合回路を含む第3非線形素子であって、前記ジョセフソン接合回路の少なくとも一部は第2面に設けられ、前記第2面は、前記第1面と交差する第1方向において前記第1面から離れ前記第1面に沿い、前記第3非線形素子は前記第1非線形素子と結合可能であり、前記第3非線形素子は前記第2非線形素子と結合可能である、前記第3非線形素子と、
を備えた電子回路。
(構成1)
第1領域及び第2領域を含む第1面の前記第1領域に設けられた第1素子ジョセフソン接合を含む第1非線形素子と、
前記第2領域に設けられた第2素子ジョセフソン接合を含む第2非線形素子と、
ジョセフソン接合回路を含む第3非線形素子であって、前記ジョセフソン接合回路の少なくとも一部は第2面に設けられ、前記第2面は、前記第1面と交差する第1方向において前記第1面から離れ前記第1面に沿い、前記第3非線形素子は前記第1非線形素子と結合可能であり、前記第3非線形素子は前記第2非線形素子と結合可能である、前記第3非線形素子と、
を備えた電子回路。
(構成2)
第1基板をさらに備え、
前記第1面は、前記第1基板の1つの面であり、
前記第2面は、前記第1基板の別の面である、構成1に記載の電子回路。
第1基板をさらに備え、
前記第1面は、前記第1基板の1つの面であり、
前記第2面は、前記第1基板の別の面である、構成1に記載の電子回路。
(構成3)
前記ジョセフソン接合回路は、第1ジョセフソン接合、第2ジョセフソン接合及び第3ジョセフソン接合を含み、
前記第3非線形素子は、第1導電部材、第2導電部材及び第3導電部材をさらに含み、
前記第1導電部材は、前記第1ジョセフソン接合の一端を前記第3ジョセフソン接合の一端と接続し、
前記第2導電部材は、前記第2ジョセフソン接合の一端を前記第3ジョセフソン接合の他と接続し、
前記第3導電部材は、前記第1ジョセフソン接合の他端を前記第2ジョセフソン接合の他と接続し、
前記第1ジョセフソン接合、前記第2ジョセフソン接合、前記第3ジョセフソン接合、前記第1導電部材、前記第2導電部材及び前記第3導電部材は、ループとなり、
前記第1非線形素子は、前記第1導電部材と結合可能であり、
前記第2非線形素子は、前記第2導電部材と結合可能である、構成1または2に記載の電子回路。
前記ジョセフソン接合回路は、第1ジョセフソン接合、第2ジョセフソン接合及び第3ジョセフソン接合を含み、
前記第3非線形素子は、第1導電部材、第2導電部材及び第3導電部材をさらに含み、
前記第1導電部材は、前記第1ジョセフソン接合の一端を前記第3ジョセフソン接合の一端と接続し、
前記第2導電部材は、前記第2ジョセフソン接合の一端を前記第3ジョセフソン接合の他と接続し、
前記第3導電部材は、前記第1ジョセフソン接合の他端を前記第2ジョセフソン接合の他と接続し、
前記第1ジョセフソン接合、前記第2ジョセフソン接合、前記第3ジョセフソン接合、前記第1導電部材、前記第2導電部材及び前記第3導電部材は、ループとなり、
前記第1非線形素子は、前記第1導電部材と結合可能であり、
前記第2非線形素子は、前記第2導電部材と結合可能である、構成1または2に記載の電子回路。
(構成4)
前記第1基板中を前記第1方向に延びる第1素子導電部をさらに備え、
前記第1素子導電部は、前記第1非線形素子と電気的に接続された、または、前記第1非線形素子と結合可能であり、
前記第1素子導電部は、前記第1導電部材と電気的に接続された、または、前記第1導電部材と結合可能である、構成3に記載の電子回路。
前記第1基板中を前記第1方向に延びる第1素子導電部をさらに備え、
前記第1素子導電部は、前記第1非線形素子と電気的に接続された、または、前記第1非線形素子と結合可能であり、
前記第1素子導電部は、前記第1導電部材と電気的に接続された、または、前記第1導電部材と結合可能である、構成3に記載の電子回路。
(構成5)
前記第1基板中を前記第1方向に延びる第2素子導電部をさらに備え、
前記第2素子導電部は、前記第2非線形素子と電気的に接続された、または、前記第2非線形素子と結合可能であり、
前記第2素子導電部は。前記第2導電部材と電気的に接続された、または、前記第2導電部材と結合可能である、構成3または4に記載の電子回路。
前記第1基板中を前記第1方向に延びる第2素子導電部をさらに備え、
前記第2素子導電部は、前記第2非線形素子と電気的に接続された、または、前記第2非線形素子と結合可能であり、
前記第2素子導電部は。前記第2導電部材と電気的に接続された、または、前記第2導電部材と結合可能である、構成3または4に記載の電子回路。
(構成6)
前記第1非線形素子と結合可能な第1素子共振器と、
前記第1素子共振器と結合可能な第1素子端子と、
をさらに備えた、構成3~5のいずれか1つに記載の電子回路。
前記第1非線形素子と結合可能な第1素子共振器と、
前記第1素子共振器と結合可能な第1素子端子と、
をさらに備えた、構成3~5のいずれか1つに記載の電子回路。
(構成7)
前記第1素子共振器の少なくとも一部、前記第1素子端子の少なくとも一部、前記第2素子共振器の少なくとも一部、及び、前記第2素子端子の少なくとも一部の少なくともいずれかは、前記第1面に設けられた、構成6に記載の電子回路。
前記第1素子共振器の少なくとも一部、前記第1素子端子の少なくとも一部、前記第2素子共振器の少なくとも一部、及び、前記第2素子端子の少なくとも一部の少なくともいずれかは、前記第1面に設けられた、構成6に記載の電子回路。
(構成8)
第3面及び第4面を含む第2基板であって、前記第4面は、前記第1面と対向し、
前記第4面は、前記第1面と前記第3面との間にある、前記第2基板と、
前記第4面に設けられた第1対向電極と、
前記第4面に設けられた第2対向電極と、
をさらに備え、
前記第1対向電極は、前記第1素子端子と結合可能であり、
前記第2対向電極は、前記第2素子端子と結合可能である、構成7に記載の電子回路。
第3面及び第4面を含む第2基板であって、前記第4面は、前記第1面と対向し、
前記第4面は、前記第1面と前記第3面との間にある、前記第2基板と、
前記第4面に設けられた第1対向電極と、
前記第4面に設けられた第2対向電極と、
をさらに備え、
前記第1対向電極は、前記第1素子端子と結合可能であり、
前記第2対向電極は、前記第2素子端子と結合可能である、構成7に記載の電子回路。
(構成9)
前記第3面に設けられた第1読み出し電極と、
前記第2基板中を前記第1方向に延び前記第1対向電極を前記第1読み出し電極と電気的に接続する第1読み出し導電部と、
をさらに備えた、構成8に記載の電子回路。
前記第3面に設けられた第1読み出し電極と、
前記第2基板中を前記第1方向に延び前記第1対向電極を前記第1読み出し電極と電気的に接続する第1読み出し導電部と、
をさらに備えた、構成8に記載の電子回路。
(構成10)
第5面及び第6面を含む第3基板であって、前記第5面は、前記第2面と対向し、前記第5面は、前記第6面と前記第2面との間にある、前記第3基板と、
前記第5面に設けられ前記ループ内の空間の磁束を制御可能な磁束制御部と、
をさらに備えた、構成8または9に記載の電子回路。
第5面及び第6面を含む第3基板であって、前記第5面は、前記第2面と対向し、前記第5面は、前記第6面と前記第2面との間にある、前記第3基板と、
前記第5面に設けられ前記ループ内の空間の磁束を制御可能な磁束制御部と、
をさらに備えた、構成8または9に記載の電子回路。
(構成11)
第5面及び第6面を含む第3基板であって、前記第5面は、前記第2面と対向し、前記第5面は、前記第6面と前記第2面との間にある、前記第3基板と、
前記第5面に設けられた第1制御導電部材と、
前記第3基板中を前記第1方向に延び、前記第1制御導電部材の一部と電気的に接続された第1制御導電部と、
をさらに備えた、構成1~9に記載の電子回路。
第5面及び第6面を含む第3基板であって、前記第5面は、前記第2面と対向し、前記第5面は、前記第6面と前記第2面との間にある、前記第3基板と、
前記第5面に設けられた第1制御導電部材と、
前記第3基板中を前記第1方向に延び、前記第1制御導電部材の一部と電気的に接続された第1制御導電部と、
をさらに備えた、構成1~9に記載の電子回路。
(構成12)
第1基板と、
第2基板と、
をさらに備え、
前記第1面は、前記第1基板の1つの面であり、
前記第2面は、前記第2基板の1つの面である、構成1に記載の電子回路。
第1基板と、
第2基板と、
をさらに備え、
前記第1面は、前記第1基板の1つの面であり、
前記第2面は、前記第2基板の1つの面である、構成1に記載の電子回路。
(構成13)
第1面に設けられた第1素子ジョセフソン接合を含む第1非線形素子と、
第2面に設けられた第2素子ジョセフソン接合を含む第2非線形素子であって、前記第2面は、前記第1面と交差する第1方向において前記第1面から離れ前記第1面に沿う、前記第2非線形素子と、
ジョセフソン接合回路を含む第3非線形素子であって、前記第3非線形素子は前記第1非線形素子と結合可能であり、前記第3非線形素子は前記第2非線形素子と結合可能である、前記第3非線形素子と、
を備えた電子回路。
第1面に設けられた第1素子ジョセフソン接合を含む第1非線形素子と、
第2面に設けられた第2素子ジョセフソン接合を含む第2非線形素子であって、前記第2面は、前記第1面と交差する第1方向において前記第1面から離れ前記第1面に沿う、前記第2非線形素子と、
ジョセフソン接合回路を含む第3非線形素子であって、前記第3非線形素子は前記第1非線形素子と結合可能であり、前記第3非線形素子は前記第2非線形素子と結合可能である、前記第3非線形素子と、
を備えた電子回路。
(構成14)
前記ジョセフソン接合回路の少なくとも一部は、前記第1面及び前記第2面の一方に設けられた、構成13に記載の電子回路。
前記ジョセフソン接合回路の少なくとも一部は、前記第1面及び前記第2面の一方に設けられた、構成13に記載の電子回路。
(構成15)
前記ジョセフソン接合回路は、第1素子ジョセフソン接合と結合可能であり、
前記ジョセフソン接合回路は、第2素子ジョセフソン接合と結合可能であり、
複数の前記第2素子ジョセフソン接合が前記第2面に設けられ、
前記複数の第2素子ジョセフソン接合の1つから前記複数の第2素子ジョセフソン接合の別の1つへの方向は、前記第1方向と交差する第2方向に沿い、
前記第3素子ジョセフソン接合は、前記複数の第2素子ジョセフソン接合の1つと結合可能であり、
前記第2方向における前記複数の第2素子ジョセフソン接合の別の1つの位置は、前記第2方向における前記第1素子ジョセフソン接合の位置と、前記第2方向における前記複数の第2素子ジョセフソン接合の前記1つの位置と、の間にある、構成13または14に記載の電子回路。
前記ジョセフソン接合回路は、第1素子ジョセフソン接合と結合可能であり、
前記ジョセフソン接合回路は、第2素子ジョセフソン接合と結合可能であり、
複数の前記第2素子ジョセフソン接合が前記第2面に設けられ、
前記複数の第2素子ジョセフソン接合の1つから前記複数の第2素子ジョセフソン接合の別の1つへの方向は、前記第1方向と交差する第2方向に沿い、
前記第3素子ジョセフソン接合は、前記複数の第2素子ジョセフソン接合の1つと結合可能であり、
前記第2方向における前記複数の第2素子ジョセフソン接合の別の1つの位置は、前記第2方向における前記第1素子ジョセフソン接合の位置と、前記第2方向における前記複数の第2素子ジョセフソン接合の前記1つの位置と、の間にある、構成13または14に記載の電子回路。
(構成16)
前記ジョセフソン接合回路は、第1ジョセフソン接合、第2ジョセフソン接合及び第3ジョセフソン接合を含み、
前記第3非線形素子は、第1導電部材、第2導電部材及び第3導電部材をさらに含み、
前記第1導電部材は、前記第1ジョセフソン接合の一端を前記第3ジョセフソン接合の一端と接続し、
前記第2導電部材は、前記第2ジョセフソン接合の一端を前記第3ジョセフソン接合の他と接続し、
前記第3導電部材は、前記第1ジョセフソン接合の他端を前記第2ジョセフソン接合の他と接続し、
前記第1ジョセフソン接合、前記第2ジョセフソン接合、前記第3ジョセフソン接合、前記第1導電部材、前記第2導電部材及び前記第3導電部材は、ループとなり、
前記第1非線形素子は、前記第1導電部材と結合可能であり、
前記第2非線形素子は、前記第2導電部材と結合可能である、構成13~15のいずれか1つに記載の電子回路。
前記ジョセフソン接合回路は、第1ジョセフソン接合、第2ジョセフソン接合及び第3ジョセフソン接合を含み、
前記第3非線形素子は、第1導電部材、第2導電部材及び第3導電部材をさらに含み、
前記第1導電部材は、前記第1ジョセフソン接合の一端を前記第3ジョセフソン接合の一端と接続し、
前記第2導電部材は、前記第2ジョセフソン接合の一端を前記第3ジョセフソン接合の他と接続し、
前記第3導電部材は、前記第1ジョセフソン接合の他端を前記第2ジョセフソン接合の他と接続し、
前記第1ジョセフソン接合、前記第2ジョセフソン接合、前記第3ジョセフソン接合、前記第1導電部材、前記第2導電部材及び前記第3導電部材は、ループとなり、
前記第1非線形素子は、前記第1導電部材と結合可能であり、
前記第2非線形素子は、前記第2導電部材と結合可能である、構成13~15のいずれか1つに記載の電子回路。
(構成17)
前記ジョセフソン接合回路は、第1インダクタ、第2インダクタ及び第3ジョセフソン接合を含み、
前記第3非線形素子は、第1導電部材、第2導電部材及び第3導電部材をさらに含み、
前記第1導電部材は、前記第1インダクタの一端を前記第3ジョセフソン接合の一端と接続し、
前記第2導電部材は、前記第2インダクタの一端を前記第3ジョセフソン接合の他と接続し、
前記第3導電部材は、前記第1インダクタの他端を前記第2インダクタの他と接続し、
前記第1ジョセフソン接合、前記第2ジョセフソン接合、前記第3ジョセフソン接合、前記第1導電部材、前記第2導電部材及び前記第3導電部材は、ループとなり、
前記第1非線形素子は、前記第1導電部材と結合可能であり、
前記第2非線形素子は、前記第2導電部材と結合可能である、構成1または13に記載の電子回路。
前記ジョセフソン接合回路は、第1インダクタ、第2インダクタ及び第3ジョセフソン接合を含み、
前記第3非線形素子は、第1導電部材、第2導電部材及び第3導電部材をさらに含み、
前記第1導電部材は、前記第1インダクタの一端を前記第3ジョセフソン接合の一端と接続し、
前記第2導電部材は、前記第2インダクタの一端を前記第3ジョセフソン接合の他と接続し、
前記第3導電部材は、前記第1インダクタの他端を前記第2インダクタの他と接続し、
前記第1ジョセフソン接合、前記第2ジョセフソン接合、前記第3ジョセフソン接合、前記第1導電部材、前記第2導電部材及び前記第3導電部材は、ループとなり、
前記第1非線形素子は、前記第1導電部材と結合可能であり、
前記第2非線形素子は、前記第2導電部材と結合可能である、構成1または13に記載の電子回路。
(構成18)
前記第1非線形素子を制御する第1制御信号を印加されることが可能な第1制御端子をさらに備えた、構成1~17のいずれか1つに記載の電子回路。
前記第1非線形素子を制御する第1制御信号を印加されることが可能な第1制御端子をさらに備えた、構成1~17のいずれか1つに記載の電子回路。
(構成19)
前記ループ内の空間の磁束を制御可能な磁束制御部をさらに備えた、構成3~9、16、17いずれか1つに記載の電子回路。
前記ループ内の空間の磁束を制御可能な磁束制御部をさらに備えた、構成3~9、16、17いずれか1つに記載の電子回路。
(構成20)
構成10または19に記載の電子回路と、
制御部と、
を備え、
前記磁束制御部は、第1制御導電部を含み、
前記制御部は、前記第1制御導電部に磁束制御信号を供給可能である、計算装置。
構成10または19に記載の電子回路と、
制御部と、
を備え、
前記磁束制御部は、第1制御導電部を含み、
前記制御部は、前記第1制御導電部に磁束制御信号を供給可能である、計算装置。
(構成21)
前記空間における磁束に応じて、前記第1非線形素子と前記第2非線形素子との間の結合強度が変化する、構成20に記載の計算装置。
前記空間における磁束に応じて、前記第1非線形素子と前記第2非線形素子との間の結合強度が変化する、構成20に記載の計算装置。
(構成22)
前記第3非線形素子は、複数のモードで共振可能であり、
前記複数のモードのそれぞれにおける共振周波数は、前記第1非線形素子の共振周波数よりも高く、前記第2非線形素子の共振周波数よりも高く、前記第1非線形素子の前記共振周波数と前記第2非線形素子の前記共振周波数との和よりも低い、構成20または21に記載の計算装置。
前記第3非線形素子は、複数のモードで共振可能であり、
前記複数のモードのそれぞれにおける共振周波数は、前記第1非線形素子の共振周波数よりも高く、前記第2非線形素子の共振周波数よりも高く、前記第1非線形素子の前記共振周波数と前記第2非線形素子の前記共振周波数との和よりも低い、構成20または21に記載の計算装置。
(構成23)
前記制御部は、第1動作及び第2動作の少なくとも実施可能であり、
前記第1動作において、前記制御部は、前記磁束を第1値と前記第1値とは異なる第2値との間で変化させることで、前記第1非線形素子及び前記第2非線形素子の2量子ビット操作を行い、
前記第2動作において、前記制御部は、前記磁束を交流で変調することで前記第1非線形素子及び前記第2非線形素子の前記2量子ビット操作を行う、構成20~22のいずれか1つに記載の計算装置。
前記制御部は、第1動作及び第2動作の少なくとも実施可能であり、
前記第1動作において、前記制御部は、前記磁束を第1値と前記第1値とは異なる第2値との間で変化させることで、前記第1非線形素子及び前記第2非線形素子の2量子ビット操作を行い、
前記第2動作において、前記制御部は、前記磁束を交流で変調することで前記第1非線形素子及び前記第2非線形素子の前記2量子ビット操作を行う、構成20~22のいずれか1つに記載の計算装置。
(構成24)
第1基板の第1面に第1非線形素子及び第2非線形素子を形成し、前記第1非線形素子は第1素子ジョセフソン接合を含み、前記第2非線形素子は第2素子ジョセフソン接合を含み、
凹部を含む第1部材を設け、前記第1非線形素子及び前記第2非線形素子は、前記第1基板と前記凹部との間にあり、
前記第1基板の第2面にジョセフソン接合回路を含む第3非線形素子を形成し、前記第1面は、前記第2面と前記第1部材との間にある、電子回路の製造方法。
第1基板の第1面に第1非線形素子及び第2非線形素子を形成し、前記第1非線形素子は第1素子ジョセフソン接合を含み、前記第2非線形素子は第2素子ジョセフソン接合を含み、
凹部を含む第1部材を設け、前記第1非線形素子及び前記第2非線形素子は、前記第1基板と前記凹部との間にあり、
前記第1基板の第2面にジョセフソン接合回路を含む第3非線形素子を形成し、前記第1面は、前記第2面と前記第1部材との間にある、電子回路の製造方法。
(構成25)
第1基板の第1面の凹部に第1非線形素子及び第2非線形素子を形成し、前記第1非線形素子は第1素子ジョセフソン接合を含み、前記第2非線形素子は第2素子ジョセフソン接合を含み、
第1部材を設け、前記第1非線形素子及び前記第2非線形素子は、前記第1基板と前記第1部材との間にあり、
前記第1基板の第2面にジョセフソン接合回路を含む第3非線形素子を形成し、前記第1面は、前記第2面と前記第1部材との間にある、電子回路の製造方法。
第1基板の第1面の凹部に第1非線形素子及び第2非線形素子を形成し、前記第1非線形素子は第1素子ジョセフソン接合を含み、前記第2非線形素子は第2素子ジョセフソン接合を含み、
第1部材を設け、前記第1非線形素子及び前記第2非線形素子は、前記第1基板と前記第1部材との間にあり、
前記第1基板の第2面にジョセフソン接合回路を含む第3非線形素子を形成し、前記第1面は、前記第2面と前記第1部材との間にある、電子回路の製造方法。
実施形態によれば、制御性を向上できる電子回路及び計算装置が提供できる。
以上、例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明は、これらの例に限定されるものではない。例えば、電子回路または計算装置に含まれる非線形素子、ジョセフソン接合、キャパシタ及び導電部材などの各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。
各例のいずれか2つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
本発明の実施の形態として上述した電子回路及び計算装置を基にして、当業者が適宜設計変更して実施し得る全ての電子回路及び計算装置も、本発明の要旨を包含する限り、本発明の範囲に属する。
本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
11~15…第1~第5キャパシタ、 11u、11v、12u、12v…導電部材、 21~23…第1~第3ジョセフソン接合、 21e~23e…一端、 21f~23f…他端、 25a~25c…第1~第3導電部材、 26a~26f…導電膜、 26i~26k…絶縁膜、 31、32…第1、第2インダクタ、 31e、32e…一端、 31f、32f…他端、 41、42…第1、第2素子キャパシタ、 50A、50B、50C…第1~第3非線形素子、 50D~50I…非線形素子、 50b…量子ビット、 50c…カプラ、 50r…ループ、 51、52…第1、第2素子ジョセフソン接合、 51C、52C…第1、第2対向電極、 51N、52N…第1、第2制御電極、 51NT、52NT…第1、第2制御端子、 51Nv、52Nv…導電部、 51O、52O…第1、第2素子共振器、 51R、52R…第1、第2読み出し電極、 51Rv、52Rv…導電部、 51T、52T…第1、第2素子端子、 51v、52v…第1、第2素子導電部、 52a、52b…第2素子ジョセフソン接合、 53…ジョセフソン接合回路、 55a~55d…導電膜、 55i、55j…絶縁膜、 55u、55v…導電部材、 58L…配線、 58a、58b…接続部、 58v…接続部材、 60…磁束制御部、 61…第1制御導電部材、 61i…制御電流、 61u、61v…第1、第2制御導電部、 70…制御部、 81~83…第1~第3基板、 81C~83C、81D~83D…接続部、 81a、81b…第1、第2領域、 81d…凹部、 81p…凸部、 85…導電部、 86a、86b…導電部材、 88…第1部材、 88d…凹部、 88s…支持部、 Φ…磁束、 θ1、θ2…ゲート回転角、 110~117、120、130、140、141、150~152、160…電子回路、 210~217、220、230、240、241、250~252、260…計算装置、 CS1、CSZZ…結合強度、 D1、D2…第1、第2方向、 F1~F6…第1~第6面、 FT1…忠実度、 GND…グランド電位、 MF1…磁束、 Mv1…第1磁束値、 SP…空間、 ST1、ST2…第1、第2状態、 Sc1、Sc2…第1、第2制御信号、 fb1~fb3…共振周波数、 fc1、fc2、fo1…周波数
Claims (15)
- 第1領域及び第2領域を含む第1面の前記第1領域に設けられた第1素子ジョセフソン接合を含む第1非線形素子と、
前記第2領域に設けられた第2素子ジョセフソン接合を含む第2非線形素子と、
ジョセフソン接合回路を含む第3非線形素子であって、前記ジョセフソン接合回路の少なくとも一部は第2面に設けられ、前記第2面は、前記第1面と交差する第1方向において前記第1面から離れ前記第1面に沿い、前記第3非線形素子は前記第1非線形素子と結合可能であり、前記第3非線形素子は前記第2非線形素子と結合可能である、前記第3非線形素子と、
を備えた電子回路。 - 第1基板をさらに備え、
前記第1面は、前記第1基板の1つの面であり、
前記第2面は、前記第1基板の別の面である、請求項1に記載の電子回路。 - 前記ジョセフソン接合回路は、第1ジョセフソン接合、第2ジョセフソン接合及び第3ジョセフソン接合を含み、
前記第3非線形素子は、第1導電部材、第2導電部材及び第3導電部材をさらに含み、
前記第1導電部材は、前記第1ジョセフソン接合の一端を前記第3ジョセフソン接合の一端と接続し、
前記第2導電部材は、前記第2ジョセフソン接合の一端を前記第3ジョセフソン接合の他と接続し、
前記第3導電部材は、前記第1ジョセフソン接合の他端を前記第2ジョセフソン接合の他と接続し、
前記第1ジョセフソン接合、前記第2ジョセフソン接合、前記第3ジョセフソン接合、前記第1導電部材、前記第2導電部材及び前記第3導電部材は、ループとなり、
前記第1非線形素子は、前記第1導電部材と結合可能であり、
前記第2非線形素子は、前記第2導電部材と結合可能である、請求項1または2に記載の電子回路。 - 前記第1基板中を前記第1方向に延びる第1素子導電部をさらに備え、
前記第1素子導電部は、前記第1非線形素子と電気的に接続された、または、前記第1非線形素子と結合可能であり、
前記第1素子導電部は、前記第1導電部材と電気的に接続された、または、前記第1導電部材と結合可能である、請求項3に記載の電子回路。 - 前記第1非線形素子と結合可能な第1素子共振器と、
前記第1素子共振器と結合可能な第1素子端子と、
をさらに備えた、請求項3または4に記載の電子回路。 - 前記第1素子共振器の少なくとも一部、前記第1素子端子の少なくとも一部、前記第2素子共振器の少なくとも一部、及び、前記第2素子端子の少なくとも一部の少なくともいずれかは、前記第1面に設けられた、請求項5に記載の電子回路。
- 第3面及び第4面を含む第2基板であって、前記第4面は、前記第1面と対向し、
前記第4面は、前記第1面と前記第3面との間にある、前記第2基板と、
前記第4面に設けられた第1対向電極と、
前記第4面に設けられた第2対向電極と、
をさらに備え、
前記第1対向電極は、前記第1素子端子と結合可能であり、
前記第2対向電極は、前記第2素子端子と結合可能である、請求項6に記載の電子回路。 - 第5面及び第6面を含む第3基板であって、前記第5面は、前記第2面と対向し、前記第5面は、前記第6面と前記第2面との間にある、前記第3基板と、
前記第5面に設けられ前記ループ内の空間の磁束を制御可能な磁束制御部と、
をさらに備えた、請求項7に記載の電子回路。 - 第1面に設けられた第1素子ジョセフソン接合を含む第1非線形素子と、
第2面に設けられた第2素子ジョセフソン接合を含む第2非線形素子であって、前記第2面は、前記第1面と交差する第1方向において前記第1面から離れ前記第1面に沿う、前記第2非線形素子と、
ジョセフソン接合回路を含む第3非線形素子であって、前記第3非線形素子は前記第1非線形素子と結合可能であり、前記第3非線形素子は前記第2非線形素子と結合可能である、前記第3非線形素子と、
を備えた電子回路。 - 前記ジョセフソン接合回路は、第1インダクタ、第2インダクタ及び第3ジョセフソン接合を含み、
前記第3非線形素子は、第1導電部材、第2導電部材及び第3導電部材をさらに含み、
前記第1導電部材は、前記第1インダクタの一端を前記第3ジョセフソン接合の一端と接続し、
前記第2導電部材は、前記第2インダクタの一端を前記第3ジョセフソン接合の他と接続し、
前記第3導電部材は、前記第1インダクタの他端を前記第2インダクタの他と接続し、
前記第1ジョセフソン接合、前記第2ジョセフソン接合、前記第3ジョセフソン接合、前記第1導電部材、前記第2導電部材及び前記第3導電部材は、ループとなり、
前記第1非線形素子は、前記第1導電部材と結合可能であり、
前記第2非線形素子は、前記第2導電部材と結合可能である、請求項1または9に記載の電子回路。 - 前記ループ内の空間の磁束を制御可能な磁束制御部をさらに備えた、請求項3~7、10のいずれか1つに記載の電子回路。
- 請求項8または11に記載の電子回路と、
制御部と、
を備え、
前記磁束制御部は、第1制御導電部を含み、
前記制御部は、前記第1制御導電部に磁束制御信号を供給可能である、計算装置。 - 前記制御部は、第1動作及び第2動作の少なくとも実施可能であり、
前記第1動作において、前記制御部は、前記磁束を第1値と前記第1値とは異なる第2値との間で変化させることで、前記第1非線形素子及び前記第2非線形素子の2量子ビット操作を行い、
前記第2動作において、前記制御部は、前記磁束を交流で変調することで前記第1非線形素子及び前記第2非線形素子の前記2量子ビット操作を行う、請求項12に記載の計算装置。 - 第1基板の第1面に第1非線形素子及び第2非線形素子を形成し、前記第1非線形素子は第1素子ジョセフソン接合を含み、前記第2非線形素子は第2素子ジョセフソン接合を含み、
凹部を含む第1部材を設け、前記第1非線形素子及び前記第2非線形素子は、前記第1基板と前記凹部との間にあり、
前記第1基板の第2面にジョセフソン接合回路を含む第3非線形素子を形成し、前記第1面は、前記第2面と前記第1部材との間にある、電子回路の製造方法。 - 第1基板の第1面の凹部に第1非線形素子及び第2非線形素子を形成し、前記第1非線形素子は第1素子ジョセフソン接合を含み、前記第2非線形素子は第2素子ジョセフソン接合を含み、
第1部材を設け、前記第1非線形素子及び前記第2非線形素子は、前記第1基板と前記第1部材との間にあり、
前記第1基板の第2面にジョセフソン接合回路を含む第3非線形素子を形成し、前記第1面は、前記第2面と前記第1部材との間にある、電子回路の製造方法。
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