JP2023112746A - 電子回路、計算装置、及び、電子回路の製造方法 - Google Patents

Abstract

【課題】特性を向上可能な電子回路、計算装置、及び、電子回路の製造方法を提供する。【解決手段】実施形態によれば、電子回路は、第１非線形素子、第２非線形素子及び第３非線形素子を含む。前記第１非線形素子は、第１領域及び第２領域を含む第１面の前記第１領域に設けられた第１素子ジョセフソン接合を含む。前記第２非線形素子は、前記第２領域に設けられた第２素子ジョセフソン接合を含む。前記第３非線形素子は、ジョセフソン接合回路を含む。前記ジョセフソン接合回路の少なくとも一部は、第２面に設けられる。前記第２面は、前記第１面と交差する第１方向において前記第１面から離れ前記第１面に沿う。前記第３非線形素子は前記第１非線形素子と結合可能である。前記第３非線形素子は前記第２非線形素子と結合可能である。【選択図】図１

Description

本発明の実施形態は、電子回路、計算装置、及び、電子回路の製造方法に関する。

例えば、複数の非線形素子を含む電子回路が計算装置に用いられる。電子回路及び計算装置において、特性の向上が望まれる。

米国特許出願公開第２０１９／０２１４９７１号明細書

本発明の実施形態は、特性を向上可能な電子回路、計算装置、及び、電子回路の製造方法を提供する。

本発明の実施形態によれば、電子回路は、第１非線形素子、第２非線形素子及び第３非線形素子を含む。前記第１非線形素子は、第１領域及び第２領域を含む第１面の前記第１領域に設けられた第１素子ジョセフソン接合を含む。前記第２非線形素子は、前記第２領域に設けられた第２素子ジョセフソン接合を含む。前記第３非線形素子は、ジョセフソン接合回路を含む。前記ジョセフソン接合回路の少なくとも一部は、第２面に設けられる。前記第２面は、前記第１面と交差する第１方向において前記第１面から離れ前記第１面に沿う。前記第３非線形素子は前記第１非線形素子と結合可能である。前記第３非線形素子は前記第２非線形素子と結合可能である。

図１（ａ）及び図１（ｂ）は、第１実施形態に係る電子回路及び計算装置を例示する模式的平面図である。 図２は、第１実施形態に係る電子回路及び計算装置を例示する模式的断面図である。 図３は、第１実施形態に係る電子回路及び計算装置を例示する模式図である。 図４（ａ）及び図４（ｂ）は、第１実施形態に係る電子回路の一部を例示する模式的断面図である。 図５（ａ）～図５（ｅ）は、第１実施形態に係る電子回路の一部を例示する模式的断面図である。 図６は、第１実施形態に係る電子回路を例示する模式的断面図である。 図７（ａ）及び図７（ｂ）は、第１実施形態に係る電子回路の一部を例示する模式的平面図である。 図８（ａ）及び図８（ｂ）は、第１実施形態に係る電子回路の一部を例示する模式的平面図である。 図９（ａ）及び図９（ｂ）は、第１実施形態に係る電子回路を例示する模式的平面図である。 図１０（ａ）及び図１０（ｂ）は、第１実施形態に係る電子回路を例示する模式的平面図である。 図１１（ａ）及び図１１（ｂ）は、第１実施形態に係る電子回路を例示する模式的平面図である。 図１２（ａ）及び図１２（ｂ）は、第１実施形態に係る電子回路を例示する模式的平面図である。 図１３（ａ）及び図１３（ｂ）は、第１実施形態に係る電子回路を例示する模式的平面図である。 図１４（ａ）及び図１４（ｂ）は、第１実施形態に係る電子回路を例示する模式的平面図である。 図１５（ａ）及び図１５（ｂ）は、第１実施形態に係る電子回路を例示する模式的平面図である。 図１６は、第１実施形態に係る電子回路を例示する模式的断面図である。 図１７は、第１実施形態に係る計算装置の特性を例示するグラフである。 図１８は、第１実施形態に係る計算装置の特性を例示するグラフである。 図１９は、第１実施形態に係る計算装置の特性を例示するグラフである。 図２０は、第１実施形態に係る計算装置の特性を例示するグラフである。 図２１は、第１実施形態に係る計算装置の特性を例示するグラフである。 図２２は、第１実施形態に係る電子回路を例示する模式的平面図である。 図２３（ａ）及び図２３（ｂ）は、第１実施形態に係る電子回路を例示する模式的平面図である。 図２４（ａ）及び図２４（ｂ）は、第１実施形態に係る電子回路を例示する模式的平面図である。 図２５（ａ）及び図２５（ｂ）は、第１実施形態に係る電子回路を例示する模式的平面図である。 図２６（ａ）及び図２６（ｂ）は、第１実施形態に係る電子回路を例示する模式的平面図である。 図２７（ａ）及び図２７（ｂ）は、第１実施形態に係る電子回路を例示する模式的平面図である。 図２８（ａ）及び図２８（ｂ）は、第１実施形態に係る電子回路を例示する模式的平面図である。 図２９（ａ）及び図２９（ｂ）は、第２実施形態に係る電子回路を例示する模式的平面図である。 図３０は、第２実施形態に係る電子回路を例示する模式的断面図である。 図３１は、第２実施形態に係る電子回路を例示する模式的断面図である。 図３２は、第２実施形態に係る電子回路を例示する模式的断面図である。 図３３は、実施形態に係る電子回路及び計算装置を例示する模式図である。 図３４（ａ）～図３４（ｉ）は、第３実施形態に係る電子回路の製造方法を例示する模式的断面図である。 図３５（ａ）～図３５（ｉ）は、第３実施形態に係る電子回路の製造方法を例示する模式的断面図である。

以下に、本発明の実施形態について図面を参照しつつ説明する。
図面は模式的または概念的なものであり、各部分の厚さと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。

（第１実施形態）
図１（ａ）及び図１（ｂ）は、第１実施形態に係る電子回路及び計算装置を例示する模式的平面図である。
図２は、第１実施形態に係る電子回路及び計算装置を例示する模式的断面図である。
図２は、図１（ａ）及び図１（ｂ）のＡ１－Ａ２線に対応する断面図である。図２においては、断面の構成が概念的に例示されており、図２における長さは、図１（ａ）及び図１（ｂ）における長さと必ずしも一致しない。

図１（ａ）、図１（ｂ）及び図２に示すように、実施形態に係る電子回路１１０は、第１非線形素子５０Ａ、第２非線形素子５０Ｂ及び第３非線形素子５０Ｃを含む。電子回路１１０は、計算装置２１０の少なくとも一部となる。

第１非線形素子５０Ａの少なくとも一部は、第１面Ｆ１の第１領域８１ａに設けられる。第２非線形素子５０Ｂの少なくとも一部は、第１面Ｆ１の第２領域８１ｂに設けられる。第３非線形素子５０Ｃの少なくとも一部は、第２面Ｆ２に設けられる。

第２面Ｆ２は、第１方向において第１面Ｆ１から離れる。第２面Ｆ２は、第１面Ｆ１に沿う。第２面Ｆ２は、第１面Ｆ１に対して実質的に平行である。第１方向は、第１面Ｆ１と交差する。

この例では、電子回路１１０は、第１基板８１を含む。第１面Ｆ１は、第１基板８１の１つの面（例えば上面）である。第２面Ｆ２は、第１基板８１の別の面（例えば下面）である。図１（ｂ）は、第１基板８１を透過してみた透過平面図である。

第２面Ｆ２から第１面Ｆ１への方向をＺ軸方向とする。Ｚ軸方向に対して垂直な１つの方向をＸ軸方向とする。Ｚ軸方向及びＸ軸方向に対して垂直な方向をＹ軸方向とする。第１面Ｆ１及び第２面Ｆ２は、Ｘ－Ｙ平面に実質的に平行である。上記の第１方向は、例えば、Ｚ軸方向に対応する。

第１非線形素子５０Ａは、第１素子ジョセフソン接合５１を含む。第１素子ジョセフソン接合５１は、第１面Ｆ１に設けられる。第２非線形素子５０Ｂは、第２素子ジョセフソン接合５２を含む。第２素子ジョセフソン接合５２は、第１面Ｆ１に設けられる。第１非線形素子５０Ａの上記の少なくとも一部は、例えば、第１素子ジョセフソン接合５１を含む。第２非線形素子５０Ｂの上記の少なくとも一部は、第２素子ジョセフソン接合５２を含む。

第１非線形素子５０Ａは、計算装置２１０に設けられる複数の量子ビットの１つとなる。第２非線形素子５０Ｂは、計算装置２１０に設けられる複数の量子ビットの別の１つとなる。これらの非線形素子は、例えば、非線形共振器である。複数の量子ビットは、例えば、トランズモン量子ビット（transmon qubit）である。

第３非線形素子５０Ｃは、ジョセフソン接合回路５３を含む。ジョセフソン接合回路５３の少なくとも一部は、第２面Ｆ２に設けられる。第３非線形素子５０Ｃの上記の少なくとも一部は、例えば、ジョセフソン接合回路５３を含む。

第３非線形素子５０Ｃは、第１非線形素子５０Ａと結合可能である。第３非線形素子５０Ｃは、第２非線形素子５０Ｂと結合可能である。第３非線形素子５０Ｃは、例えばカプラである。電子回路１１０の例において、第３非線形素子５０Ｃは、第１非線形素子５０Ａと結合（例えば容量性結合）可能である。第３非線形素子５０Ｃは、第２非線形素子５０Ｂと結合（例えば容量性結合）可能である。

実施形態においては、カプラとして機能する第３非線形素子５０Ｃの少なくとも一部は、量子ビットとして機能する第１非線形素子５０Ａ及び第２非線形素子５０Ｂとは異なる面に設けられる。例えば、第１面Ｆ１において隣り合う量子ビット間に配線が設けられなくてよい。例えば、量子ビットへの配線接続が容易になる。例えば、第２面Ｆ２において、カプラとの間に配線が設けられなくてよい。例えば、カプラへの配線の接続が容易になる。例えば、配線間のクロストークを低減することができる。実施形態によれば、拡張性を向上可能な電子回路が提供できる。実施形態によれば、特性を向上可能な電子回路及び計算装置が提供できる。

例えば、量子ビット及びカプラが同じ面内に設けられる参考例が考えられる。この参考例においては、例えば、カプラへのアクセスが、量子ビットにより困難にある場合がある。この参考例においては、量子ビットへのアクセスが、カプラにより困難にある場合がある。

これに対して、実施形態においては、量子ビットとカプラとが互いに異なる面に設けられる。これにより、例えば、カプラへのアクセス、及び、量子ビットへのアクセスは、より容易になる。容易なアクセスにより、量子ビットのゲート操作が安定になる。例えば、量子ビットの安定性が向上する。例えば、良好なオフ状態が得易い。

図１（ｂ）に示すように、この例では、ジョセフソン接合回路５３は、第１ジョセフソン接合２１、第２ジョセフソン接合２２及び第３ジョセフソン接合２３を含む。第１ジョセフソン接合２１、第２ジョセフソン接合２２及び第３ジョセフソン接合２３は、第２面Ｆ２に設けられる。第３非線形素子５０Ｃは、第１導電部材２５ａ、第２導電部材２５ｂ及び第３導電部材２５ｃをさらに含む。第１導電部材２５ａは、第１ジョセフソン接合２１を第３ジョセフソン接合２３と接続する。第２導電部材２５ｂは、第２ジョセフソン接合２２を第３ジョセフソン接合２３と接続する。第３導電部材２５ｃは、第１ジョセフソン接合２１を第２ジョセフソン接合２２と接続する。これらの接続は、例えば電気的な接続で良い。第１導電部材２５ａ、第２導電部材２５ｂ及び第３導電部材２５ｃは、例えば、超伝導体である。

第１ジョセフソン接合２１、第２ジョセフソン接合２２、第３ジョセフソン接合２３、第１導電部材２５ａ、第２導電部材２５ｂ及び第３導電部材２５ｃは、ループ５０ｒとなる。第１非線形素子５０Ａは、第１導電部材２５ａと結合可能である。第２非線形素子５０Ｂは、第２導電部材２５ｂと結合可能である。例えば、第１非線形素子５０Ａは、第１導電部材２５ａと容量性結合可能である。例えば、第２非線形素子５０Ｂは、第２導電部材２５ｂと容量性結合可能である。

図３は、第１実施形態に係る電子回路及び計算装置を例示する模式図である。
図３に示すように、第１導電部材２５ａは、第１ジョセフソン接合２１の一端２１ｅを第３ジョセフソン接合２３の一端２３ｅと接続する。第２導電部材２５ｂは、第２ジョセフソン接合２２の一端２２ｅを第３ジョセフソン接合２３の他端２３ｆと接続する。第３導電部材２５ｃは、第１ジョセフソン接合２１の他端２１ｆを第２ジョセフソン接合２２の他端２２ｆと接続する。

図３に示すように、電子回路１１０において、第１素子ジョセフソン接合５１に第１素子キャパシタ４１が並列に接続されても良い。第２素子ジョセフソン接合５２に第２素子キャパシタ４２が並列に接続されても良い。

第１ジョセフソン接合２１に第１キャパシタ１１が並列に接続されても良い。第２ジョセフソン接合２２に第２キャパシタ１２が並列に接続されても良い。例えば、第１素子ジョセフソン接合５１は、第３キャパシタ１３を介して、第１ジョセフソン接合２１及び第３ジョセフソン接合２３と容量性結合しても良い。例えば、第２素子ジョセフソン接合５２は、第４キャパシタ１４を介して、第２ジョセフソン接合２２及び第３ジョセフソン接合２３と容量性結合しても良い。第３ジョセフソン接合２３に第５キャパシタ１５が並列に接続されても良い。

後述するように、第１ジョセフソン接合２１は、第１インダクタでも良い。第２ジョセフソン接合２２は、第２インダクタでも良い。

この例では、図１（ａ）に示すように、第１面Ｆ１に第３キャパシタ１３及び第４キャパシタ１４が設けられる。これらのキャパシタは、第１基板８１に設けられるビアにより、第２面Ｆ２に設けられる導電部材と電気的に接続される。

図１（ａ）、図１（ｂ）及び図２に示すように、電子回路１１０は、第１素子導電部５１ｖ及び第２素子導電部５２ｖをさらに含む。第１素子導電部５１ｖは、第１基板８１中を第１方向（Ｚ軸方向）に延びる。第１素子導電部５１ｖは、第１非線形素子５０Ａと電気的に接続される。または、第１素子導電部５１ｖは、第１非線形素子５０Ａと結合（例えば容量性結合）可能である。この例では、第１素子導電部５１ｖは、第３キャパシタ１３を介して第１非線形素子５０Ａと容量性結合する。第１素子導電部５１ｖは、第１導電部材２５ａと電気的に接続される。または、第１素子導電部５１ｖは、第１導電部材２５ａと結合（例えば容量性結合）可能である。この例では、第１素子導電部５１ｖは、第１導電部材２５ａと電気的に接続される。

第２素子導電部５２ｖは、第１基板８１中を第１方向（Ｚ軸方向）に延びる。第２素子導電部５２ｖは、第２非線形素子５０Ｂと電気的に接続される。または、第２素子導電部５２ｖは、第２非線形素子５０Ｂと結合（例えば容量性結合）可能である。この例では、第２素子導電部５２ｖは、第２非線形素子５０Ｂと第４キャパシタ１４を介して容量性結合する。第２素子導電部５２ｖは、第２導電部材２５ｂと電気的に接続される。または、第２素子導電部５２ｖは、第２導電部材２５ｂと結合（例えば容量性結合）可能である。この例では、第２素子導電部５２ｖは、第２導電部材２５ｂと電気的に接続される。

第１素子導電部５１ｖ及び第２素子導電部５２ｖは、例えば、ＴＳＶ（Through-Substrate Via）である。ＴＳＶを用いた接続により、高密度で安定した接続が得られる。

図４（ａ）及び図４（ｂ）は、第１実施形態に係る電子回路の一部を例示する模式的断面図である。
図４（ａ）は、第１キャパシタ１１の断面図である。図４（ｂ）は、第２キャパシタ１２の断面図である。図４（ａ）に示すように、第１キャパシタ１１は、導電部材１１ｕ及び導電部材１１ｖを含む。これらの導電部材は、第１基板８１の少なくとも一部を第１方向（Ｚ軸方向）に沿って延びる。図４（ｂ）に示すように、第２キャパシタ１２は、導電部材１２ｕ及び導電部材１２ｖを含む。これらの導電部材は、第１基板８１の少なくとも一部を第１方向（Ｚ軸方向）に沿って延びる。これらの導電部材が用いられることで、小さい面積のキャパシタが得られる。これらの導電部材は、ＴＳＶで良い。

図１（ａ）に示すように、この例では、第１素子キャパシタ４１及び第２素子キャパシタ４２は、第１面Ｆ１に設けられる。これらの素子キャパシタも、第１基板８１をＺ軸方向に延びる導電部材により形成されても良い。

図５（ａ）～図５（ｅ）は、第１実施形態に係る電子回路の一部を例示する模式的断面図である。
図５（ａ）に示すように、第１素子ジョセフソン接合５１は、例えば、導電膜５５ａ、導電膜５５ｂ及び絶縁膜５５ｉを含む。絶縁膜５５ｉは、導電膜５５ａの一部と、導電膜５５ｂの一部と、の間に設けられる。

図５（ｂ）に示すように、第２素子ジョセフソン接合５２は、例えば、導電膜５５ｃ、導電膜５５ｄ及び絶縁膜５５ｊを含む。絶縁膜５５ｊは、導電膜５５ｃの一部と、導電膜５５ｄの一部と、の間に設けられる。

図５（ｃ）に示すように、第１ジョセフソン接合２１は、例えば、導電膜２６ａ、導電膜２６ｂ及び絶縁膜２６ｉを含む。絶縁膜２６ｉは、導電膜２６ａの一部と、導電膜２６ｂの一部と、の間に設けられる。

図５（ｄ）に示すように、第２ジョセフソン接合２２は、例えば、導電膜２６ｃ、導電膜２６ｄ及び絶縁膜２６ｊを含む。絶縁膜２６ｊは、導電膜２６ｃの一部と、導電膜２６ｄの一部と、の間に設けられる。

図５（ｅ）に示すように、第３ジョセフソン接合２３は、例えば、導電膜２６ｅ、導電膜２６ｆ及び絶縁膜２６ｋを含む。絶縁膜２６ｋは、導電膜２６ｅの一部と、導電膜２６ｆの一部と、の間に設けられる。

これらの導電膜は、例えば、Ａｌ、Ｎｂ、ＮｂＮ、ＴｉＮ、ＮｂＴｉＮ及びＴａよりなる群から選択された少なくとも１つを含む。これらの材料は、超伝導材料である。絶縁膜は、例えば、Ａｌ_２Ｏ_３、Ｎｂ_２Ｏ_５、ＮｂＯ_２、ＮｂＯ及びＡｌＮよりなる群から選択された少なくとも１つを含む。第１基板８１は、例えば、Ｓｉ及びサファイアよりなる群から選択された少なくとも１つを含む。第１基板８１は、例えば、絶縁性である。

図１（ａ）に示すように、この例では、電子回路１１０は、第１素子共振器５１Ｏ、第１素子端子５１Ｔ、第２素子共振器５２Ｏ及び第２素子端子５２Ｔを含む。第１素子共振器５１Ｏは、第１非線形素子５０Ａと結合（例えば容量性結合）可能である。第１素子端子５１Ｔは、第１素子共振器５１Ｏと結合（例えば容量性結合）可能である。第２素子共振器５２Ｏは、第２非線形素子５０Ａと結合（例えば容量性結合）可能である。第２素子端子５２Ｔは、第２素子共振器５２Ｏと結合（例えば容量性結合）可能である。

第１素子共振器５１Ｏ及び第１素子端子５１Ｔにより、第１非線形素子５０Ａの状態が検出可能である。第１素子共振器５１Ｏ及び第１素子端子５１Ｔを介して、第１非線形素子５０Ａの状態に対応する信号が取得可能である。第２素子共振器５２Ｏ及び第２素子端子５２Ｔにより、第２非線形素子５０Ｂの状態が検出可能である。第２素子共振器５２Ｏ及び第２素子端子５１Ｔを介して、第２非線形素子５０Ｂの状態に対応する信号が取得可能である。これらの素子共振器及び素子端子は、例えば読み出し部に対応する。

第１素子共振器５１Ｏの少なくとも一部、第１素子端子５１Ｔの少なくとも一部、第２素子共振器５２Ｏの少なくとも一部、及び、第２素子端子５２Ｔの少なくとも一部の少なくともいずれかは、第１面Ｆ１に設けられて良い。

図３に示すように、電子回路１１０（計算装置２１０）は、磁束制御部６０を含んでも良い。磁束制御部６０は、ループ５０ｒ内の空間ＳＰの磁束Φを制御可能である。例えば、磁束制御部６０は、空間ＳＰの磁束Φが変調可能である。

図３に示すように、計算装置２１０は、電子回路１１０及び制御部７０を含んでも良い。制御部７０は、磁束制御部６０を制御可能である。これにより、制御部７０は、空間ＳＰの磁束Φを制御可能である。

この例では、磁束制御部６０は、第１制御導電部材６１を含む。制御部７０は、第１制御導電部材６１と接続される。制御部７０から磁束制御信号が第１制御導電部材６１に供給される。磁束制御信号に応じた磁場が第１制御導電部材６１から生じる。この磁場により、ループ５０ｒ内の空間ＳＰの磁束Φが制御される。第１制御導電部材６１は、磁束制御部６０の１つの例である。制御部７０は、第１制御導電部材６１に供給する電流を変調することで、磁束Φを変化させることが可能である。

例えば第３非線形素子５０Ｃ（カプラ）は、複数のモード（例えば２つのモード）を有する。実施形態においては、複数のモードの共振周波数を低くすることができる。例えば、複数のモードの共振周波数を、第１非線形素子５０Ａの共振周波数及び第２非線形素子５０Ｂの共振周波数に近づけることが容易である。これにより、強い結合強度が得られる。実施形態によれば、制御性を向上できる。

磁束Φを制御することで、結合強度を変更可能である。例えば、結合強度を実質的にゼロにして、結合を解消する（オフにする）こともできる。後述するように、第３非線形素子５０Ｃ（カプラ）の制御により、２量子ビットゲート操作を高速に実行できる。制御性を向上できるカプラ及び計算装置を提供できる。

図１（ａ）に示すように、第１非線形素子５０Ａ及び第２非線形素子５０Ｂの周りに、固定電位（例えばグランド電位ＧＮＤ）の導電層が設けられ良い。図１（ｂ）に示すように、第３非線形素子５０Ｃの周りに、固定電位（例えばグランド電位ＧＮＤ）の導電層が設けられ良い。

図２に示すように、第１面Ｆ１に設けられ固定電位（例えばグランド電位ＧＮＤ）に設定される導電層と、第２面Ｆ２に設けられ固定電位（例えばグランド電位ＧＮＤ）に設定される導電層と、が接続部８１Ｃ及び接続部８１Ｄにより電気的に接続されて良い。これらの接続部は、第１基板８１中をＺ軸方向に沿って延びる。

図１（ａ）及び図１（ｂ）に示すように、第１非線形素子５０Ａは、導電部材５５ｕを介して、別の非線形素子５０Ｄと接続されて良い。図１（ａ）及び図１（ｂ）に示すように、第２非線形素子５０Ｂは、導電部材５５ｖを介して、別の非線形素子５０Ｅと接続されて良い。別の非線形素子５０Ｄ及び別の非線形素子５０Ｅは、例えばカプラである。別の非線形素子５０Ｄは、さらに別の非線形素子（図示せず、別の量子ビット）と接続されて良い。別の非線形素子５０Ｅは、さらに別の非線形素子（図示せず、別の量子ビット）と接続されて良い。導電部材５５ｕ及び導電部材５５ｖは、例えば、第１基板８１の少なくとも一部をＺ軸方向に延びて良い。これらの導電部材は、ＴＳＶで良い。

第１非線形素子５０Ａは、別の非線形素子５０Ｆ、及び、別の非線形素子５０Ｈと接続されて良い。第２非線形素子５０Ｂは、別の非線形素子５０Ｇ、及び、別の非線形素子５０Ｉと接続されて良い。非線形素子５０Ｆ、５０Ｇ、５０Ｈ及び５０Ｉは、例えばカプラである。非線形素子５０Ｆ、５０Ｇ、５０Ｈ及び５０Ｉは、さらに別の非線形素子（図示しない別の量子ビット）と接続されて良い。

第１非線形素子５０Ａ及び第２非線形素子５０Ｂは、２つの量子ビットとして機能する。第１非線形素子５０Ａ及び第２非線形素子５０Ｂが有する複数のエネルギー準位のうちで、下から２つが、量子ビットの２つの状態として用いられることが可能である。複数のエネルギー準位のうちで、下から２つは、基底状態及び第１励起状態に対応する。量子ビットの上記の２つの状態は、計算基底状態（computational basis states）に対応する。例えば、第１非線形素子５０Ａの共振周波数は、第１非線形素子５０Ａの下から２つの状態におけるエネルギー差を周波数に変換した値に対応する。例えば、第２非線形素子５０Ｂの共振周波数は、第２非線形素子５０Ｂの下から２つの状態におけるエネルギー差を周波数に変換した値に対応する。エネルギーをプランク定数ｈで割ることで、エネルギーに対応する周波数に変換できる。

図１に示すように、第３非線形素子５０Ｃ（カプラ）は、第１制御導電部材６１を含んでも良い。第１制御導電部材６１は、空間ＳＰ（ループ５０ｒ）に磁場を印加可能である。例えば、第１制御導電部材６１に供給される電流により磁場が発生する。発生した磁場が、空間ＳＰ（ループ５０ｒ）に印加される。後述するように、空間ＳＰ（ループ５０ｒ）における磁束Φ（磁場に基づく磁束）に応じて、第１非線形素子５０Ａと第２非線形素子５０Ｂとの間の結合強度が変化する。

図６は、第１実施形態に係る電子回路を例示する模式的断面図である。
図７（ａ）及び図７（ｂ）は、第１実施形態に係る電子回路の一部を例示する模式的平面図である。
図６に示すように、実施形態に係る電子回路１１１は、第２基板８２、第１対向電極５１Ｃ及び第２対向電極５２Ｃを含む。電子回路１１１におけるこれらを除く構成は、電子回路１１０の構成と同様で良い。計算装置２１１は、電子回路１１１を含む。

第２基板８２は、第３面Ｆ３及び第４面Ｆ４を含む。第４面Ｆ４は、第１面Ｆ１と対向する。第４面Ｆ４は、第１面Ｆ１と第３面Ｆ３との間にある。第４面Ｆ４は、例えば下面である。第３面Ｆ３は、例えば上面である。

第１対向電極５１Ｃは、第４面Ｆ４に設けられる。第２対向電極５２Ｃは、第４面Ｆ４に設けられる。第１対向電極５１Ｃは、第１素子端子５１Ｔと結合（例えば容量性結合）可能である。第２対向電極５２Ｃは、第２素子端子５２Ｔと結合（例えば容量性結合）可能である。

図６、図７（ａ）及び図７（ｂ）に示すように、第１読み出し電極５１Ｒ、第１読み出し導電部５１Ｒｖ、第２読み出し電極５２Ｒ及び第２読み出し導電部５２Ｒｖが設けられて良い。第１読み出し電極５１Ｒ及び第２読み出し導電部５２Ｒｖは、第３面Ｆ３に設けられる。第１読み出し導電部５１Ｒｖは、第２基板８２中を第１方向（例えばＺ軸方向）に延びる。第１読み出し導電部５２Ｒｖは、第１対向電極５１Ｃを第１読み出し電極５１Ｒと電気的に接続する。第２読み出し導電部５２Ｒｖは、第２基板８２中を第１方向（例えばＺ軸方向）に延びる。第２読み出し導電部５２Ｒｖは、第２対向電極５２Ｃを第２読み出し電極５２Ｒと電気的に接続する。

図７（ａ）に示すように、第１読み出し電極５１Ｒ及び第２読み出し電極５２Ｒは、制御部７０と接続されても良い。制御部７０は、これらの電極を介して、第１非線形素子５０Ａの状態に応じた信号、及び、第２非線形素子５０Ｂの状態に応じた信号を取得可能である。

図７（ｂ）に示すように、第４面Ｆ４に第１制御端子５１ＮＴ及び第２制御端子５２ＮＴが設けられて良い。図７（ａ）に示すように、第３面Ｆ３に第１制御電極５１Ｎ及び第２制御電極５２Ｎが設けられて良い。第１制御端子５１ＮＴは、導電部５１Ｎｖを介して第１制御電極５１Ｎと接続される。第２制御端子５２ＮＴは、導電部５２Ｎｖを介して第２制御電極５２Ｎと接続される。制御部７０は、第１制御電極５１Ｎ及び第２制御電極５２Ｎと接続される。制御部７０から第１制御電極５１Ｎに供給される信号により、第１非線形素子５０Ａの特性が制御されても良い。制御部７０から第２制御電極５２Ｎに供給される信号により、第２非線形素子５０Ｂの特性が制御されても良い。導電部５１Ｎｖ及び導電部５２Ｎｖは、第２基板８２の少なくとも一部を第１方向（Ｚ軸方向）に延びる。これらの導電部は、ＴＳＶで良い。

このように、電子回路１１１は、第１制御端子５１ＮＴ及び第２制御端子５２ＮＴを含んで良い。第１制御端子５１ＮＴは、第１非線形素子５０Ａを制御する第１制御信号Ｓｃ１が印加されることが可能である。第２制御端子５２ＮＴは、第２非線形素子５０Ｂを制御する第２制御信号Ｓｃ２が印加されることが可能である。第１制御信号Ｓｃ１は、第１非線形素子５０Ａの励起信号である。第２制御信号Ｓｃ２は、第２非線形素子５０Ｂの励起信号である。

図７（ａ）及び図７（ｂ）に示すように、第３面Ｆ３に設けられ固定電位（例えばグランド電位ＧＮＤ）に設定される導電層と、第４面Ｆ４に設けられ固定電位（例えばグランド電位ＧＮＤ）に設定される導電層と、が接続部８２Ｃ及び接続部８２Ｄにより電気的に接続されて良い。これらの接続部は、第２基板８２中をＺ軸方向に沿って延びる。

図８（ａ）及び図８（ｂ）は、第１実施形態に係る電子回路の一部を例示する模式的平面図である。
図６、図８（ａ）及び図８（ｂ）に示すように、電子回路１１１は、第３基板８３を含んで良い。第３基板８２は、第５面Ｆ５及び第６面Ｆ６を含む。第５面Ｆ５は、第２面Ｆ２と対向する。第５面Ｆ５は、第６面Ｆ６と第２面Ｆ２との間にある。第５面Ｆ５は、例えば上面である。第６面Ｆ６は、例えば下面である。電子回路１１１は、磁束制御部６０を含む。磁束制御部６０は、第５面Ｆ５に設けられる。磁束制御部６０は、ループ５０ｒ（図３参照）内の空間ＳＰの磁束Φを制御可能である。例えば、制御部７０が設けられる。制御部７０は、磁束制御部６０を制御して、磁束Φを制御する。

この例では、磁束制御部６０は、第１制御導電部材６１を含む。このように、電子回路１１１は、第１制御導電部材６１を含んで良い。この例では、電子回路１１１は、第１制御導電部６１ｕ及び第２制御導電部６１ｖを含む。

図６及び図８（ａ）に示すように、第１制御導電部材６１は、第５面Ｆ５に設けられる。第１制御導電部６１ｕは、第３基板８３中を第１方向（例えばＺ軸方向）に延びる。第１制御導電部６１ｕは、第１制御導電部材６１の一部と電気的に接続される。第２制御導電部６１ｖは、第３基板８３中を第１方向（例えばＺ軸方向）に延びる。第２制御導電部６１ｖは、第１制御導電部材６１の別の一部と電気的に接続される。

図８（ｂ）に示すように、制御部７０は、第１制御導電部６１ｕ及び第２制御導電部６１ｖを介して第１制御導電部材６１と接続される。制御部７０から第１制御導電部材６１に供給される信号（電流）により磁場が生じる。生じた磁場がループ５０ｒ（図３参照）内の空間ＳＰに印加される。空間ＳＰの磁束Φが制御される。

図６に示すように、第１面Ｆ１に設けられるグランド電位ＧＮＤの導電層と、第４面Ｆ４に設けられるグランド電位ＧＮＤの導電層と、が、接続部５８ａにより電気的に接続されて良い。第２面Ｆ２に設けられるグランド電位ＧＮＤの導電層と、第５面Ｆ５に設けられるグランド電位ＧＮＤの導電層と、が、接続部５８ｂにより電気的に接続されて良い。

図８（ａ）及び図８（ｂ）に示すように、第５面Ｆ５に設けられ固定電位（例えばグランド電位ＧＮＤ）に設定される導電層と、第６面Ｆ６に設けられ固定電位（例えばグランド電位ＧＮＤ）に設定される導電層と、が接続部８３Ｃ及び接続部８３Ｄにより電気的に接続されて良い。これらの接続部は、第３基板８３中をＺ軸方向に沿って延びる。

以下、電子回路及び計算装置のいくつかの例について説明する。
図９（ａ）及び図９（ｂ）は、第１実施形態に係る電子回路を例示する模式的平面図である。
図９（ａ）に示すように、電子回路１１２においても、第１面Ｆ１に第１素子ジョセフソン接合５１及び第２素子ジョセフソン接合５２が設けられる。図９（ｂ）に示すように、第２面Ｆ２に第１～第３ジョセフソン接合２１～２３が設けられる。さらに、第２面Ｆ２に第１制御導電部材６１が設けられる。第１制御導電部材６１に制御部７０から磁束制御信号（例えば制御電流６１ｉ）が供給される。制御電流６１ｉにより生じる磁場が、ループ５０ｒ内の空間ＳＰに印加される。制御電流６１ｉを制御することで、磁束Φが制御できる。計算装置２１２は、電子回路１１２及び制御部７０を含む。

図１０（ａ）及び図１０（ｂ）は、第１実施形態に係る電子回路を例示する模式的平面図である。
図１０（ａ）及び図１０（ｂ）に示すように、電子回路１１３においては、第１素子キャパシタ４１、第２素子キャパシタ４２、第３キャパシタ１３及び第４キャパシタ１４は、第１基板８１を第１方向（Ｚ軸方向）に延びる導電部により形成される。計算装置２１３は、電子回路１１３及び制御部７０を含む。

図１１（ａ）及び図１１（ｂ）は、第１実施形態に係る電子回路を例示する模式的平面図である。
図１１（ａ）及び図１１（ｂ）に示すように、電子回路１１４においては、第１素子キャパシタ４１、第２素子キャパシタ４２、第１キャパシタ１１、第２キャパシタ１２、第３キャパシタ１３及び第４キャパシタ１４は、第１基板８１を第１方向（Ｚ軸方向）に延びる導電部により形成される。計算装置２１４は、電子回路１１４及び制御部７０を含む。

図１２（ａ）及び図１２（ｂ）は、第１実施形態に係る電子回路を例示する模式的平面図である。
図１２（ａ）及び図１２（ｂ）に示すように、電子回路１１５においては、第１制御導電部材６１は同軸ケーブルを含む。第１素子キャパシタ４１、第２素子キャパシタ４２、第１キャパシタ１１、第２キャパシタ１２、第３キャパシタ１３及び第４キャパシタ１４は、第１基板８１を第１方向（Ｚ軸方向）に延びる導電部により形成される。計算装置２１５は、電子回路１１５及び制御部７０を含む。

図１３（ａ）及び図１３（ｂ）は、第１実施形態に係る電子回路を例示する模式的平面図である。
図１３（ａ）及び図１３（ｂ）に示すように、電子回路１１６においては、第１制御導電部材６１は同軸ケーブルを含む。第１素子ジョセフソン接合５１は、環状の導電部と、その環状の導電部の中に設けられた導電部と、の間に設けられる。第２素子ジョセフソン接合５２は、環状の導電部と、その環状の導電部の中に設けられた導電部と、の間に設けられる。計算装置２１６は、電子回路１１６及び制御部７０を含む。

図１４（ａ）及び図１４（ｂ）は、第１実施形態に係る電子回路を例示する模式的平面図である。
図１４（ａ）及び図１４（ｂ）に示すように、電子回路１１７において、第１制御導電部材６１は同軸ケーブルを含む。第１素子ジョセフソン接合５１は、環状の導電部と、その環状の導電部の中に設けられた導電部と、の間に設けられる。第２素子ジョセフソン接合５２は、環状の導電部と、その環状の導電部の中に設けられた導電部と、の間に設けられる。第３キャパシタ１３及び第４キャパシタ１４は、第１面Ｆ１に沿って延びる部分を含む。計算装置２１７は、電子回路１１７及び制御部７０を含む。

図１５（ａ）及び図１５（ｂ）は、第１実施形態に係る電子回路を例示する模式的平面図である。
図１６は、第１実施形態に係る電子回路を例示する模式的断面図である。
図１６に示すように、電子回路１２０は、第１基板８１及び第２基板８２を含む。第１面Ｆ１は、第１基板８１の１つの面（例えば上面）である。第２面Ｆ２は、第２基板８２の１つの面（例えば下面）である。第２面Ｆ２は、第１面Ｆ１と対向する。

第１非線形素子５０Ａは、第１面Ｆ１の第１領域８１ａに設けられる。第２非線形素子５０Ｂは、第１面Ｆ１の第２領域８１ｂに設けられる。第３非線形素子５０Ｃは、第２面Ｆ２に設けられる。

図１５（ａ）に示すように、第１非線形素子５０Ａに含まれる第１素子ジョセフソン接合５１は、第１面Ｆ１の第１領域８１ａに設けられる。第２非線形素子５０Ｂに含まれる第２素子ジョセフソン接合５２は、第１面Ｆ１の第２領域８１ｂに設けられる。

図１５（ｂ）に示すように、第３非線形素子５０Ｃのジョセフソン接合回路５３の少なくとも一部は、第２面Ｆ２に設けられる。第２面Ｆ２は、第１面Ｆ１から離れる。第３非線形素子５０Ｃは、第１非線形素子５０Ａと結合可能である。第３非線形素子５０Ｃは、第２非線形素子５０Ｂと結合可能である。例えば、第３非線形素子５０Ｃは、第１非線形素子５０Ａとインダクタ結合可能である。例えば、第３非線形素子５０Ｃは、第２非線形素子５０Ｂとインダクタ結合可能である。

電子回路１２０においても、ジョセフソン接合回路５３は、第１ジョセフソン接合２１、第２ジョセフソン接合２２及び第３ジョセフソン接合２３を含む。これらのジョセフソン接合は、第２面Ｆ２に設けられる。第３非線形素子５０Ｃは、第１導電部材２５ａ、第２導電部材２５ｂ及び第３導電部材２５ｃを含む。これらの導電部材は、第２面Ｆ２に設けられる。第１導電部材は、第１ジョセフソン接合２１を第３ジョセフソン接合２３と接続する。第２導電部材２５ｂは、第２ジョセフソン接合２２を第３ジョセフソン接合２３と接続する。第３導電部材２５ｃは、第１ジョセフソン接合２１を第２ジョセフソン接合２２と接続する。第１ジョセフソン接合、第２ジョセフソン接合、第３ジョセフソン接合、第１導電部材、前記第２導電部材及び前記第３導電部材は、ループ５０ｒとなる。第１非線形素子５０Ａは、第１導電部材２５ａと結合可能である。第２非線形素子５０Ｂは、第２導電部材２５ｂと結合可能である。電子回路１２０において、第１非線形素子５０Ａは、第１導電部材２５ａとインダクタ結合可能である。第２非線形素子５０Ｂは、第２導電部材２５ｂとインダクタ結合可能である。

電子回路１２０は、図３に関して説明した回路を含む。電子回路１２０は、第１～第５キャパシタ１１～１５を含んで良い。第１非線形素子５０Ａは、第１素子キャパシタ４１を含んでも良い。第２非線形素子５０Ｂは、第２素子キャパシタ４２を含んでも良い。

図１５（ｂ）に示すように、磁束制御部６０が設けられて良い。磁束制御部６０は、第１制御導電部材６１を含む。制御部７０から磁束制御信号（制御電流６１ｉ）が第１制御導電部材６１に供給される。磁束制御信号に応じた磁場が第１制御導電部材６１から生じる。この磁場により、ループ５０ｒ内の空間ＳＰの磁束Φが制御される。制御部７０は、第１制御導電部材６１に供給する電流を変調することで、磁束Φを変化させることが可能である。計算装置２１８は、電子回路１２０及び制御部７０を含む。

以下、実施形態に係る計算装置（例えば計算装置２１０）に関する特性の例について説明する。
以下の説明において、第１素子ジョセフソン接合５１の臨界電流は、５６．６ｎＡである。第２素子ジョセフソン接合５２の臨界電流は、４５．９ｎＡである。第１素子キャパシタ４１の静電容量は、４３．６ｆＦである。第２素子キャパシタ４２の静電容量は、４３．６ｆＦである。第１ジョセフソン接合２１の臨界電流は、６４．４ｎＡである。第２ジョセフソン接合２２の臨界電流は、５０．０ｎＡである。第３ジョセフソン接合２３の臨界電流は、１４．８ｎＡである。第１キャパシタ１１の静電容量は、１９．４ｆＦである。第２キャパシタ１２の静電容量は、１９．４ｆＦである。第３キャパシタ１３の静電容量は、６．４６ｆＦである。第４キャパシタ１４の静電容量は、６．４６ｆＦである。第５キャパシタ１５の静電容量は、０．９６９ｆＦである。

図１７は、第１実施形態に係る計算装置の特性を例示するグラフである。
図１７の横軸は、空間ＳＰ（ループ５０ｒ）の磁束ＭＦ１である。磁束ＭＦ１（＝２Φ／Φ_０）は、磁束量子Φ_０で規格化されて無次元化されている。図１７の縦軸は、周波数ｆｏ１に対応する。図１７には、第１非線形素子５０Ａの共振周波数ｆｂ１、及び、第２非線形素子５０Ｂの共振周波数ｆｂ２が例示されている。第１非線形素子５０Ａは、例えば、第１量子ビットに対応する。第２非線形素子５０Ｂは、例えば、第２量子ビットに対応する。非線形素子は、例えば、非線形共振器（トランズモン量子ビット）である。非線形素子の共振周波数は、非線形素子における下から２つの状態におけるエネルギー差をプランク定数ｈで割って周波数に変換した値に対応する。

図１７には、周波数ｆｃ１及び周波数ｆｃ２が例示されている。周波数ｆｃ１は、第３非線形素子５０Ｃ（カプラ）における複数のモード（例えば２つのモード）の１つの周波数に対応する。周波数ｆｃ２は、第３非線形素子５０Ｃ（カプラ）における複数のモード（例えば２つのモード）の別の１つの周波数に対応する。

図１７に示すように、実施形態に係る計算装置２１０において、磁束ＭＦ１が変化すると、周波数ｆｃ１及び周波数ｆｃ２は変化する。特に、周波数ｆｃ２が大きく変化する。この例では、磁束ＭＦ１が、約０．６１のときに、周波数ｆｃ１及び周波数ｆｃ２は互いに近づく。第１磁束値Ｍｖ１は約０．６１である。

図１７に示すように、第１非線形素子５０Ａの共振周波数ｆｂ１、及び、第２非線形素子５０Ｂの共振周波数ｆｂ２は、磁束ＭＦ１が変化したときに、実質的に一定である。この例では、第１非線形素子５０Ａの共振周波数ｆｂ１は、約１０．０Ｇｚである。第２非線形素子５０Ｂの共振周波数ｆｂ２は、約８．４ＧＨｚである。

このように、実施形態においては、周波数ｆｃ１及び周波数ｆｃ２が、共振周波数ｆｂ１及び共振周波数ｆｂ２に比較的近い。第３非線形素子５０Ｃ（カプラ）は、複数のモード（少なくとも２つのモード）を有する。すなわち、カプラは、複数のモードで共振可能である。この複数のモードのそれぞれにおける共振周波数（周波数ｆｃ１及び周波数ｆｃ２）は、上記の第１磁束値Ｍｖ１の近傍（周波数ｆｃ１及び周波数ｆｃ２が互い近い磁束値）において、共振周波数ｆｂ１及び共振周波数ｆｂ２のそれぞれよりも高く、共振周波数ｆｂ１と共振周波数ｆｂ２との和よりも低い。実施形態においては、複数のモードのそれぞれにおける共振周波数（周波数ｆｃ１及び周波数ｆｃ２）が、共振周波数ｆｂ１及び共振周波数ｆｂ２の和よりも低い状態が存在する。

例えば、第１非線形素子５０Ａ及び第２非線形素子５０Ｂの結合が実質的に解消される状態において、第３非線形素子５０Ｃにおける複数のモードのそれぞれにおける共振周波数は、第１非線形素子５０Ａの共振周波数ｆｂ１よりも高く、第２非線形素子５０Ｂの共振周波数ｆｂ２よりも高く、第１非線形素子５０Ａの共振周波数ｆｂ１と第２非線形素子５０Ｂの共振周波数ｆｂ２との和よりも低い。

図１８は、第１実施形態に係る計算装置の特性を例示するグラフである。
図１８の横軸は、磁束ＭＦ１である。縦軸は、残留結合（いわゆるＺＺ結合）に関する結合強度ＣＳＺＺである。ＺＺ結合は、２つの量子ビットの両方が「１状態」であるときに対応する周波数ｆｂ３について、ｆｂ１＋ｆｂ２－ｆｂ３が残留結合によってゼロにならない状態に対応する。ＺＺ結合におけるこの「ずれ」が結合強度ＣＳＺＺに対応する。

この例では、磁束ＭＦ１が約０．６１（第１磁束値Ｍｖ１）のときに、結合強度ＣＳＺＺは、実質的にゼロになる。図１８に示すように、磁束ＭＦ１が約０．６１のときに、残留結合に関する結合強度ＣＳＺＺは、実質的にゼロにできる。例えば、ロバストなゼロのＺＺ結合が得られる。

例えば、磁束ＭＦ１が第１磁束値Ｍｖ１である第１状態ＳＴ１と、磁束ＭＦ１が第１磁束値Ｍｖ１よりも大きい第２状態ＳＴ２と、の間で、磁束ＭＦ１を増減させる。これにより、２量子ビットゲートが実施できる。このような動作は、例えば、第１動作に対応する。例えば、第２状態ＳＴ２において、磁束ＭＦ１は、１である。

第１動作において、例えば、磁束Φ（磁束ＭＦ１に対応）を第１磁束値Ｍｖ１（第１状態ＳＴ１）からパルス的に増加させて第２状態ＳＴ２を形成する。その後、磁束Φ（磁束ＭＦ１に対応）を減少させて第１磁束値Ｍｖ１に戻す。これにより、２量子ビットゲートが実施される。２量子ビットゲートにおいて、｜００＞状態に対する｜０１＞状態の位相が、θ_０１だけ回転する。２量子ビットゲートにおいて、｜００＞状態に対する｜１０＞状態の位相が、θ_１０だけ回転する。２量子ビットゲートにおいて、｜００＞状態に対する｜１１＞状態の位相が、θ_１１だけ回転する。θ_１１は、θ_０１とθ_１０との和（すなわち、θ_０１＋θ_１０）からずれる。この位相のずれ（θ_１１－θ_０１－θ_１０）は、ゲート回転角に対応する。

図１９は、第１実施形態に係る計算装置の特性を例示するグラフである。
図１９は、上記の第１動作における特性を例示している。図１９の横軸は、ゲート回転角θ１をπで割った値である。「π」は、円周率である。縦軸は、忠実度ＦＴ１である。ゲート時間は、約１２ｎｓである。図１９に示すように、９９．９８％以上の高い忠実度ＦＴ１が高速なゲートで得られる。

図２０は、第１実施形態に係る計算装置の特性を例示するグラフである。
図２０の横軸は、磁束ＭＦ１である。縦軸は、第１非線形素子５０Ａと第２非線形素子５０Ｂの結合強度ＣＳ１である。結合強度ＣＳ１は、｜０１＞状態と、｜１０＞状態と、の間の結合強度である。図２０に示すように、磁束ＭＦ１が第１磁束値ＭＶ１のときに、結合強度ＣＳ１がゼロとなる。このときに、結合がオフとなる。図２０に示すように、磁束ＭＦ１が変化すると、結合強度ＣＳ１は変化する。磁束ＭＦ１を制御することで、結合強度ＣＳ１を制御できる。例えば、結合強度ＣＳ１の変化の幅は、約２０ＭＨｚ程度である。すなわち、結合強度ＣＳ１を、－２０ＭＨｚ～２０ＭＨｚの範囲で調整できる。このような動作は、例えば第２動作に対応する。

例えば、第２動作において、「ｆｂ１－ｆｂ２」の周波数で、磁束Φ（磁束ＭＦ１）が変調される。変調における包絡線は、例えばパルス状で良い。この第２動作において、２量子ビットゲートは、｜０１＞状態の確率と、｜１０＞状態の確率と、が入れ替わる回転ゲートである。この回転ゲート（確率が入れ替わる回転ゲート）において、回転角は、確率振幅ベクトルに対する回転行列の回転角に対応する。

このように、制御部７０は、空間ＳＰにおける磁束Φ（磁束ＭＦ１）を制御して、第１非線形素子５０Ａと第２非線形素子５０Ｂとの間の結合強度ＣＳ１を変化させることが可能である。

図２１は、第１実施形態に係る計算装置の特性を例示するグラフである。
図２１は、上記の第２動作における特性を例示している。図２０の横軸は、ゲート回転角θ２をπで割った値である。このゲート回転角θ２は、確率が入れ替わる回転ゲートにおいて、確率振幅ベクトルに対する回転行列の回転角に対応する。縦軸は、忠実度ＦＴ１である。ゲート時間は、約１２ｎｓである。図２１に示すように、９９．９８％以上の高い忠実度ＦＴ１が高速なゲートで得られる。図２１において、０．２５πのゲート回転角θ２におけるゲートは、「square root of iSWAPゲート」に対応する。

制御部７０は、例えば、第１動作及び第２動作の少なくともいずれかを実施可能である。第１動作において、制御部７０は、磁束Φを第１値と、第１値よりも大きい第２値と、の間で変化させることで、第１非線形素子５０Ａ及び第２非線形素子５０Ｂの２量子ビット操作を行う。第１値は、上記の第１磁束値Ｍｖ１に対応する値（０．５Φ_０×Ｍｖ１）である。第２値は、例えば、実質的に０．５Φ_０でも良い。第２動作において、制御部７０は、磁束Φを交流で変調することで第１非線形素子５０Ａ及び第２非線形素子５０Ｂの２量子ビット操作を行う。

以下、実施形態に係る電子回路及び計算装置の特性に関して説明する。
第１非線形素子５０Ａ、第２非線形素子５０Ｂ、及び、第３非線形素子５０Ｃ（カプラ）を含む系のラグランジアンは、以下の第１式で表される。

第１式の左辺は、カプラ、カプラと結合する第１非線形素子５０Ａ、及び、カプラと結合する第２非線形素子５０Ｂを含む系のラグランジアンである。

第１式の右辺の第１項は、第１非線形素子５０Ａのラグランジアンである。第１式の右辺の第２項は、第２非線形素子５０Ｂのラグランジアンである。第１式の右辺の第３項は、カプラのラグランジアンである。第１式の右辺の第４項は、カプラ、第１非線形素子５０Ａ及び第２非線形素子５０Ｂの相互作用を表すラグランジアンである。

第１非線形素子５０Ａのラグランジアンは、以下の第２式で表される。第２式において、「Ｃ_１」は、第１素子キャパシタ４１のキャパシタである。

第２式において、還元磁束量子φ_０は、磁束量子Φ_０の１／（２π）倍に対応する。

第２非線形素子５０Ｂのラグランジアンは、以下の第３式で表される。第３式において、「Ｃ_２」は、第２素子キャパシタ４２のキャパシタである。

カプラ、第１非線形素子５０Ａ及び第２非線形素子５０Ｂの相互作用を表すラグランジアンは、以下の第４式で表される。第４式において、「Ｃ_ｃ」は、第３キャパシタ１３及び第４キャパシタ１４のそれぞれのキャパシタである。

カプラのラグランジアンは、以下の第５式で表される。第５式において、「Ｃ」は、第１キャパシタ１１及び第２キャパシタ１２のそれぞれのキャパシタである。

ここで、φは、磁束演算子である。φは、位相差θと以下の第６式で表される関係を有する。

カプラの「＋モード」に対する磁束演算子φ_ｃ＋は、以下の第７式で表される。

カプラの「－モード」に対する磁束演算子φ_ｃ－は、以下の第８式で表される。

第７式及び第８式において、φ_ｃ１は、第３非線形素子５０Ｃの第１ジョセフソン接合２１を含む部分に対する磁束演算子である。第８式及び第９式において、φ_ｃ２は、第３非線形素子５０Ｃの第２ジョセフソン接合２２を含む部分に対する磁束演算子である。

上記の第４式の右辺において、第１項と第２項とにおいて、符号が入れ替わる。±モードを介した量子ビット間の結合がキャンセルされる。

上記の第５式において、右辺の第１項及び第２項は、「＋モード」に対応する。第５式において、右辺の第３項～第６項は、「－モード」に対応する。「＋モード」は、ＬＣ共振器に対応する。「－モード」では、磁束Φにより周波数が可変となる。

このように、実施形態においては、カプラにおいて、「＋モード」及び「－モード」という２つのモードが同時に存在する。「－モード」を利用することで、可変の周波数が得られる。

上記では、簡単のために、第１キャパシタ１１及び第２キャパシタ１２が互いに同じ値（Ｃ）である場合について説明している。上記では、簡単のために、第３キャパシタ１３及び第４キャパシタ１４のそれぞれのキャパシタが互いに同じ値（Ｃ_ｃ）である場合について説明している。実施形態において、第１キャパシタ１１のキャパシタが、第２キャパシタ１２のキャパシタと異なっても良い。実施形態において、第３キャパシタ１３のキャパシタが、第４キャパシタ１４のキャパシタと異なっても良い。

図２２は、第１実施形態に係る電子回路を例示する模式的平面図である。
図２２に示すように、実施形態に係る電子回路１３０は、複数の量子ビット５０ｂ、及び、複数のカプラ５０ｃを含む。複数の量子ビット５０ｂは、例えば、Ｘ－Ｙ平面においてマトリクス状に設けられる。複数の量子ビット５０ｂの１つと、複数の量子ビット５０ｂの別の１つと、の間に、複数のカプラ５０ｃの１つが設けられる。複数の量子ビット５０ｂの１つは、例えば、第１非線形素子５０Ａである。複数の量子ビット５０ｂの別の１つは、例えば、第２非線形素子５０Ｂである。複数のカプラ５０ｃの１つは、例えば、第３非線形素子５０Ｃである。複数のカプラ５０ｃの１つは、複数の量子ビット５０ｂの１つと結合（例えば容量性結合）可能である。複数のカプラ５０ｃの１つは、複数の量子ビット５０ｂの別の１つと結合（例えば容量性結合）可能である。実施形態に係る計算装置２３０は、電子回路１３０を含む。電子回路１３０において、電子回路１１０～１１７及び１２０の構成が適用可能である。例えば、複数の量子ビット５０ｂに含まれるジョセフソン接合（例えば、第１素子ジョセフソン接合５１及び第２素子ジョセフソン接合５２など）は、第１面Ｆ１に設けられる。複数のカプラ５０ｃのそれぞれに含まれるジョセフソン接合回路５３は第２面Ｆ２に設けられる。

（第２実施形態）
図２３（ａ）、図２３（ｂ）、図２４（ａ）、図２４（ｂ）、図２５（ａ）及び図２５（ｂ）は、第２実施形態に係る電子回路を例示する模式的平面図である。
実施形態に係る電子回路１４０において、第１～第６面Ｆ１～Ｆ６が設けられる。第１～第６面Ｆ１～Ｆ６に関して、図６に関して説明した構成が適用されて良い。第１面Ｆ１は、第１基板８１の１つの面（例えば上面）である。第２面Ｆ２は、第１基板８１の別の面（例えば下面）である。第２面Ｆ２は、第１面Ｆ１と交差する第１方向において第１面Ｆ１から離れ、第１面Ｆ１に沿う。第３面Ｆ３は、第２基板８２の１つの面（例えば上面）である。第４面Ｆ４は、第２基板８２の別の面（例えば下面）である。第４面Ｆ４は、第１面Ｆ１と対向する。第４面Ｆ４は、第１面Ｆ１と第３面Ｆ３との間にある。第５面Ｆ５は、第３基板８３の１つの面（例えば上面）である。第６面Ｆ６は、第３基板８３の別の面（例えば下面）である。第５面Ｆ５は、第２面Ｆ２と対向する。第５面Ｆ５は、第６面Ｆ６と第２面Ｆ２との間にある。

電子回路１４０は、第１非線形素子５０Ａ、第２非線形素子５０Ｂ、及び、第３非線形素子５０Ｂを含む。第１非線形素子５０Ａは、第１素子ジョセフソン素子５１を含む。図２３（ａ）に示すように、第１素子ジョセフソン素子５１は、第１面Ｆ１に設けられる。第２非線形素子５０Ｂは、第２素子ジョセフソン素子５２を含む。図２３（ｂ）に示すように、第２素子ジョセフソン素子５２は、第２面Ｆ２に設けられる。

第３非線形素子５０Ｃは、ジョセフソン接合回路５３を含む。第３非線形素子５０Ｃは第１非線形素子５０Ａと結合可能である。第３非線形素子５０Ｃは第２非線形素子５０Ｂと結合可能である。

電子回路１４０においても、接続が容易になる。例えば、配線間のクロストークを低減することができる。拡張性が向上する。特性を向上可能な電子回路及び計算装置が提供できる。例えば、量子ビットのゲート操作が安定になる。例えば、量子ビットの安定性が向上する。実施形態に係る計算装置２４０は、電子回路１４０及び制御部７０を含む。

電子回路１４０の例において、ジョセフソン接合回路５３の少なくとも一部は、第１面Ｆ１及び第２面Ｆ２の一方に設けられる。この例では、ジョセフソン接合回路５３は、第２面Ｆ２に設けられている。

電子回路１４０において、上記を除く構成は、第１実施形態に係る電子回路の構成が適用されて良い。

図２３（ａ）に示すように、この例では、第１面Ｆ１に、第１素子共振器５１Ｏ及び第１素子端子５１Ｔが設けられる。図２３（ｂ）に示すように、この例では、第２面Ｆ２に、第２素子共振器５２Ｏ及び第２素子端子５２Ｔが設けられる。図２４（ａ）に示すように、この例では、第３面Ｆ３に、第１対向電極５１Ｃ及び第１制御端子５１ＮＴが設けられる。図２４（ｂ）に示すように、この例では、第４面Ｆ４に、第１読み出し電極５１Ｒ及び第１制御電極５１Ｎが設けられる。

図２５（ａ）に示すように、この例では、第５面Ｆ５に、第２対向電極５２Ｃ、第２制御端子５２ＮＴ及び第１制御導電部材６１が設けられる。図２５（ｂ）に示すように、この例では、第６面Ｆ６に、第２読み出し電極５２Ｒ及び第２制御電極５２Ｎが設けられる。第１制御導電部材６１は、第１制御導電部６１ｕ及び第２制御導電部６１ｖを介して制御部７０と接続される（図２５（ｂ）参照）。第２読み出し電極５２Ｒは、制御部７０と接続される。

図２６（ａ）、図２６（ｂ）、図２７（ａ）、図２７（ｂ）、図２８（ａ）及び図２８（ｂ）は、第２実施形態に係る電子回路を例示する模式的平面図である。
図２６（ａ）に示すように、実施形態に係る電子回路１４１において、第１素子ジョセフソン素子５１は、第１面Ｆ１に設けられる。図２６（ｂ）に示すように、第２素子ジョセフソン素子５２は、第２面Ｆ２に設けられる。この例では、図２６（ｂ）に示すように、この例では、ジョセフソン接合回路５３は、第２面Ｆ２に設けられている。図２７（ａ）に示すように、第３面Ｆ３に、第１素子共振器５１Ｏ、第１素子端子５１Ｔ、第１対向電極５１Ｃ及び第１制御端子５１ＮＴが設けられる。図２７（ｂ）に示すように、第４面Ｆ４に、第１読み出し電極５１Ｒ及び第１制御電極５１Ｎが設けられる。

図２８（ａ）に示すように、第５面Ｆ５に、第２素子共振器５２Ｏ、第２素子端子５２Ｔ、第２対向電極５２Ｃ、第２制御端子５２ＮＴ及び第１制御導電部材６１が設けられる。図２８（ｂ）に示すように、第６面Ｆ６に、第２読み出し電極５２Ｒ及び第２制御電極５２Ｎが設けられる。第１制御導電部材６１は、第１制御導電部６１ｕ及び第２制御導電部６１ｖを介して制御部７０と接続される（図２８（ｂ）参照）。第２読み出し電極５２Ｒは、制御部７０と接続される。

図２９（ａ）及び図２９（ｂ）は、第２実施形態に係る電子回路を例示する模式的平面図である。
図３０は、第２実施形態に係る電子回路を例示する模式的断面図である。
図２９（ｂ）は、透過平面図である。図２９（ａ）及び図２９（ｂ）は、結合（例えば、容量結合）を概念的に示している。図３０は、図２９（ａ）及び図２９（ｂ）のＺ１－Ｚ２線断面図である。
図２９（ａ）に示すように、実施形態に係る電子回路１５０は、第１非線形素子５０Ａ（例えば複数の量子ビット）を含む。この例では、複数の第１非線形素子５０Ａは、例えば、Ｘ－Ｙ平面に沿う第１面Ｆ１に沿ってマトリクス状に設けられる。図２９（ａ）に示すように、第１面Ｆ１に複数の複数のカプラ５０ｃが設けられても良い。第１面Ｆ１に設けられる複数のカプラ５０ｃの１つは、複数の第１非線形素子５０Ａの１つと、複数の第１非線形素子５０Ａの別の１つと、を結合しても良い。図２９（ａ）において、複数のカプラ５０ｃの１つと、複数の第１非線形素子５０Ａの１つと、を繋ぐ破線は、容量結合に対応する。

図２９（ｂ）に示すように、電子回路１５０は、複数の第２非線形素子５０Ｂ（例えば複数の量子ビット）を含む。この例では、複数の第２非線形素子５０Ｂは、例えば、Ｘ－Ｙ平面に沿う第２面Ｆ２に沿ってマトリクス状に設けられる。図２９（ｂ）に示すように、第２面Ｆ２に複数の複数のカプラ５０ｃが設けられても良い。第２面Ｆ２に設けられる複数のカプラ５０ｃの１つは、複数の第２非線形素子５０Ｂの１つと、複数の第２非線形素子５０Ｂの別の１つと、を結合しても良い。図２９（ｂ）において、複数のカプラ５０ｃの１つと、複数の第２非線形素子５０Ｂの１つと、を繋ぐ破線は、容量結合に対応する。

図２９（ｂ）に示すように、電子回路１５０は、第３非線形素子５０Ｃ（カプラ）を含む。この例では、複数の第３非線形素子５０Ｃが設けられる。この例では、第３非線形素子５０Ｃは、第２面Ｆ２に設けられている。実施形態において、第３非線形素子５０Ｃが第１面Ｆ１に設けられても良い。

既に説明したように、第１非線形素子５０Ａは、第１素子ジョセフソン接合５１を含む（図３０参照）。第２非線形素子５０Ｂは、第２素子ジョセフソン接合５２を含む（図３０参照）。第３非線形素子５０Ｃは、ジョセフソン接合回路５３を含む（図３０参照）。既に説明したように、ジョセフソン接合回路５３は、第１ジョセフソン接合２１、第２ジョセフソン接合２２及び第３ジョセフソン接合２３などを含んで良い。

図３０に示すように、第１素子ジョセフソン接合５１は、第１面Ｆ１に設けられる。第２素子ジョセフソン接合５２は、第２面Ｆ２に設けられる。第２面Ｆ２は、第１面Ｆ１と交差する第１方向Ｄ１（例えばＺ軸方向）において第１面Ｆ１から離れ、第１面Ｆ１に沿う。この例では、第１面Ｆ１は、第１基板８１の１つの面（例えば上面）である。第２面Ｆ２は、第１基板８１の別の面（例えば下面）である。

第３非線形素子５０Ｃは第１非線形素子５０Ａと結合可能であり、第３非線形素子５０Ｃは第２非線形素子５０Ｂと結合可能である。ジョセフソン接合回路５３の少なくとも一部は、第１面Ｆ１及び第２面Ｆ２の一方に設けられる。この例では、ジョセフソン接合回路５３は、第２面Ｆ２に設けられている。

電子回路１５０においても、特性を向上可能な電子回路及び計算装置が提供できる。起算装置２５０は、上記の電子回路１５０を含む。

電子回路１５０において、例えば、ジョセフソン接合回路５３は、第１素子ジョセフソン接合５１と結合可能である。例えば、ジョセフソン接合回路５３は、第２素子ジョセフソン接合５２と結合可能である。

図３０に示すように、この例では、第１方向Ｄ１（例えばＺ軸方向）において、第１素子ジョセフソン接合５１の少なくとも一部は、第２素子ジョセフソン接合５２と重なる。 上記のような電気回路１５０において、例えば、第１面Ｆ１に設けられる第１素子ジョセフソン接合５１は、第２面Ｆ２に設けられる複数の第２素子ジョセフソン接合５２のうちで、第１素子ジョセフソン接合５１に最も近い第２素子ジョセフソン接合５２と結合されて良い。

この例では、複数の第２素子ジョセフソン接合５２の１つは、第１方向Ｄ１（例えばＺ軸方向）において、複数の第１素子ジョセフソン接合５１の１つと、重なる。複数の第２素子ジョセフソン接合５２の上記の１つが第３非線形素子５０Ｃにより、複数の第１素子ジョセフソン接合５１の上記の１つと、結合される。

この例では、接続部材５８ｖが設けられる。接続部材５８ｖは第１基板８１を第１方向Ｄ１に沿って延びる。接続部材５８ｖにより、第１面Ｆ１に設けられる第１素子ジョセフソン接合５１が、第２面Ｆ２に設けられる第３非線形素子５０Ｃ（ジョセフソン接合回路５３）と結合される。第２面Ｆ２に設けられる第３非線形素子５０Ｃ（ジョセフソン接合回路５３）が、第２面Ｆ２に設けられる第２素子ジョセフソン接合５２と結合される。

実施形態において、第１面Ｆ１に設けられる第１素子ジョセフソン接合５１は、第２面Ｆ２に設けられる複数の第２素子ジョセフソン接合５２のうちで、第１素子ジョセフソン接合５１に最も近くない第２素子ジョセフソン接合５２と結合されて良い。例えば、以下に説明するように、第１面Ｆ１に設けられる第１素子ジョセフソン接合５１は、第２面Ｆ２に設けられる複数の第２素子ジョセフソン接合５２のうちで、第１素子ジョセフソン接合５１に３番目（またはそれ以上）に近い第２素子ジョセフソン接合５２と結合されて良い。

図３１は、第２実施形態に係る電子回路を例示する模式的断面図である。
図３１に示すように、実施形態に係る電子回路１５１において、複数の第２素子ジョセフソン接合５２が第２面Ｆ２に設けられる。複数の第２素子ジョセフソン接合５２の１つ（第２素子ジョセフソン接合５２ａ）から複数の第２素子ジョセフソン接合５２の別の１つ（第２素子ジョセフソン接合５２ｂ）への方向は、第２方向Ｄ２に沿う。第２方向Ｄ２は、第１方向Ｄ１（例えばＺ軸方向）と交差する。

第３非線形素子５０Ｃに含まれるジョセフソン接合回路５３は、複数の第２素子ジョセフソン接合５２の１つ（第２素子ジョセフソン接合５２ａ）と結合する。既に説明したように、ジョセフソン接合回路５３は、第１素子ジョセフソン接合５１と結合する。結合は、容量結合である。この例では、ジョセフソン接合回路５３は、配線５８Ｌ（導電部材）及び接続部材５８ｖを介して、第１素子ジョセフソン接合５１と結合する。第２方向Ｄ２における複数の第２素子ジョセフソン接合５２の別の１つ（第２素子ジョセフソン接合５２ｂ）の位置は、第２方向Ｄ２における第１素子ジョセフソン接合５１の位置と、第２方向Ｄ２における複数の第２素子ジョセフソン接合５２の上記の１つ（第２素子ジョセフソン接合５２ａ）の位置と、の間にある。

すなわち、電子回路１５１において、第１素子ジョセフソン接合５１は、複数の第２素子ジョセフソン接合５２のうちで、第１素子ジョセフソン接合５１に３番目（またはそれ以上）に近い第２素子ジョセフソン接合５２と結合される。第１素子ジョセフソン接合５１と結合される複数の第２素子ジョセフソン接合５２の１つと、第１素子ジョセフソン接合５１と、の間に、別の第２素子ジョセフソン接合５２が存在して良い。計算装置２５１は、上記の電子回路１５１を含む。

図３２は、第２実施形態に係る電子回路を例示する模式的断面図である。
図３２に示すように、実施形態に係る電子回路１５２において、第１素子ジョセフソン接合５１と、複数の第２素子ジョセフソン接合５２の１つ（第２素子ジョセフソン接合５２ａ）と、がジョセフソン接合回路５３により結合される。結合は、容量結合である。結合は、例えば、配線５９Ｌ及び接続部材５８Ｌを介して行われる。第１素子ジョセフソン接合５１と、複数の第２素子ジョセフソン接合５２の１つと、の間に、複数の第２素子ジョセフソン接合５２（複数の第２素子ジョセフソン接合５２ｂ）が設けられても良い。計算装置２５２は、上記の電子回路１５２を含む。

図３０～図３２において、第１素子ジョセフソン接合５１と接続部材５８ｖとを繋ぐ破線は、容量結合に対応する。第２素子ジョセフソン接合５２とジョセフソン接合回路５３を繋ぐ破線は、容量結合に対応する。

電子回路１４０、１４１、及び、１５０～１５２において、技術的に可能な範囲で、第１実施形態に関して説明した構成が適用されて良い。

図３３は、実施形態に係る電子回路及び計算装置を例示する模式図である。
図３３に示すように、実施形態に係る電子回路１６０において、ジョセフソン接合回路５３は、第１インダクタ３１、第２インダクタ３２及び第３ジョセフソン接合２３を含む。第３非線形素子５０Ｃは、第１導電部材２５ａ、第２導電部材２５ｂ及び第３導電部材２５ｃをさらに含む。第１導電部材２５ａは、第１インダクタ３１を第３ジョセフソン接合２３と接続する。第２導電部材２５ｂは、第２インダクタ３２を第３ジョセフソン接合２３と接続する。第３導電部材２５ｃは、第１インダクタ３１を第２インダクタ３２と接続する。これらの接続は、例えば電気的な接続で良い。

例えば、第１導電部材２５ａは、第１インダクタ３１の一端３１ｅを第３ジョセフソン接合２３の一端２３ｅと接続する。第２導電部材２５ｂは、第２インダクタ３２の一端３２ｅを第３ジョセフソン接合２３の他端２３ｆと接続する。第３導電部材２５ｃは、第１インダクタ３１の他端３１ｆを第２インダクタ３２の他端３２ｆと接続する。

電子回路１６０において、第３ジョセフソン接合２３は第２面Ｆ２に設けられる。第１インダクタ３１及び第２インダクタ３２は第２面Ｆ２に設けられて良い。電子回路１６０の構成は、電子回路１１０～１１７、１２０、１３０、１４０、１４１、１５０～１５２に関して説明した構成が適用されて良い。計算装置２６０は、上記の電子回路１６０を含む。

（第３実施形態）
第３実施形態は、電子回路の製造方法に係る。
図３４（ａ）～図３４（ｉ）は、第３実施形態に係る電子回路の製造方法を例示する模式的断面図である。
図３４（ａ）に示すように、第１基板８１が準備される。第１基板８１は、第１面Ｆ１と第２面Ｆ２とを含む。

図３４（ｂ）に示すように、第１基板８１に導電部８５を形成する。導電部８５は、第２面Ｆ２から第１面Ｆ１への第１方向（Ｚ軸方向）に沿う。導電部８５は、ＴＳＶなどで良い。導電部８５は、第１素子導電部５１ｖ及び第２素子導電部５２ｖなどとなって良い。

図３４（ｃ）に示すように、第１面Ｆ１に、導電部材８６ａを形成する。導電部材８６ａは、第１非線形素子５０Ａ及び第２非線形素子５０Ｂなどに含まれるキャパシタの少なくとも一部となって良い。導電部材８６ａの少なくとも一部は、導電部８５と電気的に接続される。

図３４（ｄ）に示すように、第１面Ｆ１に第１素子ジョセフソン接合５１及び第２素子ジョセフソン接合５２を形成する。このように、第１基板８１の第１面Ｆ１に第１非線形素子５０Ａ及び第２非線形素子５０Ｂが形成される。第１非線形素子５０Ａは第１素子ジョセフソン接合５１を含む。第２非線形素子５０Ｂは第２素子ジョセフソン接合５２を含む。

図３４（ｅ）に示すように、凹部８８ｄを含む第１部材８８が準備される。図３３（ｆ）に示すように、第１部材８８が設けられる。第１非線形素子５０Ａ及び第２非線形素子５０Ｂは、第１基板８１と凹部８８ｄとの間にある。第１面Ｆ１と凹部８８ｄとの間の支持部８８ｓが設けられても良い。支持部８８ｓにより、第１面Ｆ１と凹部８８ｄとの間の距離が安定する。

図３４（ｇ）に示すように、第２面Ｆ２に、導電部材８６ｂを形成する。導電部材８６ｂは、第３非線形素子５０Ｃなどに含まれるキャパシタの少なくとも一部となって良い。導電部材８６ｂの少なくとも一部は、導電部８５と電気的に接続される。

図３４（ｈ）に示すように、第２面Ｆ２に、第１ジョセフソン接合２１、第２ジョセフソン接合２２及び第３ジョセフソン接合２３を形成する。これらのジョセフソン接合は、第３非線形素子５０Ｃのジョセフソン接合回路５３に含まれる。このように、この製造方法においては、第１基板８１の第２面Ｆ２にジョセフソン接合回路５３を含む第３非線形素子５０Ｃが形成される。第１面Ｆ１は、第２面Ｆ２と第１部材８８との間にある。

図３４（ｉ）に示すように、第１部材８８が除去される。これにより、例えば、電子回路１１０が得られる。

図３５（ａ）～図３５（ｉ）は、第３実施形態に係る電子回路の製造方法を例示する模式的断面図である。
図３５（ａ）に示すように、第１基板８１となる基板が準備される。図３５（ｂ）に示すように、第１基板８１の第１面Ｆ１に凹部８１ｄが形成される。第１基板８１は、第２面Ｆ２を含む。第１基板８１は、凹部８１ｄの周りの凸部８１ｐを含む。

図３５（ｃ）に示すように、第１基板８１に導電部８５を形成する。導電部８５は、第２面Ｆ２から第１面Ｆ１への第１方向（Ｚ軸方向）に沿う。導電部８５は、ＴＳＶなどで良い。導電部８５は、第１素子導電部５１ｖ及び第２素子導電部５２ｖなどとなって良い。

図３５（ｄ）に示すように、第１面Ｆ１に、導電部材８６ａを形成する。導電部材８６ａは、第１非線形素子５０Ａ及び第２非線形素子５０Ｂなどに含まれるキャパシタの少なくとも一部となって良い。導電部材８６ａの少なくとも一部は、導電部８５と電気的に接続される。

図３５（ｅ）に示すように、第１面Ｆ１に第１素子ジョセフソン接合５１及び第２素子ジョセフソン接合５２を形成する。このように、第１基板８１の第１面Ｆ１に第１非線形素子５０Ａ及び第２非線形素子５０Ｂが形成される。第１非線形素子５０Ａは第１素子ジョセフソン接合５１を含む。第２非線形素子５０Ｂは第２素子ジョセフソン接合５２を含む。

図３５（ｆ）に示すように、第１部材８８が設けられる。第１非線形素子５０Ａ及び第２非線形素子５０Ｂは、第１基板８１と第１部材８８との間にある。第１面Ｆ１の凹部８１ｄと第１部材８８との間の支持部８８ｓが設けられても良い。支持部８８ｓにより、凹部８１ｄと第１部材８８との間の距離が安定する。

図３５（ｇ）に示すように、第２面Ｆ２に、導電部材８６ｂを形成する。導電部材８６ｂは、第３非線形素子５０Ｃなどに含まれるキャパシタの少なくとも一部となって良い。導電部材８６ｂの少なくとも一部は、導電部８５と電気的に接続される。

図３５（ｈ）に示すように、第２面Ｆ２に、第１ジョセフソン接合２１、第２ジョセフソン接合２２及び第３ジョセフソン接合２３を形成する。これらのジョセフソン接合は、第３非線形素子５０Ｃのジョセフソン接合回路５３に含まれる。このように、この製造方法においては、第１基板８１の第２面Ｆ２にジョセフソン接合回路５３を含む第３非線形素子５０Ｃが形成される。第１面Ｆ１は、第２面Ｆ２と第１部材８８との間にある。

図３５（ｉ）に示すように、第１部材８８が除去される。さらに、第１基板８１の凸部８１ｐが除去される。これにより、例えば、電子回路１１０が得られる。

実施形態は、以下の構成（技術案）を含んでも良い。
（構成１）
第１領域及び第２領域を含む第１面の前記第１領域に設けられた第１素子ジョセフソン接合を含む第１非線形素子と、
前記第２領域に設けられた第２素子ジョセフソン接合を含む第２非線形素子と、
ジョセフソン接合回路を含む第３非線形素子であって、前記ジョセフソン接合回路の少なくとも一部は第２面に設けられ、前記第２面は、前記第１面と交差する第１方向において前記第１面から離れ前記第１面に沿い、前記第３非線形素子は前記第１非線形素子と結合可能であり、前記第３非線形素子は前記第２非線形素子と結合可能である、前記第３非線形素子と、
を備えた電子回路。

（構成２）
第１基板をさらに備え、
前記第１面は、前記第１基板の１つの面であり、
前記第２面は、前記第１基板の別の面である、構成１に記載の電子回路。

（構成３）
前記ジョセフソン接合回路は、第１ジョセフソン接合、第２ジョセフソン接合及び第３ジョセフソン接合を含み、
前記第３非線形素子は、第１導電部材、第２導電部材及び第３導電部材をさらに含み、
前記第１導電部材は、前記第１ジョセフソン接合の一端を前記第３ジョセフソン接合の一端と接続し、
前記第２導電部材は、前記第２ジョセフソン接合の一端を前記第３ジョセフソン接合の他と接続し、
前記第３導電部材は、前記第１ジョセフソン接合の他端を前記第２ジョセフソン接合の他と接続し、
前記第１ジョセフソン接合、前記第２ジョセフソン接合、前記第３ジョセフソン接合、前記第１導電部材、前記第２導電部材及び前記第３導電部材は、ループとなり、
前記第１非線形素子は、前記第１導電部材と結合可能であり、
前記第２非線形素子は、前記第２導電部材と結合可能である、構成１または２に記載の電子回路。

（構成４）
前記第１基板中を前記第１方向に延びる第１素子導電部をさらに備え、
前記第１素子導電部は、前記第１非線形素子と電気的に接続された、または、前記第１非線形素子と結合可能であり、
前記第１素子導電部は、前記第１導電部材と電気的に接続された、または、前記第１導電部材と結合可能である、構成３に記載の電子回路。

（構成５）
前記第１基板中を前記第１方向に延びる第２素子導電部をさらに備え、
前記第２素子導電部は、前記第２非線形素子と電気的に接続された、または、前記第２非線形素子と結合可能であり、
前記第２素子導電部は。前記第２導電部材と電気的に接続された、または、前記第２導電部材と結合可能である、構成３または４に記載の電子回路。

（構成６）
前記第１非線形素子と結合可能な第１素子共振器と、
前記第１素子共振器と結合可能な第１素子端子と、
をさらに備えた、構成３～５のいずれか１つに記載の電子回路。

（構成７）
前記第１素子共振器の少なくとも一部、前記第１素子端子の少なくとも一部、前記第２素子共振器の少なくとも一部、及び、前記第２素子端子の少なくとも一部の少なくともいずれかは、前記第１面に設けられた、構成６に記載の電子回路。

（構成８）
第３面及び第４面を含む第２基板であって、前記第４面は、前記第１面と対向し、
前記第４面は、前記第１面と前記第３面との間にある、前記第２基板と、
前記第４面に設けられた第１対向電極と、
前記第４面に設けられた第２対向電極と、
をさらに備え、
前記第１対向電極は、前記第１素子端子と結合可能であり、
前記第２対向電極は、前記第２素子端子と結合可能である、構成７に記載の電子回路。

（構成９）
前記第３面に設けられた第１読み出し電極と、
前記第２基板中を前記第１方向に延び前記第１対向電極を前記第１読み出し電極と電気的に接続する第１読み出し導電部と、
をさらに備えた、構成８に記載の電子回路。

（構成１０）
第５面及び第６面を含む第３基板であって、前記第５面は、前記第２面と対向し、前記第５面は、前記第６面と前記第２面との間にある、前記第３基板と、
前記第５面に設けられ前記ループ内の空間の磁束を制御可能な磁束制御部と、
をさらに備えた、構成８または９に記載の電子回路。

（構成１１）
第５面及び第６面を含む第３基板であって、前記第５面は、前記第２面と対向し、前記第５面は、前記第６面と前記第２面との間にある、前記第３基板と、
前記第５面に設けられた第１制御導電部材と、
前記第３基板中を前記第１方向に延び、前記第１制御導電部材の一部と電気的に接続された第１制御導電部と、
をさらに備えた、構成１～９に記載の電子回路。

（構成１２）
第１基板と、
第２基板と、
をさらに備え、
前記第１面は、前記第１基板の１つの面であり、
前記第２面は、前記第２基板の１つの面である、構成１に記載の電子回路。

（構成１３）
第１面に設けられた第１素子ジョセフソン接合を含む第１非線形素子と、
第２面に設けられた第２素子ジョセフソン接合を含む第２非線形素子であって、前記第２面は、前記第１面と交差する第１方向において前記第１面から離れ前記第１面に沿う、前記第２非線形素子と、
ジョセフソン接合回路を含む第３非線形素子であって、前記第３非線形素子は前記第１非線形素子と結合可能であり、前記第３非線形素子は前記第２非線形素子と結合可能である、前記第３非線形素子と、
を備えた電子回路。

（構成１４）
前記ジョセフソン接合回路の少なくとも一部は、前記第１面及び前記第２面の一方に設けられた、構成１３に記載の電子回路。

（構成１５）
前記ジョセフソン接合回路は、第１素子ジョセフソン接合と結合可能であり、
前記ジョセフソン接合回路は、第２素子ジョセフソン接合と結合可能であり、
複数の前記第２素子ジョセフソン接合が前記第２面に設けられ、
前記複数の第２素子ジョセフソン接合の１つから前記複数の第２素子ジョセフソン接合の別の１つへの方向は、前記第１方向と交差する第２方向に沿い、
前記第３素子ジョセフソン接合は、前記複数の第２素子ジョセフソン接合の１つと結合可能であり、
前記第２方向における前記複数の第２素子ジョセフソン接合の別の１つの位置は、前記第２方向における前記第１素子ジョセフソン接合の位置と、前記第２方向における前記複数の第２素子ジョセフソン接合の前記１つの位置と、の間にある、構成１３または１４に記載の電子回路。

（構成１６）
前記ジョセフソン接合回路は、第１ジョセフソン接合、第２ジョセフソン接合及び第３ジョセフソン接合を含み、
前記第３非線形素子は、第１導電部材、第２導電部材及び第３導電部材をさらに含み、
前記第１導電部材は、前記第１ジョセフソン接合の一端を前記第３ジョセフソン接合の一端と接続し、
前記第２導電部材は、前記第２ジョセフソン接合の一端を前記第３ジョセフソン接合の他と接続し、
前記第３導電部材は、前記第１ジョセフソン接合の他端を前記第２ジョセフソン接合の他と接続し、
前記第１ジョセフソン接合、前記第２ジョセフソン接合、前記第３ジョセフソン接合、前記第１導電部材、前記第２導電部材及び前記第３導電部材は、ループとなり、
前記第１非線形素子は、前記第１導電部材と結合可能であり、
前記第２非線形素子は、前記第２導電部材と結合可能である、構成１３～１５のいずれか１つに記載の電子回路。

（構成１７）
前記ジョセフソン接合回路は、第１インダクタ、第２インダクタ及び第３ジョセフソン接合を含み、
前記第３非線形素子は、第１導電部材、第２導電部材及び第３導電部材をさらに含み、
前記第１導電部材は、前記第１インダクタの一端を前記第３ジョセフソン接合の一端と接続し、
前記第２導電部材は、前記第２インダクタの一端を前記第３ジョセフソン接合の他と接続し、
前記第３導電部材は、前記第１インダクタの他端を前記第２インダクタの他と接続し、
前記第１ジョセフソン接合、前記第２ジョセフソン接合、前記第３ジョセフソン接合、前記第１導電部材、前記第２導電部材及び前記第３導電部材は、ループとなり、
前記第１非線形素子は、前記第１導電部材と結合可能であり、
前記第２非線形素子は、前記第２導電部材と結合可能である、構成１または１３に記載の電子回路。

（構成１８）
前記第１非線形素子を制御する第１制御信号を印加されることが可能な第１制御端子をさらに備えた、構成１～１７のいずれか１つに記載の電子回路。

（構成１９）
前記ループ内の空間の磁束を制御可能な磁束制御部をさらに備えた、構成３～９、１６、１７いずれか１つに記載の電子回路。

（構成２０）
構成１０または１９に記載の電子回路と、
制御部と、
を備え、
前記磁束制御部は、第１制御導電部を含み、
前記制御部は、前記第１制御導電部に磁束制御信号を供給可能である、計算装置。

（構成２１）
前記空間における磁束に応じて、前記第１非線形素子と前記第２非線形素子との間の結合強度が変化する、構成２０に記載の計算装置。

（構成２２）
前記第３非線形素子は、複数のモードで共振可能であり、
前記複数のモードのそれぞれにおける共振周波数は、前記第１非線形素子の共振周波数よりも高く、前記第２非線形素子の共振周波数よりも高く、前記第１非線形素子の前記共振周波数と前記第２非線形素子の前記共振周波数との和よりも低い、構成２０または２１に記載の計算装置。

（構成２３）
前記制御部は、第１動作及び第２動作の少なくとも実施可能であり、
前記第１動作において、前記制御部は、前記磁束を第１値と前記第１値とは異なる第２値との間で変化させることで、前記第１非線形素子及び前記第２非線形素子の２量子ビット操作を行い、
前記第２動作において、前記制御部は、前記磁束を交流で変調することで前記第１非線形素子及び前記第２非線形素子の前記２量子ビット操作を行う、構成２０～２２のいずれか１つに記載の計算装置。

（構成２４）
第１基板の第１面に第１非線形素子及び第２非線形素子を形成し、前記第１非線形素子は第１素子ジョセフソン接合を含み、前記第２非線形素子は第２素子ジョセフソン接合を含み、
凹部を含む第１部材を設け、前記第１非線形素子及び前記第２非線形素子は、前記第１基板と前記凹部との間にあり、
前記第１基板の第２面にジョセフソン接合回路を含む第３非線形素子を形成し、前記第１面は、前記第２面と前記第１部材との間にある、電子回路の製造方法。

（構成２５）
第１基板の第１面の凹部に第１非線形素子及び第２非線形素子を形成し、前記第１非線形素子は第１素子ジョセフソン接合を含み、前記第２非線形素子は第２素子ジョセフソン接合を含み、
第１部材を設け、前記第１非線形素子及び前記第２非線形素子は、前記第１基板と前記第１部材との間にあり、
前記第１基板の第２面にジョセフソン接合回路を含む第３非線形素子を形成し、前記第１面は、前記第２面と前記第１部材との間にある、電子回路の製造方法。

実施形態によれば、制御性を向上できる電子回路及び計算装置が提供できる。

以上、例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明は、これらの例に限定されるものではない。例えば、電子回路または計算装置に含まれる非線形素子、ジョセフソン接合、キャパシタ及び導電部材などの各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。

各例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。

本発明の実施の形態として上述した電子回路及び計算装置を基にして、当業者が適宜設計変更して実施し得る全ての電子回路及び計算装置も、本発明の要旨を包含する限り、本発明の範囲に属する。

本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１１～１５…第１～第５キャパシタ、 １１ｕ、１１ｖ、１２ｕ、１２ｖ…導電部材、 ２１～２３…第１～第３ジョセフソン接合、 ２１ｅ～２３ｅ…一端、 ２１ｆ～２３ｆ…他端、 ２５ａ～２５ｃ…第１～第３導電部材、 ２６ａ～２６ｆ…導電膜、 ２６ｉ～２６ｋ…絶縁膜、 ３１、３２…第１、第２インダクタ、 ３１ｅ、３２ｅ…一端、 ３１ｆ、３２ｆ…他端、 ４１、４２…第１、第２素子キャパシタ、 ５０Ａ、５０Ｂ、５０Ｃ…第１～第３非線形素子、 ５０Ｄ～５０Ｉ…非線形素子、 ５０ｂ…量子ビット、 ５０ｃ…カプラ、 ５０ｒ…ループ、 ５１、５２…第１、第２素子ジョセフソン接合、 ５１Ｃ、５２Ｃ…第１、第２対向電極、 ５１Ｎ、５２Ｎ…第１、第２制御電極、 ５１ＮＴ、５２ＮＴ…第１、第２制御端子、 ５１Ｎｖ、５２Ｎｖ…導電部、 ５１Ｏ、５２Ｏ…第１、第２素子共振器、 ５１Ｒ、５２Ｒ…第１、第２読み出し電極、 ５１Ｒｖ、５２Ｒｖ…導電部、 ５１Ｔ、５２Ｔ…第１、第２素子端子、 ５１ｖ、５２ｖ…第１、第２素子導電部、 ５２ａ、５２ｂ…第２素子ジョセフソン接合、 ５３…ジョセフソン接合回路、 ５５ａ～５５ｄ…導電膜、 ５５ｉ、５５ｊ…絶縁膜、 ５５ｕ、５５ｖ…導電部材、 ５８Ｌ…配線、 ５８ａ、５８ｂ…接続部、 ５８ｖ…接続部材、 ６０…磁束制御部、 ６１…第１制御導電部材、 ６１ｉ…制御電流、 ６１ｕ、６１ｖ…第１、第２制御導電部、 ７０…制御部、 ８１～８３…第１～第３基板、 ８１Ｃ～８３Ｃ、８１Ｄ～８３Ｄ…接続部、 ８１ａ、８１ｂ…第１、第２領域、 ８１ｄ…凹部、 ８１ｐ…凸部、 ８５…導電部、 ８６ａ、８６ｂ…導電部材、 ８８…第１部材、 ８８ｄ…凹部、 ８８ｓ…支持部、 Φ…磁束、 θ１、θ２…ゲート回転角、 １１０～１１７、１２０、１３０、１４０、１４１、１５０～１５２、１６０…電子回路、 ２１０～２１７、２２０、２３０、２４０、２４１、２５０～２５２、２６０…計算装置、 ＣＳ１、ＣＳＺＺ…結合強度、 Ｄ１、Ｄ２…第１、第２方向、 Ｆ１～Ｆ６…第１～第６面、 ＦＴ１…忠実度、 ＧＮＤ…グランド電位、 ＭＦ１…磁束、 Ｍｖ１…第１磁束値、 ＳＰ…空間、 ＳＴ１、ＳＴ２…第１、第２状態、 Ｓｃ１、Ｓｃ２…第１、第２制御信号、 ｆｂ１～ｆｂ３…共振周波数、 ｆｃ１、ｆｃ２、ｆｏ１…周波数

Claims (15)

1. 第１領域及び第２領域を含む第１面の前記第１領域に設けられた第１素子ジョセフソン接合を含む第１非線形素子と、
   前記第２領域に設けられた第２素子ジョセフソン接合を含む第２非線形素子と、
   ジョセフソン接合回路を含む第３非線形素子であって、前記ジョセフソン接合回路の少なくとも一部は第２面に設けられ、前記第２面は、前記第１面と交差する第１方向において前記第１面から離れ前記第１面に沿い、前記第３非線形素子は前記第１非線形素子と結合可能であり、前記第３非線形素子は前記第２非線形素子と結合可能である、前記第３非線形素子と、
   を備えた電子回路。
2. 第１基板をさらに備え、
   前記第１面は、前記第１基板の１つの面であり、
   前記第２面は、前記第１基板の別の面である、請求項１に記載の電子回路。
3. 前記ジョセフソン接合回路は、第１ジョセフソン接合、第２ジョセフソン接合及び第３ジョセフソン接合を含み、
   前記第３非線形素子は、第１導電部材、第２導電部材及び第３導電部材をさらに含み、
   前記第１導電部材は、前記第１ジョセフソン接合の一端を前記第３ジョセフソン接合の一端と接続し、
   前記第２導電部材は、前記第２ジョセフソン接合の一端を前記第３ジョセフソン接合の他と接続し、
   前記第３導電部材は、前記第１ジョセフソン接合の他端を前記第２ジョセフソン接合の他と接続し、
   前記第１ジョセフソン接合、前記第２ジョセフソン接合、前記第３ジョセフソン接合、前記第１導電部材、前記第２導電部材及び前記第３導電部材は、ループとなり、
   前記第１非線形素子は、前記第１導電部材と結合可能であり、
   前記第２非線形素子は、前記第２導電部材と結合可能である、請求項１または２に記載の電子回路。
4. 前記第１基板中を前記第１方向に延びる第１素子導電部をさらに備え、
   前記第１素子導電部は、前記第１非線形素子と電気的に接続された、または、前記第１非線形素子と結合可能であり、
   前記第１素子導電部は、前記第１導電部材と電気的に接続された、または、前記第１導電部材と結合可能である、請求項３に記載の電子回路。
5. 前記第１非線形素子と結合可能な第１素子共振器と、
   前記第１素子共振器と結合可能な第１素子端子と、
   をさらに備えた、請求項３または４に記載の電子回路。
6. 前記第１素子共振器の少なくとも一部、前記第１素子端子の少なくとも一部、前記第２素子共振器の少なくとも一部、及び、前記第２素子端子の少なくとも一部の少なくともいずれかは、前記第１面に設けられた、請求項５に記載の電子回路。
7. 第３面及び第４面を含む第２基板であって、前記第４面は、前記第１面と対向し、
   前記第４面は、前記第１面と前記第３面との間にある、前記第２基板と、
   前記第４面に設けられた第１対向電極と、
   前記第４面に設けられた第２対向電極と、
   をさらに備え、
   前記第１対向電極は、前記第１素子端子と結合可能であり、
   前記第２対向電極は、前記第２素子端子と結合可能である、請求項６に記載の電子回路。
8. 第５面及び第６面を含む第３基板であって、前記第５面は、前記第２面と対向し、前記第５面は、前記第６面と前記第２面との間にある、前記第３基板と、
   前記第５面に設けられ前記ループ内の空間の磁束を制御可能な磁束制御部と、
   をさらに備えた、請求項７に記載の電子回路。
9. 第１面に設けられた第１素子ジョセフソン接合を含む第１非線形素子と、
   第２面に設けられた第２素子ジョセフソン接合を含む第２非線形素子であって、前記第２面は、前記第１面と交差する第１方向において前記第１面から離れ前記第１面に沿う、前記第２非線形素子と、
   ジョセフソン接合回路を含む第３非線形素子であって、前記第３非線形素子は前記第１非線形素子と結合可能であり、前記第３非線形素子は前記第２非線形素子と結合可能である、前記第３非線形素子と、
   を備えた電子回路。
10. 前記ジョセフソン接合回路は、第１インダクタ、第２インダクタ及び第３ジョセフソン接合を含み、
    前記第３非線形素子は、第１導電部材、第２導電部材及び第３導電部材をさらに含み、
    前記第１導電部材は、前記第１インダクタの一端を前記第３ジョセフソン接合の一端と接続し、
    前記第２導電部材は、前記第２インダクタの一端を前記第３ジョセフソン接合の他と接続し、
    前記第３導電部材は、前記第１インダクタの他端を前記第２インダクタの他と接続し、
    前記第１ジョセフソン接合、前記第２ジョセフソン接合、前記第３ジョセフソン接合、前記第１導電部材、前記第２導電部材及び前記第３導電部材は、ループとなり、
    前記第１非線形素子は、前記第１導電部材と結合可能であり、
    前記第２非線形素子は、前記第２導電部材と結合可能である、請求項１または９に記載の電子回路。
11. 前記ループ内の空間の磁束を制御可能な磁束制御部をさらに備えた、請求項３～７、１０のいずれか１つに記載の電子回路。
12. 請求項８または１１に記載の電子回路と、
    制御部と、
    を備え、
    前記磁束制御部は、第１制御導電部を含み、
    前記制御部は、前記第１制御導電部に磁束制御信号を供給可能である、計算装置。
13. 前記制御部は、第１動作及び第２動作の少なくとも実施可能であり、
    前記第１動作において、前記制御部は、前記磁束を第１値と前記第１値とは異なる第２値との間で変化させることで、前記第１非線形素子及び前記第２非線形素子の２量子ビット操作を行い、
    前記第２動作において、前記制御部は、前記磁束を交流で変調することで前記第１非線形素子及び前記第２非線形素子の前記２量子ビット操作を行う、請求項１２に記載の計算装置。
14. 第１基板の第１面に第１非線形素子及び第２非線形素子を形成し、前記第１非線形素子は第１素子ジョセフソン接合を含み、前記第２非線形素子は第２素子ジョセフソン接合を含み、
    凹部を含む第１部材を設け、前記第１非線形素子及び前記第２非線形素子は、前記第１基板と前記凹部との間にあり、
    前記第１基板の第２面にジョセフソン接合回路を含む第３非線形素子を形成し、前記第１面は、前記第２面と前記第１部材との間にある、電子回路の製造方法。
15. 第１基板の第１面の凹部に第１非線形素子及び第２非線形素子を形成し、前記第１非線形素子は第１素子ジョセフソン接合を含み、前記第２非線形素子は第２素子ジョセフソン接合を含み、
    第１部材を設け、前記第１非線形素子及び前記第２非線形素子は、前記第１基板と前記第１部材との間にあり、
    前記第１基板の第２面にジョセフソン接合回路を含む第３非線形素子を形成し、前記第１面は、前記第２面と前記第１部材との間にある、電子回路の製造方法。

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