JP2023107651A - 電源遮断保護回路、電源遮断保護回路の制御方法、電源遮断保護コントローラ、データ記憶装置 - Google Patents

Abstract

【課題】過電流に対してもロバストな電源遮断保護回路を提供する。【解決手段】スイッチング電源１１０Ａは、昇圧モードにおいて、出力ライン１０８のバス電圧ＶＢＵＳを昇圧してバックアップキャパシタ１０２を充電し、降圧モードにおいて、バックアップキャパシタ１０２の電圧ＶＳＴＲを降圧し、出力ライン１０８に供給する。電子ヒューズ回路２２０回路は、入力ライン１０４と出力ライン１０８の間に設けられ、オン状態とオフ状態が電気的に切りかえ可能であるとともに、オン状態において電流クランプ機能を有する。ＵＶＬＯ回路２３０は、出力ライン１０８のバス電圧ＶＢＵＳがしきい値ＶＵＶＬＯを下回ると、低電圧ロックアウト信号ＵＶＬＯをアサートする。コントロールロジック２４０Ａは、低電圧ロックアウト信号ＵＶＬＯのアサートに応答して、電子ヒューズ回路２２０をオフ状態とし、スイッチング電源１１０Ａを降圧モードに切りかえる。【選択図】図２

Description

本開示は、電源遮断保護回路に関する。

電子部品には、安定した電源電圧の供給が欠かせない。ソリッドステートドライブやハードディスクなどの記憶装置は、電源電圧が瞬断されると、記憶中のデータの破壊、消失のおそれがある。入力電圧が遮断された後も、負荷がデータ待避などの必要な保護処理を実行する期間、電源電圧を維持することが求められる。このような機能は、電源遮断保護、ＰＬＰ（Power Loss Protection）、ＰＬＩ（Power Loss Imminent）、ＰＦＰ（Power Failure Protection）などと称される。

図１は、ＰＬＰ機能を備えるシステムのブロック図である。システム２は、主電源１０、負荷２０および電源遮断保護回路３０を備える。主電源１０は、１２Ｖ程度の入力電圧Ｖ_ＩＮを生成する。負荷２０は、ＰＭＩＣ（電源管理回路）２２および複数の電子部品２４＿１～２４＿ｎを含む。ＰＭＩＣ２２は、１２Ｖの電源電圧Ｖ_ＤＤを受け、それを昇圧あるいは降圧し、電子部品２４＿１～２４＿ｎに供給する。

電源遮断保護回路３０は、主電源１０と負荷２０の間に設けられる。電源遮断保護回路３０は、スイッチ３２、バックアップキャパシタ３４、昇圧／降圧双方向ＤＣ／ＤＣコンバータ３６を備える。

スイッチ３２は、電子ヒューズとも称され、主電源１０と負荷２０を結ぶ電源ライン３８上に設けられる。有効な入力電圧Ｖ_ＩＮが供給される間、スイッチ３２はオンとなり、入力電圧Ｖ_ＩＮが電源電圧Ｖ_ＤＤとして負荷２０に供給される。ＤＣ／ＤＣコンバータ３６の入力端子ＩＮは、電源ライン３８と接続され、出力端子ＯＵＴは、バックアップキャパシタ３４と接続される。ＤＣ／ＤＣコンバータ３６は、入力電圧Ｖ_ＩＮが供給されている間、入力電圧Ｖ_ＩＮを昇圧し、バックアップキャパシタ３４を充電する。バックアップキャパシタ３４の容量をＣ、バックアップキャパシタ３４に発生する電圧をＶ_ＳＴＲとすると、バックアップキャパシタ３４に蓄えられる電荷ＱおよびエネルギーＥは、以下の式で表される。
Ｑ＝Ｃ・Ｖ_ＳＴＲ
Ｅは、Ｅ＝Ｃ・Ｖ_ＳＴＲ ^２／２

電源遮断保護回路３０は、入力電圧Ｖ_ＩＮの遮断（喪失）を検出すると、スイッチ３２をオフする。そしてＤＣ／ＤＣコンバータ３６は、ＯＵＴ側を入力、ＩＮ側を出力とする降圧コンバータとして逆方向に動作し、バックアップキャパシタ３４のキャパシタ電圧Ｖ_ＳＴＲを、電源電圧Ｖ_ＤＤの電圧レベルに降圧し、負荷２０に供給する。

特開２０２１－５９２４号公報

負荷２０に対する電源喪失の要因としては、入力電圧Ｖ_ＩＮの喪失／低下、入力端子の地絡、入力電圧の上昇の他に、負荷２０の電流の増加がある。つまり、負荷電流が過電流となり、主電源１０からの電力が不足すると、電源電圧Ｖ_ＤＤが低下する。

本開示は係る課題に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、過電流に対してもロバストな電源遮断保護回路の提供にある。

本開示のある態様の電源遮断保護回路は、入力電圧を受けるべき入力ラインと、負荷と接続されるべき出力ラインと、バックアップキャパシタと、昇圧モードと降圧モードが切りかえ可能であり、出力ラインおよびバックアップキャパシタと接続され、昇圧モードにおいて、出力ラインのバス電圧を昇圧してバックアップキャパシタを充電するとともに、降圧モードにおいて、バックアップキャパシタの電圧を降圧し、出力ラインに供給するスイッチング電源と、入力ラインと出力ラインの間に設けられ、オン状態とオフ状態が電気的に切りかえ可能であるとともに、オン状態において電流クランプ機能を有する電子ヒューズ回路と、出力ラインのバス電圧がしきい値を下回ると、低電圧ロックアウト信号をアサートする低電圧ロックアウト回路と、低電圧ロックアウト信号がアサートされると、電子ヒューズ回路をオフ状態とし、スイッチング電源を降圧モードに切りかえるコントロールロジックと、を備える。

本開示の別の態様は、電源遮断保護コントローラである。この電源遮断保護コントローラは、入力電圧を受けるべき入力ピンと、負荷と接続されるべき出力ピンと、バックアップキャパシタが接続されるべきキャパシタ接続ピンと、外付けのインダクタを介して出力ピンと接続されるべき少なくともひとつのスイッチングピンと、昇圧モードと降圧モードが切りかえ可能であり、少なくともひとつのスイッチングピン、出力ピンおよびキャパシタ接続ピンと接続され、昇圧モードにおいて、バックアップキャパシタの電圧を第１目標レベルに安定化し、降圧モードにおいて、出力ピンの電圧を第２目標レベルに安定化するコンバータブロックと、入力ピンと出力ピンを結ぶ電源ライン上に設けられ、オン状態とオフ状態が電気的に切りかえ可能であるとともに、オン状態において電流クランプ機能を有する電子ヒューズ回路と、出力ピンの電圧がしきい値を下回ると、低電圧ロックアウト信号をアサートする低電圧ロックアウト回路と、低電圧ロックアウト信号がアサートされると、電子ヒューズ回路をオフ状態とし、コンバータブロックを降圧モードに切りかえるコントロールロジックと、を備える。

なお、以上の構成要素を任意に組み合わせたもの、構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明あるいは本開示の態様として有効である。さらに、この項目（課題を解決するための手段）の記載は、本発明の欠くべからざるすべての特徴を説明するものではなく、したがって、記載されるこれらの特徴のサブコンビネーションも、本発明たり得る。

本開示のある態様によれば、過電流に対してもロバストな電源遮断保護機能を提供できる。

図１は、ＰＬＰ機能を備えるシステムのブロック図である。 図２は、実施形態１に係る電源遮断保護回路を備えるシステムのブロック図である。 図３は、図２の電源遮断保護回路の動作波形図である。 図４は、比較技術の動作波形図である。 図５は、電子ヒューズおよび過電流検出回路の構成例の回路図である。 図６は、実施形態２に係る電源遮断保護回路を備えるシステムのブロック図である。 図７は、図６の電源遮断保護回路の動作波形図である。 図８は、実施形態３に係る電源遮断保護回路を備えるシステムの回路図である。 図９は、実施形態４に係る電源遮断保護回路を備えるシステムの回路図である。 図１０は、ＰＬＰ機能付きのデータ記憶装置のブロック図である。

（実施形態の概要）
本開示のいくつかの例示的な実施形態の概要を説明する。この概要は、後述する詳細な説明の前置きとして、実施形態の基本的な理解を目的として、１つまたは複数の実施形態のいくつかの概念を簡略化して説明するものであり、発明あるいは開示の広さを限定するものではない。この概要は、考えられるすべての実施形態の包括的な概要ではなく、すべての実施形態の重要な要素を特定することも、一部またはすべての態様の範囲を線引きすることも意図していない。便宜上、「一実施形態」は、本明細書に開示するひとつの実施形態（実施例や変形例）または複数の実施形態（実施例や変形例）を指すものとして用いる場合がある。

一実施形態に係る電源遮断保護回路は、入力電圧を受けるべき入力ラインと、負荷と接続されるべき出力ラインと、バックアップキャパシタと、昇圧モードと降圧モードが切りかえ可能であり、出力ラインおよびバックアップキャパシタと接続され、昇圧モードにおいて、出力ラインのバス電圧を昇圧してバックアップキャパシタを充電するとともに、降圧モードにおいて、バックアップキャパシタの電圧を降圧し、出力ラインに供給するスイッチング電源と、入力ラインと出力ラインとの間に設けられ、オン状態とオフ状態が電気的に切りかえ可能であるとともに、オン状態において電流クランプ機能を有する電子ヒューズ回路と、出力ラインのバス電圧がしきい値を下回ると、低電圧ロックアウト信号をアサートする低電圧ロックアウト回路と、低電圧ロックアウト信号がアサートされると、電子ヒューズ回路をオフ状態とし、スイッチング電源を降圧モードに切りかえるコントロールロジックと、を備える。

通常の動作モード（正常状態）では、スイッチング電源は、昇圧モードで動作し、バックアップキャパシタに電力が蓄えられる。通常の動作モードにおいて、負荷電流が増加すると、電子ヒューズ回路の電流クランプ回路が有効になり、電子ヒューズ回路に流れる電流がクランプされる。その結果、出力ラインのバス電圧が低下する。バス電圧の低下が、低電圧ロックアウト回路により検出されると、電子ヒューズ回路がオフ状態となり、スイッチング電源が降圧モードに切り替わることで、バックアップキャパシタに蓄えられた電力が負荷に供給される。この構成によれば、過電流に対してもロバストな電源遮断保護機能を提供できる。

一実施形態において、電源遮断保護回路は、電子ヒューズ回路のリミット電流より低いしきい値を有し、入力ラインの電流がしきい値を越えると過電流検出信号をアサートする過電流検出回路をさらに備えてもよい。過電流検出信号のアサートを、負荷に伝送してもよい。

一実施形態において、スイッチング電源は、昇圧モードと降圧モードとで、電力伝送の方向が反転可能な昇圧／降圧双方向ＤＣ／ＤＣコンバータを含んでもよい。

一実施形態において、電源遮断保護回路は、昇圧／降圧双方向ＤＣ／ＤＣコンバータのインダクタと出力ラインとの間に接続される保護スイッチをさらに備えてもよい。バックアップキャパシタがショートモードで故障した場合に、保護スイッチをオフすることで、負荷への給電を継続することができる。

一実施形態において、スイッチング電源は、昇圧モードにおいてアクティブとなり、出力ラインと接続される入力ノードと、バックアップキャパシタと接続される出力ノードを有する昇圧コンバータと、降圧モードおよび昇圧モードにおいてアクティブであり、出力ラインと接続される入力ノードと、バックアップキャパシタと接続される出力ノードを有する降圧コンバータと、を含んでもよい。双方向ＤＣ／ＤＣコンバータを用いる構成では、双方向ＤＣ／ＤＣコンバータの動作モードの切りかえにともなう制御遅延が生じるため、電源電圧が低下する場合がある。これに対して、スイッチング電源が昇圧コンバータと降圧コンバータを含む構成では、降圧コンバータを常時動作させておくことにより、電源喪失が発生したときに、降圧コンバータの起動を待つ必要がないため、バックアップキャパシタに蓄えておいた電力を、速やかに負荷に供給することができる。

一実施形態において、電源遮断保護回路は、昇圧コンバータおよび降圧コンバータそれぞれのインダクタと出力ラインとの間に接続される保護スイッチをさらに備えてもよい。バックアップキャパシタがショートモードで故障した場合に、保護スイッチをオフすることで、負荷への給電を継続することができる。

一実施形態において、負荷は、ＳＳＤ（Solid State Drive）であってもよい。

一実施形態に係るデータ記憶装置は、上述のいずれかの電源遮断保護回路を備えてもよい。

一実施形態に係る電源遮断保護コントローラは、入力電圧を受けるべき入力ピンと、負荷と接続されるべき出力ピンと、バックアップキャパシタが接続されるべきキャパシタ接続ピンと、外付けのインダクタを介して出力ピンと接続されるべき少なくともひとつのスイッチングピンと、昇圧モードと降圧モードが切りかえ可能であり、少なくともひとつのスイッチングピン、出力ピンおよびキャパシタ接続ピンと接続され、昇圧モードにおいて、バックアップキャパシタの電圧を第１目標レベルに安定化し、降圧モードにおいて、出力ピンの電圧を第２目標レベルに安定化するコンバータブロックと、入力ピンと出力ピンを結ぶ電源ライン上に設けられ、オン状態とオフ状態が電気的に切りかえ可能であるとともに、オン状態において電流クランプ機能を有する電子ヒューズ回路と、出力ピンの電圧がしきい値を下回ると、低電圧ロックアウト信号をアサートする低電圧ロックアウト回路と、低電圧ロックアウト信号がアサートされると、電子ヒューズ回路をオフ状態とし、コンバータブロックを降圧モードに切りかえるコントロールロジックと、を備える。

一実施形態において、電源遮断保護コントローラは、電子ヒューズ回路のリミット電流より低いしきい値を有し、電源ラインの電流がしきい値を越えると過電流検出信号をアサートする過電流検出回路をさらに備えてもよい。過電流検出信号のアサートを、負荷に伝送してもよい。

一実施形態において、コンバータブロックは、昇圧モードと降圧モードとで、電力伝送の方向が反転可能な昇圧／降圧双方向ＤＣ／ＤＣコンバータを含んでもよい。

一実施形態において、コンバータブロックは、昇圧モードにおいてアクティブとなり、キャパシタ接続ピンを出力とする昇圧コンバータと、昇圧モードおよび降圧モードにおいてアクティブとなり、キャパシタ接続ピンを入力とする降圧コンバータと、を含んでもよい。

一実施形態において、電源遮断保護コントローラひとつの半導体基板に一体集積化されてもよい。「一体集積化」とは、回路の構成要素のすべてが半導体基板上に形成される場合や、回路の主要構成要素が一体集積化される場合が含まれ、回路定数の調節用に一部の抵抗やキャパシタなどが半導体基板の外部に設けられていてもよい。回路を１つのチップ上に集積化することにより、回路面積を削減することができるとともに、回路素子の特性を均一に保つことができる。

一実施形態において、負荷は、ＳＳＤ（Solid State Drive）であってもよい。

（実施形態）
以下、好適な実施の形態について図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。

本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合のほか、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさず、あるいは機能を阻害しない他の部材を介して間接的に接続される場合も含む。また、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさず、あるいは機能を阻害しない他の部材を介して間接的に接続される場合も含む。

（実施形態１）
図２は、実施形態１に係る電源遮断保護回路１００Ａを備えるシステム２Ａのブロック図である。システム２Ａは、主電源１０、負荷２０および電源遮断保護回路１００Ａを備える。主電源１０は、たとえばＡＣ／ＤＣコンバータやＵＳＢ（Universal Serial Bus）バスであり、所定の第１電圧レベル（以下、１２Ｖとする）の直流の入力電圧Ｖ_ＩＮを電源遮断保護回路１００Ａに供給する。

電源遮断保護回路１００Ａは、入力電圧Ｖ_ＩＮを受け、負荷２０に対してバス電圧Ｖ_ＢＵＳを供給する。

電源遮断保護回路１００Ａは、入力ライン１０４、出力ライン１０８、電子ヒューズ回路２２０、バックアップキャパシタ１０２、スイッチング電源１１０Ａ、ＵＶＬＯ（低電圧ロックアウト）回路２３０、コントロールロジック２４０Ａ、過電流検出回路２５０を備える。

主電源１０と負荷２０の間は、バスラインで接続される。バスライン上には、電子ヒューズ回路２２０が設けられる。バスラインのうち、電子ヒューズ回路２２０より主電源１０側を入力ライン１０４と称し、電子ヒューズ回路２２０より負荷２０側を出力ライン１０８と称する。入力ライン１０４には、入力電圧Ｖ_ＩＮが供給される。出力ライン１０８には、負荷２０が接続される。

電子ヒューズ回路２２０は、入力ライン１０４と出力ライン１０８との間に設けられ、オン状態とオフ状態が電気的に切りかえ可能である。電子ヒューズ回路２２０は、電流クランプ機能（電流リミット機能）を有し、オン状態において、電子ヒューズ回路２２０に流れる電流Ｉ_ＩＮが、所定のリミット電流Ｉ_ＬＩＭを超えないように制限する（Ｉ_ＩＮ＜Ｉ_ＬＩＭ）。

バックアップキャパシタ１０２は、バックラップライン１０６と接続されている。

スイッチング電源１１０Ａは、出力ライン１０８およびバックアップキャパシタ１０２と接続されている。スイッチング電源１１０Ａは、昇圧モードと降圧モードが切りかえ可能であり、昇圧モードにおいて、出力ライン１０８のバス電圧Ｖ_ＢＵＳを昇圧してバックアップキャパシタ１０２に充電する。この充電によって、バックアップキャパシタ１０２の電圧Ｖ_ＳＴＲは、所定の電圧レベルに安定化される。

スイッチング電源１１０Ａは、降圧モードにおいて、バックアップキャパシタ１０２の電圧Ｖ_ＳＴＲを降圧し、出力ライン１０８に供給する。本実施形態においてスイッチング電源１１０Ａは、昇圧／降圧双方向ＤＣ／ＤＣコンバータであり、昇圧モードと降圧モードとで、電力伝送の方向が反転可能となっている。

ＵＶＬＯ回路２３０は、出力ライン１０８のバス電圧Ｖ_ＢＵＳが所定のしきい値Ｖ_ＵＶＬＯを下回ると、低電圧ロックアウト信号ＵＶＬＯをアサートする。

コントロールロジック２４０Ａは、ＰＬＰコントローラ２００Ａを統合的に制御する。具体的にはコントロールロジック２４０Ａは、電子ヒューズ回路２２０のオン、オフを制御するとともに、コンバータブロック２１０Ａの動作モードを制御する。

コントロールロジック２４０Ａは、ＵＶＬＯ信号がアサートされると、電子ヒューズ回路２２０回路をオフ状態とし、スイッチング電源１１０Ａを降圧モードに切りかえる。

過電流検出回路２５０は、電子ヒューズ回路２２０回路のリミット電流Ｉ_ＬＩＭより低いしきい値Ｉ_ＯＣＰを有し、バスラインに流れるバス電流Ｉ_ＢＵＳがしきい値Ｉ_ＯＣＰを超えると、過電流検出信号ＯＣＤをアサートする。コントロールロジック２４０Ａは、ＯＣＤ信号がアサートされると、負荷２０に通知する。本実施形態において、過電流検出信号ＯＣＤは電子ヒューズ回路２２０やスイッチング電源１１０Ａの制御には影響を与えない。

電源遮断保護回路１００Ａの構成要素の一部は、電源遮断保護コントローラ（以下、ＰＬＰコントローラと称する）２００Ａに集積化される。具体的にはＰＬＰコントローラ２００Ａは、コンバータブロック２１０Ａ、電子ヒューズ回路２２０、ＵＶＬＯ回路２３０、コントロールロジック２４０Ａ、過電流検出回路２５０を備え、ひとつの半導体基板に集積化された機能ＩＣ（Integrated Circuit）である。

ＰＬＰコントローラ２００Ａは、入力ピンＶＩＮ、出力ピンＶＢＵＳ、スイッチングピンＬＸ、キャパシタ接続ピンＳＴＲ、フィードバックピンＦＢ１，ＦＢ２を備える。入力ピンＶＩＮには、主電源１０が接続され、入力電圧Ｖ_ＩＮを受ける。出力ピンＶＢＵＳには負荷２０が接続される。電子ヒューズ回路２２０は、入力ピンＶＩＮと出力ピンＶＢＵＳとの間に接続される。

スイッチング電源１１０Ａは、コンバータブロック２１０ＡおよびインダクタＬ１，キャパシタＣ１を含む。キャパシタＣ１は出力ライン１０８と接続される。スイッチングピンＬＸは、外付けのインダクタＬ１を介して、出力ライン１０８と接続される。

コンバータブロック２１０Ａは、ハイサイドトランジスタＭ１、ローサイドトランジスタＭ２、フィードバックコントローラ２１２を含む。フィードバックコントローラ２１２は、フィードバックピンＦＢ１を介して、バックアップキャパシタ１０２の電圧Ｖ_ＳＴＲに応じたフィードバック電圧Ｖ_ＦＢ１を受ける。フィードバック電圧Ｖ_ＦＢ１は、電圧Ｖ_ＳＴＲを分圧した電圧であってもよい。

フィードバックコントローラ２１２は、昇圧モードにおいて、フィードバック電圧Ｖ_ＦＢ１がその目標レベルに近づくように、ハイサイドトランジスタＭ１およびローサイドトランジスタＭ２を駆動する。

フィードバックコントローラ２１２は、フィードバックピンＦＢ２を介して、出力ライン１０８のバス電圧Ｖ_ＢＵＳに応じたフィードバック電圧Ｖ_ＦＢ２を受ける。フィードバック電圧Ｖ_ＦＢ２は、バス電圧Ｖ_ＢＵＳを分圧した電圧であってもよい。

フィードバックコントローラ２１２は、降圧モードにおいて、フィードバック電圧Ｖ_ＦＢ２がその目標レベルに近づくように、ハイサイドトランジスタＭ１およびローサイドトランジスタＭ２を駆動する。

以上が電源遮断保護回路１００Ａの構成である。続いてその動作を説明する。

図３は、図２の電源遮断保護回路１００Ａの動作波形図である。時刻ｔ_０より前は、正常動作期間であり、コントロールロジック２４０Ａは、電子ヒューズ回路２２０をオン状態とし、スイッチング電源１１０Ａを昇圧モードに設定する。昇圧モードのスイッチング電源１１０Ａによって、バックアップキャパシタ１０２の電圧Ｖ_ＳＴＲは目標レベルに安定化され、バックアップキャパシタ１０２には、エネルギーＥ＝１／２×Ｃ・Ｖ_ＳＴＲ ^２が蓄えられている。正常動作期間中、負荷電流Ｉ_ＯＵＴと入力電流Ｉ_ＩＮは等しい。

時刻ｔ_０に、負荷２０に流れる負荷電流Ｉ_ＯＵＴが増加する。負荷電流Ｉ_ＯＵＴの増大に追従して、入力電流Ｉ_ＩＮも増大する。時刻ｔ_１に入力電流Ｉ_ＩＮが過電流検出回路２５０のしきい値Ｉ_ＯＣＰを超えると、ＯＣＤ信号がアサートされる。コントロールロジック２４０Ａは、ＯＣＤ信号のアサートは、電子ヒューズ回路２２０やスイッチング電源１１０Ａの制御には利用されない。

電子ヒューズ回路２２０によって、入力電流Ｉ_ＩＮはリミット電流Ｉ_ＬＩＭでクランプされる。そうすると、Ｉ_ＯＵＴ＞_ＩＮとなり、キャパシタＣ１が放電されるため、バス電圧Ｖ_ＢＵＳが時間とともに低下していく。

時刻ｔ_２にバス電圧Ｖ_ＢＵＳが、ＵＶＬＯ回路２３０のしきい値電圧Ｖ_ＵＶＬＯより低くなると、ＵＶＬＯ信号がアサートされる。コントロールロジック２４０Ａは、ＵＶＬＯ信号のアサートに応答して、電子ヒューズ回路２２０をオフする。これにより入力電流Ｉ_ＩＮが遮断される。またコントロールロジック２４０Ａは、ＵＶＬＯ信号のアサートに応答して、スイッチング電源１１０Ａを降圧モードに切りかえる。これにより、スイッチング電源１１０Ａから負荷２０に対して、負荷電流Ｉ_ＯＵＴとしてバックアップ電流Ｉ_ＳＴＲが供給される。バックアップキャパシタ１０２の電圧Ｖ_ＳＴＲは時間とともに低下していく。

以上が電源遮断保護回路１００Ａの動作である。

この電源遮断保護回路１００Ａによれば、過電流に対してもロバストな電源遮断保護機能を提供できる。

電源遮断保護回路１００Ａの利点は、比較技術との対比によって明確となる。図４は、比較技術の動作波形図である。比較技術では、時刻ｔ_１におけるＯＣＤ信号のアサートに応答して、電子ヒューズ回路２２０がオフされ、スイッチング電源１１０Ａが降圧モードに切りかわる。つまり比較技術では、過電流が発生すると、直ちに、主電源１０からの電力供給から、バックアップキャパシタ１０２からの電力供給に切りかえられる。

電源遮断保護回路１００Ａに戻る。電源遮断保護回路１００Ａでは、負荷２０が過電流状態（Ｉ_ＩＮ＞Ｉ_ＯＣＰ）となった場合に、直ちに、電子ヒューズ回路２２０をオフするのではなく、正常動作状態を維持し、リミット電流Ｉ_ＬＩＭに制限された電流Ｉ_ＩＮを主電源１０から負荷２０へと供給する。そして、そして、バス電圧Ｖ_ＢＵＳがしきい値Ｖ_ＵＶＬＯまで低下すると、主電源１０からの電力供給から、バックアップキャパシタ１０２からの電力供給へと切りかえる。つまり、比較技術に比べて、主電源１０を利用できる期間が、図３のｔ_１～ｔ_２の長さだけ増えることとなり、それと引き換えに、バックアップキャパシタ１０２のエネルギーの放出開始を遅らせることができる。これにより、バス電圧Ｖ_ＢＵＳの低下を遅らせることができ、負荷２０が動作できる期間を延ばすことができる。

図５は、電子ヒューズ回路２２０および過電流検出回路２５０の構成例の回路図である。電子ヒューズ回路２２０は、トランジスタＭ１１～Ｍ１５、抵抗Ｒ１１、外付けの抵抗Ｒ１２、オペアンプ２２２、電圧源２２４、オペアンプ２２６、ゲートドライバ２２８を備える。トランジスタＭ１１，Ｍ１２は、入力ピンＶＩＮと出力ピンの間のオン、オフを切りかえるスイッチである。

トランジスタＭ１３，Ｍ１４は、トランジスタＭ１１，Ｍ１２のレプリカであり、バスラインに流れる電流Ｉ_ＩＮを検出するために設けられる。トランジスタＭ１１～Ｍ１４はゲートが共通に接続されている。トランジスタＭ１５は、トランジスタＭ１４と接続される。オペアンプ２２２は、トランジスタＭ１４の一端の電圧と、トランジスタＭ１２の対応する一端（つまり出力ピンＶＢＵＳ）の電圧を受ける。オペアンプ２２２の出力は、トランジスタＭ１５のゲートと接続される。オペアンプ２２２によって、トランジスタＭ１４の一端の電圧が、トランジスタＭ１２の対応する一端の電圧と等しくなるように、つまりトランジスタＭ１１，Ｍ１２の両端間電圧が、トランジスタＭ１３，Ｍ１４の両端間電圧と等しくなるように、帰還がかかる。このとき、トランジスタＭ１３，Ｍ１４には、入力電流Ｉ_ＩＮに比例した検出電流Ｉ_ＣＳが流れる。

トランジスタＭ１５のドレインと接地との間には、抵抗Ｒ１１，Ｒ１２が接続される。たとえばＰＬＰコントローラ２００Ａは、電流センスピンＣＳを備え、抵抗Ｒ１２は電流センスピンＣＳに外付けされてもよい。抵抗Ｒ１２には、検出電流Ｉ_ＣＳに比例した電圧降下Ｖ_ＣＳが発生する。

電圧源２２４は、リミット電流Ｉ_ＬＩＭを規定する基準電圧Ｖ_ＬＩＭを生成する。たとえば電圧源２２４は、リミット電流Ｉ_ＬＩＭのデジタルの設定値を受け、アナログ電圧に変換するＤ／Ａコンバータであってもよい。電圧源２２４は、定電圧源であってもよい。

オペアンプ２２６は、電流検出信号Ｖ_ＣＳと基準電圧Ｖ_ＬＩＭを受け、それらの誤差に応じた電圧Ｖ_ＥＲＲを生成する。ゲートドライバ２２８は、電子ヒューズ回路２２０をオン状態とすべき期間、トランジスタＭ１１，Ｍ１２のゲートにハイのゲート電圧Ｖ_Ｇを印加して、トランジスタＭ１１，Ｍ１２をフルオンする。なお、ゲートドライバ２２８は、突入電流防止のために、ソフトスタート（ＳＳ）機能を有してもよい。ソフトスタート付きのゲートドライバ２２８は、電子ヒューズ回路２２０をターンオンする際に、ゲート電圧Ｖ_Ｇを徐変して、緩やかにオフ状態からオン状態に遷移させる。

ゲートドライバ２２８は、Ｖ_ＣＳ＜Ｖ_ＬＩＭの状態では、誤差電圧Ｖ_ＥＲＲに応じてゲート電圧Ｖ_Ｇを低下させる。これにより、トランジスタＭ１１，Ｍ１２の抵抗が大きくなり、入力電流Ｉ_ＩＮが減少する方向にフィードバックがかかる。このフィードバックによって、入力電流Ｉ_ＩＮが、リミット電流Ｉ_ＬＩＭを超えないようにクランプされる。

過電流検出回路２５０は、電圧源２５２およびコンパレータ２５４を含む。電圧源２５２は、過電流しきい値Ｉ_ＯＣＰを規定するしきい値電圧Ｖ_ＯＣＰを生成する。たとえば電圧源２５２は、過電流のしきい値Ｉ_ＯＣＰを規定するデジタルの設定値を受け、アナログ電圧に変換するＤ／Ａコンバータであってもよい。電圧源２５２は、定電圧源であってもよい。コンパレータ２５４は、電流検出信号Ｖ_ＣＳをしきい値電圧Ｖ_ＯＣＰと比較し、Ｖ_ＣＳ＞Ｖ_ＯＣＰのときに、ハイ（アサート）となるＯＣＤ信号を出力する。

なお、電子ヒューズ回路２２０や過電流検出回路２５０の構成は、図５に示したものに限定されない。たとえば電子ヒューズ回路２２０のトランジスタＭ１１～Ｍ１４は、ＰＭＯＳトランジスタであってもよい。

また電流検出の方法も、レプリカトランジスタと抵抗の組み合わせによるものに限定されない。たとえばスイッチを構成するトランジスタＭ１１，Ｍ１２と直列にセンス抵抗を挿入し、センス抵抗の電圧降下にもとづいて、電流クランプや過電流検出を行ってもよい。

あるいは、ＶＩＮ端子とＶＢＵＳ端子の電位差、すなわちトランジスタＭ１１，Ｍ１２の両端間電圧にもとづいて、電流を検出し、検出した電流にもとづいて電流クランプや過電流制御を行ってもよい。

（実施形態２）
図６は、実施形態２に係る電源遮断保護回路１００Ｂを備えるシステム２Ｂのブロック図である。図６の電源遮断保護回路１００Ｂにおいて、スイッチング電源１１０Ｂの構成が図２のスイッチング電源１１０Ａと異なっている。

スイッチング電源１１０Ｂは、降圧コンバータ１１２と昇圧コンバータ１１４を含む。ＰＬＰコントローラ２００Ｂは、２個のスイッチングピンＬＸ１，ＬＸ２、２個のフィードバックピンＦＢ１，ＦＢ２を有する。スイッチングピンＬＸ１には、インダクタＬ１が接続され、スイッチングピンＬＸ２には、インダクタＬ２が接続される。フィードバックピンＦＢ１には、負荷２０に供給される出力電圧Ｖ_ＢＵＳに応じたフィードバック電圧Ｖ_ＦＢ１がフィードバックされる。フィードバックピンＦＢ２には、バックアップキャパシタ１０２に生ずる電圧Ｖ_ＳＴＲに応じたフィードバック電圧Ｖ_ＦＢ２がフィードバックされる。

降圧コンバータ１１２は、昇圧モード、降圧モードの両方においてアクティブであり、その入力ノードはバックアップキャパシタ１０２と接続され、その出力ノードは出力ライン１０８と接続される。降圧コンバータ１１２は、ハイサイドトランジスタＭ１、ローサイドトランジスタＭ２、フィードバックコントローラ２１４を含む。フィードバックコントローラ２１４は、負荷２０に供給されるバス電圧Ｖ_ＢＵＳに応じたフィードバック電圧Ｖ_ＦＢ２を受け、バス電圧Ｖ_ＢＵＳがその目標レベルＶ_{ＲＥＦ（ＢＵＣＫ）}に近づくように、ハイサイドトランジスタＭ１およびローサイドトランジスタＭ２を駆動する。

好ましくは、降圧コンバータ１１２の出力電圧の目標電圧Ｖ_{ＲＥＦ（ＢＵＣＫ）}は、入力電圧Ｖ_ＩＮの正常レベル（たとえば１２Ｖ）より低く定めるとよい。より好ましくは、負荷２０の正常電圧範囲の下限Ｖ_ＭＩＮよりも低く定めるとよい。
Ｖ_{ＲＥＦ（ＢＵＣＫ）}＜Ｖ_ＭＩＮ

たとえば降圧コンバータ１１２の目標電圧Ｖ_{ＲＥＦ（ＢＵＣＫ）}は、８Ｖに設定される。本実施形態において、降圧コンバータ１１２は、電流ソース能力のみを有し、電流シンク能力を有しない。したがって、バス電圧Ｖ_ＢＵＳが目標電圧Ｖ_{ＲＥＦ（ＢＵＣＫ）}より高い状態では、降圧コンバータ１１２は、動作はしているが、バス電圧Ｖ_ＢＵＳに影響を与えることはない。

昇圧コンバータ１１４は、降圧モードにおいて停止状態（ディセーブル）である。昇圧コンバータ１１４は、昇圧モードにおいてアクティブ（イネーブル）となり、その入力ノードは出力ライン１０８と接続され、その出力ノードはバックラップライン１０６と接続される。昇圧コンバータ１１４は、ハイサイドトランジスタＭ３、ローサイドトランジスタＭ４、フィードバックコントローラ２１６を含む。フィードバックコントローラ２１６は、フィードバック電圧Ｖ_ＦＢ２を受け、バックアップキャパシタ１０２に生ずる電圧Ｖ_ＳＴＲがその目標レベルＶ_{ＲＥＦ（ＢＯＯＳＴ）}に近づくように、ハイサイドトランジスタＭ３およびローサイドトランジスタＭ４を駆動する。昇圧コンバータ１１４は、ハイサイドトランジスタＭ３がダイオードに置換されたダイオード整流型であってもよい。

コントロールロジック２４０Ｂは、ＵＶＬＯ回路２３０が生成するＵＶＬＯ信号にもとづいて、コンバータブロック２１０Ｂの動作モードを制御する。具体的にはコントロールロジック２４０Ｂは、通常状態において、フィードバックコントローラ２１６に、ハイのイネーブル信号ＥＮ＿ＢＯＯＳＴを供給し、昇圧コンバータ１１４をイネーブル状態とする。コントロールロジック２４０Ｂは、ＵＶＬＯ信号がアサートされると、イネーブル信号ＥＮ＿ＢＯＯＳＴをローに変化させる。これにより昇圧コンバータ１１４がディセーブルとなる。

以上がＰＬＰコントローラ２００Ｂの構成である。続いてその動作を説明する。

図７は、図６の電源遮断保護回路１００Ｂの動作波形図である。時刻ｔ_０より前は、正常動作期間であり、コントロールロジック２４０Ｂは、電子ヒューズ回路２２０をオン状態とする。またコントロールロジック２４０Ｂは、昇圧コンバータ１１４に対するイネーブル信号ＥＮ＿ＢＯＯＳＴをハイとし、スイッチング電源１１０Ｂを昇圧モードに設定する。

昇圧モードのスイッチング電源１１０Ｂによって、バックアップキャパシタ１０２の電圧Ｖ_ＳＴＲは目標レベルＶ_{ＲＥＦ（ＢＯＯＳＴ）}に安定化され、バックアップキャパシタ１０２には、エネルギーＥ＝１／２×Ｃ・Ｖ_ＳＴＲ ^２が蓄えられている。正常動作期間中、負荷電流Ｉ_ＯＵＴと入力電流Ｉ_ＩＮは等しい。また上述のように、降圧コンバータ１１２は動作しているが、バス電圧Ｖ_ＢＵＳには影響を与えず、Ｖ_ＢＵＳ≒Ｖ_ＩＮとなる。

時刻ｔ_０に、負荷２０に流れる負荷電流Ｉ_ＯＵＴが増加する。負荷電流Ｉ_ＯＵＴの増大に追従して、入力電流Ｉ_ＩＮも増大する。時刻ｔ_１に入力電流Ｉ_ＩＮが過電流検出回路２５０のしきい値Ｉ_ＯＣＰを超えると、ＯＣＤ信号がアサートされる。コントロールロジック２４０Ｂは、ＯＣＤ信号のアサートは、電子ヒューズ回路２２０やスイッチング電源１１０Ｂの制御には利用されない。

電子ヒューズ回路２２０によって、入力電流Ｉ_ＩＮはリミット電流Ｉ_ＬＩＭでクランプされる。そうすると、Ｉ_ＯＵＴ＞_ＩＮとなり、キャパシタＣ１が放電されるため、バス電圧Ｖ_ＢＵＳが時間とともに低下していく。

時刻ｔ_２にバス電圧Ｖ_ＢＵＳが、ＵＶＬＯ回路２３０のしきい値電圧Ｖ_ＵＶＬＯより低くなると、ＵＶＬＯ信号がアサートされる。コントロールロジック２４０Ｂは、ＵＶＬＯ信号のアサートに応答して、電子ヒューズ回路２２０をオフする。これにより入力電流Ｉ_ＩＮが遮断される。またコントロールロジック２４０Ｂは、ＵＶＬＯ信号のアサートに応答して、昇圧コンバータ１１４に対するイネーブル信号ＥＮ＿ＢＯＯＳＴをローに切りかえ、スイッチング電源１１０Ｂを降圧モードに切りかえる。これにより、スイッチング電源１１０Ｂから負荷２０に対して、負荷電流Ｉ_ＯＵＴとしてバックアップ電流Ｉ_ＳＴＲが供給される。バックアップキャパシタ１０２の電圧Ｖ_ＳＴＲは時間とともに低下していく。

以上が電源遮断保護回路１００Ｂの動作である。

図２の電源遮断保護回路１００Ａでは、スイッチング電源１１０Ａが、ひとつの双方向ＤＣ／ＤＣコンバータで構成されており、昇圧モードと降圧モードを切りかえ可能な構成とした。この場合、昇圧モードから降圧モードへの切りかえの遅延が大きいと、この遅延の間に、バス電圧Ｖ_ＢＵＳが低下する可能性がある。これに対して、図６の電源遮断保護回路１００Ｂでは、コンバータの昇圧動作から降圧動作への切りかえが不要となるため、切りかえに伴う遅延が存在しない。したがって、バス電圧Ｖ_ＢＵＳが低下するのを防止できる。

具体的には降圧コンバータ１１２は、入力電圧Ｖ_ＩＮが正常である状況においても、バス電圧Ｖ_ＢＵＳには影響を与えないが、動作し続けている。したがって時刻ｔ_２に電子ヒューズ回路２２０がオフした直後に、直ちにバス電圧Ｖ_ＢＵＳを目標電圧Ｖ_{ＲＥＦ（ＢＵＣＫ）}に安定化することができる。

なお、昇圧コンバータ１１４は、ダイオード整流型であってもよく、その場合、ハイサイドトランジスタＭ１をダイオードで構成してもよい。

（実施形態３）
図８は、実施形態３に係る電源遮断保護回路１００Ｃを備えるシステム２Ｃの回路図である。電源遮断保護回路１００Ｃは、図２の電源遮断保護回路１００Ａに加えて、保護スイッチ２６０を備える。インダクタＬ１は、保護スイッチ２６０を介して、ＶＢＵＳピンと接続される。つまり、インダクタＬ１とＶＢＵＳピンが電気的に分離可能となっている。

保護スイッチ２６０は、ＰＬＰコントローラ２００Ｃに集積化してもよい。ＰＬＰコントローラ２００Ｃは、インダクタ接続ピンＶＢをさらに備える。インダクタＬ１は、ＶＢピンとＬＸピンの間に外付けされる。保護スイッチ２６０は、ＶＢＵＳピンとＶＢピンの間に接続される。

コントロールロジック２４０Ｃは、保護スイッチ２６０を制御する。コントロールロジック２４０Ｃは、昇圧モードおよび降圧モードにおいて、保護スイッチ２６０をオン状態とする。たとえばコントロールロジック２４０Ｃは、バックアップキャパシタ１０２のショートモードの故障（ＳＴＲピンの地絡）を検出すると、保護スイッチ２６０をオフする。さらにコントロールロジック２４０Ｃは、ＬＸピンの地絡を検出すると、保護スイッチ２６０をオフしてもよい。

コンバータブロック２１０Ｃの構成は、図２のコンバータブロック２１０Ａと同様である。

実施形態３によれば、バックアップキャパシタ１０２がショートモードで故障した状況において、ＶＢＵＳピンを故障点と切り離すことができ、主電源１０から負荷２０への給電を継続できる。

（実施形態４）
図９は、実施形態４に係る電源遮断保護回路１００Ｄを備えるシステム２Ｄの回路図である。電源遮断保護回路１００Ｄは、図６の電源遮断保護回路１００Ｂに加えて、保護スイッチ２６０を備える。インダクタＬ１およびＬ２は、保護スイッチ２６０を介して、ＶＢＵＳピンと接続される。つまり、インダクタＬ１およびＬ２と、ＶＢＵＳピンが電気的に分離可能となっている。

保護スイッチ２６０は、ＰＬＰコントローラ２００Ｄに集積化してもよい。ＰＬＰコントローラ２００Ｄは、ＶＢピンをさらに備える。インダクタＬ１は、ＶＢピンとＬＸ１ピンの間に外付けされ、インダクタＬ２は、ＶＢピンとＬＸ２ピンの間に外付けされる。保護スイッチ２６０は、ＶＢＵＳピンとＶＢピンの間に接続される。

コントロールロジック２４０Ｄは、保護スイッチ２６０を制御する。コントロールロジック２４０Ｄは、昇圧モードおよび降圧モードにおいて、保護スイッチ２６０をオン状態とする。たとえばコントロールロジック２４０Ｄは、バックアップキャパシタ１０２のショートモードの故障（ＳＴＲピンの地絡）を検出すると、保護スイッチ２６０をオフする。さらにコントロールロジック２４０Ｄは、ＬＸピンの地絡を検出すると、保護スイッチ２６０をオフしてもよい。

コンバータブロック２１０Ｄの構成は、図６のコンバータブロック２１０Ｂと同様である。

実施形態４によれば、バックアップキャパシタ１０２がショートモードで故障した状況において、ＶＢＵＳピンを故障点と切り離すことができ、主電源１０から負荷２０への給電を継続できる。

（用途）
実施の形態に係る電源遮断保護回路１００Ａ～１００Ｄ（以下、符号１００を付して総称する）は、データ記憶装置３００に用いることができる。図１０は、ＰＬＰ機能付きのデータ記憶装置３００のブロック図である。データ記憶装置３００はたとえばＳＳＤ（Solid State Drive）であり、電源遮断保護回路１００、ＰＭＩＣ３０２、コントローラ３０４やＮＡＮＤメモリ３０６、キャッシュメモリ３０８、インタフェース３１０を備える。

データ記憶装置３００は、サーバー用であってもよいし、コンピュータに内蔵されてもよいし、ポータブルのＳＳＤであってもよい。

電源遮断保護回路１００は、ＡＣ／ＤＣコンバータやＵＳＢバス（上述の主電源１０、図１０に不図示）から直流の入力電圧Ｖ_ＤＣを受け、ＰＭＩＣ３０２に所定の電圧レベルの電源電圧Ｖ_ＤＤを供給する。ＰＭＩＣ３０２は、コントローラ３０４やＮＡＮＤメモリ３０６、キャッシュメモリ３０８、インタフェース３１０に、電源電圧を供給する。

なお電源遮断保護回路１００の用途はデータ記憶装置３００に限定されず、電源遮断後にも、ある時間、電源電圧を維持すべき用途に利用できる。

実施形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにさまざまな変形例が存在すること、またそうした変形例も本開示または本発明の範囲に含まれることは当業者に理解されるところである。

２ システム
１０ 主電源
２０ 負荷
２２ ＰＭＩＣ
２４ 電子部品
１００ 電源遮断保護回路
１０２ バックアップキャパシタ
１０４ 入力ライン
１０６ バックラップライン
１０８ 出力ライン
１１０ スイッチング電源
１１２ 降圧コンバータ
１１４ 昇圧コンバータ
２００ ＰＬＰコントローラ
２１０ コンバータブロック
２１２ フィードバックコントローラ
２２０ 電子ヒューズ回路
２３０ ＵＶＬＯ回路
２４０ コントロールロジック
２５０ 過電流検出回路
２６０ 保護スイッチ
ＬＸ スイッチングピン
ＦＢ フィードバックピン
ＶＩＮ 入力ピン
ＶＢＵＳ 出力ピン
ＶＢ インダクタ接続ピン
３００ データ記憶装置
３０２ ＰＭＩＣ
３０４ コントローラ
３０６ ＮＡＮＤメモリ
３０８ キャッシュメモリ
３１０ インタフェース

Claims (17)

1. 入力電圧を受けるべき入力ラインと、
   負荷と接続されるべき出力ラインと、
   バックアップキャパシタと、
   昇圧モードと降圧モードが切りかえ可能であり、前記出力ラインおよび前記バックアップキャパシタと接続され、前記昇圧モードにおいて、前記出力ラインのバス電圧を昇圧して前記バックアップキャパシタを充電するとともに、前記降圧モードにおいて、前記バックアップキャパシタの電圧を降圧し、前記出力ラインに供給するスイッチング電源と、
   前記入力ラインと前記出力ラインの間に設けられ、オン状態とオフ状態が電気的に切りかえ可能であるとともに、前記オン状態において電流クランプ機能を有する電子ヒューズ回路と、
   前記出力ラインのバス電圧がしきい値を下回ると、低電圧ロックアウト信号をアサートする低電圧ロックアウト回路と、
   前記低電圧ロックアウト信号がアサートされると、前記電子ヒューズ回路をオフ状態とし、前記スイッチング電源を前記降圧モードに切りかえるコントロールロジックと、
   を備える、電源遮断保護回路。
2. 前記電子ヒューズ回路のリミット電流より低いしきい値を有し、前記入力ラインの電流が前記しきい値を越えると過電流検出信号をアサートする過電流検出回路をさらに備え、
   前記過電流検出信号のアサートを、前記負荷に伝送する、請求項１に記載の電源遮断保護回路。
3. 前記スイッチング電源は、前記昇圧モードと前記降圧モードとで、電力伝送の方向が反転可能な昇圧／降圧双方向ＤＣ／ＤＣコンバータを含む、請求項１または２に記載の電源遮断保護回路。
4. 昇圧／降圧双方向ＤＣ／ＤＣコンバータのインダクタと前記出力ラインとの間に接続される保護スイッチをさらに備える、請求項３に記載の電源遮断保護回路。
5. 前記スイッチング電源は、
   前記昇圧モードにおいてアクティブとなり、前記出力ラインと接続される入力ノードと、前記バックアップキャパシタと接続される出力ノードを有する昇圧コンバータと、
   前記昇圧モードおよび前記降圧モードにおいてアクティブとなり、前記出力ラインと接続される入力ノードと、前記バックアップキャパシタと接続される出力ノードを有する降圧コンバータと、
   を含む、請求項１または２に記載の電源遮断保護回路。
6. 前記昇圧コンバータおよび前記降圧コンバータそれぞれのインダクタと前記出力ラインとの間に接続される保護スイッチをさらに備える、請求項５に記載の電源遮断保護回路。
7. 前記負荷は、ＳＳＤ（Solid State Drive）である、請求項１から６のいずれかに記載の電源遮断保護回路。
8. 請求項１から７のいずれかに記載の電源遮断保護回路を備える、データ記憶装置。
9. 入力電圧を受けるべき入力ピンと、
   負荷と接続されるべき出力ピンと、
   バックアップキャパシタが接続されるべきキャパシタ接続ピンと、
   外付けのインダクタを介して前記出力ピンと接続されるべき少なくともひとつのスイッチングピンと、
   昇圧モードと降圧モードが切りかえ可能であり、前記少なくともひとつのスイッチングピン、前記出力ピンおよび前記キャパシタ接続ピンと接続され、前記昇圧モードにおいて、前記バックアップキャパシタの電圧を第１目標レベルに安定化し、前記降圧モードにおいて、前記出力ピンの電圧を第２目標レベルに安定化するコンバータブロックと、
   前記入力ピンと前記出力ピンを結ぶ電源ライン上に設けられ、オン状態とオフ状態が電気的に切りかえ可能であるとともに、前記オン状態において電流クランプ機能を有する電子ヒューズ回路と、
   前記出力ピンの電圧がしきい値を下回ると、低電圧ロックアウト信号をアサートする低電圧ロックアウト回路と、
   前記低電圧ロックアウト信号がアサートされると、前記電子ヒューズ回路をオフ状態とし、前記コンバータブロックを前記降圧モードに切りかえるコントロールロジックと、
   を備える、電源遮断保護コントローラ。
10. 前記電子ヒューズ回路のリミット電流より低いしきい値を有し、前記電子ヒューズ回路の電流が前記しきい値を越えると過電流検出信号をアサートする過電流検出回路をさらに備え、
    前記過電流検出信号のアサートを、前記負荷に伝送する、請求項９に記載の電源遮断保護コントローラ。
11. 前記コンバータブロックは、前記昇圧モードと前記降圧モードとで、電力伝送の方向が反転可能な昇圧／降圧双方向ＤＣ／ＤＣコンバータを含む、請求項９または１０に記載の電源遮断保護コントローラ。
12. 前記昇圧／降圧双方向ＤＣ／ＤＣコンバータの前記インダクタの一端と接続されるべきインダクタ接続ピンと、
    前記出力ピンと前記インダクタ接続ピンとの間に接続される保護スイッチと、
    をさらに備える、請求項１１に記載の電源遮断保護コントローラ。
13. 前記コンバータブロックは、
    前記昇圧モードにおいてアクティブとなり、前記キャパシタ接続ピンを出力とする昇圧コンバータと、
    前記昇圧モードおよび前記降圧モードにおいてアクティブとなり、前記キャパシタ接続ピンを入力とする降圧コンバータと、
    を含む、請求項９または１０に記載の電源遮断保護コントローラ。
14. 前記昇圧コンバータおよび前記降圧コンバータそれぞれのインダクタの一端と接続されるべきインダクタ接続ピンと、
    前記出力ピンと前記インダクタ接続ピンとの間に接続される保護スイッチと、
    をさらに備える、請求項１３に記載の電源遮断保護コントローラ。
15. ひとつの半導体基板に一体集積化される、請求項９から１４のいずれかに記載の電源遮断保護コントローラ。
16. 前記負荷は、ＳＳＤ（Solid State Drive）である、請求項９から１５のいずれかに記載の電源遮断保護コントローラ。
17. 電源遮断保護回路の制御方法であって、
    前記電源遮断保護回路は、
    入力電圧を受けるべき入力ラインと、
    負荷と接続されるべき出力ラインと、
    バックアップキャパシタと、
    昇圧モードと降圧モードが切りかえ可能であり、前記出力ラインおよび前記バックアップキャパシタと接続され、前記昇圧モードにおいて、前記出力ラインのバス電圧を昇圧して前記バックアップキャパシタを充電するとともに、前記降圧モードにおいて、前記バックアップキャパシタの電圧を降圧し、前記出力ラインに供給するスイッチング電源と、
    前記入力ラインと前記出力ラインとの間に設けられた電子ヒューズ回路と、
    を備え、
    前記制御方法は、
    前記電子ヒューズ回路に流れる電流をクランプするステップと、
    前記出力ラインのバス電圧がしきい値を下回ると、低電圧ロックアウト信号をアサートするステップと、
    前記低電圧ロックアウト信号がアサートされると、前記電子ヒューズ回路をオフ状態とし、前記スイッチング電源を前記降圧モードに切りかえるステップと、
    を備える、制御方法。

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