JP2023094236A - 高周波回路装置および検出システム - Google Patents

高周波回路装置および検出システム Download PDF

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健明 井辻
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Abstract

Figure 2023094236000001
【課題】寄生発振を抑制する。
【解決手段】本発明の高周波回路装置は、高周波素子と、高周波回路と、信号導体と、チップグランドと、を含むチップと、上面と前記上面とは反対側の裏面とを有する基材を含み、前記チップが配置されたパッケージ基板と、を備える高周波回路装置において、前記パッケージ基板の前記上面に配置された、前記信号導体と電気的に接続するパッケージ信号導体と、前記チップグランドと電気的に接続するパッケージ第１グランドと、前記パッケージ信号導体と前記パッケージ第１グランドとに電気的に接続するシャント素子と、から構成されるシャント経路と、前記パッケージ基板の前記基材の内部、および前記裏面の少なくともいずれかに配置されたパッケージ第２グランドと、を有し、前記基材の一部と、前記シャント経路の一部と、前記パッケージ第２グランドは、容量構造を構成する、ことを特徴とする。
【選択図】図１

Description

本発明は、電磁波を取り扱う高周波回路装置および検出システムに関する。特に、電磁波を送信または受信するアンテナ装置に関する。
ミリ波からテラヘルツ波まで（３０ＧＨｚ以上３０ＴＨｚ以下）の周波数帯域のうち、少なくとも一部を含む電磁波（以後、単に「テラヘルツ波」と呼ぶ）を取り扱う高周波回路装置がある。高周波回路装置の一例として、特許文献１には、負性抵抗素子と共振回路とを半導体チップ上に集積した発振器が開示されている。
特許文献１の高周波回路装置は、負性抵抗素子として、共鳴トンネルダイオード（ＲＴＤ：Ｒｅｓｏｎａｎｔ Ｔｕｎｎｅｌｉｎｇ Ｄｉｏｄｅ）を用い、負性抵抗素子にバイアス電圧を供給する回路（以後、単に「電圧バイアス回路」と呼ぶ）を有する。特許文献１では、テラヘルツ波以外の寄生的な低周波発振（以後、単に「寄生発振」と呼ぶ）を抑制するため、この電圧バイアス回路に対し、抵抗素子と容量素子を直列に接続したシャント素子を電気的に並列に接続して寄生発振を抑制する技術が開示されている。
特開２０２０－１３６９１０号公報
回路基板表面に配置した、シャント素子を構成する抵抗素子と容量素子のレイアウト改善だけでは、物理的距離によるインダクタンスが制約となる。詳細には、集中定数回路でシャント素子を設計する場合、素子サイズや基板のデザインルールの制約により、インダクタンスの制御が困難となり、例えば、１０ＭＨｚ以上でインピーダンスが増加する。その結果、１０ＭＨｚ以上の周波数域での寄生発振の発生の可能性が高まる。
このことから、テラヘルツ波を対象とした高周波回路装置では、集中定数回路での制御が難しい周波数域で、回路のインピーダンス上昇を抑制し、寄生発振を抑制することが求められている。
本発明は、上記課題に鑑みてなされたものであり、寄生発振を抑制することを目的とする。
本発明の第１の態様は、高周波素子と、高周波回路と、信号導体と、チップグランドと、を含むチップと、上面と前記上面とは反対側の裏面とを有する基材を含み、前記チップが配置されたパッケージ基板と、を備える高周波回路装置において、前記パッケージ基板の前記上面に配置された、前記信号導体と電気的に接続するパッケージ信号導体と、前記チップグランドと電気的に接続するパッケージ第１グランドと、前記パッケージ信号導体と前記パッケージ第１グランドとに電気的に接続するシャント素子と、から構成されるシャント経路と、前記パッケージ基板の前記基材の内部、および前記裏面の少なくともいずれかに配置されたパッケージ第２グランドと、を有し、前記基材の一部と、前記シャント経路の一部と、前記パッケージ第２グランドは、容量構造を構成する、ことを特徴とする高周波回路装置である。
本発明によれば、寄生発振を抑制することができる。
第１の実施形態に係る高周波回路装置の上面図および断面図 第１の実施形態の変形例に係る高周波回路装置の上面図および断面図 第１の実施形態に係る高周波回路装置の等価回路図 従来構成の高周波回路装置の等価回路図 第２の実施形態に係る高周波回路装置の上面図および裏面図 第２の実施形態に係る高周波回路装置の断面図 第２の実施形態に係る高周波回路装置の断面図 第２の実施形態に係る高周波回路装置の等価回路図 第２の実施形態に係る高周波回路装置の解析例 第２の実施形態に係る高周波回路装置の寄生発振の測定結果を示すグラフ 第２の実施形態の変形例に係る高周波回路装置の断面図 第３の実施形態に係る高周波回路装置の断面図 第３の実施形態の変形例に係る高周波回路装置の断面図 第４の実施形態に係る高周波回路装置の断面図 第５の実施形態に係る高周波回路装置の断面図
以下、図面を参照して本発明の実施形態を説明する。ただし、本発明は以下の実施形態に限定されるものではない。
（第１の実施形態）
第１の実施形態に係る高周波回路装置について、図１～図４を用いて説明する。
図１は、本実施形態に係る高周波回路装置の概略構成を示す図である。図１（ａ）は上面図であり、図１（ｂ）はＡ－Ａ’線での断面図である。
本実施形態に係る高周波回路装置１００は、パッケージ１９２と、パッケージ１９２に実装されたチップ１９１と、パッケージ１９２を介してチップ１９１を駆動する電圧バイアス回路１８０とから構成される。
図１（ａ）に示すように、パッケージ１９２を構成するパッケージ基板１１２に、高周波素子１０１と高周波素子１０１に付随する高周波回路１０２とが配置された四角形状のチップ１９１が実装されている。
チップ１９１は、パッケージ１９２に設けられたキャビティ１１０の中に実装されている。高周波素子１０１は、テラヘルツ波で動作するトランジスタやダイオード等の能動素子である。高周波回路１０２は、テラヘルツ波を対象としたフィルタやアンテナ等の受動素子の回路である。多くの高周波回路１０２は分布定数回路で構成される。テラヘルツ波は、ミリ波からテラヘルツ波までの周波数帯域（３０ＧＨｚ以上３０ＴＨｚ以下）のうちの少なくとも一部の周波数帯域を含む電磁波（以後、単に「テラヘルツ波」と呼ぶ）である。
さらに、チップ１９１は、高周波素子１０１と高周波回路１０２の動作を安定化するためのチップ内シャント素子を有してもよい。例えば、チップ内シャント素子は、チップ抵抗素子１２８およびチップ容量素子１２７で構成する。また、チップ１９１にバイアス電
圧を印加するチップ信号パッド（チップ側信号パッド）１０６や、チップ１９１にグランド電圧を印加する不図示のチップグランドパッドを備えてもよい。チップ信号パッド１０６やチップグランドパッドは、導電体よりなる。以降の説明において、パッド、グランド、パターンなどは主に導電体からなるものとする。チップ信号パッド１０６やチップグランドパッドは、チップ１９１の外部回路と電気的な接続をするためのものであり、例えば、外部から所定の電圧を供給するためのものである。また、外部回路へ所定の電圧を供給するためのものでありうる。本実施形態において、所定の電圧とは、グランド電圧や、電源電圧、電圧バイアス回路からの電圧などでありうる。高周波素子１０１と高周波回路１０２は、チップ１９１の略中央に配置され、これに隣接して後述するチップ容量素子１２７が配置される。
図１（ｂ）は、図１（ａ）のＡ－Ａ’線における断面図である。チップ１９１は、これまで説明した構成に加え、誘電体層１０４、チップ信号パターン（チップ信号導体）１０５、チップグランド１０３、半導体基板１０９、裏面チップグランド１０７を少なくとも有する。誘電体層１０４は、第１誘電体層１０４ａと第２誘電体層１０４ｂで構成される。
チップ信号パターン１０５は、第１誘電体層１０４ａと第２誘電体層１０４ｂの間に配置される。高周波回路１０２とチップ信号パターン１０５とは、信号貫通導体１２０を介して電気的に接続する。
チップ信号パターン１０５は、チップ信号パッド１０６と電気的に接続する。或いは、チップ信号パターン１０５の一部がチップ信号パッド１０６である。
高周波素子１０１は、高周波回路１０２とチップグランド１０３と電気的に接続する。チップグランド１０３は、チップグランド貫通導体１０８を介して裏面チップグランド１０７と電気的に接続する。例えば、不図示のチップグランドパッドは、チップ信号パッド１０６と同じ面に設けられる。不図示のチップグランドパッドはパッケージ側グランドパッドと電気的に接続する。不図示のチップグランドパッドは、チップグランド１０３と電気的に接続する。
例えば、チップ容量素子１２７は、導体であるチップシャントパターン（チップシャント導体）１３７の一部と、第２誘電体層１０４ｂの一部と、チップグランド１０３の一部から構成される。チップ容量素子１２７は、高周波回路１０２に隣接して配置される。また、図１（ａ）について、チップ容量素子１２７が高周波回路１０２を囲むよう配置されることで、チップ１９１上におけるチップ容量素子１２７の配置面積を拡大することができ、より大きな容量を確保できる。
また、チップ容量素子１２７によって高周波回路１０２が挟まれるように、チップ１９１の対向する２辺のそれぞれの辺の側（図１（ａ）ではチップ１９１の右側と左側）に分割してチップ容量素子１２７が配置される。これにより、チップ容量素子１２７が配置されない部分（図１（ａ）ではチップ１９１の上側）にチップ抵抗素子１２８やチップ信号パターン１０５やチップ信号パッド１０６等を配置できるため、チップ１９１のチップサイズを縮小できる。
チップ容量素子１２７は、絶縁層を金属層で挟んだＭＩＭ（Ｍｅｔａｌ－Ｉｎｓｕｌａｔｏｒ－Ｍｅｔａｌ）容量を用いることができる。金属層は、チップ１９１内の配線層を使用でき、絶縁層は、高周波回路１０２を形成する絶縁層や誘電体層を使用できる。本実施形態によれば、図１（ｂ）に示されるように、ＭＩＭ容量の一方の電極として、チップグランド１０３が用いられ、チップグランド１０３は、チップグランド貫通導体１０８を
介して、グランド電圧を印加する裏面チップグランド１０７と接続される。グランド電圧は、不図示のチップグランドパッドから印加してもよい。この時、チップグランドパッドは、チップグランド貫通導体１０８を介して、チップグランド１０３と電気的に接続する。
ＭＩＭ容量のもう一方の電極として、第２誘電体層１０４ｂを介してチップシャントパターン１３７の一部が使用されている。また、不図示の配線や貫通導体を介して、ＭＩＭ容量のもう一方の電極はチップ抵抗素子１２８に接続されていてもよい。チップ容量素子１２７としてＭＩＭ容量を構成することにより、簡便な製造プロセスでチップ１９１内に容量を形成することができる。
チップ容量素子１２７の構成はこれに限らない。上記の構成の他、チップ１９１とは別の基板に容量を形成して、チップ１９１の表面や裏面に貼り付ける構成も可能である。この構成によれば、より大容量の容量素子を備えることが可能である。
図１に示すように、チップ抵抗素子１２８の一端子は、不図示の配線と貫通導体を介して、チップ容量素子１２７の一端子であるチップシャントパターン１３７に接続される。チップ抵抗素子１２８の他端子は、チップ信号パターン１０５を介してチップ信号パッド１０６と接続する。チップ抵抗素子１２８とチップ容量素子１２７は、チップ信号パターン１０５とチップグランド１０３の間で直列接続されている。チップ抵抗素子１２８は、チップ容量素子１２７と容易に接続するために、チップ容量素子１２７の近傍に配置することが好ましい。或いは、チップ抵抗素子１２８は、チップ容量素子１２７の上にオーバーラップして配置してもよい。チップ信号パターン１０５は、高周波回路１０２にバイアス電圧を印加する。
チップ抵抗素子１２８とチップ容量素子１２７は、高周波回路１０２に対するシャント素子として機能する。詳細には、シャント素子である、チップ抵抗素子１２８とチップ容量素子１２７とは、スナバ回路を構成する。本実施形態では、チップ抵抗素子１２８がチップ信号パッド１０６側に接続し、チップ容量素子１２７がチップグランド１０３側に接続しているが、接続関係は逆でもよい。図１では、チップ抵抗素子１２８とチップ容量素子１２７との組は２組であるが、組数はこれに限らない。抑制したい寄生発振の周波数において、シャント素子の抵抗成分が、高周波回路１０２を構成する高周波素子１０１の抵抗成分の絶対値より小さければよい。
また、チップ抵抗素子１２８は、配線抵抗を用いて構成してもよい。これにより、チップ１９１における使用部品数を減らして、チップ１９１の小型化を実現できる。また、シャント素子はチップ抵抗素子１２８とチップ容量素子１２７のいずれか一方で構成されていてもよい。シャント素子がチップ容量素子１２７を備える場合、寄生発振の抑制だけでなくインピーダンスの周波数特性を利用して直流電流をカットするなど、消費電力の抑制も可能となる。
高周波素子１０１は、テラヘルツ波領域で動作する素子である。高周波素子１０１の構造に応じて半導体基板１０９の材料が選択される。例えば、半導体基板１０９には、シリコン基板や化合物半導体であるＩnＰ基板が適用できる。また、誘電体層１０４を構成す
る第１誘電体層１０４ａと第２誘電体層１０４ｂは、テラヘルツ波に対し低損失な物質が望ましい。例えば、ＢＣＢ（Ｂｅｎｚｏｃｙｃｌｏｂｕｔｅｎｅ）、酸化シリコン、窒化シリコン等の材料が適用できる。これらの材料の種類はこれに限らない。
図１において、パッケージ１９２は、シャント素子１４０を構成する抵抗素子１２１および容量素子１２２を備える。また、パッケージ１９２は、チップ１９１のチップ側信号
パッド１０６と接続するためのパッケージ側信号パッド１１８、チップ１９１の不図示のチップ側グランドパッドと接続するためのパッケージ側グランドパッド１１３を備える。
パッケージ側信号パッド１１８とパッケージ側グランドパッド１１３は、外部回路と電気的な接続をするためのものである。パッケージ側信号パッド１１８とパッケージ側グランドパッド１１３は、導電体より構成される。ここでは、外部回路は、チップ１９１である。
パッケージ１９２はまた、電圧バイアス回路１８０からバイアス電圧が供給されるバイアス接続端子１８１、グランド電圧を与えるグランド接続端子１８２を備える。パッケージ１９２の小型化には、抵抗素子１２１や容量素子１２２として表面実装部品（ＳＭＤ：Ｓｕｒｆａｃｅ Ｍｏｕｎｔ Ｄｅｖｉｃｅ）を使用することが好ましい。パッケージ１９２に配置する配線も抵抗値を有するため、抵抗素子１２１として、シャント素子１４０に含まれる配線抵抗を使用してもよい。これにより、パッケージ１９２における使用部品数を減らして、パッケージ１９２の小型化を実現できる。
電圧バイアス回路１８０は、パッケージ１９２の外部からバイアス接続端子１８１とグランド接続端子１８２を介して接続される。なお、この構成の代わりに、電圧バイアス回路１８０は、パッケージ１９２上に配置してもよいし、チップ１９１上に配置してもよい。
チップ１９１のチップ側信号パッド１０６と、パッケージ１９２のパッケージ側信号パッド１１８とは、ボンディングワイヤ１１７によって接続される。ボンディングワイヤ１１７のインダクタンスを下げるために、チップ側信号パッド１０６とパッケージ側信号パッド１１８は、互いに近傍に配置し、ボンディングワイヤ１１７の長さを短くすることが好ましい。ボンディングワイヤ１１７を短くするには、チップ側信号パッド１０６を、チップ１９１の端部に配置するとよい。また、チップ側信号パッド１０６とパッケージ側信号パッド１１８は、チップ１９１の辺を挟んで対向して配置するとよい。ボンディングワイヤ１１７のインダクタンスは、ワイヤの本数やワイヤ径によって制御することもできる。テラヘルツ波や抑制したい寄生発振の周波数において、ボンディングワイヤ１１７の抵抗成分は、高周波回路１０２を構成する高周波素子１０１の抵抗成分の絶対値より十分小さく設計する。
図１において、パッケージ１９２は、パッケージ１９２の裏面側にパッケージグランド１１５を有する。パッケージグランド１１５は、パッケージ側グランドパッド１１３やグランド接続端子１８２と等電位である。チップ１９１の裏面チップグランド１０７は、導電層１１１を介してパッケージグランド１１５と電気的に接続する。導電層１１１は、低抵抗のダイボンディング材が使用できる。この接続により、パッケージ１９２はグランド電圧をチップ１９１に供給する。尚、パッケージ１９２からのグランド電圧の供給は、パッケージ側グランドパッド１１３を介して、不図示のチップ側グランドパッドに供給してもよい。
抵抗素子１２１の一端子は、導体であるパッケージ中間配線パターン（パッケージ中間配線導体）１２４を介して容量素子１２２の一端子と接続される。すなわち、抵抗素子１２１と容量素子１２２は直列接続されている。そのため、抵抗素子１２１と容量素子１２２は、互いに近傍に配置した方が好ましい。より好ましくは、抵抗素子１２１の一端子が容量素子１２２の一端子と隣接して配置される。これにより、パッケージ中間配線パターン１２４の長さを短くして、インダクタンスを小さくすることができる。
抵抗素子１２１の他端子は、導体であるパッケージ信号パターン（パッケージ信号導体
）１２３を介して、パッケージ側信号パッド１１８とバイアス接続端子１８１とに接続される。また、容量素子１２２の他端子は、パッケージ第１グランド１２５を介して、パッケージ側グランドパッド１１３とグランド接続端子１８２とに接続される。抵抗素子１２１の一端子と他端子、及び容量素子１２２の一端子と他端子が整列する方向と、パッケージ側信号パッド１１８とパッケージ側グランドパッド１１３が整列する方向とを同じにすることが好ましい。このような配置によって接続する配線を短くすることができ、インダクタンスを小さくすることができる。
シャント素子１４０は、直列に接続した抵抗素子１２１と容量素子１２２で構成し、高周波回路１０２を含むチップ１９１に対するシャント素子として機能する。詳細には、シャント素子である抵抗素子１２１と容量素子１２２とは、スナバ回路を構成する。本実施形態では、抵抗素子１２１がパッケージ信号パターン１２３側に接続し、容量素子１２２がパッケージ第１グランド１２５側に接続する。ただし、この接続関係は逆でもよい。また、シャント素子１４０は複数あってもよい。抑制したい寄生発振の周波数において、シャント素子１４０の抵抗成分が、チップ１９１の高周波回路１０２を構成する高周波素子１０１の抵抗成分の絶対値より小さいことが好ましい。また、シャント素子１４０は抵抗素子１２１と容量素子１２２のいずれか一方で構成されていてもよい。シャント素子１４０が容量素子１２２を備える場合、寄生発振の抑制だけでなくインピーダンスの周波数特性を利用して直流電流をカットするなど消費電力の抑制も可能となる。
パッケージ１９２を構成するパッケージ基板１１２は、ガラスコンポジット基板、ガラスエポキシ基板、フッ素基板等のプリント基板に用いる基材が適用できる。また、パッケージ基板１１２は、酸化アルミニウム（Ａｌ２Ｏ３）基板、窒化アルミニウム（ＡlＮ）
基板、ＬＴＣＣ（Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｃｏ－ｆｉｒｅｄ Ｃｅｒａｍｉｃｓ
）基板等のセラミック回路基板に用いる基材が適用できる。好ましくは、パッケージ基板１１２には、テラヘルツ波に対し損失が小さい基材を使用する。
高周波回路装置１００の各構成要素の位置関係としては、高周波回路１０２と電圧バイアス回路１８０との間に、チップ１９１のシャント素子が配置されるとよい。また、チップ１９１のシャント素子と電圧バイアス回路１８０との間に、パッケージ１９２のシャント素子１４０が配置されるとよい。複数のシャント素子を用いた装置の詳細は、例えば、特開２０２０－１３６９１０号公報に開示されている。ここでは、複数のシャント素子を用いる。これにより、広い周波数帯域の寄生発振を抑制することができる。
我々の検討によると、集中定数回路でシャント素子を設計する場合、素子サイズや基板のデザインルールの制約により、インダクタンスの制御が困難となる周波数が確認された。例えば、１０ＭＨｚ以上で回路のインピーダンスの増加が予測されるため、この周波数（１０ＭＨｚ以上）での回路の安定性の改善をすることが望ましい。
そこで、本実施形態では、高周波回路装置１００は次の構成を有する。これまで説明したように、チップ１９１は、高周波素子１０１と、高周波回路１０２と、チップ信号パターン１０５と、チップグランド１０３とを少なくとも有する。パッケージ１９２は、上面と上面に対向した（反対側の）裏面とを有する基材を含み、チップ１９１が配置されたパッケージ基板１１２を少なくとも有する。そして、図１（ｂ）のように、パッケージ１９２は、チップ１９１と接続する側近傍において、パッケージ基板１１２の厚み方向に容量構造１２６を設けることが特徴である。
容量構造１２６について説明する。図１（ｂ）において、容量構造１２６は、パッケージ基板１１２の基材の一部と、シャント経路１３０の一部と、パッケージ第２グランド１１４の一部で構成される。
シャント経路１３０は、パッケージ信号パターン１２３と、シャント素子１４０を構成する抵抗素子１２１と、パッケージ中間配線パターン１２４と、シャント素子１４０を構成する容量素子１２２と、パッケージ第１グランド１２５を含む経路と定義する。シャント経路１３０の経路は、電流が流れる経路とも定義できる。シャント経路１３０は、パッケージ基板１１２の上面に配置される。パッケージ信号パターン１２３は、チップ信号パターン１０５と電気的に接続する。パッケージ第１グランド１２５は、チップグランド１０３と電気的に接続する。シャント素子１４０は、パッケージ信号パターン１２３と、パッケージ第１グランド１２５と電気的に接続する。
パッケージ第２グランド１１４は、パッケージ１９２を構成するパッケージ基板１１２の裏面側に配置された導体である。ここで、パッケージ第２グランド１１４は、グランド接続パターン（グランド接続導体）１８３を介して、パッケージグランド１１５と電気的に接続する。グランド接続パターン１８３は、導体の細線パターンである。例えば、導体の細線パターンはインダクタと見なすことができ、周波数が高くなるほどインピーダンスが高くなる。言い換えると、所望の周波数でのインピーダンスを調整することができる。この特性を利用することで、寄生発振の周波数からテラヘルツ波の周波数までのいずれかの帯域において、パッケージグランド１１５とパッケージ第２グランド１１４は、グランド接続パターン１８３によって電気的に分離される。グランド接続パターン１８３は、分布定数回路で構成するフィルタでもよい。
また、パッケージ第２グランド１１４は、パッケージ基板１１２の内部のパッケージグランド貫通導体１１６を介して、パッケージ第１グランド１２５と電気的に接続する。パッケージグランド貫通導体１１６の形状により、パッケージグランド貫通導体１１６にインダクタ成分や容量成分を付与することができる。言い換えると、所望の周波数でのインピーダンスを調整することができる。この特性を利用することで、例えば、寄生発振の周波数からテラヘルツ波の周波数のいずれかの帯域において、パッケージ第１グランド１２５とパッケージ第２グランド１１４は電気的に分離される。ターゲットとなる周波数域において、各グランドを電気的に分離することで、グランドを介した不要信号の混入を抑制することができるため、高周波回路装置１００の動作が安定化する。パッケージ基板１１２の基材の一部を、シャント経路１３０の導体とパッケージ第２グランド１１４を挟む構成とすることで、図１（ｂ）のように、チップ１９１とパッケージ１９２の接続部近傍において、容量Ｃs及びアドミタンスＧsを付与することができる。本実施形態では、この容量構造１２６をシャント素子として、それによって得られた容量を寄生発振の抑制に用いる。
これまで説明したチップグランド貫通導体１０８、パッケージグランド貫通導体１１６や信号貫通導体１２０等の貫通導体は、部材に貫通孔を形成した後、貫通孔の内壁に電気的に切り離すための絶縁膜を形成する。そして、電気抵抗が低く電解鍍金法などで容易に電極形成が可能な銅などで貫通孔を埋めることで、これらの貫通導体は形成される。また、これらの貫通導体は、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：化学機械的研磨）処理などを用いて平滑化されてもよい。例えば、貫通導体を形成した後、外部配線と電気的に接続するようにパッドが形成されてもよい。
容量構造１２６によって得られる容量は、シャント経路１３０の導体とパッケージ第２グランド１１４の間隔で調整することも可能である。例えば、図２（ｂ）のように、パッケージ第２グランド１１４は、パッケージ基板１１２の基材の内部に配置してもよい。図２（ｂ）では、パッケージ第２グランド１１４は、パッケージグランド貫通導体１１６を介してパッケージ第１グランド１２５とパッケージグランド１１５に電気的に接続している。この時、寄生発振の周波数からテラヘルツ波の周波数のいずれかの帯域において、パ
ッケージ第１グランド１２５とパッケージ第２グランド１１４とパッケージグランド１１５は、パッケージ基板１１２の基材の厚み方向について電気的に分離される。パッケージ第２グランド１１４をパッケージ基板１１２の基材の内部に配置することで、容量構造１２６の容量調整の自由度が上がる。その結果、寄生発振抑制の制御性が改善される。
図１や図２によると、シャント経路１３０からみて、シャント経路１３０の一部と、パッケージ第１グランド１２５の一部と、パッケージ第２グランド１１４の一部が重なって配置されている。そのため、シャント素子である容量構造１２６と、ＳＭＤ部品で構成するシャント素子１４０が、シャント経路１３０からみて重なって配置されているともいえる。このように、複数のシャント素子を重ねて配置することで、回路が要する配線の長さを短くすることができるので、寄生発振の抑制が容易となる。また、複数のシャント素子を重ねて配置することができるので、回路全体の小型化が容易となり、パッケージ１９２の小型化にも寄与できる。
また、図１と図２において、容量構造１２６をシャント素子として使用するためには、高周波素子１０１とパッケージグランド貫通導体１１６との距離Ｌは、波長λｓｉｇ及び波長λｐａｒａとの間でλｓｉｇ≦Ｌ≦λｐａｒａの関係を満たすことが好ましい。ここで、波長λｓｉｇは高周波回路１０２の高周波信号の実効的な波長であり、波長λｐａｒａはシャント経路１３０で発生する寄生発振の実効的な波長である。距離Ｌは、例えば、高周波素子１０１の端（アレイアンテナの端；電極のパッドから近い素子の端）から、パッケージグランド貫通導体１１６の中心までの、電流経路に沿った長さである。なお、寄生発振の実効的な波長が長いため、距離Ｌの起点または終点の位置に誤差があっても影響は少ない。
図３は、本実施形態の等価回路の例を示した図である。詳細には、図１の等価回路の例である。図３において、ｒ１０１は、高周波素子１０１の負性抵抗の絶対値である。一般に、高周波素子１０１に並列に接続する回路の合成抵抗をＲとするとき、ｒ１０１＜Ｒの関係を満たす場合、後段の回路は不安定となり寄生発振を生じやすくなる。チップ１９１は、チップ側信号パッド１０６と導電層１１１を介してパッケージ１９２と接続する。Ｚ１０２は、高周波回路１０２の合成インピーダンスである。Ｒ１２８は、チップ抵抗素子１２８のレジスタンスである。Ｃ１２７は、チップ容量素子１２７のキャパシタンス（静電容量）である。Ｒ１２８とＣ１２７は、シャント素子であるスナバ回路を構成し、高周波回路１０２からみてパッケージ１９２の回路の影響を抑制し、例えば、数ＧＨｚから数１００ＧＨｚの高周波数側の寄生発振を抑制する。
チップ１９１のチップ側信号パッド１０６と、パッケージ１９２のパッケージ側信号パッド１１８は、ボンディングワイヤ１１７を介して接続する。Ｌ１１７は、ボンディングワイヤ１１７のインダクタンスである。
パッケージ１９２について、Ｌｌｉｎｅは、シャント経路１３０にある回路や配線の影響を、インダクタンスとして表現している。シャント経路１３０の配線は、パッケージ信号パターン１２３、パッケージ中間配線パターン１２４、パッケージ第１グランド１２５等である。これまで説明したように、本実施形態では、パッケージ基板１１２の基材の一部と、シャント経路１３０の一部と、パッケージ第２グランド１１４により容量構造１２６を構成する。ＣＳは、容量構造１２６のキャパシタンスである。ＧＳは、容量構造１２６の抵抗成分の逆数であるアドミタンスである。
容量構造１２６の基準電位を規定するパッケージ第２グランド１１４は、パッケージグランド貫通導体１１６を介してパッケージ第１グランド１２５と電気的に接続する。また、パッケージ第１グランド１２５は、グランド接続パターン１８３を介してチップ１９１
の導電層１１１に電気的に接続する。これらのグランドの電位は、直流的には同電位であるが、周波数によって交流的に切り離し、不要なノイズや信号がグランドを経由して回路に結合することを抑制する。容量構造１２６のＣＳとＧＳは、シャント素子である。容量構造１２６のＣＳとＧＳは、主としてシャント経路１３０の回路や配線に起因するインダクタＬｌｉｎｅの影響を抑制し、所望の周波数範囲でシャント経路１３０のインピーダンスを低インピーダンス（所定値以下のインピーダンス）に調整する。この周波数範囲は、例えば、１０ＭＨｚ以上１０ＧＨｚ以下の範囲（中周波数範囲）であり、中間周波数範囲でシャント経路１３０のインピーダンスを低インピーダンスにすることで、中間周波数範囲の寄生発振が抑制される。
シャント経路１３０には、ＳＭＤ部品で構成したシャント素子１４０がある。Ｒ１２１は、シャント素子１４０を構成する抵抗素子１２１のレジスタンスである。Ｃ１２２は、シャント素子１４０を構成する容量素子１２２のキャパシタンスである。Ｒ１２１とＣ１２２は、シャント素子であるスナバ回路を構成し、パッケージ１９２の回路からみて、電圧バイアス回路１８０の影響を抑制する。そして、Ｒ１２１とＣ１２２から構成されるスナバ回路は、例えば、数１００ＭＨｚ以下の低周波数側の寄生発振を抑制する。パッケージ１９２と電圧バイアス回路１８０は、グランド接続端子１８２を介して、バイアス接続端子１８１と接続する。
図４は、従来構成（例えば、特開２０２０－１３６９１０号公報）の等価回路の例を示した図である。図３と図４の比較で明らかなように、従来構成は、容量構造１２６によるシャント素子がないため、中周波数領域でのインピーダンス調整が困難である。そして、回路構成や回路レイアウトによっては、インダクタＬｌｉｎｅに起因する寄生発振が生じる可能性がある。
このように複数のシャント素子を用いることで、広い周波数帯域で寄生発振を抑制することが容易となる。特に、容量構造１２６により、これまで抑制が困難であった中周波数での寄生発振を抑制することができるので、より回路が安定化する。
（第２の実施形態）
第２の実施形態に係る高周波回路装置について、図５～図７を参照して説明する。尚、これまでの説明と共通する部分の説明は省略する。図５～図７は、本実施形態に係る高周波回路装置１００の概略構成を示す図である。図５（ａ）は上面図である。図５（ｂ）は裏面図である。図６（ａ）は図５（ａ）におけるＡ－Ａ’線での断面図である。図６（ｂ）は図５（ａ）におけるＢ－Ｂ’線での断面図である。図７は図５（ａ）におけるＣ－Ｃ’線での断面図である。本実施形態に係る高周波回路装置は、テラヘルツ波１９３を送信、または受信するためのアンテナ装置の例を示す。
図６（ａ）のチップ１９１について、次の構成が第１の実施形態と異なる。高周波素子１０１は、テラヘルツ波１９３に対し利得を有する負性抵抗素子である。高周波回路１０２は、テラヘルツ波１９３を送信、または受信するためのアンテナである。アンテナは、共振回路と見なすことができ、大気とのインピーダンス変換器の役割も担う。特に、本実施形態では、チップ１９１は複数の高周波素子１０１を有し、一つの高周波素子１０１に対し、一つのアンテナが接続する。本実施形態では、複数のアンテナをアレイアンテナとも呼ぶ。本実施形態では、アンテナアレイによりテラヘルツ波１９３の電力合成を行う。図５（ａ）に示すように、チップ側信号パッド１０６とチップ側グランドパッド１３３の数が第１の実施形態と異なり、各々４つずつ配置する。チップ側信号パッド１０６は、ボンディングワイヤ１１７を介して、パッケージ１９２のパッケージ信号パターン１２３と電気的に接続する。チップ側グランドパッド１３３は、ボンディングワイヤ１１７を介して、パッケージ１９２のパッケージ第１グランド１２５と接続する。
高周波素子１０１と高周波回路１０２の詳細を説明する。高周波回路１０２であるアレイアンテナとして、２０個～４０個のアンテナが配置される。図５（ａ）では、３６個のアンテナをマトリクス状に配置している例を示す。なお、配置レイアウトはこれに限らない。通常、電力合成を目的としたアンテナアレイでは、個別のアンテナの間隔を、発振電磁波の真空中の波長に換算した波長以下、又は波長の整数倍、より好ましくは半波長以下にする。本実施形態では、アンテナの間隔が送信電磁波であるテラヘルツ波１９３の半波長以下となるようにアンテナが配置されている。
アンテナアレイでは、アンテナの一部をなす金属層（高周波回路１０２に相当）、誘電体層１０４、アンテナの一部をなす導体であるチップグランド１０３からなるマイクロストリップ共振器によって発振周波数を制御する共振回路が構成されている。アンテナは、この共振回路と高周波素子１０１である負性抵抗素子からなる。金属層には信号貫通導体１２０を介して不図示のバイアス電圧線が接続され、負性抵抗素子にバイアス電圧が印加される。バイアス電圧線はチップ側信号パッド１０６に接続される。負性抵抗素子は、発振を維持するための電磁波利得を生成する。個別のアンテナは、同位相で同期して発振する必要があり、発振周波数ω０に近くなるように設計される。そこで、半波長共振器を含む個別のアンテナの形状は、互いに同様の形状であることが好ましい。本実施形態ではパッチ状のアンテナの例を示しているが、アンテナ形状はこれに限らない。負性抵抗素子の形状や特性も同等なものを用いることが好ましい。アンテナが電磁波を発振させるための共振回路を兼ね、共振回路に電力を供給するための負性抵抗素子が集積された構成を、アクティブアンテナとも呼ぶ。特に、本実施形態の構成は、複数のアクティブアンテナをマトリクス状に配置したアクティブアンテナアレイである。
各アクティブアンテナは、同位相で同期するための不図示のマイクロストリップラインを有し、隣接するアクティブアンテナをマイクロストリップラインで結合する。本実施形態では、このマイクロストリップラインを、個別のアクティブアンテナを互いに同位相で同期させて発振させるための結合線とも呼ぶ。
不図示の結合線の一端から他端までの長さが、同期後の発振周波数ω０の電気長で２πになるように選択するのが好ましい。電気長で２πとは、周囲の構造における実効的な誘電率で換算される実効的な発振波長λ０に相当する長さである。電気長として２πを選択するのは、隣接するアクティブアンテナを同位相で同期させて発振させるためである。隣接するアクティブアンテナを逆位相で同期させる場合は、電気長はπあるいは３πでもよい。結合線の長さは、正確に２πではなくても、隣接するアクティブアンテナの同期が可能である。結合線で形成される素子間の結合の大きさにもよるが、典型的には電気長２π±１０％程度は許容範囲である。尚、この許容範囲は、結合線を使わず空間で隣接するアクティブアンテナを結合させる形態よりも広い。なお、結合線の電気長は、電磁界シミュレータ等で容易に確認することができる。
一方のアクティブアンテナの発振出力の一部は、結合線を経由して隣接する他方のアクティブアンテナにほぼ同位相で入力される。また、他方のアクティブアンテナの発振出力の一部は、結合線を経由して隣接する一方のアクティブアンテナにほぼ同位相で入力される。本実施形態のアクティブアンテナアレイでは、このような隣接するアクティブアンテナ間の相互・注入同期現象を実現するために結合線を導入している。
本実施形態の結合線の一例として、不図示の結合線は、共振構造の一部である金属層と容量結合している。例えば、不図示の結合線は、金属層と結合線の間に不図示の絶縁層を挟み、金属－絶縁体－金属（ＭＩＭ）領域を構成し、絶縁層を介して容量を形成するため、ＤＣ開放である。これにより、発振周波数ω０の帯域において、アクティブアンテナ間
結合の大きさは直接結合と変わらずに大きく確保することが出来る。さらに、ω０より小さい低周波領域において、結合の大きさは小さくなるのでアクティブアンテナ間のアイソレーションを確保できる。さらに、ω０より小さい低周波領域において端部開放のマイクロストリップラインである結合線はキャパシティブ要素になる。アンテナパターンを有する金属層である高周波回路１０２側について、負性抵抗素子である高周波素子１０１から見ると、結合線はキャパシティブ要素であり、例えば、シャント素子として機能し得る。このため、低周波領域において懸念している共振周波数自体、生成されることもない。したがって、低周波領域における寄生発振を抑制することが可能となる。
チップ１９１において、上記アクティブアンテナをマトリクス状に配置、隣接するアクティブアンテナを上記結合線の条件で結合することで、合成された電力が大きくなるだけでなく、鋭い指向性が得られるため好ましい。
図５（ａ）、図７において、複数の金属層である高周波回路１０２は、チップ１９１の内部において、不図示のストリップ導体を介して共通に接続し、バイアス電圧が印加されるチップ側信号パッド１０６と接続される。また、チップグランド１０３は、チップ１９１の内部において、グランド電圧が印加されるチップ側グランドパッド１３３と接続される。この構成によって、チップ側信号パッド１０６とチップ側グランドパッド１３３に電圧が印加されると、負性抵抗素子である高周波素子１０１の両端にバイアス電圧が印加される。
負性抵抗素子としては、ＩｎＰ基板に格子整合する共鳴トンネルダイオード（ＲＴＤ：Ｒｅｓｏｎａｎｔ Ｔｕｎｎｅｌｉｎｇ Ｄｉｏｄｅ）を用いることができる。なお、負性抵抗素子として、共鳴トンネルダイオードに限らず、エサキダイオード、ガンダイオードを用いてもよい。共鳴トンネルダイオードは、例えば、ＩｎＰ基板上のＩｎＧａＡｓ／ＩｎＡｌＡｓ、ＩｎＧａＡｓ／ＡｌＡｓによる多重量子井戸構造とｎ－ＩｎＧａＡｓによる電気的接点層を伴って構成される。多重量子井戸構造としては、例えば三重障壁構造を用いる。より具体的には、ＡｌＡｓ（１.３ｎｍ）／ＩｎＧａＡｓ（７.６ｎｍ）／ＩｎＡｌＡｓ（２.６ｎｍ）／ＩｎＧａＡｓ（５.６ｎｍ）／ＡｌＡｓ（１.３ｎｍ）の半導体多
層膜構造で構成する。このうち、ＩｎＧａＡｓは井戸層、格子整合するＩｎＡｌＡｓや非整合のＡｌＡｓは障壁層である。これらの層は意図的にキャリアドープを行わないアンドープとしておく。このような多重量子井戸構造は、電子濃度が２×１０１８ｃｍ－３のｎ－ＩｎＧａＡｓによる電気的接点層に挟まれる。こうした電気的接点層間の構造の電流－電圧（Ｉ／Ｖ）特性において、ピーク電流密度は２８０ｋＡ／ｃｍ２であり、約０.７Ｖ
から約０.９Ｖまでが負性抵抗領域となる。ダイオードの構成として、直径２μｍのメサ
構造の場合、ピーク電流値１０ｍＡ、負性抵抗値－２０Ωが得られる。金属層で構成されるアンテナパターンの下部に接続された直径２μｍの共鳴トンネルダイオードの接合容量に伴うリアクタンスを考慮すると、発振周波数は、約０.３から０.６ＴＨｚとなる。
一般に、抑制対象の寄生発振の周波数において、負性抵抗素子からみた線路を含む回路のインピーダンスが負性微分抵抗の絶対値（例えば図３や図４のr101）の１０倍以下では、負性抵抗素子が持つ利得に対して、線路による損失の大きさが無視できない。言い換えると、損失した電力を補うため、負性抵抗素子から回路に電力を供給する必要があるため、発振に寄与する電力が相対的に小さくなり、寄生発振の発振が維持できなくなる。好ましくは、線路を含めた回路のインピーダンスはr101と同等であり、より好ましくは、r101よりも小さい値である。一例として、チップ１９１を３ｍｍ角～４ｍｍ角のサイズとするとき、高周波回路１０２として、２０個～４０個のアンテナを配置することができ、高周波素子１０１の負性抵抗の合成抵抗値は、大きくても１Ω、すなわち１Ω以下となる。したがって、対象となる周波数域において、この値を目標として、シャント素子を含めたパッケージ１９２の回路設計を行えば、寄生発振の抑制が実施できる。例えば、パッケージ
信号パターン１２３のインピーダンスは、１Ω以下にすることで、寄生発振の抑制が容易となる。ここで、所定値とは、例えば、１Ωである。
次に図５～図７を参照して、パッケージ１９２の説明をする。パッケージ１９２について、次の構成が第１の実施形態と異なる。
パッケージ１９２の外形は、約１０×８ｍｍであり、パッケージ基板１１２の厚みは約１ｍｍである。パッケージ基板１１２は窒化アルミニウム基板である。パッケージ基板１１２に設けたチップ１９１を収めるキャビティ１１０について、キャビティ１１０の底面にパッケージ第２グランド１１４が配置されている。そして、キャビティ１１０の底面において、裏面チップグランド１０７とパッケージ第２グランド１１４とが電気的に接続する構成である。
図５（ａ）において、パッケージ１９２は、４つのシャント経路１３０を有し、各シャント経路１３０に沿って、シャント素子１４０である抵抗素子１２１と容量素子１２２が配置する。抵抗素子１２１は２つ並列に配置する。このことにより、負性抵抗素子である高周波素子１０１に対し、４つのシャント素子１４０を並列に接続することになり、合成したシャント素子１４０のインピーダンスを下げることができる。このため、寄生発振の抑制が容易となり回路が安定化する。シャント経路１３０の数はこれに限らない。
パッケージ１９２は、導体であるパッケージフロート配線パターン（パッケージフロート配線導体）１３５を有する。パッケージフロート配線パターンは、単体で電位が定まっていない状態、すなわち電気的に浮遊（フローティング）の状態にある。パッケージフロート配線パターン１３５は、予備配線でもあり、例えば、チップ１９１の制御信号の種類が増えた時に、外部回路と接続する端子として使用する。或いは、パッケージフロート配線パターン１３５は、パッケージ１９２内部の回路を拡張するためのスペースである。或いは、パッケージフロート配線パターン１３５は、パッケージ１９２のロット番号を管理するための場所としてもよい。
図５（ｂ）において、パッケージ１９２は、パッケージ１９２の裏面にバイアス接続端子１８１とグランド接続端子１８２を配置する。例えば、一般のＳＭＤ部品と同様に、バイアス接続端子１８１とグランド接続端子１８２によって外部回路に実装することもできる。バイアス接続端子１８１は、棒状の導体である信号ピン１３１を有していてもよい。グランド接続端子１８２は、棒状の導体であるグランドピン１３２を有していてもよい。この場合、パッケージ１９２をＤＩＰ（Ｄｕａｌ Ｉｎｌｉｎｅ Ｐａｃｋａｇｅ）パッケージのように扱えるので、外部回路との接続が容易となる。これらの接続端子の形態は、外部回路の接続仕様に応じて適宜変更できる。このような、接続形態により、例えば、電圧バイアス回路１８０との接続部分のインピーダンスの管理が容易となるで、回路の安定化が期待できる。
図６（ａ）は、図５（ａ）におけるＡ－Ａ’線の断面図であり、図６（ｂ）は、図５（ａ）におけるＢ－Ｂ’線の断面図である。本実施形態のパッケージ１９２は、パッケージ基板１１２に内層するパッケージ内層信号パターン（パッケージ内層信号導体）１１９とパッケージ内層グランド１３６を有することが、第１の実施形態と異なる。例えば、パッケージ内層信号パターン１１９は、パッケージ信号パターン１２３からみて、パッケージ信号パターン１２３の一部が重なる位置に配置される。同様に、パッケージ内層グランド１３６は、パッケージ第１グランド１２５からみて、パッケージ第１グランド１２５の一部が重なる位置に配置される。また、パッケージ基板１１２の上面に垂直な断面、あるいは垂直な方向において、パッケージ内層信号パターン１１９の少なくとも一部は、パッケージ信号パターン１２３の少なくとも一部に重なる位置に配置される。同様に、パッケー
ジ内層グランド１３６の少なくとも一部は、パッケージ第１グランド１２５の少なくとも一部に重なる位置に配置される。また、平面視において、パッケージ内層信号パターン１１９の少なくとも一部は、パッケージ信号パターン１２３の少なくとも一部に重なる位置に配置される。パッケージ内層グランド１３６の少なくとも一部は、パッケージ第１グランド１２５の少なくとも一部に重なる位置に配置される。ここで、平面視とは、例えば、パッケージ基板１１２に対して垂直方向に各構成を投影したものとする。
図６（ｂ）に示すように、パッケージ内層信号パターン１１９は、パッケージ信号貫通導体１２９を介してパッケージ信号パターン１２３とグランド接続端子１８２とに接続する。パッケージ内層グランド１３６は、パッケージグランド貫通導体１１６を介してパッケージ第１グランド１２５、パッケージ第２グランド１１４、パッケージグランド１１５、グランド接続端子１８２に接続する。例えば、パッケージ第１グランド１２５の下にパッケージ内層グランド１３６を配置することで、グランド層のインピーダンスを下げることができ、回路のグランドが強化される。そのため、回路が安定化する。また、チップ１９１下において、パッケージ内層信号パターン１１９を、同電位のグランドであるパッケージ第２グランド１１４とパッケージグランド１１５で挟む構成にする。これにより、パッケージ内層信号パターン１１９を伝送する不要な信号ノイズがチップ１９１に結合することを抑制できる。そのため、回路が安定化する。
図７は、図５（ａ）におけるＣ－Ｃ’線の断面図であり、シャント経路１３０に沿った容量構造１２６の断面図である。チップ信号パターン１０５と、パッケージ信号パターン１２３とは、ボンディングワイヤ１１７を介して電気的に接続する。容量構造１２６は、パッケージ内層信号パターン１１９を有することが第１の実施形態と異なる。パッケージ内層信号パターン１１９は、パッケージ基板１１２の基材の内部であって、パッケージ信号パターン１２３からみて（パッケージ基板１１２の上面に垂直な方向において）、パッケージ信号パターン１２３の一部が重なる位置に配置される。また、平面視において、パッケージ内層信号パターン１１９の少なくとも一部は、パッケージ信号パターン１２３の少なくとも一部と重なる位置に配置される。信号パターンを並列に並べることで、配線のインピーダンスを下げることができ、寄生発振の抑制を容易することができる。パッケージ信号パターン１２３とパッケージ内層信号パターン１１９とは、例えばシャント経路１３０の周辺で重なるように配置されるとよい。
図８は、本実施形態の等価回路図の例である。図３の等価回路と異なり図８の等価回路図では、シャント経路１３０について、パッケージ信号パターン１２３を含む上層の回路のインダクタＬｌｉｎｅに対し、パッケージ内層信号パターン１１９を含む内層の回路のインダクタＬｌｉｎｅ2が並列に接続される。これにより、回路全体のインダクタを減少
させることができる。また、容量構造１２６とシャント素子１４０を複数有することで、回路全体のインダクタを減少させることができる。そのため、寄生発振の抑制が容易となり、回路の安定化が実現できる。
図９は、本実施形態のパッケージ１９２のインピーダンスの解析例である。図９（ａ）は解析モデルである。チップ１９１側からみたインピーダンスを解析するため、チップ１９１の位置に解析用のポートを設けた。また、電圧バイアス回路１８０は、はずした状態であり、バイアス接続端子１８１とグランド接続端子１８２は開放状態である。
図９（ｂ）は、解析結果のグラフであり、左側のグラフ９１にインピーダンスの実部、右側のグラフ９２にインピーダンスの虚部をプロットしている。横軸は周波数、縦軸はインピーダンスを示す。ここでは、容量構造１２６の有無と、容量構造１２６を構成するパッケージ基板１１２の一部である基材厚みの違いの結果をプロットしている。解析によると、容量構造１２６を付与することで、インピーダンスの実部と虚部の値が減少（低下）
していることがわかる。詳細には、１０ＭＨｚ以上１０ＧＨｚ以下の周波数帯域（周波数範囲）において、シャント経路１３０のインピーダンスを１Ω以下にできることを確認した。そして、容量構造１２６を構成するパッケージ基板１１２の基材厚みを変更することにより、シャント経路１３０のインピーダンスを制御できることを確認した。
図１０は、容量構造１２６の効果を確認するための、寄生発振の測定結果を示すグラフである。図１０（ａ）は時間波形であり、横軸は時間、縦軸は電圧を示す。図１０（ｂ）は周波数特性であり、横軸は周波数、縦軸は振幅を示す。図１０では、容量構造１２６がある場合とない場合の結果を比較した。図１０によると、容量構造１２６がない場合、約２００ＭＨｚでの寄生発振が確認されるが、容量構造１２６を加えることで、この寄生発振が抑制できていることがわかる。
本実施形態の容量構造１２６は、これまで説明した構造に限らない。図１１は、本実施形態の変形例の、図５（ａ）のＣ－Ｃ’線での断面図である。例えば、図１１（ａ）のように、容量構造１２６は、パッケージ第２グランド１１４より上方のパッケージ内層信号パターン１１９やパッケージ内層グランド１３６等の内層配線がなくてもよい。また、図１１（ｂ）のように、容量構造１２６は、パッケージ信号パターン１２３側からみて、パッケージ内層グランド１３６の一部とパッケージ信号パターン１２３の一部を重ねて配置することで、容量構造１２６の容量を調整することもできる。また、図１１（ｃ）のように、容量構造１２６は、パッケージ第２グランド１１４より上方について、複数の階層で内層配線を配線してもよい。
（第３の実施形態）
第３の実施形態に係る高周波回路装置について、図１２と図１３を用いて説明する。尚、これまでの説明と共通する部分の説明は省略する。本実施形態は、これまで説明した実施形態の変形例である。
図１２は、本実施形態の、図１（ａ）のＡ－Ａ’線の断面図である。これまでのチップ１９１は、パッケージ１９２に設けたキャビティ１１０の内部に配置していたが、本実施形態では、キャビティ１１０をなくし、パッケージ１９２のシャント素子１４０が実装される面にチップ１９１を実装する。
本実施形態の構成はこれに限らない。例えば、図１３（ａ）のように、パッケージ１９２は、これまで説明したパッケージ内層グランド１３６やパッケージ内層信号パターン１１９等の内層配線を有していてもよい。また、図１３（ｂ）のように、パッケージ信号パターン１２３とパッケージ内層グランド１３６により、容量構造１２６の容量を調整する構成も取り得る。また、図１３（ｃ）のように、パッケージ基板１１２の厚み方向について、複数の階層で内層配線を有していてもよい。
（第４の実施形態）
第４の実施形態に係る高周波回路装置について、図１４を用いて説明する。尚、これまでの説明と共通する部分の説明は省略する。本実施形態は、これまで説明した実施形態の変形例である。
図１４のように、本実施形態では、チップ１９１からシャント経路１３０に至る領域の一部について、パッケージ基板１１２の厚み方向に集中定数素子を配置するところが異なる。例えば、図１４（ａ）では、チップ１９１の横方向に集中定数素子１４１であるコンデンサを厚み方向に実装する。図１４（ａ）では、集中定数素子１４１の一方の端子は、パッケージ第２グランド１１４に接続し、他方の端子は、ボンディングワイヤ１１７により、チップ側信号パッド１０６とパッケージ側信号パッド１１８に接続する。また、図１４（ｂ）のように、集中定数素子１４１にチップ１９１を実装することもできる。図１４
（ｂ）では、集中定数素子１４１の一方の端子は、パッケージ内層信号パターン１１９に接続し、他方の端子は、導電層１１１を介してチップ１９１の裏面チップグランド１０７に接続する。尚、集中定数素子１４１は、集中定数回路であってもよい。
本構成によれば、パッケージ基板１１２の厚み方向に回路を構成することができるので、パッケージ１９２の大きさを変えずに、パッケージ１９２に組み込む回路数を増やすことができる。言い換えると、回路の集積度を上げることが容易となる。また、これまで容量構造１２６の誘電体はパッケージ基板１１２の基材の誘電体に限定されていたが、本構成により、異なる誘電体材料を容量構造１２６として使用することでき、回路調整の自由度が上がる。
（第５の実施形態）
第５の実施形態に係る高周波回路装置について、図１５を用いて説明する。尚、これまでの説明と共通する部分の説明は省略する。本実施形態は、これまで説明した実施形態の変形例である。
本実施形態では、図１５のように、チップ１９１の上面と、パッケージ基板１１２の上面の一部または全部について、封止を行う封止層１３４をさらに有する。封止層１３４はテラヘルツ波１９３に対し損失が小さい透明な樹脂材料を使用する。発熱体であるチップ１９１の周囲を封止層１３４で封止することで、封止層１３４に沿ってチップ１９１が発生した熱量を広い領域に拡散することができる。そのため、チップ１９１の放熱が改善しチップ１９１を構成する高周波素子１０１の熱破壊を抑制することができる。
（その他実施形態）
以上、本発明の好ましい実施形態および実施例について説明したが、本発明はこれらの実施形態および実施例に限定されず、その要旨の範囲内で種々の変形および変更が可能である。例えば、上述の実施形態および実施例では、キャリアが電子である場合を想定して説明しているが、これに限定されるものではなく、正孔（ホール）を用いているものであってもよい。また、基板や誘電体の材料は用途に応じて選定すればよく、シリコン、ガリウムヒ素、インジウムヒ素、ガリウムリンなどの半導体や、ガラス、セラミック、ポリテトラフルオロエチレン、リエチレンテレフタラートなどの樹脂を用いることができる。なお、各実施形態および実施例における上述の構造と材料は、所望の周波数などに応じて適宜選定すればよい。
さらに、上述の実施形態および実施例では、テラヘルツ波の共振器として正方形パッチアンテナを用いている。しかし、共振器の形状はこれに限られたものではなく、例えば、矩形および三角形などの多角形、円形、楕円形などのパッチ導体を用いている構造の共振器などを用いてもよい。
また、半導体素子に集積する微分負性抵抗素子の数は、１つに限るものではなく、微分負性抵抗素子を複数有する共振器としてもよい。線路の数も１つに限定されず、複数の線路を設ける構成でもよい。
また、上記では、ＲＴＤとして、ＩｎＰ基板上に成長したＩｎＧａＡｓ／ＡｌＡｓからなる２重障壁ＲＴＤについて説明してきた。しかし、これらの構造や材料系に限られることなく、他の構造や材料の組み合わせであってもよい。例えば、３重障壁量子井戸構造を有するＲＴＤや、４重以上の多重障壁量子井戸構造を有するＲＴＤを用いてもよい。
また、ＲＴＤの材料として、以下の組み合わせのそれぞれを用いてもよい。
・ＧａＡｓ基板上に形成したＧａＡｓ／ＡｌＧａＡｓ／およびＧａＡｓ／ＡｌＡｓ、Ｉｎ
ＧａＡｓ／ＧａＡｓ／ＡｌＡｓ
・ＩｎＰ基板上に形成したＩｎＧａＡｓ／ＩｎＡｌＡｓ、ＩｎＧａＡｓ／ＡｌＡｓ、ＩｎＧａＡｓ／ＡｌＧａＡｓＳｂ
・ＩｎＡｓ基板上に形成したＩｎＡｓ／ＡｌＡｓＳｂおよびＩｎＡｓ／ＡｌＳｂ
・Ｓｉ基板上に形成したＳｉＧｅ／ＳｉＧｅ
また、上述の実施形態および実施例において説明した高周波回路装置を発信器として検出システムに用いることができる。検出システムは、例えば、高周波回路装置を発信器とし、発信器からの高周波を受信する受信器と、受信器からの信号を処理する処理回路とを有する。検出システムとは、例えば、テラヘルツ波によるイメージングシステムであってもよい。また検出システムにおいて、高周波回路装置を受信器とすることもでき、高周波回路装置を発信機と受信器の両方に用いることもできる。
１００：高周波回路装置 １０１：高周波素子 １０２：高周波回路
１０３：チップグランド １０５：チップ信号パターン １１２：パッケージ基板
１１４：パッケージ第２グランド １２３：パッケージ信号パターン
１２５：パッケージ第１グランド １２６：容量構造 １３０：シャント経路
１４０：シャント素子 １９１：チップ

Claims (15)

  1. 高周波素子と、高周波回路と、信号導体と、チップグランドと、を含むチップと、
    上面と前記上面とは反対側の裏面とを有する基材を含み、前記チップが配置されたパッケージ基板と、
    を備える高周波回路装置において、
    前記パッケージ基板の前記上面に配置された、前記信号導体と電気的に接続するパッケージ信号導体と、前記チップグランドと電気的に接続するパッケージ第１グランドと、前記パッケージ信号導体と前記パッケージ第１グランドとに電気的に接続するシャント素子と、から構成されるシャント経路と、
    前記パッケージ基板の前記基材の内部、および前記裏面の少なくともいずれかに配置されたパッケージ第２グランドと、を有し、
    前記基材の一部と、前記シャント経路の一部と、前記パッケージ第２グランドは、容量構造を構成する、
    ことを特徴とする高周波回路装置。
  2. 前記容量構造により、前記シャント経路のインピーダンスが所定値以下となる周波数範囲は、１０ＭＨｚ以上１０ＧＨｚ以下の範囲である、
    ことを特徴とする請求項１に記載の高周波回路装置。
  3. １０ＭＨｚ以上１０ＧＨｚ以下の範囲で、前記シャント経路のインピーダンスは、１Ω以下である、
    ことを特徴とする請求項２に記載の高周波回路装置。
  4. 前記パッケージ基板の裏面に配置したパッケージグランドをさらに有する、
    ことを特徴とする請求項１から３のいずれか１項に記載の高周波回路装置。
  5. 前記チップは、チップグランド貫通導体と、裏面チップグランドとをさらに有し、
    前記チップグランド貫通導体は、前記チップの上面に配置された前記チップグランドと前記チップの裏面に配置された裏面チップグランドとを接続し、
    前記裏面チップグランドは、導電層を介して、前記パッケージ基板の前記パッケージ第２グランド或いは前記パッケージグランドに接続する、
    ことを特徴とする請求項４に記載の高周波回路装置。
  6. 前記パッケージ第１グランドと前記パッケージ第２グランドを接続するパッケージグランド貫通導体をさらに有し、
    前記高周波回路の高周波信号の実効的な波長を波長λｓｉｇ、前記シャント経路で発生する寄生発振の実効的な波長を波長λｐａｒａとするとき、前記高周波素子と前記パッケージグランド貫通導体との距離Ｌは、
    λｓｉｇ≦Ｌ≦λｐａｒａ
    である、
    ことを特徴とする請求項１から５のいずれか１項に記載の高周波回路装置。
  7. 前記パッケージ基板の前記基材の内部であって、前記パッケージ基板の上面に垂直な方向において前記パッケージ信号導体と一部が重なる位置に配されたパッケージ内層信号導体をさらに有する、
    ことを特徴とする請求項１から６のいずれか１項に記載の高周波回路装置。
  8. 前記シャント経路からみて、前記シャント経路の一部と、前記パッケージ第１グランドの一部と、前記パッケージ第２グランドの一部とが重なるように配置される、
    ことを特徴とする請求項１から７のいずれか１項に記載の高周波回路装置。
  9. 前記パッケージ基板は、前記チップを収めるキャビティをさらに有し、
    前記キャビティの底面において、前記チップの裏面に配置された裏面チップグランドと前記パッケージ第２グランドとが電気的に接続する、
    ことを特徴とする請求項１から８のいずれか１項に記載の高周波回路装置。
  10. 前記信号導体と、前記パッケージ信号導体とは、ワイヤを介して電気的に接続する、
    ことを特徴とする請求項１から９のいずれか１項に記載の高周波回路装置。
  11. 前記チップから前記シャント経路に至る領域の一部において、前記パッケージ基板の厚み方向に集中定数素子が配置される、
    ことを特徴とする請求項１から１０のいずれか１項に記載の高周波回路装置。
  12. 前記チップの上面と、前記パッケージ基板の上面の一部または全部とを封止する封止層をさらに有する、
    ことを特徴とする請求項１から１１のいずれか１項に記載の高周波回路装置。
  13. 前記チップは、前記基材の上面に配置する、
    ことを特徴とする請求項１から１２のいずれか１項に記載の高周波回路装置。
  14. 前記高周波素子は、負性抵抗素子であり、
    前記高周波回路は、テラヘルツ波を送信または受信するアンテナである、
    ことを特徴とする請求項１から１３のいずれか１項に記載の高周波回路装置。
  15. 請求項１から１４のいずれか１項に記載の高周波回路装置を発信器とし、
    前記発信器からの高周波を受信する受信器と、
    前記受信器からの信号を処理する処理回路と、を有する検出システム。
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