JP2023086670A - レガシ周辺デバイスを用いた暗号コンピューティング - Google Patents

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Abstract

Figure 2023086670000001
【課題】レガシ周辺デバイスを用いたセキュアメモリアクセスを実現する装置、方法及びプログラムを提供する。
【解決手段】ＣＣＩＯエージェントは、は、読み取り要求を、相互接続にわたって周辺デバイスから受信する。読み取り要求は、プロセス識別子および暗号化された仮想アドレスを含む。さらに、１つまたは複数のキーを、読み取り要求のプロセス識別子に基づいて取得し、読み取り要求の暗号化された仮想アドレスを１つまたは複数のキーに基づいて復号化し、暗号化されていない仮想アドレスを取得し、暗号化されたデータを、暗号化されていない仮想アドレスに基づいてメモリから取得し、暗号化されたデータを１つまたは複数のキーに基づいて復号化し、平文データを取得し、取得した平文データを、相互接続にわたって周辺デバイスへ送信する。
【選択図】図４

Description

本開示は、概してコンピュータシステムの分野に関し、より詳細には、メモリ動作における暗号コンピューティングに関する。
本開示は、概して、コンピュータシステムの分野に関し、より具体的には、暗号コンピューティングに関する。
暗号コンピューティングは、プロセッサコンポーネントの内部の暗号メカニズムを使用して、コンピューティングシステムにより格納されるデータを保護するコンピュータシステムセキュリティソリューションを指し得る。暗号メカニズムは、キー、トウィークまたは他のセキュリティメカニズムを用いてデータ自体および／またはデータのポインタを暗号化するために用いられ得る。暗号コンピューティングは、コンピューティング業界における重要なトレンドであり、コンピューティング自体の基盤が基本的に暗号化されるようになっている。暗号コンピューティングは、著しい変貌を表しており、システムセキュリティの根本的な再考という、産業界に大きな影響を与えるものである。
本開示ならびにその特徴および利点のより完全な理解を提供するために、同様の参照番号が同様の部分を表す添付図面と併せて、以下の説明を参照する。
本開示の少なくとも１つの実施形態による、セキュアメモリアクセスロジックを用いて構成された例示的なコンピューティングデバイスの簡略ブロック図である。
本開示の少なくとも１つの実施形態による、一般化済みのエンコードされたポインタをそのポインタにより参照されるデータの暗号化へバインドするプロセスを示すフロー図である。
本開示の少なくとも１つの実施形態による、一般化済みのエンコードされたポインタへバインドされたデータを復号化するプロセスを示すフロー図である。
特定の実施形態による、ＩＯデバイスに暗号コンピューティングを提供する例示的なシステムの簡略ブロック図を示す。
本開示の実施形態による読み取りプロセスの例示的なフロー図を示す。
本開示の実施形態による書き込みプロセスの例示的なフロー図を示す。
本開示の実施形態による、ＣＣキーを格納するために用いられ得る１つの例示的な階層構造を示す。
相互接続アーキテクチャを含むコンピューティングシステムの一実施形態を示す。
階層型スタックを含む相互接続アーキテクチャの一実施形態を示す。
ＣＸＬリンクを利用した例示的なシステムを示す簡略ブロック図を示す。
ＣＸＬリンクを実装するために利用される１つの例示的なポートアーキテクチャを示す簡略ブロック図を示す。
少なくとも１つの実施形態による例示的な暗号コンピューティング環境を示すブロック図である。
少なくとも１つの実施形態による例示的なプロセッサを示すブロック図である。
特定の実施形態による例示的なインオーダパイプラインおよび例示的なレジスタリネーミングアウトオブオーダ発行／実行パイプラインの両方を示すブロック図である。
特定の実施形態による、プロセッサに含まれるインオーダキテクチャコアの例示的な実施形態と、例示的なレジスタリネーミングアウトオブオーダ発行／実行アーキテクチャコアとの両方を示すブロック図である。
少なくとも１つの実施形態による例示的なコンピュータアーキテクチャのブロック図である。
本開示の実施形態による、ソース命令セット内のバイナリ命令をターゲット命令セット内のバイナリ命令へ変換するためのソフトウェア命令コンバータの使用を対比するブロック図である。
本開示は、暗号コンピューティングの文脈において用いられ得るメモリ書き込み命令を実装するための様々な可能な実施形態または例を提供する。概して、暗号コンピューティングは、プロセッサコンポーネントの内部の暗号メカニズムを計算の一部として使用するコンピュータシステムセキュリティソリューションを指し得る。いくつかの暗号コンピューティングシステムは、暗号化されたメモリアクセス命令を用いた、プロセッサコア内のポインタアドレス（またはそれらの複数の部分）、キー、データおよびコードの暗号化および復号化を実装し得る。したがって、プロセッサコアのマイクロアーキテクチャパイプラインは、そのような暗号化および復号化オペレーションをサポートするように構成され得る。
本願において開示される実施形態は、メモリ内のメモリ領域の暗号分離を実現しつつメモリへの領域外アクセスを事前にブロックすることに関する。暗号分離は、１つまたは複数の異なるパラメータを用いて暗号化されているメモリの異なる領域またはエリアから生じる隔離を指し得る。パラメータは、キーおよび／またはトウィークを含み得る。分離されたメモリ領域は、ソフトウェアエンティティ（例えば、仮想マシン（ＶＭ）、アプリケーション、機能、スレッド）のデータ構造および／またはコードを含むオブジェクトから構成され得る。したがって、隔離は、例えば、仮想マシン間の隔離、アプリケーション間の隔離、機能間の隔離、スレッド間の隔離またはデータ構造（例えば、少数のバイト構造）間の隔離など、任意のレベルの粒度でサポートされ得る。
特定のメモリ領域に関連付けられたデータまたはコードの暗号化オペレーションおよび復号化オペレーションは、暗号アルゴリズムにより、そのメモリ領域に関連付けられたキーを用いて実行され得る。少なくともいくつかの実施形態において、暗号アルゴリズムはまた（または代替的に）、トウィークを入力として用い得る。概して、「キー」および「トウィーク」などのパラメータは、入力値を示すように意図されている。入力値は、秘密および／または一意であってよく、かつ、暗号化された出力値または復号化された出力値をそれぞれ生成するために暗号化プロセスまたは復号化プロセスにより用いられるキーは、少なくとも、暗号分離されているメモリ領域またはサブ領域中の一意の値であってよい。キーは、例えば、命令セット拡張を通じてアクセス可能であるプロセッサレジスタまたはプロセッサメモリ（例えば、プロセッサキャッシュ、連想メモリ（ＣＡＭ）等）のいずれかにおいて維持され得る。トウィークは、エンコードされたポインタ（例えば、内部に埋め込まれたセキュリティコンテキスト情報）から、暗号化／復号化されているデータまたはコードが格納されているか格納されるべきメモリアドレスへ導出されてよく、少なくともいくつかのシナリオでは、メモリ領域に関連付けられたセキュリティコンテキスト情報も含み得る。
読み取りオペレーションと書き込みオペレーションとを含む、本明細書において開示される少なくともいくつかの実施形態は、データまたはコードのメモリ位置のポインタがタグおよび／または他のメタデータ（例えば、セキュリティコンテキスト情報）を用いてエンコードされ、データまたはコード暗号（例えば、暗号化および復号化）アルゴリズムへのトウィーク入力の少なくとも一部分を導出するために用いられ得る、ポインタベースのデータ暗号化および復号化に関する。したがって、暗号アドレシング層とデータ／コード暗号化および復号化との間で、暗号バインドが作成され得る。これにより、境界が暗黙的に実現される。なぜなら、オブジェクト（例えば、データ）の端部を超えて浮遊するポインタが、その隣接するオブジェクトに対して不正確なタグ値を用いる可能性があるからである。１つまたは複数の実施形態において、ポインタは、線形アドレス（本明細書において、「メモリアドレス」とも称される）を用いてメモリ位置およびメタデータへエンコードされる。いくつかのポインタエンコードでは、ポインタ内のアドレスのスライスまたはセグメントが、複数のビットを含み、秘密アドレスキーと、メタデータに基づくトウィークとに基づいて暗号化（復号化）される。他のポインタは、平文メモリアドレス（例えば、線形アドレス）およびメタデータを用いてエンコードされ得る。
メモリ領域の暗号分離を実現しつつ領域外メモリアクセスを事前にブロックするためのいくつかの実施形態を例示する目的で、データ保護およびメモリ安全性に関連するオペレーションおよびアクティビティを最初に理解することが重要である。したがって、以下の基礎的な情報は、本開示が適切に説明され得る基礎として参照され得る。
既知のコンピューティング技術（例えば、プロセス／カーネル分離のためのページテーブル、仮想マシンマネージャ、マネージドランタイム等）は、アーキテクチャおよびメタデータを用いてデータの保護および隔離を提供してきた。例えば、以前のソリューションでは、ＣＰＵ境界外のメモリコントローラは、メモリの暗号化および復号化を粗い粒度（例えば、アプリケーション）でサポートしており、暗号化されたデータの隔離は、アクセス制御を介して実現されている。典型的には、暗号化エンジンは、ＣＰＵコア外にあるメモリコントローラ内に配置される。暗号化されるべく、データは、キーが暗号化に用いられるべきある識別情報と共に、コアからメモリコントローラへ移動する。この識別情報は、物理アドレス内のビットを介して通信される。したがって、追加のキーまたはトウィークを提供するための何らかの逸脱があると、キーまたはトウィークの追加のインデックスまたは識別情報が物理アドレスで搬送されることを可能にするために、（例えば、新しいバスのための）費用が増加したり、追加ビットがアドレスバスから「盗まれ」たりし得る。アクセス制御がメタデータの使用を必要とし得るので、プロセッサは、ルックアップテーブルを用いて、所有権、メモリサイズ、位置、タイプ、バージョン等に関するデータについてのポリシーまたはデータをエンコードする。メタデータを動的に格納およびロードするには、追加のストレージ（メモリオーバーヘッド）が必要であり、性能、特に、細かい粒度のメタデータ（サービスとしての機能（ＦａａＳ）のワークロードまたはオブジェクト境界情報に関するものなど）に影響を及ぼす。
メモリコンパートメント（本明細書において、「メモリ領域」とも称される）の暗号分離により、前述の問題（その他）の多くが解決する。暗号分離は、基本的に新しい細かい粒度の保護モデルを用いて、プロセス分離、ユーザ空間およびカーネルのレガシモードを冗長にし得る。メモリコンパートメントの暗号分離では、保護は暗号であり、様々なタイプのプロセッサユニット（例えば、プロセッサおよびアクセラレータ）が同様に、秘密キー（ならびに任意選択的にトウィークおよび暗号）を利用して、アクセス制御および分離をますます高い粒度で提供する。実際には、隔離は、１バイトのオブジェクトと同じくらい小さいメモリコンパートメントから仮想マシン全体のためのデータおよびコードと同じくらい大きいメモリコンパートメントについてサポートされ得る。少なくともいくつかのシナリオでは、暗号分離によって、個々のアプリケーションまたは機能が境界になり、各アドレス空間が複数の別個のアプリケーションまたは機能を含むことが可能になり得る。オブジェクトは、ポインタを介して、隔離境界にわたって選択的に共有され得る。これらのポインタは、暗号エンコードまたは非暗号エンコードであり得る。さらに、１つまたは複数の実施形態において、暗号化および復号化は、プロセッサコア内部、コア境界内で発生する。Ｌ１キャッシュまたはメインメモリなど、コアの外部のメモリユニットにデータが書き込まれる前に暗号化が発生するので、キーまたはトウィーク情報を伝達するのに物理アドレスからビットを「盗む」必要はなく、任意で、多数のキーおよび／またはトウィークがサポートされ得る。
暗号分離は、暗号アドレシング層という概念を活用している。暗号アドレシング層において、プロセッサは、暗黙的および／または明示的なメタデータ（例えば、コンテキスト情報）および／または（例えば、トウィーク可能ブロック暗号（例えば、暗号文の盗みを用いたＸＯＲ－暗号化－ＸＯＲベースのトウィーク済みコードブックモード（ＸＴＳ））のトウィークとしての）メモリアドレス自体のスライスに基づいて、ソフトウェア割り当てメモリアドレス（線形／仮想アドレス空間内のアドレスであり、「ポインタ」とも称される）の少なくとも一部分を暗号化する。本明細書において用いられる場合、「トウィーク」は、とりわけ、通常の平文または暗号文の入力およびキーに加えて、ブロック暗号への追加の入力を指し得る。トウィークは、値を表す１つまたは複数のビットを含む。１つまたは複数の実施形態では、トウィークは、ブロック暗号のための初期化ベクトル（ＩＶ）の全部または一部を構成し得る。結果として生じる暗号エンコードされたポインタは、メモリアドレスの暗号化された部分（またはスライス）と、エンコードされたメタデータ（例えば、コンテキスト情報）のいくつかのビットとを含み得る。アドレスの復号化が実行される場合において、トウィークを作成するために用いられる情報（例えば、暗黙的および／または明示的なメタデータ、メモリアドレスの平文アドレススライス等）が、メモリアロケータによるメモリアドレスの元の割り当て（例えば、ソフトウェア割り当て方法）に対応しているときは、プロセッサは、このアドレスを正しく復号化できる。そうでなければ、ランダムアドレス結果が、障害を引き起こし、プロセッサによって捕捉されることになる。
これらの暗号エンコードされたポインタ（またはそれらの複数の部分）がさらに、プロセッサにより、参照したデータ（暗号エンコードされたポインタにより参照されたデータ）を暗号化／復号化するために用いられるデータ暗号化暗号へのトウィークとして用いられることで、暗号アドレシング層とデータ／コード暗号化との間に暗号バインドが作成され得る。いくつかの実施形態において、暗号エンコードされたポインタが復号化およびデコードされ、線形アドレスが取得され得る。線形アドレス（またはそれらの複数の部分）は、プロセッサにより、データ暗号化暗号へのトウィークとして用いられ得る。代替的に、いくつかの実施形態において、メモリアドレスは、暗号化されないことがあるが、ポインタは、依然として、ポインタの中の一意の値を表すいくつかのメタデータを用いてエンコードされ得る。本実施形態において、エンコードされたポインタ（またはその一部分）は、プロセッサにより、データ暗号化暗号へのトウィークとして用いられ得る。メモリアドレスを暗号化／復号化するためにブロック暗号への入力として用いられるトウィークは、本明細書では「アドレストウィーク」とも称されることに留意されたい。同様に、データを暗号化／復号化するためにブロック暗号への入力として用いられるトウィークは、本明細書では「データトウィーク」とも称される。
暗号エンコードされたポインタ（または非暗号エンコードされたポインタ）は、暗号化を介してデータを分離するために用いられ得るが、データの完全性は、依然として脆弱であり得る。例えば、暗号分離データの不正なアクセスにより、データが暗号化されているかどうかにかかわらずそのデータが格納されているメモリ領域が破損し、ビクティムが知らないうちにデータコンテンツが破損し得る。データ完全性は、メッセージ認証コード（ＭＡＣ）のような完全性検証（またはチェック）メカニズムを用いて、もしくは復号化されたデータのエントロピー計測に暗黙的に基づいて、またはその両方により、サポートされ得る。一例において、ＭＡＣコードは、キャッシュラインごとに格納されてよく、データが破損しているかどうかを判定するためにキャッシュラインが読み取られる度に評価されてよい。しかしながら、そのようなメカニズムでは、不正なメモリアクセスを事前に検出しない。代わりに、メモリの破損（例えば、境界越えアクセス）が、事前方式（例えば、データが書き込まれる前）ではなく、反応性方式（例えば、データが書き込まれた後）で検出され得る。例えば、メモリの破損は、ソフトウェアエンティティに対して境界越えであるメモリ位置において実行される書き込みオペレーションにより生じ得る。暗号コンピューティングでは、書き込みオペレーションは、メモリ位置について無効であるキーおよび／またはトウィークを用い得る。後続の読み取りオペレーションがそのメモリ位置で実行される場合、読み取りオペレーションは、破損したメモリに対して異なるキーを用いて破損を検出し得る。例えば、読み取りオペレーションが有効キーおよび／またはトウィークを用いる場合、取得されたデータは、適切に復号化せず、例えばメッセージ認証コードを用いて、または復号化されたデータにおける高水準のエントロピー（ランダム性）を検出することにより、破損が検出され得る（暗黙完全性）。
図１は、本開示の少なくとも１つの実施形態によるセキュアメモリアクセスロジックを用いてメモリ領域の暗号分離を実現しつつ、メモリへの領域外アクセスに対する事前ブロック技術を実装するための例示的なコンピューティングデバイス１００の簡略ブロック図である。示される例において、コンピューティングデバイス１００は、アドレス暗号ユニット１０４と、暗号コンピューティングエンジン１０８と、セキュアメモリアクセスロジック１０６と、キャッシュ１７０（例えば、Ｌ１キャッシュ、Ｌ２キャッシュ）および補助プロセッサメモリ１８０などのメモリコンポーネントとを有するプロセッサ１０２を含む。セキュアメモリアクセスロジック１０６は、様々なキーおよび／またはトウィークに基づいてデータを暗号化し、次に、読み取るべき暗号化されたデータおよび復号化ロードロジック１６０を格納し、次に、これらのキーおよび／またはトウィークに基づいてデータを復号化するための暗号化ストアロジック１５０を含む。暗号コンピューティングエンジン１０８は、様々なキーおよび／またはトウィークに基づいて、ロードオペレーションのためにデータまたはコードを復号化し、様々なキーおよび／またはトウィークに基づいて、格納オペレーションのためにデータまたはコードを暗号化するように構成され得る。アドレス暗号ユニット１０４は、線形アドレスにより参照されるデータまたはコードへのポインタ内でエンコードされた線形アドレス（または線形アドレスの一部分）を復号化および暗号化するように構成され得る。
プロセッサ１０２は、レジスタ１１０も含む。レジスタ１１０は、例えば、汎用レジスタおよび専用レジスタ（例えば、制御レジスタ、モデル固有レジスタ（ＭＳＲ）等）を含み得る。レジスタ１１０は、メモリアドレスへのエンコードされたポインタ１１４など、１つまたは複数の実施形態において用いられ得る様々なデータを含み得る。エンコードされたポインタは、暗号エンコードまたは非暗号エンコードされ得る。エンコードされたポインタは、いくつかのメタデータを用いてエンコードされている。エンコードされたポインタが暗号エンコードである場合、アドレスビットの少なくとも一部分（またはスライス）が暗号化される。いくつかの実施形態において、アドレス、コードおよび／またはデータの暗号化および復号化に用いられるキー１１６が、レジスタ１１０に格納され得る。いくつかの実施形態において、アドレス、コードおよび／またはデータの暗号化および復号化に用いられるトウィーク１１７が、レジスタ１１０に格納され得る。
プロセッサキー１０５（本明細書において、「ハードウェアキー」とも称される）は、様々な暗号化、復号化および／またはハッシュ演算に用いられてもよく、プロセッサ１０２のハードウェア内のセキュアキーとして構成されてもよい。プロセッサキー１０５は、例えば、ヒューズに格納されてもよく、リードオンリメモリに格納されてもよく、ランダム化されたビットの一貫したセットを生成する物理的に複製不可能な関数により生成されてもよい。概して、プロセッサキー１０５は、ハードウェア内で構成され、プロセッサ１０２には認識されているが、特権ソフトウェア（例えば、オペレーティングシステム、仮想マシンマネージャ（ＶＭＭ）、ファームウェア、システムソフトウェア等）または非特権ソフトウェアには認識されていないか、そうでなければ利用可能ではないことがある。
セキュアメモリアクセスロジック１０６は、エンコードされたポインタ１１４により指し示されるメモリ位置を保護し、かつ／またはこれらのメモリ位置にアクセス制御を提供すべく、エンコードされたポインタ１１４についてのメタデータを利用する。このメタデータは、エンコードされたポインタ１１４の未使用ビット（例えば、６４ビットアドレスの非標準ビット、または、メタデータを格納するためにアドレス範囲の対応する上位ビットが用いられ得るように例えばオペレーティングシステムにより確保されたアドレスセット範囲）へエンコードされる。例えば、セキュアメモリアクセスロジック１０６によって提供される、メタデータのエンコードおよびデコードにより、エンコードされたポインタ１１４が操作されてバッファオーバーフローを引き起こすのを防ぐことができ、かつ／または、プログラムコードが、アクセスするための許可を有していないメモリにアクセスするのを防ぐことができる。ポインタは、メモリが（例えば、オペレーティングシステムによりヒープに）割り当てられ、複数の異なる態様のいずれかで実行プログラムに提供される場合にエンコードされてよく、これには、ｍａｌｌｏｃ、ａｌｌｏｃもしくはｎｅｗなどの関数の使用によるもの、または、ローダを介して暗黙的に行われるもの、もしくはコンパイラによりメモリを静的に割り当てること等を含む。結果として、割り当てられたメモリを指し示すエンコードされたポインタ１１４は、アドレスメタデータを用いてエンコードされる。
アドレスメタデータは、有効範囲メタデータを含み得る。有効範囲メタデータは、エンコードされたポインタ１１４の値を実行プログラムが有効範囲内で操作することを可能にするが、エンコードされたポインタ１１４を用いて有効範囲を超えてメモリがアクセスされる場合、エンコードされたポインタ１１４を破損させてしまう。代替的に、または追加的に、有効範囲メタデータは、有効コード範囲、例えば、プログラムコードがアクセスすることを許可されるメモリの範囲を識別するために用いられ得る（例えば、エンコードされた範囲情報は、レジスタ上に明示的な範囲を設定するために用いられ得る）。アドレスメタデータにおいてエンコードされ得る他の情報は、エンコードされたポインタ１１４に関するアクセス（または許可）制約（例えば、参照されたメモリを書き込んだり、実行したり、読み取ったりするために、エンコードされたポインタ１１４が用いられ得るかどうか）を含む。
少なくともいくつかの他の実施形態において、例えば、平文アドレススライスのサイズ（例えば、エンコードされたポインタに埋め込まれたメモリアドレスの平文スライスにおけるビットの数）、メモリ割り当てサイズ（例えば、エンコードされたポインタにより参照される割り当てられたメモリのバイト）、データまたはコードのタイプ（例えば、プログラム言語により定義される、データまたはコードのクラス）、許可（例えば、エンコードされたポインタの読み取り、書き込みおよび実行の許可）、データまたはコードの（例えば、データまたはコードが格納されている）位置、ポインタ自体が格納されるメモリ位置、データまたはコードの所有権、エンコードされたポインタのバージョン（例えば、新しく割り当てられたメモリについてエンコードされたポインタが作成される度にインクリメントされるシーケンス番号により、参照された割り当て済みメモリの現在の所有権が時間内に決定する）、（例えば、エンコードされたポインタとの関連付けのために生成される）ランダム化されたビットのタグ、特権レベル（例えば、ユーザまたはスーパバイザ）、暗号コンテキスト識別子（または暗号コンテキストＩＤ）（例えば、エンコードされたポインタの各々のランダム化されたか確定的に一意な値）等、他のメタデータ（またはコンテキスト情報）が、エンコードされたポインタ１１４の未使用ビットにエンコードされ得る。例えば、一実施形態において、アドレスメタデータは、エンコードされたポインタ内の平文アドレススライスのサイズをエンコードするサイズメタデータを含み得る。サイズメタデータは、実行プログラムにより修正され得るエンコードされたポインタ内の最下位ビットの数を指定し得る。サイズメタデータは、プログラムにより要求されるメモリの量に依存する。したがって、１６バイトが要求される場合、サイズメタデータは、４（またはポインタの５つの上位ビットにおける００１００）としてエンコードされ、ポインタの４つの最下位ビットは、メモリの要求された１６バイトのアドレス指定を可能にするための修正可能ビットとして指定される。いくつかの実施形態において、アドレスメタデータは、敵対者に対してタグを予測不可能にするために、エンコードされたポインタに関連付けられたランダム化されたビットのタグを含み得る。敵対者は、ポインタにより参照されるメモリにアクセスできるようにタグ値の推測を試みることがあるが、タグ値をランダム化することにより、バージョン値を生成するための決定論的アプローチと比較して、敵対者がこの値を成功裏に推測する可能性を低くし得る。いくつかの実施形態において、ポインタは、バージョン番号（または他の確定的に異なる値）を含み得る。バージョン番号により、ランダム化されたタグ値の代わりに、またはそれに加えて、参照された割り当て済みデータの現在の所有権が時間内に決定する。例えばバージョン番号を生成するためのアルゴリズムが予測可能であるせいで敵対者がメモリ領域の現在のタグ値またはバージョン番号を推測することができる場合でも、敵対者は、後にポインタのその部分を復号化するために用いられるキーにアクセスできないことに起因して、ポインタの対応する暗号化された部分を依然として正しく生成できないことがある。
例示的なセキュアメモリアクセスロジック１０６は、プロセッサ命令の一部として（例えば、プロセッサ命令セットアーキテクチャの一部として）、またはマイクロコード（例えば、リードオンリメモリに格納され、プロセッサ１０２により直接実行される命令）として具現化される。他の実施形態において、セキュアメモリアクセスロジック１０６の複数の部分は、ハードウェア、ファームウェア、ソフトウェア、またはそれらの組み合わせとして（例えば、コンピューティングデバイス１００の特権システムコンポーネント１４２により実行されるプログラミングコードとして）具現化され得る。一例において、復号化ロードロジック１６０および暗号化ストアロジック１５０は、それぞれの復号化オペレーションおよび暗号化オペレーションを実行してメモリコンパートメントを分離する新しいロード（読み取り）および格納（書き込み）プロセッサ命令の一部として具現化される。復号化ロードロジック１６０および暗号化ストアロジック１５０は、新しいプロセッサ命令（例えば、ＭＯＶなどの既存のプロセッサ命令に相当するものであってよい）を利用したメモリ読み取りオペレーションおよびメモリ書き込みオペレーションに関し、エンコードされたメタデータを検証する。メモリから値を読み取る（例えば、ロード）ために、またはメモリに値を書き込む（例えば、格納）ために、汎用レジスタがメモリアドレスとして用いられる。
セキュアメモリアクセスロジック１０６は、例えばコンピューティングデバイス１００によるプログラム（ユーザ空間アプリケーション１３４など）の実行中に、エンコードされたポインタ「インライン」のためのセキュリティを提供するために、コンピューティングデバイス１００により実行可能である。本明細書において用いられる場合、「間接アドレス」および「ポインタ」という用語は各々、とりわけ、他のデータまたは命令が格納されるメモリ位置のアドレス（例えば、仮想アドレスまたは線形アドレス）を指し得る。一例では、データまたはコードが格納されるメモリ位置のエンコードメモリアドレスを格納するレジスタは、ポインタとして動作し得る。したがって、エンコードされたポインタ１１４は、例えば、データポインタ（データの位置を指す）、コードポインタ（実行可能コードの位置を指す）、命令ポインタまたはスタックポインタとして具現化され得る。本明細書において用いられる場合、「コンテキスト情報」は、「メタデータ」を含み、とりわけ、例えば、有効データ範囲、有効コード範囲、ポインタアクセス許可、平文アドレススライスのサイズ（例えば、ビットのべき乗としてエンコードされる）、メモリ割り当てサイズ、データまたはコードのタイプ、データまたはコードの位置、データまたはコードの所有権、ポインタのバージョン、ランダム化されたビットのタグ、バージョン、ソフトウェアの特権レベル、暗号コンテキスト識別子等、エンコードされたポインタ１１４についての、またはエンコードされたポインタ１１４に関連する情報を指し得る。
本明細書において用いられる場合、「メモリアクセス命令」は、とりわけ、「ＭＯＶ」命令もしくは「ロード」命令、または、１つの格納位置、例えばメモリにおいてデータを読み取らせるか、コピーさせるか、そうでなければアクセスさせ、別の格納位置、例えばレジスタへ移動させる任意の他の命令（「メモリは、メインメモリまたはキャッシュ、例えばランダムアクセスメモリの形態を指すことがあり、「レジスタ」は、プロセッサレジスタ、例えばハードウェアを指すことがある）、もしくは、メモリにアクセスするかメモリを操作する任意の命令を指し得る。また、本明細書において用いられる場合、「メモリアクセス命令」は、とりわけ、「ＭＯＶ」命令もしくは「ＳＴＯＲＥ」命令、または、１つの格納位置、例えばレジスタにおいてデータを読み取らせるか、コピーさせるか、そうでなければアクセスさせ、別の格納位置、例えばメモリへ移動させる任意の他の命令、もしくは、メモリにアクセスするかメモリを操作する任意の命令を指し得る。
アドレス暗号ユニット１０４は、エンコードされたポインタのアドレスデコードを実行してデータ（またはコード）のメモリ位置の線形アドレスを取得するためのロジック（回路を含む）を含み得る。キーに、かつ／またはエンコードされたポインタから導出されるトウィークに少なくとも部分的に基づいて必要とされる場合（例えば、エンコードされたポインタが線形アドレスの暗号化された部分を含む場合）、アドレスデコードは、復号化を含み得る。同じキーに、かつ／またはエンコードされたポインタをデコードするために用いられる同じトウィークに少なくとも部分的に基づいて必要とされる場合、アドレス暗号ユニット１０４は、エンコードされたポインタのアドレスエンコード（暗号化を含む）を実行するためのロジック（回路を含む）も含み得る（例えば、エンコードされたポインタは、線形アドレスの暗号化された部分を含む）。アドレスエンコードは、ポインタの非標準ビットでメタデータを格納することも含み得る。アドレスエンコードおよびアドレスデコード（アドレスまたはその複数の部分の暗号化および復号化を含む）など、様々なオペレーションが、アドレス暗号ユニット１０４に関連付けられたプロセッサ命令、他のプロセッサ命令、もしくは、別個の命令もしくは一連の命令、もしくは、オペレーティングシステムカーネルもしくは仮想マシンモニタなどの特権システムコンポーネントによって実行される高レベルコードにより、または命令セットエミュレータとして、実行され得る。以下でより詳細に説明するように、アドレスエンコードロジックおよびアドレスデコードロジックは各々、エンコードされたポインタ１１４をメモリの割り当て／アクセスのレベルで保護すべく、メタデータ（例えば、有効範囲、許可メタデータ、サイズ（べき乗）、メモリ割り当てサイズ、タイプ、位置、所有権、バージョン、タグ値、特権レベル（例えば、ユーザまたはスーパバイザ）、暗号コンテキストＩＤ等のうちの１つまたは複数）と、秘密キー（例えば、キー１１６）とを用いて、エンコードされたポインタ１１４上で動作する。
暗号化ストアロジック１５０および復号化ロードロジック１６０は、暗号コンピューティングエンジン１０８を用いて、エンコードされたポインタ１１４により参照されるメモリ位置に格納されるか、エンコードされたポインタ１１４により参照されるメモリ位置から取得されるデータに対し、暗号オペレーションを実行できる。暗号コンピューティングエンジン１０８は、エンコードされたポインタからデータ（またはコード）のメモリ位置へ導出されるトウィークに少なくとも部分的に基づいてデータ（またはコード）復号化を実行するための、かつ、エンコードされたポインタからデータ（またはコード）のメモリ位置へ導出されるトウィークに少なくとも部分的に基づいてデータ（またはコード）暗号化を実行するためのロジック（回路を含む）を含み得る。エンジン１０８の暗号オペレーションは、エンコードされたポインタ１１４により参照されるメモリ位置におけるデータまたはコードを、エンコードされたポインタにデータ／コードの暗号化および復号化をバインドすることにより保護すべく、エンコードされたポインタ１１４の少なくとも一部分（またはエンコードされたポインタから生成される線形アドレス）を含むトウィーク、および／または秘密キー（例えば、キー１１６）を用い得る。
アドレス暗号ユニット１０４および暗号コンピューティングエンジン１０８を実装するために、様々な異なる暗号アルゴリズムが用いられ得る。概して、１２８ビットブロック暗号を用いる高度暗号化規格（ＡＥＳ）が、数十年にわたってデータ暗号化の要であり続けてきた。一方、メモリアドレス指定は今日、典型的には６４ビットである。本明細書の実施形態は、６４個のコンピュータのための６４ビットメモリアドレス指定を参照して図示および説明され得るが、開示される実施形態は、そのように限定されることを意図するものではなく、３２ビット、１２８ビット、またはポインタのための任意の他の利用可能なビットサイズに適応するように容易に適合され得る。同様に、本明細書の実施形態は、様々なサイズのブロック暗号（例えば、Ｓｉｍｏｎ、Ｓｐｅｃｋ、トウィーク可能Ｋ暗号、ＰＲＩＮＣＥ、または任意の他のブロック暗号を用いて、６４ビット、４８ビット、３２ビット、１６ビット等）に対応するようにさらに適合され得る。
また、ポインタベースの暗号化に適した軽量暗号が近年登場している。例えば、ＰＲＩＮＣＥ暗号は、１０ｎｍプロセスにおいてわずか７９９μｍ２の面積しか必要としない３クロックで実装することができ、シリコン面積の１０分の１でＡＥＳのレイテンシの半分を提供する。暗号分離は、これらの新しい暗号、ならびに他の暗号を利用いて、新規のコンピュータアーキテクチャ概念を導入し得るものであり、これには、（ｉ）暗号アドレシング、例えば、参照されたデータについてのコンテキスト情報（例えば、ポインタおよび／または外部メタデータに埋め込まれたメタデータ）、アドレス自体のスライス、またはそれらの任意の好適な組み合わせをトウィークとして用いる、プロセッサにおけるデータポインタの暗号化、ならびに（ｉｉ）暗号エンコードされたポインタまたはその部分、暗号エンコードされていないポインタまたはその部分、参照されたデータについてのコンテキスト情報、またはそれらの任意の好適な組み合わせをデータ暗号化のためのトウィークとして用いる、コアにおけるデータ自体の暗号化が含まれるが、これらに限定されない。メタデータ（例えば、カウンタモード（ＣＴＲ）およびＸＯＲ－暗号化－ＸＯＲ（ＸＥＸ）ベースの暗号文盗用（ＸＴＳ）によるトウィークされたコードブックモード）を含めるために、トウィーク可能である様々な暗号化モードが用いられ得る。データ機密性を提供する暗号化に加えて、その暗黙的な完全性により、プロセッサが、正しいキーストリームおよびトウィークを用いてデータが適切に復号化されているかどうかを判定できるようにし得る。いくつかのブロック暗号暗号化モードでは、ブロック暗号によりキーストリームが作成され、次に、（例えば、ＸＯＲ演算または他のより複雑なロジックを用いて）キーストリームが入力ブロックと組み合わされて、暗号化または復号化されたブロックが生成される。いくつかのブロック暗号では、キーストリームは、暗号化または復号化を実行するために、次のブロック暗号へ供給される。
図１における例示的なエンコードされたポインタ１１４は、レジスタ１１０（例えば、プロセッサ１０２の汎用レジスタ）として具現化される。例示的な秘密キー１１６は、特権システムコンポーネント１４２のキー作成モジュール１４８により生成され、レジスタ１１０（例えば、専用レジスタ、またはモデル固有レジスタ（ＭＳＲ）などの制御レジスタ）のうちの１つ、プロセッサ１０２により読み取り可能な別のメモリ位置（例えば、ファームウェア、データストレージデバイス１２６のセキュア部分等）、外部メモリ、または本明細書において説明される機能を実行するのに適した別の形態のメモリに格納され得る。いくつかの実施形態において、アドレス、データまたはコードを暗号化するためのトウィークは、暗号化または復号化のためにリアルタイムで計算され得る。トウィーク１１７は、レジスタ１１０、プロセッサ１０２により読み取り可能な別のメモリ位置（例えば、ファームウェア、データストレージデバイス１２６のセキュア部分等）、外部メモリ、または本明細書において説明される機能を実行するのに適した別の形態のメモリに格納され得る。いくつかの実施形態において、秘密キー１１６および／またはトウィーク１１７は、補助プロセッサメモリ１８０などのプロセッサによってのみ読み取り可能な位置に格納される。少なくとも１つの実施形態において、補助プロセッサメモリ１８０は、新しいキャッシュまたは連想メモリ（ＣＡＭ）として実装され得る。１つまたは複数の実装において、補助プロセッサメモリ１８０は、キー、および潜在的にトウィーク、認証および／またはコンテキストＩＤなど、暗号分離に関連する情報を格納するために用いられ得る。
また、秘密キーは、ポインタ内でエンコードされたアドレス部分（またはスライス）を暗号化／復号化するために、生成され、暗号エンコードされたポインタに関連付けられ得る。これらのキーは、暗号エンコードされたポインタにより参照されるデータ（またはコード）に対してデータ（またはコード）の暗号化オペレーション／復号化オペレーションを実行するために、ポインタに関連付けられたキーと同じであってもよく、異なっていてもよい。説明を容易にするために、「秘密アドレスキー」または「アドレスキー」という用語は、メモリアドレスの暗号化オペレーションおよび復号化オペレーションにおいて用いられる秘密キーを指すために用いられることがあり、「秘密データキー」または「データキー」という用語は、データまたはコードを暗号化および復号化するためのオペレーションにおいて用いられる秘密キーを指すために用いられることがある。
メモリ割り当てオペレーション（例えば、「ｍａｌｌｏｃ」）において（またはその間）、メモリ割り当てロジック１４６は、バッファのためにメモリの範囲を割り当て、メタデータ（例えば、範囲、許可メタデータ、サイズ（べき乗）、メモリ割り当てサイズ、タイプ、位置、所有権、バージョン、タグ、特権レベル、暗号コンテキストＩＤ等のうちの１つまたは複数）と共にポインタを返す。一例において、メモリ割り当てロジック１４６は、エンコードされたポインタ１１４内の（例えば、暗号化前の未使用／非標準ビット）平文範囲情報をエンコードするか、メタデータを１つまたは複数の別個のパラメータとして命令に供給し得る。これらのパラメータは、範囲、コード許可情報、サイズ（べき乗）、メモリ割り当てサイズ、タイプ、位置、所有権、バージョン、タグ、特権レベル（例えば、ユーザまたはスーパバイザ）、暗号コンテキストＩＤまたはそれらの何らかの好適な組み合わせを指定する。例示的に、メモリ割り当てロジック１４６は、特権システムコンポーネント１４２のメモリマネージャモジュール１４４において具現化され得る。メモリ割り当てロジック１４６は、メタデータ（例えば、範囲、許可メタデータ、サイズ（べき乗）、メモリ割り当てサイズ、タイプ、位置、所有権、バージョン、タグ値、特権レベル、暗号コンテキストＩＤ、それらの何らかの好適な組み合わせ等）を用いてポインタ１１４がエンコードされるようにする。メタデータは、エンコードされたポインタ１１４の未使用部分（例えば、６４ビットアドレスの非標準ビット）に格納され得る。いくつかのメタデータまたはメタデータの組み合わせについて、ポインタ１１４は、メタデータまたはメタデータの組み合わせのサイズに適応するように、より大きいアドレス空間（例えば、１２８ビットアドレス、２５６ビットアドレス）においてエンコードされ得る。
有効範囲メタデータを決定するために、例示的な範囲ルールロジックが、有効範囲メタデータを選択して、エンコードされたポインタ１１４により参照されるバッファのサイズの上限を示す。アドレス調整ロジックは、範囲メタデータにより示される有効範囲内のメモリ位置をエンコードされたポインタ１１４が参照しない限りアドレス範囲内のアドレスの上位アドレスビット（例えば、最上位ビット）が変化しないように、必要に応じて有効範囲メタデータを調整する。これにより、エンコードされたポインタ１１４は、（例えば、算術演算を実行するソフトウェア等により）操作されることが可能になる。ただし、これらの操作によってエンコードされたポインタ１１４が有効範囲外にならない（例えば、バッファをオーバーフローしない）限りにおいてである。
一実施形態において、有効範囲メタデータは、暗号化されるエンコードされたポインタ１１４の部分（またはスライス）を選択するために用いられる。他の実施形態において、暗号化されるエンコードされたポインタ１１４のスライスは、事前に知られていてよい（例えば、上位３２ビット、下位３２ビット等）。以下でさらに説明されるように、エンコードされたポインタ１１４の選択されたスライス（および、いくつかの実施形態において、調整）は、秘密アドレスキー（例えば、キー１１６）と、任意選択的にアドレストウィークとを用いて暗号化される。メモリアクセスオペレーション（例えば、読み取りオペレーション、書き込みオペレーションまたは実行オペレーション）時に、以前にエンコードされたポインタ１１４がデコードされる。これを行うために、以下でさらに説明されるように、エンコードされたポインタ１１４の暗号化されたスライス（および、いくつかの実施形態において、暗号化された調整）は、秘密アドレスキー（例えば、キー１１６）と、アドレストウィーク（暗号化においてアドレストウィークが用いられた場合）とを用いて復号化される。
エンコードされたポインタ１１４の元の値（例えば、真の元の線形メモリアドレス）を復元すべく、エンコードされたポインタ１１４は、適切なオペレーションに基づいて、その元の（例えば、カノニカル）形式へ戻される。少なくとも１つの可能な実施形態においてこれを行うために、エンコードされたポインタ１１４の未使用ビットにおいてエンコードされたアドレスメタデータは削除される（例えば、未使用ビットをその元の形式へ戻す）。エンコードされたポインタ１１４が正常にデコードされた場合、メモリアクセスオペレーションは、正常に完了する。しかしながら、エンコードされたポインタ１１４が、その値が範囲メタデータにより示される有効範囲外になる（例えば、バッファをオーバーフローさせる）ように（例えば、ソフトウェアにより不注意で、または攻撃者により）操作された場合、エンコードされたポインタ１１４は、ポインタ内の暗号化されたアドレスビットに対して実行される復号化プロセスの結果として破損し得る。破損したポインタは、障害（例えば、アドレスがページ構造／ページテーブルから存在するようにマッピングされない場合、一般的な保護障害、またはページ障害）を引き起こす。障害の発生につながり得る１つの条件は、疎なアドレス空間である。このシナリオでは、破損したアドレスが、マッピングされていないページに到着して、ページ障害を発生させる可能性がある。破損したアドレスがマッピングページに到着した場合でも、そのメモリ領域の許可されたトウィークまたは初期化ベクトルは、この場合にトウィークまたは初期化ベクトルとして供給され得る破損したアドレスとは異なっている可能性が高い。このように、コンピューティングデバイス１００は、バッファオーバーフロー攻撃および同様のエクスプロイトに対するエンコードされたポインタセキュリティを提供する。
ここで図１をより詳細に参照すると、コンピューティングデバイス１００は、本明細書において説明される機能を実行するための任意のタイプの電子デバイスとして具現化され得る。例えば、コンピューティングデバイス１００は、限定されることはないが、スマートフォン、タブレットコンピュータ、ウェアラブルコンピューティングデバイス、ラップトップコンピュータ、ノートブックコンピュータ、モバイルコンピューティングデバイス、携帯電話、ハンドセット、メッセージングデバイス、車両テレマティクスデバイス、サーバコンピュータ、ワークステーション、分散コンピューティングシステム、マルチプロセッサシステム、消費者向け電子デバイス、および／または本明細書において説明される機能を実行するように構成された任意の他のコンピューティングデバイスとして具現化され得る。図１に示されるように、例示的なコンピューティングデバイス１００は、セキュアメモリアクセスロジック１０６と、アドレス暗号ユニット１０４と、暗号コンピューティングエンジン１０８とを用いて具現化された少なくとも１つのプロセッサ１０２を含む。
コンピューティングデバイス１００は、メモリ１２０、入力／出力サブシステム１２４、データストレージデバイス１２６、ディスプレイデバイス１２８、ユーザインタフェース（ＵＩ）サブシステム１３０、通信サブシステム１３２、アプリケーション１３４、特権システムコンポーネント１４２（例示的に、メモリマネージャモジュール１４４およびキー作成モジュール１４８を含む）も含む。他の実施形態において、コンピューティングデバイス１００は、モバイルコンピュータおよび／または据え置き型コンピュータ（例えば、様々なセンサおよび入力／出力デバイス）内で一般的に見られるものなど、他のまたは追加のコンポーネントを含み得る。加えて、いくつかの実施形態では、例示的なコンポーネントのうちの１つまたは複数は、別のコンポーネントに組み込まれてもよく、そうでなければ別のコンポーネントの一部分を形成してもよい。コンピューティングデバイス１００のコンポーネントの各々は、ソフトウェア、ファームウェア、ハードウェア、またはソフトウェアとハードウェアとの組み合わせとして具現化され得る。
プロセッサ１０２は、本明細書において説明される機能を実行することが可能な任意のタイプのプロセッサとして具現化され得る。例えば、プロセッサ１０２は、シングルコアまたはマルチコアの中央処理装置（（ＣＰＵ））、マルチＣＰＵプロセッサもしくは処理／制御回路、または複数の多様な処理ユニットもしくは回路（例えば、ＣＰＵおよびグラフィクス処理ユニット（ＧＰＵ）等）として具現化され得る。
プロセッサメモリは、コアの内部かつコア境界の外部に提供され得る。例えば、レジスタ１１０は、コア内に含まれてよく、データまたはコードおよびアドレスの暗号化および復号化のためのエンコードされたポインタ（例えば、１１４）、秘密キー１１６および場合によってはトウィーク１１７を格納するために用いられてよい。プロセッサ１０２は、例えばＬ１キャッシュおよび／またはＬ２キャッシュであってよいキャッシュ１７０も含み得る。キャッシュ１７０では、プロセッサ１０２によりフェッチされることを予期してメモリ１２０から取得される場合にデータが格納される。
プロセッサは、コア境界の外部の補助プロセッサメモリ１８０も含み得る。補助プロセッサメモリ１８０は、ソフトウェアにより直接アクセス可能ではない専用キャッシュであってよい。１つまたは複数の実施形態において、補助プロセッサメモリ１８０は、パラメータとその関連するメモリ領域との間のマッピング１８８を格納し得る。例えば、キーが、マッピング１８８内の対応するメモリ領域にマッピングされ得る。いくつかの実施形態において、キーとのペアであるトウィークも、マッピング１８８に格納され得る。他の実施形態において、マッピング１８８は、ソフトウェアにより管理され得る。
１つまたは複数の実施形態において、暗号コンピューティングにおいてキーを保護するためのハードウェアトラステッドエンティティ１９０およびキー管理ハードウェア１９２が、コンピューティングデバイス１００において構成され得る。ハードウェアトラステッドエンティティ１９０およびキー管理ハードウェア１９２は、論理的に別個のエンティティであってもよく、１つの論理的かつ物理的なエンティティとして組み合わされてもよい。このエンティティは、コード、データもしくはポインタキーが復号化され得る暗号化されたキー、またはコード、データもしくはポインタキーが導出され得る一意のキーの形態でコードおよびデータキーを提供するように構成される。ハードウェアトラステッドエンティティ１９０およびキー管理ハードウェア１９２は、回路、ファームウェア、ソフトウェアまたはそれらの任意の好適な組み合わせとして具現化され得る。少なくともいくつかの実施形態において、ハードウェアトラステッドエンティティおよび／またはキー管理ハードウェア１９０は、プロセッサ１０２の一部を形成し得る。少なくともいくつかの実施形態において、ハードウェアトラステッドエンティティおよび／またはキー管理ハードウェア１９０は、特権状態で実行されるトラステッドファームウェアコンポーネントとして具現化され得る。ハードウェアトラステッドエンティティの例は、必ずしも限定されるわけではないが、Iｎｔｅｌ（登録商標）トラステッドドメイン拡張等、Iｎｔｅｌ（登録商標）集約セキュリティマネジメントエンジン（ＣＳＭＥ）、埋め込みセキュリティプロセッサ、他のトラステッドファームウェア等のセキュア調停モード（ＳＥＡＭ）を含み得る。
概して、キーおよびトウィークは、特定のニーズおよびアーキテクチャ実装に基づいて、任意の好適な方式で処理され得る。第１の実施形態では、キーおよびトウィークの両方が暗黙的であってよく、したがって、プロセッサにより管理される。本実施形態において、キーおよびトウィークは、プロセッサにより内部で、またはセキュアプロセッサにより外部で生成され得る。第２の実施形態では、キーおよびトウィークの両方が明示的であり、したがって、ソフトウェアにより管理される。本実施形態において、キーおよびトウィークは、キーとトウィークとを参照するオペランドを含む命令を用いて、命令呼び出し時間で参照される。本実施形態において、キーおよびトウィークは、レジスタまたはメモリに格納され得る。第３の実施形態では、キーは、プロセッサにより管理されてよく、一方、トウィークは、ソフトウェアにより管理されてよい。
コンピューティングデバイス１００のメモリ１２０は、本明細書において説明される機能を実行することが可能な任意のタイプの揮発性メモリもしくは不揮発性メモリまたはデータストレージとして具現化され得る。
揮発性メモリは、媒体により格納されているデータの状態を維持するために電力を必要とする記憶媒体である。揮発性メモリの例は、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）またはスタティックランダムアクセスメモリ（ＳＲＡＭ）など、様々なタイプのランダムアクセスメモリ（ＲＡＭ）を含み得る。メモリ内で用いられ得る１つの特定のタイプのＤＲＡＭが、シンクロナスダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）である。特定の実施形態において、メモリ１２０のＤＲＡＭは、ＪＥＳＤ７９Ｆ ｆｏｒ Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ（ＤＤＲ）ＳＤＲＡＭ、ＪＥＳＤ７９－２Ｆ ｆｏｒ ＤＤＲ２ ＳＤＲＡＭ、ＪＥＳＤ７９－３Ｆ ｆｏｒ ＤＤＲ３ ＳＤＲＡＭまたはＪＥＳＤ７９－４Ａ ｆｏｒ ＤＤＲ４ ＳＤＲＡＭ（これらの規格は、ｗｗｗ．ｊｅｄｅｃ．ｏｒｇにおいて入手可能である）など、電子デバイス技術合同協議会（ＪＥＤＥＣ）により公表されている規格に準拠している。不揮発性メモリは、媒体により格納されるデータの状態を維持するのに電力を必要としない記憶媒体である。不揮発性メモリの非限定的な例は、ソリッドステートメモリ（平面もしくは３ＤのＮＡＮＤフラッシュメモリ、またはＮＯＲフラッシュメモリなど）、３Ｄクロスポイントメモリ、カルコゲナイド相変化材料（例えば、カルコゲナイドガラス）を用いたメモリデバイス、バイトアドレス指定可能不揮発性メモリデバイス、強誘電体メモリ、シリコン酸化膜窒化膜酸化膜シリコン（ＳＯＮＯＳ）メモリ、ポリマーメモリ（例えば、強誘電体ポリマーメモリ）、強誘電体トランジスタランダムアクセスメモリ（Ｆｅ－ＴＲＡＭ）、オボニックメモリ、ナノワイヤメモリ、電気的消去可能プログラマブルリードオンリメモリ（ＥＥＰＲＯＭ）、他の様々なタイプの不揮発性ランダムアクセスメモリ（ＲＡＭ）および磁気ストレージメモリのいずれかまたは組み合わせを含み得る。
いくつかの実施形態において、メモリ１２０は、デュアルインラインメモリモジュール（ＤＩＭＭ）など、１つまたは複数のメモリモジュールを含む。いくつかの実施形態において、メモリ１２０は、プロセッサ１０２を含む集積回路チップとは異なる１つまたは複数の集積回路チップ上に位置してもよく、プロセッサ１０２としての同じ集積回路チップ上に位置してもよい。メモリ１２０は、任意の好適なタイプのメモリを備え得ると共に、様々な実施形態において、メモリの特定の速度または技術に限定されない。
動作中、メモリ１２０は、コンピューティングデバイス１００の動作中に用いられる様々なデータおよびコードならびにオペレーティングシステム、アプリケーション、プログラム、ライブラリおよびドライバを格納し得る。メモリ１２０は、プロセッサ１０２により実行される命令のシーケンスを含むデータおよび／またはコードを格納し得る。
メモリ１２０は、例えばＩ／Ｏサブシステム１２４を介して、プロセッサ１０２に通信可能に結合されている。Ｉ／Ｏサブシステム１２４は、プロセッサ１０２、メモリ１２０、およびコンピューティングデバイス１００の他のコンポーネントとの入力／出力オペレーションを容易にするための回路および／またはコンポーネントとして具現化され得る。例えば、Ｉ／Ｏサブシステム１２４は、メモリコントローラハブ、入力／出力制御ハブ、ファームウェアデバイス、通信リンク（例えば、ポイントツーポイントリンク、バスリンク、ワイヤ、ケーブル、ライトガイド、プリント回路基板トレース等）、および／または入力／出力オペレーションを容易にするための他のコンポーネントおよびサブシステムとして具現化されてもよく、そうでなければそれらを含んでよい。いくつかの実施形態において、Ｉ／Ｏサブシステム１２４は、システムオンチップ（ＳｏＣ）の一部分を形成してもよく、プロセッサ１０２、メモリ１２０、および／またはコンピューティングデバイス１００の他のコンポーネントと共に単一の集積回路チップ上に組み込まれてもよい。
データストレージデバイス１２６は、例えば、メモリデバイスおよび回路、メモリカード、ハードディスクドライブ、ソリッドステートドライブ、フラッシュメモリもしくは他のリードオンリメモリ、リードオンリメモリとランダムアクセスメモリとの組み合わせであるメモリデバイス、または他のデータストレージデバイスなど、データの短期または長期の格納のために構成された任意のタイプの物理デバイスまたは複数のデバイスとして具現化され得る。様々な実施形態において、メモリ１２０は、データストレージデバイス１２６に格納されたデータをキャッシュし得る。
ディスプレイデバイス１２８は、液晶ディスプレイ（ＬＣＤ）、発光ダイオード（ＬＥＤ）、プラズマディスプレイ、陰極線管（ＣＲＴ）または他のタイプのディスプレイデバイスなど、デジタル情報を表示することが可能な任意のタイプのディスプレイとして具現化され得る。いくつかの実施形態において、ディスプレイデバイス１２８は、コンピューティングデバイス１００とのユーザインタラクションを可能にするために、タッチスクリーンまたは他のヒューマンコンピュータインタフェースデバイスに結合され得る。ディスプレイデバイス１２８は、ユーザインタフェース（ＵＩ）サブシステム１３０の一部であってよい。ユーザインタフェースサブシステム１３０は、物理もしくは仮想コントロールボタンもしくはキー、マイク、スピーカ、単方向もしくは双方向スチルカメラおよび／またはビデオカメラならびに／または他のものを含む、コンピューティングデバイス１００とのユーザインタラクションを容易にするための複数の追加のデバイスを含み得る。ユーザインタフェースサブシステム１３０は、コンピューティングデバイス１００を伴う様々な他の形態のヒューマンインタラクションを検出、キャプチャおよび処理するように構成され得るモーションセンサ、近接センサおよび視標追跡デバイスなどのデバイスも含み得る。
コンピューティングデバイス１００は、コンピューティングデバイス１００と他の電子デバイスとの間の通信を可能にし得る任意の通信回路、デバイスまたはそれらの集合として具現化され得る通信サブシステム１３２をさらに含む。通信サブシステム１３２は、任意の１つまたは複数の通信技術（例えば、無線通信または有線通信）と、関連付けられたプロトコル（例えば、イーサネット（登録商標）、Ｂｌｕｅｔｏｏｔｈ（登録商標）、Ｗｉ‐Ｆｉ（登録商標）、ＷｉＭＡＸ（登録商標）、３Ｇ／ＬＴＥ等）とを用いてそのような通信を行うように構成され得る。通信サブシステム１３２は、無線ネットワークアダプタを含むネットワークアダプタとして具現化され得る。
例示的なコンピューティングデバイス１００は、１つまたは複数のユーザ空間アプリケーション（例えば、アプリケーション１３４）および特権システムコンポーネント１４２など、複数のコンピュータプログラムコンポーネントも含む。ユーザ空間アプリケーションは、例えばディスプレイデバイス１２８またはＵＩサブシステム１３０を介してエンドユーザと直接または間接的にインタラクトする任意のコンピュータアプリケーション（例えば、ソフトウェア、ファームウェア、ハードウェア、またはそれらの組み合わせ）として具現化され得る。ユーザ空間アプリケーションのいくつかの例は、ワードプロセッシングプログラム、ドキュメントビューア／リーダ、ウェブブラウザ、電子メールプログラム、メッセージングサービス、コンピュータゲーム、カメラおよびビデオアプリケーション等を含む。とりわけ、特権システムコンポーネント１４２は、コンピューティングデバイス１００のユーザ空間アプリケーション（例えば、アプリケーション１３４）とハードウェアコンポーネントとの間の通信を容易にする。特権システムコンポーネント１４２の複数の部分は、Ｍｉｃｒｏｓｏｆｔ ＣｏｒｐｏｒａｔｉｏｎによるＷＩＮＤＯＷＳ（登録商標）、Ｇｏｏｇｌｅ， Ｉｎｃ．によるＡＮＤＲＯＩＤ（登録商標）および／または他のもののバージョンなど、本明細書において説明される機能を実行することが可能な任意のオペレーティングシステムとして具現化され得る。代替的に、または追加的に、特権システムコンポーネント１４２の複数の部分は、本明細書において説明される機能を実行することが可能な任意のタイプの仮想マシンモニタ（例えば、タイプＩまたはタイプＩＩのハイパーバイザ）として具現化され得る。
例示的な特権システムコンポーネント１４２は、ソフトウェア、ハードウェア、ファームウェア、またはソフトウェアとハードウェアとの組み合わせとして具現化され得るキー作成モジュール１４８を含む。例えば、キー作成モジュール１４８は、オペレーティングシステムカーネル、仮想マシンモニタまたはハイパーバイザのモジュールとして具現化され得る。キー作成モジュール１４８は、秘密キー１１６（例えば、秘密アドレスキーおよび秘密データキー）を作成し、プロセッサ１０２がアクセスを読み取った１つまたは複数のレジスタ（例えば、専用レジスタ）にそれらを書き込み得る。秘密キーを作成するために、キー作成モジュール１４８は、例えば、本明細書において説明される機能を実行できる秘密キーを生成することが可能な乱数発生器または別のアルゴリズムを実行し得る。他の実装において、秘密キーは、ソフトウェアにより直接アクセス可能ではない補助プロセッサメモリ１８０に書き込まれ得る。さらに他の実装において、秘密キーは、暗号化され、メモリ１２０に格納され得る。１つまたは複数の実施形態において、特定のソフトウェアエンティティに割り当てられたメモリ領域のためにデータキーが生成される場合、データキーは、暗号化されてよく、このソフトウェアエンティティには、暗号化されたデータキー、暗号化されたデータキーのポインタ、または暗号化されたキーまたは暗号化されたデータキーのポインタを含むデータ構造が設けられてよい。他の実装において、ソフトウェアエンティティには、プロセッサメモリに格納された暗号化されていないデータキーのポインタ、または暗号化されていないデータキーのポインタを含むデータ構造が設けられ得る。概して、データ（またはコード）の暗号化および復号化に用いられると共に、ポインタ内でエンコードされたメモリアドレス（またはそれらの複数の部分）の暗号化および復号化に用いられるセキュアキーを生成、格納および提供するための任意の好適なメカニズムが、本明細書において説明される実施形態において用いられ得る。
本明細書において開示される実施形態のキーを生成または取得するために無数のアプローチが用いられ得ることに留意されたい。例えば、キー作成モジュール１４８がコンピューティングデバイス１００の一部として示されているが、キーをコンピューティングデバイス１００へセキュアに通信するための任意の好適な認証プロセスを用いて、１つまたは複数の秘密キーが、任意の好適な外部ソースから取得され得る。これは、それらのプロセスの一部としてキーを生成することを含み得る。さらに、特権システムコンポーネント１４２は、トラステッド実行環境（ＴＥＥ）、仮想マシン、プロセッサ１０２、コプロセッサ、またはコンピューティングデバイス１００内の、もしくはコンピューティングデバイス１００にセキュアに接続された任意の他の好適なハードウェア、ファームウェアもしくはソフトウェアの一部であってよい。さらに、キーは、「秘密」であってよく、これは、その値が隠されているか、アクセス不可能であるか、難読化されているか、そうでなければ不正な行為者（例えば、ソフトウェア、ファームウェア、機械、外部ハードウェアコンポーネントおよび人間）から保護されていることを意味するように意図されている。
図２Ａは、エンコードされたポインタ２１０の実施形態に基づく暗号コンピューティングの汎用プロセス２００Ａを示す簡略フロー図である。プロセス２００Ａは、データの暗号化および復号化が少なくとも１つの実施形態によるポインタのコンテンツにバインドされる、エンコードされたポインタ２１０により示されるメモリアドレスにおけるメモリ領域へのデータの格納（例えば、書き込み）を示す。プロセス２００Ａの少なくともいくつかの部分は、コンピューティングデバイス１００のハードウェア、ファームウェアおよび／またはソフトウェアにより実行され得る。示される例において、ポインタ２１０は、エンコードされたポインタ１１４の一例であり、メタデータ部分を含むエンコードされた線形アドレスとして具現化される。メタデータ部分は、あるタイプのコンテキスト情報（例えば、サイズ／べき乗メタデータ、タグ、バージョン等）であり、線形アドレスは、任意の数の可能な構成でエンコードされてよく、それらの少なくともいくつかが、本明細書において説明される。
エンコードされたポインタ２１０は、様々な実施形態による様々な構成を有し得る。例えば、エンコードされたポインタ２１０は、平文線形アドレスを用いてエンコードされてもよく、いくつかの平文線形アドレスビットおよびいくつかの暗号化された線形アドレスビットを用いてエンコードされてもよい。また、エンコードされたポインタ２１０は、特定の実施形態に応じて異なるメタデータを用いてエンコードされ得る。例えば、エンコードされたポインタ２１０内でエンコードされたメタデータは、必ずしも限定されるわけではないが、サイズ／べき乗メタデータ、タグ値またはバージョン番号のうちの１つまたは複数を含み得る。
概して、プロセス２００Ａは、データが格納されるメモリ２２０のメモリ領域のメモリアドレスを取得するために、かつ、格納されるデータをエンコードされたポインタ２１０から導出されるトウィークに少なくとも部分的に基づいて暗号化するためにエンコードされたポインタ２１０が用いられる暗号コンピューティングフローを示す。まず、アドレス暗号ユニット２０２が、エンコードされたポインタ２１０をデコードして、デコードされた線形アドレス２１２を取得する。デコードされた線形アドレス２１２は、変換ルックアサイドバッファ２０４またはページテーブル（不図示）を用いてメモリ２２０内の物理アドレス２１４を取得するために用いられ得る。少なくとも部分的に、エンコードされたポインタ２１０から、データトウィーク２１７が導出される。例えば、データトウィーク２１７は、エンコードされたポインタ全体、エンコードされたポインタの１つまたは複数の部分、デコードされた線形アドレスの一部分、デコードされた線形アドレス全体、エンコードされたメタデータおよび／または外部コンテキスト情報（例えば、ポインタ内でエンコードされていないコンテキスト情報）を含み得る。
ひとたびトウィーク２１７がエンコードされたポインタ２１０から導出されると、暗号コンピューティングエンジン２７０は、データキー２１６およびデータトウィーク２１７に基づいて暗号化されていないデータ２２２を暗号化することにより、暗号化されたデータ２２４を計算できる。少なくとも１つの実施形態において、暗号コンピューティングエンジン２７０は、特定のサイズ粒度（任意の好適なサイズ）で、ＡＥＳ－ＣＴＲモードブロック暗号２７２として具現化され得るキーストリーム生成器などの暗号化アルゴリズムを含む。本実施形態において、データトウィーク２１７は、初期化ベクトル（ＩＶ）として用いられてよく、エンコードされたポインタ２１０の平文オフセットは、カウンタ値（ＣＴＲ）として用いられてよい。キーストリーム生成器は、データトウィーク２１７を暗号化してキーストリーム２７６を生成でき、次に、暗号化されたデータ２２４を生成すべく、暗号化されていないデータ２２２およびキーストリーム２７６に対し、暗号オペレーション（例えば、排他的論理和（ＸＯＲ）などの論理関数２７４、または他のより複雑な演算）が実行され得る。キーストリーム２７６の生成は、物理アドレス２１４がエンコードされたポインタ２１０から取得されている間に開始され得ることに留意されたい。したがって、これらの並列処理により、暗号化されていないデータの暗号化の効率が上がり得る。暗号化されたデータは、メモリ２２０に格納される前に、またはいくつかの例では、メモリ２２０に格納される代わりに、キャッシュ（例えば、１７０）に格納され得ることに留意されたい。
図２Ｂは、エンコードされたポインタ２１０の実施形態に基づく暗号コンピューティングの汎用プロセス２００Ｂを示す簡略フロー図である。プロセス２００Ｂは、データの暗号化および復号化が少なくとも１つの実施形態によるポインタのコンテンツにバインドされる、エンコードされたポインタ２１０により参照されるメモリアドレスにおけるメモリ領域に格納されたデータの取得（例えば、読み取り、ロード、フェッチ）を示す。プロセス２００Ｂの少なくともいくつかの部分は、コンピューティングデバイス１００のハードウェア、ファームウェアおよび／またはソフトウェアにより実行され得る。
概して、プロセス２００Ｂは、暗号化されたデータが格納されるメモリ２２０のメモリ領域のメモリアドレスを取得するために、かつ、ひとたび暗号化されたデータがメモリ領域からフェッチされると、暗号化されたデータをエンコードされたポインタ２１０から導出されるトウィークに少なくとも部分的に基づいて復号化するためにエンコードされたポインタ２１０が用いられる暗号コンピューティングフローを示す。まず、アドレス暗号ユニット２０２は、エンコードされたポインタ２１０をデコードして、２３２において示されるようにメモリからの暗号化されたデータ２２４をフェッチするために用いられるデコードされた線形アドレス２１２を取得する。少なくとも部分的に、エンコードされたポインタ２１０から、データトウィーク２１７が導出される。メモリからデータをロードする／読み取るためのこのプロセス２００Ｂにおいて、データトウィーク２１７は、データをメモリに格納する／書き込むための逆のプロセス２００Ａと同じ方式で導出される。
ひとたびトウィーク２１７がエンコードされたポインタ２１０から導出されると、暗号コンピューティングエンジン２７０は、データキー２１６およびデータトウィーク２１７に基づいて暗号化されたデータ２２４を復号化することにより、復号化された（または暗号化されていない）データ２２２を計算できる。前述のように、この例では、暗号コンピューティングエンジン２７０は、特定のサイズ粒度（任意の好適なサイズ）で、ＡＥＳ－ＣＴＲモードブロック暗号２７２として具現化されるキーストリーム生成器などの暗号化アルゴリズムを含む。本実施形態において、データトウィーク２１７は、初期化ベクトル（ＩＶ）として用いられてよく、エンコードされたポインタ２１０の平文オフセットは、カウンタ値（ＣＴＲ）として用いられてよい。キーストリーム生成器は、データトウィーク２１７を暗号化してキーストリーム２７６を生成でき、次に、復号化された（または暗号化されていない）データ２２２を生成すべく、暗号化されたデータ２２４およびキーストリーム２７６に対し、暗号オペレーション（例えば、排他的論理和（ＸＯＲ）などの論理関数２７４、または他のより複雑な演算）が実行され得る。キーストリームの生成は、暗号化されたデータが２３２においてフェッチされている間に開始され得ることに留意されたい。したがって、これらの並列処理により、暗号化されたデータの復号化の効率が上がり得る。
レガシ非ＳＶＭ（共有仮想メモリ）デバイスを用いた暗号コンピューティング
本明細書における実施形態は、暗号コンピューティングの利益のうちの１つまたは複数を入力／出力（ＩＯ）デバイスに提供し得る。例えば、特定の実施形態が、異種のワークロードにおいて、かつ、異なる計算要素にわたって（例えば、ＣＰＵとＧＰＵとの間で）、バッファオーバーフローに対する保護、解放済みメモリ使用（ｕｓｅ－ａｆｔｅｒ－ｆｒｅｅ）等を含むメモリ安全性を実現できるアーキテクチャを実装し得る。このアーキテクチャは、レガシ非ＣＣエンライテンドデバイスにより実装され得る。
特定の実施形態において、新しい暗号コンピューティングＩＯ（ＣＣＩＯ）エージェントが、ホストシステム内に（例えば、プロセッサまたはシステムオンチップ（ＳｏＣ）のアンコア内に）実装される。ＣＣＩＯエージェントは、ポインタと、オブジェクトごとの粒度を有する関連付けられたデータとを一意に暗号化し得る。例えば、特定の実施形態において、データは、特定のプロセスアドレス空間識別子（ＰＡＳＩＤ）に関連付けられたキーに基づいて暗号化されてよく、この暗号化は、データに関連付けられた暗号化されたポインタを用いてトウィークされてよい。また、いくつかの実施形態は、以下でさらに説明されるように、プロセスごとのデータおよびポインタキーのための特定の格納技術を定義し得る。これらの技術は、本明細書において概して、ＣＣＩＯと称され得る。
本明細書において説明されるＣＣＩＯを実装する実施形態は、現在の保護技術を介して１つまたは複数の利点を提供し得る。特に、ＣＣＩＯは、（１）デバイス内の攻撃および（２）デバイスにわたる攻撃という２つの主なクラスの攻撃に対して防御し得る。
デバイス内の攻撃は、攻撃者がワークロード内のメモリ脆弱性をエクスプロイトして、特権情報を破損させ、もしくは開示し、または実行の制御を得る特権エスカレーション攻撃（すなわち、サンドボックス／コンテナエスケープ）と、攻撃者がワークロード内のメモリ脆弱性をエクスプロイトして、情報を破損させ、もしくは開示し、または同じデバイス上で実行される異なるデバイスワークロードの制御を得るクロスプロセス攻撃とを含み得る。概して、デバイスセキュリティアーキテクチャおよびそのドライバは、デバイス境界内のプロセスごとの隔離の維持を担う。これは通常、デバイスインタフェース間の隔離を維持すること（デバイスがマルチテナントをサポートしている場合）、デバイス内メモリに対するメモリ分離を維持すること等により実装される。これらのタイプの攻撃のいくつかの例は、マインドコントロール攻撃（ＣＵＤＡ内のバッファオーバーフローをエクスプロイトして機械学習アルゴリズムの予測を変更する）と、ＧＰＧＰＵに対する動的バッファオーバーフロー検出（７個のベンチマークスーツ内に１３個のバッファオーバーフローを見付けた）と、ＣＵＤＡにおけるバッファオーバーフロー脆弱性とを含む。
デバイスにわたる攻撃の場合、主なセキュリティ脅威は、サンドボックス／コンテナエスケープを行うためにＣＰＵワークロードを攻撃するデバイスワークロードからもたらされ得る。この攻撃は、デバイス使用に大きく依存し得る。例えば、メモリページおよびページテーブルの両方がデバイスとＣＰＵとの間で共有される共有仮想メモリ（ＳＶＭ）をデバイスがサポートしている場合、デバイスワークロードは、ＣＰＵプロセスアドレス空間全体にアクセスできる。この場合、悪意のあるデバイスワークロードが、用いるべきＣＰＵのみを対象としたメモリ（例えば、戻りアドレス）を破損させて、攻撃者にＣＰＵ実行の制御を得させ得る。ＳＶＭがイネーブルされているので、メモリを分離したり、ＣＰＵ対デバイスにより用いられるメモリに注釈を付けたりすることは現在無理である。共有仮想メモリがサポートされていない（またはイネーブルされていない）ので、デバイスワークロードとＣＰＵワークロードとの間のメモリ分離が、ページ粒度で行われる。ＣＰＵプロセスは、プライマリリソースマネージャとして動作し、デバイスプロセスがアクセスしようとしているページを明示的に示す。この場合、バグの多いソフトウェアにより、共有が意図されていないリソースへのアクセスがデバイスに与えられ得る。
本明細書において説明されるＣＣＩＯの実施形態は、オブジェクトごとの粒度を有するメモリ機密性を提供でき、前述の攻撃の全てに対して保護できる。
図３は、特定の実施形態による、ＩＯデバイスに暗号コンピューティングを提供する例示的なシステム３００の簡略ブロック図を示す。例示的なシステム３００において、ホストＳｏＣ３１０は、ＰＣＩｅベース、ＣＸＬベースまたはＵＳＢベースの相互接続３１５などの相互接続を介して、ＩＯデバイスＳｏＣ３２０に結合されている。ホストＳｏＣ３１０は、プロセッサ３１８を含み、プロセッサ３１８による命令の実行に関連付けられたデータおよび／またはＩＯデバイスＳｏＣ３２０に関連付けられたデータを格納し得るメモリ３３０に結合されている。ＳｏＣ３０１、３２０の各々は、追加の、示されるものよりも少ない、または示されているもの以外のコンポーネントを含んでもよく、示されているものとは異なる方式で構成された同じコンポーネントを含んでもよい。ホストＳｏＣ３１０は、ＩＯデバイスＳｏＣ３２０をホストＳｏＣ３１０のプロセッサ３１８と、ホストＳｏＣ３１０に接続されたメモリ３３０とに相互接続するルートポート３１２を含む。いくつかの例において、ルートポート３１２は、ＰＣＩｅルートコンプレックス（例えば、図７のコントローラハブ７１５）と同様に機能し得る。ルートポート３１２は、ホストＳｏＣ３１０に結合されたメモリ３３０へダイレクトメモリアクセス（ＤＭＡ）対応Ｉ／Ｏバスを接続するメモリ管理ユニット（ＭＭＵ）を含み得るＩＯＭＭＵ３１４を含む。ルートポート３１２は、本明細書において説明される１つまたは複数の暗号化／復号化機能（例えば、図４および図５に関して説明されるオペレーション）を実行し得るＣＣＩＯエージェント３１６も含む。
図３に示されるように、ＩＯデバイスは、一意のＰＡＳＩＤに各々が関連付けられた２つの（またはそれよりも多くの）異なるプロセス３２１、３２２を実行し得る。各プロセスに関連付けられたデータ（それぞれ、３３１、３３２）は、一意のプロセスごとの（例えば、ＰＡＳＩＤごとの）キーに基づいて暗号化され得る。暗号化は、メモリ３３０内のデータの位置に関連付けられたポインタによりトウィークされ得る。いくつかの例において、ポインタは、上述のようにエンコードまたは暗号化され得る。例えば、いくつかの実施形態において、ポインタは、それを用いてデータが暗号化されるプロセスごとの（例えば、ＰＡＳＩＤごとの）キーに基づいて暗号化され得る。他の実施形態において、データ暗号化に用いられる第１のキー（データキーまたはＣＣデータキー）と、ポインタ暗号化に用いられる第２のキー（ポインタキーまたはＣＣポインタキー）とが存在し得る。別個のデータ暗号化キーおよびポインタ暗号化キーが存在する場合、これらのキーは、同じサイズ（例えば、１２８ビット）のものであってもよく、異なるサイズ（例えば、ポインタ暗号化の場合は１２８ビット、データ暗号化の場合は９６ビット）のものであってもよい。
図４は、本開示の実施形態による読み取りプロセスの例示的なフロー図４００を示す。示される例では、ＰＣＩｅベースの相互接続が想定されている。しかしながら、図４に示される概念は、ＣＸＬベースの相互接続、ＵＳＢベースの相互接続または他のタイプのＩＯプロトコルに適用され得ることが理解されよう。加えて、フロー４００に示されているものよりも少ない追加の、または示されているもの以外のオペレーションが、ＣＣＩＯの実施形態において含まれ得るか実装され得ることが理解されよう。
例示的なフロー４００において、ＩＯデバイス４３０はまず、ＰＡＳＩＤと、バス／デバイス／機能（ＢＤＦ）と、仮想アドレスとを含む読み取り要求を送信する。読み取り要求は、ＩＯＭＭＵがデバイスのＢＤＦからもたらされるトランザクションについて第１のレベルのまたはネストされた変換を行うように構成されているかどうかに応じて、暗号化されたＩＯ仮想アドレス（ＩＯＶＡ）または暗号化されたネストＩＯＶＡ（ｅＩＯＶＡ）のＰＣＩｅ未翻訳要求である。デバイスがＤＭＡを行う前に、このアプリケーションは、ＩＯデバイス４３０により次にアクセスされるＤＲＡＭ内のメモリページを既に割り当ててピン留めしていることに留意されたい。割り当て中に、修正されたｇｌｉｂｃライブラリは、データおよび関連付けられたポインタを暗号化し得る。このアプリケーションは、デバイスワークロード内の暗号化されたポインタを用いて、例えばメモリマッピングＩＯ（ＭＭＩＯ）を介して、ワークロードをデバイスへ送ることができる。
ホストデバイス内のＣＣＩＯエージェント４２０が未翻訳要求を受信した場合、４２２において、ホストは、このＢＤＦ＋ＰＡＳＩＤに関連付けられたＣＣキーを取得する。これは、データおよびポインタの暗号化に用いられる単一のキー、または別個のデータおよびポインタ暗号化キーを含み得る（以下の説明では、別個のキーが存在することを想定している）。次に、４２４において、ＣＣＩＯエージェントは、ＣＣポインタキーを用いてｅＩＯＶＡを復号化して、ＩＯＶＡを生じさせる。次に、ＣＣＩＯエージェント４２０は、４２６において、必要な変換を行って、取得されたＩＯＶＡのホスト物理アドレス（ＨＰＡ）を取得する。次に、ＣＣＩＯエージェント４２０は、４１２において内部に格納された暗号化されたデータを取得する、メモリ４１０への読み取りトランザクションを開始し、暗号化されたデータ（ｅＤａｔａ）を読み取り完了インジケーションと共にＣＣＩＯエージェント４２０へ返す。
次に、ＣＣＩＯエージェント４２０は、４２８において、ｅＩＯＶＡおよびＣＣデータキーを用いて、受信した暗号化されたデータを復号化し、平文データ（Ｄａｔａ）を読み取り完了インジケーション（例えば、読み取り完了ＴＬＰ）と共にＩＯデバイス４３０へ送信する。次に、ＩＯデバイス４３０は、平文データを、この平文データが通常であればそうであるように、消費、修正するなどできる。
図５は、本開示の実施形態による書き込みプロセスの例示的なフロー図５００を示す。示される例では、ＰＣＩｅベースの相互接続が想定されている。しかしながら、図５に示される概念は、ＣＸＬベースの相互接続、ＵＳＢベースの相互接続または他のタイプのＩＯプロトコルに適用され得ることが理解されよう。加えて、フロー５００に示されているものよりも少ない追加の、または示されているもの以外のオペレーションが、ＣＣＩＯの実施形態において含まれ得るか実装され得ることが理解されよう。
例示的なフロー５００において、ＩＯデバイス５３０はまず、平文データ（Ｄａｔａ）、ＰＡＳＩＤと、バス／デバイス／機能（ＢＤＦ）と、暗号化された仮想アドレス（ＩＯＶＡ）とを含む書き込み要求を送信する。書き込み要求は、ＩＯＭＭＵがデバイスのＢＤＦからもたらされるトランザクションについて第１のレベルのまたはネストされた変換を行うように構成されているかどうかに応じて、暗号化されたＩＯ仮想アドレス（ＩＯＶＡ）または暗号化されたネストＩＯＶＡ（ｅＩＯＶＡ）の未翻訳要求であってよい。
ホストデバイス内のＣＣＩＯエージェント５２０が未翻訳要求を受信した場合、ＣＣＩＯエージェントは、５２２において、このＢＤＦ＋ＰＡＳＩＤに関連付けられたＣＣキーを取得し、５２４において、取得したＣＣデータキーを用いて平文データを暗号化し（ｅＩＯＶＡは、トウィークとして用いられる）（ｅＤａｔａを生じさせる）、５２６において、ＣＣポインタキーを用いてｅＩＯＶＡを復号化して、ＩＯＶＡを生じさせ、５２８において、必要な変換を行って、取得されたＩＯＶＡのホスト物理アドレス（ＨＰＡ）を取得する。次に、ＣＣＩＯエージェントは、ＨＰＡおよびｅＤａｔａを用いてメモリ５１０への書き込みトランザクションを開始し、５１２において、メモリ５１０は、暗号化されたデータを格納する。
上の例において、ＣＣＩＯエージェント（例えば、３１６、４２０または５２０）は、ホストデバイス内の任意の好適な位置に実装され得る。例えば、ＣＣＩＯエージェントは、ＣＣＩＯオペレーション（例えば、上述の暗号化／復号化等）を実行するために拡張され得るＩＯＭＭＵ（例えば、３１４）内に実装され得る。これは、ＣＣキーがＶＴｄ ＰＡＳＩＤテーブルエントリに格納される実施形態（以下のさらなる記載を参照されたい）について、または、ＣＣキーがメモリに格納される実施形態に（以下のさらなる記載を参照されたい）ついて、好都合であり得る。他の実施形態において、ＣＣＩＯエージェントは、専用コンポーネントとして実装され得る。例えば、ＣＣＩＯエージェントは、ホストデバイスのルートポート内の別個のロジックコンポーネント（例えば、図３に示されるようなもの）として、またはホストデバイス内の専用知的財産（ＩＰ）ロジックチップ（例えば、図３におけるルートポート３１２の外部のもの）として実装され得る。この実装は、ＣＣキーがＣＣＩＯエージェント内に位置する専用メモリに格納される実施形態（以下のさらなる記載を参照されたい）について好都合であり得る。アーキテクチャがＩＯＶＡをアウトバウンド完了（ＯＴＣ）バッファに格納しない実装において、全てのＯＴＣエントリのためにｅＩＯＶＡを追加すると高価になり得る。なぜなら、これは、ＣＣシナリオおよび非ＣＣシナリオの両方について、全てのＤＭＡトラフィックに影響を及ぼすであろうからである。したがって、新しいアウトバウンド完了バッファが、ＣＣＩＯベースのアウトバウンドトランザクションのみのために、ＣＣＩＯエージェントに実装され得る。ＣＣＩＯ ＯＴＣは、ＣＣＩＯ専用アウトバウンドトランザクションに予め割り当てられてよく、このトランザクションが完了した場合、ＣＣＩＯエージェントは、ｅＤａｔａの復号化を進めることができる。
さらに、上述の例において、ＣＣキー（ＣＣデータキーおよびＣＣポインタキー）は、ホストデバイス内の任意の好適な位置に格納され得る。一例として、ＣＣキーは、ＰＡＳＩＤテーブルエントリ内に格納され得る。このアプローチでは、ＣＣキーは、ＰＡＳＩＤキャッシュ内にキャッシュされ得る。これにより、ページウォークを加速させることができる。ＰＡＳＩＤキャッシュは、ページウォークを加速させるために実装されてよく、ＰＡＳＩＤテーブルエントリがキャッシュされる。したがって、ＰＡＳＩＤテーブルエントリが拡張される場合、対応するＰＡＳＩＤキャッシュも同様であり得る。
別の例として、ＣＣキーは、専用メモリ（例えば、スタティックランダムアクセスメモリ（ＳＲＡＭ））内に格納され得る。そのような実施形態において、ＰＡＳＩＤ空間の一部分（例えば、１２８個のＰＡＳＩＤ）がカーブアウトされてよく、ソフトウェアがこれらのＰＡＳＩＤをＣＣＩＯのために用い得る。それらのＰＡＳＩＤについては、関連付けられたＣＣキーを格納するために、（例えば、ＣＣＩＯエージェント内に）専用ＳＲＡＭを有し得る。この場合、ハードウェアは、ＣＣＩＯを同時に用いて、ＩＯＭＭＵ１つ当たり割り当てられた数（例えば、１２８）までのＰＡＳＩＤをサポートする。以下のテーブル１は、予約済みのＰＡＳＩＤエントリサイズおよびＣＣＩＯエントリサイズの異なる組み合わせに必要なＭＭＩＯ空間の例示的な値を示す。
Figure 2023086670000002
 表１
ＩＯＭＭＵがＣＣ ＩＯオペレーションを担うか、専用エージェントが担うかに応じて、ホストは、（例えば、新しいＣＣイネーブルビットを用いて、）ＣＣＩＯがＰＡＳＩＤテーブルエントリからの特定のＢＤＦ＋ＰＡＳＩＤの組み合わせのために用いられることを検出する。ＣＣがそのＰＡＳＩＤについてイネーブルされた場合、ホストは、最下位ＰＡＳＩＤビット（例えば、最下位の８個または９個のビット）を用いてＳＲＡＭをルックアップして、ＣＣキーを取得し、アドレス復号化を行う。データ暗号化／復号化が、同様の態様で行われ得る。
さらに別の例として、ＣＣキーは、図３のメモリ３３０などのメモリ（例えば、ダイナミックランダムアクセスメモリ（ＤＲＡＭ））に格納され得る。これにより、拡張可能な実装が提供され得る。いくつかの例において、新しい階層構造がメモリ内に実装されてよく、ホストは、ページウォークの別の層を実行してキーを取得できる。
図６は、本開示の実施形態による、ＣＣキーを格納するために用いられ得る１つの例示的な階層構造６００を示す。例示的な構造６００は、４つのレベルの暗号コンピューティングキーテーブル（ＣＣＫＴ）を含み、最終レベル（示されている例では、Ｌ４）は、ＣＣキーを含む。これらのテーブルは、ＰＡＳＩＤのビットに基づいてルックアップされる。例えば、示されている例では、第１のレベル１（Ｌ１）テーブル６０１が、複数のレベル２（Ｌ２）テーブルのうちの１つのポインタを含む複数のエントリを含む。ＰＡＳＩＤビット１７－１９（最上位ビット）は、特定のＬ２テーブル６０２を指し示すＬ１テーブル６０１内の特定のエントリの位置を特定するために用いられ得る。次に、複数のＬ３テーブルのうちの特定のＬ３テーブル６０３を指し示すＬ２テーブル６０２内の特定のエントリの位置を特定するために、次のＰＡＳＩＤビット１６－１１が用いられ得る。次に、複数のＬ４テーブルのうちの特定のＬ４テーブル６０４を指し示すＬ３テーブル６０３内の特定のエントリの位置を特定するために、次のＰＡＳＩＤビット１０－５が用いられ得る。最終的に、ＰＡＳＩＤビット４－０（最下位ビット）は、ＰＡＳＩＤに関連付けられたＣＣキーを含むＬ４テーブル６０４内のエントリの位置を特定するために用いられ得る。このアプローチは、非常に拡張可能であり得る。なぜなら、このアプローチは、ハードウェアが全てのＩＯプロセス（２＾２０個まで（１００万個まで）のプロセスであり得る）のＣＣＩＯをサポートすることを可能にするからである。別の利益は、ＣＣＫテーブルルックアップが、通常のものとＰＡＳＩＤページウォークを用いて並列化され得るということである。いくつかの実施形態において、専用キャッシュは、ウォークを加速させるように定義され得る。
さらに別の例として、ＣＣキーは、ＤＲＡＭメモリに格納され得るが、ＰＡＳＩＤテーブルは、メモリに格納されたＣＣキーを指し示すポインタを含むように拡張され得る。例えば、ＰＡＳＩＤテーブルエントリ（例えば、ＰＡＳＩＤ［２５５：１９９］）の上位未使用ビットは、ポインタキー、データキー等を含み得る２５６ビットＣＣＩＯキー構造のポインタを格納するために用いられ得る。ホストソフトウェアは、ＣＣキー構造を管理してよく、同じページ内に複数のＣＣＩＯキー構造（例えば、１２８個のＣＣＩＯキー構造まで）を配置してよい。
図７から図１０は、本開示の態様が組み込まれ得る例示的な相互接続の実施形態を示す。
図７を参照すると、コンポーネントのセットを相互接続するポイントツーポイントリンクから構成されるファブリックの一実施形態が示されている。システム７００は、コントローラハブ７１５に結合されたプロセッサ７０５およびシステムメモリ７１０を含む。プロセッサ７０５は、マイクロプロセッサ、ホストプロセッサ、埋め込みプロセッサ、コプロセッサまたは他のプロセッサなど、任意の処理要素を含む。プロセッサ７０５は、フロントサイドバス（ＦＳＢ）７０６を通じてコントローラハブ７１５に結合されている。一実施形態において、ＦＳＢ７０６は、後述のようなシリアルポイントツーポイント相互接続である。別の実施形態において、リンク７０６は、異なる相互接続規格に準拠するシリアル差動相互接続アーキテクチャを含む。いくつかの実装において、システムは、他の例示的な特徴の中でもとりわけ、複数のプロトコルスタックを実装するためのロジックと、共通物理層上で実行される代替的なプロトコルをネゴシエートするためのさらなるロジックとを含み得る。
システムメモリ７１０は、ランダムアクセスメモリ（ＲＡＭ）、不揮発性（ＮＶ）メモリ、またはシステム７００内のデバイスによりアクセス可能な他のメモリなど、任意のメモリデバイスを含む。システムメモリ７１０は、メモリインタフェース７１６を通じてコントローラハブ７１５に結合されている。メモリインタフェースの例は、ダブルデータレート（ＤＤＲ）メモリインタフェース、デュアルチャネルＤＤＲメモリインタフェースおよびダイナミックＲＡＭ（ＤＲＡＭ）メモリインタフェースを含む。
一実施形態において、コントローラハブ７１５は、ペリフェラルコンポーネントインターコネクトエクスプレス（ＰＣＩｅまたはＰＣＩｅ）相互接続階層内のルートハブ、ルートコンプレックスまたはルートコントローラである。コントローラハブ７１５の例は、チップセット、メモリコントローラハブ（ＭＣＨ）、ノースブリッジ、相互接続コントローラハブ（ＩＣＨ）、サウスブリッジおよびルートコントローラ／ハブを含む。チップセットという用語は多くの場合、２つの物理的に別個のコントローラハブ、すなわち、相互接続コントローラハブ（ＩＣＨ）に結合されたメモリコントローラハブ（ＭＣＨ）を指す。現在のシステムは多くの場合、プロセッサ７０５に組み込まれたＭＣＨを含むが、コントローラ７１５は、後述のものと同様の方式でＩ／Ｏデバイスと通信することに留意されたい。いくつかの実施形態において、ピアツーピアルーティングが、ルートコンプレックス７１５を通じて任意選択的にサポートされる。
ここでは、コントローラハブ７１５は、シリアルリンク７１９を通じてスイッチ／ブリッジ７２０に結合されている。インタフェース／ポート７１７および７２１とも称され得る入力／出力モジュール７１７および７２１は、階層型プロトコルスタックを包含／実装して、コントローラハブ７１５とスイッチ７２０との間の通信を提供する。一実施形態において、複数のデバイスをスイッチ７２０に結合させることが可能である。
スイッチ／ブリッジ７２０は、パケット／メッセージをデバイス７２５の上流、すなわち、ルートコンプレックスに向かう階層の上方から、コントローラハブ７１５および下流、すなわち、ルートコントローラから離れた階層へ、プロセッサ７０５またはシステムメモリ７１０からデバイス７２５へルーティングする。一実施形態において、スイッチ７２０は、複数の仮想ＰＣＩ間ブリッジデバイスの論理アセンブリと称される。デバイス７２５は、Ｉ／Ｏデバイス、ネットワークインタフェースコントローラ（ＮＩＣ）、アドインカード、オーディオプロセッサ、ネットワークプロセッサ、ハードドライブ、ストレージデバイス、ＣＤ／ＤＶＤ ＲＯＭ、モニタ、プリンタ、マウス、キーボード、ルータ、ポータブルストレージデバイス、ファイヤワイヤデバイス、ユニバーサルシリアルバス（ＵＳＢ）デバイス、スキャナおよび他の入力／出力デバイスなど、電子システムに結合される任意の内部または外部のデバイスまたはコンポーネントを含む。ＰＣＩｅ用語では多くの場合、そのようなデバイスは、エンドポイントと称される。具体的に示されていないが、デバイス７２５は、レガシまたは他のバージョンのＰＣＩデバイスをサポートするためのＰＣＩｅ－ＰＣＩ／ＰＣＩ－Ｘブリッジを含み得る。ＰＣＩｅにおけるエンドポイントデバイスは多くの場合、レガシ、ＰＣＩｅまたはルートコンプレックス統合エンドポイントとして分類される。
グラフィックアクセラレータ７３０も、シリアルリンク７３２を通じてコントローラハブ７１５に結合されている。一実施形態において、グラフィックアクセラレータ７３０は、ＩＣＨに結合されたＭＣＨに結合されている。次に、スイッチ７２０、およびしたがって、Ｉ／Ｏデバイス７２５が、ＩＣＨに結合されている。また、Ｉ／Ｏモジュール７３１および７１８は、グラフィックアクセラレータ７３０とコントローラハブ７１５との間で通信するための階層型プロトコルスタックを実装する。上記のＭＣＨと同様に、グラフィックスコントローラまたはグラフィックアクセラレータ７３０自体が、プロセッサ７０５に統合されてよい。さらに、システムの１つまたは複数のリンク（例えば、７２３）は、例えば、リタイマ、リピータ等、１つまたは複数の拡張デバイス（例えば、７５０）を含み得る。
図８を参照すると、階層型プロトコルスタックの一実施形態が示される。階層型プロトコルスタック８００は、Ｑｕｉｃｋ Ｐａｔｈインターコネクト（ＱＰＩ）スタック、ＰＣＩｅスタック、次世代高性能コンピューティングインターコネクトスタックまたは他の階層型スタックなど、任意の形態の階層型通信スタックを含む。以下の記載はＰＣＩｅスタックに関するが、同じ概念が他の相互接続スタックに適用され得る。一実施形態において、プロトコルスタック８００は、トランザクション層８０５と、リンク層８１０と、物理層８２０とを含むＰＣＩｅプロトコルスタックである。図７におけるインタフェース７１７、７１８、７２１、７２２、７２６および７３１などのインタフェースが、通信プロトコルスタック８００として表され得る。通信プロトコルスタックとしての表現は、プロトコルスタックを実装／包含するモジュールまたはインタフェースとも称され得る。
ＰＣＩ Ｅｘｐｒｅｓｓは、パケットを用いて、コンポーネント間で情報を通信する。パケットが、トランザクション層８０５およびデータリンク層８１０において形成され、送信コンポーネントから受信コンポーネントへ情報を搬送する。送信されたパケットが他の層を流れる際に、それらの層でパケットを処理するために必要な追加の情報によってパケットが拡張される。受信側において、リバース処理が発生し、パケットは、それらの物理層８２０表現からデータリンク層８１０表現へ、最終的に（トランザクション層パケットのため）受信デバイスのトランザクション層８０５によって処理され得る形態へと変換される。
トランザクション層
一実施形態において、トランザクション層８０５は、デバイスの処理コアと、データリンク層８１０および物理層８２０のような相互接続アーキテクチャとの間のインタフェースを提供する。これに関して、トランザクション層８０５の主な役割は、パケット（すなわち、トランザクション層パケットまたはＴＬＰ）のアセンブリおよびディスアセンブリである。変換層８０５は、典型的には、ＴＬＰのためのクレジットベースのフロー制御を管理する。ＰＣＩｅは、分割トランザクション、すなわち、時間別の要求および応答があるトランザクションを実装することにより、ターゲットデバイスが応答のためのデータを収集している間に他のトラフィックを搬送するためのリンクを可能にする。
加えて、ＰＣＩｅは、クレジットベースのフロー制御を利用する。このスキームにおいて、デバイスはトランザクション層８０５内の受信バッファの各々に対するクレジットの初期量を通知する。図７のコントローラハブ７１５のようなリンクの反対側における外部デバイスは、各ＴＬＰによって消費されるクレジット数をカウントする。トランザクションがクレジット限界を超えない場合、このトランザクションは、送信されて得る。応答を受信すると、クレジット量が回復される。クレジットスキームの利点は、クレジット限界が発生しなければ、クレジット返却のレイテンシが性能に影響しないことである。
一実施形態において、４つのトランザクションアドレス空間は、構成アドレス空間、メモリアドレス空間、入力／出力アドレス空間およびメッセージアドレス空間を含む。メモリ空間トランザクションは、メモリマップ位置へ／から、データを転送する読み取り要求および書き込み要求のうちの１つまたは複数を含む。一実施形態において、メモリ空間トランザクションは、例えば、３２ビットアドレスなどの短いアドレスフォーマット、または６４ビットアドレスなどの長いアドレスフォーマットといった２つの異なるアドレスフォーマットを使用可能である。構成空間トランザクションは、ＰＣＩｅデバイスの構成空間にアクセスするために用いられる。構成空間に対するトランザクションは、読み取り要求および書き込み要求を含む。メッセージ空間トランザクション（または単にメッセージ）は、ＰＣＩｅエージェント間の帯域内通信をサポートするために定義される。
したがって、一実施形態において、トランザクション層８０５は、パケットヘッダ／ペイロード８０６をアセンブルする。現在のパケットヘッダ／ペイロードのフォーマットは、ＰＣＩｅ仕様ウェブサイトにおけるＰＣＩｅ仕様で見られ得る。
リンク層
データリンク層８１０とも称されるリンク層８１０は、トランザクション層８０５と物理層８２０との間の中間ステージとして動作する。一実施形態において、データリンク層８１０の役割は、リンク上の２つのコンポーネント間でトランザクション層パケット（ＴＬＰ）を交換するための信頼性のあるメカニズムを提供することである。データリンク層８１０の一方側は、トランザクション層８０５によってアセンブルされたＴＬＰを受け入れ、パケットシーケンス識別子８１１、すなわち識別番号またはパケット番号を適用し、エラー検出コード、すなわちＣＲＣ８１２を計算および適用し、物理デバイスから外部デバイスにわたる送信のため、修正されたＴＬＰを物理層８２０に送信する。
物理層
一実施形態において、物理層８２０は、パケットを外部デバイスへ物理的に送信するための論理サブブロック８２１および電気サブブロック８２２を含む。ここで、論理サブブロック８２１は、物理層８２１の「デジタル」機能を担う。これに関して、論理サブブロックは、物理サブブロック８２２による送信のための発信情報を準備するための送信セクションと、受信情報をリンク層８１０に渡す前に受信情報を識別して準備する受信セクションとを含む。
物理ブロック８２２は、送信機および受信機を含む。送信機には、論理サブブロック８２１によってシンボルが供給され、送信機はそれらをシリアライズし、外部デバイスへと送信する。受信機には外部デバイスからのシリアライズされたシンボルが供給され、受信した信号をビットストリームに変換する。ビットストリームは、逆シリアル化され、論理サブブロック８２１に供給される。一実施形態において、８ｂ／１０ｂ送信コードが使用され、ここでは１０ビットシンボルが送信／受信される。ここでは、フレーム８２３を用いてパケットをフレーム化するために、特別なシンボルが用いられる。加えて、一例において、受信機は、着信シリアルストリームから復元されたシンボルクロックも提供する。
上述のように、ＰＣＩｅプロトコルスタックの特定の実施形態を参照してトランザクション層８０５、リンク層８１０および物理層８２０を説明しているが、階層型プロトコルスタックは、そのように限定されない。実際には、任意の階層型プロトコルが包含／実装されてよい。一例として、階層型プロトコルとして表されるポート／インタフェースは、（１）パケットをアセンブルするための第１の層、すなわち、トランザクション層と、パケットを配列するための第２の層、すなわち、リンク層と、パケットを送信するための第３の層、すなわち、物理層とを含む。具体例として、共通標準インタフェース（ＣＳＩ）階層型プロトコルが利用される。
様々な他の相互接続アーキテクチャおよびプロトコルは、本明細書において説明される概念を利用し得る。一例において、コンピュートエクスプレスリンク（ＣＸＬ）が用いられ得る。ＣＸＬは、ＣＰＵメモリ空間と付属デバイス上のメモリとの間のメモリコヒーレンシを維持する。これにより、他の例示的な利点の中でもとりわけ、より高い性能のためのリソースシェアリングが可能になり、ソフトウェアスタックの複雑性が減り、システムコスト全体が下がる。ＣＸＬにより、ホストプロセッサ（例えば、ＣＰＵ）とワークロードアクセラレータ（例えば、他の例の中でもとりわけ、グラフィクス処理ユニット（ＧＰＵ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）デバイス、テンソルおよびベクトルプロセッサユニット、機械学習アクセラレータ、特定用途向けアクセラレータソリューション）のセットとの間の通信が可能になる。
ＣＸＬリンクは、コヒーレンシプロトコル、メモリアクセスプロトコルおよび入力／出力（Ｉ／Ｏ）プロトコルの動的プロトコル多重化をサポートする、低レイテンシで高帯域幅の離散型またはオンパッケージ型リンクであってよい。他の用途の中でもとりわけ、ＣＸＬリンクにより、アクセラレータは、他の例の中でもとりわけ、キャッシングエージェントおよび／またはホストシステムメモリとしてのシステムメモリにアクセスすることが可能になり得る。ＣＸＬは、アクセラレータの莫大なスペクトルをサポートするように設計された動的マルチプロトコル技術である。ＣＸＬは、離散型またはオンパッケージ型リンクを介して、ＰＣＩｅ（ＣＸＬ．ｉｏ）と同様のＩ／Ｏセマンティクスと、キャッシュプロトコルセマンティクス（ＣＸＬ．ｃａｃｈｅ）と、メモリアクセスセマンティクス（ＣＸＬ．ｍｅｍ）とを含むプロトコルの豊富なセットを提供する。特定のアクセラレータ使用モデルに基づいて、ＣＸＬプロトコルの全て、またはこれらのプロトコルのサブセットのみがイネーブルされ得る。いくつかの実装において、ＣＸＬは、十分に確立された、幅広く採用されているＰＣＩｅインフラストラクチャ（例えば、ＰＣＩｅ５．０）上に構築されてよく、ＰＣＩｅ物理および電気的インタフェースを活用してエリアに高度なプロトコルを提供することは、Ｉ／Ｏ、メモリプロトコル（例えば、ホストプロセッサがメモリをアクセラレータデバイスと共有することを可能にする）およびコヒーレンシインタフェースを含む。
図９を参照すると、ＣＸＬリンク９５０を利用した例示的なシステムを示す簡略ブロック図９００が示される。例えば、リンク９５０は、ホストプロセッサ９０５（例えば、ＣＰＵ）をアクセラレータデバイス９１０に相互接続し得る。この例では、ホストプロセッサ９０５は、１つまたは複数のプロセッサコア（例えば、９１５ａ、９１５ｂ）および１つまたは複数のＩ／Ｏデバイス（例えば、９１８）を含む。ホストメモリ（例えば、９６０）には、（例えば、同じパッケージまたはダイ上の）ホストプロセッサが設けられ得る。アクセラレータデバイス９１０は、アクセラレータロジック９２０を含んでよく、いくつかの実装では、独自のメモリ（例えば、アクセラレータメモリ９６５）を含んでよい。この例では、ホストプロセッサ９０５は、コヒーレンス／キャッシュロジック９２５および相互接続ロジック（例えば、ＰＣＩｅロジック９３０）を実装するための回路を含み得る。ＣＸＬ多重化ロジック（例えば、９５５ａ、９５５ｂ）も提供されることで、ＣＸＬプロトコル（例えば、Ｉ／Ｏプロトコル９３５ａ、９３５ｂ（例えば、ＣＸＬ．ｉｏ）、キャッシュプロトコル９４０ａ、９４０ｂ（例えば、ＣＸＬ．ｃａｃｈｅ）およびメモリアクセスプロトコル９４５ａ、９４５ｂ（ＣＸＬ．ｍｅｍ））の多重化が可能になり得る。これにより、ホストプロセッサ９０５とアクセラレータデバイス９１０との間のリンク９５０を介して、サポートされているプロトコル（例えば、９３５ａ、９３５ｂ、９４０ａ、９４０ｂ、９４５ａ、９４５ｂ）のいずれか１つのデータを多重化方式で送信することが可能になる。
いくつかの実装において、Ｆｌｅｘ Ｂｕｓ（商標）ポートは、デバイスを多種多様な他のデバイス（例えば、他のプロセッサ、デバイス、アクセラレータ、スイッチ、メモリデバイス等）との相互接続へ柔軟に適合させるために、ＣＸＬ準拠リンクと併せて利用され得る。Ｆｌｅｘ Ｂｕｓポートは、ＰＣＩｅリンクまたはＣＸＬリンク（また、潜在的に、他のプロトコルおよびアーキテクチャのリンク）のいずれかをサポートするように静的に構成されたフレキシブル高速ポートである。Ｆｌｅｘ Ｂｕｓポートにより、高帯域幅オフパッケージリンクを介してネイティブＰＣＩｅプロトコルまたはＣＸＬのどちらを提供するか設計上選ぶことが可能になる。ポートにおいて適用されるプロトコルの選択は、自動ネゴシエーションを介してブート時間中に発生してよく、スロットへプラグ接続されたデバイスに基づいてよい。Ｆｌｅｘ Ｂｕｓは、ＰＣＩｅ電気回路を用いることでＰＣＩｅリタイマとの互換性を有するようになり、アドインカードについての規格であるＰＣＩｅフォームファクタを順守する。
図１０は、ＣＸＬリンクを実装するために利用される１つの例示的なポートアーキテクチャ１０００（例えば、Ｆｌｅｘ Ｂｕｓ）を示す簡略ブロック図を示す。例えば、Ｆｌｅｘ Ｂｕｓアーキテクチャは、ポートによりサポートされる複数のプロトコルを実装するための複数の層として編成され得る。例えば、ポートは、トランザクション層ロジック（例えば、１００５）、リンク層ロジック（例えば、１０１０）、物理層ロジック（例えば、１０１５）（例えば、全部または一部が回路に実装される）を含み得る。例えば、トランザクション（またはプロトコル）層（例えば、１００５）は、ＰＣＩｅトランザクション層１０５５およびベースＰＣＩｅトランザクション層１０５５のＣＸＬトランザクション層強化１０６０（ＣＸＬ．ｉｏ用）を実装するトランザクション層ロジック１０２５と、ＣＸＬリンクのためのキャッシュ（例えば、ＣＸＬ．ｃａｃｈｅ）プロトコルおよびメモリ（例えば、ＣＸＬ．ｍｅｍ）プロトコルを実装するためのロジック１０３０とへ細分化され得る。同様に、リンク層ロジック１０３５は、ＰＣＩｅデータリンク層１０６５の拡張バージョンを表すベースＰＣＩｅデータリンク層１０６５およびＣＸＬリンク層（ＣＸＬ．ｉｏ用）を実装するために提供され得る。ＣＸＬリンク層１０１０は、キャッシュおよびメモリリンク層強化ロジック１０４０（例えば、ＣＸＬ．ｃａｃｈｅおよびＣＸＬ．ｍｅｍ）も含み得る。
図１０の例を続けると、ＣＸＬリンク層ロジック１０１０は、他の例示的な実装の中でもとりわけ、２つのロジックストリーム（例えば、ＰＣＩｅ／ＣＸＬ．ｉｏおよびＣＸＬ．ｃａｃｈｅ／ＣＸＬ．ｍｅｍ）からトラフィックをインタリーブするＣＸＬ調停／多重化（ＡＲＢ／ＭＵＸ）ロジック１０２０とインタフェースし得る。リンクトレーニング中に、トランザクション層およびリンク層は、ＰＣＩｅモードまたはＣＸＬモードのいずれかで動作するように構成される。いくつかの例において、他の例の中でもとりわけ、ホストＣＰＵは、ＰＣＩｅモードまたはＣＸＬモードのいずれかの実装をサポートし得るが、アクセラレータのような他のデバイスは、ＣＸＬモードのみをサポートし得る。いくつかの実装において、ポート（例えば、Ｆｌｅｘ Ｂｕｓポート）は、ＰＣＩｅ物理層（例えば、ＰＣＩｅ電気回路ＰＨＹ１０５０）に基づいて、物理層１０１５を利用し得る。例えば、Ｆｌｅｘ Ｂｕｓ物理層は、リンクトレーニングプロセス中に代替的なモードネゴシエーションの結果に基づいてＰＣＩｅモードまたはＣＸＬモードのいずれかで動作できる集中型論理物理層１０４５として実装され得る。いくつかの実装において、物理層は、複数のシグナリングレート（例えば、８ＧＴ／ｓ、１６ＧＴ／ｓ、３２ＧＴ／ｓ等）および複数のリンク幅（例えば、ｘ１６、ｘ８、ｘ４、ｘ２。ｘ１等）をサポートし得る。ＰＣＩｅモードでは、ポート１０００により実装されるリンクは、ネイティブなＰＣＩｅ特徴（例えば、ＰＣＩｅ仕様において定義される）に完全に準拠し得るが、ＣＸＬモードでは、このリンクは、ＣＸＬについて定義された全ての特徴をサポートする。したがって、他の例の中でもとりわけ、Ｆｌｅｘ Ｂｕｓポートは、ネイティブなＰＣＩｅプロトコルデータまたは動的マルチプロトコルＣＸＬデータを送信して、ＰＣＩｅ電気回路を介してＩ／Ｏプロトコル、コヒーレンシプロトコルおよびメモリプロトコルを提供できるポイントツーポイント相互接続を提供し得る。
ＣＸＬ／Ｉ／ＯプロトコルであるＣＸＬ．ｉｏは、Ｉ／Ｏデバイスのための非コヒーレントロード／ストアインタフェースを提供する。ＣＸＬ．ｉｏにおけるトランザクションタイプ、トランザクションパケットフォーマット、クレジットベースのフロー制御、仮想チャネル管理およびトランザクション順序付けルールは、ＰＣＩｅ定義の全部または一部に従い得る。ＣＸＬキャッシュコヒーレンシプロトコルであるＣＸＬ．ｃａｃｈｅは、デバイスとホストとの間のインタラクションを、少なくとも１つの関連付けられた応答メッセージおよび場合によってはデータ転送を各々が有する複数の要求として定義する。インタフェースは、各方向における、要求、応答およびデータという３つのチャネルから成る。
ＣＸＬメモリプロトコルであるＣＸＬ．ｍｅｍは、プロセッサとメモリとの間のトランザクションインタフェースであり、ダイにわたって通信する場合にＣＸＬの物理層およびリンク層を用いる。他の例の中でもとりわけ、ＣＸＬ．ｍｅｍは、メモリコントローラがホストＣＰＵ内に位置する場合、メモリコントローラがアクセラレータデバイス内にある場合、またはメモリコントローラがメモリバッファチップへ移動させられる場合を含む、複数の異なるメモリ取り付けオプションのために用いられ得る。他の例示的な特徴の中でもとりわけ、ＣＸＬ．ｍｅｍは、異なるメモリタイプ（例えば、揮発性、永続的等）と構成（例えば、平坦、階層等）とを伴うトランザクションに適用され得る。いくつかの実装において、ホストプロセッサのコヒーレンシエンジンは、ＣＸＬ．ｍｅｍ要求および応答を用いて、メモリとインタフェースし得る。この構成では、ＣＰＵコヒーレンシエンジンは、ＣＸＬ．ｍｅｍ Ｍａｓｔｅｒとみなされ、Ｍｅｍデバイスは、ＣＸＬ．Ｍｅｍ Ｓｕｂｏｒｄｉｎａｔｅとみなされる。ＣＸＬ．ｍｅｍ Ｍａｓｔｅｒは、ＣＸＬ．ｍｅｍ要求（例えば、読み取り、書き込み等）のソーシングを担うエージェントであり、ＣＸＬ．Ｍｅｍ Ｓｕｂｏｒｄｉｎａｔｅは、ＣＸＬ．ｍｅｍ要求（例えば、データ、完了等）への応答を担うエージェントである。Ｓｕｂｏｒｄｉｎａｔｅがアクセラレータである場合、ＣＸＬ．ｍｅｍプロトコルは、デバイスコヒーレンシエンジン（ＤＣＯＨ）の存在を想定する。このエージェントは、ＣＸＬ．ｍｅｍコマンドに基づくデバイスキャッシュのスヌープおよびメタデータフィールドの更新のようなコヒーレンシ関連機能の実装を担うことが想定されている。メタデータがデバイス取り付け型メモリによりサポートされる実装では、メタデータは、他の例示的な使用の中でもとりわけ、ホストにより、ＣＰＵソケット用の粗いスヌープフィルタを実装するために用いられ得る。
以下の図１１から図１２は、本明細書において説明される実施形態の文脈で用いられ得るいくつかの例示的なコンピューティングデバイス、コンピューティング環境、ハードウェア、ソフトウェアまたはフローを提供する。
図１１は、少なくとも１つの実施形態による例示的な暗号コンピューティング環境１１００を示すブロック図である。図示の例では、暗号アドレシング層１１１０は、例示的な計算ベクトル中央処理装置（ＣＰＵ）１１０２、グラフィック処理ユニット（ＧＰＵ）１１０４、人工知能（ＡＩ）１１０６およびフィールドプログラマブルゲートアレイ（ＦＰＧＡ）１１０８にわたって延在する。例えば、ＣＰＵ１１０２およびＧＰＵ１１０４は、メモリ１１１２に格納されたデータのための同じ仮想アドレス変換を共有してもよく、暗号アドレスは、この共有仮想メモリ上に構築してもよい。それらは、所与の実行フローに対して同じプロセスキーを共有し、同じトウィークを計算して、同じ暗号アルゴリズムに従って、暗号エンコードされたアドレスを復号化し、そのようなエンコードされたアドレスによって参照されるデータを復号化し得る。
組み合わせて、本明細書において説明される能力は、暗号コンピューティングを可能にし得る。メモリ１１１２は、キャッシュの第１のレベルからキャッシュの最後のレベルまで、かつシステムメモリへと、メモリ階層の全てのレベルにおいて暗号化され得る。暗号アドレスエンコードをデータ暗号化にバインドすることにより、極めて細かい粒度のオブジェクト境界およびアクセス制御が可能になり、細かい粒度のセキュアコンテナを個々の機能およびサービスとしての機能のオブジェクトまで可能にし得る。また、コールスタック上の戻りアドレスを（それらの位置に応じて）暗号エンコードすることで、シャドウスタックメタデータを必要とせずに制御フロー完全性を可能にし得る。したがって、データアクセス制御ポリシーおよび制御フローのいずれも、単に暗号アドレシングおよびそれぞれの暗号データバインディングに依存して、暗号的に実行することができる。
図１２から図１４は、本明細書において開示される実施形態に従って用いられ得る例示的なコンピュータアーキテクチャのブロック図である。概して、プロセッサおよびコンピューティングシステムのための当技術分野において公知である任意のコンピュータアーキテクチャ設計が用いられ得る。一例では、ラップトップ、デスクトップ、ハンドヘルドＰＣ、パーソナルデジタルアシスタント、タブレット、エンジニアリングワークステーション、サーバ、ネットワークデバイス、サーバ、アプライアンス、ネットワークハブ、ルータ、スイッチ、埋め込みプロセッサ、デジタル信号プロセッサ（ＤＳＰ）、グラフィックスデバイス、ビデオゲームデバイス、セットトップボックス、マイクロコントローラ、スマートフォン、モバイルデバイス、ウェアラブル電子デバイス、ポータブルメディアプレーヤ、ハンドヘルドデバイスおよび様々な他の電子デバイスのための当技術分野において公知であるシステム設計および構成も、本明細書において説明されるコンピューティングシステムの実施形態に適している。概して、本明細書で開示される実施形態に好適なコンピュータアーキテクチャは、限定されるわけではないが、図１２から図１４に示される構成を含み得る。
図１２は、一実施形態によるプロセッサの一事例を示す図である。プロセッサ１２００は、本明細書で示され説明される実装形態（例えば、プロセッサ１０２）に関連して用いられ得るハードウェアデバイスのタイプの一例である。プロセッサ１２００は、任意のタイプのプロセッサであってよく、例えば、マイクロプロセッサ、埋め込みプロセッサ、デジタル信号プロセッサ、デジタル信号プロセッサ（ＤＳＰ）、ネットワークプロセッサ、マルチコアプロセッサまたはシングルコアプロセッサなどの、コードを実行する他のデバイスである。図１２には１つのプロセッサ１２００のみが示されているが、処理要素は代替的に、図１２に示されるプロセッサ１２００を２つ以上含んでもよい。プロセッサ１２００は、シングルスレッドコアであってもよく、少なくとも１つの実施形態では、プロセッサ１２００は、コアごとに２つ以上のハードウェアスレッドコンテキスト（または「論理プロセッサ」）を含み得るという点でマルチスレッドであってもよい。
図１２はまた、一実施形態によるプロセッサ１２００に結合されたメモリ１２０２を示している。メモリ１２０２は、当業者に知られているか、そうでなければ利用可能な多種多様なメモリ（メモリ階層構造の様々な層を含む）のうちのいずれかであってよい。そのようなメモリ素子には、限定するわけではないが、ランダムアクセスメモリ（ＲＡＭ）、リードオンリメモリ（ＲＯＭ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）のロジックブロック、消去可能プログラマブルリードオンリメモリ（ＥＰＲＯＭ）、および電気的消去可能プログラマブルＲＯＭ（ＥＥＰＲＯＭ）が含まれ得る。
プロセッサ１２００は、本明細書で詳述するアルゴリズム、プロセス、またはオペレーションと関連付けられた任意のタイプの命令を実行することができる。概して、プロセッサ１２００は、ある要素または品目（例えば、データ）を、ある状態または物から別の状態または物に変換できる。
プロセッサ１２００により実行される１つまたは複数の命令であってよいコード１２０４が、必要に応じてかつ特定のニーズに基づいて、メモリ１２０２に格納されてもよく、ソフトウェア、ハードウェア、ファームウェア、またはその任意の好適な組み合わせ、あるいは任意の他の内部または外部のコンポーネント、デバイス、要素、もしくはオブジェクトに格納されてもよい。一例において、プロセッサ１２００は、コード１２０４により示される命令のプログラムシーケンスに従うことができる。各命令はフロントエンドロジック１２０６に入り、１つまたは複数のデコーダ１２０８により処理される。デコーダは、その出力として、予め定義されたフォーマットの固定幅マイクロオペレーションなどのマイクロオペレーションを生成してもよく、元のコード命令を反映する他の命令、マイクロ命令、制御信号を生成してもよい。フロントエンドロジック１２０６は、レジスタリネーミングロジック１２１０およびスケジューリングロジック１２１２も含み、これらのロジックは概して、リソースを割り当て、命令に対応するオペレーションを実行のためにキューに入れる。
プロセッサ１２００は、実行ユニット１２１６ａ、１２１６ｂ、１２１６ｎ等のセットを有する実行ロジック１２１４も含み得る。いくつかの実施形態では、特定の機能または機能のセットに特化した複数の実行ユニットを含んでもよい。他の実施形態では、実行ユニットを１つだけ含んでも、特定の機能を実行できる実行ユニットを１つ含んでもよい。実行ロジック１２１４は、コード命令が指定するオペレーションを実行する。
コード命令が指定するオペレーションの実行完了後に、バックエンドロジック１２１８がコード１２０４の命令をリタイアさせることができる。一実施形態において、プロセッサ１２００はアウトオブオーダ実行を可能にするが、命令のインオーダリタイアメントが必要である。リタイアメントロジック１２２０は、様々な既知の形態（例えば、リオーダバッファ等）を取ってよい。このように、プロセッサ１２００はコード１２０４の実行中に、少なくとも、デコーダにより生成される出力、レジスタリネーミングロジック１２１０により利用されるハードウェアレジスタおよびテーブル、ならびに実行ロジック１２１４により修正される任意のレジスタ（不図示）に関して変化する。
図１２には示されていないが、処理要素には、チップ上にプロセッサ１２００と共に他の要素が含まれてもよい。例えば処理要素には、プロセッサ１２００と共にメモリ制御ロジックが含まれてよい。処理要素には、Ｉ／Ｏ制御ロジックが含まれてもよく、かつ／またはメモリ制御ロジックと統合されたＩ／Ｏ制御ロジックが含まれてもよい。処理要素には、１つまたは複数のキャッシュも含まれてよい。いくつかの実施形態では、不揮発性メモリ（フラッシュメモリまたはヒューズなど）もプロセッサ１２００と共にチップ上に含まれてよい。
図１３Ａは、本開示の１つまたは複数の実施形態による例示的なインオーダパイプラインおよび例示的なレジスタリネーミングアウトオブオーダ発行／実行パイプラインの両方を示すブロック図である。図１３Ｂは、本開示の１つまたは複数の実施形態による、プロセッサに含まれるインオーダキテクチャコアの例示的な実施形態と、例示的なレジスタリネーミングアウトオブオーダ発行／実行アーキテクチャコアとの両方を示すブロック図である。図１３Ａから図１３Ｂの実線のボックスは、インオーダパイプラインおよびインオーダコアを示し、破線のボックスの任意選択的な追加は、レジスタリネーミング、アウトオブオーダ発行／実行パイプラインおよびコアを示している。インオーダの態様がアウトオブオーダの態様のサブセットであることを考慮して、アウトオブオーダの態様を説明する。
図１３Ａにおいて、プロセッサパイプライン１３００は、フェッチステージ１３０２、長さデコードステージ１３０４、デコードステージ１３０６、割り当てステージ１３０８、リネーミングステージ１３１０、スケジューリング（ディスパッチまたは発行としても知られる）ステージ１３１２、レジスタ読み取り／メモリ読み取りステージ１３１４、実行ステージ１３１６、ライトバック／メモリ書き込みステージ１３１８、例外処理ステージ１３２２およびコミットステージ１３２４を含む。
図１３Ｂは、実行エンジンユニット１３５０に結合されたフロントエンドユニット１３３０を含むプロセッサコア１３９０を示し、両方ともメモリユニット１３７０に結合されている。プロセッサコア１３９０およびメモリユニット１３７０は、本明細書で図示および説明される実装形態（例えば、プロセッサ１０２、メモリ１２０）に関連して用いられ得るタイプのハードウェアの例である。
コア１３９０は、縮小命令セットコンピューティング（ＲＩＳＣ）コア、複合命令セットコンピューティング（ＣＩＳＣ）コア、超長命令語（ＶＬＩＷ）コア、またはハイブリッドもしくは代替的なコアタイプであってよい。さらに別のオプションとして、コア１３９０は、例えば、ネットワークまたは通信コア、圧縮エンジン、コプロセッサコア、汎用コンピューティンググラフィックス処理ユニット（ＧＰＧＰＵ）コア、グラフィックスコア等の専用コアであり得る。加えて、プロセッサコア１３９０およびそのコンポーネントは、論理プロセッサおよびそれらのそれぞれのコンポーネントを実装するために用いられ得る例示的なアーキテクチャを表す。
フロントエンドユニット１３３０は、命令キャッシュユニット１３３４に結合された分岐予測ユニット１３３２を含み、命令キャッシュユニットは、命令変換ルックアサイドバッファ（ＴＬＢ）ユニット１３３６に結合され、これは命令フェッチユニット１３３８に結合され、これはデコードユニット１３４０に結合される。デコードユニット１３４０（またはデコーダ）は、命令をデコードし、出力として、１つまたは複数のマイクロオペレーション、マイクロコードエントリポイント、マイクロ命令、他の命令、または元の命令からデコードされる、またはそうでなければそれを反映するもしくはそれから導出される他の制御信号を生成し得る。デコードユニット１３４０は、様々な異なるメカニズムを用いて実装され得る。好適なメカニズムの例は、ルックアップテーブル、ハードウェア実装形態、プログラマブルロジックアレイ（ＰＬＡ）、マイクロコードリードオンリメモリ（ＲＯＭ）等を含むが、これらに限定されない。一実施形態において、コア１３９０は、（例えば、デコードユニット１３４０内またはそうでなければフロントエンドユニット１３３０内の）特定のマクロ命令のためのマイクロコードを格納するマイクロコードＲＯＭまたは他の媒体を含む。デコードユニット１３４０は、実行エンジンユニット１３５０内のリネーム／アロケータユニット１３５２に結合されている。
実行エンジンユニット１３５０は、リタイアメントユニット１３５４および１つまたは複数のスケジューラユニット１３５６のセットに結合されたリネーム／アロケータユニット１３５２を含む。スケジューラユニット１３５６は、予約ステーション、中央命令ウィンドウ等を含む、任意の数の異なるスケジューラを表す。スケジューラユニット１３５６は、物理レジスタファイルユニット１３５８に結合されている。物理レジスタファイルユニット１３５８の各々は１つまたは複数の物理レジスタファイルを表し、これらの異なるものは、例えば、スカラ整数、スカラ浮動小数点、パック整数、パック浮動小数点、ベクトル整数、ベクトル浮動小数点、ステータス（例えば、実行される次の命令のアドレスである命令ポインタ）等、１つまたは複数の異なるデータタイプを格納する。一実施形態において、物理レジスタファイルユニット１３５８は、ベクトルレジスタユニットと、書き込みマスクレジスタユニットと、スカラレジスタユニットとを含む。これらのレジスタユニットは、アーキテクチャベクトルレジスタ、ベクトルマスクレジスタ、および汎用レジスタ（ＧＰＲ）を提供し得る。本明細書において説明される少なくともいくつかの実施形態では、レジスタユニット１３５８は、本明細書で図示および説明される実装形態（例えば、レジスタ１１０）に関連して用いられ得るタイプのハードウェアの例である。レジスタリネーミングおよびアウトオブオーダ実行が実装され得る様々な態様（例えば、リオーダバッファおよびリタイアメントレジスタファイルを用いて、フューチャファイル、履歴バッファ、およびリタイアメントレジスタファイルを用いて、レジスタマップおよびレジスタのプールを用いて等）を示すために、物理レジスタファイルユニット１３５８はリタイアメントユニット１３５４によって重複される。リタイアメントユニット１３５４および物理レジスタファイルユニット１３５８は、実行クラスタ１３６０に結合されている。実行クラスタ１３６０は、１つまたは複数の実行ユニット１３６２のセットおよび１つまたは複数のメモリアクセスユニット１３６４のセットを含む。実行ユニット１３６２は、様々な演算（例えば、シフト、加算、減算、乗算）を様々なタイプのデータ（例えば、スカラ浮動小数点、パック整数、パック浮動小数点、ベクトル整数、ベクトル浮動小数点）に対して実行し得る。いくつかの実施形態は、特定の機能または機能セットに専用の複数の実行ユニットを含み得るが、他の実施形態は、ただ１つの実行ユニット、または全てが全ての機能を実行する複数の実行ユニットを含み得る。実行ユニット１３６２はまた、メインメモリ（例えば、メモリユニット１３７０）およびページミスハンドラ（ＰＭＨ）にアクセスするためにコアによって用いられるアドレスを計算するためのアドレス生成ユニットを含み得る。
特定の実施形態では、特定のタイプのデータ／演算に対して別個のパイプラインを作成するので（例えば、スカラ整数パイプライン、スカラ浮動小数点／パック整数／パック浮動小数点／ベクトル整数／ベクトル浮動小数点パイプライン、および／または、メモリアクセスパイプラインが、それぞれ固有のスケジューラユニット、物理レジスタファイルユニット、および／または、実行クラスタを有し、また別個のメモリアクセスパイプラインの場合、特定の実施形態が実装され、その実施形態では、このパイプラインの実行クラスタのみがメモリアクセスユニット１３６４を有する）、独自のスケジューラユニット１３５６、物理レジスタファイルユニット１３５８および実行クラスタ１３６０は、場合によっては複数のものとして示されている。別個のパイプラインが用いられる場合、これらのパイプラインのうちの１つまたは複数がアウトオブオーダ発行／実行であり、残りがインオーダであり得ることも理解されたい。
メモリアクセスユニット１３６４のセットは、メモリユニット１３７０に結合され、メモリユニット１３７０は、データＴＬＢユニット１３７２を含み、データＴＬＢユニット１３７２は、レベル２（Ｌ２）キャッシュユニット１３７６に結合されたデータキャッシュユニット１３７４に結合されている。例示的な一実施形態において、メモリアクセスユニット１３６４は、ロードユニット、ストアアドレスユニット、およびストアデータユニットを含んでよく、これらの各々は、メモリユニット１３７０内のデータＴＬＢユニット１３７２に結合される。命令キャッシュユニット１３３４は、メモリユニット１３７０内のレベル２（Ｌ２）キャッシュユニット１３７６にさらに結合されている。Ｌ２キャッシュユニット１３７６は、１つまたは複数の他のレベルのキャッシュ、および最終的にはメインメモリに結合される。加えて、データＴＬＢユニット１３７２内にマッチが見つからない場合にページテーブル内のアドレスマッピングをルックアップするために、ページミスハンドラもコア１３９０内に含まれ得る。
例として、例示的なレジスタリネーミング、アウトオブオーダ発行／実行コアアーキテクチャは、パイプライン１３００を以下のとおり実装し得る。すなわち、１）命令フェッチユニット１３３８がフェッチステージ１３０２および長さデコードステージ１３０４を実行し、２）デコードユニット１３４０がデコードステージ１３０６を実行し、３）リネーム／アロケータユニット１３５２が割り当てステージ１３０８およびリネーミングステージ１３１０を実行し、４）スケジューラユニット１３５６がスケジューリングステージ１３１２を実行し、５）物理レジスタファイルユニット１３５８およびメモリユニット１３７０がレジスタ読み取り／メモリ読み取りステージ１３１４を実行し、実行クラスタ１３６０が実行ステージ１３１６を実行し、６）メモリユニット１３７０および物理レジスタファイルユニット１３５８がライトバック／メモリ書き込みステージ１３１８を実行し、７）様々なユニットが例外処理ステージ１３２２に関与してよく、ならびに８）リタイアメントユニット１３５４および物理レジスタファイルユニット１３５８がコミットステージ１３２４を実行する。
コア１３９０は、本明細書において説明される命令を含む、１つまたは複数の命令セット（例えば、ｘ８６命令セット（より新しいバージョンで追加されたいくつかの拡張を有する）、カリフォルニア州サニーベールのＭＩＰＳ ＴｅｃｈｎｏｌｏｇｉｅｓのＭＩＰＳ命令セット、カリフォルニア州サニーベールのＡＲＭホールディングスのＡＲＭ命令セット（ＮＥＯＮなどの任意選択的な追加の拡張を有する））をサポートし得る。一実施形態において、コア１３９０は、パックドデータ命令セット拡張（例えば、ＡＶＸ１、ＡＶＸ２）をサポートするロジックを含み、それにより、パックドデータを用いて多くのマルチメディアアプリケーションによって用いられるオペレーションを実行できるようにする。
コアは、マルチスレッディング（オペレーションまたはスレッドの２つ以上の並列セットを実行する）をサポートしてよく、タイムスライスマルチスレッディング、同時マルチスレッディング（単一の物理コアが、物理コアが同時にマルチスレッディングされるスレッドの各々のための論理コアを提供する）、またはそれらの組み合わせ（例えば、Ｉｎｔｅｌ（登録商標）ハイパースレッディング技術などにおけるタイムスライスフェッチおよびデコード、ならびにその後の同時マルチスレッディング）を含む様々な方法でサポートし得ることを理解されたい。したがって、少なくともいくつかの実施形態では、マルチスレッドエンクレーブがサポートされ得る。
レジスタリネーミングはアウトオブオーダ実行の文脈で説明されているが、レジスタリネーミングはインオーダアーキテクチャで用いられてもよいことを理解されたい。図示のプロセッサの実施形態はまた、別々の命令キャッシュユニット１３３４／データキャッシュユニット１３７４と共有Ｌ２キャッシュユニット１３７６とを含むが、代替的な実施形態は、例えばレベル１（Ｌ１）内部キャッシュのように、命令とデータの両方に単一の内部キャッシュを、または複数レベルの内部キャッシュを含み得る。いくつかの実施形態では、システムは、コアおよび／またはプロセッサの外部にある内部キャッシュと外部キャッシュとの組み合わせを含み得る。代替的に、キャッシュの全てはコアおよび／またはプロセッサの外側にあり得る。
図１４は、ポイントツーポイント（ＰｔＰ）構成で配置された、一実施形態によるコンピューティングシステム１４００を示している。特に、図１４は、プロセッサ、メモリ、入力／出力デバイスが複数のポイントツーポイントインタフェースで相互接続されたシステムを示している。概して、本明細書において説明されるコンピューティングシステムまたはコンピューティングデバイスのうちの１つまたは複数は、コンピューティングシステム１４００と同じまたは同様の方式で構成され得る。
プロセッサ１４７０および１４８０は、シングルコアプロセッサ１４７４ａおよび１４８４ａまたはマルチコアプロセッサ１４７４ａおよび１４７４ｂならびに１４８４ａおよび１４８４ｂとして実装され得る。プロセッサ１４７０および１４８０は各々、キャッシュ１４７１および１４８１を含んでよく、これらのキャッシュは、それぞれの１つまたは複数のコアにより用いられる。共有キャッシュ（不図示）が、いずれかのプロセッサの内部または両方のプロセッサの外部に含まれながらも、Ｐ－Ｐ相互接続を介してこれらのプロセッサと接続され得る。これにより、いずれかのまたは両方のプロセッサのローカルキャッシュ情報は、プロセッサが低電力モードへ置かれている場合、共有キャッシュに格納され得る。本明細書において説明される１つまたは複数の実施形態はコンピューティングシステム１４００などのコンピューティングシステムに実装され得ることに留意されたい。さらに、プロセッサ１４７０および１４８０は、本明細書で示され説明される実装形態（例えば、プロセッサ１０２）に関連して用いられ得るタイプのハードウェアの例である。
プロセッサ１４７０および１４８０はまた、それぞれのプロセッサにローカルに取り付けられたメインメモリの部分であり得るメモリ素子１４３２および１４３４と通信するために、統合メモリコントローラロジック（ＩＭＣ）１４７２および１４８２をそれぞれ含み得る。代替的な実施形態において、メモリコントローラロジック１４７２および１４８２は、プロセッサ１４７０および１４８０とは別のディスクリートロジックでもよい。メモリ素子１４３２および／または１４３４は、本明細書において概説されるオペレーションおよび機能の実現においてプロセッサ１４７０および１４８０により用いられる様々なデータを格納し得る。
プロセッサ１４７０および１４８０は、他の図に関連して説明されるものなど、任意のタイプのプロセッサであってよい。プロセッサ１４７０および１４８０は、ポイントツーポイント（ＰｔＰ）インタフェース１４５０を介し、ポイントツーポイントインタフェース回路１４７８および１４８８をそれぞれ用いてデータを交換してよい。プロセッサ１４７０および１４８０は各々、ポイントツーポイントインタフェース回路１４７６、１４８６、１４９４および１４９８を用いて、個々のポイントツーポイントインタフェース１４５２および１４５４を介して、入力／出力（Ｉ／Ｏ）サブシステム１４９０とデータを交換し得る。Ｉ／Ｏサブシステム１４９０は、ＰｔＰインタフェース回路であり得るインタフェース回路１４９２を用いて、高性能グラフィックスインタフェース１４３９を介して高性能グラフィックス回路１４３８とデータを交換してもよい。一実施形態において、高性能グラフィックス回路１４３８は、例えば、高スループットＭＩＣプロセッサ、ネットワークまたは通信プロセッサ、圧縮エンジン、グラフィックスプロセッサ、ＧＰＧＰＵ、埋め込みプロセッサ等の特定用途向けプロセッサである。Ｉ／Ｏサブシステム１４９０は、人間のユーザが見ることができるデータを表示するためのディスプレイ１４３３と通信してもよい。代替的な実施形態において、図１４に示されるＰｔＰリンクのうちのいずれかまたは全てが、ＰｔＰリンクではなく、マルチドロップバスとして実装され得る。
Ｉ／Ｏサブシステム１４９０は、インタフェース回路１４９６を介してバス１４１０と通信し得る。バス１４１０は、バスブリッジ１４１８、Ｉ／Ｏデバイス１４１４、および１つまたは複数の他のプロセッサ１４１５など、それを介して通信する１つまたは複数のデバイスを有し得る。バス１４２０を介して、バスブリッジ１４１８は、ユーザインタフェース１４２２（キーボード、マウス、タッチスクリーン、もしくは他の入力デバイスなど）、通信デバイス１４２６（モデム、ネットワークインタフェースデバイス、またはコンピュータネットワーク１４６０を通して通信し得る他のタイプの通信デバイスなど）、オーディオＩ／Ｏデバイス１４２４、および／またはストレージユニット１４２８などの他のデバイスと通信し得る。ストレージユニット１４２８は、プロセッサ１４７０および／または１４８０によって実行され得るデータおよびコード１４３０を格納し得る。代替的な実施形態において、バスアーキテクチャの任意の部分が、１つまたは複数のＰｔＰリンクを用いて実装され得る。
コード１４３０などのプログラムコードを入力命令に適用して、本明細書において説明される機能を実行し、出力情報を生成し得る。出力情報は、既知の方式で１つまたは複数の出力デバイスに適用され得る。本願の目的のために、処理システムは、コンピューティングシステム１４００の一部であってもよく、例えば、デジタル信号プロセッサ（ＤＳＰ）、マイクロコントローラ、特定用途向け集積回路（ＡＳＩＣ）、またはマイクロプロセッサなどのプロセッサを有する任意のシステムを含む。
プログラムコード（例えば、１４３０）は、処理システムと通信するために、高水準手続き型プログラミング言語またはオブジェクト指向プログラミング言語で実装され得る。プログラムコードは、必要に応じて、アセンブリ言語または機械言語で実装されてもよい。実際には、本明細書において説明されるメカニズムの範囲は、いかなる特定のプログラミング言語にも限定されない。いずれの場合であっても、言語はコンパイルまたは解釈された言語であってもよい。
いくつかの場合に、命令コンバータを用いて、命令をソース命令セットからターゲット命令セットに変換し得る。例えば、命令コンバータは、命令を、コアによって処理されるべき１つまたは複数の他の命令に変換（例えば、静的バイナリ変換、動的コンパイルを含む動的バイナリ変換を用いて）、モーフィング、エミュレート、または別様で変換し得る。命令コンバータは、ソフトウェア、ハードウェア、ファームウェア、またはそれらの組み合わせで実装され得る。命令コンバータは、プロセッサ上にあっても、プロセッサ外にあっても、または部分的にプロセッサ上かつ部分的にプロセッサ外にあってもよい。
図１５は、本開示の実施形態による、ソース命令セット内のバイナリ命令をターゲット命令セット内のバイナリ命令へ変換するためのソフトウェア命令コンバータの使用を対比するブロック図である。図示されている実施形態では、命令コンバータはソフトウェア命令コンバータであるが、代替的に、命令コンバータはソフトウェア、ファームウェア、ハードウェア、またはそれらの様々な組み合わせとして実装され得る。図１５は、高水準言語１５０２におけるプログラムが、少なくとも１つのｘ８６命令セットコア１５１６でプロセッサによってネイティブに実行され得るｘ８６バイナリコード１５０６を生成するためにｘ８６コンパイラ１５０４を用いてコンパイルされ得ることを示す。少なくとも１つのｘ８６命令セットコアを有するプロセッサ１５１６は、少なくとも１つのｘ８６命令セットコアを有するＩｎｔｅｌプロセッサと実質的に同じ結果を実現すべく、（１）Ｉｎｔｅｌ ｘ８６命令セットコアの命令セットの大部分、または（２）少なくとも１つのｘ８６命令セットコアを有するＩｎｔｅｌプロセッサ上で実行することを対象とするアプリケーションまたは他のソフトウェアのオブジェクトコードバージョンを、互換的に実行または別様で処理することによって、少なくとも１つのｘ８６命令セットコアを有するＩｎｔｅｌプロセッサと実質的に同じ機能を実行し得る任意のプロセッサを表す。ｘ８６コンパイラ１５０４は、追加のリンク処理を用いて、または用いることなく、少なくとも１つのｘ８６命令セットコア１５１６を有するプロセッサ上で実行できるｘ８６バイナリコード１５０６（例えば、オブジェクトコード）を生成するように動作可能なコンパイラを表す。同様に、図１５は、高水準言語１５０２におけるプログラムが、少なくとも１つのｘ８６命令セットコアがないプロセッサ１５１４（例えば、カリフォルニア州サニーベールのＭＩＰＳ ＴｅｃｈｎｏｌｏｇｙのＭＩＰＳ命令セットを実行する、および／またはカリフォルニア州サニーベールのＡＲＭ ＨｏｌｄｉｎｇｓのＡＲＭ命令セットを実行するコアを有するプロセッサ）によってネイティブに実行され得る代替的な命令セットバイナリコード１５１０を生成するために代替的な命令セットコンパイラ１５０８を用いてコンパイルされ得ることを示す。命令コンバータ１５１２は、ｘ８６バイナリコード１５０６をｘ８６命令セットコアのないプロセッサ１５１４によってネイティブに実行され得るコードへ変換するために用いられる。この変換されたコードは、これを行うことが可能である命令コンバータを作成することが困難であるため、代替的な命令セットバイナリコード１５１０と同じではない可能性があるが、変換済みコードは全般的なオペレーションを実現し、かつ代替的な命令セットから命令を構成することになる。したがって、命令コンバータ１５１２は、エミュレーション、シミュレーション、または任意の他の処理によって、ｘ８６命令セットプロセッサまたはコアを有さないプロセッサまたは他の電子デバイスがｘ８６バイナリコード１５０６を実行できるようにする、ソフトウェア、ファームウェア、ハードウェア、またはそれらの組み合わせを表す。
少なくとも１つの実施形態の１つまたは複数の態様は、プロセッサ内の様々なロジックを表す機械可読媒体上に格納された代表的な命令によって実装されてもよく、この命令は、機械によって読み取られた場合、機械に、本明細書において説明される技術のうちの１つまたは複数を実行するためのロジックを作成させる。そのような表現は、「ＩＰコア」として知られており、有形の機械可読媒体上に格納され、ロジックまたはプロセッサを実際に作成する製造機械にロードするように様々な顧客または製造施設に供給され得る。
そのような機械可読記憶媒体は、ハードディスク、フロッピーディスクを含む任意の他のタイプのディスク、光ディスク、コンパクトディスクリードオンリメモリ（ＣＤ－ＲＯＭ）、コンパクトディスク・リライタブル（ＣＤ－ＲＷ）、および光磁気ディスク、リードオンリメモリ（ＲＯＭ）などの半導体デバイス、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）などのランダムアクセスメモリ（ＲＡＭ）、スタティックランダムアクセスメモリ（ＳＲＡＭ）、消去可能プログラマブルリードオンリメモリ（ＥＰＲＯＭ）、フラッシュメモリ、電気的消去可能プログラマブルリードオンリメモリ（ＥＥＰＲＯＭ）、相変化メモリ（ＰＣＭ）、磁気もしくは光カード、または電子命令を格納するのに適した任意の他のタイプの媒体などの記憶媒体を含む、機械またはデバイスによって製造または形成される品目の非一時的な有形の構成を含み得るが、これらに限定されない。
したがって、本開示の実施形態には、本明細書において説明される構造、回路、装置、プロセッサ、および／またはシステム特徴を定義するハードウェア記述言語（ＨＤＬ）などの命令を含むか、または設計データを含む、非一時的有形機械可読媒体も含まれる。そのような実施形態は、プログラム製品とも称され得る。
図１４に示されるコンピューティングシステムは、本明細書において説明される様々な実施形態を実装するために利用され得るコンピューティングシステムの一実施形態の概略図である。図１４に示されるシステムの様々なコンポーネントは、システムオンチップ（ＳｏＣ）アーキテクチャにおいて、または本明細書において提供される例および実装形態の機能および特徴を実現することが可能な任意の他の好適な構成において組み合わされ得ることが理解されよう。
特定の実装例および概して関連する方法に関して本開示を説明してきたが、これらの実装例および方法の変更例および置換例が当業者には明らかであろう。例えば、本明細書において説明された動作は、説明されたものとは異なる順序で実行され、依然として、望ましい結果を実現できる。一例として、添付の図に示されたプロセスは、望ましい結果を実現するために、必ずしも図に示した特定の順序も、連続した順序も必要とするわけではない。特定の実装例では、マルチタスクおよび並列処理が有利であり得る。他の変形例が、以下の特許請求の範囲に含まれる。
本明細書に提示されるアーキテクチャは、例としてのみ提供され、非排他的かつ非限定的であるように意図されている。さらに、開示された様々な部分は、論理的な分割のみを意図しており、必ずしも物理的に別個のハードウェアおよび／またはソフトウェアコンポーネントを表す必要はない。特定のコンピューティングシステムは、単一の物理メモリデバイス内にメモリ素子を提供してよく、他の場合には、メモリ素子は、多くの物理デバイスにわたって機能的に分散されてよい。仮想マシンマネージャまたはハイパーバイザの場合、機能の全部または一部は、開示された論理機能を提供するために仮想化層上で動作するソフトウェアまたはファームウェアの形態で提供され得る。
本明細書において提供される例では、インタラクションは単一のコンピューティングシステムに関して説明され得ることに留意されたい。しかしながら、これは、明確さおよび例示の目的でのみ行われている。特定の場合には、単一のコンピューティングシステムのみを参照することによって、フローの所与のセットの機能のうちの１つまたは複数を説明することがより容易であり得る。さらに、深層学習およびマルウェア検出のためのシステムは、容易に拡張可能であり、多数のコンポーネント（例えば、複数のコンピューティングシステム）、ならびにより複雑な／洗練された配置および構成にわたって実装され得る。したがって、提供される例は、無数の他のアーキテクチャに潜在的に適用されるコンピューティングシステムの範囲を限定するべきではなく、またはコンピューティングシステムの広範な教示を妨げるべきではない。
本明細書において用いられる場合、反対のことが明示的に記載されていない限り、「のうちの少なくとも１つ」という文言の使用は、指定された項目、要素、条件、または活動の任意の組み合わせを指す。例えば、「Ｘ、Ｙ、およびＺのうちの少なくとも１つ」は、以下の、１）少なくとも１つのＸであるが、Ｙではなく、Ｚではない、２）少なくとも１つのＹであるが、Ｘではなく、Ｚではない、３）少なくとも１つのＺであるが、Ｘではなく、Ｙではない、４）少なくとも１つのＸおよび少なくとも１つのＹであるが、Ｚではない、５）少なくとも１つのＸおよび少なくとも１つのＺであるが、Ｙではない、６）少なくとも１つのＹおよび少なくとも１つのＺであるが、Ｘではない、または７）少なくとも１つのＸ、少なくとも１つのＹ、および少なくとも１つのＺ、のいずれかを意味することが意図される。
加えて、反対のことが明示的に記載されていない限り、「第１の」、「第２の」、「第３の」等の用語は、それらが修飾する特定の名詞（例えば、要素、条件、モジュール、アクティビティ、オペレーション、請求項要素等）を区別するように意図されているが、修飾された名詞の任意のタイプの順序、ランク、重要性、時系列、または階層を示すことを意図されていない。例えば、「第１のＸ」および「第２のＸ」は、２つの要素の任意の順序、ランク、重要性、時系列、または階層によって必ずしも限定されない２つの別個のＸ要素を指定することが意図される。
本明細書における「一実施形態（ｏｎｅ ｅｍｂｏｄｉｍｅｎｔ）」、「一実施形態（ａｎ ｅｍｂｏｄｉｍｅｎｔ）」、「いくつかの実施形態（ｓｏｍｅ ｅｍｂｏｄｉｍｅｎｔｓ）」等への言及は、説明される実施形態が特定の特徴、構造、または特性を含み得るが、全ての実施形態がその特定の特徴、構造、または特性を含んでもよく、または必ずしも含まなくてもよいことを示す。さらに、そのような文言は、必ずしも同じ実施形態を指すわけではない。
本明細書は、多くの具体的な実装形態の詳細を含むが、これらは、任意の実施形態または請求され得るものの範囲に対する限定として解釈されるべきではなく、むしろ、特定の実施形態に固有の特徴の説明として解釈されるべきである。別個の実施形態の文脈で本明細書に説明されている特定の特徴も、単一の実施形態における組み合わせで実装され得る。逆に、単一の実施形態の文脈で説明された様々な特徴はまた、複数の実施形態で別個に、または任意の好適なサブコンビネーションで実装され得る。さらに、特徴は、特定の組み合わせで作用するものとして上記で説明され、最初にそのように請求されてもよいが、請求される組み合わせからの１つまたは複数の特徴は、いくつかの場合では、組み合わせから削除することができ、請求される組み合わせは、サブコンビネーションまたはサブコンビネーションの変形形態を対象とすることができる。
同様に、上述の実施形態における様々なシステムコンポーネントおよびモジュールの分離は、全ての実施形態においてそのような分離を必要とすると理解されるべきではない。説明されたプログラムコンポーネント、モジュール、およびシステムは、概して、単一のソフトウェア製品に共に統合されてもよく、複数のソフトウェア製品にパッケージ化されてもよいことを理解されたい。
こうして、主題の特定の実施形態を説明してきた。他の実施形態は、本開示の範囲内である。
当業者には、他の数多くの変更、置換、変形、修正および改変が確認され得、本開示は、こうした変更、置換、変形、改変および修正の全てを添付の特許請求の範囲に記載された範囲内にあるものとして包含することが意図されている。
例
例１は、周辺デバイスと、プロセッサと、メモリとの間をインタフェースするための相互接続回路と、前記相互接続回路により前記周辺デバイスから受信される読み取り要求のプロセス識別子に基づいて、１つまたは複数のキーを取得し、前記１つまたは複数のキーに基づいて前記読み取り要求の暗号化された仮想アドレスを復号化して、暗号化されていない仮想アドレスを取得し、前記相互接続回路に、前記暗号化されていない仮想アドレスに基づいて前記メモリから暗号化されたデータを取得させ、前記１つまたは複数のキーに基づいて前記暗号化されたデータを復号化して、平文データを取得し、前記相互接続回路に、前記平文データを前記周辺デバイスへ送信させるための暗号コンピューティング回路とを備える装置を含む。
例２は、例１に記載の主題を含み、前記１つまたは複数のキーは、データキーおよびポインタキーを含み、前記暗号化された仮想アドレスの前記復号化は、前記ポインタキーに基づいており、前記暗号化されたデータの前記復号化は、前記データキーに基づいている。
例３は、例１または２に記載の主題を含み、前記暗号コンピューティング回路は、前記暗号化された仮想アドレスをトウィーク入力として用いて前記暗号化されたデータを復号化する。
例４は、例１から３のいずれか１つに記載の主題を含み、前記暗号コンピューティング回路は、前記プロセス識別子の前記ビットに基づいて、前記メモリ内の階層テーブル構造から前記１つまたは複数のキーを取得する。
例５は、例１から４のいずれか１つに記載の主題を含み、前記相互接続回路は、前記メモリから前記暗号化されたデータを取得し、前記平文データを前記周辺デバイスへ送信するための入力／出力メモリ管理ユニット（ＩＯＭＭＵ）を有する。
例６は、例５に記載の主題を含み、前記暗号コンピューティング回路は、前記ＩＯＭＭＵ内に実装される。
例７は、例５に記載の主題を含み、前記ＩＯＭＭＵは、前記暗号化されていない仮想アドレスに基づいて、前記メモリ内の物理アドレスを取得する。
例８は、例１から７のいずれか１つに記載の主題を含み、前記相互接続回路は、ペリフェラルコンポーネントインターコネクトエクスプレス（ＰＣＩｅ）ベース相互接続を実装し、前記プロセス識別子は、プロセスアドレス空間識別子（ＰＡＳＩＤ）である。
例９は、例８に記載の主題を含み、前記１つまたは複数のキーは、ＰＡＳＩＤテーブルのエントリから取得される。
例１０は、例８に記載の主題を含み、前記１つまたは複数のキーは、ＰＡＳＩＤテーブルのエントリにおけるポインタに基づいて、前記メモリから取得される。
例１１は、例８から１０のいずれか１つに記載の主題を含み、前記読み取り要求は、バス／デバイス／機能（ＢＤＦ）をさらに含み、前記１つまたは複数のキーはさらに、前記ＢＤＦに基づいて取得される。
例１２は、暗号コンピューティングエージェントおよびホストデバイスにおいて、プロセス識別子と暗号化された仮想アドレスとを含む読み取り要求を相互接続にわたって周辺デバイスから受信する段階と、前記読み取り要求の前記プロセス識別子に基づいて、１つまたは複数のキーを取得する段階と、前記１つまたは複数のキーに基づいて前記読み取り要求の前記暗号化された仮想アドレスを復号化して、暗号化されていない仮想アドレスを取得する段階と、前記暗号化されていない仮想アドレスに基づいて、メモリから暗号化されたデータを取得する段階と、前記１つまたは複数のキーに基づいて前記暗号化されたデータを復号化して、平文データを取得する段階と、前記平文データを前記相互接続にわたって前記周辺デバイスへ送信する段階とを備える方法を含む。
例１３は、例１２に記載の主題を含み、前記１つまたは複数のキーは、データキーおよびポインタキーを含み、前記暗号化された仮想アドレスの前記復号化は、前記ポインタキーに基づいており、前記暗号化されたデータの前記復号化は、前記データキーに基づいている。
例１４は、例１２または１３に記載の主題を含み、前記暗号化されたデータを復号化する段階は、前記暗号化された仮想アドレスをトウィーク入力として用いる段階を有する。
例１５は、例１２から１４のいずれか１つに記載の主題を含み、前記キーは、前記プロセス識別子の前記ビットに基づいて、前記メモリ内の階層テーブル構造から取得される。
例１６は、例１２から１５のいずれか１つに記載の主題を含み、前記暗号化されていない仮想アドレスに基づいて物理アドレスを取得する段階をさらに備える。
例１７は、例１２から１６のいずれか１つに記載の主題を含み、前記相互接続は、ペリフェラルコンポーネントインターコネクトエクスプレス（ＰＣＩｅ）ベース相互接続であり、前記プロセス識別子は、プロセスアドレス空間識別子（ＰＡＳＩＤ）である。
例１８は、例１７に記載の主題を含み、前記１つまたは複数のキーは、ＰＡＳＩＤテーブルのエントリから取得される。
例１９は、例１７に記載の主題を含み、前記１つまたは複数のキーは、ＰＡＳＩＤテーブルのエントリにおけるポインタに基づいて、前記メモリから取得される。
例２０は、例１７から１９のいずれか１つに記載の主題を含み、前記読み取り要求は、バス／デバイス／機能（ＢＤＦ）をさらに含み、前記１つまたは複数のキーはさらに、前記ＢＤＦに基づいて取得される。
例２１は、命令を備える１つまたは複数の非一時的コンピュータ可読媒体であって、前記命令は、電子デバイスの１つまたは複数のプロセッサによる前記命令の実行時に、プロセス識別子と暗号化された仮想アドレスとを含む読み取り要求を相互接続にわたって周辺デバイスから受信することと、前記読み取り要求の前記プロセス識別子に基づいて、１つまたは複数のキーを取得することと、前記１つまたは複数のキーに基づいて前記読み取り要求の前記暗号化された仮想アドレスを復号化して、暗号化されていない仮想アドレスを取得することと、前記暗号化されていない仮想アドレスに基づいて、メモリから暗号化されたデータを取得することと、前記１つまたは複数のキーに基づいて前記暗号化されたデータを復号化して、平文データを取得することと、前記平文データが前記相互接続にわたって前記周辺デバイスへ送信されるようにすることとを前記電子デバイスに実行させる、コンピュータ可読媒体を含む。
例２２は、例２１に記載の主題を含み、前記１つまたは複数のキーは、データキーおよびポインタキーを含み、前記暗号化された仮想アドレスの前記復号化は、前記ポインタキーに基づいており、前記暗号化されたデータの前記復号化は、前記データキーに基づいている。
例２３は、例２１または２２に記載の主題を含み、前記命令は、前記暗号化された仮想アドレスをトウィーク入力として用いて前記暗号化されたデータを復号化する。
例２４は、例２１から２３のいずれか１つに記載の主題を含み、前記命令は、前記プロセス識別子の前記ビットに基づいて、前記メモリ内の階層テーブル構造から前記１つまたは複数のキーを取得する。
例２５は、例２１から２４のいずれか１つに記載の主題を含み、前記命令はさらに、前記暗号化されていない仮想アドレスに基づいて物理アドレスを取得する。
例２６は、例２１から２５のいずれか１つに記載の主題を含み、前記相互接続は、ペリフェラルコンポーネントインターコネクトエクスプレス（ＰＣＩｅ）ベース相互接続であり、前記プロセス識別子は、プロセスアドレス空間識別子（ＰＡＳＩＤ）である。
例２７は、例２６に記載の主題を含み、前記１つまたは複数のキーは、ＰＡＳＩＤテーブルのエントリから取得される。
例２８は、例２６に記載の主題を含み、前記１つまたは複数のキーは、ＰＡＳＩＤテーブルのエントリにおけるポインタに基づいて、前記メモリから取得される。
例２９は、例２６から２８のいずれか１つに記載の主題を含み、前記読み取り要求は、バス／デバイス／機能（ＢＤＦ）をさらに含み、前記１つまたは複数のキーはさらに、前記ＢＤＦに基づいて取得される。
例３０は、周辺デバイスと、プロセッサと、メモリとの間をインタフェースするための相互接続回路と、前記相互接続回路により前記周辺デバイスから受信される書き込み要求のプロセス識別子に基づいて、１つまたは複数のキーを取得し、前記１つまたは複数のキーに基づいて前記読み取り要求の暗号化された仮想アドレスを復号化して、暗号化されていない仮想アドレスを取得し、前記１つまたは複数のキーに基づいて、前記書き込み要求に関連付けられたデータを暗号化し、前記相互接続回路に、前記暗号化されたデータを格納のために前記メモリへ送信させるための暗号コンピューティング回路とを備える装置を含む。
例３１は、例３０に記載の主題を含み、前記１つまたは複数のキーは、データキーおよびポインタキーを含み、前記暗号化された仮想アドレスの前記復号化は、前記ポインタキーに基づいており、前記書き込み要求に関連付けられた前記データの前記暗号化は、前記データキーに基づいている。
例３２は、例３０または３１に記載の主題を含み、前記暗号コンピューティング回路は、前記暗号化された仮想アドレスをトウィーク入力として用いて前記書き込み要求に関連付けられた前記データを暗号化する。
例３３は、例３０から３２のいずれか１つに記載の主題を含み、前記暗号コンピューティング回路は、前記プロセス識別子の前記ビットに基づいて、前記メモリ内の階層テーブル構造から前記１つまたは複数のキーを取得する。
例３４は、例３０から３３のいずれか１つに記載の主題を含み、前記相互接続回路は、前記相互接続回路に、前記暗号化されたデータを格納のために前記メモリへ送信させるための入力／出力メモリ管理ユニット（ＩＯＭＭＵ）を有する。
例３５は、例３４に記載の主題を含み、前記暗号コンピューティング回路は、前記ＩＯＭＭＵ内に実装される。
例３６は、例３４に記載の主題を含み、前記ＩＯＭＭＵは、前記暗号化されていない仮想アドレスに基づいて、前記メモリ内の物理アドレスを取得する。
例３７は、例３０－３６のいずれか１つに記載の主題を含み、前記相互接続回路は、ペリフェラルコンポーネントインターコネクトエクスプレス（ＰＣＩｅ）ベース相互接続を実装し、前記プロセス識別子は、プロセスアドレス空間識別子（ＰＡＳＩＤ）である。
例３８は、例３７に記載の主題を含み、前記１つまたは複数のキーは、ＰＡＳＩＤテーブルのエントリから取得される。
例３９は、例３７に記載の主題を含み、前記１つまたは複数のキーは、ＰＡＳＩＤテーブルのエントリにおけるポインタに基づいて、前記メモリから取得される。
例４０は、例３７から３９のいずれか１つに記載の主題を含み、前記読み取り要求は、バス／デバイス／機能（ＢＤＦ）をさらに含み、前記１つまたは複数のキーはさらに、前記ＢＤＦに基づいて取得される。
例４１は、暗号コンピューティングエージェントおよびホストデバイスにおいて、書き込まれるデータとプロセス識別子と暗号化された仮想アドレスとを含む書き込み要求を相互接続にわたって周辺デバイスから受信する段階と、前記書き込み要求の前記プロセス識別子に基づいて１つまたは複数のキーを取得する段階と、前記１つまたは複数のキーに基づいて前記書き込み要求の前記暗号化された仮想アドレスを復号化して、暗号化されていない仮想アドレスを取得する段階と、前記１つまたは複数のキーに基づいて、書き込まれる前記データを暗号化する段階と、前記暗号化されたデータをメモリに格納する段階とを備える方法を含む。
例４２は、例４１に記載の主題を含み、前記１つまたは複数のキーは、データキーおよびポインタキーを含み、前記暗号化された仮想アドレスの前記復号化は、前記ポインタキーに基づいており、書き込まれる前記データの前記暗号化は、前記データキーに基づいている。
例４３は、例４１または４２に記載の主題を含み、書き込まれる前記データを暗号化する段階は、前記暗号化された仮想アドレスをトウィーク入力として用いる段階を有する。
例４４は、例４１から４３のいずれか１つに記載の主題を含み、前記キーは、前記プロセス識別子の前記ビットに基づいて、前記メモリ内の階層テーブル構造から取得される。
例４５は、例４１から４４のいずれか１つに記載の主題を含み、前記暗号化されていない仮想アドレスに基づいて物理アドレスを取得する段階をさらに備える。
例４６は、例４１から４５のいずれか１つに記載の主題を含み、前記相互接続は、ペリフェラルコンポーネントインターコネクトエクスプレス（ＰＣＩｅ）ベース相互接続であり、前記プロセス識別子は、プロセスアドレス空間識別子（ＰＡＳＩＤ）である。
例４７は、例４６に記載の主題を含み、前記１つまたは複数のキーは、ＰＡＳＩＤテーブルのエントリから取得される。
例４８は、例４６に記載の主題を含み、前記１つまたは複数のキーは、ＰＡＳＩＤテーブルのエントリにおけるポインタに基づいて、前記メモリから取得される。
例４９は、例４６から４８のいずれか１つに記載の主題を含み、前記読み取り要求は、バス／デバイス／機能（ＢＤＦ）をさらに含み、前記１つまたは複数のキーはさらに、前記ＢＤＦに基づいて取得される。
例５０は、命令を備える１つまたは複数の非一時的コンピュータ可読媒体であって、前記命令は、電子デバイスの１つまたは複数のプロセッサによる前記命令の実行時に、メモリに書き込まれるデータとプロセス識別子と暗号化された仮想アドレスとを含む書き込み要求を相互接続にわたって周辺デバイスから受信することと、前記書き込み要求の前記プロセス識別子に基づいて、１つまたは複数のキーを取得することと、前記１つまたは複数のキーに基づいて前記書き込み要求の前記暗号化された仮想アドレスを復号化して、暗号化されていない仮想アドレスを取得することと、前記１つまたは複数のキーに基づいて、書き込まれる前記データを暗号化することと、前記暗号化されたデータが格納のために前記メモリへ送信されるようにすることとを前記電子デバイスに実行させる、コンピュータ可読媒体を含む。
例５１は、例５０に記載の主題を含み、前記１つまたは複数のキーは、データキーおよびポインタキーを含み、前記暗号化された仮想アドレスの前記復号化は、前記ポインタキーに基づいており、書き込まれる前記データの前記暗号化は、前記データキーに基づいている。
例５２は、例５０または５１に記載の主題を含み、前記命令は、前記暗号化された仮想アドレスをトウィーク入力として用いて、書き込まれる前記データを暗号化する。
例５３は、例５０から５２のいずれか１つに記載の主題を含み、前記命令は、前記プロセス識別子の前記ビットに基づいて、前記メモリ内の階層テーブル構造から前記１つまたは複数のキーを取得する。
例５４は、例５０から５３のいずれか１つに記載の主題を含み、前記暗号化されていない仮想アドレスに基づいて物理アドレスを取得する段階をさらに備える。
例５５は、例５０から５４のいずれか１つに記載の主題を含み、前記相互接続は、ペリフェラルコンポーネントインターコネクトエクスプレス（ＰＣＩｅ）ベース相互接続であり、前記プロセス識別子は、プロセスアドレス空間識別子（ＰＡＳＩＤ）である。
例５６は、例５５に記載の主題を含み、前記命令は、ＰＡＳＩＤテーブルのエントリから前記１つまたは複数のキーを取得する。
例５７は、例５５に記載の主題を含み、前記命令は、ＰＡＳＩＤテーブルのエントリにおけるポインタに基づいて、前記メモリから前記１つまたは複数のキーを取得する。
例５８は、例５５から５７のいずれか１つに記載の主題を含み、前記読み取り要求は、バス／デバイス／機能（ＢＤＦ）をさらに含み、前記１つまたは複数のキーはさらに、前記ＢＤＦに基づいて取得される。
例５９は、プロセッサと、メモリと、前記プロセッサおよびメモリを周辺デバイスと相互接続するための相互接続回路であって、前記メモリからの読み取りまたは前記メモリへの書き込みの要求を前記周辺デバイスから受信する、相互接続回路と、前記要求のプロセス識別子に基づいて１つまたは複数のキーを取得し、前記１つまたは複数のキーに基づいて前記要求の暗号化された仮想アドレスを復号化して、暗号化されていない仮想アドレスを取得し、前記メモリからのデータの読み取りの要求について、前記暗号化されていない仮想アドレスに基づいて、メモリから暗号化されたデータを取得し、前記１つまたは複数のキーに基づいて前記暗号化されたデータを復号化して、平文データを取得し、前記平文データが前記周辺デバイスへ送信されるようにし、前記メモリへのデータの書き込みの要求について、前記１つまたは複数のキーに基づいて、前記書き込み要求に関連付けられたデータを暗号化し、前記暗号化されたデータが前記メモリに格納されるようにするための暗号コンピューティング回路とを備えるシステムを含む。
例６０は、例５９に記載の主題を含み、前記１つまたは複数のキーは、データキーおよびポインタキーを含み、前記暗号化された仮想アドレスの前記復号化は、前記ポインタキーに基づいており、データの前記暗号化または前記復号化は、前記データキーに基づいている。
例６１は、例５９または６０に記載の主題を含み、前記回路はさらに、前記メモリからのデータの読み取りの要求について、前記暗号化された仮想アドレスをトウィーク入力として用いて前記暗号化されたデータを復号化し、前記メモリへのデータの書き込みの要求について、前記暗号化された仮想アドレスをトウィーク入力として用いて前記データを暗号化する。
例６２は、例５９から６１のいずれか１つに記載の主題を含み、前記暗号コンピューティング回路は、前記プロセス識別子の前記ビットに基づいて、前記メモリ内の階層テーブル構造から前記１つまたは複数のキーを取得する。
例６３は、例５９から６２のいずれか１つに記載の主題を含み、前記相互接続回路は、前記メモリから読み取り要求に関連付けられた前記暗号化されたデータを取得し、書き込み要求に関連付けられた前記暗号化されたデータを前記メモリへの格納のために送信するための入力／出力メモリ管理ユニット（ＩＯＭＭＵ）を有する。
例６４は、例６３に記載の主題を含み、前記暗号コンピューティング回路は、前記ＩＯＭＭＵ内に実装される。
例６５は、例６３に記載の主題を含み、前記ＩＯＭＭＵは、前記暗号化されていない仮想アドレスに基づいて、前記メモリ内の物理アドレスを取得する。
例６６は、例５９から６５のいずれか１つに記載の主題を含み、前記相互接続回路は、ペリフェラルコンポーネントインターコネクトエクスプレス（ＰＣＩｅ）ベース相互接続を実装し、前記プロセス識別子は、プロセスアドレス空間識別子（ＰＡＳＩＤ）である。
例６７は、例６６に記載の主題を含み、前記１つまたは複数のキーは、ＰＡＳＩＤテーブルのエントリから取得される。
例６８は、例６６に記載の主題を含み、前記１つまたは複数のキーは、ＰＡＳＩＤテーブルのエントリにおけるポインタに基づいて、前記メモリから取得される。
例６９は、例６６から６８のいずれか１つに記載の主題を含み、前記読み取り要求は、バス／デバイス／機能（ＢＤＦ）をさらに含み、前記１つまたは複数のキーはさらに、前記ＢＤＦに基づいて取得される。
［他の可能な項目］
（項目１）
周辺デバイスと、プロセッサと、メモリとの間をインタフェースするための相互接続回路と、
前記相互接続回路により前記周辺デバイスから受信される読み取り要求のプロセス識別子に基づいて、１つまたは複数のキーを取得し、
前記１つまたは複数のキーに基づいて前記読み取り要求の暗号化された仮想アドレスを復号化して、暗号化されていない仮想アドレスを取得し、
前記相互接続回路に、前記暗号化されていない仮想アドレスに基づいて前記メモリから暗号化されたものを取得させ、
前記１つまたは複数のキーに基づいて前記暗号化されたデータを復号化して、平文データを取得し、
前記相互接続回路に、前記平文データを前記周辺デバイスへ送信させる
ための暗号コンピューティング回路と
を備える装置。
（項目２）
前記１つまたは複数のキーは、データキーおよびポインタキーを含み、前記暗号化された仮想アドレスの前記復号化は、前記ポインタキーに基づいており、前記暗号化されたデータの前記復号化は、前記データキーに基づいている、項目１に記載の装置。
（項目３）
前記暗号コンピューティング回路は、前記暗号化された仮想アドレスをトウィーク入力として用いて前記暗号化されたデータを復号化する、項目１に記載の装置。
（項目４）
前記暗号コンピューティング回路は、前記プロセス識別子の前記ビットに基づいて、前記メモリ内の階層テーブル構造から前記１つまたは複数のキーを取得する、項目１に記載の装置。
（項目５）
前記相互接続回路は、前記メモリから前記暗号化されたデータを取得し、前記平文データを前記メモリへ送信するための入力／出力メモリ管理ユニット（ＩＯＭＭＵ）を有する、項目１に記載の装置。
（項目６）
前記暗号コンピューティング回路は、前記ＩＯＭＭＵ内に実装される、項目５に記載の装置。
（項目７）
前記ＩＯＭＭＵは、前記暗号化されていない仮想アドレスに基づいて、前記メモリ内の物理アドレスを取得する、項目５に記載の装置。
（項目８）
前記相互接続回路は、ペリフェラルコンポーネントインターコネクトエクスプレス（ＰＣＩｅ）ベース相互接続を実装し、前記プロセス識別子は、プロセスアドレス空間識別子（ＰＡＳＩＤ）である、項目１に記載の装置。
（項目９）
前記１つまたは複数のキーは、ＰＡＳＩＤテーブルのエントリから取得される、項目８に記載の装置。
（項目１０）
前記１つまたは複数のキーは、ＰＡＳＩＤテーブルのエントリにおけるポインタに基づいて、前記メモリから取得される、項目８に記載の装置。
（項目１１）
前記読み取り要求は、バス／デバイス／機能（ＢＤＦ）をさらに含み、前記１つまたは複数のキーはさらに、前記ＢＤＦに基づいて取得される、項目８に記載の装置。
（項目１２）
命令を備える１つまたは複数の非一時的コンピュータ可読媒体であって、前記命令は、電子デバイスの１つまたは複数のプロセッサによる前記命令の実行時に、
プロセス識別子と暗号化された仮想アドレスとを含む読み取り要求を相互接続にわたって周辺デバイスから受信することと、
前記読み取り要求の前記プロセス識別子に基づいて、１つまたは複数のキーを取得することと、
前記１つまたは複数のキーに基づいて前記読み取り要求の前記暗号化された仮想アドレスを復号化して、暗号化されていない仮想アドレスを取得することと、
前記暗号化されていない仮想アドレスに基づいて、メモリから暗号化されたデータを取得することと、
前記１つまたは複数のキーに基づいて前記暗号化されたデータを復号化して、平文データを取得することと、
前記平文データが前記相互接続にわたって前記周辺デバイスへ送信されるようにすることと
を前記電子デバイスに実行させる、
コンピュータ可読媒体。
（項目１３）
前記１つまたは複数のキーは、データキーおよびポインタキーを含み、前記暗号化された仮想アドレスの前記復号化は、前記ポインタキーに基づいており、前記暗号化されたデータの前記復号化は、前記データキーに基づいている、項目１２に記載のコンピュータ可読媒体。
（項目１４）
前記命令は、前記暗号化された仮想アドレスをトウィーク入力として用いて、前記暗号化されたデータを復号化する、項目１２に記載のコンピュータ可読媒体。
（項目１５）
前記命令は、前記プロセス識別子の前記ビットに基づいて、前記メモリ内の階層テーブル構造から前記１つまたは複数のキーを取得する、項目１２に記載のコンピュータ可読媒体。
（項目１６）
前記相互接続は、ペリフェラルコンポーネントインターコネクトエクスプレス（ＰＣＩｅ）ベース相互接続であり、前記プロセス識別子は、プロセスアドレス空間識別子（ＰＡＳＩＤ）である、項目１２に記載のコンピュータ可読媒体。
（項目１７）
前記１つまたは複数のキーは、ＰＡＳＩＤテーブルのエントリから取得される、項目１６に記載のコンピュータ可読媒体。
（項目１８）
前記１つまたは複数のキーは、ＰＡＳＩＤテーブルのエントリにおけるポインタに基づいて、前記メモリから取得される、項目１６に記載のコンピュータ可読媒体。
（項目１９）
前記読み取り要求は、バス／デバイス／機能（ＢＤＦ）をさらに含み、前記１つまたは複数のキーはさらに、ＢＤＦに基づいて取得される、項目１６に記載のコンピュータ可読媒体。
（項目２０）
プロセッサと、
メモリと、
前記プロセッサおよびメモリを周辺デバイスと相互接続するための相互接続回路であって、前記メモリからの読み取りまたは前記メモリへの書き込みの要求を前記周辺デバイスから受信する、相互接続回路と、
前記要求のプロセス識別子に基づいて１つまたは複数のキーを取得し、
前記１つまたは複数のキーに基づいて前記要求の暗号化された仮想アドレスを復号化して、暗号化されていない仮想アドレスを取得し、
前記メモリからのデータの読み取りの要求について、
前記暗号化されていない仮想アドレスに基づいて、メモリから暗号化されたデータを取得し、
前記１つまたは複数のキーに基づいて前記暗号化されたデータを復号化して、平文データを取得し、
前記平文データが前記周辺デバイスへ送信されるようにし、
前記メモリへのデータの書き込みの要求について、
前記１つまたは複数のキーに基づいて、前記書き込み要求に関連付けられたデータを暗号化し、
前記暗号化されたデータが前記メモリに格納されるようにする
ための暗号コンピューティング回路と
を備えるシステム。
（項目２１）
前記１つまたは複数のキーは、データキーおよびポインタキーを含み、前記暗号化された仮想アドレスの前記復号化は、前記ポインタキーに基づいており、データの前記暗号化または前記復号化は、前記データキーに基づいている、項目２０に記載のシステム。
（項目２２）
前記回路はさらに、
前記メモリからのデータの読み取りの要求について、前記暗号化された仮想アドレスをトウィーク入力として用いて前記暗号化されたデータを復号化し、
前記メモリへのデータの書き込みの要求について、前記暗号化された仮想アドレスをトウィーク入力として用いて前記データを暗号化する、
項目２０に記載のシステム。
（項目２３）
前記暗号コンピューティング回路は、前記プロセス識別子の前記ビットに基づいて、前記メモリ内の階層テーブル構造から前記１つまたは複数のキーを取得する、項目２０に記載のシステム。
（項目２４）
前記相互接続回路は、ペリフェラルコンポーネントインターコネクトエクスプレス（ＰＣＩｅ）ベース相互接続を実装し、前記プロセス識別子は、プロセスアドレス空間識別子（ＰＡＳＩＤ）である、項目２０に記載のシステム。
（項目２５）
前記１つまたは複数のキーは、ＰＡＳＩＤテーブルのエントリにおけるポインタに基づいて、ＰＡＳＩＤテーブルのエントリから、または前記メモリから取得される、項目２４に記載のシステム。

Claims (25)

  1. 周辺デバイスと、プロセッサと、メモリとの間をインタフェースするための相互接続回路と、
    前記相互接続回路により前記周辺デバイスから受信される読み取り要求のプロセス識別子に基づいて、１つまたは複数のキーを取得し、
    前記１つまたは複数のキーに基づいて前記読み取り要求の暗号化された仮想アドレスを復号化して、暗号化されていない仮想アドレスを取得し、
    前記相互接続回路に、前記暗号化されていない仮想アドレスに基づいて前記メモリから暗号化されたデータを取得させ、
    前記１つまたは複数のキーに基づいて前記暗号化されたデータを復号化して、平文データを取得し、
    前記相互接続回路に、前記平文データを前記周辺デバイスへ送信させる
    ための暗号コンピューティング回路と
    を備える装置。
  2. 前記１つまたは複数のキーは、データキーおよびポインタキーを含み、前記暗号化された仮想アドレスの前記復号化は、前記ポインタキーに基づいており、前記暗号化されたデータの前記復号化は、前記データキーに基づいている、請求項１に記載の装置。
  3. 前記暗号コンピューティング回路は、前記暗号化された仮想アドレスをトウィーク入力として用いて前記暗号化されたデータを復号化する、請求項１または２に記載の装置。
  4. 前記暗号コンピューティング回路は、前記プロセス識別子のビットに基づいて、前記メモリ内の階層テーブル構造から前記１つまたは複数のキーを取得する、請求項１または２に記載の装置。
  5. 前記相互接続回路は、前記メモリから前記暗号化されたデータを取得し、前記平文データを前記メモリへ送信するための入力／出力メモリ管理ユニット（ＩＯＭＭＵ）を有する、請求項１または２に記載の装置。
  6. 前記暗号コンピューティング回路は、前記ＩＯＭＭＵ内に実装される、請求項５に記載の装置。
  7. 前記ＩＯＭＭＵは、前記暗号化されていない仮想アドレスに基づいて、前記メモリ内の物理アドレスを取得する、請求項５に記載の装置。
  8. 前記相互接続回路は、ペリフェラルコンポーネントインターコネクトエクスプレス（ＰＣＩｅ）ベース相互接続を実装し、前記プロセス識別子は、プロセスアドレス空間識別子（ＰＡＳＩＤ）である、請求項１または２に記載の装置。
  9. 前記１つまたは複数のキーは、ＰＡＳＩＤテーブルのエントリから取得される、請求項８に記載の装置。
  10. 前記１つまたは複数のキーは、ＰＡＳＩＤテーブルのエントリにおけるポインタに基づいて、前記メモリから取得される、請求項８に記載の装置。
  11. 前記読み取り要求は、バス／デバイス／機能（ＢＤＦ）をさらに含み、前記１つまたは複数のキーはさらに、前記ＢＤＦに基づいて取得される、請求項８に記載の装置。
  12. プロセス識別子と暗号化された仮想アドレスとを含む読み取り要求を相互接続にわたって周辺デバイスから受信する段階と、
    前記読み取り要求の前記プロセス識別子に基づいて、１つまたは複数のキーを取得する段階と、
    前記１つまたは複数のキーに基づいて前記読み取り要求の前記暗号化された仮想アドレスを復号化して、暗号化されていない仮想アドレスを取得する段階と、
    前記暗号化されていない仮想アドレスに基づいて、メモリから暗号化されたデータを取得する段階と、
    前記１つまたは複数のキーに基づいて前記暗号化されたデータを復号化して、平文データを取得する段階と、
    前記平文データを前記相互接続にわたって前記周辺デバイスへ送信する段階と
    を備える方法。
  13. 前記１つまたは複数のキーは、データキーおよびポインタキーを含み、前記暗号化された仮想アドレスの前記復号化は、前記ポインタキーに基づいており、前記暗号化されたデータの前記復号化は、前記データキーに基づいている、請求項１２に記載の方法。
  14. 前記暗号化されたデータは、暗号化された仮想アドレスをトウィーク入力として用いて復号化される、請求項１２または１３に記載の方法。
  15. 前記１つまたは複数のキーは、前記プロセス識別子のビットに基づいて、前記メモリ内の階層テーブル構造から取得される、請求項１２または１３に記載の方法。
  16. 前記相互接続は、ペリフェラルコンポーネントインターコネクトエクスプレス（ＰＣＩｅ）ベース相互接続であり、前記プロセス識別子は、プロセスアドレス空間識別子（ＰＡＳＩＤ）である、請求項１２または１３に記載の方法。
  17. 前記１つまたは複数のキーは、ＰＡＳＩＤテーブルのエントリから取得される、請求項１６に記載の方法。
  18. 前記１つまたは複数のキーは、ＰＡＳＩＤテーブルのエントリにおけるポインタに基づいて、前記メモリから取得される、請求項１６に記載の方法。
  19. 前記読み取り要求は、バス／デバイス／機能（ＢＤＦ）をさらに含み、前記１つまたは複数のキーはさらに、ＢＤＦに基づいて取得される、請求項１６に記載の方法。
  20. 請求項１２または１３に記載の方法をプロセッサに実行させるコンピュータプログラム。
  21. プロセッサと、
    メモリと、
    前記プロセッサおよびメモリを周辺デバイスと相互接続するための相互接続回路であって、前記メモリからの読み取りまたは前記メモリへの書き込みの要求を前記周辺デバイスから受信する、相互接続回路と、
    前記要求のプロセス識別子に基づいて１つまたは複数のキーを取得し、
    前記１つまたは複数のキーに基づいて前記要求の暗号化された仮想アドレスを復号化して、暗号化されていない仮想アドレスを取得し、
    前記メモリからのデータの読み取りの要求について、
    前記暗号化されていない仮想アドレスに基づいて、メモリから暗号化されたデータを取得し、
    前記１つまたは複数のキーに基づいて前記暗号化されたデータを復号化して、平文データを取得し、
    前記平文データが前記周辺デバイスへ送信されるようにし、
    前記メモリへのデータの書き込みの要求について、
    前記１つまたは複数のキーに基づいて、前記書き込み要求に関連付けられたデータを暗号化し、
    前記暗号化されたデータが前記メモリに格納されるようにする
    ための暗号コンピューティング回路と
    を備えるシステム。
  22. 前記１つまたは複数のキーは、データキーおよびポインタキーを含み、前記暗号化された仮想アドレスの前記復号化は、前記ポインタキーに基づいており、データの前記暗号化または前記復号化は、前記データキーに基づいている、請求項２１に記載のシステム。
  23. 前記暗号コンピューティング回路はさらに、
    前記メモリからのデータの読み取りの要求について、前記暗号化された仮想アドレスをトウィーク入力として用いて前記暗号化されたデータを復号化し、
    前記メモリへのデータの書き込みの要求について、前記暗号化された仮想アドレスをトウィーク入力として用いて前記データを暗号化する、
    請求項２１または２２に記載のシステム。
  24. 前記暗号コンピューティング回路は、前記プロセス識別子のビットに基づいて、前記メモリ内の階層テーブル構造から前記１つまたは複数のキーを取得する、請求項２１または２２に記載のシステム。
  25. 前記相互接続回路は、ペリフェラルコンポーネントインターコネクトエクスプレス（ＰＣＩｅ）ベース相互接続を実装し、前記プロセス識別子は、プロセスアドレス空間識別子（ＰＡＳＩＤ）である、請求項２１または２２に記載のシステム。
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