JP2023081537A

JP2023081537A - ストレージシステム

Info

Publication number: JP2023081537A
Application number: JP2021195318A
Authority: JP
Inventors: 一誠中島; Kazumasa Nakajima
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 2021-12-01
Filing date: 2021-12-01
Publication date: 2023-06-13
Also published as: US11954001B2; US20230168980A1

Abstract

【課題】リセットスイッチを有しないＩ２Ｃデバイスに対してハードリセットが可能となる。【解決手段】ストレージシステムは、電源と、ストレージ装置を格納するドライブボックスと、デバイスに関するデータが格納された記憶部を有する格納装置と、複数の通信経路を切り替え可能であり、少なくともストレージ装置へ接続される通信経路を有し、さらに格納装置とＩ２Ｃ通信が可能なＰＣＩｅスイッチと、ＰＣＩｅスイッチとＩ２Ｃ通信が可能な補助装置と、電源から格納装置への電力供給を制御するＭＯＳスイッチと、を備え、ＰＣＩｅスイッチは、ＰＣＩｅスイッチと格納装置との間のＩ２Ｃ通信がタイムアウトした場合に、補助装置にハードリセット命令を送信し、補助装置は、ハードリセット命令を受信すると、ＭＯＳスイッチを用いて格納装置への給電を停止後、再給電を行う。【選択図】図２

Description

本発明は、ストレージシステムに関する。

ストレージシステムのダウンタイムを短縮するために、問題発生時に自動で復旧する構成が望ましい。特許文献１には、基板管理コントローラーおよびハードウェアウォッチドッグ回路を用いたＩ２Ｃバスステータスの監視方法であって、前記ＨＷ回路を用いて、Ｉ２Ｃバスの失効を検出する検出工程と、前記ＨＷ回路が、前記Ｉ２Ｃバス上の複数のＩ２Ｃデバイスを自動でリセットすることができるか否か判断する判断工程と、前記ＨＷ回路が前記Ｉ２Ｃバス上の前記Ｉ２Ｃデバイスを自動リセットすることができると判断する場合、前記ＨＷ回路を用いて、前記複数のＩ２Ｃデバイスをリセットする工程と、前記ＨＷ回路が前記Ｉ２Ｃバス上の前記Ｉ２Ｃデバイスを自動リセットできないと判断する場合、前記ＨＷ回路を用いて、検出された失効を前記ＢＭＣに報告し、前記ＢＭＣを用いて、前記検出された失効を処理する処理工程と、を有することを特徴とする方法が開示されている。

特開２０１８－１１６６７９号公報

特許文献１に記載されている発明では、リセットの手法に改善の余地がある。

本発明の第１の態様によるストレージシステムは、電源と、ストレージ装置を格納するドライブボックスと、デバイスに関するデータが格納された記憶部を有する格納装置と、複数の通信経路を切り替え可能であり、少なくとも前記ストレージ装置へ接続される通信経路を有し、さらに前記格納装置とＩ２Ｃ通信が可能なＰＣＩｅスイッチと、前記ＰＣＩｅスイッチとＩ２Ｃ通信が可能な補助装置と、前記電源から前記格納装置への電力供給を制御するＭＯＳスイッチと、を備え、前記ＰＣＩｅスイッチは、前記ＰＣＩｅスイッチと前記格納装置との間のＩ２Ｃ通信がタイムアウトした場合に、前記補助装置にハードリセット命令を送信し、前記補助装置は、前記ハードリセット命令を受信すると、前記ＭＯＳスイッチを用いて前記格納装置への給電を停止後、再給電を行う。

本発明によれば、リセットスイッチを有しないＩ２Ｃデバイスに対してハードリセットが可能となる。

ストレージシステムの構成図第１ドライブボックスの構成図第１ＭＯＳスイッチを中心とする接続図状態管理表の一例を示す図第１キャニスタが実行するタイムアウト対応処理を示すフローチャート

―第１の実施の形態―
以下、図１～図５を参照して、本発明に係るストレージシステムの第１の実施の形態を説明する。

図１は、ストレージシステムＳを示す図である。ストレージシステムＳは、ストレージコントローラ１、ホスト２、および保守用ＰＣ３を備える。ストレージコントローラ１は、ホスト２および保守用ＰＣ３に接続される。ストレージコントローラ１は、多数のドライブをコントロールし、ストレージリソースをホスト２に提供する。

ストレージコントローラ１は、第１コントローラおよび第２コントローラを備える。第１コントローラおよび第２コントローラの機能は同一であり、ストレージコントローラ１は冗長化構成を有すると言える。第１コントローラおよび第２コントローラのそれぞれは、第１ドライブボックスＤＢ－１、第２ドライブボックスＤＢ－２、第３ドライブボックスＤＢ－３、および第４ドライブボックスＤＢ－４の全てに接続される。それぞれのドライブボックスは、ストレージコントローラ１を介してホスト２および保守用ＰＣ３と通信する。第１ドライブボックスＤＢ－１、第２ドライブボックスＤＢ－２、第３ドライブボックスＤＢ－３、および第４ドライブボックスＤＢ－４の構成は同一なので、以下では第１ドライブボックスＤＢ－１の構成を説明する。

保守用ＰＣ３は、汎用コンピュータである。保守用ＰＣ３は映像によりオペレータに情報を提示する表示部３１を備える。第１ドライブボックスＤＢ－１は、問題が生じると発生した問題の情報を保守用ＰＣ３の表示部３１に出力する。表示部３１はたとえば、液晶ディスプレイである。

図２は、第１ドライブボックスＤＢ－１の構成図である。ただし図２では、第１ドライブボックスＤＢ－１の内部にあり、ホスト２とドライブＤとの間で授受されるデータが流れる通信路、換言すると高速大容量の通信が行われる、各コントローラとドライブＤとの間の通信路は記載していない。図２では主に、管理用のＶＰＤ（Vital Product Data）に関する信号線を記載している。

第１ドライブボックスＤＢ－１は、第１キャニスタ１０と、第２キャニスタ２０と、ミッドプレーン３０と、第１電源４１と、第２電源４２と、を備える。第１キャニスタ１０と、第２キャニスタ２０の構成は同一である。第１電源４１と第２電源４２の構成は同一である。

第１キャニスタ１０および第２キャニスタ２０は、ホスト２からの動作指令に基づきドライブＤに各種の命令を送信する。第１電源４１および第２電源４２は、第１キャニスタ１０、第２キャニスタ２０、およびミッドプレーン３０に電力を供給する。ミッドプレーン３０は、第１キャニスタ１０および第２キャニスタ２０に対して、ドライブＤとの接続インタフェースを提供する。すなわち、コントローラおよび電源は冗長構成を有するが、ミッドプレーン３０は冗長構成を有さず単一障害点となる。

第１キャニスタ１０、第２キャニスタ２０、ミッドプレーン３０、第１電源４１、第２電源４２、およびそれぞれのドライブＤは、格納装置を有する。それぞれの格納装置には、管理に用いられる重要なデータであるＶＰＤが格納される。それぞれの格納装置は、シリアル通信規格であるＩ２Ｃ（Inter-Integrated Circuit）を利用して通信を行う。

第１キャニスタ１０は、PCI Expressに対応する切り替え機である第１ＰＣＩｅＳＷ１１と、第３格納装置１２と、第１ＣＰＬＤ１３と、を備える。第１ＰＣＩｅＳＷ１１は、不図示の通信経路によりドライブＤと接続される。第１ＰＣＩｅＳＷ１１はＩ２Ｃの通信ポートを複数、たとえば８個備え、各装置の格納装置からＩ２Ｃ通信によりＶＰＤを読み出す。具体的には第１ＰＣＩｅＳＷ１１は、第３格納装置１２から第１キャニスタ１０のＶＰＤを読み出し、第１格納装置３１１からミッドプレーン３０のＶＰＤを読み出し、第５格納装置４１１から第１電源４１のＶＰＤを読み出す。また図２では詳細を省略しているが、第１ＰＣＩｅＳＷ１１はドライブＤのそれぞれからもＶＰＤを読み出す。さらに第１ＰＣＩｅＳＷ１１は、後述するように第１ＣＰＬＤ１３とのＩ２Ｃ通信を行う。

第２キャニスタ２０は、PCI Expressに対応する切り替え機である第２ＰＣＩｅＳＷ２１と、第４格納装置２２と、第２ＣＰＬＤ２３と、を備える。第２ＰＣＩｅＳＷ２１は、不図示の通信経路によりドライブＤと接続される。第２ＰＣＩｅＳＷ２１はＩ２Ｃの通信ポートを複数、たとえば８個備え、各装置の格納装置からＩ２Ｃ通信によりＶＰＤを読み出す。具体的には第２ＰＣＩｅＳＷ２１は、第４格納装置２２から第２キャニスタ２０のＶＰＤを読み出し、第２格納装置３１２からミッドプレーン３０のＶＰＤを読み出し、第６格納装置４２１から第２電源４２のＶＰＤを読み出す。また図２では詳細を省略しているが、第２ＰＣＩｅＳＷ２１はドライブＤのそれぞれからもＶＰＤを読み出す。さらに第２ＰＣＩｅＳＷ２１は、後述するように第２ＣＰＬＤ２３とのＩ２Ｃ通信を行う。

第１ＣＰＬＤ１３および第２ＣＰＬＤ２３は、信号の入出力が可能な演算装置である。第１ＣＰＬＤ１３および第２ＣＰＬＤ２３は、一例としてＣＰＬＤ（Complex Programmable Logic Device）として記載しているが、演算および信号の入出力が可能であればよく、他の種類の書き換え可能な論理回路でもよいし、必要に応じてプログラムを読み込んで実行するプロセッサを含んでもよい。第１ＣＰＬＤ１３および第２ＣＰＬＤ２３は、第１ＰＣＩｅＳＷ１１および第２ＰＣＩｅＳＷ２１の動作を補助するので、「補助装置」と呼ぶこともできる。第１ＣＰＬＤ１３は、後述する第１格納装置３１１を管理するための状態管理表１４を有する。第２ＣＰＬＤ２３は、後述する第２格納装置３１２を管理するための状態管理表２４を有する。

ミッドプレーン３０は、ミッドプレーン３０に関する情報を格納する第１格納装置３１１および第２格納装置３１２と、第１格納装置３１１への給電を制御する第１ＭＯＳスイッチ３２１と、第２格納装置３１２への給電を制御する第２ＭＯＳスイッチ３２２とを備える。第１格納装置３１１および第２格納装置３１２には、ミッドプレーン３０に関する情報が格納される。第１格納装置３１１および第２格納装置３１２は、通信規格であるＩ２Ｃに対応する比較的シンプルなデバイスであり、リセットスイッチを有しない。

第１ＭＯＳスイッチ３２１は、第１格納装置３１１への給電を制御するMOSFET（Metal Oxide Semiconductor Field Effect Transistor）である。第１ＭＯＳスイッチ３２１は、Ｐ型およびＮ型のいずれでもよい。第１ＭＯＳスイッチ３２１は、第１ＣＰＬＤ１３からの動作指令に基づき、第１電源４１から第１格納装置３１１への給電を制御する。第１ＭＯＳスイッチ３２１は、第１格納装置３１１への給電を中断した後に給電を再開することで、第１格納装置３１１を強制的にリセットできる。

第２ＭＯＳスイッチ３２２は、第２格納装置３１２への給電を制御するMOSFETである。第２ＭＯＳスイッチ３２２は、Ｐ型およびＮ型のいずれでもよい。第２ＭＯＳスイッチ３２２は、第２ＣＰＬＤ２３からの動作指令に基づき、第２電源４２から第２格納装置３１２への給電を制御する。第２ＭＯＳスイッチ３２２は、第２格納装置３１２への給電を中断した後に給電を再開することで、第２格納装置３１２を強制的にリセットできる。

第１キャニスタ１０および第２キャニスタ２０は、構成および動作が略同一である。また、第１ＣＰＬＤ１３および第１ＭＯＳスイッチ３２１の動作と、第２ＣＰＬＤ２３および第２ＭＯＳスイッチ３２２の動作とは略同一である。そのため以下では、第１ＣＰＬＤ１３および第１ＭＯＳスイッチ３２１の動作を主に説明する。

図３は、第１ＭＯＳスイッチ３２１を中心とする接続図である。図３において破線で囲む範囲はハードウエア回路により構成される。第１ＭＯＳスイッチ３２１のゲート端子と、第１ＣＰＬＤ１３のＧＰＩＯ端子とが接続され、第１ＣＰＬＤ１３は後述するように第１ＭＯＳスイッチ３２１に動作指令を出力する。第１ＭＯＳスイッチ３２１から第１格納装置３１１へと延びる配線は、第１格納装置３１１の電源端子（ＶＣＣピン）に接続される。第１格納装置３１１は、第１ＭＯＳスイッチ３２１を介した第１電源４１からの給電が遮断されると、動作に必要な電力が得られないため強制的に電源オフの状態となる。

第１ＰＣＩｅＳＷ１１は、第１格納装置３１１および第１ＣＰＬＤ１３とＩ２Ｃ通信を行う。第１ＣＰＬＤ１３は第１ＰＣＩｅＳＷ１１とＩ２Ｃ通信を行い、ＧＰＩＯ端子を介して第１ＭＯＳスイッチ３２１に動作指令を出力する。なおここでは便宜的にＧＰＩＯと呼んでいるが、第１ＣＰＬＤ１３が汎用的な端子を備えることは必須の構成ではなく、第１ＭＯＳスイッチ３２１を動作させることが可能な、電圧出力端子または電流出力端子を備えればよい。

図４は、状態管理表１４、２４の一例を示す図である。図２では便宜的に２つのレコードを示しているが、第１ＣＰＬＤ１３に格納される状態管理表１４は第１格納装置３１１についてのレコードがあればよく、第２ＣＰＬＤ２３に格納される状態管理表２４には第２格納装置３１２についてのレコードがあればよい。

状態管理表の各レコードには、デバイスＩＤ１６１、状態１６２、ソフトリセットフラグ１６３、およびハードリセットフラグ１６４のフィールドを有する。デバイスＩＤ１６１は、格納装置を識別するための識別子である。状態１６２は、正常か否かを示す情報である。ソフトリセットフラグ１６３は、ソフトリセットの要否を示す情報である。ハードリセットフラグ１６４は、ハードリセットの要否を示す情報である。

図５は、第１キャニスタ１０が実行するタイムアウト対応処理を示すフローチャートである。第１ＰＣＩｅＳＷ１１および第１ＣＰＬＤ１３は、第１格納装置３１１に対するＩ２Ｃ通信がタイムアウトになると図５に示すタイムアウト対応処理を実行する。なお第２キャニスタ１０も、第２格納装置３１２に対するＩ２Ｃ通信がタイムアウトになると同様の処理を実行する。

タイムアウト対応処理では、まずステップＳ６０１において第１ＰＣＩｅＳＷ１１は第１格納装置３１１のソフトリセットを行う。このソフトリセットはたとえば、あらかじめ定められた信号を送信することで行われる。続くステップＳ６０２では第１ＣＰＬＤ１３は、状態管理表１４においてソフトリセットフラグをＯＮに設定する。続くステップＳ６０３では第１ＰＣＩｅＳＷ１１は、通信リトライに成功したか否かを判断する。第１ＰＣＩｅＳＷ１１は、通信リトライが成功しないと判断する場合はステップＳ６０４に進み、通信リトライが成功したと判断する場合はステップＳ６１０に進む。

ステップＳ６０４では第１ＰＣＩｅＳＷ１１は、第１ＣＰＬＤ１３にハードリセットを指示する。続くステップＳ６０５では第１ＣＰＬＤ１３は、第１ＭＯＳスイッチ３２１を操作してＩ２Ｃデバイス、すなわち第１格納装置３１１への給電を停止する。続くステップＳ６０６では第１ＣＰＬＤ１３は、第１ＭＯＳスイッチ３２１を操作してＩ２Ｃデバイス、すなわち第１格納装置３１１への給電を再開する。なお、ステップＳ６０５とステップＳ６０６との間には、第１格納装置３１１の特性に応じて適切な待機時間を設ける。

続くステップＳ６０７では第１ＣＰＬＤ１３は、ハードリセットフラグをＯＮに設定する。続くステップＳ６０８では第１ＰＣＩｅＳＷ１１は、通信リトライに成功したか否かを判断する。第１ＰＣＩｅＳＷ１１は、通信リトライが成功しないと判断する場合はステップＳ６０９に進み、通信リトライが成功したと判断する場合はステップＳ６１１に進む。ステップＳ６０９では第１ＰＣＩｅＳＷ１１は、保守用ＰＣ３に第１格納装置３１１に問題が生じた旨のエラーメッセージを発行して図５に示す処理を終了する。このエラーメッセージは、保守用ＰＣ３の表示部３１に出力される。

ステップＳ６０３において肯定判断されると実行されるステップＳ６１０において、第１ＣＰＬＤ１３はソフトリセットフラグをＯＦＦに設定して図５に示す処理を終了する。ステップＳ６０８において肯定判断されると実行されるステップＳ６１１において、第１ＣＰＬＤ１３はソフトリセットフラグおよびハードリセットフラグをＯＦＦに設定して図５に示す処理を終了する。

上述した第１の実施の形態によれば、次の作用効果が得られる。
（１）ストレージシステムＳは、第１電源４１と、ストレージ装置であるドライブＤを格納するドライブボックスと、デバイスに関するデータが格納された記憶部を有する第１格納装置３１１と、複数の通信経路を切り替え可能であり、少なくともドライブＤへ接続される通信経路を有し、さらに第１格納装置３１１とＩ２Ｃ通信が可能な第１ＰＣＩｅＳＷ１１と、第１ＰＣＩｅＳＷ１１とＩ２Ｃ通信が可能な第１ＣＰＬＤ１３と、第１電源４１から第１格納装置３１１への電力供給を制御する第１ＭＯＳスイッチ３２１と、を備える。第１ＰＣＩｅＳＷ１１は、第１ＰＣＩｅＳＷ１１と第１格納装置３１１との間のＩ２Ｃ通信がタイムアウトした場合に、第１ＣＰＬＤ１３にハードリセット命令を送信する。第１ＣＰＬＤ１３は、ハードリセット命令を受信すると、第１ＭＯＳスイッチ３２１を用いて第１格納装置３１１への給電を停止後、再給電を行う。そのため、リセットスイッチを有しないＩ２Ｃデバイスに対してハードリセットが可能となる。

（２）ストレージシステムＳは、第１電源４１、ドライブボックス、および第１ＰＣＩｅＳＷ１１を接続するミッドプレーン３０を備える。第１格納装置３１１は、ミッドプレーンに関する情報を格納する。ミッドプレーン３０はそのハードウエア構成から冗長化が困難であり、単一障害点となる。ミッドプレーンの情報を格納する第１格納装置３１１のＩ２Ｃ通信が不可能となった場合に、ソフトリセットでは通信が回復しなくても、本実施の形態ではさらにハードリセットを試みることができる。

（３）第１ＭＯＳスイッチ３２１は、ミッドプレーンに配される。第１格納装置３１１への電力供給を制御する第１ＭＯＳスイッチ３２１は、様々な場所に配置場所できる。しかし本実施の形態で示したように、第１ＭＯＳスイッチ３２１と第１格納装置３１１とを同一のミッドプレーン３０に配しているので、実装が容易である。

（４）第１ＣＰＬＤ１３はＣＰＬＤである。そのため、実装が容易である。

（５）第１ＰＣＩｅＳＷ１１は、第１ＰＣＩｅＳＷ１１と第１格納装置３１１との間のＩ２Ｃ通信がタイムアウトした場合に、まず第１格納装置３１１にソフトリセット命令を送信する。第１ＰＣＩｅＳＷ１１は、ソフトリセット命令の送信後に、第１ＰＣＩｅＳＷ１１と第１格納装置３１１との間のＩ２Ｃ通信がタイムアウトした場合に、第１ＣＰＬＤ１３にハードリセット命令を送信する。そのため、ソフトリセットでは通信が回復しない場合にハードリセットができる。

（６）ストレージシステムＳは、オペレータに情報を提示する表示部３１を備える。第１ＣＰＬＤ１３が再給電を行った後にも、第１ＰＣＩｅＳＷ１１と第１格納装置３１１との間のＩ２Ｃ通信がタイムアウトした場合に、表示部３１を用いて第１格納装置３１１との通信障害を報知する。

（変形例１）
上述した第１の実施の形態では、第１ＭＯＳスイッチ３２１および第２ＭＯＳスイッチ３２２はミッドプレーン３０に設けられた。しかし、第１ＭＯＳスイッチ３２１および第２ＭＯＳスイッチ３２２はコントローラや電源に設けられてもよい。具体的には、第１ＭＯＳスイッチ３２１は、第１電源４１または第１キャニスタ１０に設けられてもよい。また第２ＭＯＳスイッチ３２２は、第２電源４２または第２キャニスタ２０に設けられてもよい。

（変形例２）
上述した第１の実施の形態では、第１格納装置３１１への給電の制御にＭＯＳＦＥＴである第１ＭＯＳスイッチ３２１が用いられた。しかし外部からの指令に応じて電力供給を制御できればよく、ＭＯＳＦＥＴ以外のハードウエアを用いてもよい。

（変形例３）
上述した実施の形態では、第１ＰＣＩｅＳＷ１１は、ソフトリセットを試したのちにハードリセットを実行した。しかし第１ＰＣＩｅＳＷ１１は、ソフトリセットを試すことなくハードリセットを実行してもよい。この場合には、図５のタイムアウト対応処理は、ステップＳ６０４から処理が開始される。

（変形例４）
保守用ＰＣ３は、表示部３１の代わりに音声によりオペレータに情報を提示する音声出力部、たとえばスピーカーを備えてもよい。すなわち保守用ＰＣ３は、オペレータに情報を報知する手段を備えればよい。

上述した各実施の形態および変形例において、機能ブロックの構成は一例に過ぎない。別々の機能ブロックとして示したいくつかの機能構成を一体に構成してもよいし、１つの機能ブロック図で表した構成を２以上の機能に分割してもよい。また各機能ブロックが有する機能の一部を他の機能ブロックが備える構成としてもよい。

上述した各実施の形態および変形例は、それぞれ組み合わせてもよい。上記では、種々の実施の形態および変形例を説明したが、本発明はこれらの内容に限定されるものではない。本発明の技術的思想の範囲内で考えられるその他の態様も本発明の範囲内に含まれる。

１…ストレージコントローラ
２…ホスト
１０…第１キャニスタ
１１…第１ＰＣＩｅＳＷ
１２…第３格納装置
１３…第１ＣＰＬＤ
１４…状態管理表
３０…ミッドプレーン
３１…表示部
４１…第１電源
３１１…第１格納装置
３２１…第１ＭＯＳスイッチ

Claims

電源と、
ストレージ装置を格納するドライブボックスと、
デバイスに関するデータが格納された記憶部を有する格納装置と、
複数の通信経路を切り替え可能であり、少なくとも前記ストレージ装置へ接続される通信経路を有し、さらに前記格納装置とＩ２Ｃ通信が可能なＰＣＩｅスイッチと、
前記ＰＣＩｅスイッチとＩ２Ｃ通信が可能な補助装置と、
前記電源から前記格納装置への電力供給を制御するＭＯＳスイッチと、を備え、
前記ＰＣＩｅスイッチは、前記ＰＣＩｅスイッチと前記格納装置との間のＩ２Ｃ通信がタイムアウトした場合に、前記補助装置にハードリセット命令を送信し、
前記補助装置は、前記ハードリセット命令を受信すると、前記ＭＯＳスイッチを用いて前記格納装置への給電を停止後、再給電を行う、ストレージシステム。
請求項１に記載のストレージシステムにおいて、
前記電源、前記ドライブボックス、および前記ＰＣＩｅスイッチを接続するミッドプレーンをさらに備え、
前記格納装置は、前記ミッドプレーンに関する情報を格納する、ストレージシステム。
請求項２に記載のストレージシステムにおいて、
前記ＭＯＳスイッチは、前記ミッドプレーンに配される、ストレージシステム。
請求項１に記載のストレージシステムにおいて、
前記補助装置はＣＰＬＤである、ストレージシステム。
請求項１に記載のストレージシステムにおいて、
前記ＰＣＩｅスイッチは、前記ＰＣＩｅスイッチと前記格納装置との間のＩ２Ｃ通信がタイムアウトした場合に、まず前記格納装置にソフトリセット命令を送信し、
前記ＰＣＩｅスイッチは、前記ソフトリセット命令の送信後に、前記ＰＣＩｅスイッチと前記格納装置との間のＩ２Ｃ通信がタイムアウトした場合に、前記補助装置に前記ハードリセット命令を送信する、ストレージシステム。
請求項１に記載のストレージシステムにおいて、
オペレータに情報を提示する報知部をさらに備え、
前記補助装置が前記再給電を行った後にも、前記ＰＣＩｅスイッチと前記格納装置との間のＩ２Ｃ通信がタイムアウトした場合に、前記報知部を用いて前記格納装置との通信障害を報知する、ストレージシステム。