JP2023073952A - current source circuit - Google Patents
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Abstract
Description
本開示は、電流源回路に関する。 The present disclosure relates to current source circuits.
従来、他の回路ブロックに電流を供給可能な電流源回路が知られている。電流源回路には、定電流回路と、当該定電流回路を起動するための起動回路と、を備えるものが知られている(例えば、特許文献1参照)。
Conventionally, a current source circuit capable of supplying current to another circuit block is known. A known current source circuit includes a constant current circuit and an activation circuit for activating the constant current circuit (see
しかしながら、上記のような起動回路を備える電流源回路においては、電源電圧投入から立ち上がった電流が定常化するまでの起動時間が長くなる課題があった。 However, in the current source circuit including the start-up circuit as described above, there is a problem that the start-up time is long until the rising current becomes steady after the power supply voltage is turned on.
上記状況に鑑み、本開示は、起動時間を短縮することが可能となる電流源回路を提供することを目的とする。 In view of the above situation, an object of the present disclosure is to provide a current source circuit capable of shortening the start-up time.
例えば、本開示に係る電流源回路は、
固定電圧の印加端に接続可能なソースと、ドレインと、前記ドレインと短絡されるゲートを有する第1のMOSトランジスタと、
前記第1のMOSトランジスタよりもVthが低く、かつ前記第1のMOSトランジスタのゲートに接続されるゲートを有する第2のMOSトランジスタと、
前記第2のMOSトランジスタのソースと前記第1のMOSトランジスタのソースとの間に接続される第1の抵抗と、
を有する定電流回路と、
前記第1のMOSトランジスタのゲートに電流を供給する電流供給部と、
を備える構成としている。
For example, a current source circuit according to the present disclosure
a first MOS transistor having a source connectable to a fixed voltage application terminal, a drain, and a gate short-circuited with the drain;
a second MOS transistor having a lower Vth than the first MOS transistor and having a gate connected to the gate of the first MOS transistor;
a first resistor connected between the source of the second MOS transistor and the source of the first MOS transistor;
a constant current circuit having
a current supply unit that supplies a current to the gate of the first MOS transistor;
It is configured to have
本開示に係る電流源回路によれば、起動時間を短縮することが可能となる。 According to the current source circuit according to the present disclosure, it is possible to shorten the start-up time.
以下に、本開示の例示的な実施形態について図面を参照して説明する。 Exemplary embodiments of the present disclosure are described below with reference to the drawings.
<1.電流源回路の構成>
図1は、本開示の例示的な実施形態に係る電流源回路10の構成を示す図である。図1に示す電流源回路10は、インバータ1,2と、電流供給部3と、定電流回路4と、出力カレントミラー5と、PMOSトランジスタ(Pチャネル型MOSFET(metal-oxide-semiconductor field-effect transistor))6と、ブースト回路7と、を備え、これらの構成要素を集積化した半導体集積回路である。
<1. Configuration of Current Source Circuit>
FIG. 1 is a diagram showing the configuration of a
インバータ1は、PMOSトランジスタ1Aと、NMOSトランジスタ(Nチャネル型MOSFET)1Bと、を有する。PMOSトランジスタ1のソースは、電源電圧VCCの印加端に接続される。PMOSトランジスタ1Aのドレインは、ノードND1にてNMOSトランジスタ1Bのドレインと接続される。NMOSトランジスタ1Bのソースは、グランド電位の印加端に接続される。PMOSトランジスタ1AのゲートおよびNMOSトランジスタ1Bのゲートには、パワーダウン信号PDBが印加される。パワーダウン信号PDBは、ハイレベルまたはローレベルとなる信号である。
The
インバータ2は、PMOSトランジスタ2Aと、NMOSトランジスタ2Bと、を有する。PMOSトランジスタ2Aのソースは、電源電圧VCCの印加端に接続される。PMOSトランジスタ2Aのドレインは、ノードND2にてNMOSトランジスタ2Bのドレインと接続される。NMOSトランジスタ2Bのソースは、グランド電位の印加端に接続される。PMOSトランジスタ2AのゲートおよびNMOSトランジスタ2Bのゲートは、ノードND1に共通接続される。
The inverter 2 has a
これにより、パワーダウン信号PDBは、インバータ1によりレベル反転され、インバータ2によりさらにレベル反転される。
As a result, the power-down signal PDB is level-inverted by the
電流供給部3は、後述する定電流回路4におけるNMOSトランジスタ4Aのゲートに電流を供給する回路であり、PMOSトランジスタ3Aと、電流供給抵抗3Bと、を有する。
The current supply unit 3 is a circuit that supplies current to the gate of the
PMOSトランジスタ3Aは、NMOSトランジスタ4Aのゲートへの電流供給のオンオフを切り替えるスイッチである。PMOSトランジスタ3Aのソースは、電源電圧VCCの印加端に接続される。PMOSトランジスタ3Aのドレインは、電流供給抵抗3Bの第1端に接続される。PMOSトランジスタ3Aのゲートは、ノードND1に接続される。これにより、パワーダウン信号PDBがインバータ1によりレベル反転された信号に基づき、PMOSトランジスタ3Aのオンオフが切り替えられる。
The
定電流回路4は、NMOSトランジスタ4Aと、NMOSトランジスタ4Bと、定電流抵抗4Cと、を有する。NMOSトランジスタ4Aのドレインは、電流供給抵抗3Bの第2端に接続される。NMOSトランジスタ4Aのゲートと、NMOSトランジスタ4Aのドレインは、短絡される。NMOSトランジスタ4Aのソースは、グランド電位の印加端に接続される。NMOSトランジスタ4A,4Bのゲート同士は、接続される。NMOSトランジスタ4Bのソースは、定電流抵抗4Cの第1端に接続される。定電流抵抗4Cの第2端は、グランド電位の印加端に接続される。
The constant current circuit 4 has an
電流供給部3によりNMOSトランジスタ4Aのゲートに電流が供給されると、定電流抵抗4Cにおいて定電流が生成される。当該定電流の生成については、後に詳述する。
When a current is supplied from the current supply unit 3 to the gate of the
出力カレントミラー5は、定電流回路4において生成される定電流をミラーリングして出力する回路であり、PMOSトランジスタ5A,5Bを有する。入力側のPMOSトランジスタ5Aのソースは、電源電圧VCCの印加端に接続される。PMOSトランジスタ5Aのゲートと、PMOSトランジスタ5Aのドレインは、短絡される。PMOSトランジスタ5Aのドレインは、NMOSトランジスタ4Bのドレインに接続される。PMOSトランジスタ5A,5Bのゲート同士は、接続される。PMOSトランジスタ5Bのソースは、電源電圧VCCの印加端に接続される。PMOSトランジスタ5Bのドレインは、出力電流を出力するための出力端子Toutに接続される。
The output
PMOSトランジスタ6は、出力カレントミラー5におけるPMOSトランジスタ5A,5Bの有効・無効を切り替えるスイッチである。PMOSトランジスタ6のソースは、電源電圧VCCの印加端に接続される。PMOSトランジスタ6のドレインは、PMOSトランジスタ5Aのドレインに接続される。PMOSトランジスタ6のゲートは、ノードND2に接続される。これにより、パワーダウン信号PDBがインバータ1,2それぞれによりレベル反転された信号に基づき、PMOSトランジスタ6のオンオフが切り替えられる。
The
ブースト回路7は、出力カレントミラー5の起動を高速化するための回路であり、キャパシタ7Aと、ブースト抵抗7Bと、を有する。キャパシタ7Aの第1端は、ノードND1に接続される。キャパシタ7Aの第2端は、ブースト抵抗7Bの第1端に接続される。ブースト抵抗7Bの第2端は、PMOSトランジスタ5Aのドレインに接続される。すなわち、キャパシタ7Aとブースト抵抗7Bは、直列に接続される。
The
<2.電流源回路の動作>
上記のような構成の電流源回路10の動作について、図2および図3を参照して説明する。
<2. Operation of Current Source Circuit>
The operation of the
図2は、電流源回路10のパワーダウン状態を示す図である。パワーダウン状態では、パワーダウン信号PDBは、ローレベルである。これにより、パワーダウンPDBがインバータ1によりレベル反転されてノードND1に生じる信号は、ハイレベルである。従って、PMOSトランジスタ3Aはオフ状態とされ、電流供給部3によりNMOSトランジスタ4Aのゲートに電流は供給されない。このとき、ノードND1に生じる信号がインバータ2によりレベル反転されてノードND2に生じる信号は、ローレベルである。これにより、PMOSトランジスタ6は、オン状態とされる。従って、PMOSトランジスタ5A,5Bのゲートがハイレベルとされ、PMOSトランジスタ5A,5Bはオフ状態(無効)とされる。
FIG. 2 is a diagram showing the power-down state of the
図3は、電流源回路10のパワーオン状態を示す図である。パワーオン状態では、パワーダウン信号PDBは、ハイレベルである。これにより、パワーダウンPDBがインバータ1によりレベル反転されてノードND1に生じる信号は、ローレベルである。従って、PMOSトランジスタ3Aはオン状態とされ、電流供給部3によりNMOSトランジスタ4Aのゲートに電流が供給される。
FIG. 3 is a diagram showing the power-on state of the
ここで、NMOSトランジスタ4BのVth(しきい値電圧)は、NMOSトランジスタ4AのVthよりも低くしている。NMOSトランジスタ4A,4Bのゲートの電位は共通であり、定電流抵抗4CをNMOSトランジスタ4BのソースとNMOSトランジスタ4Aのソースとの間に接続しているので、NMOSトランジスタ4A,4BのVthの差をΔVthとすると、定電流抵抗4Cには、定電流Ic=ΔVth/R(R:定電流抵抗4Cの抵抗値)が生成される。
Here, Vth (threshold voltage) of the
このとき、ノードND1に生じる信号がインバータ2によりレベル反転されてノードND2に生じる信号は、ハイレベルである。これにより、PMOSトランジスタ6は、オフ状態とされる。従って、出力カレントミラー5におけるPMOSトランジスタ5A,5Bは有効とされる。ここで、ブースト回路7Aにおけるキャパシタ7Aの第1端には、ノードND1に生じるローレベルの信号が印加されるため、PMOSトランジスタ5A,5Bのゲート電圧がブースト回路7により低下される。すなわち、ブースト回路7は、出力カレントミラー5におけるPMOSトランジスタ5A,5Bのゲート電圧をPMOSトランジスタ5A,5Bをオンさせる方向に変化させる。これにより、定電流回路4において生成される定電流Icが出力カレントミラー5によりミラーリングされて出力端子Toutから出力電流Ioutとして出力される。なお、ブースト回路7においてブースト抵抗7BによりPMOSトランジスタ5A,5Bのゲート電圧の変化を緩衝する。
At this time, the signal generated at the node ND1 is level-inverted by the inverter 2, and the signal generated at the node ND2 is at a high level. As a result, the
このように本実施形態では、定電流回路4の構成により、起動回路が不要となり、パワーダウン信号PDBがローレベルからハイレベルに切り替えられてから出力電流Ioutが立ち上がって定常化するまでの起動時間を短縮できる。さらに、ブースト回路7を設けることにより、出力カレントミラー5の起動を高速化し、上記起動時間をさらに短縮している。また、起動回路が不要となり、回路面積を小さくすることができる。
As described above, in the present embodiment, the configuration of the constant current circuit 4 eliminates the need for a start-up circuit, and the start-up time from when the power-down signal PDB is switched from low level to high level until the output current Iout rises and becomes steady is can be shortened. Furthermore, by providing the
<3.NMOSトランジスタの構成>
ここで、定電流回路4におけるNMOSトランジスタ4A,4Bの構成例について説明する。図4は、NMOSトランジスタ4A,4Bの縦構造の一例を示す図である。
<3. Configuration of NMOS Transistor>
A configuration example of the
図4に示す構造においては、埋め込み層(BL)42は、P型基板41上に形成される。Pウェル層(HVPW)43は、埋め込み層42上に形成される。Pウェル層43の表面部においては、横方向の一方にN+型領域431が形成され、他方にN+型領域432が形成される。N+型領域431がソース領域に相当し、N+型領域432がドレイン領域に相当する。Pウェル層43の表面部においてN+型領域431,432の間にはチャネル領域433が形成される。ゲート酸化膜44は、チャネル領域433上に形成される。ゲート電極45は、ゲート酸化膜44上に形成される。
In the structure shown in FIG. 4, buried layer (BL) 42 is formed on P-
NMOSトランジスタ4A,4Bの両方において、ゲート電極45は、P型ポリシリコンまたはN型ポリシリコンにより形成される。そして、ゲート電極45における不純物のドープ量の差により、ゲートのフェルミ準位を異ならせることで、NMOSトランジスタ4A,4BのVthに差を設けている。
In both
または、NMOSトランジスタ4Aのゲート電極45をP型ポリシリコンにより形成し、NMOSトランジスタ4Bのゲート電極45をN型ポリシリコンにより形成することで、NMOSトランジスタ4BのVthをNMOSトランジスタ4AのVthよりも低くしてもよい。
Alternatively, by forming the
<4.電流源回路の変形例>
図5は、電流源回路10の変形例を示す図である。図5に示す電流源回路10においては、先述した実施形態(図1)と比べて、パワーダウンスイッチ8を設けている。なお、パワーダウンスイッチ8を設けることに伴い、電流供給部3からPMOSトランジスタ3Aは除いている。
<4. Modified Example of Current Source Circuit>
FIG. 5 is a diagram showing a modification of the
パワーダウンスイッチ8は、NMOSトランジスタにより構成される。NMOSトランジスタ4Aのソースと定電流抵抗4Cの第2端は、パワーダウンスイッチ8のドレインに共通接続される。パワーダウンスイッチ8のソースは、グランド電位の印加端に接続される。パワーダウンスイッチ8のゲートは、ノードND2に接続される。
The power-down switch 8 is composed of an NMOS transistor. The source of the
このような構成により、図5に示すように、パワーダウン状態(パワーダウン信号PDB=ローレベル)では、ノードND2がローレベルとなり、パワーダウンスイッチ8はオフ状態とされる。先述した実施形態(図1)では、NMOSトランジスタ4BのVthが低いため、パワーダウン状態においてNMOSトランジスタ4Bにリーク電流が流れる可能性がある。これに対し、本実施形態においては、パワーダウンスイッチ8がオフ状態となるため、NMOSトランジスタ4Bにリーク電流が流れることを阻止できる。
With such a configuration, as shown in FIG. 5, in the power-down state (power-down signal PDB=low level), the node ND2 becomes low level and the power-down switch 8 is turned off. In the above-described embodiment (FIG. 1), since the Vth of the
<5.定電流回路の変形例>
電流源回路において、定電流回路4は、図6に示すような構成としてもよい。図6に示す定電流回路4は、PMOSトランジスタ4D,4Eを有している。PMOSトランジスタ4Dのソースは、電源電圧VCC(固定電圧)の印加端に接続される。PMOSトランジスタ4DのゲートとPMOSトランジスタ4Dのドレインは、短絡される。PMOSトランジスタ4D,4Eのゲート同士は、接続される。PMOSトランジスタ4Eのソースは、定電流抵抗4Cの第1端に接続される。定電流抵抗4Cの第2端は、電源電圧VCCの印加端に接続される。
<5. Modified Example of Constant Current Circuit>
In the current source circuit, the constant current circuit 4 may be configured as shown in FIG. The constant current circuit 4 shown in FIG. 6 has
PMOSトランジスタ4EのVthは、PMOSトランジスタ4DのVthより低くしている。これにより、定電流抵抗4Cには、PMOSトランジスタ4D,4EのVthの差をΔVthとして、定電流Ic=ΔVth/Rが生成される。
Vth of the
<6.温度特性補償>
ここで、温度特性補償を行うことが可能な電流源回路について説明する。図7は、温度特性補償を行うことが可能な電流源回路10の第1構成例を示す図である。
<6. Temperature characteristic compensation>
Here, a current source circuit capable of compensating temperature characteristics will be described. FIG. 7 is a diagram showing a first configuration example of a
図7に示す電流源回路10において、NMOSトランジスタ4Aは、エンハンスメント型MOSFETにより構成され、NMOSトランジスタ4Bは、デプレッション型MOSFETにより構成される。
In the
電流供給部3は、デプレッション型MOSFETにより構成されるNMOSトランジスタ31と、バイアス抵抗32と、を有する定電流源である。NMOSトランジスタ31のソースは、バイアス抵抗32の第1端に接続される。バイアス抵抗32の第2端は、NMOSトランジスタ31のゲートに接続される。バイアス抵抗32の第2端は、NMOSトランジスタ4Aのドレインに接続される。
The current supply unit 3 is a constant current source having an
出力カレントミラー5におけるPMOSトランジスタ5Bのドレインは、電流源9に接続される。電流源9は、NMOSトランジスタ91を有する。NMOSトランジスタ91のドレインは、PMOSトランジスタ5Bのドレインに接続される。NMOSトランジスタ91のゲートは、NMOSトランジスタ4Aのゲートに接続される。NMOSトランジスタ4AとNMOSトランジスタ91によりカレントミラーが構成される。
The drain of
ここで、電流供給部3により生成される参照電流Irefは、温度が高いほど増加する正の温度特性を有するとする。この場合、参照電流Irefに基づいてPMOSトランジスタ5Bに流れる電流IBは、正の温度特性を有する。ここで、電流源9を流れる電流I9は参照電流Irefに基づくので、正の温度特性を有する。従って、PMOSトランジスタ5Bのドレインと電流源9とが接続されるノードNBから出力される出力電流IoutBは、電流IBから電流I9を減算することで生成されるため、温度特性がキャンセルされ、温度に応じた電流変化を抑制することができる。
Here, it is assumed that the reference current Iref generated by the current supply unit 3 has a positive temperature characteristic that increases as the temperature increases. In this case, current IB flowing through
また、図7に示す構成では、PMOSトランジスタ5Aとゲート同士が接続されるPMOSトランジスタとして、PMOSトランジスタ5Bに加えて、PMOSトランジスタ5C,5Dなどを設けることが可能である。図7に示す例では、PMOSトランジスタ5Cのドレインには電流源9を接続し、PMOSトランジスタ5Dについては電流源9を設けていない。これにより、PMOSトランジスタ5C(出力電流IoutC)については温度補償を行い、PMOSトランジスタ5D(出力電流IoutD)については温度補償を行わないといったように、出力ごとに温度補償を行うかを選択できる。
In the configuration shown in FIG. 7,
図8は、温度特性補償を行うことが可能な電流源回路10の第2構成例を示す図である。図8に示す構成の図7に示す構成との相違点は、NMOSトランジスタ4Bのソースと定電流抵抗4Cとが接続されるノードN4に電流源9が接続されること、及びPMOSトランジスタ5Bのドレインに図7のNMOSトランジスタ91が接続されていないことである。本構成では、電流源9は、電流供給部3と同様な構成であり、デプレッション型MOSFETにより構成されるNMOSトランジスタ92と、バイアス抵抗93と、を有する。ただし、例えばバイアス抵抗93の抵抗値は調整され、バイアス抵抗32の抵抗値と異ならせる。
FIG. 8 is a diagram showing a second configuration example of the
ここで、電流供給部3により生成される参照電流Irefは、温度が高いほど増加する正の温度特性を有するとする。この場合、電流源9により生成される電流I9がノードN4に注入され、電流I9は正の温度特性を有する。これにより、NMOSトランジスタ4Bのゲート・ソース間電圧Vgsが温度が高いほど絞られ、NMOSトランジスタ4Bに流れる電流の温度特性がキャンセルされる。従って、PMOSトランジスタ5Bに流れる出力電流Ioutは、温度に応じた電流変化を抑制することができる。
Here, it is assumed that the reference current Iref generated by the current supply unit 3 has a positive temperature characteristic that increases as the temperature increases. In this case, current I9 generated by
なお、第1構成例(図7)では、温度によって電流IBが増加した分を捨てる構成のため、消費電流が比較的大きいが、第2構成例(図8)であれば、出力電流Ioutの増加を抑制するので消費電流が比較的小さくなる。 In addition, in the first configuration example (FIG. 7), the amount of current IB increased due to the temperature is discarded, so the current consumption is relatively large. Since the increase is suppressed, the consumption current becomes relatively small.
なお、上記第1構成例および第2構成例のいずれも、参照電流Irefが負の温度特性を有する場合は、電流源9により生成される電流I9が負の温度特性を有するようにすればよい。
In both the first configuration example and the second configuration example, if the reference current Iref has a negative temperature characteristic, the current I9 generated by the
<7.その他>
なお、本開示に係る種々の技術的特徴は、上記実施形態の他、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態に限定されるものではなく、特許請求の範囲と均等の意味および範囲内に属する全ての変更が含まれると理解されるべきである。
<7. Others>
In addition to the above-described embodiments, the various technical features of the present disclosure can be modified in various ways without departing from the gist of the technical creation. That is, the above-described embodiments should be considered as examples and not restrictive in all respects, and the technical scope of the present invention is not limited to the above-described embodiments, and the claims is to be understood to include all changes that fall within the meaning and range of equivalents of the range.
<8.付記>
以上の通り、例えば、本開示に係る電流源回路(10)は、
固定電圧(GND)の印加端に接続可能なソースと、ドレインと、前記ドレインと短絡されるゲートを有する第1のMOSトランジスタ(4A)と、
前記第1のMOSトランジスタよりもVthが低く、かつ前記第1のMOSトランジスタのゲートに接続されるゲートを有する第2のMOSトランジスタ(4B)と、
前記第2のMOSトランジスタのソースと前記第1のMOSトランジスタのソースとの間に接続される第1の抵抗(4C)と、
を有する定電流回路(4)と、
前記第1のMOSトランジスタのゲートに電流を供給する電流供給部(3)と、
を備える構成としている(第1の構成)。
<8. Note>
As described above, for example, the current source circuit (10) according to the present disclosure is
a first MOS transistor (4A) having a source connectable to an application terminal of a fixed voltage (GND), a drain, and a gate short-circuited with the drain;
a second MOS transistor (4B) having a lower Vth than the first MOS transistor and having a gate connected to the gate of the first MOS transistor;
a first resistor (4C) connected between the source of the second MOS transistor and the source of the first MOS transistor;
a constant current circuit (4) having
a current supply unit (3) that supplies a current to the gate of the first MOS transistor;
(first configuration).
また、上記第1の構成において、前記第2のMOSトランジスタ(4B)のドレインに入力側が接続される出力カレントミラー(5)と、前記出力カレントミラーにおけるMOSトランジスタ(5A,5B)のゲート電圧を当該MOSトランジスタをオンさせる方向に変化させるブースト回路(7)と、をさらに備える構成としてもよい(第2の構成)。 In the first configuration, the output current mirror (5) whose input side is connected to the drain of the second MOS transistor (4B), and the gate voltages of the MOS transistors (5A, 5B) in the output current mirror are A boost circuit (7) that changes the direction to turn on the MOS transistor may be further provided (second configuration).
また、上記第2の構成において、前記ブースト回路(7)は、キャパシタ(7A)と第2の抵抗(3B)とを直列に接続した構成を有する構成としてもよい(第3の構成)。 In the second configuration, the boost circuit (7) may have a configuration in which a capacitor (7A) and a second resistor (3B) are connected in series (third configuration).
また、上記第1から第3のいずれかの構成において、前記第1のMOSトランジスタ(4A)のソースと前記第1の抵抗(4C)とに共通接続される第1端と、前記固定電圧(GND)の印加端に接続可能な第2端とを有するパワーダウンスイッチ(8)をさらに備える構成としてもよい(第4の構成)。 In any one of the first to third configurations, a first terminal commonly connected to the source of the first MOS transistor (4A) and the first resistor (4C); (fourth configuration).
また、上記第1から第4のいずれかの構成において、前記第1のMOSトランジスタ(4A)および前記第2のMOSトランジスタ(4B)は、いずれもNMOSトランジスタにより構成され、前記固定電圧は、グランド電位である構成としてもよい(第5の構成)。 In any one of the first to fourth configurations, the first MOS transistor (4A) and the second MOS transistor (4B) are both NMOS transistors, and the fixed voltage is ground. A potential configuration may be employed (fifth configuration).
また、上記第5の構成において、前記電流供給部(3)は、電源電圧(VCC)の印加端と前記第1のMOSトランジスタ(4A)のドレインとの間に直列に接続可能なスイッチ素子(3A)と第3の抵抗(3B)とを有する構成としてもよい(第6の構成)。 In the fifth configuration, the current supply section (3) includes a switch element ( 3A) and a third resistor (3B) (sixth configuration).
また、上記第1から第6のいずれかの構成において、前記第1のMOSトランジスタ(4A)のゲート電極および前記第2のMOSトランジスタ(4B)のゲート電極は両方ともP型ポリシリコンまたはN型ポリシリコンにより形成され、前記ゲート電極において不純物のドープ量に差を設けることで、前記第1のMOSトランジスタと前記第2のMOSトランジスタとでVthの差を設けている構成としてもよい(第7の構成)。 In any one of the first to sixth configurations, the gate electrode of the first MOS transistor (4A) and the gate electrode of the second MOS transistor (4B) are both P-type polysilicon or N-type. The first MOS transistor and the second MOS transistor may be formed of polysilicon and may have a difference in Vth between the first MOS transistor and the second MOS transistor by providing a difference in the doping amount of impurities in the gate electrode (7th MOS transistor). configuration).
また、上記第1から第6のいずれかの構成において、前記第1のMOSトランジスタ(4A)の前記ゲート電極は、P型ポリシリコンにより形成され、前記第2のMOSトランジスタ(4B)の前記ゲート電極は、N型ポリシリコンにより形成される構成としてもよい(第8の構成)。 In any one of the first to sixth configurations, the gate electrode of the first MOS transistor (4A) is made of P-type polysilicon, and the gate electrode of the second MOS transistor (4B) is made of P-type polysilicon. The electrodes may be configured to be formed of N-type polysilicon (eighth configuration).
また、上記第1の構成において、前記第2のMOSトランジスタ(4B)のドレインに入力側が接続される出力カレントミラー(5)と、
前記電流供給部(3)の電流の温度特性と同じ極性の温度特性を有する電流を生成するように構成される電流源(9)と、をさらに備え、
前記出力カレントミラーの出力から前記電流源により生成される電流が減算されることで出力電流が生成される構成としてもよい(第9の構成)。
In the first configuration, an output current mirror (5) having an input side connected to the drain of the second MOS transistor (4B);
a current source (9) configured to generate a current having temperature characteristics of the same polarity as the temperature characteristics of the current of the current supply (3);
An output current may be generated by subtracting the current generated by the current source from the output of the output current mirror (ninth configuration).
また、上記第9の構成において、前記出力カレントミラー(5)における入力側トランジスタ(5A)のゲートに接続されるゲートを有する複数の出力側トランジスタ(5B,5C,5D)を備え、
前記複数の出力側トランジスタのいずれか(5B,5C)に対応して前記電流源(9)が設けられ、前記複数の出力側トランジスタのいずれか(5D)に対応して前記電流源が設けられない構成としてもよい(第10の構成)。
Further, in the ninth configuration, a plurality of output side transistors (5B, 5C, 5D) having gates connected to the gates of the input side transistors (5A) in the output current mirror (5),
The current source (9) is provided corresponding to one of the plurality of output side transistors (5B, 5C), and the current source is provided corresponding to one of the plurality of output side transistors (5D). It may be configured without (tenth configuration).
また、上記第9または第10の構成において、前記電流源(9)は、前記第1のMOSトランジスタ(4A)のゲートに接続されるゲートを含むMOSトランジスタ(91)を有する構成としてもよい(第11の構成)。 In the ninth or tenth configuration, the current source (9) may have a MOS transistor (91) including a gate connected to the gate of the first MOS transistor (4A) ( 11th configuration).
また、上記第1の構成において、前記第2のMOSトランジスタ(4B)のドレインに入力側が接続される出力カレントミラー(5)と、
前記電流供給部(3)の電流の温度特性と同じ極性の温度特性を有する電流を生成するように構成される電流源(9)と、をさらに備え、
前記電流源により生成される電流を前記第2のMOSトランジスタのソースと前記第1の抵抗(4C)が接続されるノード(N4)に注入する構成としてもよい(第12の構成)。
In the first configuration, an output current mirror (5) having an input side connected to the drain of the second MOS transistor (4B);
a current source (9) configured to generate a current having temperature characteristics of the same polarity as the temperature characteristics of the current of the current supply (3);
The current generated by the current source may be injected into a node (N4) connecting the source of the second MOS transistor and the first resistor (4C) (12th configuration).
また、上記第12の構成において、前記電流源(9)は、
デプレッション型MOSFETにより構成されるNMOSトランジスタ(92)と、
前記NMOSトランジスタのソースに接続される第1端と前記NMOSトランジスタのゲートに接続される第2端とを有するバイアス抵抗(93)と、を有する構成としてもよい(第13の構成)。
In the twelfth configuration, the current source (9)
an NMOS transistor (92) composed of a depletion type MOSFET;
A configuration having a bias resistor (93) having a first end connected to the source of the NMOS transistor and a second end connected to the gate of the NMOS transistor may be provided (a thirteenth configuration).
また、上記第1から第13のいずれかの構成において、前記第1のMOSトランジスタは、エンハンスメント型MOSFETにより構成され、前記第2のMOSトランジスタは、デプレッション型MOSFETにより構成される構成としてもよい(第14の構成)。 In any one of the first to thirteenth configurations, the first MOS transistor may be an enhancement type MOSFET, and the second MOS transistor may be a depletion type MOSFET ( 14th configuration).
本開示は、各種回路に電流を供給するための電流源として利用することが可能である。 The present disclosure can be used as a current source for supplying current to various circuits.
1 インバータ
1A PMOSトランジスタ
1B NMOSトランジスタ
2 インバータ
2A PMOSトランジスタ
2B NMOSトランジスタ
3 電流供給部
3A PMOSトランジスタ
3B 電流供給抵抗
4 定電流回路
4A,4B NMOSトランジスタ
4C 定電流抵抗
4D,4E PMOSトランジスタ
5 出力カレントミラー
5A,5B PMOSトランジスタ
5C,5D PMOSトランジスタ
6 PMOSトランジスタ
7 ブースト回路
7A キャパシタ
7B ブースト抵抗
8 パワーダウンスイッチ
9 電流源
10 電流源回路
31 NMOSトランジスタ
32 バイアス抵抗
41 P型基板
42 埋め込み層
43 Pウェル層
44 ゲート酸化膜
45 ゲート電極
91 NMOSトランジスタ
92 NMOSトランジスタ
93 バイアス抵抗
431,432 N+型領域
433 チャネル領域
Tout 出力端子
1
Claims (14)
前記第1のMOSトランジスタよりもVthが低く、かつ前記第1のMOSトランジスタのゲートに接続されるゲートを有する第2のMOSトランジスタと、
前記第2のMOSトランジスタのソースと前記第1のMOSトランジスタのソースとの間に接続される第1の抵抗と、
を有する定電流回路と、
前記第1のMOSトランジスタのゲートに電流を供給する電流供給部と、
を備える、電流源回路。 a first MOS transistor having a source connectable to a fixed voltage application terminal, a drain, and a gate short-circuited with the drain;
a second MOS transistor having a lower Vth than the first MOS transistor and having a gate connected to the gate of the first MOS transistor;
a first resistor connected between the source of the second MOS transistor and the source of the first MOS transistor;
a constant current circuit having
a current supply unit that supplies a current to the gate of the first MOS transistor;
a current source circuit.
前記出力カレントミラーにおけるMOSトランジスタのゲート電圧を当該MOSトランジスタをオンさせる方向に変化させるブースト回路と、
をさらに備える、請求項1に記載の電流源回路。 an output current mirror whose input side is connected to the drain of the second MOS transistor;
a boost circuit that changes the gate voltage of the MOS transistor in the output current mirror in a direction to turn on the MOS transistor;
2. The current source circuit of claim 1, further comprising:
前記固定電圧は、グランド電位である、請求項1に記載の電流源回路。 both the first MOS transistor and the second MOS transistor are NMOS transistors,
2. The current source circuit according to claim 1, wherein said fixed voltage is ground potential.
前記ゲート電極において不純物のドープ量に差を設けることで、前記第1のMOSトランジスタと前記第2のMOSトランジスタとでVthの差を設けている、請求項1に記載の電流源回路。 Both the gate electrode of the first MOS transistor and the gate electrode of the second MOS transistor are formed of P-type polysilicon or N-type polysilicon,
2. The current source circuit according to claim 1, wherein a difference in Vth is provided between said first MOS transistor and said second MOS transistor by providing a difference in impurity doping amount in said gate electrode.
前記第2のMOSトランジスタの前記ゲート電極は、N型ポリシリコンにより形成される、請求項1に記載の電流源回路。 the gate electrode of the first MOS transistor is formed of P-type polysilicon,
2. The current source circuit according to claim 1, wherein said gate electrode of said second MOS transistor is made of N-type polysilicon.
前記電流供給部の電流の温度特性と同じ極性の温度特性を有する電流を生成するように構成される電流源と、をさらに備え、
前記出力カレントミラーの出力から前記電流源により生成される電流が減算されることで出力電流が生成される、請求項1に記載の電流源回路。 an output current mirror whose input side is connected to the drain of the second MOS transistor;
a current source configured to generate a current having a temperature characteristic of the same polarity as the temperature characteristic of the current of the current supply,
2. The current source circuit of claim 1, wherein the current generated by said current source is subtracted from the output of said output current mirror to generate an output current.
前記複数の出力側トランジスタのいずれかに対応して前記電流源が設けられ、前記複数の出力側トランジスタのいずれかに対応して前記電流源が設けられない、請求項9に記載の電流源回路。 a plurality of output-side transistors having gates connected to the gates of the input-side transistors in the output current mirror;
10. The current source circuit according to claim 9, wherein said current source is provided corresponding to any of said plurality of output side transistors and said current source is not provided corresponding to any of said plurality of output side transistors. .
前記電流供給部の電流の温度特性と同じ極性の温度特性を有する電流を生成するように構成される電流源と、をさらに備え、
前記電流源により生成される電流を前記第2のMOSトランジスタのソースと前記第1の抵抗が接続されるノードに注入する、請求項1に記載の電流源回路。 an output current mirror whose input side is connected to the drain of the second MOS transistor;
a current source configured to generate a current having a temperature characteristic of the same polarity as the temperature characteristic of the current of the current supply,
2. The current source circuit according to claim 1, wherein the current generated by said current source is injected into a node connecting said source of said second MOS transistor and said first resistor.
デプレッション型MOSFETにより構成されるNMOSトランジスタと、
前記NMOSトランジスタのソースに接続される第1端と前記NMOSトランジスタのゲートに接続される第2端とを有するバイアス抵抗と、
を有する、請求項12に記載の電流源回路。 The current source is
an NMOS transistor configured by a depletion type MOSFET;
a bias resistor having a first end connected to the source of the NMOS transistor and a second end connected to the gate of the NMOS transistor;
13. The current source circuit of claim 12, comprising:
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US17/985,281 US20230155498A1 (en) | 2021-11-16 | 2022-11-11 | Current source circuit |
CN202211411491.XA CN116136704A (en) | 2021-11-16 | 2022-11-11 | Current source circuit |
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2021186400 | 2021-11-16 | ||
JP2021186400 | 2021-11-16 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2023073952A true JP2023073952A (en) | 2023-05-26 |
Family
ID=86425581
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2022117243A Pending JP2023073952A (en) | 2021-11-16 | 2022-07-22 | current source circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2023073952A (en) |
-
2022
- 2022-07-22 JP JP2022117243A patent/JP2023073952A/en active Pending
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