JP2023048101A - メモリ支援インライン暗号化／復号 - Google Patents

Abstract

【課題】メモリ支援暗号化／復号のための方法、装置及びシステムを提供する。【解決手段】コンピューティングデバイスは、暗号化／復号エンジンにキー、データ及び微調整を提供するための暗号化データ構造エンジンを含む。暗号化データ構造エンジンは、アドレスを使用して暗号化データ構造ルックアップデータ構造エントリからインデックス値を読み出す。エントリは、インデックス値及びゲストページ物理アドレス（ＧＰＰＡ）を含み、インデックス値に基づいて、暗号化データ構造からエントリを取得する。エントリは、論理ブロックアドレス（ＬＢＡ）ベース、キー識別子及び一連のＧＰＰＡのうち少なくとも１つのＧＰＰＡを含む。一連のＧＰＰＡにおける暗号化データ構造ルックアップデータ構造エントリからＧＰＰＡの位置を使用してＬＢＡを生成し、キー識別子に基づいてキーを取得する。暗号化エンジンは、キー及びＬＢＡを使用してデータを暗号化する。【選択図】図６

Description

不揮発性メモリエクスプレス（ＮＶＭｅ）デバイスは、保存中のデータを（すなわち、永続的に）格納し、このデータはセキュリティのために暗号化されなければならない。システムオンチップ（「ＳＯＣ」）で暗号化を実行するために、ＳＯＣで暗号化を担当する暗号化（本明細書では「暗号（ｃｒｙｐｔｏ）」と互換的に称される）コントローラは、データが格納されているＮＶＭｅデバイスのＬＢＡ（論理ブロックアドレス）を含むＮＶＭｅデバイスに関する複数の情報を必要とする。本明細書のいくつかの実施形態はＮＶＭｅを参照して説明されているが、実施形態はＮＶＭｅに限定されず、他のタイプの不揮発性メモリが使用されてもよい。

本開示による様々な実施形態が、以下の図面に関連して説明される。

開示された実施形態を実施するためのコンピューティングデバイスの例示的な実施形態を概略的に示す。

本開示の一例による、例示的なシステムトポロジを概略的に示す。

本開示の実施形態による、ライン速度でのメモリアクセスのための１つまたは複数のシステムアーキテクチャを示す。 本開示の実施形態による、ライン速度でのメモリアクセスのための１つまたは複数のシステムアーキテクチャを示す。

ＮＶＭｅ ＳＳＤにデータを書き込むための例示的なインライン暗号化を示す。

ＮＶＭｅの外部のメモリモジュールにデータを書き込むための例示的なインライン復号プロセスを示す。

単一のキーＩｄが使用される本開示の１つまたは複数の例によるキールックアップテーブルを示す。

暗号化データ構造ルックアップデータ構造および暗号化データ構造の使用の実施形態を示す。

ＤＲＡＭ支援インライン暗号化または復号を実行するために暗号コントローラまたは暗号化データ構造エンジンによって実行される方法の実施形態を示す。

例示的なシステムの実施形態を示す。

複数のコアを有することができ、統合メモリコントローラを有することができ、統合グラフィックスを有することができるプロセッサの実施形態のブロック図を示す。

本発明の実施形態による、例示的なインオーダパイプライン、および例示的なレジスタリネーミング用のアウトオブオーダ発行／実行パイプラインの両方を示すブロック図である。

本発明の実施形態によるプロセッサに含まれる、インオーダアーキテクチャコアの例示的な実施形態、および例示的なレジスタリネーミング用のアウトオブオーダ発行／実行アーキテクチャコアの両方を示すブロック図である。

図１０Ｂの実行ユニット回路などの、実行ユニット回路の実施形態を示す。

いくつかの実施形態によるレジスタアーキテクチャのブロック図である。

命令フォーマットの実施形態を示す。

アドレシングフィールドの実施形態を示す。

第１のプレフィクスの実施形態を示す。

第１のプレフィクス１３０１（Ａ）のＲ、Ｘ、およびＢフィールドがどのように使用されるかの実施形態を示す。 第１のプレフィクス１３０１（Ａ）のＲ、Ｘ、およびＢフィールドがどのように使用されるかの実施形態を示す。 第１のプレフィクス１３０１（Ａ）のＲ、Ｘ、およびＢフィールドがどのように使用されるかの実施形態を示す。 第１のプレフィクス１３０１（Ａ）のＲ、Ｘ、およびＢフィールドがどのように使用されるかの実施形態を示す。

第２のプレフィクスの実施形態を示す。 第２のプレフィクスの実施形態を示す。

第３のプレフィクスの実施形態を示す。

本発明の実施形態による、ソース命令セットにおけるバイナリ命令をターゲット命令セットにおけるバイナリ命令に変換するためのソフトウェア命令コンバータの使用を対比するブロック図を示す。

本開示は、メモリ支援暗号化／復号のための方法、装置、システム、および非一時的コンピュータ可読記憶媒体に関する。

以下の説明では、様々な実施形態の完全な理解を提供するために、多数の具体的な詳細が記載される。しかしながら、特定の詳細なしで様々な実施形態を実施することができる。他の例では、特定の実施形態を不明瞭にしないように、周知の方法、手順、構成要素、および回路は詳細に説明されていない。さらに、実施形態の様々な態様は、統合半導体回路（「ハードウェア」）、１つまたは複数のプログラムに編成されたコンピュータ可読命令（「ソフトウェア」）、またはハードウェアとソフトウェアとの何らかの組み合わせなどの様々な手段を使用して実行されてもよい。本開示の目的のために、「論理」への言及は、ハードウェア（論理回路、またはより一般的には回路（ｃｉｒｃｕｉｔｒｙ）もしくは回路（ｃｉｒｃｕｉｔ）など）、ソフトウェア、ファームウェア、またはそれらの何らかの組み合わせのいずれかを意味するものとする。

様々な実施形態では、ＮＶＭｅデバイスに関する情報は、ＤＭＡ（Ｄｉｒｅｃｔ Ｍｅｍｏｒｙ Ａｃｃｅｓｓ）経路内のホスト（または本明細書では互換的に「ホストドライバ」と称される）または暗号コントローラに通信されなくてもよい。言い換えれば、ドライブがＤＭＡ動作を実行するとき、この情報をホストに送信しなくてもよい。パーソナルコンピュータで使用されるほとんどのＮＶＭｅドライブは、ＰＣＩｅ（周辺構成要素インタフェースエクスプレス（例えば、ＰＣＩ－ＳＩＧ（ＰＣＩ Ｓｐｅｃｉａｌ Ｉｎｔｅｒｅｓｔ Ｇｒｏｕｐ）によって維持および開発されているように）プロトコル）を使用しなければならず、ＰＣＩｅプロトコルヘッダは、ドライブが追加情報を送信するための容易なメカニズムを提供しない。これは、ＮＶＭｅを使用するインライン暗号化の問題を非常に扱いにくくする。本明細書で説明するように、インライン暗号化は、データがドライブからＤＲＡＭに、またはその逆に読み書きされているときに暗号化および復号が行われていることを意味する。これは、ＮＶＭｅコントローラがデータをメモリに書き込み、次いで何らかの他のエージェントがメモリから平文データを読み出し、それを暗号化してメモリに書き戻すか、またはメモリから暗号文を読み出し、それを復号してメモリに平文を書き込む、索引暗号化とは対照的である。その結果、ドライブは、暗号化のための情報を提供しなくてもよい。

いくつかの以前の実装形態では、ソフトウェアは、着信トランザクションのための微調整をリアルタイムで生成するためにトランザクションおよび論理ブロックアドレス（ＬＢＡ）のテーブルを維持しなければならない。メモリ待ち時間を短縮するために、微調整入力はローカルＳＲＡＭ（シリコン内部の処理エンジンに対してローカル）に格納される。これは、少数の保留中のＤＭＡトランザクションに対して機能するが、保留中のＤＭＡトランザクションの数が増加するにつれて、すぐに困難になる。ＳＲＡＭの使用はスケーラブルではなく、必要とされるＳＲＡＭの量が増加するにつれて、解決策のコストが増加する。

図１は、開示された実施形態を実施するためのコンピューティングデバイスの例示的な実施形態を概略的に示す。図１において、コンピューティングデバイス１００は、コンピューティングデバイス１００の様々なハードウェアおよび／またはソフトウェア構成要素を単一チップ上に統合するＳＯＣなどの集積回路（「ＩＣ」）をホストするコンピュータプラットフォームを備える。示されるように、１つまたは複数の例では、コンピューティングデバイス１００は、（これらに限定されないが）グラフィックス処理ユニット１１４（「ＧＰＵ」または単に「グラフィックスプロセッサ」）、グラフィックスドライバ１１６（「ＧＰＵドライバ」、「グラフィックスドライバロジック」、「ドライバロジック」、ユーザモードドライバ（ＵＭＤ）、ＵＭＤ、ユーザモードドライバフレームワーク（ＵＭＤＦ）、ＵＭＤＦ、または単に「ドライバ」とも称される）、中央処理装置１１２（「ＣＰＵ」または単に「アプリケーションプロセッサ」）、メモリ１０８、ネットワークデバイス、ドライバなどの任意の数および種類のハードウェアおよび／またはソフトウェア構成要素、ならびにタッチスクリーン、タッチパネル、タッチパッド、仮想または通常のキーボード、仮想または通常のマウス、ポート、コネクタなどの入力／出力（Ｉ／Ｏ）ソース１０４を含むことができる。コンピューティングデバイス１００は、コンピューティングデバイス１００のハードウェアおよび／または物理リソースとユーザとの間のインタフェースとして機能するオペレーティングシステム（ＯＳ）１０６を含むことができる。ＳＯＣ１００は、任意に、ＮＶＭ１５０と通信することができる。不揮発性メモリ１５０は、高速記憶媒体にアクセスするためのプロトコルである不揮発性メモリエクスプレスを使用してアクセスすることができる。ＮＶＭｅは、本明細書では、不揮発性メモリ（例えば、ＳＳＤ）およびその通信プロトコルの両方を参照するために使用される。

図１は例示的な実施形態を示し、開示された原理から逸脱することなく追加の構成要素が含まれ得ることに留意されたい。例えば、実施形態は、マザーボードを使用してインターコネクトされた１つまたは複数のマイクロチップまたは集積回路、ハードワイヤードロジック、メモリデバイスによって格納され、マイクロプロセッサによって実行されるソフトウェア、ファームウェア、特定用途向け集積回路（ＡＳＩＣ）、および／またはフィールドプログラマブルゲートアレイ（ＦＰＧＡ）のいずれかまたは組み合わせとして実装されてもよい。用語「ロジック」、「モジュール」、「構成要素」、「エンジン」、および「メカニズム」は、例として、ファームウェアなどのソフトウェアもしくはハードウェアおよび／またはそれらの組み合わせを含むことができる。追加の実施形態は、マザーボード、特定用途向け集積回路（ＡＳＩＣ）、および／またはフィールドプログラマブルゲートアレイ（ＦＰＧＡ）を使用してインターコネクトされた１つまたは複数のメモリチップ、コントローラ、ＣＰＵ（中央処理装置）、マイクロチップ、または集積回路を使用して実装されてもよい。用語「ロジック」は、例として、ソフトウェアもしくはハードウェアおよび／またはソフトウェアとハードウェアとの組み合わせを含むことができる。

図２は、本開示の一例による、例示的なシステムトポロジを概略的に示す。図２のＣＰＵ２１０は、いくつかの例では、ＰＣＩｅコントローラ２１２を含む。いくつかの例では、ＰＣＩｅコントローラ２１２は暗号化エンジン２１４を含むが、これは全ての実施形態に当てはまるわけではない。ＰＣＩｅコントローラ２１２は、従来、ＮＶＭｅなどの高速構成要素を接続するためのインタフェース規格を規定している。示されるように、ＰＣＩｅコントローラ２１２は、インバウンド通信およびアウトバウンド通信を暗号化／復号するための暗号化エンジン２１４を含む。ＣＰＵ２１０は、ＰＣＩｅコントローラ２１２を介して周辺構成要素（すなわち、ＮＶＭｅドライブ２５０）と通信する。ＮＶＭｅコントローラ２５２は、ＮＶＭｅドライバへのポータルとして機能し、インバウンド／アウトバウンド通信を暗号化／復号するための追加の構成要素（図示せず）を含むことができる。ＣＰＵ２１０とＮＶＭｅ２５０との間の通信は、インライン通信と見なされる。

ＮＶＭｅドライブのインライン暗号化は、ＮＶＭｅドライバに固有の課題をもたらす。図２の例示的な実施形態では、課題は、ＮＶＭｅドライブ２５０がドライバ自体にＮＶＭｅコントローラ２５２を含むことである。その結果、ＳＯＣ２０２内のインライン暗号化エンジン２１４は、どのパケットを暗号化／復号しなければならないか、およびそれらの暗号化に必要なキー／微調整マテリアルを決定するために必要なメタデータを欠いている。

従来の記憶デバイス暗号化方法論には、微調整を使用するＡＥＳ－ＸＴＳ規格が含まれる。そのような方法論では、微調整は論理ブロックアドレス（ＬＢＡ）を使用して生成され、課題は、ホストが直接メモリアクセス（ＤＭＡ）経路内のドライブからブロックアドレスを受信しないことである。ＬＢＡは、内部のドライブによって管理される。第２の課題は、ドライブに向かうコマンドは、ドライブによって解析され実行されなければならないため、暗号化することができないことである。結果として、ＳＯＣ（すなわち、暗号化エンジン２１４）におけるインライン暗号化は、パケットを解析し、どれがデータパケットであり、どれがコマンドパッケージであるかを把握するメカニズムを必要とする。

後で詳細に説明するように、メモリ２０１は、暗号化データ構造ルックアップデータ構造２３０によってインデックス付けされた暗号化データ構造２３２を格納するためのものである。暗号化データ構造２３２は、ＡＥＳ－ＸＴＳ用の微調整として用いるＬＢＡの生成に用いる情報を格納するためのものである。

データの暗号化および復号は、ＳＯＣ内で実現される。図３Ａおよび図３Ｂは、本開示の実施形態による、ライン速度でのメモリアクセスのためのシステムアーキテクチャを示す。

具体的には、図３Ａは、メモリ３６０からの読み出しおよびデバイス３０２への書き込みに使用される、ライン速度でのメモリ読み出しプロセスのためのシステムアーキテクチャを示す。図３Ａを参照すると、ＮＶＭｅドライブ３０２は、図１および図２のＮＶＭｅドライブ１５０または２５０に対応することができる。一例では、ＮＶＭｅドライブ３０２は、メモリ読み出し動作３９３によって示されるように、メモリ３６０上の書き込み動作３０１を処理するソリッドステートドライブ（ＳＳＤ）を備える。メモリ３６０は、図１および図２のメモリ１０８または２０１に対応することができる。メモリ３６０は、例えば、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）を含むことができる。

従来のＳＳＤは、シリコンで製造されるインターコネクトされたフラッシュメモリチップの基板にデータを読み書きする。ＮＶＭｅ ＳＳＤは、その速度のために人気が高まっている。ＮＶＭｅ ＳＳＤは、ＰＣＩｅバスネットワーク（図示せず）を介して取り付けられた不揮発性記憶媒体にアクセスするために、ＮＶＭｅホストコントローラホストコントローラインタフェース仕様（ＮＶＭＨＣＩＳ）（図示せず）を使用する。

再び図３Ａを参照すると、ＮＶＭｅドライブ３０２は、データを取得するためにメモリ３６０への直接メモリアクセス（ＤＭＡ）を必要とし得る。このため、ＮＶＭｅドライブ３０２は、ＳＯＣ３２０に対してＤＭＡ読み出し要求３１０を発行する。ＳＯＣ３２０は、図１および図２のコンピューティングデバイス／ＳＯＣ１００またはＳＯＣ２０２に対応することができる。ＤＭＡ読み出し要求３１０は暗号化されていなくてもよい。

ＳＯＣ３２０は、ＮＶＭｅドライブ３０２とメモリ３６０との間に介在する。メモリ３６０は、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）を含むことができる。ＳＯＣ３２０は、暗号化コントローラ（暗号コントローラ）３２２、ハードウェアキーエンジン３２４、および入力／出力メモリ管理ユニット（ＩＯＭＭＵ）３２８と共に示されている。ハードウェアキーエンジンは、（ソフトウェアによってプログラムされた）ＣＰＵ ＩＳＡ３４０から、またはセキュリティコントローラからそのキーを受信する。

暗号コントローラ３２２は、１つまたは複数のプロセッサ回路および構成要素を含むことができる。１つまたは複数の例では、暗号コントローラ３２２は、ＳＯＣ３２０のＰＣＩｅコントローラ２１２に実装される。例えば、暗号コントローラ３２２は、図２に示す暗号化エンジン２１４を実装するか、またはその一部とすることができる。１つまたは複数の例では、暗号コントローラ３２２は、暗号メモリ回路および／またはルックアップテーブルに格納された命令に従ってデータを暗号化または復号するように構成された暗号化／復号エンジン３２５を含む。暗号コントローラ３２２は、任意に、キールックアップテーブル（ＫＬＴ）３２６も含むことができる。ＫＬＴ３２６は、以下でさらに説明するように、様々なルックアップテーブルを格納するために使用されるメモリ回路である。

暗号コントローラ３２２は、任意に、暗号コントローラ３２２のプロセッサ回路と通信する１つまたは複数の静的ランダムアクセスメモリ（ＳＲＡＭ）回路を備えることができるメモリを含むことができる。メモリ回路３２７は、暗号コントローラ３２２内の１つまたは複数のプロセッサ回路（図示せず）に複数の所望のタスクを実行させるための１つまたは複数の命令を格納することができる。タスクは、例えば、データを暗号化または復号するために必要な暗号化情報の受信および格納、データおよび／またはキーテーブルの形成、ならびに暗号化または復号されたデータをＳＯＣ３２０の外部の構成要素と通信することを含む。形成されると、そのようなテーブルは、キールックアップテーブル（ＫＬＴ）３２６、暗号化データ構造２３２、および／または暗号化データ構造ルックアップデータ構造２３０に格納され得る。

簡単にするために、以下の例示的な実施形態は、適用可能な場合には暗号化／復号エンジン３２５およびメモリ３２７を含むように一般的に暗号コントローラ３２２を参照する。

暗号コントローラ３２２はまた、ＤＭＡ対応Ｉ／Ｏバスを外部メモリ３６０に接続する入力／出力メモリ管理ユニット（ＩＯＭＭＵ）３２８を含む。１つまたは複数の例では、ＩＯＭＭＵはＳＯＣ３２０内にあるが、暗号コントローラ３２２内にはない。暗号コントローラは、ＩＯＭＭＵとメモリ３６０との間にある。

ソフトウェア３４０は、ＣＰＵ命令セットアーキテクチャ（ＩＳＡ）３４２を介してＳＯＣ３２０とインタフェースする。ＩＳＡ３４２は、ソフトウェア３４０とＳＯＣ３２０との間のインタフェースとして機能する。１つまたは複数の例では、ソフトウェア３４０は、複数の暗号化キーをサポートする。ソフトウェア３４０は、キーをプログラムすることができる。４つのタイプのキー：（１）生成されたハードウェア、（２）ラップされたハードウェア、（３）平文キー、および（４）暗号化なしの「キー」があり得る。セキュリティコントローラ３４１は、ソフトウェア３４０に帰属する機能を実装するための１つまたは複数のプロセッサ（回路またはロジック）を備えるようにソフトウェア３４０の一部として示されている。

別の実施形態では、ソフトウェア３４０は、キーラップ構成３４４を利用することができる。キーラップ構成は、暗号化キーマテリアルをカプセル化（暗号化）するように設計された対称暗号化アルゴリズムのクラスである。キーラップアルゴリズムは、信頼できない記憶装置に格納されている間、またはキーが信頼できない通信ネットワークを介して送信されるときにキーを保護することを意図している。ここで、通信はＳＯＣ３２０の外部にあるので、キーラップ／ハンドル構成を任意に使用することができる。

例示的な実装形態中、ＮＶＭｅドライバ（例えば、ＳＳＤ）３０２は、ＳＯＣ３２０に読み出し要求３１０を送信する。読み出し要求３１０は暗号化されていなくてもよい。任意の実施形態では、読み出し要求３１０の一部は暗号化されてもよい。読み出し要求３１０は、暗号化データ構造２３２を使用して（暗号化エンジン２１４などの）暗号コントローラ３２２が要求されたデータの１つまたは複数の暗号化を識別することを可能にする、暗号化データ構造ルックアップデータ構造２３０インデックスを含む。ＮＶＭｅドライブ３０２とＳＯＣ３２０との間のＰＣＩｅリンクを使用するとき、読み出し要求３１０は、読み出し要求のためのＰＣＩｅトランザクションレイヤパケット（ＴＬＰ）フォーマットに準拠することができ、ＴＬＰヘッダは、暗号コントローラ３２２による要求されたデータの暗号化を容易にするために、２３０および２３２を使用してＬＢＡ微調整を生成する際に使用することができる。読み出し要求３１０が暗号化されていない場合、暗号コントローラ３２２は関与せず、ＳＯＣ３２０は読み出し要求３３０を、ＩＯＭＭＵ３２８を介してメモリ３６０に中継する。要求に応答して、メモリ３６０は、ＩＯＭＭＵ３２８を介してＳＯＣ３２０に読み出し応答３３２を送信する。

暗号コントローラ３２２は、開示された実施形態に従って、読み出し応答３３２において要求されたデータを受信し、要求されたデータを暗号化する。特定の実施形態では、応答は１つまたは複数のデータパケットを含む。データパケットは、一般に、ヘッダ部分およびペイロード部分を含むことができる。パケットのペイロード部分は、暗号化され得るデータを含む。要求されたデータは、暗号化キーを使用して暗号化される。暗号化キーは、ソフトウェア３４０によって提供され得る。上述したように、エンドポイントとのＳＯＣ通信は、例えば、本明細書の一例に従って説明するように、ＰＣＩｅエンドポイントがＴＬＰパケットに最大４つの３２ビットヘッダを付加することを可能にするＰＣＩｅプロトコルによって管理され得る。ＰＣＩｅエンドポイントは、これらのヘッダ内の任意の追加データを送信する選択肢を有する。ヘッダは、ＮＶＭｅコントローラ３０４によって追加されてもよい。

別の実施形態では、読み出し要求３１０（および本明細書で後述する書き込み要求３７０）のヘッダ内のアドレスビットのいくつかは、インデックスを示すために使用されてもよい。ＰＣＩｅコンテキストでは、アドレスビットはＴＬＰヘッダに含まれてもよい。読み出し要求３１０および書き込み要求３７０は、６４ビットのアドレス情報を有することができるＤＭＡ要求であってもよい。アドレス情報は、物理アドレス、ゲスト物理アドレス、またはＩＯ仮想アドレスの３つの情報のうちの１つであり得る。利用可能なアドレスビットの数は、エントリ当たり８バイト（すなわち、３２Ｋバイトテーブル）を有する４Ｋエントリのテーブルにインデックスを付けるために使用され得る。

暗号コントローラ３２２は、このヘッダ情報を解析して除去し、インデックスを使用して暗号化データ構造ルックアップデータ構造２３０内のエントリを検索し、その検索からの情報を使用して、暗号化データ構造２３２を使用してベースＬＢＡから実際のＬＢＡを計算する。

１つまたは複数の例では、暗号コントローラ３２２は、暗号化のためにメモリ３６０から読み出された要求されたデータを選択する。例示的な実施態様では、この選択は、１つまたは複数のＮＶＭｅドライブを識別するために使用されるバスデバイス機能（ＢＤＦ）に基づく。ソフトウェア３４０（オペレーティングシステム（ＯＳ）、ソフトウェアアプリケーション、ホストドライバなどのうちの１つまたは複数を含むことができる）は、暗号コントローラ３２２（図示せず）へのソフトウェアインタフェースを使用してＮＶＭｅドライブ３０２のＢＤＦを提供することができる。ＮＶＭｅドライブ３０２に格納するためにメモリ３６０から読み出されたデータは、読み出しデータをＮＶＭｅドライブに渡す前に、暗号コントローラ３２２によって暗号化される。ＮＶＭｅドライブ３０２から発する暗号化されたデータは、別のデバイス、例えば、メモリ３６０に渡す前に、暗号コントローラ３２２によって復号される。いくつかの実施形態では、他のデバイスから発するデータは、暗号コントローラによって暗号化／復号されなくてもよい。

要求された読み出しデータは、コマンドストリームを使用してホスト（例えば、ソフトウェア３４０）によって要求されたデータを指す。コマンドストリームは、ソフトウェア３４０によって構成され、ＮＶＭｅドライブ３０２に送信され、その後、ＮＶＭｅドライブ３０２は、読み出し応答３３２において提供される（ＤＭＡセッション中の）ＴＬＰプレフィクスにおいてそれを送り返す。ＳＯＣ３２０はメモリからデータを読み出し、暗号コントローラはデータを暗号化し、暗号化されたデータ３１２はＮＶＭｅドライブ３０２に通信される。ＮＶＭｅコントローラ３０４は、暗号化されたデータを受信し、ＳＳＤフラッシュメモリ３０３に格納する。次に、暗号化されたデータ３１２は、ＳＳＤ書き込み動作３０１によって示されるように、ＮＶＭｅドライブ３０２に書き込まれる。暗号化はＳＯＣ３２０で行われるため、暗号化動作全体はインラインＤＭＡ速度で行われ、ＳＯＣ３２０の外部の構成要素に起因する遅延は発生しない。

図３Ｂは、ライン速度でのメモリ書き込みプロセスのためのシステムアーキテクチャを示す。図３Ｂにおいて、ＮＶＭｅドライブ３０２は、メモリ３６０にデータを書き込むことを意図している。プロセスは、ＮＶＭｅドライブ３０２が書き込み要求３７０を発行することから始まる。書き込み要求３７０は、矢印３７０のハッチングによって示されるように暗号化されたデータを含むことができる。したがって、ＮＶＭｅ３０２に格納されたデータが既に暗号化されているものである１つまたは複数の例では、ＮＶＭｅコントローラ３０４は、書き込み要求３７０で送信されるペイロードデータを暗号化することができる。

ＳＯＣ３２０は、ＮＶＭｅコントローラ３０４から暗号化された書き込み要求３７０を受信する。書き込み要求３７０は、ＮＶＭｅドライブ３０２のＳＳＤフラッシュメモリ３０３からの暗号化されたデータを含む。暗号コントローラ３２２でのデータの復号を容易にするために、書き込み要求３７０は、キーテーブルインデックスと、任意にＬＢＡへのオフセットとをさらに含む。読み出し要求３１０に関連して前述したように、ＮＶＭｅドライブ３０２とＳＯＣ３２０との間のＰＣＩｅリンクを使用する場合、書き込み要求３７０は、書き込み要求のためのＰＣＩｅ ＴＬＰフォーマットに準拠することができ、ＴＬＰヘッダは、キーテーブルインデックスおよびＬＢＡへのオフセットを示すために使用することができる。暗号コントローラ３２２は、ソフトウェア３４０からのキー情報、ＫＬＴ３２６からのキールックアップテーブル、暗号化データ構造２３２、暗号化データ構造ルックアップデータ構造２３０、およびハードウェアキーエンジン３２４からのハードコードされた暗号キーのうちの１つまたは複数を使用して、書き込み要求３７０から暗号化されたデータを復号する。次に、書き込み要求３７０の復号されたデータは、矢印３７２によって示されるようにメモリ３６０に送信される。次に、メモリ３６０は、割り当てられたメモリスロットにデータを書き込む。１つまたは複数の例では、データを書き込むためのメモリ３６０内のメモリ位置を示すアドレスは、書き込み要求３７０のヘッダ内に示すことができる。この例では、キーエンジン３２４が図３Ａおよび図３Ｂに示されており、ＳＯＣ３２０の一部である。キーエンジン３２４は、暗号コントローラ３２２内に実装されてもよい。

図４Ａは、ＮＶＭｅ ＳＳＤにデータを書き込むための例示的なインライン暗号化を示す。図３Ａに関連して説明するように、ＮＶＭｅ（ＳＳＤ）は、読み出し要求３１０を発行する。これは、図４Ａの動作４０１として示されている。読み出し要求３１０は、ＮＶＭｅドライブ３０２（例えば、コントローラ３０４）からＳＯＣ３２０に送信されるＤＭＡ要求である。動作４０２において、ＳＯＣ３２０は、読み出し要求３１０を受信し、読み出し要求３３０を外部メモリ３６０に送信して、メモリ３６０から読み出されるべきデータを要求する。動作４０６において、外部メモリ３６０は、要求されたデータを含む読み出し応答３３２で読み出し要求３３０に応答する。動作４０８において、（暗号化されていない）データを含む読み出し応答３３２がＳＯＣ３２０において受信される。動作４１０において、ＳＯＣの暗号コントローラ３２２（図示せず）は、暗号化されたデータ３１２をＮＶＭｅドライブ３０２に送信する前に、ハードウェアキー、キーインデックス、および他の暗号化キー情報を使用してデータを暗号化する。読み出し要求３１０は、ＳＯＣの暗号コントローラ３２２がメモリ３６０からの要求されたデータの暗号化のために暗号化キーおよび任意に暗号化パラメータを選択することを可能にするために、キーテーブルインデックスおよび任意にＬＢＡのオフセットを含む暗号化情報を含むことができる。ＳＯＣ３２０もＮＶＭｅドライブ３０２も、ＮＶＭｅドライブ３０２のフラッシュメモリに格納されるべきデータを復号することができないことに留意されたい。むしろ、データは暗号化されたデータとして格納される。

図４Ｂは、ＮＶＭｅの外部のメモリモジュールにデータを書き込むための例示的なインライン復号プロセスを示す。図３Ｂに関連して説明するように、動作４２２では、ＮＶＭｅ（ＳＳＤ）は、書き込み要求３７０をＳＯＣに発行する。１つまたは複数の例では、暗号化されたデータを含み得る書き込み要求３７０は、ＮＶＭｅコントローラ（３０４、図３Ｂ）によって暗号化される。書き込み要求３７０は、ＳＯＣ３２０に送信される。動作４２６において、ＳＯＣ３２０は、ＳＯＣ３２０の暗号コントローラ３２２において書き込み要求３７０内の暗号化されたデータを復号する。次に、書き込み要求３７０からの復号されたデータは、動作４２８に示されるように、書き込み要求３７２内のメモリに送信される。動作４３０において、メモリ３６０は、復号されたデータを受信し、適切なメモリスロットに書き込む。

図５は、単一のキーＩｄが使用される本開示の１つまたは複数の例によるキールックアップテーブルを示す。図５では、ＮＶＭｅドライブ５１０は、ＮＶＭｅコントローラ５１２と共に示されている。図３Ａおよび図３Ｂを参照して説明するように、暗号コントローラ５３０は、トランザクショナルデータを暗号化／復号する暗号コントローラ３２２に対応することができる。ＰＣＩｅインタフェース５２０は、暗号コントローラ５３０とＮＶＭｅドライブ５１０との間のインタフェースを表す。図５の暗号コントローラ５３０は、例えば、データの暗号化および復号のために暗号化規格ＡＥＳ－ＸＴＳ－２５６を使用することができる。矢印５１５によって示されるように、メモリ３６０に対するＤＭＡ（６４ビット）読み出しまたは書き込みアクセスのための物理アドレスを示すアドレスデータ５４０が、ＮＶＭｅドライブ５１５によって開始される。１つまたは複数の例では、アドレスデータ５４０は、読み出しまたは書き込みされるデータのキールックアップインデックス５４２、ＬＢＡオフセット５４４、および物理アドレス５４６を含む。アドレスデータ５４０は、ＰＣＩｅインタフェース５２０を介して暗号コントローラ５３０を備えるＳＯＣに提供される読み出し要求または書き込み要求に含まれる。アドレスデータ５４０は、暗号コントローラ５３０（また、３２２、図３Ａ、図３Ｂ）によって、データを暗号化／復号するための追加情報を取得するために使用される。ＫＬＴ５５０は、ＳＯＣ３２０（図３Ａ、図３ＢのＫＬＴ３２６参照）に格納されてもよい。データ５４０内のキールックアップインデックス５４２は、ＫＬＴ５５０から（データを暗号化するために使用される）キーＩＤ、ＬＢＡ、およびファイル情報データを取得するために、暗号コントローラ５３０（また、３２２、図３Ａ、図３Ｂ）によって使用され得る。ＫＬＴ５５０のキーＩＤは、データの暗号化／復号のためのキーを提供することができる（キーテーブル５６０を参照）。ファイル情報データは、暗号化／復号のための微調整を生成するための追加情報を提供することができる。

説明したように、例示的なインライン暗号エンジンは、ＮＶＭｅドライブのＤＭＡ経路上のデータを暗号化および復号する。この暗号化および復号は、ＳＯＣ内で実現される。いくつかの実施形態では、暗号化はＡＥＳ－ＸＴＳ２５６規格を使用する。ＡＥＳ－ＸＴＳ２５６の固有の属性は、ＡＥＳラウンドを使用した暗号化または復号に第１のキーが使用され、微調整の生成に第２のキーが使用される、２つの２５６ビットキーを使用することである。

微調整は、同じキーを使用して暗号化された２つの平文が同じ暗号文をもたらす既知の平文攻撃から保護する。このような攻撃から保護するために、第２のキーでノンスを暗号化することによって生成される微調整が従来使用されている。生成された微調整は、同じキーで暗号化された２つの平文であっても異なる微調整により異なる暗号文をもたらすように、その後、暗号化の平文と暗号文とをＸＯＲするために使用される。

上述するように、インライン暗号化は、データがドライブからＤＲＡＭに、またはその逆に読み書きされているときに暗号化および復号が行われていることを意味する。これは、ＮＶＭｅコントローラがデータをメモリに書き込み、次いで何らかの他のエージェントがメモリから平文データを読み出し、それを暗号化してメモリに書き戻すか、またはメモリから暗号文を読み出し、それを復号してメモリに平文を書き込む、索引暗号化とは対照的である。その結果、ドライブは、暗号化のための情報を提供しなくてもよい。

この問題を処理するために、テーブルベースの手法を使用し、ホストソフトウェアがテーブルを設定することを可能にすることができ、その後、暗号コントローラはテーブルを検索することができる。このオプションは実現可能であるが、高速ルックアップが必要であるため、暗号コントローラが階層テーブルを探索または解析することは現実的ではない。テーブルへのインデックスが必要であり、そのインデックスはトランザクションでマッピングされる必要がある。これは、トランザクション内でインデックスを送信するという問題につながる。この問題は、未使用のアドレスビットを使用して解決することができる。しかしながら、特に大量のデータをアドレシングするために全てのアドレスビットを使用する必要があるクラウドサービスプロバイダのデータセンターにおいて、全てのそれらのアドレスビットを必要とするプラットフォームにアドレスビットを使用せずにこの問題を解決する必要もある。

いくつかの実施形態では、ＰＣＩｅエンドポイントは、例えば、上記の図３Ａ、図３Ｂに関連して、例えば、説明したように、これらのヘッダ内で追加のデータを送信する選択肢を有する。ＰＣＩｅヘッダは、以下に詳述するようにインデックスを送信するために使用することができる。暗号コントローラは、このヘッダ情報を解析して除去し、インデックスを使用してレコード／エントリを検索して、ベースＬＢＡから実際のＬＢＡを計算する。これにより、様々な実施形態は、１つまたは複数の例では、６４Ｋの保留中のエントリ（１６ビットを使用）および２０ビット（すなわち、１Ｍ＊４Ｋ）または４ギガバイトの保留中の入力／出力（Ｉ／ＯまたはＩＯ）トランザクションのオフセットのインデックスをサポートすることができる。実装形態に応じて、テーブル／インデックスサイズはこの例よりも大きくすることができる。

さらに、そのような実施形態は、アドレスビットを再使用する必要がないため、スケーラビリティを提供することができる。また、アドレスビットを増やすためにシステムに追加のワイヤ／ピンを設ける必要がなく、実装コストおよび必要なフットプリントを抑えることができる。したがって、いくつかの実施形態は、実装に応じてより多くのビットを送信するための修正を可能にすることによって、さらなる柔軟性を提供する。

このため、いくつかの実施形態は、１つまたは複数のＰＣＩｅ拡張を使用してＮＶＭｅドライブ上でインライン暗号化を実施する技術に関する。一例では、キーテーブルへのインデックスがホスト（例えば、ホストソフトウェア３０４）からＮＶＭｅドライブに提供され、次に、ＮＶＭｅドライブは、ＤＭＡ（またはＰＣＩｅのような他のメモリアクセス）要求における暗号化／復号に使用されるキーのキーテーブルインデックスを、オフセット値、例えば、ＰＣＩｅ ＴＬＰ（トランザクションレイヤパケット）プレフィクスと共に通信する。

一般に、ＮＶＭｅコマンドは、コマンドコードおよびパラメータを含む。図５は、１つまたは複数の例で使用され得る、読み出し動作または書き込み動作に関連するＮＶＭｅコマンドのサンプル情報を示す。オペコードまたは演算コード５０２は、コマンドが読み出しコマンドであるか書き込みコマンドであるかを示し、ＰＲＰ（物理領域ページ）エントリ（またはページ）５０４は、ゲスト物理アドレスを実際のデータに提供する。図示のように、ＮＶＭｅコマンドでは、コマンドと共にソフトウェアによって送信される３２ビットタグ（一例では最大）に対して３２ビットを予約することができる。ソフトウェア３４０は、タグ５０６に３２ビットインデックス（および必要に応じて他の情報）を入力し、コマンドの残りは同じままである。本明細書のいくつかの実施形態は３２ビットタグを参照して説明されているが、システム能力に応じて他のサイズタグも使用されてもよい。いくつかの実施形態では、ＮＶＭｅコマンドは、ＴＬＰのデータとしてのＰＣＩｅトランザクションレイヤパケット（ＴＬＰ）の一部である。

図６は、暗号化データ構造ルックアップデータ構造および暗号化データ構造の使用の実施形態を示す。特に、これは、いくつかの実施形態では、暗号化データ構造ルックアップデータ構造２３２および暗号化データ構造２３０を示す。

暗号化データ構造ルックアップデータ構造２３２は、１つまたは複数のエントリを含む。各エントリは、ラインインデックス６０７（ビット６３：５２として示す）、ゲストページ物理アドレス（ＧＰＰＡ）６０９（ビット５１：１２として示す）、および場合によっては未使用のビット（ビット１１：０として示す）を含む。ラインインデックス６０７は、暗号化データ構造２３０内の特定のエントリへのポインタの少なくとも一部を提供する。

暗号化データ構造２３０は、エントリごとに、ベースＬＢＡ、キーＩＤ、および１つまたは複数のＧＰＰＡを格納する。キーＩＤは、キー記憶装置６０１内のキー６０３を指し示す。キー記憶装置６０１は、ダイ上、隔離メモリ内などにあってもよい。典型的には、暗号化データ構造２３０は、暗号コントローラ３２２によってのみ読み出し可能であり、ソフトウェアによって書き込み可能であるように、メモリ２０１内の隔離メモリ内にある。これは、範囲レジスタまたはＩＯＭＭＵのいずれかを使用してこのように構成することができる。このメモリはＢＩＯＳによって割り当てられ、ＯＳによって書き込まれる。

暗号化データ構造エンジン６１０において、オーケストレータ６１６（例えば、ファームウェアルーチン、有限状態機械など）の案内下で、ＧＰＡ６０５を有するＴＬＰおよび／またはＮＶＭｅコマンドを受信すると、ＴＬＰハンドラ６１１に、ＧＰＡ６０５からのインデックスビットを使用して暗号化データ構造ルックアップデータ構造２３２にアクセスさせる。例えば、図５のＰＲＰエントリ１によって提供されるＧＰＡである。エントリは、ＧＰＡ６０５によって提供される上位ビットによってインデックス付けされる。これらのＧＰＡ６０５ビットは、暗号化データ構造ルックアップデータ構造２３２にライン（またはエントリ）インデックスを提供するので、インデックスビット（ＩＮＤＥＸ＿ＢＩＴＳ）と呼ばれる。この説明図において、ＧＰＡ６０５のビット６３：５２はＩＮＤＥＸ＿ＢＩＴＳであることに留意されたい。

ラインインデックス６０７は、アクセス回路６１４を使用して暗号化データ構造２３０内の特定のエントリ（ライン）にアクセスするために使用される。この例では、第２のエントリはラインインデックス値に基づいてアクセスされる。暗号化データ構造ルックアップデータ構造２３２内のラインには、ＧＰＰＡ１のＧＰＰＡ値が含まれていることに留意されたい。そのラインは返され、ベースＬＢＡ、キーＩＤ、およびＧＰＰＡを含む。

キーＩＤは、キー記憶装置６０１内のキー６０３にアクセスするために用いられる。暗号化データ構造２３０およびベースＬＢＡのライン内のＧＰＰＡ１の位置は、アクセスされたキーを使用してＴＬＰ６００からデータ６１６を暗号化するために暗号化／復号エンジン３２５によって微調整６１５として使用されるＬＢＡの生成に使用され得る。暗号化されたデータはその後、記憶装置６２０に送信される。

この説明図において、インデックス空間に１２ビットあり、暗号化データ構造ルックアップデータ構造２３２内の４Ｋエントリにつながる。これは、１６Ｍエントリにつながる２４ビット（０－１１）に拡張することができる。ハードウェアの読み出し粒度に応じて、暗号化データ構造２３０内のエントリのサイズ（ＬＩＮＥ＿ＳＩＺＥ）を増減することができる。また、暗号化データ構造２３０のサイズは、（アドレス内のインデックスに加えて、またはアドレス内のインデックスの代わりに）ＴＬＰヘッダ内に追加のインデックスビットを追加することによって増加させることができる。その結果、暗号化データ構造２３０のサイズは、アーキテクチャ上無制限であり、システム内で利用可能なメモリの量によってのみ制限される。例えば、アーキテクチャが１２８Ｂメモリ読み出しをサポートする場合、ＬＩＮＥ＿ＳＩＺＥは１２８バイトに増加し得る。８バイトは、ラインに対応付けられたキーを識別するためのＫＥＹ＿ＩＤと、ＢＡＳＥ＿ＬＢＡに対する残りの点とを含むヘッダに使用される。

いくつかの実施形態では、ＬＩＮＥ＿ＳＩＺＥ、インデックスビット数、ＢＬＯＣＫ＿ＳＩＺＥ、および暗号化データ構造ルックアップデータ構造２３２のサイズのうちの１つまたは複数は構成可能である。例えば、いくつかの実施形態では、ＰＣＯＮＦＩＧ命令は、プラットフォーム機能を構成するためのソフトウェアによって呼び出される。ＰＣＯＮＦＩＧは複数のリーフをサポートし、リーフ関数は１つまたは複数のレジスタに適切なリーフ値を設定することによって呼び出される。リーフは、ホストソフトウェアがこれらのパラメータを構成することを可能にする。さらに、このリーフは、リング０からのみアクセス可能であり、ＶＭＥＸＩＴ制御を有する。これにより、必要に応じてＶＭＭが全てのＶＭを構成できるようになる。

この手法の利点は、高価なＳＲＡＭに依存せず、それによって解決策をスケーラブルにし、実装コストを低減できることである。さらに、この解決策は、高い保留中のＤＭＡ転送要件を有するサーバ、およびそのような要件が低いＩＯＴデバイスにスケールすることができる。

図７は、ＤＲＡＭ支援インライン暗号化または復号を実行するために暗号コントローラ３２２または暗号化データ構造エンジン６１０によって実行される方法の実施形態を示す。７０１において、ＴＬＰが受信される。ＴＬＰは、暗号化するためのデータ、ＰＲＰ ＧＰＡなどを含む。

７０３において、ＴＬＰのＧＰＡを使用して暗号化データ構造ルックアップデータ構造エントリからインデックス値が読み出される。図６に関して、暗号化データ構造ルックアップデータ構造２３２は、暗号化データ構造２３０のインデックス値を取得するためにアクセスされる。

いくつかの実施形態では、７０５において、暗号化または復号が使用されるべきかどうかの判定が行われる。例えば、オーケストレータ６１６がこの決定を行ってもよい。いくつかの実施形態では、インデックスビットが全て０である場合、暗号化／復号は使用されない。暗号化／復号が使用されない場合、ＴＬＰからのデータは暗号化／復号されず、ストレージ、デバイス（例えば、ＣＰＵコアなど）などに送信される。

暗号化／復号が使用される場合、インデックス値は、７０７において暗号化データ構造（例えば、暗号化データ構造２３０）の特定のエントリを取得するために使用される。エントリは返され、ベースＬＢＡ、キーＩＤ、および１つまたは複数のＧＰＰＡを含む。

ＬＢＡ値は、７０９において、暗号化データ構造のアクセスされた特定のエントリ内のＧＰＰＡ位置を使用して計算される。使用するＧＰＰＡ位置は、インデックス付けされた暗号化データ構造ルックアップデータ構造エントリで識別されたＧＰＰＡ値である。

いくつかの実施形態では、ブロックサイズが４ＫＢである場合、ＧＰＰＡ位置にブロックサイズを乗算して中間結果を生成し、ＬＢＡ値は、ベースＬＢＡに追加されたその中間結果である。４ＫＢは例示的なものであり、ブロックサイズはいくつかの例では構成可能であることに留意されたい。いくつかの実施形態では、ブロックサイズが５１２ｂである場合、ＧＰＰＡ位置にブロックサイズ＊８を乗算して中間結果を生成する。オフセットは、ＴＬＰのＧＰＡを取得し、０ＸＦＦＦＦとＡＮＤ処理し、次にその結果を７だけシフトする（例えば、ＧＰＡ＆０ｘＦＦＦＦ）＞＞７ことによって計算される。ＬＢＡはオフセットに５１２を乗算し、中間結果を加算する（例えば、（中間結果）＋（オフセット＊５１２））。

キーＩＤは、７１３においてキーを取得するために使用され、ＡＥＳ＿ＸＴＳ暗号化または復号は、７１５においてキーおよび計算されたＬＢＡ値を微調整入力として使用してＴＬＰのデータに対して実行される。

暗号化または復号されたデータは、７１７において転送される。
［例示的なコンピュータアーキテクチャ］

例示的なコンピュータアーキテクチャを以下に詳細に説明する。ラップトップ、デスクトップ、およびハンドヘルドＰＣ、携帯用情報端末、エンジニアリングワークステーション、サーバ、ネットワークデバイス、ネットワークハブ、スイッチ、組み込みプロセッサ、デジタル信号プロセッサ（ＤＳＰ）、グラフィックスデバイス、ビデオゲームデバイス、セットトップボックス、マイクロコントローラ、携帯電話、携帯型メディアプレーヤ、ハンドヘルドデバイス、ならびに様々な他の電子デバイスのための、当技術分野において既知の他のシステム設計および構成も好適である。一般に、本明細書に開示されるプロセッサおよび／または他の実行ロジックを組み込むことができる多種多様なシステムまたは電子デバイスが概して好適である。

図８は、例示的なシステムの実施形態を示す。マルチプロセッサシステム８００は、ポイントツーポイントインターコネクトシステムであり、ポイントツーポイントインターコネクト８５０を介して結合された第１のプロセッサ８７０および第２のプロセッサ８８０を含む複数のプロセッサを含む。いくつかの実施形態では、第１のプロセッサ８７０および第２のプロセッサ８８０は同種である。いくつかの実施形態では、第１のプロセッサ８７０および第２のプロセッサ８８０は異種である。

プロセッサ８７０および８８０は、それぞれが統合メモリコントローラ（ＩＭＣ）ユニット回路８７２および８８２を含んで示されている。プロセッサ８７０はまた、そのインターコネクトコントローラユニットの一部として、ポイントツーポイント（Ｐ－Ｐ）インタフェース８７６および８７８を含む。同様に、第２のプロセッサ８８０は、Ｐ－Ｐインタフェース８８６および８８８を含む。プロセッサ８７０、８８０は、Ｐ－Ｐインタフェース回路８７８、８８８を使用してポイントツーポイント（Ｐ－Ｐ）インターコネクト８５０を介して情報を交換することができる。ＩＭＣの８７２および８８２は、プロセッサ８７０、８８０をそれぞれのメモリ、すなわち、メモリ８３２およびメモリ８３４に結合し、これらは、それぞれのプロセッサにローカルに取り付けられたメインメモリの一部であり得る。

プロセッサ８７０、８８０は各々、ポイントツーポイントインタフェース回路８７６、８９４、８８６、８９８を使用して個々のＰ－Ｐインターコネクト８５２、８５４を介してチップセット８９０と情報を交換することができる。チップセット８９０は、任意に、高性能インタフェース８９２を介してコプロセッサ８３８と情報を交換することができる。いくつかの実施形態では、コプロセッサ８３８は、例えば、高スループットＭＩＣプロセッサ、ネットワークもしくは通信プロセッサ、圧縮エンジン、グラフィックスプロセッサ、ＧＰＧＰＵ、組み込みプロセッサなどの専用プロセッサである。

プロセッサが低電力モードに置かれると、いずれかまたは両方のプロセッサのローカルキャッシュ情報が共有キャッシュ内に格納され得るように、共有キャッシュ（図示せず）は、プロセッサ８７０、８８０のいずれかの中、または両方のプロセッサの外部に含まれ得、さらにＰ－Ｐインターコネクトを介して複数のプロセッサに接続される。

チップセット８９０は、インタフェース８９６を介して第１のインターコネクト８１６に結合することができる。いくつかの実施形態では、第１のインターコネクト８１６は、周辺構成要素インターコネクト（ＰＣＩ）のインターコネクト、またはＰＣＩ Ｅｘｐｒｅｓｓインターコネクトもしくは別のＩ／Ｏインターコネクトなどのインターコネクトであり得る。いくつかの実施形態では、インターコネクトのうちの１つはプロセッサ８７０、８８０、および／またはコプロセッサ８３８に関連する電力管理操作を実行する、回路、ソフトウェア、および／またはファームウェアを含み得る電力制御ユニット（ＰＣＵ）８１７に結合される。ＰＣＵ８１７は、制御情報を電圧レギュレータに提供して、電圧レギュレータに適切な調節電圧を生成させる。ＰＣＵ８１７はまた、生成された動作電圧を制御するために制御情報を提供する。様々な実施形態では、ＰＣＵ８１７は、ハードウェアベースの電力管理を実行するために、様々な電力管理ロジックユニット（回路）を含み得る。そのような電力管理は、完全にプロセッサにより制御されてもよく（例えば、様々なプロセッサハードウェアによって制御され、かつ、ワークロードおよび／または電力、熱、または他のプロセッサ制約によってトリガされ得る）、および／または、電力管理は、外部ソース（プラットフォームまたは電力管理ソースまたはシステムソフトウェアなど）に応答して実行されてよい。

ＰＣＵ８１７は、プロセッサ８７０および／またはプロセッサ８８０とは別個のロジックとして存在するものとして示されている。他の場合では、ＰＣＵ８１７は、プロセッサ８７０または８８０のコア（図示せず）のうちの所与の１つまたは複数上で実行し得る。いくつかの場合では、場合によってはＰＣＵ８１７は、Ｐコードと称される、それ自体の専用電力管理コードを実行するように構成されたマイクロコントローラ（専用もしくは汎用）または他の制御ロジックとして実装されてもよい。さらに他の実施形態では、ＰＣＵ８１７によって実行される電力管理操作は、プロセッサの外部にある別個の電力管理集積回路（ＰＭＩＣ）または別の構成要素などによって、外部でプロセッサに実装されてもよい。さらに他の実施形態では、ＰＣＵ８１７によって実行される電力管理操作は、ＢＩＯＳまたは他のシステムソフトウェア内で実装されてもよい。

様々なＩ／Ｏデバイス８１４は、第１のインターコネクト８１６を第２のインターコネクト８２０に結合するインターコネクト（バス）ブリッジ８１８と共に、第１のインターコネクト８１６に結合されてもよい。いくつかの実施形態では、コプロセッサ、高スループットＭＩＣプロセッサ、ＧＰＧＰＵ、アクセラレータ（例えば、グラフィックスアクセラレータもしくはデジタル信号処理（ＤＳＰ）ユニットなど）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、または任意の他のプロセッサなどの１つまたは複数の追加のプロセッサ８１５が第１のインターコネクト８１６に結合される。いくつかの実施形態では、第２のインターコネクト８２０は、低ピンカウント（ＬＰＣ）インターコネクトであり得る。例えば、キーボードおよび／またはマウス８２２、通信デバイス８２７、ならびに記憶ユニット回路８２８を含む様々なデバイスが第２のインターコネクト８２０に結合され得る。記憶ユニット回路８２８は、いくつかの実施形態では、命令／コードおよびデータ８３０を含むことができるディスクドライブまたは他の大容量記憶デバイスであってもよい。さらに、オーディオＩ／Ｏ８２４が第２のインターコネクト８２０に結合され得る。上に説明されるポイントツーポイントアーキテクチャ以外のアーキテクチャが可能であることに留意されたい。例えば、ポイントツーポイントアーキテクチャの代わりに、マルチプロセッサシステム８００などのシステムは、マルチドロップインターコネクトまたは他のそのようなアーキテクチャを実装し得る。
［例示的なコアアーキテクチャ、プロセッサ、およびコンピュータアーキテクチャ］

プロセッサコアは、異なる態様で、異なる目的のために、異なるプロセッサにおいて実装され得る。例えば、そのようなコアの実装は、１）汎用コンピューティングを意図する汎用インオーダコア、２）汎用コンピューティングを意図する高性能汎用アウトオブオーダコア、３）主にグラフィックおよび／またはサイエンティフィック（スループット）コンピューティングを意図する専用コアを含み得る。異なるプロセッサの実装は、１）汎用コンピューティングを意図する１つまたは複数の汎用インオーダコア、および／または汎用コンピューティングを意図する１つまたは複数の汎用アウトオブオーダコアを含むＣＰＵ、ならびに２）主にグラフィックおよび／またはサイエンティフィック（スループット）を意図する１つまたは複数の専用コアを含むコプロセッサを含み得る。そのような異なるプロセッサは、異なるコンピュータシステムアーキテクチャをもたらし、異なるコンピュータシステムアーキテクチャは、１）ＣＰＵとは別個のチップ上のコプロセッサ、２）ＣＰＵと同一のパッケージにおける別個のダイ上のコプロセッサ、３）ＣＰＵと同じダイ上のコプロセッサ（この場合、そのようなコプロセッサは、場合によっては統合グラフィックスおよび／またはサイエンティフィック（スループット）ロジックなどの専用ロジック、または専用コアと称される）、および４）説明されたＣＰＵ（場合によっては、アプリケーションコアもしくはアプリケーションプロセッサと称される）と同じダイ上に、上述のコプロセッサ、および追加の機能性を含み得るシステムオンチップを含み得る。例示的なコアアーキテクチャが次に説明され、例示的なプロセッサおよびコンピュータアーキテクチャの説明が続く。

図９は、複数のコアを有することができ、統合メモリコントローラを有することができ、統合グラフィックスを有することができるプロセッサ９００の実施形態のブロック図を示す。実線のボックスは、単一のコア９０２Ａと、システムエージェント９１０と、１つまたは複数のインターコネクトコントローラユニット回路９１６のセットとを有するプロセッサ９００を示す一方、任意選択的な点線のボックスの追加は、複数のコア９０２（Ａ）～（Ｎ）と、システムエージェントユニット回路９１０における１つまたは複数の統合メモリコントローラユニット回路９１４のセットと、専用ロジック９０８と、１つまたは複数のインターコネクトコントローラユニット回路９１６のセットとを有する代替的なプロセッサ９００を示す。プロセッサ９００は、図８のプロセッサ８７０もしくは８８０、またはコプロセッサ８３８もしくは８１５のうちの１つであってもよいことに留意されたい。

したがって、プロセッサ９００の異なる実装は、１）統合グラフィックスおよび／またはサイエンティフィック（スループット）ロジックである専用ロジック９０８（図示しないが、１つまたは複数のコアを含んでよい）と、１つまたは複数の汎用コアであるコア９０２（Ａ）～（Ｎ）（例えば、汎用インオーダコア、汎用アウトオブオーダコア、または２つの組み合わせ）とを有するＣＰＵ、２）グラフィックおよび／またはサイエンティフィック（スループット）を主に意図する多数の専用コアであるコア９０２（Ａ）～（Ｎ）を有するコプロセッサ、ならびに３）多数の汎用インオーダコアであるコア９０２（Ａ）～（Ｎ）を有するコプロセッサを含んでよい。したがって、プロセッサ９００は、例えば、ネットワークまたは通信プロセッサ、圧縮エンジン、グラフィックスプロセッサ、ＧＰＧＰＵ（汎用グラフィックス処理ユニット回路）、高スループット多集積コア（ＭＩＣ）コプロセッサ（３０以上のコアを含む）、組み込みプロセッサなどの、汎用プロセッサ、コプロセッサ、または専用プロセッサであってよい。プロセッサは、１つまたは複数のチップ上に実装され得る。プロセッサ９００は、例えば、ＢｉＣＭＯＳ、ＣＭＯＳ、またはＮＭＯＳなどのいくつかのプロセス技術のいずれかを使用して、１つまたは複数の基板の一部であってもよく、および／または１つまたは複数の基板上に実装されてもよい。

メモリ階層は、コア９０２（Ａ）～（Ｎ）内のキャッシュユニット回路９０４（Ａ）～（Ｎ）、１つまたは複数の共有キャッシュユニット回路９０６のセット、および、統合メモリコントローラユニット回路９１４のセットに結合された外部メモリ（図示せず）の１つまたは複数のレベルを含む。１つまたは複数の共有キャッシュユニット回路９０６のセットは、レベル２（Ｌ２）、レベル３（Ｌ３）、レベル４（Ｌ４）などの１つまたは複数の中間レベルキャッシュ、またはラストレベルキャッシュ（ＬＬＣ）などの他のレベルのキャッシュ、および／またはそれらの組み合わせを含んでよい。いくつかの実施形態では、リングベースのインターコネクトネットワーク回路９１２が、専用ロジック９０８（例えば、統合グラフィックスロジック）、共有キャッシュユニット回路９０６のセット、およびシステムエージェントユニット回路９１０をインターコネクトする一方、代替的な実施形態は、そのようなユニットをインターコネクトするために任意の数の周知技術を使用する。いくつかの実施形態では、１つまたは複数の共有キャッシュユニット回路９０６とコア９０２（Ａ）～（Ｎ）との間でコヒーレンシが保持される。

いくつかの実施形態では、コア９０２（Ａ）～（Ｎ）のうちの１つまたは複数は、マルチスレッディングすることが可能である。システムエージェントユニット回路９１０は、これらの９０２（Ａ）～（Ｎ）を調整および動作させる構成要素を含む。システムエージェントユニット回路９１０は、例えば、電力制御ユニット（ＰＣＵ）回路および／またはディスプレイユニット回路（図示せず）を含んでよい。ＰＣＵは、コア９０２（Ａ）～（Ｎ）および／または専用ロジック９０８（例えば、統合グラフィックスロジック）の電力状態を調節するのに必要なロジックおよび構成要素であってもよく、または含んでもよい。ディスプレイユニット回路は、１つまたは複数の外部接続されたディスプレイを駆動するためのものである。

コア９０２（Ａ）～（Ｎ）は、アーキテクチャ命令セットに関して同種であっても異種であってもよい。すなわち、コア９０２（Ａ）～（Ｎ）のうちの２つ以上が同じ命令セットを実行することができる一方で、他のコアはその命令セットのサブセットまたは異なる命令セットのみを実行することができる。
［例示的なコアアーキテクチャ］
［インオーダおよびアウトオブオーダコアのブロック図］

図１０Ａは、本発明の実施形態による、例示的なインオーダパイプライン、および例示的なレジスタリネーミング用のアウトオブオーダ発行／実行パイプラインの両方を示すブロック図である。図１０Ｂは、本発明の実施形態によるプロセッサに含まれる、インオーダアーキテクチャコアの例示的な実施形態、および例示的なレジスタリネーミング用のアウトオブオーダ発行／実行アーキテクチャコアの両方を示すブロック図である。図１０Ａ～図１０Ｂにおける実線のボックスは、インオーダパイプラインおよびインオーダコアを示す一方、任意選択的な点線のボックスの追加は、レジスタリネーミング用のアウトオブオーダ発行／実行パイプラインとコアとを示す。インオーダの態様がアウトオブオーダの態様のサブセットであると仮定して、アウトオブオーダの態様が説明される。

図１０Ａにおいて、プロセッサパイプライン１０００は、フェッチステージ１００２、任意選択のレングスデコードステージ１００４、デコードステージ１００６、任意選択の割り当てステージ１００８、任意選択のリネーミングステージ１０１０、スケジューリング（ディスパッチまたは発行としてもまた知られる）ステージ１０１２、任意選択のレジスタ読み出し／メモリ読み出しステージ１０１４、実行ステージ１０１６、ライトバック／メモリ書き込みステージ１０１８、任意選択の例外処理ステージ１０２２、および任意選択のコミットステージ１０２４を含む。それらのプロセッサパイプラインステージのそれぞれにおいて１つまたは複数の演算が実行されてよい。例えば、フェッチステージ１００２の間に、１つまたは複数の命令が命令メモリからフェッチされ、デコードステージ１００６の間に、１つまたは複数のフェッチされた命令はデコードされ得、転送されたレジスタポートを使用したアドレス（例えば、ロードストアユニット（ＬＳＵ）アドレス）が生成され得、分岐転送（例えば、即時オフセットまたはリンクレジスタ（ＬＲ））が実行され得る。１つまたは複数の例では、デコードステージ１００６およびレジスタ読み出し／メモリ読み出しステージ１０１４は、１つのパイプラインステージに組み合わされ得る。１つまたは複数の例では、実行ステージ１０１６の間に、デコードされた命令が実行され得、アドバンスドマイクロコントローラバス（ＡＨＢ）インタフェースへのＬＳＵアドレス／データのパイプライン処理が実行され得、乗算および加算の演算が実行され得、分岐結果を用いた算術演算が実行され得るなどである。

例として、例示的なレジスタリネーミング用のアウトオブオーダ発行／実行コアアーキテクチャは、次のようにパイプライン１０００を実装してよい。１）命令フェッチ１０３８が、フェッチおよびレングスデコードステージ１００２および１００４を実行する。２）デコードユニット回路１０４０が、デコードステージ１００６を実行する。３）リネーミング／割り当てユニット回路１０５２が、割り当てステージ１００８およびリネーミングステージ１０１０を実行する。４）スケジューラユニット回路１０５６が、スケジュールステージ１０１２を実行する。５）物理レジスタファイルユニット回路１０５８およびメモリユニット回路１０７０が、レジスタ読み出し／メモリ読み出しステージ１０１４を実行し、実行クラスタ１０６０が、実行ステージ１０１６を実行する。６）メモリユニット回路１０７０および物理レジスタファイルユニット回路１０５８が、ライトバック／メモリ書き込みステージ１０１８を実行する。７）様々なユニット（ユニット回路）が、例外処理ステージ１０２２に関与してよい。８）リタイアメントユニット回路１０５４および物理レジスタファイルユニット回路１０５８が、コミットステージ１０２４を実行する。

図１０Ｂは、実行エンジンユニット回路１０５０に結合されたフロントエンドユニット回路１０３０を含むプロセッサコア１０９０を示し、両方がメモリユニット回路１０７０に結合されている。コア１０９０は、縮小命令セットコンピューティング（ＲＩＳＣ）コア、複合命令セットコンピューティング（ＣＩＳＣ）コア、超長命令語（ＶＬＩＷ）コア、またはハイブリッドもしくは代替的なコアタイプであってもよい。さらに別の選択肢として、コア１０９０は、例えば、ネットワークまたは通信コア、圧縮エンジン、コプロセッサコア、汎用コンピューティンググラフィックス処理ユニット（ＧＰＧＰＵ）コア、グラフィックスコアなどの専用コアであってよい。

フロントエンドユニット回路１０３０は、命令キャッシュユニット回路１０３４に結合された分岐予測ユニット回路１０３２を含み得、命令キャッシュユニット回路１０３４は、命令変換索引バッファ（ＴＬＢ）１０３６に結合され、ＴＬＢ１０３６は、命令フェッチユニット回路１０３８に結合され、命令フェッチユニット回路１０３８は、デコードユニット回路１０４０に結合される。１つまたは複数の例では、命令キャッシュユニット回路１０３４は、フロントエンドユニット回路１０３０よりもむしろ、メモリユニット回路１０７０に含まれる。デコードユニット回路１０４０（またはデコーダ）は、命令をデコードし、元の命令からデコード、もしくは別様にそれらを反映する、もしくはそれらから導出される、１つまたは複数のマイクロ演算、マイクロコードエントリポイント、マイクロ命令、他の命令、または他の制御信号を出力として生成してよい。デコードユニット回路１０４０はさらに、アドレス生成ユニット回路（ＡＧＵ、図示せず）を含み得る。１つまたは複数の例では、ＡＧＵは、転送されたレジスタポートを使用してＬＳＵアドレスを生成し、さらに、分岐転送（例えば、即時オフセット分岐転送、ＬＲレジスタ分岐転送など）を実行し得る。デコードユニット回路１０４０は、様々な異なるメカニズムを使用して実装されてもよい。好適なメカニズムの例には、ルックアップテーブル、ハードウェア実装、プログラマブルロジックアレイ（ＰＬＡ）、マイクロコードリードオンリメモリ（ＲＯＭ）などが含まれるが、それらに限定されない。１つまたは複数の例では、コア１０９０は、特定のマクロ命令のマイクロコードを（例えば、デコードユニット回路１０４０内に、またはそうでなければフロントエンドユニット回路１０３０内に）格納するマイクロコードＲＯＭ（図示せず）または他の媒体を含む。１つまたは複数の例では、デコードユニット回路１０４０は、プロセッサパイプライン１０００のデコードまたは他のステージの間に生成された、デコードされた演算、マイクロタグ、またはマイクロ演算を保持／キャッシュするためのマイクロ演算（ｍｉｃｒｏ－ｏｐ）または演算キャッシュ（図示せず）を含む。デコードユニット回路１０４０は、実行エンジンユニット回路１０５０において、リネーミング／割り当てユニット回路１０５２と結合されてよい。

実行エンジン回路１０５０は、リタイアメントユニット回路１０５４および１つまたは複数のスケジューラ回路１０５６のセットに結合されたリネーミング／割り当てユニット回路１０５２を含む。スケジューラ回路１０５６は、複数のリザベーションステーション、中央命令ウィンドウなどを含む任意の数の異なるスケジューラを表す。いくつかの実施形態では、スケジューラ回路１０５６は、算術ロジックユニット（ＡＬＵ）スケジューラ／スケジューリング回路、ＡＬＵキュー、算術生成ユニット（ＡＧＵ）スケジューラ／スケジューリング回路、ＡＧＵキューなどを含むことができる。スケジューラ回路１０５６は、物理レジスタファイル回路１０５８に結合される。物理レジスタファイル回路１０５８のそれぞれは、１つまたは複数の物理レジスタファイルを表し、それらの異なるものは、スカラ整数、スカラ浮動小数点、パックド整数、パックド浮動小数点、ベクトル整数、ベクトル浮動小数点、ステータス（例えば、実行される次の命令のアドレスである命令ポインタ）などの、１つまたは複数の異なるデータタイプを格納する。１つまたは複数の例では、物理レジスタファイルユニット回路１０５８は、ベクトルレジスタユニット回路、ライトマスクレジスタユニット回路、およびスカラレジスタユニット回路を含む。これらのレジスタユニットは、アーキテクチャベクトルレジスタ、ベクトルマスクレジスタ、汎用レジスタなどを提供し得る。物理レジスタファイルユニット回路１０５８は、リタイアメントユニット回路１０５４（リタイアキューまたはリタイアメントキューとしてもまた知られる）とオーバーラップしており、（例えば、リオーダバッファ（ＲＯＢ）およびリタイアメントレジスタファイルを使用する、将来のファイル、履歴バッファ、およびリタイアメントレジスタファイルを使用する、レジスタマップおよびレジスタのプールを使用するなど）レジスタリネーミングおよびアウトオブオーダ実行が実装され得る様々なやり方を示す。リタイアメントユニット回路１０５４および物理レジスタファイル回路１０５８は、実行クラスタ１０６０に結合される。実行クラスタ１０６０は、１つまたは複数の実行ユニット回路１０６２のセットおよび１つまたは複数のメモリアクセス回路１０６４のセットを含む。実行ユニット回路１０６２は、様々な算術、ロジック、浮動小数点、または他のタイプの演算（例えば、シフト、加算、減算、乗算）を様々なタイプのデータ（例えば、スカラ浮動小数点、パックド整数、パックド浮動小数点、ベクトル整数、ベクトル浮動小数点）について実行してよい。いくつかの実施形態は、特定の機能または機能のセットに専用の多くの実行ユニットまたは実行ユニット回路を含み得る一方、他の実施形態は、１つのみの実行ユニット回路、または全ての機能を全て実行する複数の実行ユニット／実行ユニット回路を含み得る。特定の実施形態は、特定のタイプのデータ／演算に対する別個のパイプラインを形成するので（例えば、それら自体のスケジューラ回路、物理レジスタファイルユニット回路、および／または実行クラスタをそれぞれ有するスカラ整数パイプライン、スカラ浮動小数点／パックド整数／パックド浮動小数点／ベクトル整数／ベクトル浮動小数点パイプライン、および／またはメモリアクセスパイプラインであり、別個のメモリアクセスパイプラインの場合、特定の実施形態は、このパイプラインの実行クラスタのみがメモリアクセスユニット回路１０６４を有するように実装される）、スケジューラ回路１０５６、物理レジスタファイルユニット回路１０５８、および実行クラスタ１０６０は、場合によっては複数あるように示される。別個のパイプラインが使用される場合、これらのパイプラインのうちの１つまたは複数はアウトオブオーダ発行／実行であってよく、残りはインオーダであってよいこともまた理解されたい。

いくつかの実施形態では、実行エンジンユニット回路１０５０は、アドバンスドマイクロコントローラバス（ＡＨＢ）インタフェース（図示せず）、アドレスフェーズおよびライトバック、データフェーズロード、ストア、および分岐へのロードストアユニット（ＬＳＵ）アドレス／データのパイプライン処理を実行し得る。

メモリアクセス回路１０６４のセットは、メモリユニット回路１０７０に結合され、メモリユニット回路１０７０は、レベル２（Ｌ２）キャッシュ回路１０７６に結合されたデータキャッシュ回路１０７４に結合されたデータＴＬＢユニット回路１０７２を含む。１つの例示的な実施形態では、メモリアクセスユニット回路１０６４は、ロードユニット回路、ストアアドレスユニット回路、およびストアデータユニット回路を含み得、これらのそれぞれは、メモリユニット回路１０７０内のデータＴＬＢ回路１０７２に結合される。命令キャッシュ回路１０３４は、さらに、メモリユニット回路１０７０内のレベル２（Ｌ２）キャッシュユニット回路１０７６に結合される。１つまたは複数の例では、命令キャッシュ１０３４およびデータキャッシュ１０７４は、Ｌ２キャッシュユニット回路１０７６、レベル３（Ｌ３）キャッシュユニット回路（図示せず）、および／またはメインメモリ内の単一命令およびデータキャッシュ（図示せず）に組み合わされる。Ｌ２キャッシュユニット回路１０７６は、１つまたは複数の他のレベルのキャッシュ、および最終的にはメインメモリに結合される。

コア１０９０は、本明細書において説明される命令を含む、１つまたは複数の命令セット（例えば、ｘ８６命令セット（より新しいバージョンを追加された、いくつかの拡張を伴う）、ＭＩＰＳ命令セット、ＡＲＭ命令セット（ＮＥＯＮなどの任意選択の追加拡張を伴う）をサポートし得る。１つまたは複数の例では、コア１０９０は、パックドデータ命令セット拡張（例えば、ＡＶＸ１、ＡＶＸ２）をサポートするロジックを含み、それにより、多くのマルチメディアアプリケーションにより使用される演算がパックドデータを使用して実行されることを可能にする。
［例示的な実行ユニット回路］

図１１は、図１０Ｂの実行ユニット回路１０６２などの、実行ユニット回路の実施形態を示す。示されるように、実行ユニット回路１０６２は、１つもしくは複数のＡＬＵ回路１１０１、ベクトル／ＳＩＭＤユニット回路１１０３、ロード／ストアユニット回路１１０５、および／または分岐／ジャンプユニット回路１１０７を含んでもよい。ＡＬＵ回路１１０１は、算術演算および／またはブール演算を実行する。ベクトル／ＳＩＭＤユニット回路１１０３は、（ＳＩＭＤ／ベクトルレジスタなどの）パックドデータに対してベクトル／ＳＩＭＤ演算を実行する。ロード／ストアユニット回路１１０５は、データをメモリからレジスタにロードする、またはレジスタからメモリに格納するためのロードおよびストア命令を実行する。ロード／ストアユニット回路１１０５はまた、アドレスを生成し得る。分岐／ジャンプユニット回路１１０７は、命令に依存して、メモリアドレスへの分岐またはジャンプを生じさせる。浮動小数点ユニット（ＦＰＵ）回路１１０９は、浮動小数点演算を実行する。実行ユニット回路１０６２の幅は、実施形態に依存して変化し、１６ビットから１，０２４ビットまでの範囲をとり得る。いくつかの実施形態では、２つ以上のより小さい実行ユニットが論理的に組み合わされて、より大きい実行ユニットを形成する（例えば、２つの１２８ビット実行ユニットが論理的に組み合わされて、２５６ビット実行ユニットを形成する）。
［例示的なレジスタアーキテクチャ］

図１２は、いくつかの実施形態によるレジスタアーキテクチャ１２００のブロック図である。示されるように、幅が１２８ビットから１，０２４ビットまで変化するベクトル／ＳＩＭＤレジスタ１２１０がある。いくつかの実施形態では、ベクトル／ＳＩＭＤレジスタ１２１０は物理的に５１２ビットであり、マッピングに依存して、より下位のビットのいくつかのみが使用される。例えば、いくつかの実施形態では、ベクトル／ＳＩＭＤレジスタ１２１０は５１２ビットであるＺＭＭレジスタであり、下位２５６ビットはＹＭＭレジスタに使用され、下位１２８ビットはＸＭＭレジスタに使用される。したがって、レジスタのオーバーレイがある。いくつかの実施形態では、ベクトル長フィールドは、最大長、および１つまたは複数の他のより短い長さのうちから選択され、そのような各々のより短い長さは、先述の長さの半分の長さである。スカラ演算は、ＺＭＭ／ＹＭＭ／ＸＭＭレジスタ内の最下位のデータ要素位置で実行される演算であり、より上位のデータ要素位置は、実施形態に依存して、命令の前のそれらと同じ状態のままにされるか、またはゼロにされるかのいずれかである。

いくつかの実施形態では、レジスタアーキテクチャ１２００はライトマスク／プレジケートレジスタ１２１５を含む。例えば、いくつかの実施形態では、それぞれ１６ビット、３２ビット、６４ビット、または１２８ビットのサイズの、８つのライトマスク／プレジケートレジスタ（場合によって、ｋ０からｋ７と呼ばれる）がある。ライトマスク／プレジケートレジスタ１２１５は、マージ（例えば、任意の演算の実行の間に、デスティネーションにおける要素の任意のセットが更新から保護されることを可能にする）、および／またはゼロ化（例えば、ゼロ化ベクトルマスクは、任意の演算の実行の間に、デスティネーションにおける要素の任意のセットがゼロにされることを可能にする）を可能にし得る。いくつかの実施形態では、所与のライトマスク／プレジケートレジスタ１２１５の各データ要素位置は、デスティネーションのデータ要素位置に対応する。他の実施形態では、ライトマスク／プレジケートレジスタ１２１５はスケーラブルであり、所与のベクトル要素に関する設定された数のイネーブルなビットからなる（例えば、６４ビットのベクトル要素ごとに８のイネーブルなビット）。

レジスタアーキテクチャ１２００は、複数の汎用レジスタ１２２５を含む。これらのレジスタは、１６ビット、３２ビット、６４ビットなどであってよく、スカラ演算に使用されてよい。いくつかの実施形態では、これらのレジスタは、ＲＡＸ、ＲＢＸ、ＲＣＸ、ＲＤＸ、ＲＢＰ、ＲＳＩ、ＲＤＩ、ＲＳＰ、およびＲ８からＲ１５の名称で参照される。

いくつかの実施形態では、レジスタアーキテクチャ１２００は、６４ビットパックド整数データに対して演算を実行するために、ならびに、ＭＭＸとＸＭＭレジスタとの間で実行されるいくつかの演算のためのオペランドを保持するために、ｘ８７命令セット拡張またはＭＭＸレジスタを使用して３２／６４／８０ビット浮動小数点データ上でのスカラ浮動小数点演算に使用されるスカラ浮動小数点レジスタ１２４５を含む。

１つまたは複数のフラグレジスタ１２４０（例えば、ＥＦＬＡＧＳ、ＲＦＬＡＧＳなど）が、算術演算、比較演算、およびシステム動作に関するステータスおよび制御情報を格納する。例えば、１つまたは複数のフラグレジスタ１２４０は、キャリー、パリティ、補助キャリー、ゼロ、符号、およびオーバーフローなどの、条件コード情報を格納してよい。いくつかの実施形態では、１つまたは複数のフラグレジスタ１２４０は、プログラムステータスおよび制御レジスタと呼ばれる。

セグメントレジスタ１２２０は、メモリへのアクセスに使用するためのセグメントポイントを含む。いくつかの実施形態では、これらのレジスタは、ＣＳ、ＤＳ、ＳＳ、ＥＳ、ＦＳ、およびＧＳの名称で参照される。

機械固有レジスタ（ＭＳＲ）１２３５は、プロセッサ性能についての制御および報告を行う。大部分のＭＳＲ１２３５は、システムに関する機能を処理するが、アプリケーションプログラムにアクセスすることができない。機械チェックレジスタ１２６０は、ハードウェアエラーの際に検出および報告するために使用される制御、ステータス、およびエラー報告ＭＳＲからなる。

１つまたは複数の命令ポインタレジスタ１２３０は命令ポインタ値を格納する。制御レジスタ１２５５（例えば、ＣＲ０～ＣＲ４）は、プロセッサの動作モード（例えば、プロセッサ８７０、８８０、８３８、８１５、および／または９００）および現在実行中のタスクの特性を決定する。デバッグレジスタ１２５０は、プロセッサまたはコアのデバッグ動作のモニタリングを制御し、可能とする。

メモリ管理レジスタ１２６５は、保護されたモードメモリ管理に使用されるデータ構造の位置を指定する。これらのレジスタは、ＧＤＴＲ、ＩＤＲＴ、タスクレジスタ、およびＬＤＴＲレジスタを含んでもよい。

本発明の代替の実施形態は、より広いまたはより狭いレジスタを使用することができる。さらに、本発明の代替的な実施形態は、より多い、より少ない、または異なるレジスタファイルおよびレジスタを使用してもよい。
［命令セット］

命令セットアーキテクチャ（ＩＳＡ）は、１つまたは複数の命令フォーマットを含み得る。所与の命令フォーマットは、とりわけ、実行されるべき演算（例えば、オペコード）およびその演算が実行されるべきオペランドを指定する様々なフィールド（例えば、ビットの数、ビットの位置）、ならびに／または他のデータフィールド（例えば、マスク）を定義してよい。いくつかの命令フォーマットは、さらに、命令テンプレート（またはサブフォーマット）の定義を介して分解される。例えば、所与の命令フォーマットの命令テンプレートは、命令フォーマットのフィールドの異なるサブセットを有するように定義され（含まれるフィールドは通常同じ順序であるが、含まれるフィールドがより少ないため少なくともいくつかは異なるビット位置を有する）、および／または所与のフィールドが異なって解釈されるように定義されてもよい。したがって、ＩＳＡの各命令は、所与の命令フォーマット（および定義されている場合、その命令フォーマットの命令テンプレートのうちの所与の１つ）を使用して表現され、演算およびオペランドを指定するためのフィールドを含む。例えば、例示的なＡＤＤ命令は、特定のオペコード、ならびに当該オペコードを指定するオペコードフィールドおよびオペランド（ソース１／デスティネーション、およびソース２）を選択するオペランドフィールドを含む命令フォーマットを有し、命令ストリームにおけるこのＡＤＤ命令が生じることにより、特定オペランドを選択するオペランドフィールドに具体的な内容を有する。
［例示的な命令フォーマット］

本明細書に説明される命令の実施形態は、異なるフォーマットで具現化され得る。さらに、例示的なシステム、アーキテクチャ、およびパイプラインが以下で詳述される。命令の実施形態は、そのようなシステム、アーキテクチャ、およびパイプライン上で実行されてもよいが、詳述されたものに限定されるものではない。

図１３は、命令フォーマットの実施形態を示す。示されるように、命令は、１つまたは複数のプレフィクス１３０１、オペコード１３０３、アドレシング情報１３０５（例えば、レジスタ識別子、メモリアドレシング情報など）、変位値１３０７、および／または即値１３０９のための１つまたは複数のフィールドを含むが、それらに限定されるものではない、複数の構成要素を含んでよい。いくつかの命令は、フォーマットのフィールドのいくつかまたは全てを利用するが、他のものは、オペコード１３０３のフィールドを使用するのみであってよいことに留意されたい。いくつかの実施形態では、示される順序は、それらのフィールドがエンコードされるべき順序であるが、しかしながら、他の実施形態では、それらのフィールドは、異なる順序で、組み合わされて、などでエンコードされてもよいことが理解されるべきである。

プレフィクスフィールド１３０１は、使用される場合、命令を修正する。いくつかの例では、１つまたは複数のプレフィクスが、ストリング命令（例えば、０ｘＦ０、０ｘＦ２、０ｘＦ３など）を反復するために、セクションオーバーライド（例えば、０ｘ２Ｅ、０ｘ３６、０ｘ３Ｅ、０ｘ２６、０ｘ６４、０ｘ６５、０ｘ２Ｅ、０ｘ３Ｅなど）を提供するために、バスロック動作を実行するように、ならびに／または、オペランド（例えば、０ｘ６６）およびアドレスサイズ（例えば、０ｘ６７）を変更するために使用される。特定の命令は、必須のプレフィクス（例えば、０ｘ６６、０ｘＦ２、０ｘＦ３など）を必要とする。これらのプレフィクスの特定のものは、「レガシ（ｌｅｇａｃｙ）」プレフィクスと見なされてよい。他のプレフィクスは、その１つまたは複数の例が本明細書に詳述されており、特定のレジスタを指定することなどの、さらなる能力を示すか、および／またはそれを提供する。他のプレフィクスは通常、「レガシ」プレフィクスに続く。

オペコードフィールド１３０３は、命令のデコードの際に実行されるべき演算を、少なくとも部分的に定義するために使用される。いくつかの実施形態では、オペコードフィールド１３０３においてエンコードされるプライマリオペコードは、１、２、または３バイトの長さである。他の実施形態では、プライマリオペコードは異なる長さであってよい。追加の３ビットオペコードフィールドが、場合によって、別のフィールドにおいてエンコードされる。

アドレシングフィールド１３０５は、メモリまたは１つまたは複数のレジスタ内の位置などの、命令の１つまたは複数のオペランドをアドレシングするように使用される。図１４は、アドレシングフィールド１３０５の実施形態を示す。この説明図において、任意選択のＭｏｄＲ／Ｍバイト１４０２および任意選択のスケール、インデックス、ベース（ＳＩＢ）バイト１４０４が示される。ＭｏｄＲ／Ｍバイト１４０２およびＳＩＢバイト１４０４は、最大２つのオペランドの命令をエンコードするために使用され、そのそれぞれは、直接レジスタまたは有効メモリアドレスである。それらのフィールドのそれぞれは任意選択的であり、全ての命令がそれらのフィールドのうちの１つまたは複数を含むとは限らないことに留意されたい。ＭＯＤ Ｒ／Ｍバイト１４０２は、ＭＯＤフィールド１４４２、レジスタフィールド１４４４、およびＲ／Ｍフィールド１４４６を含む。

ＭＯＤフィールド１４４２の内容は、メモリアクセスモードおよび非メモリアクセスモードを区別する。いくつかの実施形態では、ＭＯＤフィールド１４４２がｂ１１の値を有する場合、レジスタ直接アドレシングモードが利用され、そうでなければ、レジスタ間接アドレシングが使用される。

レジスタフィールド１４４４は、デスティネーションレジスタオペランドまたはソースレジスタオペランドのいずれかをエンコードし得、またはオペコード拡張をエンコードし得、任意の命令オペランドをエンコードするためには使用され得ない。レジスタインデックスフィールド１４４４の内容は、直接またはアドレス生成を介して、（レジスタ内またはメモリ内のいずれかにある）ソースまたはデスティネーションオペランドの位置を指定する。いくつかの実施形態では、レジスタフィールド１４４４は、より大きいアドレシングを可能にするために、プレフィクス（例えば、プレフィクス１３０１）からの追加ビットで補足される。

Ｒ／Ｍフィールド１４４６は、メモリアドレスを参照する命令オペランドをエンコードするために使用されてよく、またはデスティネーションレジスタオペランドもしくはソースレジスタオペランドのいずれかをエンコードするために使用されてよい。Ｒ／Ｍフィールド１４４６は、いくつかの実施形態ではアドレシングモードを規定するために、ＭＯＤフィールド１４４２と組み合わされてよいことに留意されたい。

ＳＩＢバイト１４０４は、アドレスの生成に使用される、スケールフィールド１４５２、インデックスフィールド１４５４、およびベースフィールド１４５６を含む。スケールフィールド１４５２は、スケーリング係数を示す。インデックスフィールド１４５４は、使用するインデックスレジスタを指定する。いくつかの実施形態では、インデックスフィールド１４５４は、より大きいアドレシングを可能にするために、プレフィクス（例えば、プレフィクス１３０１）からの追加ビットで補足される。ベースフィールド１４５６は、使用するベースレジスタを指定する。いくつかの実施形態では、ベースフィールド１４５６は、より大きいアドレシングを可能にするために、プレフィクス（例えば、プレフィクス１３０１）からの追加ビットで補足される。実際には、スケールフィールド１４５２の内容は、メモリアドレス生成のためのインデックスフィールド１４５４の内容のスケーリングを可能とする（例えば、２^スケール＊インデックス＋ベースを使用するアドレス生成）。

いくつかのアドレシング形式は、変位値を利用してメモリアドレスを生成する。例えば、メモリアドレスは、２^スケール＊インデックス＋ベース＋変位、インデックス＊スケール＋変位、ｒ／ｍ＋変位、命令ポインタ（ＲＩＰ／ＥＩＰ）＋変位、レジスタ＋変位などに従って生成されてよい。変位は、１バイト、２バイト、４バイトなどの値であってよい。いくつかの実施形態では、変位フィールド１３０７はこの値を提供する。さらに、いくつかの実施形態では、変位係数の使用は、変位値が、ベクトル長、ｂビットの値、および命令の入力要素サイズに基づいて決定されるスケーリング係数Ｎと組み合わせてｄｉｓｐ８を乗算することによって計算される圧縮変位スキームを示すアドレシングフィールド１３０５のＭＯＤフィールドでエンコードされる。変位フィールド１３０７には、変位値が格納される。

いくつかの実施形態では、即値フィールド１３０９が命令の即値を指定する。即値は１バイト値、２バイト値、４バイト値などとしてエンコードされてよい。

図１５は、第１のプレフィクス１３０１（Ａ）の実施形態を示す。いくつかの実施形態では、第１のプレフィクス１３０１（Ａ）はＲＥＸプレフィクスの一例である。このプレフィクスを使用する命令は、汎用レジスタ、６４ビットパックドデータレジスタ（例えば、単一命令多重データ（ＳＩＭＤ）レジスタ、もしくはベクトルレジスタ）、ならびに／または、制御レジスタおよびデバッグレジスタ（例えば、ＣＲ８－ＣＲ１５およびＤＲ８－ＤＲ１５）を指定し得る。

第１のプレフィクス１３０１（Ａ）を使用する命令は、以下のフォーマットに依存して、３ビットフィールドを使用して最大３つのレジスタを指定し得る。１）Ｍｏｄ Ｒ／Ｍバイト１４０２のｒｅｇフィールド１４４４およびＲ／Ｍフィールド１４４６を使用する。２）ｒｅｇフィールド１４４４およびベースフィールド１４５６およびインデックスフィールド１４５４を使用することを含む、ＳＩＢバイト１４０４と共にＭｏｄ Ｒ／Ｍバイト１４０２を使用する。または、３）オペコードのレジスタフィールドを使用する。

第１のプレフィクス１３０１（Ａ）において、ビット位置７：４は０１００としてセットされる。ビット位置３（Ｗ）は、オペランドサイズを決定するために使用され得るが、オペランド幅を決定するのみでなくてもよい。したがって、Ｗ＝０の場合、オペランドサイズはコードセグメント記述子（ＣＳ．Ｄ）によって決定され、Ｗ＝１の場合、オペランドサイズは６４ビットである。

ＭＯＤ Ｒ／Ｍ ｒｅｇフィールド１４４４およびＭＯＤ Ｒ／Ｍ Ｒ／Ｍフィールド１４４６は、単独ではそれぞれ８のレジスタのみアドレシング可能であるが、別のビットの追加が、１６（２^４）のレジスタがアドレシングされることを可能にすることに留意されたい。

第１のプレフィクス１３０１（Ａ）において、ビット位置２（Ｒ）は、ＭＯＤ Ｒ／Ｍ ｒｅｇフィールド１４４４の拡張であってよく、そのフィールドが汎用レジスタ、６４ビットパックドデータレジスタ（例えば、ＳＳＥレジスタ）、または制御もしくはデバッグレジスタをエンコードする場合、ＭｏｄＲ／Ｍ ｒｅｇフィールド１４４４を修正するために使用されてよい。Ｒは、Ｍｏｄ Ｒ／Ｍバイト１４０２が他のレジスタを指定するか、拡張オペコードを定義する場合には、無視される。

ビット位置１（Ｘ）Ｘビットは、ＳＩＢバイトインデックスフィールド１４５４を修正してよい。

ビット位置Ｂ（Ｂ）Ｂは、Ｍｏｄ Ｒ／Ｍ Ｒ／Ｍフィールド１４４６またはＳＩＢバイトベースフィールド１４５６のベースを修正してよく、または、汎用レジスタ（例えば、汎用レジスタ１２２５）へのアクセスに使用されるオペコードレジスタフィールドを修正してよい。

図１６Ａ～図１６Ｄは、第１のプレフィクス１３０１（Ａ）のＲ、Ｘ、およびＢフィールドがどのように使用されるかの実施形態を示す。図１６Ａは、ＳＩＢバイト１４ ０４がメモリアドレシングに使用されない場合、ＭＯＤ Ｒ／Ｍバイト１４０２のｒｅｇフィールド１４４４およびＲ／Ｍフィールド１４４６を拡張するために使用される第１のプレフィクス１３０１（Ａ）からのＲおよびＢを示す。図１６Ｂは、ＳＩＢバイト１４ ０４が使用されない場合（レジスタ－レジスタアドレシング）、ＭＯＤ Ｒ／Ｍバイト１４０２のｒｅｇフィールド１４４４およびＲ／Ｍフィールド１４４６を拡張するために使用される第１のプレフィクス１３０１（Ａ）からのＲおよびＢを示す。図１６Ｃは、ＳＩＢバイト１４ ０４がメモリアドレシングに使用される場合、ＭＯＤ Ｒ／Ｍバイト１４０２のｒｅｇフィールド１４４４およびインデックスフィールド１４５４およびベースフィールド１４５６を拡張するために使用される第１のプレフィクス１３０１（Ａ）からのＲ、Ｘ、およびＢを示す。図１６Ｄは、レジスタがオペコード１３０３においてエンコードされる場合、ＭＯＤ Ｒ／Ｍバイト１４０２のｒｅｇフィールド１４４４を拡張するために使用される第１のプレフィクス１３０１（Ａ）からのＢを示す。

図１７Ａ～図１７Ｂは、第２のプレフィクス１３０１（Ｂ）の実施形態を示す。いくつかの実施形態では、第２のプレフィクス１３０１（Ｂ）はＶＥＸプレフィクスの一例である。第２のプレフィクス１３０１（Ｂ）のエンコードは、命令が２より多いオペランドを有することを可能にし、ＳＩＭＤベクトルレジスタ（例えば、ベクトル／ＳＩＭＤレジスタ１２１０）が、６４ビットよりも長くなる（例えば、１２８ビットおよび２５６ビット）ことを可能にする。第２のプレフィクス１３０１（Ｂ）の使用は、３オペランド（またはより多い）構文を提供する。例えば、以前の２オペランド命令は、ソースオペランドを上書きするＡ＝Ａ＋Ｂなどの演算を実行した。第２のプレフィクス１３０１（Ｂ）の使用は、オペランドが、Ａ＝Ｂ＋Ｃなどの非破壊演算を実行することを可能にする。

いくつかの実施形態では、第２のプレフィクス１３０１（Ｂ）には、２バイト形式と３バイト形式の２つの形式がある。２バイトの第２のプレフィクス１３０１（Ｂ）は、主に１２８ビット、スカラ、およびいくつかの２５６ビット命令に使用され、３バイトの第２のプレフィクス１３０１（Ｂ）は、第１のプレフィクス１３０１（Ａ）のコンパクトな代替および３バイトオペコード命令を提供する。

図１７Ａは、２バイト形式の第２のプレフィクス１３０１（Ｂ）の実施形態を示す。一例では、フォーマットフィールド１７０１（バイト０ １７０３）は値Ｃ５Ｈを含む。一例では、バイト１ １７０５はビット［７］において「Ｒ」値を含む。この値は、第１のプレフィクス１３０１（Ａ）の同じ値の補数である。ビット［２］はベクトルの長さ（Ｌ）を規定するために使用される（０の値はスカラまたは１２８ビットベクトルであり、１の値は２５６ビットベクトルである）。ビット［１：０］は、いくつかのレガシプレフィクスと外延性同等のオペコードを提供する（例えば、００＝プレフィクスなし、０１＝６６Ｈ、１０＝Ｆ３Ｈ、および１１＝Ｆ２Ｈ）。ｖｖｖｖとして示されるビット［６：３］は、以下のように使用され得る。１）反転（１の補数）形式で指定され、２以上のソースオペランドを有する命令に有効である、第１のソースレジスタオペランドをエンコードする。２）特定のベクトルシフトのために１の補数形式で指定される、デスティネーションレジスタオペランドをエンコードする。または、３）いかなるオペランドもエンコードせず、フィールドはリザーブされ、１１１１ｂなどの特定の値を含むべきである。

このプレフィクスを使用する命令は、Ｍｏｄ Ｒ／Ｍ Ｒ／Ｍフィールド１４４６を使用して、メモリアドレスを参照する命令オペランドをエンコードしてよく、またはデスティネーションレジスタオペランドもしくはソースレジスタオペランドのいずれかをエンコードしてよい。

このプレフィクスを使用する命令は、Ｍｏｄ Ｒ／Ｍ ｒｅｇフィールド１４４４を使用して、デスティネーションレジスタオペランドまたはソースレジスタオペランドのいずれかをエンコードしてよく、オペコード拡張として扱われてよく、いずれの命令オペランドをエンコードするために使用されなくてよい。

４つのオペランドをサポートする命令構文、ｖｖｖｖに関して、Ｍｏｄ Ｒ／Ｍ Ｒ／Ｍフィールド１４４６およびＭｏｄ Ｒ／Ｍ ｒｅｇフィールド１４４４は、４つのオペランドのうちの３つをエンコードする。即値１３０９のビット［７：４］は、次に、第３のソースレジスタオペランドをエンコードするために使用される。

図１７Ｂは、３バイト形式の第２のプレフィクス１３０１（Ｂ）の実施形態を示す。一例では、フォーマットフィールド１７１１（バイト０ １７１３）は値Ｃ４Ｈを含む。バイト１ １７１５は、ビット［７：５］において、第１のプレフィクス１３０１（Ａ）の同じ値の補数である、「Ｒ」、「Ｘ」、および「Ｂ」を含む。バイト１ １７１５のビット［４：０］（ｍｍｍｍｍとして示される）は、必要に応じて、１つまたは複数の示唆されるリーディング（ｌｅａｄｉｎｇ）オペコードバイトをエンコードする内容を含む。例えば、００００１は０ＦＨリーディングオペコードを示唆し、０００１０は０Ｆ３８Ｈリーディングオペコードを示唆し、０００１１はリーディング０Ｆ３ＡＨオペコードを示唆する、などである。

バイト２ １７１７のビット［７］は、プロモート可能なオペランドサイズを決定することを補助することを含め、第１のプレフィクス１３０１（Ａ）のＷと同様に使用される。ビット［２］はベクトルの長さ（Ｌ）を規定するために使用される（０の値はスカラまたは１２８ビットベクトルであり、１の値は２５６ビットベクトルである）。ビット［１：０］は、いくつかのレガシプレフィクスと外延性同等のオペコードを提供する（例えば、００＝プレフィクスなし、０１＝６６Ｈ、１０＝Ｆ３Ｈ、および１１＝Ｆ２Ｈ）。ｖｖｖｖとして示されるビット［６：３］は、以下のように使用され得る。１）反転（１の補数）形式で指定され、２以上のソースオペランドを有する命令に有効である、第１のソースレジスタオペランドをエンコードする。２）特定のベクトルシフトのために１の補数形式で指定される、デスティネーションレジスタオペランドをエンコードする。または、３）いかなるオペランドもエンコードせず、フィールドはリザーブされ、１１１１ｂなどの特定の値を含むべきである。

このプレフィクスを使用する命令は、Ｍｏｄ Ｒ／Ｍ Ｒ／Ｍフィールド１４４６を使用して、メモリアドレスを参照する命令オペランドをエンコードしてよく、またはデスティネーションレジスタオペランドもしくはソースレジスタオペランドのいずれかをエンコードしてよい。

このプレフィクスを使用する命令は、Ｍｏｄ Ｒ／Ｍ ｒｅｇフィールド１４４４を使用して、デスティネーションレジスタオペランドまたはソースレジスタオペランドのいずれかをエンコードしてよく、オペコード拡張として扱われてよく、いずれの命令オペランドをエンコードするために使用されなくてよい。

４つのオペランドをサポートする命令構文、ｖｖｖｖに関して、Ｍｏｄ Ｒ／Ｍ Ｒ／Ｍフィールド１４４６およびＭｏｄ Ｒ／Ｍ ｒｅｇフィールド１４４４は、４つのオペランドのうちの３つをエンコードする。即値１３０９のビット［７：４］は、次に、第３のソースレジスタオペランドをエンコードするために使用される。

図１８は、第３のプレフィクス１３０１（Ｃ）の実施形態を示す。いくつかの実施形態では、第１のプレフィクス１３０１（Ａ）はＥＶＥＸプレフィクスの一例である。第３のプレフィクス１３０１（Ｃ）は４バイトプレフィクスである。

第３のプレフィクス１３０１（Ｃ）は、６４ビットモードにおいて３２のベクトルレジスタ（例えば、１２８ビット、２５６ビット、および５１２ビットレジスタ）をエンコードし得る。いくつかの実施形態では、ライトマスク／オペマスク（図１２などの前の図におけるレジスタの説明を参照）またはプレディケーションを利用する命令が、このプレフィクスを利用する。オペマスクレジスタは、条件処理または選択制御を可能にする。そのソース／デスティネーションオペランドがオペマスクレジスタであり、オペマスクレジスタの内容を単一の値として扱うオペマスク命令は第２のプレフィクス１３０１（Ｂ）を使用してエンコードされる。

第３のプレフィクス１３０１（Ｃ）は、命令クラスに特有の機能をエンコードし得る（例えば、「ロード＋ｏｐ」セマンティクスを有するパックド命令が、埋め込み型ブロードキャスト機能をサポート可能であり、丸めセマンティクスを有する浮動小数点命令が、静的丸め機能をサポート可能であり、非丸め演算セマンティクスを有する浮動小数点命令が、「全例外抑制」機能をサポート可能である、などである）。

第３のプレフィクス１３０１（Ｃ）の第１のバイトは、一例では６２Ｈの値を有する、フォーマットフィールド１８１１である。後続のバイトはペイロードバイト１８１５～１８１９と称され、１つまたは複数のフィールド（本明細書に詳述される）の形式において特定の機能を提供するＰ［２３：０］の２４ビット値を集合的に形成する。

いくつかの実施形態では、ペイロードバイト１８１９のＰ［１：０］は、下位の２つのｍｍｍｍｍビットと同一である。Ｐ［３：２］は、いくつかの実施形態ではリザーブされている。ビットＰ［４］（Ｒ'）は、Ｐ［７］およびＭｏｄＲ／Ｍ ｒｅｇフィールド１４４４と組み合わされた場合、上位の１６のベクトルレジスタセットへのアクセスを可能にする。Ｐ［６］はまた、ＳＩＢタイプアドレシングが必要とされない場合、上位の１６のベクトルレジスタへのアクセスを提供し得る。Ｐ［７：５］は、ベクトルレジスタ、汎用レジスタ、メモリアドレシングのためのオペランド指定修正ビットであるＲ、ＸおよびＢからなり、ＭｏｄＲ／Ｍレジスタフィールド１４４４およびＭｏｄＲ／Ｍ Ｒ／Ｍフィールド１４４６と組み合わされた場合、下位の８つのレジスタを超えて次のセットの８つのレジスタへのアクセスを可能にする。Ｐ［９：８］は、いくつかのレガシプレフィクスと外延性同等のオペコードを提供する（例えば、００＝プレフィクスなし、０１＝６６Ｈ、１０＝Ｆ３Ｈ、および１１＝Ｆ２Ｈ）。Ｐ［１０］は、いくつかの実施形態では、固定値１である。ｖｖｖｖとして示されるＰ［１４：１１］は、以下のために使用され得る。１）反転（１の補数）形式で指定され、２以上のソースオペランドを有する命令に有効である、第１のソースレジスタオペランドをエンコードする。２）特定のベクトルシフトのために１の補数形式で指定される、デスティネーションレジスタオペランドをエンコードする。または、３）いかなるオペランドもエンコードせず、フィールドはリザーブされ、１１１１ｂなどの特定の値を含むべきである。

Ｐ［１５］は、第１のプレフィクス１３０１（Ａ）および第２のプレフィクス１３１１（Ｂ）のＷと同様であり、オペコード拡張ビットまたはオペランドサイズプロモーションとして機能し得る。

Ｐ［１８：１６］は、オペマスク（ライトマスク）レジスタ（例えば、ライトマスク／プレジケートレジスタ１２１５）におけるレジスタのインデックスを指定する。本発明の１つまたは複数の例では、特定の値ａａａ＝０００は、特定の命令のために非オペマスクが使用されることを示唆する、特別な挙動を有する（これは、全ての１に対するハードワイヤされたオペマスクの使用、またはマスキングハードウェアをバイパスするハードウェアの使用を含む、様々な態様で実装され得る）。マージする場合、ベクトルマスクは、デスティネーションにおける要素の任意のセットが（基本演算および拡張演算により指定された）任意の演算の実行の間に更新から保護されることを可能にし、他の１つまたは複数の例では、対応するマスクビットが０を有するデスティネーションの各要素の古い値を維持する。対照的に、ゼロ化する場合、ベクトルマスクは、デスティネーションにおける要素の任意のセットが、（基本演算および拡張演算において指定された）任意の演算の実行の間にゼロにされることを可能にし、１つまたは複数の例では、対応するマスクビットが０値を有する場合、デスティネーションの要素は０に設定される。この機能のサブセットは、実行されている演算のベクトル長（すなわち、修正される要素の、最初の要素から最後の要素までの範囲）を制御する能力であるが、しかしながら、修正される要素が連続している必要はない。したがって、オペマスクフィールドは、ロード、ストア、演算、論理などを含む部分ベクトル演算を可能とする。オペマスクフィールドの内容が、使用されるオペマスクを含む多くのオペマスクレジスタのうちの１つを選択する（およびしたがって、オペマスクフィールドの内容が、実行される当該マスキングを間接的に識別する）本発明の実施形態が説明されているが、代替的な実施形態は、これに代えて、または追加して、マスク書き込みフィールドの内容が、実行されるマスキングを直接に指定することを可能にする。

Ｐ［１９］は、Ｐ［１９］を使用して上位の１６のベクトルレジスタにアクセス可能な非破壊ソース構文内の第２のソースベクトルレジスタをエンコードするために、Ｐ［１４：１１］と組み合わされ得る。Ｐ［２０］は、異なるクラスの命令にわたって異なり、ベクトル長さ／丸め制御指定フィールド（Ｐ［２２：２１］）の意味に影響を与え得る、複数の機能をエンコードする。Ｐ［２３］は、マージ処理・ライトマスク処理のためのサポート（例えば、０にセットされた場合）、または、ゼロ化およびマージ処理・ライトマスク処理のためのサポート（例えば、１にセットされた場合）を示す。

第３のプレフィクス１３０１（Ｃ）を使用した命令におけるレジスタのエンコードの例示的な実施形態が以下の表に詳述される。

プログラムコードは、本明細書で説明される機能を実行し、出力情報を生成するために、入力命令に適用されてよい。出力情報は、１つまたは複数の出力デバイスに既知の様式で適用されてよい。この適用の目的のために、処理システムは、例えば、デジタル信号プロセッサ（ＤＳＰ）、マイクロコントローラ、特定用途向け集積回路（ＡＳＩＣ）、またはマイクロプロセッサなどのプロセッサを有する任意のシステムを含む。

プログラムコードは、処理システムと通信するために、高級手続き型またはオブジェクト指向型プログラミング言語において実装されてよい。プログラムコードはまた、所望の場合、アセンブリ言語または機械言語で実装されてもよい。実際には、本明細書で説明されたメカニズムは、いかなる特定のプログラミング言語にも範囲が限定されるものではない。いずれの場合でも、言語は、コンパイル型言語またはインタープリタ型言語であってよい。

本明細書に開示されるメカニズムの実施形態は、ハードウェア、ソフトウェア、ファームウェア、またはそのような実装手法の組み合わせで実装されてもよい。本発明の実施形態は、少なくとも１つのプロセッサと、（揮発性および不揮発性メモリおよび／または格納要素を含む）ストレージシステムと、少なくとも１つの入力デバイスと、少なくとも１つの出力デバイスとを備えるプログラム可能なシステム上で実行されるコンピュータプログラムまたはプログラムコードとして実装されてもよい。

少なくとも１つまたは複数の例の１つまたは複数の態様は、プロセッサ内の様々なロジックを表す、機械可読媒体上に格納された代表的な命令により実装され得、命令は、機械により読み出されると、当該機械に本明細書で説明される技術を実行させるためのロジックを生成させる。「ＩＰコア」として知られるそのような表現は、有形の機械可読媒体に格納され、ロジックまたはプロセッサを実際に作成する製造機械にロードするために、様々な顧客または製造設備に供給されてもよい。

そのような機械可読記憶媒体は、限定するものではないが、機械またはデバイスにより製造または形成される、非一時的で有形な構造の物品を含み得、これには、ハードディスク、フロッピーディスク、光ディスク、コンパクトディスクリードオンリメモリ（ＣＤ－ＲＯＭ）、書き換え可能コンパクトディスク（ＣＤ－ＲＷ）、および光磁気ディスクなどの他のタイプのディスクを含む記憶媒体、リードオンリメモリ（ＲＯＭ）、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、スタティックランダムアクセスメモリ（ＳＲＡＭ）などのランダムアクセスメモリ（ＲＡＭ）、消去可能プログラマブルリードオンリメモリ（ＥＰＲＯＭ）、フラッシュメモリ、電気的消去可能プログラマブルリードオンリメモリ（ＥＥＰＲＯＭ）、相変化メモリ（ＰＣＭ）などの半導体デバイス、磁気もしくは光カード、または電子命令を格納するのに好適な他のタイプの媒体が含まれる。

したがって、本発明の実施形態はまた、本明細書に説明される構造体、回路、装置、プロセッサ、および／またはシステム機能を定義するハードウェア記述言語（ＨＤＬ）などの命令を含むか、または設計データを含む非一時的有形機械可読媒体も含む。そのような実施形態も、プログラム製品と称され得る。
［エミュレーション（バイナリ変換、コードモーフィングなどを含む）］

いくつかの場合では、ソース命令セットからターゲット命令セットへと命令を変換するために、命令コンバータ使用され得る。例えば、命令コンバータは、命令を、コアによって処理されるべき１つまたは複数の他の命令へと変換し（例えば、静的バイナリ変換、動的コンパイルを含む動的バイナリ変換を使用して）、モーフィングし、エミュレートし、または別様に変換することができる。命令コンバータは、ソフトウェア、ハードウェア、ファームウェア、またはそれらの組み合わせで実装されてもよい。命令コンバータは、オンプロセッサ、オフプロセッサ、または一部がオンプロセッサで一部がオフプロセッサであってよい。

図１９は、本発明の実施形態による、ソース命令セットにおけるバイナリ命令をターゲット命令セットにおけるバイナリ命令に変換するためのソフトウェア命令コンバータの使用を対比するブロック図を示す。示された実施形態では、命令コンバータはソフトウェア命令コンバータであるが、代替的には、命令コンバータは、ソフトウェア、ファームウェア、ハードウェア、またはこれらの様々な組み合わせで実装されてもよい。図１９は、高級言語１９０２におけるプログラムが、第１のＩＳＡコンパイラ１９０４を使用してコンパイルされて、少なくとも１つの第１の命令セットコアを有するプロセッサ１９１６によりネイティブに実行され得る第１のＩＳＡバイナリコード１９０６を生成し得ることを示す。少なくとも１つの第１のＩＳＡ命令セットコアを有するプロセッサ１９１６は、少なくとも１つの第１のＩＳＡ命令セットコアを有するプロセッサと実質的に同じ結果を実現するために、（１）第１のＩＳＡ命令セットコアの命令セットの実質的部分、または（２）少なくとも１つの第１のＩＳＡ命令セットコアを有するＩｎｔｅｌ（登録商標）プロセッサ上で実行することを目標とされたアプリケーションもしくは他のソフトウェアのオブジェクトコードのバージョンを互換的に実行する、または別様に処理することにより、少なくとも１つの第１のＩＳＡ命令セットコアを有するＩｎｔｅｌプロセッサと実質的に同じ機能を実行できる任意のプロセッサを表す。第１のＩＳＡコンパイラ１９０４は、追加のリンケージ処理を用いてまたは用いないで、少なくとも１つの第１のＩＳＡ命令セットコアを有するプロセッサ１９１６上で実行され得る第１のＩＳＡバイナリコード１９０６（例えば、オブジェクトコード）を生成するように動作可能なコンパイラを表す。同様に、図１９は、高級言語１９０２におけるプログラムが、第１のＩＳＡ命令セットコアなしのプロセッサ１９１４によってネイティブに実行され得る代替的な命令セットバイナリコード１９１０を生成するために、代替的な命令セットコンパイラ１９０８を使用してコンパイルされ得ることを示す。命令コンバータ１９１２は、第１のＩＳＡバイナリコード１９０６を、第１のＩＳＡ命令セットコアなしのプロセッサ１９１４によってネイティブに実行され得るコードに変換するために使用される。この変換済みコードは、これを可能にする命令コンバータを作成することは困難であるため、代替の命令セットバイナリコード１９１０と同じである可能性は低いが、しかしながら、変換済みコードは一般的な演算を実現し、代替的な命令セットからの命令で構成される。したがって、命令コンバータ１９１２は、エミュレーション、シミュレーション、または任意の他のプロセスを通じて、第１のＩＳＡ命令セットプロセッサもしくはコアを有さない、プロセッサまたは他の電子デバイスが第１のＩＳＡバイナリコード１９０６を実行することを可能にするソフトウェア、ファームウェア、ハードウェア、またはそれらの組み合わせを表す。

「１つまたは複数の例」、「一例」、「例示的な実施形態」などへの言及は、説明された当該実施形態が、特定の特徴、構造、または特性を含み得ることを示すが、全ての実施形態が、必ずしも当該特定の特徴、構造、または特性を含まなくてもよい。さらに、そのような語句は、必ずしも同じ実施形態に言及するわけではない。さらに、ある一例に関連して特定の特徴、構造または特性が説明されている場合、明示の説明の有無に関わらず、他の実施形態に関連して、そのような特徴、構造または特性に影響が及ぶことは、当業者の知識の範囲内であると考えられる。

例としては、以下が挙げられるが、これらに限定されない。
１．データを暗号化または復号するための暗号化／復号エンジンと、
暗号化／復号エンジンにキー、データ、および微調整を提供するための暗号化データ構造エンジンと、を備え、暗号化データ構造エンジンは、
アドレスを使用して暗号化データ構造ルックアップデータ構造エントリからインデックス値を読み出し、エントリはインデックス値およびゲストページ物理アドレス（ＧＰＰＡ）を含み、
インデックス値に基づいて、暗号化データ構造からエントリを取得し、エントリは、論理ブロックアドレス（ＬＢＡ）ベース、キー識別子、および一連のＧＰＰＡのうちの少なくとも１つのＧＰＰＡを含み、
一連のＧＰＰＡにおける暗号化データ構造ルックアップデータ構造エントリからＧＰＰＡの位置を使用してＬＢＡを生成し、
キー識別子に基づいてキーを取得し、暗号化／復号エンジンは、取得されたキー、および生成されたＬＢＡを使用してデータを暗号化または復号するためのものである、
装置。
２．アドレスはゲスト物理アドレスである、例１に記載の装置。
３．ゲスト物理アドレスはトランスポート層パケットの一部である、例２に記載の装置。
４．ＧＰＰＡ位置にブロックサイズを乗算して中間結果を生成し、ＬＢＡ値は、ＬＢＡベースに追加されたその中間結果である、例１～３のいずれかに記載の装置。
５．ブロックサイズが５１２ｂである場合、ＧＰＰＡ位置にブロックサイズ＊８を乗算して中間結果を生成し、アドレスを取り、０ＸＦＦＦＦとＡＮＤ処理し、次いで７だけシフトすることによってオフセットを計算し、ＬＢＡは、オフセットに５１２を乗算して、中間結果を追加したものである、例１～３のいずれかに記載の装置。
６．暗号化はＡＥＳ＿ＸＴＳである、例１～５のいずれかに記載の装置。
７．復号はＡＥＳ＿ＸＴＳである、例１～５のいずれかに記載の装置。
８．暗号化データ構造を格納するためのダイナミックランダムアクセスメモリと、
データを暗号化するための暗号化エンジンと、
暗号化／復号エンジンにキー、データ、および微調整を提供するための暗号化データ構造エンジンと、を備え、暗号化データ構造エンジンは、
アドレスを使用して暗号化データ構造ルックアップデータ構造エントリからインデックス値を読み出し、エントリはインデックス値およびゲストページ物理アドレス（ＧＰＰＡ）を含み、
インデックス値に基づいて、暗号化データ構造からエントリを取得し、エントリは、論理ブロックアドレス（ＬＢＡ）ベース、キー識別子、および一連のＧＰＰＡのうちの少なくとも１つのＧＰＰＡを含み、
一連のＧＰＰＡにおける暗号化データ構造ルックアップデータ構造エントリからＧＰＰＡの位置を使用してＬＢＡを生成し、
キー識別子に基づいてキーを取得し、暗号化エンジンは、取得されたキー、および生成されたＬＢＡを使用してデータを暗号化するためのものである、
システム。
９．アドレスはゲスト物理アドレスである、例８に記載のシステム。
１０．ゲスト物理アドレスはトランスポート層パケットの一部である、例９に記載の装置。
１１．ブロックサイズが４ＫＢである場合、ＧＰＰＡ位置にブロックサイズを乗算して中間結果を生成し、ＬＢＡ値は、ＬＢＡベースに追加されたその中間結果である、例８～１０のいずれかに記載のシステム。
１２．ブロックサイズが５１２ｂである場合、ＧＰＰＡ位置にブロックサイズ＊８を乗算して中間結果を生成し、アドレスを取り、０ＸＦＦＦＦとＡＮＤ処理し、次いで７だけシフトすることによってオフセットを計算し、ＬＢＡは、オフセットに５１２を乗算して、中間結果を追加したものである、例８～１０のいずれかに記載のシステム。
１３．暗号化はＡＥＳ＿ＸＴＳである、例８～１２のいずれかに記載のシステム。
１４．アドレスを使用して暗号化データ構造ルックアップデータ構造エントリからインデックス値を読み出し、エントリはインデックス値およびゲストページ物理アドレス（ＧＰＰＡ）を含み、
インデックス値に基づいて、暗号化データ構造からエントリを取得し、エントリは、論理ブロックアドレス（ＬＢＡ）ベース、キー識別子、および一連のＧＰＰＡのうちの少なくとも１つのＧＰＰＡを含み、
一連のＧＰＰＡにおける暗号化データ構造ルックアップデータ構造エントリからＧＰＰＡの位置を使用してＬＢＡを生成し、
キー識別子に基づいてキーを取得し、暗号化／復号エンジンは、取得されたキー、および生成されたＬＢＡを使用してデータを暗号化または復号し、
データを暗号化または復号することと、
を含む、方法。
１５．アドレスはゲスト物理アドレスである、例１４に記載の方法。
１６．ゲスト物理アドレスはトランスポート層パケットの一部である、例１５に記載の方法。
１７．ＧＰＰＡ位置にブロックサイズを乗算して中間結果を生成し、ＬＢＡ値は、ＬＢＡベースに追加されたその中間結果である、例１４～１６のいずれかに記載の方法。
１８．ブロックサイズが５１２ｂである場合、ＧＰＰＡ位置にブロックサイズ＊８を乗算して中間結果を生成し、アドレスを取り、０ＸＦＦＦＦとＡＮＤ処理し、次いで７だけシフトすることによってオフセットを計算し、ＬＢＡは、オフセットに５１２を乗算して、中間結果を追加したものである、例１４～１６のいずれかに記載の方法。
１９．暗号化はＡＥＳ＿ＸＴＳである、例１４～１８のいずれかに記載の方法。
２０．復号はＡＥＳ＿ＸＴＳである、例１４～１８のいずれかに記載の方法。

さらに、上で説明された様々な実施形態において、別途具体的に記載されなければ、語句「Ａ、Ｂ、またはＣのうちの少なくとも１つ」などの選言的文言は、Ａ、ＢまたはＣのいずれか、またはそれらの任意の組み合わせ（例えば、Ａ、Ｂ、および／またはＣ）を意味すると理解されるよう意図される。したがって、選言的文言は、所与の実施形態がそれぞれ存在するためにＡのうちの少なくとも１つ、Ｂのうちの少なくとも１つ、またはＣのうちの少なくとも１つを必要とすることを意味するようには意図されておらず、また意味するように理解されるべきでもない。

したがって、明細書および図面は、限定的意味ではなく、むしろ例示的意味に関するとされるべきである。しかしながら、様々な修正および変更が、請求項に記載されたように開示のより広い趣旨および範囲から逸脱することなくこれらになされてよいことは明らかであろう。
［他の考えられる項目］
（項目１）
データを暗号化または復号するための暗号化／復号エンジンと、
前記暗号化／復号エンジンにキー、データ、および微調整を提供するための暗号化データ構造エンジンと、を備え、前記暗号化データ構造エンジンは、
アドレスを使用して暗号化データ構造ルックアップデータ構造エントリからインデックス値を読み出し、前記エントリはインデックス値およびゲストページ物理アドレス（ＧＰＰＡ）を含み、
前記インデックス値に基づいて、暗号化データ構造からエントリを取得し、前記エントリは、論理ブロックアドレス（ＬＢＡ）ベース、キー識別子、および一連のＧＰＰＡのうちの少なくとも１つのＧＰＰＡを含み、
前記一連のＧＰＰＡにおける前記暗号化データ構造ルックアップデータ構造エントリから前記ＧＰＰＡの位置を使用してＬＢＡを生成し、
前記キー識別子に基づいてキーを取得し、前記暗号化／復号エンジンは、前記取得されたキー、および前記生成されたＬＢＡを使用してデータを暗号化または復号するためのものである、
装置。
（項目２）
前記アドレスはゲスト物理アドレスである、項目１に記載の装置。
（項目３）
前記ゲスト物理アドレスはトランスポート層パケットの一部である、項目２に記載の装置。
（項目４）
前記ＧＰＰＡ位置にブロックサイズを乗算して中間結果を生成し、前記ＬＢＡ値は、前記ＬＢＡベースに追加されたその中間結果である、項目１に記載の装置。
（項目５）
前記ブロックサイズが５１２ｂである場合、前記ＧＰＰＡ位置に前記ブロックサイズ＊８を乗算して中間結果を生成し、前記アドレスを取り、０ＸＦＦＦＦとＡＮＤ処理し、次いで７だけシフトすることによってオフセットを計算し、前記ＬＢＡは、前記オフセットに５１２を乗算して、前記中間結果を追加したものである、項目１に記載の装置。
（項目６）
前記暗号化はＡＥＳ＿ＸＴＳである、項目１に記載の装置。
（項目７）
前記復号はＡＥＳ＿ＸＴＳである、項目１に記載の装置。
（項目８）
暗号化データ構造を格納するためのダイナミックランダムアクセスメモリと、
データを暗号化するための暗号化エンジンと、
前記暗号化／復号エンジンにキー、データ、および微調整を提供するための暗号化データ構造エンジンと、を備え、前記暗号化データ構造エンジンは、
アドレスを使用して暗号化データ構造ルックアップデータ構造エントリからインデックス値を読み出し、前記エントリはインデックス値およびゲストページ物理アドレス（ＧＰＰＡ）を含み、
前記インデックス値に基づいて、前記暗号化データ構造からエントリを取得し、前記エントリは、論理ブロックアドレス（ＬＢＡ）ベース、キー識別子、および一連のＧＰＰＡのうちの少なくとも１つのＧＰＰＡを含み、
前記一連のＧＰＰＡにおける前記暗号化データ構造ルックアップデータ構造エントリから前記ＧＰＰＡの位置を使用してＬＢＡを生成し、
前記キー識別子に基づいてキーを取得し、前記暗号化エンジンは、前記取得されたキー、および前記生成されたＬＢＡを使用してデータを暗号化するためのものである、
システム。
（項目９）
前記アドレスはゲスト物理アドレスである、項目８に記載のシステム。
（項目１０）
前記ゲスト物理アドレスはトランスポート層パケットの一部である、項目９に記載の装置。
（項目１１）
前記ブロックサイズが４ＫＢである場合、前記ＧＰＰＡ位置に前記ブロックサイズを乗算して中間結果を生成し、前記ＬＢＡ値は、前記ＬＢＡベースに追加されたその中間結果である、項目８に記載のシステム。
（項目１２）
前記ブロックサイズが５１２ｂである場合、前記ＧＰＰＡ位置に前記ブロックサイズ＊８を乗算して中間結果を生成し、前記アドレスを取り、０ＸＦＦＦＦとＡＮＤ処理し、次いで７だけシフトすることによってオフセットを計算し、前記ＬＢＡは、前記オフセットに５１２を乗算して、前記中間結果を追加したものである、項目８に記載のシステム。
（項目１３）
前記暗号化はＡＥＳ＿ＸＴＳである、項目８に記載のシステム。
（項目１４）
アドレスを使用して暗号化データ構造ルックアップデータ構造エントリからインデックス値を読み出し、前記エントリはインデックス値およびゲストページ物理アドレス（ＧＰＰＡ）を含み、
前記インデックス値に基づいて、暗号化データ構造からエントリを取得し、前記エントリは、論理ブロックアドレス（ＬＢＡ）ベース、キー識別子、および一連のＧＰＰＡのうちの少なくとも１つのＧＰＰＡを含み、
前記一連のＧＰＰＡにおける前記暗号化データ構造ルックアップデータ構造エントリから前記ＧＰＰＡの位置を使用してＬＢＡを生成し、
前記キー識別子に基づいてキーを取得し、前記暗号化／復号エンジンは、前記取得されたキー、および前記生成されたＬＢＡを使用してデータを暗号化または復号し、
前記データを暗号化または復号することと、
を含む、方法。
（項目１５）
前記アドレスはゲスト物理アドレスである、項目１４に記載の方法。
（項目１６）
前記ゲスト物理アドレスはトランスポート層パケットの一部である、項目１５に記載の方法。
（項目１７）
前記ＧＰＰＡ位置にブロックサイズを乗算して中間結果を生成し、前記ＬＢＡ値は、前記ＬＢＡベースに追加されたその中間結果である、項目１４に記載の方法。
（項目１８）
前記ブロックサイズが５１２ｂである場合、前記ＧＰＰＡ位置に前記ブロックサイズ＊８を乗算して中間結果を生成し、前記アドレスを取り、０ＸＦＦＦＦとＡＮＤ処理し、次いで７だけシフトすることによってオフセットを計算し、前記ＬＢＡは、前記オフセットに５１２を乗算して、前記中間結果を追加したものである、項目１４に記載の方法。
（項目１９）
前記暗号化はＡＥＳ＿ＸＴＳである、項目１４に記載の方法。
（項目２０）
前記復号はＡＥＳ＿ＸＴＳである、項目１４に記載の方法。

Claims (20)

1. データを暗号化または復号するための暗号化／復号エンジン手段と、
   前記暗号化／復号エンジンにキー、データ、および微調整を提供するための暗号化データ構造エンジン手段であって、前記暗号化データ構造エンジン手段は、
   アドレスを使用して暗号化データ構造ルックアップデータ構造エントリからインデックス値を読み出すことであって、前記暗号化データ構造ルックアップデータ構造エントリはインデックス値およびゲストページ物理アドレス（ＧＰＰＡ）を含む、読み出すことと、
   前記インデックス値に基づいて、暗号化データ構造からエントリを取得することであって、前記エントリは、論理ブロックアドレス（ＬＢＡ）ベース、キー識別子、および一連のＧＰＰＡのうちの少なくとも１つのＧＰＰＡを含む、取得することと、
   前記一連のＧＰＰＡにおける前記暗号化データ構造ルックアップデータ構造エントリから前記ＧＰＰＡの位置を使用してＬＢＡを生成することと、
   前記キー識別子に基づいてキーを取得することであって、前記暗号化／復号エンジンは、取得された前記キー、および生成された前記ＬＢＡを使用してデータを暗号化または復号するためのものである、取得することと
   を実行するためのものである、暗号化データ構造エンジン手段と
   を備える装置。
2. 前記アドレスはゲスト物理アドレスである、請求項１に記載の装置。
3. 前記ゲスト物理アドレスはトランスポート層パケットの一部である、請求項２に記載の装置。
4. 前記ＧＰＰＡの位置にブロックサイズを乗算して中間結果を生成し、前記ＬＢＡの値は、前記ＬＢＡのベースに追加されたその中間結果である、請求項１または２に記載の装置。
5. ブロックサイズが５１２ｂである場合、前記ＧＰＰＡの位置に前記ブロックサイズに８を乗算したものを乗算して中間結果を生成し、前記アドレスを取り、０ＸＦＦＦＦとＡＮＤ処理し、次いで７だけシフトすることによってオフセットを計算し、前記ＬＢＡは、前記オフセットに５１２を乗算して、前記中間結果を追加したものである、請求項１～３のいずれか一項に記載の装置。
6. 前記暗号化はＡＥＳ＿ＸＴＳである、請求項１～３のいずれか一項に記載の装置。
7. 前記復号はＡＥＳ＿ＸＴＳである、請求項１～３のいずれか一項に記載の装置。
8. 暗号化データ構造を格納するためのダイナミックランダムアクセスメモリと、
   データを暗号化するための暗号化エンジン手段と、
   前記暗号化／復号エンジンにキー、データ、および微調整を提供するための暗号化データ構造エンジン手段であって、前記暗号化データ構造エンジン手段は、
   アドレスを使用して暗号化データ構造ルックアップデータ構造エントリからインデックス値を読み出すことであって、前記暗号化データ構造ルックアップデータ構造エントリはインデックス値およびゲストページ物理アドレス（ＧＰＰＡ）を含む、読み出すことと、
   前記インデックス値に基づいて、前記暗号化データ構造からエントリを取得することであって、前記エントリは、論理ブロックアドレス（ＬＢＡ）ベース、キー識別子、および一連のＧＰＰＡのうちの少なくとも１つのＧＰＰＡを含む、取得することと、
   前記一連のＧＰＰＡにおける前記暗号化データ構造ルックアップデータ構造エントリから前記ＧＰＰＡの位置を使用してＬＢＡを生成することと、
   前記キー識別子に基づいてキーを取得することであって、前記暗号化エンジン手段は、取得された前記キー、および生成された前記ＬＢＡを使用してデータを暗号化するためのものである、取得することと
   を実行するためのものである、暗号化データ構造エンジン手段と
   を備えるシステム。
9. 前記アドレスはゲスト物理アドレスである、請求項８に記載のシステム。
10. 前記ゲスト物理アドレスはトランスポート層パケットの一部である、請求項９に記載のシステム。
11. ブロックサイズが４ＫＢである場合、前記ＧＰＰＡの位置に前記ブロックサイズを乗算して中間結果を生成し、前記ＬＢＡの値は、前記ＬＢＡのベースに追加されたその中間結果である、請求項８～１０のいずれか一項に記載のシステム。
12. ブロックサイズが５１２ｂである場合、前記ＧＰＰＡの位置に前記ブロックサイズに８を乗算したものを乗算して中間結果を生成し、前記アドレスを取り、０ＸＦＦＦＦとＡＮＤ処理し、次いで７だけシフトすることによってオフセットを計算し、前記ＬＢＡは、前記オフセットに５１２を乗算して、前記中間結果を追加したものである、請求項８～１０のいずれか一項に記載のシステム。
13. 前記暗号化はＡＥＳ＿ＸＴＳである、請求項８～１０のいずれか一項に記載のシステム。
14. アドレスを使用して暗号化データ構造ルックアップデータ構造エントリからインデックス値を読み出す段階であって、前記暗号化データ構造ルックアップデータ構造エントリはインデックス値およびゲストページ物理アドレス（ＧＰＰＡ）を含む、読み出す段階と、
    前記インデックス値に基づいて、暗号化データ構造からエントリを取得する段階であって、前記エントリは、論理ブロックアドレス（ＬＢＡ）ベース、キー識別子、および一連のＧＰＰＡのうちの少なくとも１つのＧＰＰＡを含む、取得する段階と、
    前記一連のＧＰＰＡにおける前記暗号化データ構造ルックアップデータ構造エントリから前記ＧＰＰＡの位置を使用してＬＢＡを生成する段階と、
    前記キー識別子に基づいてキーを取得する段階であって、前記暗号化／復号エンジンは、取得された前記キー、および生成された前記ＬＢＡを使用してデータを暗号化または復号する、取得する段階と、
    前記データを暗号化または復号する段階と、
    を備える方法。
15. 前記アドレスはゲスト物理アドレスである、請求項１４に記載の方法。
16. 前記ゲスト物理アドレスはトランスポート層パケットの一部である、請求項１５に記載の方法。
17. 前記ＧＰＰＡの位置にブロックサイズを乗算して中間結果を生成し、前記ＬＢＡの値は、前記ＬＢＡのベースに追加されたその中間結果である、請求項１４～１６のいずれか一項に記載の方法。
18. ブロックサイズが５１２ｂである場合、前記ＧＰＰＡの位置に前記ブロックサイズに８を乗算したものを乗算して中間結果を生成し、前記アドレスを取り、０ＸＦＦＦＦとＡＮＤ処理し、次いで７だけシフトすることによってオフセットを計算し、前記ＬＢＡは、前記オフセットに５１２を乗算して、前記中間結果を追加したものである、請求項１４～１６のいずれか一項に記載の方法。
19. 前記暗号化はＡＥＳ＿ＸＴＳである、請求項１４～１６のいずれか一項に記載の方法。
20. 前記復号はＡＥＳ＿ＸＴＳである、請求項１４～１６のいずれか一項に記載の方法。

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