JP2023045455A - メモリシステムおよび乱数生成装置 - Google Patents

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Abstract

【課題】安定したセキュリティ強度を有する擬似乱数を生成することができるメモリシステムを実現する。【解決手段】メモリシステムは、不揮発性メモリと、コントローラとを含む。コントローラは、エントロピーソースによって生成された乱数ビットのシーケンスのランダム性を示す値を算出する。コントローラは、算出した値が閾値を上回っている場合、乱数ビットのシーケンスをエントロピー入力として使用して擬似乱数を生成する。コントローラは、算出した値が閾値以下であり、且つ、算出した値が最低目標値を上回っている場合、閾値を更新する処理と、エントロピーソースによって生成されるべき乱数ビットのシーケンスの長さを第１の長さよりも長い第２の長さに変更するようにエントロピーソースに指示する処理とを実行する。【選択図】図７

Description

本発明の実施形態は、不揮発性メモリを制御するメモリシステムおよび乱数生成装置に関する。
近年、不揮発性メモリを制御するメモリシステムが広く普及している。このようなメモリシステムとして、ＮＡＮＤ型フラッシュメモリを備えるソリッドステートドライブ（ＳＳＤ）が知られている。ＳＳＤは、様々なコンピュータにおいて使用されている。
ＳＳＤのようなメモリシステムにおいては、不揮発性メモリに記憶されたデータを保護するために乱数生成機構が使用される場合がある。
乱数生成機構は、例えば、エントロピーソースによって生成される乱数ビットのシーケンスをエントロピー入力として使用して、擬似乱数を生成する。生成される擬似乱数のセキュリティ強度（ランダム性）は、エントロピー入力のランダム性に依存する。
しかしながら、エントロピー入力のランダム性は、例えば、エントロピーソースの経年劣化によって低下する可能性がある。
このため、安定したセキュリティ強度を有する擬似乱数を生成可能な新たな技術の実現が必要とされている。
米国特許出願公開第２０２０／０１５１０７７号明細書 米国特許第１０，７５４，６１９号明細書 米国特許出願公開第２０２０／００９７２５４号明細書
本発明が解決しようとする課題は、安定したセキュリティ強度を有する擬似乱数を生成できるメモリシステムおよび乱数生成装置を提供することである。
実施形態によれば、ホストに接続可能なメモリシステムは、不揮発性メモリと、前記不揮発性メモリに対するデータの書き込みおよび読み出しを実行するコントローラとを具備する。前記コントローラは、乱数ビットのシーケンスを生成するエントロピーソースを含む。前記コントローラは、前記エントロピーソースに前記乱数ビットのシーケンスの生成を指示し、前記エントロピーソースによって生成される前記乱数ビットのシーケンスのランダム性を示す値を算出する。前記コントローラは、前記算出した値が閾値を上回っている場合、前記乱数ビットのシーケンスをエントロピー入力として使用して擬似乱数を生成する。前記コントローラは、前記算出した値が前記閾値以下であり、且つ、前記算出した値が前記乱数ビットのシーケンスのランダム性に関する最低目標値を上回っている場合、前記閾値を第１の値から前記第１の値よりも小さい第２の値に更新する処理と、前記エントロピーソースによって生成されるべき前記乱数ビットのシーケンスの長さを、前記第１の値を有する前記閾値に対応する第１の長さよりも長い、前記第２の値を有する前記更新された閾値に対応する第２の長さに変更するように前記エントロピーソースに指示する処理とを実行する。前記コントローラは、前記エントロピーソースに前記乱数ビットのシーケンスの生成を指示し、前記エントロピーソースによって生成された前記第２の長さを有する前記乱数ビットのシーケンスのランダム性を示す値を算出する。前記コントローラは、前記第２の長さを有する前記乱数ビットのシーケンスのランダム性を示す前記算出した値が前記更新された閾値を上回っている場合、前記エントロピーソースによって生成された前記第２の長さを有する前記乱数ビットのシーケンスを前記エントロピー入力として使用して擬似乱数を生成する。
本発明の第１実施形態に係るメモリシステムを含む情報処理システムの構成例を示すブロック図。 本発明の第１実施形態に係る不揮発性メモリの内部構成の例を示すブロック図。 本発明の第１実施形態に係るＣＰＵの機能構成を示すブロック図。 本発明の第１実施形態に係るメモリシステムを含む情報処理システムの別の構成例を示すブロック図。 本発明の第１実施形態に係るＣＰＵの別の機能構成を示すブロック図。 本発明の第１実施形態に係るメモリシステムによって使用される、閾値と乱数ビット長との間の対応関係を示す図。 本発明の第１実施形態に係るランダム性評価処理を実行する際に自己テスト部に入力されるエントロピー入力と閾値と、閾値更新処理を実行する際に自己テスト部から出力される更新された閾値と、乱数ビット長更新処理を実行する際に自己テスト部から出力される、更新された乱数ビット長とを示すブロック図。 本発明の第１実施形態に係る暗号化処理を実行する際にメモリシステムの暗号化部に入力されるデータおよび暗号鍵と、復号処理を実行する際にメモリシステムの復号部に入力される暗号化データおよび暗号鍵とを示すブロック図。 本発明の第１実施形態に係るメモリシステムの認証処理部から発行されるＰＩＮと、認証処理部に入力されるＰＩＮとを示すブロック図。 本発明の第１実施形態に係るメモリシステムにおいて実行される、擬似乱数生成処理の手順を示すフローチャート。 本発明の第２実施形態に係る乱数生成装置の構成例を示すブロック図。 本発明の第２実施形態に係る乱数生成装置に含まれるＣＰＵの機能構成を示すブロック図。 本発明の第２実施形態に係る乱数生成装置の別の構成例を示すブロック図。 本発明の第２実施形態に係る本実施形態に係る乱数生成装置に含まれるＣＰＵの別の機能構成を示すブロック図。
以下、図面を参照して、本発明の実施形態を説明する。
（第１実施形態）
まず、本発明の第１実施形態に係るメモリシステムの構成について説明する。図１は、本発明の第１実施形態に係るメモリシステムを含む情報処理システムの構成例を示すブロック図である。情報処理システム１は、ホスト（ホストデバイス）２と、メモリシステム３とを含む。ホスト（ホストデバイス）２と、メモリシステム３とは、バス７を介して接続可能である。バス７を介したホスト２とメモリシステム３との間の通信は、例えば、ＮＶＭ ＥｘｐｒｅｓｓＴＭ（ＮＶＭｅＴＭ）規格に準拠して実行される。
ホスト２は、情報処理装置である。ホスト２は、例えば、パーソナルコンピュータ、またはサーバコンピュータである。ホスト２は、メモリシステム３にアクセスする。具体的には、ホスト２は、データを書き込むためのコマンドであるライトコマンドをメモリシステム３に送信する。また、ホスト２は、データを読み出すためのコマンドであるリードコマンドをメモリシステム３に送信する。
メモリシステム３は、ストレージデバイスである。メモリシステム３は、例えば、ＮＡＮＤ型フラッシュメモリを含むＳＳＤである。メモリシステム３は、バス７を介して、ホスト２に接続可能である。
バス７は、例えば、ＰＣＩ ＥｘｐｒｅｓｓＴＭバス（ＰＣＩｅＴＭバス）である。バス７は、主として、ホスト２からメモリシステム３へのＩ／Ｏコマンドおよび管理コマンドの送信、およびメモリシステム３からホスト２への応答の送信のために使用される。Ｉ／Ｏコマンドは、不揮発性メモリに対するデータの書き込みまたは読み出しを行うためのコマンドである。Ｉ／Ｏコマンドとしては、例えば、ライトコマンド、リードコマンドがある。管理コマンドは、メモリシステム３を管理するためのコマンドである。管理コマンドは、例えば、ＮＶＭｅ規格で規定されたＡｄｍｉｎコマンドである。管理コマンドとしては、例えば、暗号鍵の変更を指示するコマンドがある。
次に、ホスト２の内部構成を説明する。ホスト２は、プロセッサ２１と、メモリ２２とを含む。また、ホスト２は、図示しないストレージデバイスをさらに含んでいてもよい。
プロセッサ２１は、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）である。プロセッサ２１は、バス７を介してメモリシステム３との通信を行う。プロセッサ２１は、メモリ２２にロードされるソフトウェア（ホストソフトウェア）を実行する。ホストソフトウェアは、メモリシステム３、または、ホスト２のストレージデバイスから、メモリ２２にロードされる。ホストソフトウェアは、オペレーティングシステム、ファイルシステム、デバイスドライバ、アプリケーションプログラムなどを含む。
メモリ２２は、揮発性のメモリである。メモリ２２は、例えば、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）のようなランダムアクセスメモリである。
次に、メモリシステム３の内部構成を説明する。メモリシステム３は、コントローラ４と、不揮発性メモリ５と、ランダムアクセスメモリ（ＲＡＭ）６とを含む。
コントローラ４は、メモリコントローラである。コントローラ４は、例えば、Ｓｙｓｔｅｍ－ｏｎ－ａ－Ｃｈｉｐ（ＳｏＣ）のような制御回路である。コントローラ４は、不揮発性メモリ５と通信可能に接続されている。コントローラ４は、不揮発性メモリ５に対するデータの書き込みおよび読み出しを実行する。また、コントローラ４は、バス７を介して外部デバイスとの通信を実行する。
不揮発性メモリ５は、不揮発性のメモリである。不揮発性メモリ５は、例えば、ＮＡＮＤ型フラッシュメモリ、ＭＲＡＭ（Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＰＲＡＭ（Ｐｈａｓｅ Ｃｈａｎｇｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＲｅＲＡＭ（Ｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、又は、ＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）である。不揮発性メモリ５がＮＡＮＤ型フラッシュメモリである場合、不揮発性メモリ５は、例えば、２次元構造のフラッシュメモリ、または３次元構造のフラッシュメモリである。
ＲＡＭ６は、揮発性のメモリである。ＲＡＭ６は、例えば、ダイナミックＲＡＭ（ＤＲＡＭ）である。
次に、コントローラ４の内部構成について説明する。コントローラ４は、ホストインタフェース回路１１、ＣＰＵ１２、不揮発性メモリ制御回路１３、ＲＡＭインタフェース回路１４、直接メモリアクセスコントローラ（ＤＭＡＣ）１５、エントロピーソース１６、および擬似乱数生成部１７を含む。また、コントローラ４は、暗号化／復号部１８をさらに含んでいてもよい。ホストインタフェース回路１１、ＣＰＵ１２、不揮発性メモリ制御回路１３、ＲＡＭインタフェース回路１４、ＤＭＡＣ１５、エントロピーソース１６、擬似乱数生成部１７、および暗号化／復号部１８は内部バス１０に接続されている。
ホストインタフェース回路１１は、ハードウェアインターフェースである。ホストインタフェース回路１１は、外部デバイスとの通信を実行する。ホストインタフェース回路１１は、ホスト２から様々なコマンドを受信する。様々なコマンドは、例えば、Ｉ／Ｏコマンドおよび管理コマンドである。
ＣＰＵ１２は、プロセッサである。ＣＰＵ１２は、ホストインタフェース回路１１、不揮発性メモリ制御回路１３、ＲＡＭインタフェース回路１４、ＤＭＡＣ１５、エントロピーソース１６、擬似乱数生成部１７、および暗号化／復号部１８を制御する。ＣＰＵ１２は、メモリシステム３への電力の供給に応じて図示しないＲＯＭまたは不揮発性メモリ５から制御プログラム（ファームウェア）をＲＡＭ６にロードする。ＣＰＵ１２は、制御プログラム（ファームウェア）を実行することによって様々な処理を行う。ＣＰＵ１２は、例えば、フラッシュトランスレーション層（ＦＴＬ）として、不揮発性メモリ５に記憶されたデータの管理および不揮発性メモリ５に含まれるブロックの管理を実行する。不揮発性メモリ５に記憶されたデータの管理とは、例えば、論理アドレスそれぞれと物理アドレスそれぞれとの間の対応関係を示すマッピング情報の管理である。論理アドレスは、メモリシステム３にアクセスするためにホスト２によって使用されるアドレスである。論理アドレスは、例えば、ＬＢＡ（ｌｏｇｉｃａｌ ｂｌｏｃｋ ａｄｄｒｅｓｓ）である。物理アドレスは、不揮発性メモリ５に含まれる物理的な記憶位置を示すアドレスである。不揮発性メモリ５に含まれるブロックの管理とは、例えば、不揮発性メモリ５に含まれる不良ブロック（バッドブロック）の管理と、ウェアレベリングと、ガベージコレクションである。
不揮発性メモリ制御回路１３は、複数の不揮発性メモリチップを制御する回路である。不揮発性メモリ制御回路１３は、例えば、複数のチャンネル（Ｃｈ）を介して複数の不揮発性メモリチップに接続される。
ＲＡＭインタフェース回路１４は、ＲＡＭ６を制御する回路である。ＲＡＭインタフェース回路１４は、例えば、ＤＲＡＭを制御する回路である。
ＤＭＡＣ１５は、直接メモリアクセス（ＤＭＡ）を実行する回路である。ＤＭＡＣ１５は、ホスト２のメモリ２２とＲＡＭ６との間のデータ転送を実行する。
エントロピーソース１６は、乱数ビットのシーケンスを生成する回路である。エントロピーソース１６は、例えば、オシレータである。エントロピーソース１６は、例えば、ＮＩＳＴ ＳＰ ８００－９０Ｂのセキュリティ規格に準拠している。エントロピーソース１６は、乱数ビット長に基づいて、乱数ビットのシーケンスを生成する。乱数ビット長は、乱数ビットのシーケンスの長さを表す数値である。例えば、乱数ビット長は、不揮発性メモリ５に記憶されている。エントロピーソース１６は、不揮発性メモリ５から乱数ビット長を取得することによって、生成する乱数ビットのシーケンスの長さを決定する。
擬似乱数生成部１７は、擬似乱数を生成する回路である。擬似乱数生成部１７は、例えば、ＮＩＳＴ ＳＰ ８００－９０Ａのセキュリティ規格に準拠する決定論的乱数ビット生成器（Ｄｅｔｅｒｍｉｎｉｓｔｉｃ Ｒａｎｄｏｍ Ｂｉｔ Ｇｅｎｅｒａｔｏｒ：ＤＲＢＧ）である。擬似乱数生成部１７は、エントロピーソース１６によって生成される乱数ビットのシーケンスをエントロピー入力として使用して、擬似乱数を生成する。擬似乱数生成部１７によって生成される擬似乱数のセキュリティ強度は、エントロピー入力のランダム性と、エントロピー入力の長さに依存する。
暗号化／復号部１８は、暗号化処理および復号処理を実行する回路である。暗号化処理および復号処理は、暗号化／復号部１８によって管理されている暗号鍵を使用して実行される。暗号化／復号部１８によって管理されている暗号鍵は、例えば、擬似乱数生成部１７によって生成された擬似乱数である。暗号化／復号部１８は、暗号化部１８１と、復号部１８２を含む。暗号化部１８１は、暗号鍵を使用して、不揮発性メモリ５に書き込まれるべきデータを暗号化する。また、復号部１８２は、暗号化／復号部１８によって管理されている暗号鍵を使用して、不揮発性メモリ５から読み出した暗号化データを復号する。
次に、不揮発性メモリ５の内部構成の一例について説明する。図２は、本発明の第１実施形態に係るメモリシステムに含まれる不揮発性メモリの内部構成の例を示すブロック図である。
不揮発性メモリ５は、複数のブロックＢＬＫ０～ＢＬＫｘ－１を含む。ブロックＢＬＫ０～ＢＬＫｘ－１の各々は、データ消去動作の単位である。データ消去動作は、データを消去する動作である。ブロックＢＬＫ０～ＢＬＫｘ－１の各々は、物理ブロック、消去ブロック、フラッシュブロック、またはメモリブロックとも称される。ブロックＢＬＫ０～ＢＬＫｘ－１の各々は、複数のページＰ０～Ｐｙ－１を含む。ページＰ０～Ｐｙ－１の各々は、データ書き込み動作およびデータ読み出し動作の単位である。データ書き込み動作は、データを書き込むための動作である。データ読み出し動作は、データを読み出すための動作である。ページＰ０～Ｐｙ－１の各々は、同一ワード線に接続された複数のメモリセルを含む。
次に、ＣＰＵ１２の機能構成について説明する。図３は、本発明の第１実施形態に係るメモリシステムに含まれるＣＰＵの機能構成を示すブロック図である。
ＣＰＵ１２は、自己テスト部１２１を含む。自己テスト部１２１の一部または全ては、コントローラ４の別のハードウェアによって実現されてもよい。
自己テスト部１２１は、ランダム性評価部１２１１と、閾値更新部１２１２と、乱数ビット長更新部１２１３とを含む。
ランダム性評価部１２１１は、エントロピーソース１６によって生成された乱数ビットのシーケンスのランダム性を示す値を算出する。ランダム性評価部１２１１は、例えば、乱数ビットのシーケンスのミニマムエントロピーを、乱数ビットのシーケンスのランダム性を示す値として算出する。そして、ランダム性評価部１２１１は、算出した値を閾値と比較する。閾値は、乱数ビットのシーケンスのランダム性を評価するために使用される基準値である。算出した値が閾値を上回っていた場合、ランダム性評価部１２１１は、エントロピーソース１６によって生成される乱数ビットのシーケンスを擬似乱数生成部１７に入力する。算出された値が閾値以下である場合、ランダム性評価部１２１１は、エントロピーソース１６によって生成される乱数ビットのシーケンスを擬似乱数生成部１７に入力せずに、閾値更新部１２１２に閾値を低い値に更新するように指示する。
閾値更新部１２１２は、閾値を更新する。閾値更新部１２１２は、ランダム性評価部１２１１の指示に応じて、閾値が現在の値よりも小さい値になるように閾値を更新する。そして、閾値更新部１２１２は、更新された閾値を乱数ビット長更新部１２１３に通知する。
乱数ビット長更新部１２１３は、閾値が低い値に更新されると、生成される乱数ビットのシーケンスの長さが長くなるように、乱数ビット長を大きくする。
さらにＣＰＵ１２は、認証処理部１２２を含んでいてもよい。認証処理部１２２の一部または全ては、コントローラ４の別のハードウェアによって実現されてもよい。
認証処理部１２２は、擬似乱数生成部１７によって生成される擬似乱数を識別情報として使用して、認証処理を実行する。認証処理とは、ホスト２が、不揮発性メモリ５に記憶されている保護されたデータをアクセスする権限を有するホストであるか否かを確認する処理である。認証処理部１２２は、擬似乱数生成部１７によって生成される擬似乱数を識別情報としてホスト２に通知する。そして、認証処理部１２２は、ホスト２によってメモリシステム３に入力される識別情報がホスト２に通知した識別情報に一致するか否かに基づいて、ホスト２に対する認証処理を実行する。
次に、第１実施形態に係るメモリシステム３の別の構成例について説明する。図４は、本発明の第１実施形態に係るメモリシステムを含む情報処理システムの別の構成例を示すブロック図である。そして、図５は、本発明の第１実施形態に係るメモリシステムに含まれるＣＰＵの別の機能構成を示すブロック図である。
別の構成例におけるメモリシステム３に含まれるほとんど全ての構成要素は、図１、図３および図３で説明したメモリシステム３と同じである。そのため、異なる点のみに注目して説明する。
別の構成例におけるメモリシステム３では、コントローラ４は、擬似乱数生成部１７を含んでいない。別の構成例におけるメモリシステム３では、ＣＰＵ１２は、擬似乱数生成部１２３を含む。
擬似乱数生成部１２３によって実行される処理は擬似乱数生成部１７によって実行される処理と同じである。擬似乱数生成部１２３によって実行される処理の説明は省略する。
以降、擬似乱数が、コントローラ４の構成要素である擬似乱数生成部１７によって生成される場合を説明する。
次に、閾値更新部１２１２によって更新される閾値と、乱数ビット長更新部１２１３によって更新される乱数ビットのシーケンスの長さとの対応関係について説明する。図６は、本発明の第１実施形態に係るメモリシステムによって使用される、閾値と乱数ビット長との間の対応関係を示す図である。閾値Ｔｈ２は閾値Ｔｈ１よりも小さく、閾値Ｔｈ３は閾値Ｔｈ２よりも小さい。
３２［ｂｙｔｅ］を示す乱数ビット長は閾値Ｔｈ１に対応する。６４［ｂｙｔｅ］を示す乱数ビット長は閾値Ｔｈ２に対応する。１２８［ｂｙｔｅ］を示す乱数ビット長は閾値Ｔｈ３に対応する。
図７は、本発明の第１実施形態に係るランダム性評価処理を実行する際に自己テスト部に入力されるエントロピー入力と閾値と、閾値更新処理を実行する際に自己テスト部から出力される更新された閾値と、乱数ビット長更新処理を実行する際に自己テスト部から出力される、更新された乱数ビット長とを示すブロック図である。
エントロピー入力は、エントロピーソース１６によって生成される、乱数ビットのシーケンスである。エントロピー入力の長さは、乱数ビット長に基づいて決定される。エントロピー入力は、エントロピーソース１６によって、自己テスト部１２１のランダム性評価部１２１１に入力される。
ランダム性評価部１２１１は、エントロピーソース１６が生成したエントロピー入力の、ランダム性を示す値を算出する。そして、ランダム性評価部１２１１は、閾値と、算出した値とを比較する。閾値は、あらかじめ不揮発性メモリ５から読み出す。
算出した値が読み出した閾値を上回っていた場合、ランダム性評価部１２１１は、エントロピーソース１６が生成したエントロピー入力を擬似乱数生成部１７に入力する。
擬似乱数生成部１７は、入力されたエントロピー入力を使用して、擬似乱数を生成する。
算出した値が読み出した閾値以下である場合、ランダム性評価部１２１１は、エントロピー入力を擬似乱数生成部１７に入力せずに、閾値を更新するように閾値更新部１２１２に指示する。なお、算出した値がエントロピー入力のランダム性に関する最低目標値以下である場合には、ランダム性評価部１２１１は、閾値更新部１２１２に閾値の更新を指示せずに、エラーが発生したことをホスト２に通知する。そして、ランダム性評価部１２１１は、メモリシステム３をエラー状態に設定する。エラー状態に設定されたメモリシステム３は、ホスト２からＩ／Ｏコマンドを受け付けない状態になる。最低目標値は、許容されるランダム性の下限値である。
閾値の更新が指示されると、閾値更新部１２１２は、閾値を更新する。更新された閾値は、現在の閾値の値よりも小さい値である。閾値更新部１２１２は、更新した閾値を不揮発性メモリ５に書き込む。閾値は、予め決められた最大値から予め決められた最小値までの範囲に属する複数の値の間で更新される。閾値の最小値は、エントロピー入力のランダム性に関する最低目標値よりも所定量だけ高い値に設定されていてもよい。更新した閾値を不揮発性メモリ５に書き込むと、閾値更新部１２１２は、更新した閾値を乱数ビット長更新部１２１３に通知する。
更新された閾値が通知された乱数ビット長更新部１２１３は、更新された閾値に基づいて、乱数ビット長を更新する。この場合、乱数ビット長更新部１２１３は、更新された閾値に対応する乱数ビット長を決定する。乱数ビット長更新部１２１３は、決定した乱数ビット長を不揮発性メモリ５に書き込むことによって、乱数ビット長を更新する。そして、乱数ビット長更新部１２１３は、更新した乱数ビット長を、エントロピーソース１６に通知する。更新された乱数ビット長は、現在の乱数ビット長よりも大きい値である。
エントロピーソース１６は、更新された乱数ビット長によって示される長さを有する乱数ビットのシーケンスをエントロピー入力として生成する。エントロピーソース１６は、生成したエントロピー入力を、自己テスト部１２１のランダム性評価部１２１１に入力する。
このようにして、ランダム性評価部１２１１によって算出された値がエントロピー入力のランダム性に関する最低目標値を上回っている間は、算出された値の低下に応じて、閾値と、乱数ビット長とが動的に更新される。よって、エントロピーソース１６によってエントロピー入力として生成された乱数ビットのシーケンスのランダム性が低下した場合であっても、自己テスト部１２１は、エラーの発生を招くことなく、擬似乱数生成部１７が生成する擬似乱数のセキュリティ強度を維持させることができる。
ここで、擬似乱数生成部１７によって生成される擬似乱数について説明する。擬似乱数生成部１７によって生成される擬似乱数の値は、擬似乱数生成部１７の現在の内部状態と算術的アルゴリズムとに基づいて決定される。擬似乱数生成部１７の現在の内部状態は、複数の内部状態の間で遷移される。擬似乱数生成部１７の初期の内部状態は、エントロピー入力に基づいて決定される。エントロピー入力が十分なランダム性を有している場合、擬似乱数生成部１７は、予測不可能性を有する擬似乱数を生成することができる。予測不可能性を有する擬似乱数は、暗号学的擬似乱数と称される。つまり、エントロピーソース１６によって生成される乱数ビットのシーケンスが十分なランダム性を有している場合、擬似乱数生成部１７は暗号学的擬似乱数生成器（ｃｒｙｐｔｏｇｒａｐｈｉｃ ｒａｎｄｏｍ ｂｉｔ ｇｅｎｅｒａｔｏｒ）として機能することができる。この場合、擬似乱数生成部１７によって生成される擬似乱数は、十分なセキュリティ強度を有する。擬似乱数生成部１７によって生成される擬似乱数は、不揮発性メモリ５に記憶されたデータを保護するために使用される。具体的には、擬似乱数生成部１７によって生成される擬似乱数は、例えば、暗号化／復号部１８で使用される暗号鍵、またはＰＩＮ（Ｐｅｒｓｏｎａｌ Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ Ｎｕｍｂｅｒ）として使用される。ＰＩＮは、認証処理で使用される識別情報である。
次に、暗号化／復号部１８によって実行される暗号化処理および復号処理について説明する。図８は、本発明の第１実施形態に係る暗号化処理を実行する際に暗号化部に入力されるデータおよび暗号鍵と、復号処理を実行する際にメモリシステムの復号部に入力される暗号化データおよび暗号鍵とを示すブロック図である。
暗号化／復号部１８がデータを受信すると、暗号化／復号部１８の暗号化部１８１は、不揮発性メモリ５から暗号鍵を読み出す。暗号化／復号部１８が受信するデータは、ホスト２から受信されたライトコマンドに関連付けられたデータであってもよいし、メモリシステム３で使用される内部データであってもよい。暗号化部１８１は、読み出した暗号鍵を使用して、受信したデータを暗号化する。暗号化部１８１は、暗号化したデータを、不揮発性メモリ５に書き込む。以上が、暗号化処理である。
暗号化データを不揮発性メモリ５から読み出す際に、復号部１８２は、不揮発性メモリ５から暗号鍵を読み出す。復号部１８２は、読み出した暗号鍵を使用して、読み出した暗号化データを復号する。以上が、復号処理である。
次に、認証処理部１２２によって実行される認証処理について説明する。図９は、本発明の第１実施形態に係るメモリシステムの認証処理部から発行されるＰＩＮと、認証処理部に入力されるＰＩＮとを示すブロック図である。
例えば、メモリシステム３の出荷後にメモリシステム３に初めて電力が供給された際、認証処理部１２２のＰＩＮ発行部１２２１は、擬似乱数をホスト２に初期ＰＩＮとして通知する。初期ＰＩＮは、ホスト２を識別するために使用される識別情報である。
そして、ＰＩＮ認証部１２２２は、ホスト２によってＰＩＮが入力された場合、入力されたＰＩＮが、ＰＩＮ発行部１２２１によって発行された初期ＰＩＮに一致するか否かを判定する。ＰＩＮは、コントローラ４に入力される。
入力されたＰＩＮと発行した初期ＰＩＮとが一致した場合、ＰＩＮ認証部１２２２は、ＣＰＵ１２にその旨を通知する。通知を受けたＣＰＵ１２は、その後に入力されるＩ／Ｏコマンドに基づいて、不揮発性メモリ５に記憶されている保護されたデータに対するアクセスを実行する。
ホスト２によって入力されたＰＩＮとホスト２に発行した初期ＰＩＮとが一致しない場合、ＰＩＮ認証部１２２２は、ＣＰＵ１２にその旨を通知する。通知を受けたＣＰＵ１２は、不揮発性メモリ５に記憶されている保護されたデータに対するアクセスを実行しない。
次に、擬似乱数生成処理の手順について説明する。図１０は、本発明の第１実施形態に係るメモリシステムにおいて実行される、擬似乱数生成処理の手順を示すフローチャートである。
例えば、メモリシステム３の出荷後にメモリシステム３に初めて電力が供給された際、または暗号鍵の変更を指示するコマンドを受信した場合、コントローラ４は、擬似乱数生成処理を開始する（開始）。
コントローラ４の自己テスト部１２１は、乱数ビットのシーケンスの生成をエントロピーソース１６に指示する。これにより、エントロピーソース１６は、乱数ビットのシーケンスを生成する（Ｓ１０１）。
自己テスト部１２１は、Ｓ１０１でエントロピーソース１６によって生成された乱数ビットのシーケンスのランダム性を示す値を算出する（Ｓ１０２）。自己テスト部１２１は、例えば、乱数ビットのシーケンスのランダム性を示す値として、乱数ビットのシーケンスのミニマムエントロピーを算出する。
自己テスト部１２１は、Ｓ１０２で算出した値が最低目標値を上回っているか否かを判定する（Ｓ１０３）。Ｓ１０３では、自己テスト部１２１は、Ｓ１０２で算出した値と最低目標値とを比較する。
Ｓ１０２で算出した値が最低目標値を上回っている場合（Ｓ１０３Ｙｅｓ）、自己テスト部１２１は、Ｓ１０２で算出した値が閾値を上回っているか否かを判定する（Ｓ１０４）。Ｓ１０４では、自己テスト部１２１は、Ｓ１０２で算出した値と閾値とを比較する。
Ｓ１０２で算出した値が閾値を上回っている場合（Ｓ１０４Ｙｅｓ）、自己テスト部１２１は、エントロピーソース１６が生成した乱数ビットのシーケンスを擬似乱数生成部１７に入力する（Ｓ１０５）。
擬似乱数生成部１７は、入力された乱数ビットのシーケンスをエントロピー入力として使用して、擬似乱数を生成する（Ｓ１０６）。そして、コントローラ４は、処理を終了する（終了）。
Ｓ１０２で算出した値が最低目標値以下である場合（Ｓ１０３Ｎｏ）、自己テスト部１２１は、エントロピーソース１６の性能の劣化が許容範囲を超えたと判定する。この判定に応じて、コントローラ４は、ホスト２にエラーを通知する（Ｓ１０７）。そして、コントローラ４は、メモリシステム３をエラー状態に設定する（Ｓ１０８）。エラー状態に設定されたメモリシステム３は、ホスト２から受信したＩ／Ｏコマンドを実行しない状態になる。そして、コントローラ４は、処理を終了する（終了）。
Ｓ１０２で算出した値が閾値以下である場合（Ｓ１０４Ｎｏ）、自己テスト部１２１は、閾値を現在の値よりも小さい値に更新する（Ｓ１０９）。自己テスト部１２１は、更新された閾値を不揮発性メモリ５に書き込む。あるいは、自己テスト部１２１は、更新された閾値をＲＡＭ６に記憶してもよい。更新された閾値をＲＡＭ６に記憶した場合は、自己テスト部１２１は、メモリシステム３の電源断時に、更新された閾値を不揮発性メモリ５に書き込んでもよい。
そして、自己テスト部１２１は、更新された閾値に基づいて、乱数ビット長を更新する（Ｓ１１０）。自己テスト部１２１は、更新された閾値に対応する乱数ビット長を決定する。そして、自己テスト部１２１は、決定した乱数ビット長をエントロピーソース１６に通知する。
そして、自己テスト部１２１は、乱数ビットのシーケンスの生成をエントロピーソース１６に指示する。これにより、エントロピーソース１６は、Ｓ１１０で更新された乱数ビット長によって示される長さを有する乱数ビットのシーケンスを生成する（Ｓ１０１）。
これにより、乱数ビットのシーケンスのランダム性が低下していても、乱数ビットのシーケンスの長さが長くなっているため、乱数ビットのシーケンスを使用して生成される擬似乱数のセキュリティ強度を維持することができる。
このように、エントロピーソース１６の性能が低下していたとしても、エントロピーソース１６によって生成された乱数ビットのシーケンスのランダム性を示す値が最低目標値を上回っていれば、閾値を低い値に更新することでエラーを発生させることなく、擬似乱数を生成することができる。そして、閾値を低い値に更新した際には、生成される乱数ビットのシーケンスの長さを長くすることで、生成される擬似乱数のセキュリティ強度を維持することができる。具体的には、閾値が閾値Ｔｈ１から閾値Ｔｈ２に更新されると、生成される乱数ビットのシーケンスの長さは、閾値Ｔｈ１に対応する３２バイトの長さから、閾値Ｔｈ２に対応する６４バイトの長さに変更される。また、閾値が閾値Ｔｈ２から閾値Ｔｈ３に更新されると、生成される乱数ビットのシーケンスの長さは、閾値Ｔｈ２に対応する６４バイトの長さから、閾値Ｔｈ３に対応する１２８バイトの長さに変更される。
（第２実施形態）
次に、本発明の第２実施形態に係る乱数生成装置ついて説明する。第２実施形態に係る乱数生成装置は、第１実施形態に係るメモリシステム３からいくつかの構成要素を省いた形態である。図１１は、本発明の第２実施形態に係る乱数生成装置の構成例を示すブロック図である。
乱数生成装置８は、乱数を生成する装置である。乱数生成装置８は、ＣＰＵ８１、不揮発性メモリ８２、エントロピーソース８３、および擬似乱数生成部８４を含む。ＣＰＵ８１、不揮発性メモリ８２、エントロピーソース８３、および擬似乱数生成部８４は、バス８０に接続されている。
ＣＰＵ８１は、プロセッサである。ＣＰＵ８１は、不揮発性メモリ８２、エントロピーソース８３、および擬似乱数生成部８４を制御する。ＣＰＵ８１は、制御プログラム（ファームウェア）を実行することによって様々な処理を行う。
不揮発性メモリ８２は、不揮発性のメモリである。不揮発性メモリ８２は、例えば、ＥＥＰＲＯＭ、またはＮＡＮＤ型フラッシュメモリである。不揮発性メモリ８２は、更新された閾値を記憶するために使用される。
エントロピーソース８３は、乱数ビットのシーケンスをエントロピー入力として生成する回路である。エントロピーソース８３は、乱数ビット長に基づいて、乱数ビットのシーケンスを生成する。乱数ビット長は、乱数ビットのシーケンスの長さを表す数値である。
擬似乱数生成部８４は、擬似乱数を生成する回路である。擬似乱数生成部８４は、エントロピーソース８３によって生成される乱数ビットのシーケンスをエントロピー入力として使用して、擬似乱数を生成する。
次に、ＣＰＵ８１の機能構成について説明する。図１２は、本発明の第２実施形態に係る乱数生成装置に含まれるＣＰＵの機能構成を示すブロック図である。
ＣＰＵ８１は、自己テスト部８１１を含む。そして、自己テスト部８１１は、ランダム性評価部８１１１、閾値更新部８１１２、および乱数ビット長更新部８１１３を含む。ランダム性評価部８１１１、閾値更新部８１１２、および乱数ビット長更新部８１１３は、ランダム性評価処理、閾値更新処理、および乱数ビット長更新処理を実行する。ランダム性評価処理、閾値更新処理、および乱数ビット長更新処理は、第１実施形態に係るメモリシステム３のコントローラ４によって実行されるランダム性評価処理と、閾値更新処理と、乱数ビット長更新処理と同じである。
また、本発明の第２実施形態に係る乱数生成装置８は、第１実施形態に係るメモリシステム３のコントローラ４によって実行される擬似乱数生成処理と同じ手順で、ランダム性評価処理、閾値更新処理、および乱数ビット長更新処理を含む擬似乱数生成処理を実行する。
次に、第２実施形態に係る乱数生成装置８の別の構成例について説明する。図１３は、本発明の第２実施形態に係る乱数生成装置の別の構成例を示すブロック図である。そして、図１４は、本発明の第２実施形態に係る本実施形態に係る乱数生成装置に含まれるＣＰＵの別の機能構成を示すブロック図である。
第２実施形態に係る乱数生成装置８の別の構成例に含まれるほとんどの構成要素は、図１１および図１１で説明した乱数生成装置８と同じである。
別の構成例における乱数生成装置８では、擬似乱数生成部８１２は、乱数生成装置８の構成要素ではなく、ＣＰＵ８１の機能要素として実装される。
擬似乱数生成部８１２によって実行される処理は、擬似乱数生成部８４によって実行される処理と同じである。
以上説明したように、第１実施形態および第２実施形態によれば、エントロピーソース１６によって生成される乱数ビットのシーケンスのランダム性を示す値が算出される。算出された値が乱数ビットのシーケンスのランダム性に関する最低目標値を上回っている間は、算出された値に基づいて、閾値と、乱数ビットのシーケンスの長さとが動的に更新される。エントロピーソース１６によって生成される乱数ビットのシーケンスのランダム性は、エントロピーソース１６の経年劣化によって低下される可能性がある。また、擬似乱数生成部１７によって生成される擬似乱数のセキュリティ強度は、擬似乱数生成部１７によってエントロピー入力として使用される乱数ビットのシーケンスのランダム性と、乱数ビットのシーケンスの長さとに基づいて決定される。そのため、算出された値に基づいて、閾値と、乱数ビットのシーケンスの長さとを動的に更新することにより、エントロピーソース１６によって生成される乱数ビットのシーケンスのランダム性の変動を確認しつつ、安定したセキュリティ強度を有する擬似乱数を生成することができる。
実施形態は例示であり、発明の範囲はそれらに限定されない。
１ 情報処理システム
２ ホスト
３ メモリシステム
４ コントローラ
５ 不揮発性メモリ
６ ランダムアクセスメモリ（ＲＡＭ）
７ バス
８ 乱数生成装置
１０ バス
１１ ホストインタフェース回路
１２ ＣＰＵ
１３ 不揮発性メモリ制御回路
１４ ＲＡＭインタフェース回路
１５ 直接メモリアクセスコントローラ（ＤＭＡＣ）
１６ エントロピーソース
１７ 擬似乱数生成部
１８ 暗号化／復号部
２１ プロセッサ
２２ メモリ
８０ バス
８１ ＣＰＵ
８２ 不揮発性メモリ
８３ エントロピーソース
８４ 擬似乱数生成部
１２１ 自己テスト部
１２２ 認証処理部
１２３ 擬似乱数生成部
１８１ 暗号化部
１８２ 復号部
８１１ 自己テスト部
８１２ 擬似乱数生成部
１２１１ ランダム性評価部
１２１２ 閾値更新部
１２１３ 乱数ビット長更新部
８１１１ ランダム性評価部
８１１２ 閾値更新部
８１１３ 乱数ビット長更新部

Claims (7)

  1. ホストに接続可能なメモリシステムであって、
    不揮発性メモリと、
    前記不揮発性メモリに対するデータの書き込みおよび読み出しを実行するコントローラと、を具備し、
    前記コントローラは、
    乱数ビットのシーケンスを生成するエントロピーソースを含み、
    前記コントローラは、
    前記エントロピーソースに前記乱数ビットのシーケンスの生成を指示し、
    前記エントロピーソースによって生成される前記乱数ビットのシーケンスのランダム性を示す値を算出し、
    前記算出した値が閾値を上回っている場合、前記乱数ビットのシーケンスをエントロピー入力として使用して擬似乱数を生成し、
    前記算出した値が前記閾値以下であり、且つ、前記算出した値が前記乱数ビットのシーケンスのランダム性に関する最低目標値を上回っている場合、前記閾値を第１の値から前記第１の値よりも小さい第２の値に更新する処理と、前記エントロピーソースによって生成されるべき前記乱数ビットのシーケンスの長さを、前記第１の値を有する前記閾値に対応する第１の長さよりも長い、前記第２の値を有する前記更新された閾値に対応する第２の長さに変更するように前記エントロピーソースに指示する処理とを実行し、
    前記エントロピーソースに前記乱数ビットのシーケンスの生成を指示し、
    前記エントロピーソースによって生成された前記第２の長さを有する前記乱数ビットのシーケンスのランダム性を示す値を算出し、
    前記第２の長さを有する前記乱数ビットのシーケンスのランダム性を示す前記算出した値が前記更新された閾値を上回っている場合、前記エントロピーソースによって生成された前記第２の長さを有する前記乱数ビットのシーケンスを前記エントロピー入力として使用して擬似乱数を生成するように構成されている
    メモリシステム。
  2. 前記コントローラは、
    前記第２の長さを有する前記乱数ビットのシーケンスのランダム性を示す前記算出した値が前記更新された閾値以下であり、且つ、前記第２の長さを有する前記乱数ビットのシーケンスのランダム性を示す前記算出した値が前記最低目標値を上回っている場合、前記更新された閾値を前記第２の値から前記第２の値よりも小さい第３の値に更新する処理と、前記エントロピーソースによって生成されるべき前記乱数ビットのシーケンスの長さを、前記第２の長さよりも長い、前記第３の値を有する前記更新された閾値に対応する第３の長さに変更するように前記エントロピーソースに指示する処理とを実行し、
    前記エントロピーソースに前記乱数ビットのシーケンスの生成を指示し、
    前記エントロピーソースによって生成された前記第３の長さを有する前記乱数ビットのシーケンスのランダム性を示す値を算出し、
    前記第３の長さを有する前記乱数ビットのシーケンスのランダム性を示す前記算出した値が前記第３の値を有する前記更新された閾値を上回っている場合、前記エントロピーソースによって生成された前記第３の長さを有する前記乱数ビットのシーケンスを前記エントロピー入力として使用して擬似乱数を生成するように構成されている、
    請求項１に記載のメモリシステム。
  3. 前記コントローラは、
    前記乱数ビットのシーケンスのランダム性を示す前記算出した値または前記第２の長さを有する前記乱数ビットのシーケンスのランダム性を示す前記算出した値が前記最低目標値以下である場合、前記ホストにエラーを通知し、前記メモリシステムを、前記ホストから受信したＩ／Ｏコマンドを実行しないエラー状態に設定するように構成されている、
    請求項１に記載のメモリシステム。
  4. 前記コントローラは、前記生成された擬似乱数を暗号鍵として使用することによって、前記不揮発性メモリに書き込むべきデータを暗号化するように構成されている、
    請求項１に記載のメモリシステム。
  5. 前記コントローラは、
    前記生成された擬似乱数を識別情報として前記ホストに通知し、
    前記ホストによって入力される識別情報が前記ホストに通知した識別情報に一致するか否かに基づいて、前記ホストに対する認証処理を実行するように構成されている、
    請求項１に記載のメモリシステム。
  6. 乱数ビットのシーケンスを生成するエントロピーソースを含み、前記乱数ビットのシーケンスをエントロピー入力として使用して擬似乱数を生成する乱数生成装置であって、
    前記エントロピーソースに前記乱数ビットのシーケンスの生成を指示し、
    前記エントロピーソースによって生成される前記乱数ビットのシーケンスのランダム性を示す値を算出し、
    前記算出した値が閾値を上回っている場合、前記乱数ビットのシーケンスをエントロピー入力として使用して擬似乱数を生成し、
    前記算出した値が前記閾値以下であり、且つ、前記算出した値が前記乱数ビットのシーケンスのランダム性に関する最低目標値を上回っている場合、前記閾値を第１の値から前記第１の値よりも小さい第２の値に更新する処理と、前記エントロピーソースによって生成されるべき前記乱数ビットのシーケンスの長さを、前記第１の値を有する前記閾値に対応する第１の長さよりも長い、前記第２の値を有する前記更新された閾値に対応する第２の長さに変更するように前記エントロピーソースに指示する処理とを実行し、
    前記エントロピーソースに前記乱数ビットのシーケンスの生成を指示し、
    前記エントロピーソースによって生成された前記第２の長さを有する前記乱数ビットのシーケンスのランダム性を示す値を算出し、
    前記第２の長さを有する前記乱数ビットのシーケンスのランダム性を示す前記算出した値が前記更新された閾値を上回っている場合、前記エントロピーソースによって生成された前記第２の長さを有する前記乱数ビットのシーケンスを前記エントロピー入力として使用して擬似乱数を生成するように構成されている、
    乱数生成装置。
  7. 前記第２の長さを有する前記乱数ビットのシーケンスのランダム性を示す前記算出した値が前記更新された閾値以下であり、且つ、前記第２の長さを有する前記乱数ビットのシーケンスのランダム性を示す前記算出した値が前記最低目標値を上回っている場合、前記更新された閾値を前記第２の値から前記第２の値よりも小さい第３の値に更新する処理と、前記エントロピーソースによって生成されるべき前記乱数ビットのシーケンスの長さを、前記第２の長さよりも長い、前記第３の値を有する前記更新された閾値に対応する第３の長さに変更するように前記エントロピーソースに指示する処理とを実行し、
    前記エントロピーソースに前記乱数ビットのシーケンスの生成を指示し、
    前記エントロピーソースによって生成された前記第３の長さを有する前記乱数ビットのシーケンスのランダム性を示す値を算出し、
    前記第３の長さを有する前記乱数ビットのシーケンスのランダム性を示す前記算出した値が前記第３の値を有する前記更新された閾値を上回っている場合、前記エントロピーソースによって生成された前記第３の長さを有する前記乱数ビットのシーケンスを前記エントロピー入力として使用して擬似乱数を生成するように構成されている、
    請求項６に記載の乱数生成装置。
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