JP2023045318A - Power supply device - Google Patents

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Atsushi Kobane
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Abstract

To easily reduce a voltage to ground generated between elements, without deteriorating filter characteristics.SOLUTION: A class D amplifier 10 includes: a full bridge switching circuit 13 that has a pair of output terminals and that converts DC power to AC power by PWM control; a filter circuit 14A that has inductors L1 to Lm as a first element connected in series and capacitors C1 to Cn as a second element and that has one end connected to one of the output terminals of the full bridge switching circuits 13; and a transformer 15 with one end connected to the other end of the filter circuit 14A and the other end connected to the other output terminal of the full bridge switching circuit 13. In the filter circuit 14A, the first element and the second element are alternately arranged.SELECTED DRAWING: Figure 3

Description

本発明は、電源装置に関する。 The present invention relates to a power supply device.

従来、プラズマ負荷などの負荷に、高周波電力を供給する高周波電源装置(単に電源装置ともいう。)が知られている。このような高周波電源装置は、例えば、D級増幅器が用いられ、直流電圧を交流電圧に変換することによって、負荷に交流電力(高周波電力)を供給している。D級増幅器は、直流電圧をスイッチング素子のスイッチング動作によって矩形波の差動電圧に変換する電圧変換回路を有している。また、電圧変換回路の後段には、共振回路として機能するフィルタ回路、トランス等が設けられており、差動電圧を正弦波電圧に変換して出力する。フィルタ回路は、インダクタL(コイルL)とキャパシタC(コンデンサC)とを含むLCフィルタが一般的に用いられている。なお、高周波電源装置の出力周波数は、例えば13.56MHz、27.12MHz、40.68MHz等の工業用のRF帯(Radio Frequency)の周波数である。 2. Description of the Related Art Conventionally, a high-frequency power supply (simply referred to as a power supply) that supplies high-frequency power to a load such as a plasma load is known. Such a high-frequency power supply uses, for example, a class D amplifier, and converts a DC voltage into an AC voltage to supply AC power (high-frequency power) to a load. A class D amplifier has a voltage conversion circuit that converts a DC voltage into a square-wave differential voltage by the switching operation of switching elements. In addition, a filter circuit, a transformer, and the like functioning as a resonance circuit are provided at the subsequent stage of the voltage conversion circuit, and convert the differential voltage into a sine wave voltage and output it. An LC filter including an inductor L (coil L) and a capacitor C (capacitor C) is generally used for the filter circuit. The output frequency of the high-frequency power supply is, for example, an industrial RF band (Radio Frequency) such as 13.56 MHz, 27.12 MHz, or 40.68 MHz.

特開2003-143861号公報JP-A-2003-143861 特開2017-054646号公報JP 2017-054646 A 特開2018-057223号公報JP 2018-057223 A

一般的に、このLCフィルタの特性は、次式により表される。
Q=2πfL/Rpri (Rpri:1次側の見かけの負荷抵抗値)
Generally, the characteristics of this LC filter are represented by the following equation.
Q=2πfL/R pri (R pri : Apparent load resistance value on the primary side)

すなわち、Q値が大きいほどフィルタ特性は良いが、次式に示すように、Q値に比例してインダクタL及びキャパシタCに印加される電圧は上昇する。
|V|=|V|=Q|VRpri
That is, the larger the Q value, the better the filter characteristics, but the voltage applied to the inductor L and the capacitor C increases in proportion to the Q value, as shown in the following equation.
|V C |=|V L |=Q|V Rpri |

この場合において、キャパシタCに印加される電圧VとインダクタLに印加される電圧Vとは互いに打ち消しあって相殺される位相となっている。 In this case, the voltage VC applied to the capacitor C and the voltage VL applied to the inductor L have phases that cancel each other out.

しかしながら、インダクタL-キャパシタC間の配線には相殺される前の電圧が印加され、
電圧Q|VRpri
がそのまま印加される。よってL-C間に生じる対地間電圧は上昇することとなっていた。したがって、絶縁確保の必要から、素子の大型化や構造上の制約が生じる虞があった。
However, a voltage before being canceled is applied to the wiring between the inductor L and the capacitor C,
Voltage Q|V Rpri |
is applied as is. Therefore, the voltage to ground generated between LC was supposed to rise. Therefore, there is a risk that the size of the device will increase and structural restrictions will arise due to the need to ensure insulation.

本発明は、上記に鑑みてなされたものであって、その目的とするところは、フィルタ特性を劣化させることなく、素子間に生じる対地間電圧を簡便に低減させることにある。 SUMMARY OF THE INVENTION The present invention has been made in view of the above, and an object of the present invention is to easily reduce the voltage to ground generated between elements without deteriorating filter characteristics.

本実施形態に係る電源装置は、一対の出力端子を有し、直流電圧を交流電圧に変換する電圧変換回路と、直列接続された第1素子としてのインダクタと第2素子としてのキャパシタとを有し、一端が前記電圧変換回路の一方の前記出力端子に接続されたフィルタ回路と、一端が前記フィルタ回路の他端に接続され、他端が前記電圧変換回路の他方の前記出力端子に接続されたトランスと、を備え、前記第1素子の個数をm(m:1以上の自然数)とし、前記第2素子の個数をn(n:1以上の自然数)とした場合に、m×n≧2であり、さらに前記フィルタ回路に設定されるインダクタンスをLL0とし、キャパシタンスをCC0とした場合に、m個の前記第1素子のインダクタンスは、それぞれLL1、LL2、LL3、…、LLmであり、n個の前記第2素子のキャパシタンスは、それぞれCC1、CC2、CC3、…、CCnであり、
LL1+LL2+LL3+…+LLm=LL0
1/CC1+1/CC2+1/CC3+…+1/CCn=1/CC0
とされており、前記フィルタ回路は、前記第1素子と前記第2素子とが交互に配置されている。
A power supply device according to the present embodiment has a pair of output terminals, a voltage conversion circuit that converts a DC voltage to an AC voltage, and an inductor as a first element and a capacitor as a second element that are connected in series. and a filter circuit having one end connected to one of the output terminals of the voltage conversion circuit, one end connected to the other end of the filter circuit, and the other end connected to the other output terminal of the voltage conversion circuit. and a transformer, wherein m×n≧ 2, and when the inductance set in the filter circuit is LL0 and the capacitance is CC0, the inductances of the m first elements are LL1, LL2, LL3, . the capacitances of the second elements are CC1, CC2, CC3, . . . , CCn, respectively;
LL1+LL2+LL3+...+LLm=LL0
1/CC1+1/CC2+1/CC3+...+1/CCn=1/CC0
In the filter circuit, the first elements and the second elements are alternately arranged.

上記構成によれば、フィルタ特性を劣化させることなく、1個の第1素子と1個の第2素子とによってフィルタ回路が構成される場合に比べて、第1素子と第2素子との間(素子間配線)に生じる対地間電圧を低減させることができる。 According to the above configuration, as compared with the case where the filter circuit is configured with one first element and one second element, the It is possible to reduce the voltage to ground generated in (wiring between elements).

また、前記フィルタ回路において、前記第1素子の個数が2以上の場合は、前記第1素子は全て同じインダクタンスを有し、前記第2素子の個数が2以上の場合は、前記第2素子は全て同じキャパシタンスを有している。 Further, in the filter circuit, when the number of the first elements is two or more, all the first elements have the same inductance, and when the number of the second elements is two or more, the second elements are All have the same capacitance.

上記構成によれば、第1素子に印加される電圧を均等に低下させることができ、また、第2素子に印加される電圧を均等に低下させることができるので、フィルタ回路全体において、第1素子及び第2素子間の電圧を均等に低下させることができる。 According to the above configuration, the voltage applied to the first element can be evenly lowered, and the voltage applied to the second element can be evenly lowered. The voltage between the element and the second element can be lowered evenly.

実施形態によれば、フィルタ特性を劣化させることなく、素子間(素子間配線)に生じる対地間電圧を低減させることができるという効果を奏する。 According to the embodiment, it is possible to reduce the voltage to ground generated between elements (inter-element wiring) without deteriorating filter characteristics.

図1は、D級増幅器の概要構成ブロック図である。FIG. 1 is a schematic configuration block diagram of a class D amplifier. 図2は、従来のD級増幅器の要部構成の説明図である。FIG. 2 is an explanatory diagram of the essential configuration of a conventional class D amplifier. 図3は、第1実施形態の説明図である。FIG. 3 is an explanatory diagram of the first embodiment. 図4は、第1実施形態の第1具体例の説明図である。FIG. 4 is an explanatory diagram of a first specific example of the first embodiment. 図5は、第1実施形態の第2具体例の説明図である。FIG. 5 is an explanatory diagram of a second specific example of the first embodiment. 図6は、第2実施形態の説明図である。FIG. 6 is an explanatory diagram of the second embodiment. 図7は、第2実施形態の第1具体例の説明図である。FIG. 7 is an explanatory diagram of a first specific example of the second embodiment. 図8は、第2実施形態の第2具体例の説明図である。FIG. 8 is an explanatory diagram of a second specific example of the second embodiment. 図9は、第3実施形態の説明図である。FIG. 9 is an explanatory diagram of the third embodiment. 図10は、第3実施形態の具体例の説明図である。FIG. 10 is an explanatory diagram of a specific example of the third embodiment.

次に実施形態について図面を参照して説明する。
図1は、D級増幅器の概要構成ブロック図である。
D級増幅器10は、PWM回路11と、ゲートドライバ部12と、フルブリッジスイッチング回路13と、LCフィルタ(ロウパスフィルタ)14と、トランス15と、直流電源部16と、を備えている。
Next, embodiments will be described with reference to the drawings.
FIG. 1 is a schematic configuration block diagram of a class D amplifier.
The class D amplifier 10 includes a PWM circuit 11 , a gate driver section 12 , a full bridge switching circuit 13 , an LC filter (low pass filter) 14 , a transformer 15 and a DC power supply section 16 .

PWM回路11は、PWM制御信号SPWMを生成し、ゲー度ドライバ部12に出力する。
ゲートドライバ部12は、PWM制御信号に基づいてフルブリッジスイッチング回路13を構成しているトランジスタのゲート端子に供給されるゲート駆動信号GD1~GD4を出力する。
The PWM circuit 11 generates a PWM control signal SPWM and outputs it to the gate driver section 12 .
The gate driver section 12 outputs gate drive signals GD1 to GD4 to be supplied to the gate terminals of the transistors forming the full bridge switching circuit 13 based on the PWM control signal.

フルブリッジスイッチング回路13は、ゲート駆動信号GD1~GD4に基づいて駆動される。
LCフィルタ14は、m個のインダクタとn個のキャパシタとによって構成されており、インダクタとキャパシタとが交互に直列に接続されている。
ここで、mは1以上の自然数、nは1以上の自然数、かつ、m×n≧2となっている。
The full bridge switching circuit 13 is driven based on gate drive signals GD1-GD4.
The LC filter 14 is composed of m inductors and n capacitors, and the inductors and capacitors are alternately connected in series.
Here, m is a natural number of 1 or more, n is a natural number of 1 or more, and m×n≧2.

また、1個(一つ)のインダクタとは、物理的に1個のインダクタを示すものではなく、例えば2個のインダクタが直接接続されている場合は、1個のインダクタであると見なす。同様に、1個(一つ)のキャパシタとは、物理的に1個のキャパシタを示すものではなく、例えば2個のキャパシタが直接接続されている場合は、1個のキャパシタであるとみなす。 Also, one (one) inductor does not physically indicate one inductor, and for example, when two inductors are directly connected, it is regarded as one inductor. Similarly, one (one) capacitor does not physically indicate one capacitor. For example, when two capacitors are directly connected, they are regarded as one capacitor.

そのため、インダクタ→インダクタ→キャパシタ→インダクタという順番で接続されている場合は、1個のインダクタと1個のキャパシタと1個のインダクタとが直列接続されているとみなす。また、キャパシタ→キャパシタ→インダクタ→インダクタ→インダクタ→キャパシタという順番で接続されている場合は、1個のキャパシタと1個のインダクタと1個のキャパシタとが直列接続されているとみなす。以下の実施形態でも同様である。 Therefore, when they are connected in the order inductor->inductor->capacitor->inductor, it is considered that one inductor, one capacitor, and one inductor are connected in series. Also, when they are connected in the order of capacitor->capacitor->inductor->inductor->inductor->capacitor, it is considered that one capacitor, one inductor and one capacitor are connected in series. The same applies to the following embodiments.

また、インダクタとキャパシタとを直列接続するに際し、インダクタを第1の素子とし、キャパシタの第2の素子とした場合に、第1の素子及び第2の素子のうち、いずれか一方の一つの素子が、いずれか他方の一対の素子に挟まれた箇所が含まれる。この場合において、一対のいずれか一方の素子の間にいずれか他方の一つの素子が配置されたとは、一方の素子-他方の素子-一方の素子の順番で三つの素子が直列接続された状態をいう。例えば、一方の素子がインダクタであり、他方の素子がキャパシタである場合には、インダクタ-キャパシタ-インダクタの順番で直列接続された状態であり、一方の素子がキャパシタであり、他方の素子がインダクタである場合には、キャパシタ-インダクタ-キャパシタの順番で接続された状態である。
さらにインダクタ(第1素子)及びキャパシタ(第2素子)は、印加電圧の変動が逆方向であるため、印加電圧の変動を相殺可能なように交互に配置されている。以下の実施形態でも同様である。
Further, when connecting an inductor and a capacitor in series, if the inductor is used as the first element and the capacitor is used as the second element, either one of the first element and the second element However, the portion sandwiched between the other pair of elements is included. In this case, placing one element between any one of a pair of elements refers to the state in which three elements are connected in series in the order of one element - the other element - one element Say. For example, when one element is an inductor and the other element is a capacitor, it is a state of being connected in series in the order of inductor-capacitor-inductor, one element being a capacitor and the other element being an inductor. , it means that they are connected in the order of capacitor-inductor-capacitor.
Furthermore, the inductor (first element) and the capacitor (second element) are arranged alternately so that the applied voltage fluctuation can be canceled out because the applied voltage fluctuation is in the opposite direction. The same applies to the following embodiments.

トランス15は、1次側コイルに印加された電圧を、1次側コイルと2次側のコイルの巻き数比により変圧し、負荷LDに供給する。 The transformer 15 transforms the voltage applied to the primary side coil according to the turns ratio of the primary side coil and the secondary side coil, and supplies it to the load LD.

直流電源部16は、フルブリッジスイッチング回路13を介して負荷LDに対して電力を供給する。なお、以下の説明では、D級増幅器10を構成する各部を動作させるための電力供給は図示しない電源回路により行われるものとする。 The DC power supply unit 16 supplies power to the load LD via the full bridge switching circuit 13 . In the following description, it is assumed that a power supply circuit (not shown) supplies power for operating each part of the class D amplifier 10 .

まず、実施形態の動作を説明するに先立ち、従来のD級増幅器の問題点について説明する。
図2は、従来のD級増幅器の要部構成の説明図である。
図2においては、図1と同様の部分については、同一の符号を付すものとする。
First, prior to explaining the operation of the embodiment, the problems of the conventional class D amplifier will be explained.
FIG. 2 is an explanatory diagram of the essential configuration of a conventional class D amplifier.
In FIG. 2, parts similar to those in FIG. 1 are denoted by the same reference numerals.

フルブリッジスイッチング回路13は、図2(A)に示すように、第1アッパーアームを構成するとともに、ゲート端子にゲート駆動信号GD1が入力される第1アッパートランジスタTU1と、第2アッパーアームを構成するとともに、ゲート端子にゲート駆動信号GD2が入力される第2アッパートランジスタTU2と、第1ロアアームを構成するとともに、ゲート端子にゲート駆動信号GD3が入力される第1ロアトランジスタTU3と、第2ロアアームを構成するとともに、ゲート端子にゲート駆動信号GD4が入力される第2ロアトランジスタTU4と、を備えている。 As shown in FIG. 2A, the full bridge switching circuit 13 constitutes a first upper arm, a first upper transistor TU1 whose gate terminal receives a gate drive signal GD1, and a second upper arm. A second upper transistor TU2 having a gate terminal to which a gate driving signal GD2 is input, a first lower transistor TU3 constituting a first lower arm and having a gate terminal to which a gate driving signal GD3 is input, and a second lower arm. and a second lower transistor TU4 having a gate terminal to which a gate drive signal GD4 is input.

この場合において、各トランジスタTU1~TU4のドレイン端子-ソース端子間には、寄生ダイオードが形成されている。 In this case, a parasitic diode is formed between the drain terminal and the source terminal of each of the transistors TU1-TU4.

LCフィルタ14Pは、インダクタL0と、インダクタL0に対して直列接続されたキャパシタC0と、を備えている。このLCフィルタ14Pは、共振回路として機能する。 The LC filter 14P includes an inductor L0 and a capacitor C0 connected in series with the inductor L0. This LC filter 14P functions as a resonance circuit.

上記構成において、フルブリッジスイッチング回路13は、直流電源部16から供給される直流電力をスイッチングにより矩形波の差動電圧を生成し、LCフィルタにより高調波成分(特に3次高調波及び5次高調波)を除去して、正弦波電圧(交流電圧)としてトランス15に供給するようになっている。 In the above configuration, the full-bridge switching circuit 13 generates a square-wave differential voltage by switching the DC power supplied from the DC power supply unit 16, and the LC filter detects harmonic components (especially the third harmonic and the fifth harmonic). wave) is removed and supplied to the transformer 15 as a sine wave voltage (AC voltage).

そして、トランス15は、1次側コイルに印加された正弦波電圧を、1次側コイルの巻き数と2次側のコイルの巻き数との比により変圧し、プラズマ装置等として構成されている負荷LDに供給する。 The transformer 15 transforms the sinusoidal voltage applied to the primary side coil according to the ratio of the number of turns of the primary side coil and the number of turns of the secondary side coil, and is configured as a plasma device or the like. It feeds the load LD.

ここで、LCフィルタの一般的な特性について説明する。
一般的に、LCフィルタの特性は、以下で示されるQ(Quality Factor)の値が大きいほどフィルタ特性は良いこととされている。
Here, general characteristics of LC filters are described.
Generally, it is said that the larger the value of Q (Quality Factor) shown below, the better the filter characteristics of the LC filter.

Figure 2023045318000002
Figure 2023045318000002

しかし、インダクタL0に印加される電圧V及びキャパシタC0に印加される電圧Vは、次式で示すように、Qの値に比例して上昇する。 However, the voltage V L applied to inductor L0 and the voltage V C applied to capacitor C0 rise in proportion to the value of Q, as shown by the following equations.

Figure 2023045318000003
Figure 2023045318000003

この場合において、電圧Vの位相及び電圧Vの位相は、互いに打ち消しあう位相となっているがインダクタL0-キャパシタC0間の配線においては、打ち消す前の電圧 In this case, the phase of the voltage V L and the phase of the voltage V C are phases that cancel each other.

Figure 2023045318000004
Figure 2023045318000004

がそのまま印加される。よってインダクタL0-キャパシタC0間に生じる対地間電圧は上昇する。 is applied as is. Therefore, the voltage to ground generated between inductor L0 and capacitor C0 increases.

より詳細には、LCフィルタ14Pを構成しているインダクタL0とキャパシタC0との間の配線における電圧V_HV0を回路シミュレータにより求めると、図2(B)に示すように、トランジスタTU1~TU4のスイッチングがなされる時刻t1及び時刻t2において、インダクタL0とキャパシタC0との間の配線における電圧V_HV0が高電圧となることがわかる。 More specifically, when the voltage V_HV0 in the wiring between the inductor L0 and the capacitor C0 forming the LC filter 14P is obtained by a circuit simulator, as shown in FIG. It can be seen that at time t1 and time t2, the voltage V_HV0 on the wiring between inductor L0 and capacitor C0 becomes a high voltage.

なお、直流電源部16及びLCフィルタ14Pは接地されていないので、LCフィルタ14Pの位置における電位は不確定である。そのため、フルブリッジスイッチング回路13の出力波形の振幅中心は0ボルトにならない場合がある。そこで、フルブリッジスイッチング回路13の出力波形の振幅中心が0ボルトの交流波形となるように回路シミュレータの条件を設定した。以下では、上記に留意したうえで、シミュレーション結果における電圧のピーク値(以下、ピーク値)を用いて各条件を比較した。なお、必要に応じて電圧ピークピーク値(以下、ピークピーク値)を用いて説明する。 Since the DC power supply unit 16 and the LC filter 14P are not grounded, the potential at the position of the LC filter 14P is uncertain. Therefore, the center of the amplitude of the output waveform of the full-bridge switching circuit 13 may not be 0 volts. Therefore, the conditions of the circuit simulator are set so that the amplitude center of the output waveform of the full-bridge switching circuit 13 becomes an AC waveform with 0 volts. In the following, each condition is compared using the peak value of the voltage (hereinafter referred to as peak value) in the simulation results, taking into account the above. In addition, it demonstrates using a voltage peak-peak value (henceforth a peak-peak value) as needed.

図2(B)の例では、直流電源部16の出力電圧が400ボルト、トランス15の巻き数比が1:2のときに、電圧V_HV0がピーク値で約2,440ボルトになっている。この際、トランス15の2次側における電圧は、ピーク値で約1,010ボルトであるので、電圧V_HV0が高電圧であることが分かる。この結果、絶縁確保の観点から、素子の大型化や、構造上の制約を受ける虞があった。 In the example of FIG. 2B, when the output voltage of the DC power supply unit 16 is 400 volts and the turns ratio of the transformer 15 is 1:2, the peak value of the voltage V_HV0 is approximately 2,440 volts. At this time, since the voltage on the secondary side of the transformer 15 has a peak value of about 1,010 volts, it can be seen that the voltage V_HV0 is a high voltage. As a result, from the viewpoint of ensuring insulation, there is a possibility that the size of the device will increase and that there will be structural restrictions.

そこで、以下の実施形態においては、フィルタ特性の低下を招くことなく、インダクタ-キャパシタ間に生じる対地間電圧を抑制することを目的としている。 Therefore, in the following embodiments, it is an object to suppress the voltage to ground generated between the inductor and the capacitor without degrading the filter characteristics.

[1]第1実施形態
図3は、第1実施形態の説明図である。
図3において、図1及び図2と同様の部分には、同一の符号を付すものとする。
[1] First Embodiment FIG. 3 is an explanatory diagram of the first embodiment.
In FIG. 3, parts similar to those in FIGS. 1 and 2 are denoted by the same reference numerals.

以下の説明においては、LCフィルタを構成している直列接続されたインダクタの個数をmとし、直列接続されたキャパシタの個数をnとする。ここで、m及びnは1以上の自然数、且つ、m×n≧2であるものとする。 In the following description, m is the number of series-connected inductors forming the LC filter, and n is the number of series-connected capacitors. Here, m and n are natural numbers of 1 or more, and m×n≧2.

図3のLCフィルタ14Aにおいては、m=n-1となっている。
また、図3に示すLCフィルタ14Aにおいては、図2に示したLCフィルタ14Pと同一の特性を持たせるものとして説明を行う。
In the LC filter 14A of FIG. 3, m=n-1.
Also, the LC filter 14A shown in FIG. 3 will be described as having the same characteristics as the LC filter 14P shown in FIG.

すなわち、インダクタL1~Ln-1のインダクタンスをインダクタンスLL1~LL(n-1)とした場合、インダクタL0のインダクタンスLL0との関係は、次式のようになっている。
LL0=LL1+LL2+…+LL(n-2)+LL(n-1)
That is, when the inductances of inductors L1 to Ln-1 are assumed to be inductances LL1 to LL(n-1), the relationship between inductor L0 and inductance LL0 is as follows.
LL0=LL1+LL2+...+LL(n-2)+LL(n-1)

また、キャパシタC1~CnのキャパシタンスをキャパシタンスCC1~CCnとした場合、キャパシタC0のキャパシタンスCC0との関係は、次式のようになっている。
1/CC0=1/CC1+1/CC2+…+1/CC(n-1)+1/CCn
When the capacitances of the capacitors C1 to Cn are CC1 to CCn, the relationship between the capacitance CC0 of the capacitor C0 and the capacitance CC0 is as follows.
1/CC0=1/CC1+1/CC2+...+1/CC(n-1)+1/CCn

まず、第1実施形態の第1具体例について説明する。
図4は、第1実施形態の第1具体例の説明図である。
ここでは、理解の容易のため、m=n-1=1の場合(インダクタが1つであり、キャパシタが2つの場合)を例として具体的に説明する。
First, a first specific example of the first embodiment will be described.
FIG. 4 is an explanatory diagram of a first specific example of the first embodiment.
Here, for ease of understanding, a case of m=n−1=1 (one inductor and two capacitors) will be described in detail as an example.

図4において、図2と同様の部分には、同一の符号を付すものとする。
図4において、図2と異なる点は、キャパシタC0に代えて、インダクタL0の前段に接続したキャパシタC1及びインダクタL0の後段に接続したキャパシタC2を設けた点である。
また図4において、キャパシタC1、インダクタL0、キャパシタC2の部分が、一対のいずれか一方の素子(ここでは、第2素子であるキャパシタ)の間にいずれか他方の一つの素子(ここでは、第1素子であるインダクタ)が配置された箇所となっている。
In FIG. 4, the same reference numerals are given to the same parts as in FIG.
4 differs from FIG. 2 in that a capacitor C1 connected to the front stage of the inductor L0 and a capacitor C2 connected to the rear stage of the inductor L0 are provided instead of the capacitor C0.
In FIG. 4, the capacitor C1, the inductor L0, and the capacitor C2 are positioned between one of the pair of elements (here, the capacitor as the second element) and the other one element (here, the second element). 1 element (inductor) is arranged.

この場合において、上述したように、キャパシタC1、C2のキャパシタンスをキャパシタンスCC1、CC2とした場合、キャパシタC0のキャパシタンスCC0との関係は、次式のようになっている。
1/CC0=1/CC1+1/CC2
In this case, as described above, when the capacitances of the capacitors C1 and C2 are defined as the capacitances CC1 and CC2, the relationship between the capacitance CC0 of the capacitor C0 and the capacitance CC0 is as follows.
1/CC0=1/CC1+1/CC2

例えば、2・CC0=CC1=CC2の場合は、上記の式を満たす。 For example, 2·CC0=CC1=CC2 satisfies the above equation.

上記の例示の場合、キャパシタC1、C2のキャパシタンスは同じであり、キャパシタC1とC2とはインダクタL0を介して直列に接続されているので、キャパシタC1、C2全体に印加される電圧をV、キャパシタC1に印加される電圧をV1、キャパシタC2に印加される電圧をV2とすると、以下の通りとなる。 In the above example, the capacitances of the capacitors C1 and C2 are the same, and the capacitors C1 and C2 are connected in series via the inductor L0. Assuming that the voltage applied to C1 is V1 and the voltage applied to capacitor C2 is V2, the following is obtained.

V1=V2=V・CC2/(CC1+CC2)
=V・CC1/(CC1+CC2)
V1=V2=V·CC2/(CC1+CC2)
=V·CC1/(CC1+CC2)

一方、図2に示したキャパシタC0に印加される電圧Vc=Vであるので、キャパシタC1に印加される電圧V1と、キャパシタC2に印加される電圧V2とは、従来例の場合よりも低くなることがわかる。 On the other hand, since the voltage Vc applied to the capacitor C0 shown in FIG. 2 is equal to V, the voltage V1 applied to the capacitor C1 and the voltage V2 applied to the capacitor C2 are lower than in the conventional example. I understand.

LCフィルタ14Bを構成しているインダクタL0とキャパシタC1との間の配線における電圧V_HV1を回路シミュレータにより求めると、図4(B)に示すように、トランジスタTU1~TU4のスイッチングがなされる時刻t1及び時刻t2において、インダクタL0とキャパシタC1との間の配線における電圧V_HV1は、上昇するものの、図2(B)の場合(ピーク値で約2,440ボルト)と比較して、非常に低電圧(図4(B)の例では、ピーク値で約1,425ボルト)となっていることがわかる。 When the voltage V_HV1 in the wiring between the inductor L0 and the capacitor C1 constituting the LC filter 14B is obtained by a circuit simulator, as shown in FIG. At time t2, the voltage V_HV1 on the wire between inductor L0 and capacitor C1 rises, but remains at a very low voltage (approximately 2,440 volts peak) compared to the case of FIG. In the example of FIG. 4B, the peak value is about 1,425 volts).

同様に、LCフィルタ14Bを構成しているインダクタL0とキャパシタC2との間の配線における電圧V_HV2を回路シミュレータにより求めると、図4(B)に示すように、トランジスタTU1~TU4のスイッチングがなされる時刻t1及び時刻t2において、インダクタL0とキャパシタC2との間の配線における電圧V_HV2は、上昇はするものの、図2(B)の場合(ピーク値で約2,440ボルト)と比較して、非常に低電圧(図4(B)の例では、ピーク値で約1,425ボルト)となっていることがわかる。 Similarly, when the voltage V_HV2 in the wiring between the inductor L0 and the capacitor C2 forming the LC filter 14B is obtained by a circuit simulator, the transistors TU1 to TU4 are switched as shown in FIG. 4(B). At time t1 and time t2, the voltage V_HV2 on the wiring between inductor L0 and capacitor C2 rises, but is significantly lower than in the case of FIG. 4(B), the peak value is about 1,425 volts).

次に、第1実施形態の第2具体例について説明する。
図5は、第1実施形態の第2具体例の説明図である。
ここでは、理解の容易のため、m=n-1=2の場合を例として具体的に説明する。
図5において、図2と同様の部分には、同一の符号を付すものとする。
Next, a second specific example of the first embodiment will be described.
FIG. 5 is an explanatory diagram of a second specific example of the first embodiment.
Here, for ease of understanding, the case of m=n−1=2 will be specifically described as an example.
In FIG. 5, parts similar to those in FIG. 2 are given the same reference numerals.

図5において、図2と異なる点は、LCフィルタ14Cとして、キャパシタC0に代えて、キャパシタC1、キャパシタC2及びキャパシタC3を設け、インダクタL0に代えて、インダクタL1及びインダクタL2を設け、キャパシタC1→インダクタL2→キャパシタC2→インダクタL2→、キャパシタC3の順番で直列接続した点である。 5 differs from FIG. 2 in that the LC filter 14C includes capacitors C1, C2, and C3 instead of capacitor C0, inductors L1 and L2 instead of inductor L0, and capacitor C1→ The point is that they are connected in series in the order of inductor L2→capacitor C2→inductor L2→capacitor C3.

また図5において、キャパシタC1、インダクタL1及びキャパシタC2の部分、キャパシタC2、インダクタL2及びキャパシタC3の部分が、それぞれが、一対のいずれか一方の素子(ここでは、第2素子であるキャパシタ)の間にいずれか他方の一つの素子(ここでは、第1素子であるインダクタ)が配置された箇所となっている。 Further, in FIG. 5, the capacitor C1, the inductor L1 and the capacitor C2 portion, the capacitor C2, the inductor L2 and the capacitor C3 portion are each one of the pair of elements (here, the capacitor which is the second element). This is the place where one of the other elements (in this case, the inductor, which is the first element) is arranged between them.

同様に、インダクタL1、キャパシタC2及びインダクタL2の部分が、一対のいずれか一方の素子(ここでは、第1素子であるインダクタ)の間にいずれか他方の一つの素子(ここでは、第2素子であるキャパシタ)が配置された箇所となっている。
これらについては、以下の他の実施形態でも同様である。
Similarly, the inductor L1, capacitor C2, and inductor L2 portions are placed between one of the pair of elements (here, the inductor that is the first element) and the other one element (here, the second element). (capacitor) is arranged.
These are the same for other embodiments below.

この場合において、上述したように、キャパシタC1、C2、C3のキャパシタンスをキャパシタンスCC1、CC2、CC3とした場合、キャパシタC0のキャパシタンスCC0との関係は、次式のようになっている。
1/CC0=1/CC1+1/CC2+1/CC3
例えば、3・CC0=CC1=CC2=CC3の場合は、上記の式を満たす。
In this case, when the capacitances of the capacitors C1, C2, and C3 are set to the capacitances CC1, CC2, and CC3 as described above, the relationship between the capacitance CC0 of the capacitor C0 and the capacitance CC0 is as follows.
1/CC0=1/CC1+1/CC2+1/CC3
For example, 3·CC0=CC1=CC2=CC3 satisfies the above equation.

上記の例示の場合、キャパシタC1、C2、C3のキャパシタンスは同じであり、キャパシタC1とC2とC3とはインダクタL1とインダクタL2とを介して直列に接続されているので、キャパシタC1、C2全体に印加される電圧をV、キャパシタC1に印加される電圧をV1、キャパシタC2に印加される電圧をV2、キャパシタC3に印加される電圧をV3とすると、以下の通りとなる。 In the above example, the capacitances of capacitors C1, C2, C3 are the same, and capacitors C1, C2, and C3 are connected in series via inductors L1 and L2, so that the total capacitance of capacitors C1, C2 is Let V be the applied voltage, V1 be the voltage applied to the capacitor C1, V2 be the voltage applied to the capacitor C2, and V3 be the voltage applied to the capacitor C3.

V1=V2=V3=V・CC1/(CC1+CC2+CC3)
=V・CC2/(CC1+CC2+CC3)
=V・CC3/(CC1+CC2+CC3)
V1=V2=V3=V·CC1/(CC1+CC2+CC3)
=V·CC2/(CC1+CC2+CC3)
=V·CC3/(CC1+CC2+CC3)

この場合において、図2に示したキャパシタC0に印加される電圧Vc=Vであるので、キャパシタC1に印加される電圧V1、キャパシタC2に印加される電圧V2及びキャパシタC3に印加される電圧V3は、従来例の場合よりも低くなることがわかる。 In this case, since the voltage Vc applied to the capacitor C0 shown in FIG. 2 is Vc=V, the voltage V1 applied to the capacitor C1, the voltage V2 applied to the capacitor C2, and the voltage V3 applied to the capacitor C3 are , is lower than in the case of the conventional example.

一方、上述したように、インダクタL1、L2のインダクタンスをインダクタンスLL1、LL2とした場合、インダクタL0のインダクタンスLL0との関係は、次式のようになっている。
LL0=LL1+LL2
例えば、LL0/2=LL1=LL2の場合は、上記の式を満たす。
On the other hand, as described above, when the inductances of the inductors L1 and L2 are assumed to be the inductances LL1 and LL2, the relationship between the inductor L0 and the inductance LL0 is as follows.
LL0=LL1+LL2
For example, LL0/2=LL1=LL2 satisfies the above equation.

上記の例示の場合、インダクタL1、L2のインダクタンスの大きさは同じであり、インダクタL1とL2とはキャパシタC2を介して直列に接続されているので、インダクタL1、L2全体に印加される電圧をV10、インダクタL1に印加される電圧をV11、インダクタL2に印加される電圧をV12とすると、以下の通りとなる。
V11=V12=V10/2
In the above example, the inductors L1 and L2 have the same inductance magnitude, and the inductors L1 and L2 are connected in series via the capacitor C2. Let V10 be the voltage applied to inductor L1, V11 be the voltage applied to inductor L1, and V12 be the voltage applied to inductor L2.
V11=V12=V10/2

一方、図2に示したインダクタL0に印加される電圧V=V10であるので、インダクタL1に印加される電圧V11及びインダクタL2に印加される電圧V12は、従来例の場合よりも低くなることがわかる。 On the other hand, since the voltage V L applied to the inductor L0 shown in FIG. 2 is V10, the voltage V11 applied to the inductor L1 and the voltage V12 applied to the inductor L2 are lower than in the conventional example. I understand.

LCフィルタ14Cを構成しているキャパシタC1とインダクタL1との間の配線における電圧V_HV1、インダクタL1とキャパシタC2との間の配線における電圧V_HV2、キャパシタC2とインダクタL2との間の配線における電圧V_HV3、インダクタL2とキャパシタC3との間の配線における電圧V_HV4を回路シミュレータにより求める。 The voltage V_HV1 in the wiring between the capacitor C1 and the inductor L1 that constitute the LC filter 14C, the voltage V_HV2 in the wiring between the inductor L1 and the capacitor C2, the voltage V_HV3 in the wiring between the capacitor C2 and the inductor L2, A voltage V_HV4 in the wiring between the inductor L2 and the capacitor C3 is obtained by a circuit simulator.

この結果、図5(B)に示すように、トランジスタTU1~TU4のスイッチングがなされる時刻t1あるいは時刻t2において、キャパシタC1とインダクタL1との間の配線における電圧V_HV1及びインダクタL2とキャパシタC3との間の配線における電圧V_HV4は上昇するものの、インダクタL1とキャパシタC2との間の配線における電圧V_HV2及びキャパシタC2とインダクタL2との間の配線における電圧V_HV4は、相殺されて変動が大きく抑制されることとなり、図2(B)の場合(ピーク値で約2,440ボルト)と比較して、半分以下の非常に低電圧(図5(B)の例では、ピーク値で約1,084ボルト)となっていることがわかる。 As a result, as shown in FIG. 5B, at time t1 or time t2 when the transistors TU1 to TU4 are switched, the voltage V_HV1 in the wiring between the capacitor C1 and the inductor L1 and the voltage V_HV1 in the wiring between the inductor L2 and the capacitor C3 Although the voltage V_HV4 on the wiring between them rises, the voltage V_HV2 on the wiring between the inductor L1 and the capacitor C2 and the voltage V_HV4 on the wiring between the capacitor C2 and the inductor L2 cancel each other out, and fluctuations are greatly suppressed. As a result, compared to the case of FIG. 2 (B) (about 2,440 volts at the peak value), the voltage is very low, less than half (about 1,084 volts at the peak value in the example of FIG. 5 (B)). It can be seen that

以上の説明のように、本第1実施形態によれば、従来例と比較して、フィルタ特性を同一で、すなわち、フィルタ特性の低下を招くことなく、インダクタ-キャパシタ間に生じる対地間電圧を抑制することができる。 As described above, according to the first embodiment, compared with the conventional example, the filter characteristics are the same, that is, the voltage to ground generated between the inductor and the capacitor is reduced without deteriorating the filter characteristics. can be suppressed.

以上の説明は、キャパシタC0を2個のキャパシタC1、C2に分割して、キャパシタC1、C2のキャパシタンスをキャパシタC0のキャパシタンスの2倍とした場合であったが、設置面積が許容する範囲内において、キャパシタC0をX個(Xは、3以上の自然数)の同キャパシタンスのキャパシタに分割して、複数のキャパシタのキャパシタンスをキャパシタC0のキャパシタンスのX倍とした場合には、より一層、対地間電圧を抑制することが可能となる。 In the above description, the capacitor C0 is divided into two capacitors C1 and C2, and the capacitance of the capacitors C1 and C2 is double the capacitance of the capacitor C0. , the capacitor C0 is divided into X (X is a natural number of 3 or more) capacitors having the same capacitance, and the capacitance of the plurality of capacitors is X times the capacitance of the capacitor C0. can be suppressed.

以上の説明は、LCフィルタ14A、14B、14Cにおいて、同キャパシタンスのキャパシタで構成する場合であったが、異なるキャパシタンスを有するキャパシタを組み合わせて所望のキャパシタンスを有するキャパシタとして機能させることも可能である。 In the above description, the LC filters 14A, 14B, and 14C are configured with capacitors having the same capacitance, but it is also possible to combine capacitors having different capacitances to function as a capacitor having a desired capacitance.

この場合には、最も小さいキャパシタンスを有するキャパシタの印加電圧がインダクタ-キャパシタ間に生じる対地間電圧を規定することとなるが、フィルタ特性の低下を招くことなく、インダクタ-キャパシタ間に生じる対地間電圧を抑制することができる。 In this case, the voltage applied to the capacitor with the smallest capacitance defines the voltage to ground between the inductor and the capacitor. can be suppressed.

なお、第1素子(インダクタ)の数が2以上の場合は、第1素子のインダクタンスを全て同じにする。また、第2素子(キャパシタ)の数が2以上の場合は、第2素子のキャパシタンスを全て同じにすると、最も効果的に電圧を抑制することができる。もちろん、厳密に同じインダクタンスやキャパシタンスにすることは困難なので、許容誤差の範囲で同じインダクタンスやキャパシタンスにすればよい。これは、後述する第2実施形態等でも同様である。 When the number of first elements (inductors) is two or more, the inductances of the first elements are all made the same. Also, when the number of second elements (capacitors) is two or more, the voltage can be most effectively suppressed by setting the capacitance of all the second elements to be the same. Of course, it is difficult to make the inductance and capacitance exactly the same, so the same inductance and capacitance should be used within the allowable error range. This also applies to the second embodiment and the like, which will be described later.

また、以上の説明では、電圧変換回路として、フルブリッジスイッチング回路13を例にして説明したが、これに限定されるものではない。例えば、ハーフブリッジスイッチング回路等の他の電圧変換回路を用いることが可能である。これは、後述する第2実施形態等でも同様である。 Also, in the above description, the full bridge switching circuit 13 is used as an example of the voltage conversion circuit, but the voltage conversion circuit is not limited to this. For example, other voltage conversion circuits such as half-bridge switching circuits can be used. This also applies to the second embodiment and the like, which will be described later.

[2]第2実施形態
図6は、第2実施形態の説明図である。
図6において、第1実施形態の図1及び図2と同様の部分には、同一の符号を付すものとする。
[2] Second Embodiment FIG. 6 is an explanatory diagram of the second embodiment.
In FIG. 6, the same reference numerals are given to the same parts as in FIGS. 1 and 2 of the first embodiment.

本第2実施形態においては、LCフィルタCを構成しているインダクタの個数mは、キャパシタの個数nを用いて表した場合、m=n+1となっている。
また、図6に示すLCフィルタ14Dにおいても、図2に示したLCフィルタ14Pと同一の特性を持たせるものとして説明を行う。
In the second embodiment, the number m of inductors constituting the LC filter C is m=n+1 when expressed using the number n of capacitors.
Also, the LC filter 14D shown in FIG. 6 is described as having the same characteristics as the LC filter 14P shown in FIG.

すなわち、インダクタL1~Ln+1のインダクタンスをインダクタンスLL1~LL(n+1)とした場合、インダクタL0のインダクタンスLL0との関係は、次式のようになっている。
LL0=LL1+LL2+…+LLn+LL(n+1)
That is, when the inductances of inductors L1 to Ln+1 are assumed to be inductances LL1 to LL(n+1), the relationship between inductor L0 and inductance LL0 is as follows.
LL0=LL1+LL2+...+LLn+LL(n+1)

また、キャパシタC1~CnのキャパシタンスをキャパシタンスCC1~CCnとした場合、キャパシタC0のキャパシタンスCC0との関係は、次式のようになっている。
1/CC0=1/CC1+1/CC2+…+1/CC(n-1)+1/CCn
When the capacitances of the capacitors C1 to Cn are CC1 to CCn, the relationship between the capacitance CC0 of the capacitor C0 and the capacitance CC0 is as follows.
1/CC0=1/CC1+1/CC2+...+1/CC(n-1)+1/CCn

次に、第2実施形態の第1具体例について説明する。
図7は、第2実施形態の第1具体例の説明図である。
ここでは、理解の容易のため、m=n+1=2の場合を例として具体的に説明する。
Next, a first specific example of the second embodiment will be described.
FIG. 7 is an explanatory diagram of a first specific example of the second embodiment.
Here, for ease of understanding, the case of m=n+1=2 will be specifically described as an example.

図7において、図2と同様の部分には、同一の符号を付すものとする。
図7において、図2と異なる点は、インダクタL0に代えて、キャパシタC0の前段に接続したインダクタL1及びキャパシタC0の後段に接続したインダクタL2を設けた点である。
In FIG. 7, parts similar to those in FIG. 2 are given the same reference numerals.
7 differs from FIG. 2 in that an inductor L1 connected to the front stage of the capacitor C0 and an inductor L2 connected to the rear stage of the capacitor C0 are provided instead of the inductor L0.

この場合において、上述したように、インダクタL1、L2のインダクタンスをインダクタンスLL1、LL2とした場合、インダクタL0のインダクタンスLL0との関係は、次式のようになっている。
LL0=LL1+LL2
例えば、LL0/2=LL1=LL2の場合は、上記の式を満たす。
In this case, as described above, when the inductances of the inductors L1 and L2 are set to the inductances LL1 and LL2, the relationship between the inductor L0 and the inductance LL0 is expressed by the following equation.
LL0=LL1+LL2
For example, LL0/2=LL1=LL2 satisfies the above equation.

上記の例示の場合、インダクタL1、L2のインダクタンスの大きさは同じであり、インダクタL1とL2とはキャパシタC0を介して直列に接続されているので、インダクタL1、L2全体に印加される電圧をV10、インダクタL1に印加される電圧をV11、インダクタL2に印加される電圧をV12とすると、以下の通りとなる。
V11=V12=V10/2
In the above example, the inductors L1 and L2 have the same inductance magnitude, and the inductors L1 and L2 are connected in series via the capacitor C0. Let V10 be the voltage applied to inductor L1, V11 be the voltage applied to inductor L1, and V12 be the voltage applied to inductor L2.
V11=V12=V10/2

一方、図2に示したインダクタL0に印加される電圧V=Vであるので、インダクタL1に印加される電圧V11と、インダクタL2に印加される電圧V12とは、従来例の場合よりも低くなることがわかる。 On the other hand, since the voltage V L applied to the inductor L0 shown in FIG. 2 is V, the voltage V11 applied to the inductor L1 and the voltage V12 applied to the inductor L2 are lower than in the conventional example. I know it will be.

LCフィルタ14Eを構成しているキャパシタC0とインダクタL1との間の配線における電圧V_HV1を回路シミュレータにより求めると、図7(B)に示すように、インダクタL0とキャパシタC1との間の配線における電圧V_HV1は、図2(B)の場合(ピーク値で約2,440ボルト)と比較して、非常に低電圧(図7(B)の例では、ピーク値で約1,240ボルト)となっていることがわかる。 When the voltage V_HV1 in the wiring between the capacitor C0 and the inductor L1 that constitute the LC filter 14E is obtained by a circuit simulator, the voltage in the wiring between the inductor L0 and the capacitor C1 is obtained as shown in FIG. V_HV1 is a very low voltage (approximately 1,240 volts peak in the example of FIG. 7B) compared to the case of FIG. 2B (approximately 2,440 volts peak). It can be seen that

同様に、LCフィルタ14Cを構成しているキャパシタC0とインダクタL2との間の配線における電圧V_HV2を回路シミュレータにより求めると、図7(B)に示すように、キャパシタC0とインダクタL2との間の配線における電圧V_HV2は、上昇はするものの、図2(B)の場合(ピーク値で約2,440ボルト)と比較して、非常に低電圧(図7(B)の例では、ピーク値で約1,240ボルト)となっていることがわかる。 Similarly, when the voltage V_HV2 in the wiring between the capacitor C0 and the inductor L2 forming the LC filter 14C is obtained by a circuit simulator, the voltage between the capacitor C0 and the inductor L2 is obtained as shown in FIG. Although the voltage V_HV2 on the wiring rises, it is very low (in the example of FIG. 7B, at a peak value of about 1,240 volts).

次に、第2実施形態の第2具体例について説明する。
図8は、第2実施形態の第2具体例の説明図である。
ここでは、理解の容易のため、m=n+1=3の場合を例として具体的に説明する。
図8において、図2と同様の部分には、同一の符号を付すものとする。
Next, a second specific example of the second embodiment will be described.
FIG. 8 is an explanatory diagram of a second specific example of the second embodiment.
Here, for ease of understanding, the case of m=n+1=3 will be specifically described as an example.
In FIG. 8, parts similar to those in FIG. 2 are given the same reference numerals.

図8において、図2と異なる点は、LCフィルタ14Dとして、インダクタL0に代えて、インダクタL1、インダクタL2及びインダクタL3を設け、キャパシタC0に代えて、キャパシタC1及びキャパシタC2を設け、インダクタL1→キャパシタC1→インダクタL2→キャパシタC2→インダクタL3の順番で直列接続した点である。 8 differs from FIG. 2 in that, as the LC filter 14D, inductors L1, L2 and L3 are provided instead of inductor L0, capacitors C1 and C2 are provided instead of capacitor C0, and inductor L1→ The point is that they are connected in series in the order of capacitor C1→inductor L2→capacitor C2→inductor L3.

この場合において、上述したように、インダクタL1、L2、L3のインダクタンスをインダクタンスLL1、LL2、LL3とした場合、インダクタL0のインダクタンスLL0との関係は、次式のようになっている。
LL0=LL1+LL2+LL3
すなわち、インダクタンスLL1=LL0/3、インダクタンスLL2=LL0/3、インダクタンスLL3=LL0/3となっている。
例えば、LL0/3=LL1=LL2=LL3の場合は、上記の式を満たす。
In this case, when the inductances of the inductors L1, L2, and L3 are set to the inductances LL1, LL2, and LL3 as described above, the relationship between the inductor L0 and the inductance LL0 is as follows.
LL0=LL1+LL2+LL3
That is, inductance LL1=LL0/3, inductance LL2=LL0/3, and inductance LL3=LL0/3.
For example, LL0/3=LL1=LL2=LL3 satisfies the above equation.

上記の例示の場合、インダクタL1、L2、L3のインダクタンスの大きさは同じであり、インダクタL1とL2とL3とはキャパシタC1とキャパシタC2とを介して直列に接続されているので、インダクタL1、L2、L3全体に印加される電圧をV10、インダクタL1に印加される電圧をV11、インダクタL2に印加される電圧をV12とすると、以下の通りとなる。
V11=V12=V13=V10/3
In the above example, inductors L1, L2, and L3 have the same inductance, and inductors L1, L2, and L3 are connected in series via capacitor C1 and capacitor C2. Let V10 be the voltage applied across L2 and L3, V11 be the voltage applied to inductor L1, and V12 be the voltage applied to inductor L2.
V11=V12=V13=V10/3

この場合において、図2に示したインダクタL0に印加される電圧V=Vであるので、インダクタL1に印加される電圧V11、インダクタL2に印加される電圧V12及びインダクタL3に印加される電圧V13は、従来例の場合よりも低くなることがわかる。 In this case, since the voltage V L applied to the inductor L0 shown in FIG. 2 is V, the voltage V11 applied to the inductor L1, the voltage V12 applied to the inductor L2, and the voltage V13 applied to the inductor L3 is lower than that of the conventional example.

一方、上述したように、キャパシタC1、C2のインダクタンスをキャパシタンスCC1、CC2とした場合、キャパシタC0のキャパシタンスCC0との関係は、次式のようになっている。
1/CC0=1/CC1+1/CC2
すなわち、キャパシタンスCC1=2・CC0、キャパシタンスCC2=2・CC0となっている。
例えば、2・CC0=CC1=CC2の場合は、上記の式を満たす。
On the other hand, as described above, when the inductances of the capacitors C1 and C2 are the capacitances CC1 and CC2, the relationship between the capacitance CC0 of the capacitor C0 and the capacitance CC0 is as follows.
1/CC0=1/CC1+1/CC2
That is, the capacitance CC1=2.CC0 and the capacitance CC2=2.CC0.
For example, 2·CC0=CC1=CC2 satisfies the above equation.

上記の例示の場合、キャパシタC1、C2のキャパシタンスは同じであり、キャパシタC1とC2とはインダクタL2を介して直列に接続されているので、キャパシタC1、C2全体に印加される電圧をV、キャパシタC1に印加される電圧をV1、キャパシタC2に印加される電圧をV2とすると、以下の通りとなる。
V1=V2=V・CC1/(CC1+CC2)
=V・CC2/(CC1+CC2)
In the above example, the capacitances of the capacitors C1 and C2 are the same, and the capacitors C1 and C2 are connected in series via the inductor L2. Assuming that the voltage applied to C1 is V1 and the voltage applied to capacitor C2 is V2, the following is obtained.
V1=V2=V·CC1/(CC1+CC2)
=V·CC2/(CC1+CC2)

この場合において、図2に示したキャパシタC0に印加される電圧Vc=Vであるので、キャパシタC1に印加される電圧V1及びキャパシタC2に印加される電圧V2に印加される電圧V3は、従来例の場合よりも低くなることがわかる。 In this case, since the voltage Vc=V applied to the capacitor C0 shown in FIG. 2, the voltage V1 applied to the capacitor C1, the voltage V3 applied to the voltage V2 applied to the capacitor C2, and It can be seen that it is lower than in the case of

LCフィルタ14Fを構成しているインダクタL1とキャパシタC1との間の配線における電圧V_HV1、キャパシタC1とインダクタL2との間の配線における電圧V_HV2、インダクタL2とキャパシタC2との間の配線における電圧V_HV3、キャパシタC2とインダクタL3との間の配線における電圧V_HV4を回路シミュレータにより求める。 The voltage V_HV1 in the wiring between the inductor L1 and the capacitor C1 that constitute the LC filter 14F, the voltage V_HV2 in the wiring between the capacitor C1 and the inductor L2, the voltage V_HV3 in the wiring between the inductor L2 and the capacitor C2, A voltage V_HV4 in the wiring between the capacitor C2 and the inductor L3 is obtained by a circuit simulator.

この結果、図8(B)に示すように、トランジスタTU1~TU4のスイッチングがなされる時刻t1あるいは時刻t2において、インダクタL1とキャパシタC1との間の配線における電圧V_HV1、キャパシタC1とインダクタL2との間の配線における電圧V_HV2、インダクタL2とキャパシタC2との間の配線における電圧V_HV3、キャパシタC2とインダクタL3との間の配線における電圧V_HV4は、変動するものの、相殺されて変動が大きく抑制されることとなり、図2(B)の場合(ピーク値で約2,440ボルト)と比較して、半分以下の非常に低電圧(図8(B)の例では、ピーク値で約1,011ボルト)となっていることがわかる。 As a result, as shown in FIG. 8B, at time t1 or time t2 when the transistors TU1 to TU4 are switched, the voltage V_HV1 in the wiring between the inductor L1 and the capacitor C1 and the voltage V_HV1 in the wiring between the capacitor C1 and the inductor L2 Although the voltage V_HV2 on the wiring between them, the voltage V_HV3 on the wiring between the inductor L2 and the capacitor C2, and the voltage V_HV4 on the wiring between the capacitor C2 and the inductor L3 fluctuate, they cancel each other out and the fluctuations are greatly suppressed. As a result, compared to the case of FIG. 2(B) (approximately 2,440 volts at the peak value), the voltage is very low, less than half (approximately 1,011 volts at the peak value in the example of FIG. 8(B)). It can be seen that

以上の説明のように、本第2実施形態によれば、第1実施形態と同様に、従来例と比較して、フィルタ特性を同一で、すなわち、フィルタ特性の低下を招くことなく、インダクタ-キャパシタ間に生じる対地間電圧を抑制することができる。 As described above, according to the second embodiment, similar to the first embodiment, compared with the conventional example, the filter characteristics are the same, that is, the filter characteristics are not degraded. A voltage to ground generated between capacitors can be suppressed.

以上の第2実施形態での説明は、インダクタL0を2個に分割する場合及びインダクタL0を3個のインダクタに分割し、かつ、キャパシタC0を2個のキャパシタC1、C2に分割する場合であったが、設置面積が許容可能な場合には、インダクタ及びキャパシタの分割数を同様に増加させることによりより一層、対地間電圧を抑制することが可能となる。 The above description of the second embodiment relates to the case where the inductor L0 is divided into two, the inductor L0 is divided into three inductors, and the capacitor C0 is divided into two capacitors C1 and C2. However, if the installation area is acceptable, the voltage to ground can be further suppressed by similarly increasing the number of divisions of the inductor and the capacitor.

以上の説明は、LCフィルタ14D、14E、14Fにおいて、同インダクタンスのインダクタ及び同キャパシタンスのキャパシタで構成する場合であったが、異なるインダクタンスを有するインダクタを組み合わせて所望のインダクタンスを有するインダクタとして機能させ、あるいは、異なるキャパシタンスを有するキャパシタを組み合わせて所望のキャパシタンスを有するキャパシタとして機能させることも可能である。 In the above description, the LC filters 14D, 14E, and 14F are configured with inductors having the same inductance and capacitors having the same capacitance. Alternatively, capacitors with different capacitances can be combined to function as a capacitor with the desired capacitance.

この場合には、最も大きいインダクタンスを有するインダクタの電圧あるいは、最も小さいキャパシタンスを有するキャパシタの印加電圧がインダクタ-キャパシタ間に生じる対地間電圧を規定することとなるが、フィルタ特性の低下を招くことなく、インダクタ-キャパシタ間に生じる対地間電圧を抑制することができる。 In this case, the voltage across the inductor with the largest inductance or the applied voltage across the capacitor with the smallest capacitance defines the voltage-to-ground generated between the inductor and the capacitor, without degrading the filter characteristics. , the voltage to ground generated between the inductor and the capacitor can be suppressed.

[3]第3実施形態
図9は、第3実施形態の説明図である。
図9において、第1実施形態の図1及び図2と同様の部分には、同一の符号を付すものとする。
[3] Third Embodiment FIG. 9 is an explanatory diagram of the third embodiment.
In FIG. 9, parts similar to those in FIGS. 1 and 2 of the first embodiment are denoted by the same reference numerals.

本第3実施形態においては、LCフィルタを構成しているインダクタの個数mは、キャパシタの個数nを用いて表した場合、m=nとなっている。
また、図9に示すLCフィルタ14Gにおいても、図2に示したLCフィルタ14Pと同一の特性を持たせるものとして説明を行う。
In the third embodiment, the number m of inductors constituting the LC filter is m=n when expressed using the number n of capacitors.
Also, the LC filter 14G shown in FIG. 9 will be described as having the same characteristics as the LC filter 14P shown in FIG.

すなわち、インダクタL1~LnのインダクタンスをインダクタンスLL1~LLnとした場合、インダクタL0のインダクタンスLL0との関係は、次式のようになっている。
LL0=LL1+LL2+…+LL(n-1)+LLn
That is, when the inductances of the inductors L1 to Ln are assumed to be the inductances LL1 to LLn, the relationship between the inductor L0 and the inductance LL0 is as follows.
LL0=LL1+LL2+...+LL(n-1)+LLn

また、キャパシタC1~CnのキャパシタンスをキャパシタンスCC1~CCnとした場合、キャパシタC0のキャパシタンスCC0との関係は、次式のようになっている。
1/CC0=1/CC1+1/CC2+…+1/CC(n-1)+1/CCn
When the capacitances of the capacitors C1 to Cn are CC1 to CCn, the relationship between the capacitance CC0 of the capacitor C0 and the capacitance CC0 is as follows.
1/CC0=1/CC1+1/CC2+...+1/CC(n-1)+1/CCn

次に、第3実施形態の第1具体例について説明する。
図10は、第3実施形態の具体例の説明図である。
ここでは、理解の容易のため、m=n=2の場合を例として具体的に説明する。
図10において、図2と同様の部分には、同一の符号を付すものとする。
Next, a first specific example of the third embodiment will be described.
FIG. 10 is an explanatory diagram of a specific example of the third embodiment.
Here, for ease of understanding, the case of m=n=2 will be specifically described as an example.
In FIG. 10, parts similar to those in FIG. 2 are given the same reference numerals.

図10において、図2と異なる点は、キャパシタC0に代えてキャパシタC1及びキャパシタC2を設け、インダクタL0に代えて、インダクタL1及びインダクタL2を設け、キャパシタC1→インダクタL1→キャパシタC2→インダクタL2の順番で直列接続した点である。 10 differs from FIG. 2 in that capacitor C1 and capacitor C2 are provided instead of capacitor C0, inductor L1 and inductor L2 are provided instead of inductor L0, and capacitor C1→inductor L1→capacitor C2→inductor L2. It is a point connected in series in order.

この場合において、上述したように、インダクタL1、L2のインダクタンスをインダクタンスLL1、LL2とした場合、インダクタL0のインダクタンスLL0との関係は、次式のようになっている。
L0=LL1+LL2
In this case, as described above, when the inductances of the inductors L1 and L2 are set to the inductances LL1 and LL2, the relationship between the inductor L0 and the inductance LL0 is expressed by the following equation.
L0 = LL1 + LL2

すなわち、インダクタンスLL1=LL0/2、インダクタンスLL2=LL0/2となっている。
例えば、LL0/2=LL1=LL2の場合は、上記の式を満たす。
That is, inductance LL1=LL0/2 and inductance LL2=LL0/2.
For example, LL0/2=LL1=LL2 satisfies the above equation.

上記の例示の場合、インダクタL1、L2のインダクタンスの大きさは同じであり、インダクタL1とL2とはキャパシタC2を介して直列に接続されているので、インダクタL1、L2全体に印加される電圧をV10、インダクタL1に印加される電圧をV11、インダクタL2に印加される電圧をV12とすると、以下の通りとなる。
V11=V12=V10/2
In the above example, the inductors L1 and L2 have the same inductance magnitude, and the inductors L1 and L2 are connected in series via the capacitor C2. Let V10 be the voltage applied to inductor L1, V11 be the voltage applied to inductor L1, and V12 be the voltage applied to inductor L2.
V11=V12=V10/2

一方、図2に示したインダクタL0に印加される電圧V=Vであるので、インダクタL1に印加される電圧V11と、インダクタL2に印加される電圧V12とは、従来例の場合よりも低くなることがわかる。 On the other hand, since the voltage V L applied to the inductor L0 shown in FIG. 2 is V, the voltage V11 applied to the inductor L1 and the voltage V12 applied to the inductor L2 are lower than in the conventional example. I know it will be.

一方、上述したように、キャパシタC1、C2のインダクタンスをキャパシタンスCC1、CC2とした場合、キャパシタC0のキャパシタンスCC0との関係は、次式のようになっている。
1/CC0=1/CC1+1/CC2
例えば、2・CC0=CC1=CC2の場合は、上記の式を満たす。
On the other hand, as described above, when the inductances of the capacitors C1 and C2 are the capacitances CC1 and CC2, the relationship between the capacitance CC0 of the capacitor C0 and the capacitance CC0 is as follows.
1/CC0=1/CC1+1/CC2
For example, 2·CC0=CC1=CC2 satisfies the above equation.

上記の例示の場合、キャパシタC1、C2のキャパシタンスは同じであり、キャパシタC1とC2とはインダクタL1を介して直列に接続されているので、キャパシタC1、C2全体に印加される電圧をV、キャパシタC1に印加される電圧をV1、キャパシタC2に印加される電圧をV2とすると、以下の通りとなる。
V1=V2=V・CC1/(CC1+CC2)
=V・CC2/(CC1+CC2)
In the above example, the capacitances of the capacitors C1 and C2 are the same, and the capacitors C1 and C2 are connected in series via the inductor L1. Assuming that the voltage applied to C1 is V1 and the voltage applied to capacitor C2 is V2, the following is obtained.
V1=V2=V·CC1/(CC1+CC2)
=V·CC2/(CC1+CC2)

この場合において、図2に示したキャパシタC0に印加される電圧Vc=Vであるので、キャパシタC1に印加される電圧V1及びキャパシタC2に印加される電圧V2に印加される電圧V3は、従来例の場合よりも低くなることがわかる。 In this case, since the voltage Vc=V applied to the capacitor C0 shown in FIG. 2, the voltage V1 applied to the capacitor C1, the voltage V3 applied to the voltage V2 applied to the capacitor C2, and It can be seen that it is lower than in the case of

LCフィルタ14Hを構成しているキャパシタC0とインダクタL1との間の配線における電圧V_HV1を回路シミュレータにより求めると、図10(B)に示すように、トランジスタTU1~TU4のスイッチングがなされる時刻t1及び時刻t2において、電位変動が抑制され、インダクタL0とキャパシタC1との間の配線における電圧V_HV1は、図2(B)の場合(ピーク値で約2,440ボルト)と比較して、低電圧(図10(B)の例では、ピーク値で約1,425ボルト)となっていることがわかる。 When the voltage V_HV1 in the wiring between the capacitor C0 and the inductor L1 constituting the LC filter 14H is obtained by a circuit simulator, as shown in FIG. At time t2, the potential fluctuation is suppressed, and the voltage V_HV1 on the wiring between inductor L0 and capacitor C1 becomes a low voltage ( In the example of FIG. 10B, the peak value is about 1,425 volts).

同様に、LCフィルタ14Fを構成しているインダクタL1と、キャパシタC2と、の間の配線における電圧V_HV2を回路シミュレータにより求めると、図10(B)に示すように、キャパシタC0とインダクタL2との間の配線における電圧V_HV2は、上昇はするものの、図2(B)の場合(ピーク値で約2,440ボルト)と比較して、非常に低電圧(図10(B)の例では、ピークピーク値で約500ボルト)となっていることがわかる。 Similarly, when the voltage V_HV2 in the wiring between the inductor L1 and the capacitor C2 forming the LC filter 14F is obtained by a circuit simulator, as shown in FIG. The voltage V_HV2 on the wiring between, although rising, is a very low voltage (in the example of FIG. 10B, peak It can be seen that the peak value is about 500 volts).

さらにLCフィルタ14Fを構成しているキャパシタC2とインダクタL2との間の配線における電圧V_HV3を回路シミュレータにより求めると、図10(B)に示すように、キャパシタC2とインダクタL0との間の配線における電圧V_HV3は、図2(B)の場合(ピーク値で約2,440ボルト)と比較して、低電圧(図10(B)の例では、ピーク値で約1,200ボルト)となっていることがわかる。 Furthermore, when the voltage V_HV3 in the wiring between the capacitor C2 and the inductor L2 that constitute the LC filter 14F is obtained by a circuit simulator, as shown in FIG. The voltage V_HV3 is a low voltage (approximately 1,200 volts at peak value in the example of FIG. 10B) compared to the case of FIG. 2B (approximately 2,440 volts at peak value). I know there is.

以上の説明のように、本第3実施形態によれば、第1実施形態と同様に、従来例と比較して、フィルタ特性を同一で、すなわち、フィルタ特性の低下を招くことなく、インダクタ-キャパシタ間に生じる対地間電圧を抑制することができる。 As described above, according to the third embodiment, similar to the first embodiment, compared with the conventional example, the filter characteristics are the same, that is, the filter characteristics are not degraded. A voltage to ground generated between capacitors can be suppressed.

以上の説明は、インダクタL0を2個に分割し、かつ、キャパシタC0を2個のキャパシタC1、C2に分割する場合であったが、設置面積が許容可能な場合には、インダクタ及びキャパシタの分割数を同様に増加させることによりより一層、対地間電圧を抑制することが可能となる。 In the above description, the inductor L0 is divided into two and the capacitor C0 is divided into two capacitors C1 and C2. By similarly increasing the number, it is possible to further suppress the voltage to ground.

以上の説明は、LCフィルタ14G、14Hにおいて、同インダクタンスのインダクタ及び同キャパシタンスのキャパシタで構成する場合であったが、異なるインダクタンスを有するインダクタを組み合わせて所望のインダクタンスを有するインダクタとして機能させ、あるいは、異なるキャパシタンスを有するキャパシタを組み合わせて所望のキャパシタンスを有するキャパシタとして機能させることも可能である。 In the above description, the LC filters 14G and 14H are configured with inductors having the same inductance and capacitors having the same capacitance. It is also possible to combine capacitors with different capacitances to function as a capacitor with a desired capacitance.

この場合には、最も大きいインダクタンスを有するインダクタの電圧あるいは、最も小さいキャパシタンスを有するキャパシタの印加電圧がインダクタ-キャパシタ間に生じる対地間電圧を規定することとなるが、フィルタ特性の低下を招くことなく、インダクタ-キャパシタ間に生じる対地間電圧を抑制することができる。 In this case, the voltage across the inductor with the largest inductance or the applied voltage across the capacitor with the smallest capacitance defines the voltage-to-ground generated between the inductor and the capacitor, without degrading the filter characteristics. , the voltage to ground generated between the inductor and the capacitor can be suppressed.

なお、上述の実施形態および変形例は、適宜組み合わせ可能であり、また例示であって発明の範囲を限定するものではない。また、上述の実施形態および変形例は、発明の範囲、要旨に含まれ、特許請求の範囲に記載された発明とその均等の範囲に含まれる。 It should be noted that the above-described embodiments and modifications can be combined as appropriate, and are merely examples and do not limit the scope of the invention. In addition, the above-described embodiments and modifications are included in the scope and gist of the invention, and are included in the scope of the invention described in the claims and equivalents thereof.

10…D級増幅器、11…PWM回路、12…ゲートドライバ部、13…フルブリッジスイッチング回路(電圧変換回路)、14、14A~14F…LCフィルタ、15…トランス、16…直流電源部、LD…負荷、L1、L2、L3、…、Lm…インダクタ(第1素子)、C1、C2、C3、…、Cn…キャパシタ(第2素子)。 DESCRIPTION OF SYMBOLS 10... Class-D amplifier 11... PWM circuit 12... Gate driver part 13... Full-bridge switching circuit (voltage conversion circuit) 14, 14A-14F... LC filter, 15... Transformer, 16... DC power supply part, LD... Load, L1, L2, L3, . . . , Lm .. inductor (first element), C1, C2, C3, .

Claims (2)

一対の出力端子を有し、直流電圧を交流電圧に変換する電圧変換回路と、
直列接続された第1素子としてのインダクタと第2素子としてのキャパシタとを有し、一端が前記電圧変換回路の一方の前記出力端子に接続されたフィルタ回路と、
一端が前記フィルタ回路の他端に接続され、他端が前記電圧変換回路の他方の前記出力端子に接続されたトランスと、を備え、
前記第1素子の個数をm(m:1以上の自然数)とし、前記第2素子の個数をn(n:1以上の自然数)とした場合に、m×n≧2であり、
さらに前記フィルタ回路に設定されるインダクタンスをLL0とし、キャパシタンスをCC0とした場合に、
m個の前記第1素子のインダクタンスは、それぞれLL1、LL2、LL3、…、LLmであり、
n個の前記第2素子のキャパシタンスは、それぞれCC1、CC2、CC3、…、CCnであり、
LL1+LL2+LL3+…+LLm=LL0
1/CC1+1/CC2+1/CC3+…+1/CCn=1/CC0
とされており、
前記フィルタ回路は、前記第1素子と前記第2素子とが交互に配置されている、
電源装置。
a voltage conversion circuit having a pair of output terminals and converting a DC voltage to an AC voltage;
a filter circuit having an inductor as a first element and a capacitor as a second element connected in series, one end of which is connected to one of the output terminals of the voltage conversion circuit;
a transformer having one end connected to the other end of the filter circuit and the other end connected to the other output terminal of the voltage conversion circuit;
When the number of the first elements is m (m: a natural number of 1 or more) and the number of the second elements is n (n: a natural number of 1 or more), m × n ≥ 2,
Furthermore, when the inductance set in the filter circuit is LL0 and the capacitance is CC0,
inductances of the m first elements are LL1, LL2, LL3, . . . , LLm, respectively;
the capacitances of the n second elements are CC1, CC2, CC3, . . . , CCn, respectively;
LL1+LL2+LL3+...+LLm=LL0
1/CC1+1/CC2+1/CC3+...+1/CCn=1/CC0
and
In the filter circuit, the first elements and the second elements are alternately arranged,
Power supply.
前記フィルタ回路において、
前記第1素子の個数が2以上の場合は、前記第1素子は全て同じインダクタンスを有し、
前記第2素子の個数が2以上の場合は、前記第2素子は全て同じキャパシタンスを有している、
請求項1に記載の電源装置。
In the filter circuit,
when the number of the first elements is two or more, all the first elements have the same inductance;
if the number of said second elements is two or more, said second elements all have the same capacitance;
The power supply device according to claim 1 .
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