JP2022521068A - プログラマブルネットワークを介したプログラマブル論理領域の構成 - Google Patents

Abstract

本明細書で説明される例は、プログラマブルネットワークを介して構成されることが可能であるプログラマブル論理領域を有する集積回路（ＩＣ）を提供する。一例では、ＩＣが、プログラマブル論理領域と、コントローラと、プログラマブルネットワークとを含む。プログラマブルネットワークは、コントローラとプログラマブル論理領域との間に接続される。コントローラは、プログラマブルネットワークを介してプログラマブル論理領域を構成するようにプログラムされる。いくつかの例では、プログラマブル論理領域は、数ある利点の中でも、より高速に構成され得る。【選択図】図１

Description

本開示の例は、一般に、プログラマブル論理を有する集積回路（ＩＣ）と、プログラマブル論理を構成する方法とに関し、詳細には、プログラマブルネットワークを介してプログラマブル論理を構成するＩＣおよび方法に関する。

プログラマブル集積回路（ＩＣ）は、概して、ユーザ構成可能であり、論理演算を実装することが可能である。たとえば、複合プログラマブル論理デバイス（ＣＰＬＤ）およびフィールドプログラマブルゲートアレイ（ＦＰＧＡ）を含む、いくつかのタイプのプログラマブルＩＣがある。ＣＰＬＤは、プログラマブル論理アレイ（ＰＬＡ）アーキテクチャに基づく機能ブロックと、機能ブロック間の信号をルーティングおよび送信するためのプログラマブル相互接続線とを含む。ＦＰＧＡは、構成可能な論理ブロック（ＣＬＢ：ｃｏｎｆｉｇｕｒａｂｌｅ ｌｏｇｉｃ ｂｌｏｃｋ）と、入出力ブロック（ＩＯＢ）と、信号をルーティングおよび送信するプログラマブル相互接続線とを含む。ＣＰＬＤの機能ブロック、ＦＰＧＡのＣＬＢ、および相互接続線は、それぞれのデバイスの構成メモリに記憶されたデータによって構成される。プログラマブル相互接続およびプログラマブル論理は、一般に、構成データを、プログラマブル要素がどのように構成されるかを定義する内部構成メモリセルにロードすることによってプログラムされる。

本明細書で説明される例は、プログラマブルネットワークを介して構成されることが可能であるプログラマブル論理領域を有する集積回路（ＩＣ）を提供する。プログラマブルネットワークは、高速通信ネットワークであり得る。いくつかの例では、プログラマブル論理領域は、数ある利点の中でも、より高速に構成され得る。

本開示の一例はＩＣである。ＩＣは、プログラマブル論理領域と、コントローラと、プログラマブルネットワークとを含む。プログラマブルネットワークは、コントローラとプログラマブル論理領域との間に接続される。コントローラは、プログラマブルネットワークを介してプログラマブル論理領域を構成するようにプログラムされる。

本開示の別の例は、１つまたは複数の集積回路を動作させるための方法である。プログラマブル論理領域の少なくとも部分が構成される。プログラマブル論理領域の少なくとも部分を構成することは、プログラマブルネットワークを介してコントローラから第１の構成データを送信することを含む。アプリケーションデータが、プログラマブルネットワークを介してプログラマブル論理領域の構成された部分と通信される。

本開示の別の例はマルチチップ装置である。マルチチップ装置は、第１のチップと第２のチップとを含む。第１のチップは、第１のネットワークオンチップ（ＮｏＣ）と、第１のプログラマブル論理領域と、第１の構成フレームドライバと、コントローラとを含む。コントローラは、第１のＮｏＣのネットワークに通信可能に接続される。第１のＮｏＣのネットワークは、第１のプログラマブル論理領域と第１の構成フレームドライバとに通信可能に接続される。第１の構成フレームドライバは、第１のプログラマブル論理領域に通信可能に接続される。第２のチップは、第２のＮｏＣと、第２のプログラマブル論理領域と、第２の構成フレームドライバとを含む。第２のＮｏＣのネットワークが、第１のＮｏＣのネットワークと、第２のプログラマブル論理領域と、第２の構成フレームドライバとに通信可能に接続される。第２の構成フレームドライバは、第２のプログラマブル論理領域に通信可能に接続される。コントローラは、第１のＮｏＣのネットワークを介して第１の構成フレームドライバに第１の構成データを送信するように構成される。コントローラは、第１のＮｏＣのネットワークと第２のＮｏＣのネットワークとを介して第２の構成フレームドライバに第２の構成データを送信するように構成される。

これらおよび他の態様は、以下の発明を実施するための形態を参照しながら理解され得る。

上記の具陳された特徴が詳細に理解され得るように、上記で手短に要約されたより詳細な説明は、添付の図面にその一部が示されている例示的な実装形態を参照することによってなされ得る。しかしながら、添付の図面は、典型的な例示的な実装形態を示すにすぎず、したがって、その範囲の限定と見なされるべきでないことに留意されたい。

いくつかの例による、システムオンチップ（ＳｏＣ）を示すブロック図である。 いくつかの例による、ＳｏＣのネットワークオンチップ（ＮｏＣ）を示すブロック図である。 いくつかの例による、ＮｏＣを通る、ＳｏＣにおけるエンドポイント回路間の接続を示すブロック図である。 いくつかの例による、ＮｏＣ周辺相互接続（ＮＰＩ：ＮｏＣ ｐｅｒｉｐｈｅｒａｌ ｉｎｔｅｒｃｏｎｎｅｃｔ）を通る、レジスタブロックへの接続を示すブロック図である。 いくつかの例による、ＳｏＣの追加の詳細を示す図である。 いくつかの例による、構成フレームセグメントドライバにおけるＮｏＣスレーブユニット（ＮＳＵ：ＮｏＣ ｓｌａｖｅ ｕｎｉｔ）を示すブロック図である。 いくつかの例による、図６の追加の詳細を示す図である。 いくつかの例による、集積回路（ＩＣ）を動作させる方法のフローチャートである。 いくつかの例による、マルチチップ構造のブロック図である。 いくつかの例による、複数のチップが各々ＳｏＣを有する、マルチチップ構造を示すブロック図である。 いくつかの例による、複数のチップが各々ＳｏＣを有する、マルチチップ構造の追加の詳細を示す図である。 いくつかの例による、マルチチップ構造を動作させるための方法のフローチャートである。 いくつかの例による、ＳｏＣのレイアウトの部分の図である。 いくつかの例による、ＳｏＣのレイアウトの部分の図である。

理解を容易にするために、可能な場合、図に共通である同じ要素を指定するために同じ参照番号が使用されている。一例の要素が、他の例に有益に組み込まれ得ることが企図される。

本明細書で説明される例は、１つまたは複数のプログラマブル論理領域を含む集積回路（ＩＣ）と、そのようなＩＣを動作させるための方法とを提供する。いくつかの例では、ＩＣは、たとえば、ＩＣのプログラマブル論理領域上でインスタンス化された論理関数、アプリケーション、カーネルなどと、別の構成要素または回路との間の通信を実装することができる、通信ネットワーク（たとえば、ネットワークオンチップ（ＮｏＣ）のプログラマブルネットワーク）を含む。通信ネットワークは、たとえば、高帯域幅の、高速ネットワークであり得る。さらに、１つまたは複数のプログラマブル論理領域を構成するための構成データが、通信ネットワークを通して通信され得る。そのような通信ネットワークを通してプログラマブル論理領域のための構成データを通信することが、そのようなデータの高速送信および並列処理を可能にすることができる。これは、プログラマブル論理領域がより高速に構成されることを可能にすることができる。

さらなる例では、マルチチップ構造が提供され、チップがそれぞれのＩＣを含むことができ、それぞれのＩＣが１つまたは複数のプログラマブル論理領域を含む。マルチチップ構造におけるＩＣは、たとえば、ＩＣのうちのいずれかのプログラマブル論理領域上でインスタンス化された論理関数などと、ＩＣのうちのいずれかにおける別の構成要素または回路との間の通信を実装することができる、通信ネットワークを含むことができる。さらに、１つまたは複数のプログラマブル論理領域を構成するための構成データが、通信ネットワークを通して通信され得る。たとえば、マスタＩＣが、通信ネットワークを通してマスタＩＣからスレーブＩＣに構成データを通信することができる。そのような例は、スレーブＩＣ上のより単純な回路（たとえば、処理システム）を可能にすることができる。

フィールドゲートプログラマブルアレイ（ＦＰＧＡ）アーキテクチャでは、ＦＰＧＡのプログラマブル論理領域（たとえば、ファブリック）に構成データを通信するために、専用構成フレームドライバが実装される。専用構成フレームドライバは、構成データの並列処理を可能にしないプログラマブル論理領域への低帯域幅直列接続であった。さらに、専用構成フレームドライバは、順序が狂った構成を可能にしない。したがって、そのようなＦＰＧＡのプログラマブル論理領域を構成することは、比較的遅いプロセスであり得る。

ＦＰＧＡアーキテクチャのプログラマブル論理領域を含むシステムオンチップ（ＳｏＣ）が、開発されている。これらのＳｏＣは、いくつかのアプリケーションのための統合されたソリューションを提供することが可能であり得る。そのようなＳｏＣのうちのいくつかは、高帯域幅の、高速ＮｏＣを含むように開発されている。いくつかの例では、ＳｏＣは、プログラマブル論理領域のそれぞれのサブ領域に対応する構成フレームドライバのいくつかのセグメントを含む。構成データが、ＮｏＣのネットワークを介して構成フレームセグメントドライバに配信され得、これは、構成データの高速配信を可能にする。さらに、構成フレームドライバをセグメント化することは、プログラマブル論理領域を構成するための構成データのより局所化されたおよび並列処理を可能にする。いくつかの例では、帯域幅の増加が、専用構成フレームドライバの１００倍超であることが想定される。

さらに、本明細書で説明されるいくつかの例は、クラウドデータセンターにおいてなど、仮想化されたコンピューティングにおいて実装され得る。データセンターでは、クライアントは、クライアントの設計（たとえば、論理関数など）を実装するためのプログラマブル論理領域の部分をリースし得る。そのようなデータセンターの仮想化された性質は、そのようなプログラマブル論理領域をリースすることの経済的利益を最大にするために、プログラマブル論理領域が何回か構成および（たとえば、部分的再構成によって）再構成されることを引き起こすことがある。経済的利益をさらに最大にするために、プログラマブル論理領域を構成または再構成することは、クライアントがその設計を実装することが可能でないことがある、ダウンタイムを低減するためにできるだけ高速であるべきである。本明細書で提供されるいくつかの例は、プログラマブル論理領域を構成する（たとえば、完全に構成する、および／または部分的に再構成する）速度を増加させることができ、これは、たとえば、データセンターに関連する経済的利益を増加させることができる。さらに、さらなる例では、クライアントは、さらに、構成データのためにＮｏＣのネットワークにおいて実装される仮想チャネルにおける重みまたは優先度に合わせてより多くまたはより少なく支払い得る。重みまたは優先度は、構成データがＮｏＣのネットワークを通してルーティングされる速度を増加または減少させることができる。

これらおよび他の例の態様が、以下で説明される。当業者が本開示を読めば容易に理解するように、追加のまたは他の利益が様々な例によって達成され得る。

図を参照しながら様々な特徴が以下で説明される。図は一定の縮尺で描かれることも描かれないこともあり、同様の構造または機能の要素が、図全体にわたって同様の参照番号によって表されることに留意されたい。図は、特徴の説明を容易にすることを意図されているにすぎないことに留意されたい。図は、請求される本発明の網羅的な説明として、または請求される本発明の範囲に対する限定として意図されていない。さらに、示されている例は、すべての態様または利点が示される必要があるとは限らない。特定の例に関して説明される一態様または利点は、必ずしもその例に限定されるとは限らず、そのように示されていない場合でも、またはそのように明示的に説明されていない場合でも、任意の他の例において実施され得る。さらに、本明細書で説明される方法は動作の特定の順序で説明され得るが、他の例による他の方法は、より多いまたはより少ない動作を伴って（たとえば、様々な動作の異なる直列または並列実施を含む）様々な他の順序で実装され得る。またさらに、様々な方向または配向は、たとえば、列および行として説明され得る。これらの指定は、説明しやすいように、概して、垂直方向または配向のものであり、他の方向または配向が実装され得る。

図１は、いくつかの例による、ＳｏＣ１０２を示すブロック図である。ＳｏＣ１０２は、ＦＰＧＡなど、プログラマブル論理デバイスであるＩＣである。ＳｏＣ１０２は、処理システム１０４と、ＮｏＣ１０６と、構成フレームセグメントドライバ１０８と、１つまたは複数のプログラマブル論理領域１１０とを備える。ＳｏＣ１０２は、メモリコントローラ、マルチギガビットトランシーバ（ＭＧＴ）、入出力ブロック（ＩＯ）、および他のＩＰ回路など、他の回路をさらに含み得る。ＳｏＣ１０２は、外部メモリ、たとえば、不揮発性メモリ（ＮＶＭ）１１２に通信可能に結合される。

概して、処理システム１０４は、ＮｏＣ１０６および構成フレームセグメントドライバ１０８を通して、（１つまたは複数の）プログラマブル論理領域１１０に接続される。処理システム１０４および（１つまたは複数の）プログラマブル論理領域１１０は、構成フレームセグメントドライバ１０８とは別個のＮｏＣ１０６にさらに接続され、したがって、ＮｏＣ１０６を介して互いに通信可能に結合され得る。

処理システム１０４は、１つまたは複数のプロセッサコアを含むことができる。たとえば、処理システム１０４は、いくつかのＡＲＭベースの埋込みプロセッサコアを含むことができる。（１つまたは複数の）プログラマブル論理領域１１０は、任意の数の構成可能な論理ブロック、ルックアップテーブル、デジタル信号処理ブロック、ランダムアクセスメモリ（ＲＡＭ）ブロック、ＵｌｔｒａＲＡＭブロック、およびプログラマブル相互接続要素を含むことができる。（１つまたは複数の）プログラマブル論理領域１１０は、ＮｏＣ１０６およびそれぞれの構成フレームセグメントドライバ１０８を通して処理システム１０４を使用して、プログラムまたは構成され得る。たとえば、ＮｏＣ１０６および構成フレームセグメントドライバ１０８は、たとえば、（プラットフォーム管理コントローラ（ＰＭＣ）などの）処理システム１０４のコントローラ（たとえば、プロセッサコア）によって、（１つまたは複数の）プログラマブル論理領域１１０のファブリックのフレームベースのプログラミングを有効にすることができる。コントローラ（たとえば、ＰＭＣ）は、（１つまたは複数の）プログラマブル論理領域１１０およびＮｏＣ１０６をプログラムまたは構成することなど、本明細書で説明される様々な機能性を実施するようにプログラムされ得る。

ＮｏＣ１０６は、その中でデータフローを制御するためのエンドツーエンドサービス品質（ＱｏＳ）特徴を含む。例では、ＮｏＣ１０６は、最初に、データフローを、指定されたトラフィッククラスに分離する。同じトラフィッククラスにおけるデータフローは、仮想または物理送信経路を共有するか、あるいは独立した仮想または物理送信経路を有するかのいずれかであり得る。ＱｏＳ方式は、トラフィッククラスにわたって優先度の複数のレベルを適用する。トラフィッククラス内でおよびトラフィッククラスにわたって、ＮｏＣ１０６は、トラフィックフローを整形し、ユーザ要件を満たす帯域幅およびレイテンシを提供するために、重み付けされたアービトレーション方式を適用する。ＮｏＣ１０６の例が、以下でさらに説明される。

図２は、いくつかの例による、ＳｏＣのＮｏＣ１０６を示すブロック図である。ＮｏＣ１０６は、ＮｏＣマスタユニット（ＮＭＵ）２０２と、ＮｏＣスレーブユニット（ＮＳＵ）２０４と、ネットワーク２１４と、ＮｏＣ周辺相互接続（ＮＰＩ）２１０と、レジスタブロック２１２とを含む。各ＮＭＵ２０２は、マスタ回路をＮｏＣ１０６に接続する入口回路である。各ＮＳＵ２０４は、ＮｏＣ１０６をスレーブエンドポイント回路に接続する出口回路である。ＮＭＵ２０２は、ネットワーク２１４を通してＮＳＵ２０４に接続される。いくつかの例では、ネットワーク２１４は、ＮｏＣパケットスイッチ２０６と、ＮｏＣパケットスイッチ２０６間のルーティング２０８とを含む。各ＮｏＣパケットスイッチ２０６は、ＮｏＣパケットの切替えを実施する。ＮｏＣパケットスイッチ２０６は、互いに接続され、複数の物理チャネルを実装するためにルーティング２０８を通してＮＭＵ２０２およびＮＳＵ２０４に接続される。ＮｏＣパケットスイッチ２０６はまた、物理チャネルごとに複数の仮想チャネルをサポートする。ＮＰＩ２１０は、ＮＭＵ２０２、ＮＳＵ２０４、およびＮｏＣパケットスイッチ２０６の機能性を決定するレジスタブロック２１２に書き込むための回路要素を含む。ＮＰＩ２１０は、機能性を設定するためにそれのプログラミングのためにレジスタブロック２１２に結合された周辺相互接続を含む。ＮｏＣ１０６中のレジスタブロック２１２は、割込み、ＱｏＳ、エラーハンドリング（ｅｒｒｏｒ ｈａｎｄｌｉｎｇ）および報告、トランザクション制御、電力管理、ならびにアドレスマッピング制御をサポートする。ＮｏＣ１０６のための何らかの構成データが、たとえば、ＮＶＭ１１２に記憶され、ＮｏＣ１０６および／または他のスレーブエンドポイント回路をプログラムするためにＮＰＩ２１０に提供され得る。

図３は、いくつかの例による、ＮｏＣ１０６を通る、ＳｏＣにおけるエンドポイント回路間の接続を示すブロック図である。本例では、エンドポイント回路３０２は、ＮｏＣ１０６を通してエンドポイント回路３０４に接続される。エンドポイント回路３０２は、ＮｏＣ１０６のＮＭＵ２０２に結合されたマスタ回路である。エンドポイント回路３０４は、ＮｏＣ１０６のＮＳＵ２０４に結合されたスレーブ回路である。各エンドポイント回路３０２および３０４は、処理システム１０４における回路、プログラマブル論理領域１１０における回路、または別のサブシステムにおける回路であり得る。プログラマブル論理領域１１０における各エンドポイント回路は、専用回路（たとえば、ハード化された回路）、またはプログラマブル論理において構成された回路であり得る。

ネットワーク２１４は、複数の物理チャネル３０６を含む。物理チャネル３０６は、ＮｏＣ１０６をプログラムすることによって実装される。各物理チャネル３０６は、１つまたは複数のＮｏＣパケットスイッチ２０６と、関連するルーティング２０８とを含む。ＮＭＵ２０２は、少なくとも１つの物理チャネル３０６を通してＮＳＵ２０４と接続する。物理チャネル３０６は、１つまたは複数の仮想チャネル３０８をも有することができる。仮想チャネル３０８は、任意の物理チャネル３０６に沿った様々な通信に優先度を付けるために、重みを実装することができる。以下でより詳細に説明されるような、ネットワーク２１４を通して通信される構成データは、任意の重みまたは優先度を割り当てられ得る。たとえば、構成データは、設計を実装する、顧客のターゲット速度に基づいて、重みまたは優先度を割り当てられ得る。

図４は、いくつかの例による、たとえば、ＳｏＣ１０２におけるＮＰＩ２１０を通る、ＮＭＵ２０２、ＮｏＣパケットスイッチ２０６、またはＮＳＵ２０４の、レジスタブロック２１２への接続を示すブロック図である。レジスタブロック２１２に接続するために、ＮＰＩ２１０は、ＮＰＩルートノード４０４と、相互接続されたＮＰＩスイッチ４０６と、プロトコルブロック４０８とを含む。ＮＰＩルートノード４０４は、プラットフォーム管理コントローラ（ＰＭＣ）４０２上に存在し、ＰＭＣ４０２は、ＳｏＣ１０２の処理システム１０４中に存在する。

概して、ＮＰＩルートノード４０４は、書込みまたは読取り要求など、トランザクション要求を、ＮＰＩ２１０によって実装されるフォーマットにパケット化することができ、メモリマッピングされたトランザクション要求を、相互接続されたＮＰＩスイッチ４０６に送信することができる。トランザクション要求は、相互接続されたＮＰＩスイッチ４０６を通して、トランザクション要求が向けられるレジスタブロック２１２に接続されたプロトコルブロック４０８にルーティングされ得る。プロトコルブロック４０８は、次いで、メモリマッピングされたトランザクション要求を、レジスタブロック２１２によって実装されるフォーマットに変換し、変換された要求を処理のためにレジスタブロック２１２に送信することができる。レジスタブロック２１２は、さらに、プロトコルブロック４０８および相互接続されたＮＰＩスイッチ４０６を通してＮＰＩルートノード４０４に、トランザクション要求への応答を送信することができ、ＮＰＩルートノード４０４は、次いで、トランザクション要求を発行したマスタ回路に応答する。

ＮＰＩルートノード４０４は、ＰＭＣ４０２など、１つまたは複数のマスタ回路によって使用されるプロトコルと、ＮＰＩ２１０によって使用されるプロトコルとの間でトランザクション要求を変換することができる。たとえば、マスタ回路は、アドバンスト拡張可能インターフェース第４世代（ＡＸＩ４：Ａｄｖａｎｃｅｄ ｅＸｔｅｎｓｉｂｌｅ Ｉｎｔｅｒｆａｃｅ ｆｏｕｒｔｈ ｇｅｎｅｒａｔｉｏｎ）プロトコルを実装することができ、ＮＰＩ２１０は、ＮＰＩプロトコルを実装することができる。プロトコルブロック４０８はまた、ＮＰＩ２１０上に実装されるプロトコルから、ＮｏＣパケットスイッチ２０６のレジスタブロック２１２によって実装されるプロトコルに、トランザクション要求を変換することができる。いくつかの例では、プロトコルブロック４０８は、ＮＰＩプロトコルと、アドバンストマイクロコントローラバスアーキテクチャ（ＡＭＢＡ）３アドバンスト周辺バス（ＡＰＢ３）プロトコル、または構成フレームドライバのようなプロプライエタリプロトコルとの間で変換することができる。

ＰＭＣ４０２は、構成フレームドライバ（ＣＦ）ルートノード４１０をさらに含む。構成フレームドライバルートノード４１０は、ＮｏＣ１０６のネットワーク２１４へのエンドポイント回路３０２である。構成フレームドライバルートノード４１０は、ＮＭＵ２０２とネットワーク２１４とを介してそれぞれのＮＳＵ２０４にＮｏＣプロトコルパケットを送信することによって、プログラマブル論理領域１１０のファブリックをプログラムするように構成され、それぞれのＮＳＵ２０４は、ＮｏＣプロトコルパケットを、それぞれの構成フレームセグメントドライバ１０８によって実装される構成フレームに変換することができる。構成フレームセグメントドライバ１０８は、ＳｏＣ１０２上のプログラマブル論理領域１１０のプログラマブルユニットをプログラムするための配信機構である。

図５は、いくつかの例による、ＳｏＣ１０２の追加の詳細を示す図である。様々な（各々が「Ｍ」で標示された）ＮＭＵ２０２および（各々が「Ｓ」で標示された）ＮＳＵ２０４は、（各々が「Ｘ」で標示された）ＮｏＣパケットスイッチ２０６とルーティング２０８とを介して相互接続される。図５は、（ＮＰＩルートノード４０４と構成フレームドライバルートノード４１０とをもつＰＭＣ４０２を含む）処理システム１０４、構成フレームセグメントドライバ１０８、およびプログラマブル論理領域１１０の、ＮｏＣ１０６への接続を示す。

各プログラマブル論理領域１１０は、構成のための複数のサブ領域に分離され、プログラマブル論理領域１１０の各サブ領域は、対応する構成フレームセグメントドライバ１０８を有する。プログラマブル論理領域１１０のサブ領域は、対応する構成フレームセグメントドライバ１０８のサイズまたは期間に対応することができる。図５は、各構成フレームセグメントドライバ１０８における複数のＮＳＵ２０４を示す。ＮＳＵ２０４のうちの１つまたは複数は、プログラマブル論理領域１１０の対応するサブ領域を構成するために、対応する構成フレームセグメントドライバ１０８と構成データを通信するように構成される。適用可能な場合、たとえば、ＮＳＵ２０４のうちの１つまたは複数は、プログラマブル論理領域１１０の対応するサブ領域におけるブロックメモリからデータをプリロードおよびサンプリングするために、対応する構成フレームセグメントドライバ１０８と通信するように構成される。ＮＳＵ２０４のうちの１つまたは複数は、プログラマブル論理領域１１０の対応するサブ領域と、たとえば、プログラマブル論理領域１１０のサブ領域上でインスタンス化された論理関数、アプリケーション、および／またはカーネルと、アプリケーションデータを通信するように構成される。

図６は、いくつかの例による、構成フレームセグメントドライバ１０８におけるＮＳＵ２０４ａ、２０４ｂ、２０４ｃを示す。ＮＳＵ２０４ａは、ＮｏＣ１０６から構成フレームセグメントドライバ１０８にプログラマブル論理領域１１０のサブ領域の構成データを転送するために、構成フレームセグメントドライバ１０８に通信可能に結合される。構成フレームセグメントドライバ１０８は、構成データを使用して、プログラマブル論理領域１１０のサブ領域を構成する。ＮＳＵ２０４ｂは、ＮｏＣ１０６を介して、プログラマブル論理領域１１０のサブ領域においてインスタンス化された論理関数などと、アプリケーションデータを通信するために、プログラマブル論理領域１１０のサブ領域の論理要素、たとえば、構成可能な論理ブロック（ＣＬＢ）５０２の列に接続された相互接続ネットワークに通信可能に結合される。ＮＳＵ２０４ｃは、ブロックメモリ５０４からデータをプリロードおよびサンプリングするために、ブロックＲＡＭ（ＢＲＡＭ）、ＵｌｔｒａＲＡＭ（ＵＲＡＭ）、ルックアップテーブルＲＡＭ（ＬＵＴＲＡＭ）など、ブロックメモリ５０４の列に通信可能に結合される。

図７は、いくつかの例による、図６の追加の詳細を示す。図６の構成フレームセグメントドライバ１０８は、シリアル－デシリアライザ回路（ＳｅｒＤｅｓ：ｓｅｒｉａｌ－ｄｅｓｅｒｉａｌｉｚｅｒ ｃｉｒｃｕｉｔ）６０２と、読取り／書込み制御回路（Ｒ／Ｗ制御）６０４と、アドレスデコーダおよびクロック回路（ＡＤＤＲ／ＣＬＫ）６０６とを含む。プログラマブル論理領域１１０のサブ領域の部分は、たとえば、ＣＬＢ５０２を構成するための構成メモリセル６０８（１つが具体的に識別される）のいくつかの列および行を含む。プログラマブル論理領域１１０のサブ領域の部分は、ブロックメモリ５０４にデータをプリロードするためのフリップフロップ６１０、６１２と、ブロックメモリ５０４からデータをサンプリングするためのフリップフロップ６１４、６１６とをも含む。

ＮＳＵ２０４ａ、２０４ｃは、ＮｏＣ１０６のネットワーク２１４（たとえば、ルーティング２０８およびＮｏＣパケットスイッチ２０６）からパケットを受信する。構成メモリセル６０８、ブロックメモリ５０４のためのビット、およびサブ領域制御信号６１８を記憶する（１つまたは複数の）レジスタが、ＮｏＣ１０６のアドレス空間にマッピングされる。したがって、構成メモリセル６０８、およびプログラマブル論理領域１１０のサブ領域のサブ領域制御信号６１８を記憶するための（１つまたは複数の）レジスタにアドレス指定されたパケットが、ネットワーク２１４によってＮＳＵ２０４ａにルーティングされ、プログラマブル論理領域１１０のサブ領域のブロックメモリ５０４のためのビットにアドレス指定されたパケットが、ネットワーク２１４によってＮＳＵ２０４ｃにルーティングされる。ＮＳＵ２０４ａ、２０４ｃは、パケットを、構成フレームセグメントドライバ１０８によって使用可能であるフォーマットに変換するように構成される。

ＮＳＵ２０４ａ、２０４ｃは、シリアル－デシリアライザ回路６０２に電気的に接続される。ＮＳＵ２０４ａ、２０４ｃは、受信されたパケットに対応するデータをシリアル－デシリアライザ回路６０２に出力する。シリアル－デシリアライザ回路６０２は、ＮＳＵ２０４ａ、２０４ｃから出力されたデータをデシリアライズし、そのデータを、読取り／書込み制御回路６０４によって実装されるフレームワードにコンバートする。シリアル－デシリアライザ回路６０２は、読取り／書込み制御回路６０４に電気的に接続され、コンバートされたフレームワードを読取り／書込み制御回路６０４に通信するように構成される。さらに、ＮＳＵ２０４ａは、サブ領域制御信号６１８を読取り／書込み制御回路６０４における（１つまたは複数の）レジスタに書き込むために、読取り／書込み制御回路６０４に電気的に接続される。

サブ領域制御信号６１８を記憶するための（１つまたは複数の）レジスタに加えて、読取り／書込み制御回路６０４は、構成メモリセル６０８に対しておよびブロックメモリ５０４に対して読取りおよび書込みを行うように構成された論理回路を含む。論理回路は、たとえば、１つまたは複数のサブ領域制御信号６１８によって有効にされ得る。サブ領域制御信号６１８は、論理回路が入るおよび実装する、構成モード、機能（たえば、ミッション）モード、テストモード、診断モード、電源投入／切断モードなど、モードを示すことができる。

読取り／書込み制御回路６０４は、さらに、アドレスデコーダおよびクロック回路６０６に電気的に接続される。読取り／書込み制御回路６０４は、フレームワードからのデータをアドレスデコーダおよびクロック回路６０６に通信することができる。アドレスデコーダおよびクロック回路６０６は、書込みまたは読取りが行われるべきである構成メモリセル６０８またはブロックメモリ５０４が配設される列のワード線を識別するためにデータを復号するための論理回路を含む。アドレスデコーダおよびクロック回路６０６は、１つまたは複数のクロック信号を生成するかまたはさもなければ提供するように構成された回路をさらに含む。

プログラマブル論理領域１１０のサブ領域は、構成メモリセル６０８のいくつかの列（３つの列が示されている）と、ブロックメモリ５０４のいくつかの列（１つの列が示されている）と、場合によっては、他の構成可能な論理のいくつかの列（たとえば、デジタル信号処理（ＤＳＰ）ブロック、プログラマブル相互接続（ＩＮＴ）要素など）とを含む。図７に示されているサブ領域は、当業者が容易に理解するように、簡略図である。示されているように、構成メモリセル６０８の各列は、それぞれの列に沿ってアドレスデコーダおよびクロック回路６０６から延びるワード線ＷＬを有し、ブロックメモリ５０４の各列は、それぞれの列に沿ってアドレスデコーダおよびクロック回路６０６から延びる２つのワード線ＷＬと２つのクロック線ＣＬＫとを有する。いくつかの行（２つが示されている）が、プログラマブル論理領域１１０のサブ領域における様々な構成可能な論理要素にわたって延びる。各行は、それぞれの行に沿って読取り／書込み制御回路６０４から延びる第１のビット線ＢＬ１と第２のビット線ＢＬ２とを有する。

図示の例では、各構成メモリセル６０８はスタティックランダムアクセスメモリ（ＳＲＡＭ）セルであるが、他のメモリセルが構成メモリセル６０８として実装され得る。具体的に標示されていないが、各構成メモリセル６０８は、構成メモリセル６０８が配設される行の第１のビット線ＢＬ１と第２のビット線ＢＬ２との間の送信ゲートを介して結合された、クロスカップルインバータを含む。構成メモリセル６０８の送信ゲートのトランジスタは、構成メモリセル６０８が配設される列のワード線ＷＬ（または反転または相補ワード線）に結合された、それぞれのゲートを有する。他の例では、送信ゲートの代わりに、または送信ゲートに加えて、パスゲートトランジスタが実装され得る。

ブロックメモリ５０４は、プリロード段とサンプル段とを有する。プリロード段は、フリップフロップ６１０、６１２を含む。フリップフロップ６１０、６１２は、同じ列中に配設される。フリップフロップ６１０は、送信ゲートを介して、フリップフロップ６１０が配設される行の第１のビット線ＢＬ１に電気的に結合された、データ入力ノード（Ｄ）を有する。フリップフロップ６１２は、別の送信ゲートを介して、フリップフロップ６１２が配設される行の第２のビット線ＢＬ２に電気的に結合された、データ入力ノード（Ｄ）を有する。フリップフロップ６１０、６１２は各々、ブロックメモリ５０４に接続されたデータ出力ノード（Ｑ）を有する。フリップフロップ６１０、６１２は各々、フリップフロップ６１０、６１２が配設される列のクロック線ＣＬＫに接続されたクロック入力ノードをさらに有する。フリップフロップ６１０のデータ入力ノード（Ｄ）を第１のビット線ＢＬ１に結合し、フリップフロップ６１２のデータ入力ノード（Ｄ）を第２のビット線ＢＬ２に結合する、それぞれの送信ゲートは、フリップフロップ６１０、６１２が配設される列のワード線ＷＬに結合されたゲートを有する。

サンプル段は、フリップフロップ６１４、６１６を含む。フリップフロップ６１４、６１６は、同じ列中に配設される。フリップフロップ６１４、６１６は各々、ブロックメモリ５０４に接続されたデータ入力ノード（Ｄ）を有する。フリップフロップ６１４は、送信ゲートを介して、フリップフロップ６１４が配設される行の第１のビット線ＢＬ１に電気的に結合された、データ出力ノード（Ｑ）を有する。フリップフロップ６１６は、別の送信ゲートを介して、フリップフロップ６１６が配設される行の第２のビット線ＢＬ２に電気的に結合された、データ出力ノード（Ｑ）を有する。フリップフロップ６１４、６１６は各々、フリップフロップ６１４、６１６が配設される列のクロック線ＣＬＫに接続されたクロック入力ノードをさらに有する。フリップフロップ６１４のデータ出力ノード（Ｑ）を第１のビット線ＢＬ１に結合し、フリップフロップ６１６のデータ出力ノード（Ｑ）を第２のビット線ＢＬ２に結合する、それぞれの送信ゲートは、フリップフロップ６１４、６１６が配設される列のワード線ＷＬに結合されたゲートを有する。

構成フレームセグメントドライバ１０８は、たとえば、フレームワードに基づいて構成メモリセル６０８を読み取るかまたは書き込むように構成される。フレームワードは、読取りまたは書込みが行われるべき構成メモリセル６０８と、構成メモリセル６０８が、読取りが行われるべきであるのか書込みが行われるべきであるのかと、書込みの場合、構成メモリセル６０８に記憶されるべきデータとを識別することができる。アドレスデコーダおよびクロック回路６０６は、構成メモリセル６０８がどの列に配設されるかを決定し、構成メモリセル６０８の送信ゲートに対して有効にするために、その列のワード線ＷＬ上で信号をアサートする。読取り／書込み制御回路６０４は、構成メモリセル６０８がどの行に配設されるかと、構成メモリセル６０８が、読取りが行われるべきであるのか書込みが行われるべきであるのかを決定する。読取りが決定された場合、読取り／書込み制御回路６０４は、たとえば、構成メモリセル６０８が配設される行の第１のビット線ＢＬ１と第２のビット線ＢＬ２との間の差動信号を検知するために差動ドライバを有効にする。書込みが決定された場合、読取り／書込み制御回路６０４は、適切な値を構成メモリセル６０８に書き込むために、相補値に対して、構成メモリセル６０８が配設される行の第１のビット線ＢＬ１および第２のビット線ＢＬ２を駆動する。構成メモリセル６０８の読取り、または構成メモリセル６０８への書込み中に、対応する第１のビット線ＢＬ１および第２のビット線ＢＬ２は、当業者が容易に理解するように、相補ビット線として（たとえば、ビット線ＢＬおよび相補ビット線ＢＬＢとして）動作される。構成メモリセル６０８に書き込むことは、プログラマブル論理領域１１０のサブ領域における論理要素を構成することができる。構成メモリセル６０８を読み取ることは、プログラマブル論理領域１１０のサブ領域における論理要素の構成の忠実度をテストするために実施され得る。

構成フレームセグメントドライバ１０８は、たとえば、フレームワードに基づいてブロックメモリ５０４をサンプリングする（読み取る）かまたはプリロードする（書き込む）ようにさらに構成される。フレームワードは、サンプリングまたはプリロードされるべきブロックメモリ５０４と、ブロックメモリ５０４がサンプリングされるべきであるのかプリロードされるべきであるのかと、プリロードされる場合、ブロックメモリ５０４に記憶されるべきデータとを識別することができる。アドレスデコーダおよびクロック回路６０６は、プリロードまたはサンプリングされるべきフリップフロップ６１０～６１６がどの列に配設されるかを決定し、フリップフロップ６１０～６１６の送信ゲートに対して有効にするために、その列のワード線ＷＬ上で信号をアサートする。読取り／書込み制御回路６０４は、プリロードまたはサンプリングされるべきフリップフロップ６１０～６１６がどの行に配設されるかと、フリップフロップ６１０～６１６が、プリロードされるべきであるのかサンプリングされるべきであるのかとを決定する。サンプルが決定された場合、読取り／書込み制御回路６０４は、フリップフロップ６１４、６１６が配設される行の第１のビット線ＢＬ１および第２のビット線ＢＬ２上でそれぞれの信号を検知するためにドライバを有効にする。書込みが決定された場合、読取り／書込み制御回路６０４は、フリップフロップ６１０、６１２にそれぞれの値を書き込むために、信号に対して、フリップフロップ６１０、６１２が配設される行の第１のビット線ＢＬ１および第２のビット線ＢＬ２を駆動する。

フリップフロップ６１０～６１６に対するサンプリングまたはプリローディング中に、対応する第１のビット線ＢＬ１と第２のビット線ＢＬ２とは、互いに独立して動作され得る。第１のビット線ＢＬ１と第２のビット線ＢＬ２とを独立して動作させることは、２ビットが、単一の動作について、フリップフロップ６１０、６１２にプリロードされること（たとえば、各フリップフロップ６１０、６１２に対して１つ）と、フリップフロップ６１４、６１６からサンプリングされること（たとえば、各フリップフロップ６１０、６１２に対して１つ）とを可能にすることができる。プリローディングおよびサンプリング中の第１のビット線ＢＬ１と第２のビット線ＢＬ２との独立した動作は、たとえば、構成メモリセル６０８を読み取ることおよび書き込むことよりも、２倍大きい帯域幅を有効にすることができる（たとえば、フリップフロップ６１０～６１６のプリローディング／サンプリングは、構成メモリセル６０８の読取り／書込みのレートの２倍であり得る）。

図７に示されている例は、他のプログラマブルデバイスに対する短縮された線（たとえば、ビット線および／またはワード線）を有することができる。プログラマブル論理領域１１０と構成フレームセグメントドライバ１０８との分離およびセグメント化は、これらの線が短縮されることを可能にする。線を短縮することによって、読取り／書込みおよび／またはサンプリング／プリローディングのための帯域幅が、増加され得る。

さらに、（１つまたは複数の）プログラマブル論理領域１１０のサブ領域が、別個の構成フレームセグメントドライバ１０８を有するので、構成メモリセル６０８に書き込むための構成データは、構成データを処理し、並列に（１つまたは複数の）プログラマブル論理領域１１０のそれぞれのサブ領域を構成するために、ＮｏＣ１０６のネットワーク２１４を介して異なる構成フレームセグメントドライバ１０８に通信され得る。この並列処理および並列構成は、１つまたは複数のプログラマブル論理領域１１０を構成する際の速度をさらに増加させることができる。

図８は、いくつかの例による、ＩＣを動作させる方法８００のフローチャートである。ＩＣは、上記で説明されたような、プログラマブル論理領域とＮｏＣとを含む。

ブロック８０２において、ＮｏＣのＮｏＣパケットスイッチ、ＮＭＵ、およびＮＳＵが、ＮＰＩを介して構成される。上記で説明された例では、たとえば、処理システム１０４（たとえば、ＰＭＣ４０２）は、ＮｏＣ１０６の構成データを取得する。処理システム１０４（たとえば、ＰＭＣ４０２）は、構成データをＮＰＩルートノード４０４に転送し、ＮＰＩルートノード４０４は、構成データを、メモリマッピングされたトランザクション要求にパケット化する。ＮＰＩルートノード４０４は、メモリマッピングされたトランザクション要求をＮＰＩスイッチ４０６に送信し、ＮＰＩスイッチ４０６は、トランザクション要求を適切なプロトコルブロック４０８にルーティングする。プロトコルブロック４０８は、次いで、メモリマッピングされたトランザクション要求を、それぞれのレジスタブロック２１２によって実装されるフォーマットに変換し、変換された要求を、処理のためにＮｏＣパケットスイッチ２０６、ＮＭＵ２０２、およびＮＳＵ２０４のレジスタブロック２１２に送信する。ＮｏＣパケットスイッチ２０６、ＮＭＵ２０２、およびＮＳＵ２０４のための構成データに対応する適切なデータが、それらのＮｏＣパケットスイッチ２０６、ＮＭＵ２０２、およびＮＳＵ２０４を構成するために、ＮｏＣパケットスイッチ２０６、ＮＭＵ２０２、およびＮＳＵ２０４のレジスタブロック２１２に書き込まれる。

ＮｏＣを構成するためのＮｏＣパケットスイッチ、ＮＭＵ、およびのＮＳＵの構成は、任意の構成であり得る。その構成は、たとえば、ＮｏＣを通してプログラマブル論理領域のための構成データを通信することを有効にするための最小構成、任意の構成要素のためにＮｏＣにわたる通信を有効にするための完全なシステムレベル構成、またはそれらの間の任意の構成であり得る。

ブロック８０４において、１つまたは複数のプログラマブル論理領域の１つまたは複数のサブ領域が、ＮｏＣのネットワークとそれぞれの構成フレームセグメントドライバとを介して構成される。上記で説明された例では、たとえば、処理システム１０４（たとえば、ＰＭＣ４０２）は、プログラマブル論理領域１１０のサブ領域の構成データを取得する。処理システム１０４（たとえば、ＰＭＣ４０２）は、構成データを構成フレームドライバルートノード４１０に転送し、構成フレームドライバルートノード４１０は、構成データをＮｏＣプロトコルパケットにパケット化する。構成フレームドライバルートノード４１０は、ＮｏＣプロトコルパケットを１つまたは複数のＮＭＵ２０２に送信し、ＮＭＵ２０２は、ＮｏＣプロトコルパケットをＮｏＣ１０６のネットワーク２１４に送信する。ＮｏＣプロトコルパケットは、次いで、ＮｏＣ１０６のネットワーク２１４における様々なＮｏＣパケットスイッチ２０６およびルーティング２０８を通して、適切なＮＳＵ２０４ａにルーティングされる。ＮＳＵ２０４ａは、ＮｏＣパケットを、構成フレームセグメントドライバ１０８によって使用可能なフォーマットに変換し、対応するデータを構成フレームセグメントドライバ１０８に送信する。構成フレームセグメントドライバ１０８のシリアル－デシリアライザ回路６０２は、ＮＳＵ２０４ａから出力されたデータをデシリアライズし、そのデータを、構成フレームセグメントドライバ１０８の読取り／書込み制御回路６０４によって実装されるフレームワードにコンバートする。フレームワードは、読取り／書込み制御回路６０４に送信され、読取り／書込み制御回路６０４ならびにアドレスデコーダおよびクロック回路６０６は、フレームワークに基づいて、プログラマブル論理領域１１０のサブ領域における構成メモリセル６０８に書き込むために、対応するワード線ＷＬ、第１のビット線ＢＬ１、および第２のビット線ＢＬ２上で信号をアサートする。構成メモリセル６０８に書き込むことは、様々な論理関数、アプリケーション、および／またはカーネルを実装するように、構成可能な要素を構成することができる。

ブロック８０６において、ＩＣにおける様々な構成要素または回路が、ＮｏＣのネットワークを介してプログラマブル論理領域の構成されたサブ領域と通信する。再び上記で説明された例を参照すると、任意の構成要素または回路、たとえば、処理システム１０４、別のプログラマブル論理領域１１０、メモリコントローラ、ＭＧＴ、ＩＯなどが、たとえば、ＮｏＣ１０６のネットワーク２１４を通して、プログラマブル論理領域１１０の構成されたサブ領域にアプリケーションデータを通信することができる。

いくつかの例では、通信は、構成フレームセグメントドライバ１０８を通さない。構成要素または回路は、ＮＭＵ２０２およびネットワーク２１４（たとえば、様々なＮｏＣパケットスイッチ２０６およびルーティング２０８）を介してＮＳＵ２０４ｂに、アプリケーションデータを含んでいるＮｏＣプロトコルパケットを送信することができる。ＮＳＵ２０４ｂは、ＮｏＣプロトコルパケットを、プログラマブル論理領域１１０の構成されたサブ領域の論理関数などによって使用可能なフォーマットに変換し、対応するデータをプログラマブル論理領域１１０の相互接続ネットワークに送信し、相互接続ネットワークは、データを適宜にルーティングする。論理関数などは、同じまたは同様の経路を（たとえば、逆に）使用して、そのような通信に応答することができ、および／あるいは、同じまたは同様の経路（たとえば、プログラマブル論理領域１１０の相互接続ネットワークから、ＮＭＵ２０２に、ネットワーク２１４に、ＮＳＵ２０４に、および構成要素または回路に）を使用して、通信を始動することができる。

いくつかの例では、通信はまた、構成フレームセグメントドライバ１０８を通し得る。構成要素または回路は、ＮＭＵおよびネットワーク２１４を介してＮＳＵ２０４ｃにＮｏＣプロトコルパケットを送信することができる。ＮＳＵ２０４ｃは、ＮｏＣプロトコルパケットを、構成フレームセグメントドライバ１０８によって使用可能なフォーマットに変換し、対応するデータを構成フレームセグメントドライバ１０８に送信する。構成フレームセグメントドライバ１０８のシリアル－デシリアライザ回路６０２は、ＮＳＵ２０４ｃから出力されたデータをデシリアライズし、そのデータを、構成フレームセグメントドライバ１０８の読取り／書込み制御回路６０４によって実装されるフレームワードにコンバートする。フレームワードは、読取り／書込み制御回路６０４に送信され、読取り／書込み制御回路６０４ならびにアドレスデコーダおよびクロック回路６０６は、フレームワークに基づいて、プログラマブル論理領域１１０のブロックメモリ５０４においてフリップフロップ６１０、６１２におけるデータをプリロードするか、またはフリップフロップ６１４、６１６からデータをサンプリングするために、対応するワード線ＷＬ上で信号をアサートし、対応する第１のビット線ＢＬ１および第２のビット線ＢＬ２上で信号をアサートまたは検知する。

図９は、いくつかの例による、２．５次元集積回路（２．５ＤＩＣ）構造など、マルチチップ構造のブロック図である。２．５ＤＩＣ構造は、インターポーザ９１０または別の基板に取り付けられた、第１のチップ９０２と、第２のチップ９０４と、第３のチップ９０６と、メモリチップ９０８とを含む。他の例では、２．５ＤＩＣ構造はより少ないまたはより多いチップを有し得、メモリチップ９０８は、２．５ＤＩＣ構造の外部にあるが、２．５ＤＩＣ構造に通信可能に結合され得る。第１のチップ９０２、第２のチップ９０４、および第３のチップ９０６の各々は、以下で説明されるシステムオンチップ（ＳｏＣ）など、集積回路（ＩＣ）であるか、またはＩＣを含むことができる。メモリチップ９０８は、構成データなど、データを記憶するための任意の形態のメモリを備えることができる。第１のチップ９０２、第２のチップ９０４、第３のチップ９０６、およびメモリチップ９０８は、マイクロバンプ、金属ピラー（たとえば、銅ピラー）など、電気コネクタ９１２によってインターポーザ９１０に取り付けられる。電気コネクタ９１４が、たとえば、パッケージ基板など、別の基板に２．５ＤＩＣ構造を取り付けるために、チップ９０２、９０４、９０６、９０８とは反対側のインターポーザ９１０の側面上にある。電気コネクタ９１４は、制御崩壊チップ接続（Ｃ４：ｃｏｎｔｒｏｌｌｅｄ ｃｏｌｌａｐｓｅ ｃｈｉｐ ｃｏｎｎｅｃｔｉｏｎ）バンプ、ボールグリッドアレイ（ＢＧＡ）ボールなどであり得る。

インターポーザ９１０は、チップ９０２、９０４、９０６、９０８のうちの様々なチップを電気的に接続する電気相互接続を含む。電気相互接続は、チップ９０２、９０４、９０６、９０８が取り付けられたインターポーザ９１０の側面上の１つまたは複数のメタライゼーション層または再分配層（ｒｅｄｉｓｔｒｉｂｕｔｉｏｎ ｌａｙｅｒ）、インターポーザ９１０のバルク基板（たとえば、シリコン基板）を通る１つまたは複数のスルー基板ビア（ＴＳＶ）、および／あるいはチップ９０２、９０４、９０６、９０８が取り付けられた側面に対向するインターポーザ９１０の側面上の１つまたは複数のメタライゼーション層または再分配層を含むことができる。したがって、様々な信号、パケットなどが、チップ９０２、９０４、９０６、９０８のうちの様々なチップ間で通信され得る。

他の例では、より多いまたはより少ないチップが含まれ得、チップは他の構成のものであり得る。たとえば、２つ、４つ、またはそれ以上のチップなど、ＳｏＣを含むより多いまたはより少ないチップが実装され得、より多いまたはより少ないメモリチップが含まれ得る。いくつかの例では、マルチチップ構造は、３次元ＩＣ（３ＤＩＣ）構造におけるものなど、様々な積層チップを含むことができる。たとえば、２つまたはそれ以上のメモリチップが互いに積層され得、下部メモリチップがインターポーザ９１０に取り付けられる。インターポーザなしなど、他の例において、他のマルチチップ構造が実装され得る。当業者に容易に明らかになるであろう様々な修正が行われ得る。

図１０は、いくつかの例による、複数のチップが各々ＳｏＣを有する、マルチチップ構造を示すブロック図である。マルチチップ構造は、（たとえば、図１の第１のチップ９０２上の）ＳｏＣ１００２と、（たとえば、第２のチップ９０４上の）ＳｏＣ１００４と、（たとえば、第３のチップ９０６上の）ＳｏＣ１００６とを含む。各ＳｏＣ１００２、１００４、１００６は、図１のＳｏＣ１０２に関して上記で説明されたように、処理システム１０４と、ＮｏＣ１０６と、構成フレームセグメントドライバ１０８と、１つまたは複数のプログラマブル論理領域１１０とを備えるＩＣである。各ＳｏＣ１００２、１００４、１００６は、外部回路に結合され得、図示のように、ＳｏＣ１００２は、（たとえば、図９中のメモリチップ９０８上の）ＮＶＭ１００８に結合される。ＮＶＭ１００８は、ＮｏＣ１０６および（１つまたは複数の）プログラマブル論理領域１１０を構成するなど、ＳｏＣ１００２、１００４、１００６を構成するために、ＳｏＣ１００２、１００４、１００６にロードされ得るデータを記憶することができる。図９および図１０に示されているように、ＮＶＭ１１２は、インターポーザ９１０に取り付けられたメモリチップ９０８上にあるが、他の例では、フラッシュメモリなど、メモリが、マルチチップ構造の外部にあり、シリアル周辺インターフェース（ＳＰＩ）を介してなど、ＳｏＣ１００２に通信可能に結合され得る。たとえば、メモリは、マルチチップ構造が取り付けられたのと同じパッケージ基板に取り付けられ得、そのパッケージ基板を介してＳｏＣ１００２と通信し得る。

概して、各ＳｏＣ１００２、１００４、１００６の処理システム１０４は、ＮｏＣ１０６のみを通して、および構成フレームセグメントドライバ１０８とともにＮｏＣ１０６を通して、（１つまたは複数の）プログラマブル論理領域１１０に接続される。さらに、各ＳｏＣ１００２、１００４、１００６のＮｏＣ１０６は、各隣接するＳｏＣ１００２、１００４、１００６のＮｏＣ１０６に接続される。たとえば、ＳｏＣ１００２のＮｏＣ１０６とＳｏＣ１００４のＮｏＣ１０６とは接続され、ＳｏＣ１００４のＮｏＣ１０６とＳｏＣ１００６のＮｏＣ１０６とは接続される。それらのＮｏＣ１０６が接続されることにより、ＮｏＣ１０６を介したＳｏＣ１００２、１００４、１００６間の通信が可能になる。

図１１は、いくつかの例による、相互接続されたＮｏＣ１０６をもつマルチチップ構造を示すブロック図である。図１１は、より詳細に図１０のマルチチップ構造のいくつかの態様を示すが、ここで説明される態様を不明瞭にしないように他の態様を省略する。マルチチップ構造は、ＳｏＣ１１０２、１１０４、１１０６を含み、それらの各々が、概して、図５のＳｏＣ１０２の構造を有する。ＳｏＣ１０２とＳｏＣ１１０２、１１０４、１１０６との間の対応する構造の説明は、簡潔のためにここでは省略される。

各ＮｏＣ１０６のルーティング２０８は、（各々が「Ｉ」で標示された）インターポーザドライバ１１０８に接続され、インターポーザドライバ１１０８は、ＳｏＣ１１０２、１１０４、１１０６のＮｏＣ１０６を相互接続するために、（各々が「Ｃ」で標示された）外部コネクタ１１１０に接続される。外部コネクタ１１１０は、たとえば、図９に関して説明されたように、それぞれのチップを、インターポーザおよび／あるいはインターポーザ上のメタライゼーション層または再分配層に取り付けるバンプであるか、またはバンプを含むことができる。ＳｏＣ１１０２のＮｏＣ１０６のルーティング２０８は、ＳｏＣ１１０２のそれぞれのインターポーザドライバ１１０８に接続され、それらは、外部コネクタ１１１０を介してＳｏＣ１１０４のそれぞれのインターポーザドライバ１１０８に接続される。ＳｏＣ１１０４のインターポーザドライバ１１０８は、ＳｏＣ１１０４のＮｏＣ１０６のルーティング２０８に接続される。ＳｏＣ１１０４のＮｏＣ１０６のルーティング２０８は、ＳｏＣ１１０４のそれぞれの他のインターポーザドライバ１１０８に接続され、それらは、外部コネクタ１１１０を介してＳｏＣ１１０６のそれぞれのインターポーザドライバ１１０８に接続される。ＳｏＣ１１０６のインターポーザドライバ１１０８は、ＳｏＣ１１０６のＮｏＣ１０６のルーティング２０８に接続される。

いくつかの例では、ＳｏＣ１１０４、１１０６は、それぞれの処理システム１０４においてＰＭＣ４０２と構成フレームドライバルートノード４１０とを含まない。ＳｏＣ１１０４、１１０６は、ＰＭＣ４０２と比較して、低減された機能性をもつＮＰＩルートノード４０４を含む、プロセッサ１１１２（たとえば、マイクロプロセッサ）を含み得る。いくつかの例では、プロセッサ１１１２は、何らかの基本的な冗長性修復（ｒｅｐａｉｒ）および特徴有効化を実装し得、それぞれのＳｏＣ１１０４、１１０６上に最小構成を実装し得、ＳｏＣ１１０２のＰＭＣ４０２は、システムレベル構成を実装し、ＳｏＣ１１０２、１１０４、１１０６においてプログラマブル論理領域１１０を構成するための、ＳｏＣ１１０４、１１０６に対するマスタとして働く。他の例では、各ＳｏＣ１１０２、１１０４、１１０６は、それぞれのＳｏＣ１１０２、１１０４、１１０６の様々な構成要素を構成するための、ＰＭＣ４０２と構成フレームドライバルートノード４１０とを含むことができる。

図１２は、いくつかの例による、マルチチップ構造を動作させるための方法１２００のフローチャートである。方法１２００は、マスタとして働くＳｏＣ１１０２と、スレーブとして働くＳｏＣ１１０４、１１０６とのコンテキストにおいて説明される。スレーブＳｏＣ１１０４、１１０６は、上記で説明された簡略化されたプロセッサ１１１２を含む。したがって、方法１２００では、スレーブＳｏＣ１１０４、１１０６におけるいくつかの構成が、マスタＳｏＣ１１０２のＰＭＣ４０２によって始動され、ＳｏＣ１１０２、１１０４、１１０６のＮｏＣ１０６のネットワーク２１４を通して通信され得る。他の例では、各ＳｏＣ１１０２、１１０４、１１０６は、他のＳｏＣ１１０２、１１０４、１１０６から独立してローカルに構成され得る。

ブロック１２０２において、各ＳｏＣにおいてローカルに、プログラマブル論理領域中にないメモリが、それぞれのＳｏＣのＮＰＩを介して修復される。いくつかの例では、各ＳｏＣ１１０２、１１０４、１１０６は、冗長メモリを有効にすることによって、欠陥のあるメモリの修復を可能にするための値で製造においてプログラムされた電気ヒューズ（ｅヒューズ）を有する。それぞれのＳｏＣ１１０２、１１０４、１１０６のＰＭＣ４０２またはプロセッサ１１１２は、ｅヒューズの値を読み取り、応答して、ＮＰＩ２１０を介してＮＰＩルートノード４０４から様々なレジスタブロック２１２に、メモリマッピングされたトランザクションを送信して、それぞれのＳｏＣ１１０２、１１０４、１１０６に組み込まれた冗長性によってメモリを修復することが可能である。レジスタブロック２１２は、それぞれのＮＭＵ２０２、ＮＳＵ２０４、ＮｏＣパケットスイッチ２０６、インターポーザドライバ１１０８、または、それぞれのＳｏＣ１１０２、１１０４、１１０６のＮＰＩ２１０のアドレス空間内の任意の他のメモリ中にあり得る。

ブロック１２０４において、各ＳｏＣにおいてローカルに、それぞれのＳｏＣのＮｏＣのＮｏＣパケットスイッチ、ＮＭＵ、およびＮＳＵが、ＮＰＩを介してＮｏＣ最小構成で構成される。ＮｏＣ最小構成は、それぞれのＳｏＣ１１０２、１１０４、１１０６のＰＭＣ４０２またはプロセッサ１１１２と、そのＳｏＣ１１０２、１１０４、１１０６の構成フレームセグメントドライバ１０８へとの間の通信チャネルを確立する。さらに、ＮｏＣ最小構成は、各スレーブＳｏＣ１１０４、１１０６のＮｏＣ１０６のネットワーク２１４を、マスタＳｏＣ１１０２に近接した、隣接するＳｏＣのＮｏＣ１０６のネットワーク２１４に（たとえば、ブリッジとして）通信可能に接続し、したがって、マスタＳｏＣ１１０２とスレーブＳｏＣ１１０４、１１０６との間の通信が確立され得る。

各ＳｏＣ１１０２、１１０４、１１０６は、ＮｏＣ最小構成データを記憶する、ＳｏＣに電気的に接続されたオンチップまたはオフチップの、読取り専用メモリ（ＲＯＭ）など、メモリを有することができる。それぞれのＳｏＣ１１０２、１１０４、１１０６のＰＭＣ４０２またはプロセッサ１１１２は、メモリからＮｏＣ最小構成データを読み取り、ＮｏＣ最小構成データをＮＰＩルートノード４０４に転送する。ＮＰＩルートノード４０４は、ＮｏＣ最小構成データをメモリマッピングされたトランザクションとしてパケット化し、ＮＰＩ２１０の相互接続されたＮＰＩスイッチ４０６を介して、それぞれのＳｏＣ１１０２、１１０４、１１０６のＮｏＣ１０６の適切なＮｏＣパケットスイッチ２０６、ＮＭＵ２０２、およびＮＳＵ２０４のプロトコルブロック４０８に、メモリマッピングされたトランザクションを送信する。プロトコルブロック４０８は、次いで、メモリマッピングされたトランザクション要求を、それぞれのレジスタブロック２１２によって実装されるフォーマットに変換し、変換された要求を、処理のためにＮｏＣパケットスイッチ２０６、ＮＭＵ２０２、およびＮＳＵ２０４のレジスタブロック２１２に送信する。ＮｏＣパケットスイッチ２０６、ＮＭＵ２０２、およびＮＳＵ２０４のためのＮｏＣ最小構成データに対応する適切なデータが、それらのＮｏＣパケットスイッチ２０６、ＮＭＵ２０２、およびＮＳＵ２０４を構成するために、ＮｏＣパケットスイッチ２０６、ＮＭＵ２０２、およびＮＳＵ２０４のレジスタブロック２１２に書き込まれる。

ＮｏＣ１０６がＮｏＣ最小構成で構成された後に、マスタＳｏＣ１１０２のＮｏＣ１０６は、ＳｏＣ１１０２のＰＭＣ４０２（たとえば、構成フレームドライバルートノード４１０）と構成フレームセグメントドライバ１０８との間の通信を可能にするように構成される。スレーブＳｏＣ１１０４のＮｏＣ１０６は、ＳｏＣ１１０４のプロセッサ１１１２と構成フレームセグメントドライバ１０８との間の通信を可能にし、ＳｏＣ１１０２、１１０４間に電気的に接続された外部コネクタ１１１０のうちの少なくともいくつかから受信された通信を可能にするように構成される。スレーブＳｏＣ１１０６のＮｏＣ１０６は、ＳｏＣ１１０６のプロセッサ１１１２と構成フレームセグメントドライバ１０８との間の通信を可能にし、ＳｏＣ１１０４、１１０６間に電気的に接続された外部コネクタ１１１０のうちの少なくともいくつかから受信された通信を可能にするように構成される。

ブロック１２０６において、各ＳｏＣにおいてローカルに、プログラマブル論理領域のメモリが、それぞれのＳｏＣのＮｏＣのネットワークと構成フレームセグメントドライバとを介して修復される。上記のように、いくつかの例では、各ＳｏＣ１１０２、１１０４、１１０６は、冗長メモリを有効にすることによって、欠陥のあるメモリの修復を可能にするための値で製造においてプログラムされたｅヒューズを有する。それぞれのＳｏＣ１１０２、１１０４、１１０６のＰＭＣ４０２またはプロセッサ１１１２は、ｅヒューズの値を読み取り、応答して、ＮｏＣ１０６のネットワーク２１４を介してＰＭＣ４０２またはプロセッサ１１１２からそれぞれの構成フレームセグメントドライバ１０８に、ＮｏＣプロトコルパケットを送信することが可能である。構成フレームセグメントドライバ１０８は、修復データを処理し、それぞれのＳｏＣ１１０２、１１０４、１１０６組み込まれた冗長性によって、プログラマブル論理領域１１０の対応するサブ領域におけるメモリを修復するように構成される。

ブロック１２０８において、マスタＳｏＣにおいてローカルに、ＮｏＣのネットワークのＮｏＣパケットスイッチ、ＮＭＵ、およびＮＳＵが、マスタＳｏＣのＮＰＩを介して、マスタＳｏＣのためのＮｏＣシステムレベル構成で構成される。ＳｏＣ１１０２のＰＭＣ４０２は、オンチップまたはオフチップのメモリからＮｏＣシステムレベル構成データを読み取ることができ、ＮｏＣシステムレベル構成データをＮＰＩルートノード４０４に転送する。ＮＰＩルートノード４０４は、ＮｏＣシステムレベル構成データをメモリマッピングされたトランザクションとしてパケット化し、ＮＰＩ２１０の相互接続されたＮＰＩスイッチ４０６を介して、ＳｏＣ１１０２のＮｏＣ１０６の適切なＮｏＣパケットスイッチ２０６、ＮＭＵ２０２、およびＮＳＵ２０４のプロトコルブロック４０８に、メモリマッピングされたトランザクションを送信する。プロトコルブロック４０８は、次いで、メモリマッピングされたトランザクション要求を、それぞれのレジスタブロック２１２によって実装されるフォーマットに変換し、変換された要求を、処理のためにＮｏＣパケットスイッチ２０６、ＮＭＵ２０２、およびＮＳＵ２０４のレジスタブロック２１２に送信する。ＮｏＣパケットスイッチ２０６、ＮＭＵ２０２、およびＮＳＵ２０４のためのＮｏＣシステムレベル構成データに対応する適切なデータが、それらのＮｏＣパケットスイッチ２０６、ＮＭＵ２０２、およびＮＳＵ２０４を構成するために、ＮｏＣパケットスイッチ２０６、ＮＭＵ２０２、およびＮＳＵ２０４のレジスタブロック２１２に書き込まれる。

マスタＳｏＣ１１０２のＮｏＣ１０６のネットワーク２１４が、ＮｏＣシステムレベル構成データで構成されると、および、スレーブＳｏＣ１１０４のＮｏＣ１０６のネットワーク２１４が、（たとえば、ブリッジを構成するように）ＮｏＣ最小構成データで構成されると、マスタＳｏＣ１１０２のＰＭＣ４０２は、ＳｏＣ１１０２、１１０４のＮｏＣ１０６のネットワーク２１４を介して、スレーブＳｏＣ１１０４のプロセッサ１１１２と通信し得る。

ブロック１２１０において、マスタＳｏＣにおいてローカルに、マスタＳｏＣの１つまたは複数のプログラマブル論理領域の１つまたは複数のサブ領域が、ＮｏＣのネットワークとマスタＳｏＣのＮｏＣのそれぞれの構成フレームセグメントドライバとを介して構成される。上記で説明された例では、たとえば、マスタＳｏＣ１１０２の処理システム１０４（たとえば、ＰＭＣ４０２）は、マスタＳｏＣ１１０２のプログラマブル論理領域１１０のサブ領域の構成データを取得する。構成データは、次いで、図８の方法８００のブロック８０４に関して上記で説明されたように、マスタＳｏＣ１１０２の１つまたは複数のプログラマブル論理領域１１０の１つまたは複数のサブ領域を構成するようにハンドリングおよび処理される。（１つまたは複数の）プログラマブル論理領域１１０の様々なサブ領域が、並列に構成され得る。

ブロック１２１２において、マスタＳｏＣは、ＳｏＣのＮｏＣのネットワークを介してスレーブＳｏＣにＮｏＣシステムレベル構成データを通信する。上記で説明されたように、ＳｏＣ１１０２、１１０４のＮｏＣ１０６のネットワーク２１４は、マスタＳｏＣ１１０２のＰＭＣ４０２とスレーブＳｏＣ１１０４のプロセッサ１１１２との間の通信を可能にするように構成される。ＳｏＣ１１０２のＰＭＣ４０２は、オンチップまたはオフチップのメモリからＮｏＣシステムレベル構成データを読み取ることができ、ＮｏＣシステムレベル構成データをＮＭＵ２０２に転送し、ＮＭＵ２０２は、そのデータをＮｏＣプロトコルパケットにパケット化する。ＮｏＣプロトコルパケットは、ＮＭＵ２０２からＳｏＣ１１０２のＮｏＣ１０６のネットワーク２１４に送信され、ＳｏＣ１１０２上の１つまたは複数のインターポーザドライバ１１０８を通して、１つまたは複数の外部コネクタ１１１０を通して、ＳｏＣ１１０４上の１つまたは複数のインターポーザドライバ１１０８を通して、ＳｏＣ１１０４のＮｏＣ１０６のネットワーク２１４を通して、ＳｏＣ１１０４のＮＳＵ２０４に送信される。ＮＳＵ２０４は、データを再フォーマットし、ＳｏＣ１１０４のためのＮｏＣシステムレベル構成データをＳｏＣ１１０４のプロセッサ１１１２に転送する。

ブロック１２１４において、スレーブＳｏＣにおいてローカルに、ＮｏＣのネットワークのＮｏＣパケットスイッチ、ＮＭＵ、およびＮＳＵが、スレーブＳｏＣのＮＰＩを介して、スレーブＳｏＣのためのＮｏＣシステムレベル構成で構成される。マスタＳｏＣ１１０２からＮｏＣシステムレベル構成データを受信した後に、スレーブＳｏＣ１１０４は、マスタＳｏＣ１１０２に関してブロック１２０８において上記で説明されたように、ＳｏＣ１１０４のＮＰＩルートノード４０４およびＮＰＩ２１０を介して、ＳｏＣ１１０４のＮｏＣ１０６のネットワーク２１４のＮｏＣパケットスイッチ２０６、ＮＭＵ２０２、およびＮＳＵ２０４を構成する。ＳｏＣ１１０２、１１０４のＮｏＣ１０６のネットワーク２１４が、ＮｏＣシステムレベル構成データで構成されると、および、スレーブＳｏＣ１１０６のＮｏＣ１０６のネットワーク２１４が、（たとえば、ブリッジを構成するように）ＮｏＣ最小構成データで構成されると、マスタＳｏＣ１１０２のＰＭＣ４０２は、ＳｏＣ１１０２、１１０４、１１０６のＮｏＣ１０６のネットワーク２１４を介して、スレーブＳｏＣ１１０６のプロセッサ１１１２と通信し得る。

マスタＳｏＣによって始動される、ブロック１２１６において、スレーブＳｏＣの１つまたは複数のプログラマブル論理領域の１つまたは複数のサブ領域が、マスタおよびスレーブＳｏＣのＮｏＣのネットワークと、スレーブＳｏＣのそれぞれの構成フレームセグメントドライバとを介して構成される。上記で説明された例では、たとえば、マスタＳｏＣ１１０２の処理システム１０４（たとえば、ＰＭＣ４０２）は、スレーブＳｏＣ１１０４のプログラマブル論理領域１１０のサブ領域の構成データを取得する。マスタＳｏＣ１１０２の処理システム１０４（たとえば、ＰＭＣ４０２）は、構成データを構成フレームドライバルートノード４１０に転送し、構成フレームドライバルートノード４１０は、構成データをＮｏＣプロトコルパケットにパケット化する。構成フレームドライバルートノード４１０は、ＮｏＣプロトコルパケットを１つまたは複数のＮＭＵ２０２に送信し、ＮＭＵ２０２は、ＮｏＣプロトコルパケットをＳｏＣ１１０２のＮｏＣ１０６のネットワーク２１４に送信する。ＮｏＣプロトコルパケットは、次いで、ＳｏＣ１１０２のＮｏＣ１０６のネットワーク２１４を通して、ＳｏＣ１１０２上の１つまたは複数のインターポーザドライバ１１０８を通して、１つまたは複数の外部コネクタ１１１０を通して、ＳｏＣ１１０４上の１つまたは複数のインターポーザドライバ１１０８を通して、ＳｏＣ１１０４のＮｏＣ１０６のネットワーク２１４を通して、ＳｏＣ１１０４の適切なＮＳＵ２０４ａにルーティングされる。構成データは、次いで、図８の方法８００のブロック８０４に関して上記で説明されたように、スレーブＳｏＣ１１０４の１つまたは複数のプログラマブル論理領域１１０の１つまたは複数のサブ領域を構成するようにハンドリングおよび処理される。（１つまたは複数の）プログラマブル論理領域１１０の様々なサブ領域が、並列に構成され得る。

ブロック１２１２、１２１４、１２１６は、スレーブＳｏＣ１１０６など、任意の追加のスレーブＳｏＣについて繰り返され得る。ブロック１２１２、１２１４、１２１６の実施は、通信が、さらに、ＳｏＣのＮｏＣ１０６の任意のネットワーク２１４、任意の追加のインターポーザドライバ、およびマスタＳｏＣとスレーブＳｏＣとの間に介入する任意の外部コネクタを横断し得ることを除いて、説明されたように実施され得る。たとえば、マスタＳｏＣ１１０２からスレーブＳｏＣ１１０６に通信することは、ＳｏＣ１１０４のＮｏＣ１０６のネットワーク２１４を通して通信をルーティングすることを含む。

ブロック１２１８において、マルチチップ構造における様々な構成要素または回路が、たとえば、ＮｏＣの（１つまたは複数の）ネットワークを介して、任意のＳｏＣの（１つまたは複数の）プログラマブル論理領域の（１つまたは複数の）構成されたサブ領域と、アプリケーションデータを通信する。ＳｏＣ１１０２、１１０４、１１０６のＮｏＣ１０６のネットワーク２１４は、任意のＳｏＣ１１０２、１１０４、１１０６における任意の構成要素が、任意のＳｏＣ１１０２、１１０４、１１０６におけるプログラマブル論理領域１１０の任意のサブ領域と通信することを可能にする。通信は、複数のＳｏＣ１１０２、１１０４、１１０６のＮｏＣ１０６のネットワーク２１４をさらに通し得ることを除いて、図８の方法８００のブロック８０６に関して上記で説明されたようなものであり得る。

複数のＳｏＣ１１０２、１１０４、１１０６のＮｏＣ１０６のネットワーク２１４に通信可能に接続されたマルチチップ構造内の任意のマスタ回路が、ＮｏＣ１０６のネットワーク２１４を介して、ＳｏＣ１１０２、１１０４、１１０６における任意のプログラマブル論理領域１１０の任意のサブ領域を構成することが可能であり得る。たとえば、ＳｏＣ１１０２上のマスタ回路が、ＳｏＣ１１０２、１１０４、および場合によっては、ＳｏＣ１１０６のＮｏＣ１０６のネットワーク２１４を介して、ＳｏＣ１１０４、１１０６のうちの少なくとも１つ上の（１つまたは複数の）構成フレームセグメントドライバ１０８に構成データを送信することができる。同様に、ＳｏＣ１１０４上のマスタ回路が、ＳｏＣ１１０２、１１０４、またはＳｏＣ１１０４、１１０６のＮｏＣ１０６のネットワーク２１４を介して、ＳｏＣ１１０２、１１０６のうちの少なくとも１つ上の（１つまたは複数の）構成フレームセグメントドライバ１０８に構成データを送信することができる。さらに、ＳｏＣ１１０６上のマスタ回路が、ＳｏＣ１１０６、１１０４、および場合によっては、１１０２のＮｏＣ１０６のネットワーク２１４を介して、ＳｏＣ１１０２、１１０４のうちの少なくとも１つ上の（１つまたは複数の）構成フレームセグメントドライバ１０８に構成データを送信することができる。異なる独立したプログラマブル論理領域１１０を非同期的にプログラムするために独立したネットワーク経路を使用することができる（１つまたは複数の）任意のプログラマブル論理領域１１０において、複数のカーネルがインスタンス化され得る。これらのプログラマブル論理領域１１０を構成することは、順序が狂うことがある。

図１３および図１４は、いくつかの例による、ＳｏＣのそれぞれのレイアウトの部分１３００、１４００を示す。図１３の部分１３００は、処理システム１０４中のＰＭＣ４０２を含み、たとえば、図５のＳｏＣ１０２または図１１のマスタＳｏＣ１１０２であり得る。ランダムアクセスメモリ（ＲＡＭ）１３０２、読取り専用メモリ（ＲＯＭ）１３０４、ｅヒューズ（ｅＦ）１３０６、および他のサポート回路１３０８が、図１３のレイアウトの部分１３００の処理システム１０４中に含まれる。レイアウトの部分１３００は、処理システム１０４をもつレイアウト配置において、プログラマブル論理領域１１０の部分と、ＮｏＣ１０６の部分と、ＮＭＵ２０２と、ＮＳＵ２０４と、ＭＧＴ１３１０とをさらに示す。

図１４の部分１４００は、処理システム１０４中のプロセッサ１１１２を含み、たとえば、図１１のスレーブＳｏＣ１１０４、１１０６であり得る。処理システム１０４（およびプロセッサ１１１２）、ＲＡＭ１３０２、ＲＯＭ１３０４、ｅヒューズ（ｅＦ）１３０６、他のサポート回路１３０８、ＮＭＵ２０２、およびＮＳＵ２０４は、ＮｏＣ１０６の部分のエリア中にある。ＰＭＣ４０２をプロセッサ１１１２（たとえば、簡略化されたおよび／または低減された機能性のプロセッサ）と置き換えることが、示されている例において、他の構成要素のためのレイアウトにおける空間を空ける。たとえば、部分１４００に示されているように、追加のＭＧＴ１３１０が含まれ、プログラマブル論理領域１１０のより大きい部分が含まれ、高密度入出力領域（ＨＤＩＯ）１４０２が含まれる。ＨＤＩＯ１４０２は、たとえば、簡略化されたおよび／または低減された機能性のプロセッサが実装されることにより、ＳｏＣのファシリティ（ｆａｃｉｌｉｔｙ）テストに実装され得る。

いくつかの例は、集積回路（ＩＣ）を含む。ＩＣは、プログラマブル論理領域と、コントローラと、コントローラとプログラマブル論理領域との間に接続されたプログラマブルネットワークとを含む。コントローラは、プログラマブルネットワークを介してプログラマブル論理領域を構成するようにプログラムされる。

上記の例のＩＣは、プログラマブルネットワークとプログラマブル論理領域との間に接続された構成フレームドライバをさらに含むことができ、コントローラは、プログラマブルネットワークと構成フレームドライバとを介してプログラマブル論理領域を構成するようにプログラムされる。ＩＣでは、構成フレームドライバは、構成フレームセグメントドライバを含むことができ、構成フレームセグメントドライバの各々は、プログラマブル論理領域のサブ領域に関連し、構成フレームセグメントドライバは、並列に、コントローラからの構成データを処理することが可能である。ＩＣでは、プログラマブル論理領域は、構成可能な論理ブロックを含むことができ、プログラマブル論理領域は、ブロックメモリを含むことができ、構成フレームドライバは、第１のレートにおいて構成可能な論理ブロックに対して書込みおよび読取りを行い、第２のレートにおいてそれのブロックメモリをプリロードおよびサンプリングするように構成され得、第２のレートは、第１のレートよりも大きくなり得る。ＩＣでは、第２のレートは、第１のレートよりも２倍大きくなり得る。ＩＣでは、プログラマブルネットワークは、コントローラに接続されたネットワークオンチップ（ＮｏＣ）マスタユニット（ＮＭＵ）と、構成フレームドライバに接続されたＮｏＣスレーブユニット（ＮＳＵ）と、ＮｏＣパケットスイッチと、ＮｏＣパケットスイッチ間で相互接続されたルーティングとを含むことができ、相互接続されたＮｏＣパケットスイッチは、ＮＭＵとＮＳＵとに、およびそれらの間に通信可能に結合される。ＩＣは、周辺相互接続をさらに含むことができ、コントローラは、周辺相互接続を介してプログラマブルネットワークを構成するようにプログラムされる。

上記の例のＩＣは、プログラマブル論理領域のそれぞれのサブ領域にそれぞれ接続された構成フレームセグメントドライバと、周辺相互接続とをさらに含むことができ、プログラマブルネットワークは、相互接続されたスイッチを含み、コントローラは、周辺相互接続を介して、相互接続されたスイッチを構成するようにプログラムされ、コントローラは、相互接続されたスイッチを介して構成フレームセグメントドライバのうちの対応する少なくとも１つに構成データを送信することによって、プログラマブル論理領域の各サブ領域を構成するようにプログラムされ、プログラマブル論理領域は、相互接続されたスイッチを介してアプリケーションデータを送信するように構成可能である。

いくつかの例は、１つまたは複数の集積回路を動作させるための方法を含む。方法は、プログラマブルネットワークを介してコントローラから第１の構成データを送信することを含む、プログラマブル論理領域の少なくとも部分を構成することと、プログラマブルネットワークを介してプログラマブル論理領域の構成された部分とアプリケーションデータを通信することとを含む。

上記の例の方法では、プログラマブル論理領域の少なくとも部分を構成することは、プログラマブルネットワークのスイッチを通して第１の構成データをルーティングすることと、スレーブユニットにおいてプログラマブルネットワークから第１の構成データを受信することと、スレーブユニットから、プログラマブル論理領域の部分に関連する構成フレームセグメントドライバに、第１の構成データを送信することと、第１の構成データに応答して、構成フレームセグメントドライバによって構成メモリに書き込むこととをさらに含むことができる。方法では、アプリケーションデータを通信することは、プログラマブルネットワークのスイッチを通してアプリケーションデータをルーティングすることを含むことができる。方法は、構成フレームセグメントドライバによってプログラマブル論理領域のブロックメモリをプリロードおよび／またはサンプリングすることをさらに含むことができ、構成メモリに書き込むことは、第１のレートにおいて書き込むことが可能であり、ブロックメモリをプリロードおよび／またはサンプリングすることは、第１のレートよりも大きい第２のレートにおいてプリロードおよび／またはサンプリングすることが可能である。方法は、周辺相互接続を介してコントローラからプログラマブルネットワークのスイッチのそれぞれのレジスタブロックに第２の構成データを送信することを含む、スイッチを構成することをさらに含むことができる。

上記の例の方法は、周辺相互接続を介してコントローラから第２の構成データを送信することを含む、プログラマブルネットワークを構成することをさらに含むことができる。

上記の例の方法では、コントローラは第１のチップ上にあり得、プログラマブル論理領域は、第１のチップとは別個の第２のチップ上にあり得る。

いくつかの例は、マルチチップ装置を含む。マルチチップ装置は、第１のネットワークオンチップ（ＮｏＣ）と、第１のプログラマブル論理領域と、第１の構成フレームドライバと、コントローラとを備える、第１のチップを含む。マルチチップ装置は、第２のＮｏＣと、第２のプログラマブル論理領域と、第２の構成フレームドライバとを備える、第２のチップをも含む。コントローラは、第１のＮｏＣのネットワークに通信可能に接続される。第１のＮｏＣのネットワークは、第１のプログラマブル論理領域と第１の構成フレームドライバとに通信可能に接続される。第１の構成フレームドライバは、第１のプログラマブル論理領域に通信可能に接続される。第２のＮｏＣのネットワークが、第１のＮｏＣのネットワークと、第２のプログラマブル論理領域と、第２の構成フレームドライバとに通信可能に接続される。第２の構成フレームドライバは、第２のプログラマブル論理領域に通信可能に接続される。コントローラは、第１のＮｏＣのネットワークを介して第１の構成フレームドライバに第１の構成データを送信するように構成される。コントローラは、第１のＮｏＣのネットワークと第２のＮｏＣのネットワークとを介して第２の構成フレームドライバに第２の構成データを送信するように構成される。

上記の例のマルチチップ装置では、第１の構成フレームドライバは、第１の構成フレームセグメントドライバを含むことができ、第１の構成フレームセグメントドライバの各々は、第１のプログラマブル論理領域の対応するサブ領域に関連し、第２の構成フレームドライバは、第２の構成フレームセグメントドライバを含むことができ、第２の構成フレームセグメントドライバの各々は、第２のプログラマブル論理領域の対応するサブ領域に関連する。

上記の例のマルチチップ装置では、コントローラは、第１のＮｏＣの周辺相互接続に通信可能に接続され得、コントローラは、第１のＮｏＣの周辺相互接続を介して第３の構成データを送信することによって、第１のＮｏＣのネットワークを構成するようにプログラムされ得、第２のチップは、第２のＮｏＣの周辺相互接続に通信可能に接続されたプロセッサをさらに含むことができ、コントローラは、第１のＮｏＣのネットワークと第２のＮｏＣのネットワークとを介してプロセッサに第４の構成データを送信することによって、第２のＮｏＣのネットワークを構成するようにプログラムされ得、プロセッサは、第２のＮｏＣの周辺相互接続を介して第４の構成データを送信するようにさらに構成される。

上記の例のマルチチップ装置では、第１のチップまたは第２のチップのマスタ回路が、第１のＮｏＣのネットワークと第２のＮｏＣのネットワークとを介して第１のチップまたは第２のチップのうちの他方の構成フレームドライバに第３の構成データを送信するように構成され得る。

上記の例のマルチチップ装置では、第１のプログラマブル論理領域は、第１の構成メモリと第１のブロックメモリとを含むことができ、第１の構成フレームドライバは、第１のレートにおいて第１の構成メモリに書き込み、第２のレートにおいて第１のブロックメモリをプリサンプリングおよび／またはロードするように構成され得、第２のレートは第１のレートの２倍であり、第２のプログラマブル論理領域は、第２の構成メモリと第２のブロックメモリとを含むことができ、第２の構成フレームドライバは、第３のレートにおいて第２の構成メモリに書き込み、第４のレートにおいて第２のブロックメモリをプリサンプリングおよび／またはロードするように構成され得、第４のレートは第３のレートの２倍である。

上記は特定の例を対象とするが、他のおよびさらなる例がその基本的範囲から逸脱することなく考案され得、その範囲は以下の特許請求の範囲によって決定される。

Claims (15)

1. 集積回路（ＩＣ）であって、
   プログラマブル論理領域と、
   コントローラと、
   前記コントローラと前記プログラマブル論理領域との間に接続されたプログラマブルネットワークとを備え、前記コントローラが、前記プログラマブルネットワークを介して前記プログラマブル論理領域を構成するようにプログラムされた、
   集積回路（ＩＣ）。
2. 前記プログラマブルネットワークと前記プログラマブル論理領域との間に接続された構成フレームドライバをさらに備え、前記コントローラが、前記プログラマブルネットワークと前記構成フレームドライバとを介して前記プログラマブル論理領域を構成するようにプログラムされた、請求項１に記載のＩＣ。
3. 前記構成フレームドライバが、構成フレームセグメントドライバを含み、前記構成フレームセグメントドライバの各々が、前記プログラマブル論理領域のサブ領域に関連し、前記構成フレームセグメントドライバが、並列に、前記コントローラからの構成データを処理することが可能である、請求項２に記載のＩＣ。
4. 前記プログラマブル論理領域が、構成可能な論理ブロックを含み、
   前記プログラマブル論理領域が、ブロックメモリを含み、
   前記構成フレームドライバが、第１のレートにおいて前記構成可能な論理ブロックに対して書込みおよび読取りを行い、第２のレートにおいてそれの前記ブロックメモリをプリロードおよびサンプリングするように構成され、
   前記第２のレートが前記第１のレートよりも大きい、
   請求項２に記載のＩＣ。
5. 前記第２のレートが、前記第１のレートよりも２倍大きい、請求項４に記載のＩＣ。
6. 前記プログラマブルネットワークは、
   前記コントローラに接続されたネットワークオンチップ（ＮｏＣ）マスタユニット（ＮＭＵ）と、
   前記構成フレームドライバに接続されたＮｏＣスレーブユニット（ＮＳＵ）と、
   ＮｏＣパケットスイッチと、
   前記ＮｏＣパケットスイッチ間で相互接続されたルーティングとを含み、前記相互接続されたＮｏＣパケットスイッチが、前記ＮＭＵと前記ＮＳＵとに、およびそれらの間に通信可能に結合された、
   請求項２に記載のＩＣ。
7. 周辺相互接続をさらに備え、前記コントローラが、前記周辺相互接続を介して前記プログラマブルネットワークを構成するようにプログラムされた、請求項２に記載のＩＣ。
8. 前記プログラマブル論理領域のそれぞれのサブ領域にそれぞれ接続された構成フレームセグメントドライバと、
   周辺相互接続と
   をさらに備え、
   前記プログラマブルネットワークが、相互接続されたスイッチを含み、前記コントローラが、前記周辺相互接続を介して、前記相互接続されたスイッチを構成するようにプログラムされ、
   前記コントローラが、前記相互接続されたスイッチを介して前記構成フレームセグメントドライバのうちの対応する少なくとも１つに構成データを送信することによって、前記プログラマブル論理領域の各サブ領域を構成するようにプログラムされ、
   前記プログラマブル論理領域が、前記相互接続されたスイッチを介してアプリケーションデータを送信するように構成可能である、
   請求項１に記載のＩＣ。
9. １つまたは複数の集積回路を動作させるための方法であって、前記方法が、
   プログラマブルネットワークを介してコントローラから第１の構成データを送信することを含む、プログラマブル論理領域の少なくとも部分を構成することと、
   前記プログラマブルネットワークを介して前記プログラマブル論理領域の前記構成された部分とアプリケーションデータを通信することと
   を含む、方法。
10. 前記プログラマブル論理領域の少なくとも前記部分を構成することが、
    前記プログラマブルネットワークのスイッチを通して前記第１の構成データをルーティングすることと、
    スレーブユニットにおいて前記プログラマブルネットワークから前記第１の構成データを受信することと、
    前記スレーブユニットから、前記プログラマブル論理領域の前記部分に関連する構成フレームセグメントドライバに、前記第１の構成データを送信することと、
    前記第１の構成データに応答して、前記構成フレームセグメントドライバによって構成メモリに書き込むことと
    をさらに含む、請求項９に記載の方法。
11. 前記アプリケーションデータを通信することが、前記プログラマブルネットワークの前記スイッチを通して前記アプリケーションデータをルーティングすることを含む、請求項１０に記載の方法。
12. 前記構成フレームセグメントドライバによって前記プログラマブル論理領域のブロックメモリをプリロードおよび／またはサンプリングすることをさらに含み、
    前記構成メモリに書き込むことは、第１のレートにおいて書き込むことが可能であり、
    前記ブロックメモリをプリロードおよび／またはサンプリングすることは、前記第１のレートよりも大きい第２のレートにおいてプリロードおよび／またはサンプリングすることが可能である、
    請求項１０に記載の方法。
13. 周辺相互接続を介して前記コントローラから前記プログラマブルネットワークの前記スイッチのそれぞれのレジスタブロックに第２の構成データを送信することを含む、前記スイッチを構成することをさらに含む、請求項１０に記載の方法。
14. 周辺相互接続を介して前記コントローラから第２の構成データを送信することを含む、前記プログラマブルネットワークを構成することをさらに含む、請求項９に記載の方法。
15. 前記コントローラが第１のチップ上にあり、前記プログラマブル論理領域が、前記第１のチップとは別個の第２のチップ上にある、請求項９に記載の方法。

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