JP2022510803A - バス上のメモリ要求チェーン - Google Patents

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Abstract

バスプロトコル機能は、高速相互接続バス上でメモリアクセス要求をチェーンするために提供され、シグナリングのオーバーヘッドの低減を可能にする。バスを介して複数のメモリ要求メッセージが受信される。第１のメッセージは、ソース識別子、ターゲット識別子、第１のアドレス、及び、第１のペイロードデータを有する。第１のペイロードデータは、メモリ内の第１のアドレスによって示される位置に記憶される。要求メッセージのうち選択された第２の要求メッセージにおいて、第１の要求メッセージに関連するチェーンインジケータと、第２のペイロードデータとが受信される。第２の要求メッセージはアドレスを含まない。チェーンインジケータに基づいて、メモリアクセスが要求される第２のアドレスが、第１のアドレスに基づいて計算される。第２のペイロードデータは、メモリ内の第２のアドレスによって示される位置に記憶される。【選択図】図６

Description

システム相互接続バス規格は、回路基板、マルチチップモジュール、サーバノード、場合によってはサーバラック全体又はネットワークシステム上の様々な要素間の通信を提供する。例えば、よく知られているＰＣＩｅまたはＰＣＩエキスプレス（Peripheral Component Interconnect Express）コンピュータ拡張バスは、マザーボード上の要素間の相互接続と、拡張カードへの接続と、を提供する高速シリアル拡張バスである。マルチプロセッサシステム、特に異なるチップ上の複数のプロセッサが相互接続してメモリを共有するシステムには、改良されたシステム相互接続規格が必要である。
多くのシステム相互接続バスで使用されるシリアル通信レーンは、専用メモリバスが提供するようなアドレス情報用の個別のパスを提供しない。従って、このようなバスを介してメモリアクセス要求を送信するには、要求に関連付けられたアドレスとデータの両方をシリアル形式で送信する必要がある。この方法でアドレス情報を送信すると、シリアル通信リンクにかなりのオーバーヘッドが追加される。
ＣＣＩＸアプリケーションのための例示的なトポロジで接続されたデータ処理プラットフォームを示すブロック図である。 ＣＣＩＸアプリケーションのための別の例示的なトポロジで接続されたデータ処理プラットフォームを示すブロック図である。 ＣＣＩＸアプリケーションのためのより複雑な例示的なトポロジで接続されたデータ処理プラットフォームを示すブロック図である。 ＣＣＩＸアプリケーションのための別の例示的なトポロジによるデータ処理プラットフォームを示すブロック図である。 いくつかの実施形態による、図２のトポロジに従って構成された例示的なデータ処理プラットフォームの設計を示すブロック図である。 いくつかの実施形態による、チェーンメモリ要求メッセージのためのパケット構造を示すブロック図である。 いくつかの実施形態による、チェーンメモリ書き込み要求を満たすプロセスを示すフロー図である。 いくつかの実施形態による、チェーンメモリ読み出し要求を満たすプロセスを示すフロー図である。
以下の説明において、異なる図面において同じ符号を使用した場合、類似又は同一の要素を示す。特に明記しない限り、「結合される」という用語及びそれに関連する動詞の形態は、当該技術分野において周知の手段による直接接続及び間接電気接続の両方を含み、特に明記しない限り、直接接続の如何なる説明も、間接電気接続の適切な形態を用いる代替の実施形態と同様に示唆する。
装置は、少なくとも１つのメモリチップを備えたメモリと、メモリに接続されたメモリコントローラと、データバス上でデータを送受信するメモリコントローラに接続されたバスインタフェース回路と、を含む。メモリコントローラ及びバスインタフェース回路は、データバスを介して複数の要求メッセージを受信することを含むプロセスを実行するように共に動作する。要求メッセージのうち選択された第１の要求メッセージにおいて、ソース識別子、ターゲット識別子、メモリアクセスが要求される第１のアドレス、及び、第１のペイロードデータが受信される。プロセスは、第１のペイロードデータを、メモリ内の第１のアドレスによって示される位置に記憶することを含む。要求メッセージのうち選択された第２の要求メッセージにおいて、プロセスは、第１の要求メッセージに関連するチェーンインジケータ（chaining indicator）と、第２のペイロードデータと、を受信し、第２の要求メッセージは、メモリアクセスが要求されるアドレスを含まない。チェーンインジケータに基づいて、プロセスは、メモリアクセスが要求される第２のアドレスを、第１のアドレスに基づいて計算する。次に、プロセスは、第２のペイロードデータを、メモリ内の第２のアドレスによって示される位置に記憶する。
方法は、データバスを介して複数の要求メッセージを受信することを含む。バスインタフェース回路の制御の下で、方法は、要求メッセージのうち選択された第１の要求メッセージにおいて、ソース識別子、ターゲット識別子、メモリアクセスが要求される第１のアドレス、及び、第１のペイロードデータを受信することを含む。第１のペイロードデータは、メモリ内の第１のアドレスによって示される位置に記憶される。要求メッセージのうち選択された第２の要求メッセージにおいて、第１の要求メッセージに関連するチェーンインジケータと、第２のペイロードデータと、が受信され、第２の要求メッセージは、メモリアクセスが要求されるアドレスを含まない。チェーンインジケータに基づいて、メモリアクセスが要求される第２のアドレスが、第１のアドレスに基づいて計算される。方法は、第２のペイロードデータを、メモリ内の第２のアドレスによって示される位置に記憶する。
方法は、データバスを介して複数の要求メッセージを受信することと、バスインタフェース回路の制御の下で、要求メッセージのうち選択された第１の要求メッセージにおいて、ソース識別子、ターゲット識別子、及び、メモリアクセスが要求される第１のアドレスを受信することと、を含む。バスインタフェース回路の制御の下、メモリ内の第１のアドレスによって示される位置から第１のペイロードデータを含む応答メッセージが送信される。要求メッセージのうち選択された第２の要求メッセージにおいて、第１の要求メッセージに関連するチェーンインジケータが受信され、第２の要求メッセージは、メモリアクセスが要求されるアドレスを含まない。チェーンインジケータに基づいて、メモリアクセスが要求される第２のアドレスが、第１のアドレスに基づいて計算される。方法は、メモリ内の第２のアドレスによって示される位置から第２のペイロードデータを含む第２の応答メッセージを送信する。
システムは、少なくとも１つのメモリチップを有するメモリと、メモリに接続されたメモリコントローラと、メモリコントローラに接続され、バス上でデータを送受信するように構成されたバスインタフェース回路と、を含むメモリモジュールを備える。メモリコントローラ及びバスインタフェース回路は、データバスを介して複数の要求メッセージを受信することを含むプロセスを実行するように共に動作する。要求メッセージのうち選択された第１の要求メッセージにおいて、プロセスは、ソース識別子、ターゲット識別子、メモリアクセスが要求される第１のアドレス、及び、第１のペイロードデータを受信する。プロセスは、第１のペイロードデータを、メモリ内の第１のアドレスによって示される位置に記憶することを含む。要求メッセージのうち選択された第２の要求メッセージにおいて、第１の要求メッセージに関連するチェーンインジケータと、第２のペイロードデータとが受信され、第２の要求メッセージは、メモリアクセスが要求されるアドレスを含まない。チェーンインジケータに基づいて、メモリアクセスが要求される第２のアドレスが、第１のアドレスに基づいて計算される。次に、プロセスは、第２のペイロードデータを、メモリ内の第２のアドレスによって示される位置に記憶する。また、システムは、バスに接続された第２のバスインタフェース回路を有するプロセッサを備え、プロセッサは、データバスを介して要求メッセージを送信し、応答を受信する。
図１は、アクセラレータ向けキャッシュコヒーレントインターコネクト（ＣＣＩＸ：Cache Coherent Interconnect for Accelerators）アプリケーションのための例示的なトポロジで接続されたデータ処理プラットフォーム１００を示すブロック図である。ホストプロセッサ１１０（「ホストプロセッサ」、「ホスト」）は、ＣＣＩＸプロトコルを使用してアクセラレータモジュール１２０に接続されており、アクセラレータモジュール１２０は、同じデバイス上にＣＣＩＸアクセラレータと、付随するメモリと、を含む。ＣＣＩＸプロトコルは、ＣＣＩＸ Ｃｏｎｓｏｒｔｉｕｍ社によって発行されたＣＣＩＸ Ｂａｓｅ Ｓｐｅｃｉｆｉｃａｔｉｏｎ１．０、及びそれ以降のバージョンの規格に含まれる。この規格では、ハードウェアベースのキャッシュコヒーレンスを可能にするＣＣＩＸリンクが提供されており、これは、アクセラレータやストレージアダプタにまで拡張される。ＣＣＩＸでは、キャッシュメモリに加えて、システムメモリを拡張して、ＣＣＩＸデバイス拡張メモリを含めることができる。ＣＣＩＸアーキテクチャでは、複数のプロセッサが単一のプールとしてシステムメモリにアクセスすることができる。このようなプールは、処理能力が増えると非常に大きくなる場合があり、相互接続された多くのプロセッサ上でスレッドを処理するためのアプリケーションデータをメモリプールに保持する必要がある。同じ理由で、ストレージメモリも大きくなる可能性がある。
データ処理プラットフォーム１００は、通常、統合メモリコントローラを介してホストプロセッサ１１０に接続されたホストランダムアクセスメモリ（ＲＡＭ）１０５を備える。アクセラレータモジュール１２０のメモリを、ランダムアクセスメモリ（ＲＡＭ）１０５に加えてシステムメモリの一部としてホストマッピングすることができ、又は、個別の共有メモリプールとして存在することができる。ＣＣＩＸプロトコルは、データ処理プラットフォーム１００と共に使用されて、ＣＣＩＸの加速及びキャッシュコヒーレンシ機能に加えて、本明細書で提供される機能を含む拡張メモリ機能を提供する。
図２は、ＣＣＩＸアプリケーションのための別の単純なトポロジを有するデータ処理プラットフォーム２００を示すブロック図である。データ処理プラットフォーム２００は、ホストＲＡＭ１０５に接続されたホストプロセッサ２１０を備える。ホストプロセッサ２１０は、ＣＣＩＸインタフェース及びバスを介して、メモリを備えるＣＣＩＸ対応拡張モジュール２３０と通信する。図１の実施形態と同様に、拡張モジュール２３０のメモリを、システムメモリの一部としてホストマッピングすることができる。拡張メモリ機能は、メモリ技術及びメモリサイズの両方に関して、拡張されたメモリ容量を提供するか、ホストプロセッサ２１０が直接アクセスすることができるメモリ技術を超える新たなメモリ技術の統合を可能にする。
図３は、ＣＣＩＸアプリケーションのための切り替えトポロジを有するデータ処理プラットフォーム３００を示すブロック図である。ホストプロセッサ３１０は、ＣＣＩＸ対応スイッチ３５０に接続されており、スイッチ３５０は、アクセラレータモジュール３２０及びＣＣＩＸ対応メモリ拡張モジュール３３０にも接続する。スイッチ３５０を介して、拡張されたメモリを接続することによって、以前の直接接続されたトポロジの拡張されたメモリ機能及び容量が、データ処理プラットフォーム３００に提供される。
図４は、ＣＣＩＸアプリケーションのための別の例示的なトポロジによるデータ処理プラットフォーム４００を示すブロック図である。ホストプロセッサ４１０は、ＣＣＩＸアクセラレータ４２０のグループにリンクされており、ＣＣＩＸアクセラレータ４２０のグループは、隣接するノード４２０のペア間のＣＣＩＸリンクによって示されるように、ＣＣＩＸメッシュトポロジのノードである。このトポロジは、複数のアクセラレータ４２０及びプロセッサ間での計算データの共有を可能にする。さらに、プラットフォーム４００は、アクセラレータ付きメモリ（accelerator-attached memory）を含むように拡張されてもよく、共有データをホストＲＡＭ１０５又はアクセラレータ付きメモリの何れかに常駐させることができる。
データ処理プラットフォームについて幾つかの例示的なトポロジが示されているが、本明細書の技術は、メッシュトポロジを含む他の適切なトポロジと共に使用されてもよい。
図５は、図２のトポロジに従って構成された例示的なデータ処理プラットフォーム５００の設計を示すブロック図である。一般に、ホストプロセッサ５１０は、ＣＣＩＸインタフェースを介して拡張モジュール５３０に接続する。この例では、直接のポイントツーポイント接続が示されているが、この例は限定的なものではなく、本明細書の技術は、スイッチ接続等のＣＣＩＸデータ処理プラットフォームを使用する他のトポロジやパケットベースの通信リンクを使用する他のデータ処理プロトコルで採用されてもよい。ホストプロセッサ５１０は、オンチップ相互接続ネットワーク５０４によって接続された４つのプロセッサコア５０２を含む。オンチップ相互接続は、各プロセッサをＩ／Ｏポート５０９にリンクし、この実施形態では、Ｉ／Ｏポート５０９は、ＣＣＩＸトランザクション層５１０及びＰＣＩｅトランザクション層５１２を含むように拡張されたＰＣＩｅポートである。Ｉ／Ｏポート５０９は、ＰＣＩｅバス５２０上のＰＣＩｅトランスポート上にオーバーレイされる拡張モジュール５３０へのＣＣＩＸプロトコル相互接続を提供する。ＰＣＩｅバス５２０は、１つ、４つ、８つ、又は、１６のレーン等の複数のレーンを備えてもよく、各レーンは、２つの単方向シリアルリンクを有し、１つのリンクは送信専用であり、１つのリンクは受信専用である。或いは、同様のバストラフィックが、ＰＣＩｅ以外のトランスポートを介して伝送されてもよい。
ＰＣＩｅトランスポートを介してＣＣＩＸを使用するこの例では、ＰＣＩｅトランザクション層によって発生するレイテンシを低減しながら、ＰＣＩｅポートが拡張されて、シリアルのパケットベースのＣＣＩＸコヒーレンシトラフィックを伝送する。ＣＣＩＸ通信のこのようなレイテンシを低減するために、ＣＣＩＸは、標準のＰＣＩｅトランザクション層５１２と共に、ＰＣＩｅデータリンク層５１４に独立してリンクする軽量のトランザクション層５１０を提供する。さらに、ＣＣＩＸリンク層５０８は、ＰＣＩｅのような物理トランスポート上にオーバーレイされ、ＣＣＩＸプロトコルメッセージのデッドロックのない通信に必要な十分な仮想トランザクションチャネルを提供する。ＣＣＩＸプロトコル層コントローラ５０６は、リンク層５０８をオンチップ相互接続に接続し、両方向のトラフィックを管理する。ＣＣＩＸプロトコル層コントローラ５０６は、ホストプロセッサ５１０上で実行される幾つかの定義されたＣＣＩＸエージェント５０５の何れかによって操作される。ＣＣＩＸ要求を送受信するＣＣＩＸプロトコルコンポーネントは、ＣＣＩＸエージェントと呼ばれる。エージェントは、要求エージェント、ホームエージェント、又は、スレーブエージェントであってもよい。要求エージェントは、読み出し及び書き込みトランザクションのソースであるＣＣＩＸエージェントである。ホームエージェントは、所定のアドレス範囲のコヒーレンシ及びメモリへのアクセスを管理するＣＣＩＸエージェントである。ＣＣＩＸプロトコルで定義されているように、ホームエージェントは、キャッシュラインにキャッシュ状態の変更が必要な場合に、必要な要求エージェントにスヌープトランザクションを送信することによってコヒーレンシを管理する。各ＣＣＩＸホームエージェントは、所定のアドレス範囲のコヒーレンシポイント（ＰｏＣ：Point of Coherency）及びシリアル化ポイント（ＰｏＳ：Point of Serialization）として機能する。ＣＣＩＸにより、システムメモリを拡張して、外部ＣＣＩＸデバイスに接続されたメモリを含めることができる。関連するホームエージェントが１つのチップ上にあり、ホームエージェントに関連する物理メモリの一部又は全てが別のチップ（通常、何らかのタイプの拡張メモリモジュール）にある場合、拡張メモリのコントローラは、スレーブエージェントと呼ばれる。ＣＣＩＸプロトコルは、エラーエージェントも定義し、エラーエージェントは、通常、エラーを処理するための別のエージェントを有するプロセッサで実行される。
拡張モジュール５３０は、一般に、メモリ５３２と、メモリコントローラ５３４と、バスインタフェース回路５３６と、を備え、バスインタフェース回路５３６は、ＰＣＩｅバス５２０に接続された、ホストプロセッサ５１０のものと同様のＩ／Ｏポート５０９を備える。複数のチャネル又は各方向の単一チャネルが、必要な帯域幅に応じた接続で使用されてもよい。ＣＣＩＸリンク層を有するＣＣＩＸポート５０８は、Ｉ／Ｏポート５０９のＣＣＩＸトランザクション層からＣＣＩＸメッセージを受信する。ＣＣＩＸスレーブエージェント５０７は、ＣＣＩＸプロトコル層５０６を含み、ＣＣＩＸエージェント５０５からのメモリ要求を実行する。メモリコントローラ５３４は、スレーブエージェント５０７の制御下で読み出し及び書き込みを管理するためにメモリ５３２に接続されている。メモリコントローラ５３４は、Ｉ／Ｏポート５０９のポート回路、又は、これに関連するＣＣＩＸプロトコル論理層コントローラ５０６若しくはＣＣＩＸリンク層５０８の一部又は全てを有するチップに統合されてもよいし、別のチップにあってもよい。拡張モジュール５３０は、少なくとも１つのメモリチップを含むメモリ５３２を備える。この例では、メモリは、ストレージクラスメモリ（ＳＣＭ）又は不揮発性メモリ（ＮＶＭ）である。しかしながら、これらの代替形態は限定的ではなく、多くのタイプのメモリ拡張モジュールが、本明細書に記載された技術を採用してもよい。例えば、大容量フラッシュストレージや、ＲＡＭバッファを有する３Ｄクロスポイントメモリ等のように、ＮＶＭとＲＡＭが混在するメモリを使用してよい。
図６は、いくつかの実施形態による、チェーンメモリ要求メッセージのためのパケット構造を示すブロック図である。図示されたフォーマットは、本明細書の例示的な実施形態によるメモリ拡張モジュール１３０，２３０，３３０，４３０，５３０との通信に使用される。パケット６００は、ペイロード６０８と、ＣＣＩＸ／ＰＣＩｅ等の相互接続リンクプロトコルの幾つかのプロトコル層で提供される制御情報と、を含む。物理層は、開始及び終了区切り文字（delimiters）を含むフレーミング情報６０２を各パケットに追加する。データリンク層は、パケットをシーケンス番号６０４の順に配置する。トランザクション層は、パケットタイプ、リクエスタ（requestor）、アドレス、サイズ、及び、トランザクション層プロトコルに固有の他の情報を識別する様々なヘッダ情報を含むパケットヘッダ６０６を追加する。ペイロード６０８は、ＣＣＩＸプロトコル層によってフォーマットされた幾つかのメッセージ６１０，６１２を含む。メッセージ６１０，６１２は、ＣＣＩＸプロトコル層によって、宛先デバイスのターゲット受信者ＣＣＩＸエージェントで抽出され、処理される。
メッセージ６１０は、フルサイズのメッセージヘッダを有するＣＣＩＸプロトコルメッセージである。メッセージ６１２は、メッセージ６１０よりも少ないメッセージフィールドを有するチェーンメッセージである。チェーンメッセージは、要求メッセージ６１２が前の要求メッセージ６１０の後続のアドレスに向けられていることを示す、要求メッセージ６１２に関して最適化されたメッセージが送信されることを可能にする。メッセージ６１０は、メッセージペイロードデータと、アドレスと、いくつかのメッセージフィールド（ソースＩＤ、ターゲットＩＤ、メッセージタイプ、サービス品質（ＱｏＳ）優先度、要求属性（Ｒｅｑ Ａｔｔｒ）、要求オペコード（ＲｅｑＯｐ）、非セキュア領域（ＮｏｎＳｅｃ）ビット及びアドレス（Ａｄｄｒ）を含む、ＣＣＩＸ規格バージョン１．０でさらに規定されている）と、を含む。他の幾つかのフィールドが、メッセージ６１０，６１２のＣＣＩＸメッセージヘッダに含まれてもよいが、メッセージチェーン機能に関係しないので、図示されていない。
「ＲｅｑＣｈａｉｎ」の要求タイプを示す要求オペコードの指定された値は、チェーン要求６１２を示すために使用される。チェーン要求６１２は、要求属性、アドレス、非セキュア領域又はサービス品質優先度フィールドを含まず、これらのフィールドを含む４Ｂ整列バイトは、チェーン要求メッセージには存在しない。アドレスを除くこれらのフィールドは、元の要求６１０と全て同一であることが示されている。チェーン要求のターゲットＩＤフィールド及びソースＩＤフィールドは、元の要求と同じである。タグと呼ばれる送信ＩＤ（ＴｘｎＩＤ）フィールドは、他のチェーン要求６１２に対する、特定のチェーン要求６１２の番号付けされた順序を提供する。チェーン要求６１２の実際の要求オペコードは、要求オペコード値がチェーン要求６１２を示すので、受信エージェントによって元の要求６１０と同一であると解釈される。各チェーンメッセージ６１２のアドレス値は、６４Ｂキャッシュラインの場合には６４を、１２８Ｂキャッシュラインの場合には１２８を、チェーン内の前の要求のアドレスに追加することによって、取得される。或いは、チェーンメッセージ６１２は、オプションとして、図において点線のボックスで示されているように、オフセットフィールドを含んでもよい。オフセットフィールドに記憶されたオフセットは、デフォルトのキャッシュラインサイズによって提供される６４Ｂ又は１２８Ｂとは異なるオフセット値を提供してもよく、チェーン要求でデータ構造の特定の部分を変更することを可能にする。オフセット値は、負の場合もある。
チェーン要求間で、スヌープや応答メッセージ等の非要求メッセージをインターリーブすることが許可されている。任意の要求のアドレスフィールドが、前の要求にチェーンされ得る後の要求によって要求されてもよい。いくつかの実施形態では、要求チェーンは、キャッシュラインサイズのアクセスであって、キャッシュラインサイズに合わせたアクセスを有する全ての要求に対してのみサポートされる。いくつかの実施形態では、チェーン要求は、同じパケット内でのみ発生することができる。他の実施形態では、チェーン要求は、送信ＩＤフィールドを介して達成される順序付けによって、複数のパケットに亘ることが可能である。
図７は、いくつかの実施形態による、チェーンメモリ書き込み要求を満たすためのプロセス７００を示すフロー図である。チェーンメモリ書き込みプロセス７００は、ブロック７０１において、図５のエージェント５０７等のＣＣＩＸスレーブエージェントを含むメモリ拡張モジュールによって開始される。この例では、メモリ拡張モジュールがチェーンメモリ書き込みを実行するが、上記の例のようなホストプロセッサ又はアクセラレータモジュールも、書き込みチェーンメモリ要求及び読み出しチェーンメモリ要求を満たしてもよい。チェーン要求は、通常、ＣＣＩＸマスタエージェント又はホームエージェントによって準備され、送信される。これらのエージェントは、ホストプロセッサ又はアクセラレータプロセッサ上のファームウェアで実行されてもよい。
プロセス７００は、概して、例えば、メモリコントローラ５３４と協働してバスインタフェース回路５３６上で実行されるＣＣＩＸプロトコル層５０６（図５）等のＣＣＩＸプロトコル層によって実行される。特定の順序が示されているが、この順序は限定的ではなく、多くのチェーンメッセージに対して多くのステップを並行して実行してもよい。ブロック７０２において、プロセス７００は、複数の要求メッセージを有するパケット６０８（図６）を受信する。ブロック７０４において、スレーブエージェント５０７のターゲットＩＤを有するメッセージが、処理を開始する。第１のメッセージは、要求６１０等のフルメモリ書き込み要求であり、ブロック７０６において最初に処理され、後のチェーンメッセージ６１２を解釈するための基礎となるメッセージフィールドデータ及びアドレス情報を提供する。第１の書き込みメッセージは、メッセージフィールドを抽出し、解釈することによって処理される。ブロック７０８において、第１のメッセージに応じて、ペイロードデータが、メッセージで指定されたアドレスによって示される位置で、メモリ５３２等のメモリに書き込まれる。
第１のチェーン要求メッセージ６１２は、ブロック７１０で処理される。チェーンインジケータは、ＣＣＩＸプロトコル層によって認識され、ＣＣＩＸプロトコル層は、チェーン要求に存在しないメッセージフィールド（要求属性、非セキュア領域、アドレス、及び、サービス品質の優先度のフィールド）の値を提供することによって応答する。これらの値は、アドレス値を除いて、ブロック７０６において処理された第１のメッセージ６１０から提供される。ブロック７１２において、チェーンメッセージ６１２の各々について、第１のメッセージ６１０からのアドレス、又は、送信ＩＤフィールドによって提供されるメッセージ順序によって示される以前のチェーンメッセージからのアドレスに対してオフセット値を適用することによって、アドレス値が提供される。次に、プロセス７００は、ブロック７１４において、現在のメッセージのペイロードデータを、メモリ内の計算されたアドレスによって示される位置に記憶する。
プロセス７００は、ブロック７１６に示すように、チェーンメッセージが受信パケットに存在する限り、チェーンメッセージを処理し続ける。チェーンメッセージが存在しない場合、チェーンメモリ書き込みのプロセスは、ブロック７１８で終了する。チェーンメッセージが複数のパケットに亘って存在する実施形態では、フラグ又は送信ＩＤフィールドの特定の値等の他のインジケータを使用して、チェーン内の最終メッセージを識別してよい。肯定応答メッセージ（positive acknowledgement messages）が、実行された各メッセージに応じて送信されてもよい。メッセージ処理はパイプライン化されているため、応答は、必ずしもチェーン要求の順序で提供されるとは限らない。
図８は、いくつかの実施形態による、チェーンメモリ読み出し要求を満たすプロセス８００を示すフロー図である。チェーンメモリ読み出しプロセス８００は、ブロック８０１で開始され、書き込みプロセスに関して上述したように、メモリ拡張モジュール、ホストプロセッサ又はアクセラレータモジュールによって実行されてもよい。チェーン読み出し要求は、通常、ホストプロセッサ又はアクセラレータプロセッサ上で実行されるＣＣＩＸマスタエージェント又はホームエージェントによって準備され、送信されてもよい。
プロセス８００は、プロセス７００と同様に、概して、メモリコントローラと協働してＣＣＩＸプロトコル層によって実行される。ブロック８０２において、プロセス８００は、複数の要求メッセージを有するパケット６０８（図６）を受信する。ブロック８０４において、スレーブエージェント５０７のターゲットＩＤを有するメッセージが、処理を開始する。ブロック８０６において、第１の読み出し要求メッセージは、メッセージフィールド及びアドレスを抽出及び解釈することによって処理され、後のチェーンメッセージ６１２を解釈するための基礎を提供する。ブロック８０８において、第１のメッセージが、指定されたアドレスの読み出し要求として解釈されることに応じて、アドレスによって示されるメモリ内の位置が読み出され、読み出しデータで準備された応答メッセージが生成される。プロセスステップが特定の順序で示されているが、実際の読み出し要求は、全て、応答を返すことと無関係にパイプライン化されてもよく、その結果、メモリコントローラが、任意の特定のプロセスブロックを順不同で実行してよいことに留意されたい。従って、応答は、必ずしも要求順に返信されるとは限らない。
次に、第１のメッセージにチェーンされた後続のチェーンメッセージは、ブロック８１０から開始して処理され、実行される。ブロック８１２において、後続の各チェーンメッセージについて、第１のメッセージからのアドレス、又は、送信ＩＤフィールドによって提供されるメッセージ順序によって示される以前の連鎖メッセージからのアドレスに対してオフセット値を適用することによって、アドレス値が提供される。次に、プロセス８００は、ブロック８１４において、計算されたアドレスによって示される位置でメモリ５３２を読み出し、読み出しデータをペイロードデータとして含む、読み出し要求メッセージに対する応答メッセージを準備する。プロセス８００は、ブロック８１６に示すように、チェーンメッセージが受信パケットに存在する限り、チェーンメッセージを処理し続ける。これ以上チェーンメッセージが存在しない場合、チェーンメモリ読み出しのプロセスはブロック８１８で終了し、応答メッセージが送信される。応答メッセージも同様にチェーンされて、両方向においてより効率的な通信オーバーヘッドを提供してもよい。
拡張ＰＣＩｅポート６０９、ＣＣＩＸエージェント５０５，５０７及びバスインタフェース回路５３６、又はこれらの任意の部分は、データベース又は他のデータ構造の形態のコンピュータアクセス可能データ構造によって記述又は表現されてもよく、コンピュータアクセス可能データ構造は、プログラムによって読み出すことができ、直接又は間接的に使用されて、集積回路を製造することができる。例えば、このデータ構造は、Ｖｅｒｉｌｏｇ又はＶＨＤＬ等のハイレベル設計言語（ＨＤＬ）にけるハードウェア機能の動作レベル記述又はレジスタ転送レベル（ＲＴＬ）記述であってよい。記述は、記述を合成して、合成ライブラリからのゲートのリストを含むネットリストを生成する合成ツールによって読み出されてもよい。ネットリストは、集積回路を含むハードウェアの機能も表すゲートのセットを含む。次に、ネットリストを配置及びルーティングして、マスクに適用される幾何学的形状を記述するデータセットを生成することができる。次いで、マスクを様々な半導体製造工程において使用して、集積回路を製造することができる。或いは、コンピュータアクセス可能記憶媒体上のデータベースは、必要に応じて、ネットリスト（合成ライブラリ有り又は無し）若しくはデータセット、又は、グラフィックデータシステム（ＧＤＳ）ＩＩデータであってもよい。
本明細書の技術は、様々な実施形態において、典型的なＲＡＭメモリインタフェースではなく、パケット化された通信リンクを介してメモリにアクセスすることをプロセッサに要求する任意の適切な製品（例えば）と共に使用されてよい。さらに、この技術は、ＧＰＵ及びＣＰＵアーキテクチャ又はＡＳＩＣアーキテクチャ、並びに、プログラマブル論理アーキテクチャで実装されたデータ処理プラットフォームを使用するために広く適用可能である。
特定の実施形態を説明してきたが、これらの実施形態に対する様々な変更が当業者には明らかであろう。例えば、フロントエンドコントローラ及びメモリチャネルコントローラは、マルチチップモジュール又は垂直に構成された半導体回路の様々な形態のメモリスタックと統合されてもよい。異なるタイプのエラー検出及びエラー訂正符号化を使用することができる。
従って、添付の特許請求の範囲は、開示された実施形態の範囲内に含まれる、開示された実施形態の全ての変更を包含することを意図している。

Claims (36)

  1. 少なくとも１つのメモリチップを有するメモリと、
    前記メモリに結合されたメモリコントローラと、
    前記メモリコントローラに結合され、データバスでデータ送受信するように構成されたバスインタフェース回路と、
    を備える、装置であって、
    前記メモリコントローラ及び前記バスインタフェース回路は、共に、
    前記データバスを介して複数の要求メッセージを受信することと、
    前記要求メッセージのうち選択された第１の要求メッセージにおいて、ソース識別子、ターゲット識別子、メモリアクセスが要求される第１のアドレス、及び、第１のペイロードデータを受信することと、
    前記第１のペイロードデータを、メモリ内の前記第１のアドレスによって示される位置記憶することと、
    前記要求メッセージのうち選択された第２の要求メッセージであって、メモリアクセスが要求されるアドレスを含まない第２の要求メッセージにおいて、前記第１の要求メッセージに関連するチェーンインジケータと、第２のペイロードデータと、を受信することと、
    前記チェーンインジケータに基づいて、メモリアクセスが要求される第２のアドレスを前記第１のアドレスに基づいて計算することと、
    前記第２のペイロードデータを、前記メモリ内の前記第２のアドレスによって示される位置に記憶することと、
    を行うように構成されている、
    装置。
  2. 前記バスインタフェース回路は、前記データバスを介して受信されたパケット内の前記複数の要求メッセージを受信するように構成されている、
    請求項１の装置。
  3. 前記メモリコントローラ及び前記バスインタフェース回路は、共に、前記第２の要求メッセージの後続の複数の要求メッセージを受信することと、前記後続の複数のメッセージの各々について、各々のチェーンインジケータを識別することと、メモリアクセスが要求される後続のアドレスを前記第１のアドレスに基づいて計算することと、を行うように構成されている、
    請求項２の装置。
  4. 前記第２の要求メッセージ及び前記後続の複数の要求メッセージは、前記第２のアドレス及び前記後続のアドレスを計算する順序を示すトランザクション識別子を含む、
    請求項３の装置。
  5. 前記メモリコントローラは、前記第１の要求メッセージ及び前記第２の要求メッセージを選択的に処理するように構成されており、
    前記第１の要求メッセージ及び前記第２の要求メッセージは、前記パケット内で隣接していない、
    請求項２の装置。
  6. 前記データバスは、前記アクセラレータ向けキャッシュコヒーレントインターコネクト（ＣＣＩＸ）規格に準拠している、
    請求項２の装置。
  7. 前記メモリコントローラは、前記第１の要求メッセージ及び前記第２の要求メッセージにチェーンされた後続の要求メッセージを選択的に処理するように構成されており、
    前記後続の要求メッセージは、前記第１の要求メッセージ及び前記第２の要求メッセージとは別のパケットで受信される、
    請求項１の装置。
  8. 前記第２のアドレスは、キャッシュラインサイズの所定のオフセットサイズに基づいて計算される、
    請求項１の装置。
  9. 前記第２のアドレスは、前記第２の要求メッセージに含まれるオフセットサイズに基づいて計算される、
    請求項１の装置。
  10. データバスを介して複数の要求メッセージを受信することと、
    バスインタフェース回路の制御の下で、前記要求メッセージのうち選択された第１の要求メッセージにおいて、ソース識別子、ターゲット識別子、メモリアクセスが要求される第１のアドレス、及び、第１のペイロードデータを受信することと、
    メモリコントローラの制御の下で、前記第１のペイロードデータを、メモリ内の前記第１のアドレスによって示される位置に記憶することと、
    前記バスインタフェース回路の制御の下で、前記要求メッセージのうち選択された第２の要求メッセージであって、メモリアクセスが要求されるアドレスを含まない第２の要求メッセージにおいて、前記第１の要求メッセージに関連するチェーンインジケータと、第２のペイロードデータと、を受信することと、
    前記チェーンインジケータに基づいて、メモリアクセスが要求される第２のアドレスを前記第１のアドレスに基づいて計算することと、
    前記バスインタフェース回路の制御の下で、前記第２のペイロードデータを、前記メモリ内の前記第２のアドレスによって示される位置に記憶することと、を含む、
    方法。
  11. 前記複数の要求メッセージは、前記データバスを介して受信されたパケットに含まれている、
    請求項１０の方法。
  12. 前記第２の要求メッセージの後続の複数の要求メッセージを受信することと、前記後続の複数のメッセージの各々について、各々のチェーンインジケータを識別することと、メモリアクセスが要求される後続のアドレスを前記第１のアドレスに基づいて計算することと、をさらに含む、
    請求項１１の方法。
  13. 前記第２の要求メッセージ及び前記後続の複数の要求メッセージは、前記第２の要求メッセージアドレス及び後続の要求メッセージアドレスを計算する順序を示すトランザクション識別子を含む、
    請求項１２の方法。
  14. 前記第１の要求メッセージ及び前記第２の要求メッセージを選択的に処理することをさらに含み、
    前記第１の要求メッセージ及び前記第２の要求メッセージは、前記パケット内で隣接していない、
    請求項１１の方法。
  15. 前記データバスは、前記アクセラレータ向けキャッシュコヒーレントインターコネクト（ＣＣＩＸ）規格に準拠している、
    請求項１１の装置。
  16. 前記第１の要求メッセージ及び前記第２の要求メッセージにチェーンされた後続の要求メッセージを選択的に処理することをさらに含み、
    前記後続の要求メッセージは、前記第１の要求メッセージ及び前記第２の要求メッセージとは別のパケットで受信される、
    請求項１０の方法。
  17. 前記第２のアドレスは、キャッシュラインサイズの所定のオフセットサイズに基づいて計算される、
    請求項１０の方法。
  18. 前記第２のアドレスは、前記第２の要求メッセージに含まれるオフセットサイズに基づいて計算される、
    請求項１０の方法。
  19. データバスを介して複数の要求メッセージを受信することと、
    バスインタフェース回路の制御の下で、前記要求メッセージのうち選択された第１の要求メッセージにおいて、ソース識別子、ターゲット識別子、及び、メモリアクセスが要求される第１のアドレスを受信することと、
    前記バスインタフェース回路の制御の下で、前記メモリ内の前記第１のアドレスによって示される位置から第１のペイロードデータを含む応答メッセージを送信することと、
    前記バスインタフェース回路の制御の下で、前記要求メッセージのうち選択された第２の要求メッセージであって、メモリアクセスが要求されるアドレスを含まない第２の要求メッセージにおいて、前記第１の要求メッセージに関連するチェーンインジケータを受信することと、
    前記チェーンインジケータに基づいて、メモリアクセスが要求される第２のアドレスを前記第１のアドレスに基づいて計算することと、
    前記バスインタフェース回路の制御の下で、メモリ内の前記第２のアドレスによって示される位置から第２のペイロードデータを含む第２の応答メッセージを送信することと、を含む、
    方法。
  20. 前記複数の要求メッセージは、前記データバスを介して受信されるパケットに含まれている、
    請求項１９の方法。
  21. 前記第２の要求メッセージの後続の複数の要求メッセージを受信することと、前記後続の複数のメッセージの各々について、各々のチェーンインジケータを識別することと、メモリアクセスが要求される後続のアドレスを前記第１のアドレスに基づいて計算することとをさらに含む、
    請求項２０の方法。
  22. 前記第２の要求メッセージ及び前記後続の複数の要求メッセージは、前記第２の要求メッセージアドレス及び後続の要求メッセージアドレスを計算する順序を示すトランザクション識別子を含む、
    請求項２１の方法。
  23. 前記第１の要求メッセージ及び前記第２の要求メッセージを選択的に処理することをさらに含み、前記第１の要求メッセージ及び前記第２の要求メッセージは、前記パケット内で隣り合っていない、請求項２１に記載の方法。
  24. 前記データバスは、前記アクセラレータ向けキャッシュコヒーレントインターコネクト（ＣＣＩＸ）規格に準拠している、
    請求項２０の方法。
  25. 前記第１の要求メッセージ及び前記第２の要求メッセージにチェーンされた後続の要求メッセージを選択的に処理することをさらに含み、
    前記後続の要求メッセージは、前記第１の要求メッセージ及び前記第２の要求メッセージとは別のパケットで受信される、
    請求項１９の方法。
  26. 前記第２のアドレスは、キャッシュラインサイズの所定のオフセットサイズに基づいて計算される、
    請求項１９の方法。
  27. 前記第２のアドレスは、前記第２の要求メッセージに含まれるオフセットサイズに基づいて計算される、
    請求項１９の方法。
  28. 少なくとも１つのメモリチップを有するメモリと、前記メモリに結合されたメモリコントローラと、前記メモリコントローラに接続され、バス上でデータを送受信するように構成された第１のバスインタフェース回路と、を含むメモリモジュールと、
    プロセッサと、
    を備えるシステムであって、
    前記メモリコントローラ及び前記第１のバスインタフェース回路は、共に、
    前記データバスを介して複数の要求メッセージを受信することと、
    前記要求メッセージのうち選択された第１の要求メッセージにおいて、ソース識別子、ターゲット識別子、メモリアクセスが要求される第１のアドレス、及び、第１のペイロードデータを受信することと、
    前記第１のペイロードデータを、メモリ内の前記第１のアドレスによって示される位置に記憶することと、
    前記要求メッセージのうち選択された第２の要求メッセージであって、メモリアクセスが要求されるアドレスを含まない第２の要求メッセージにおいて、前記第１の要求メッセージに関連するチェーンインジケータと、第２のペイロードデータと、を受信することと、
    前記チェーンインジケータに基づいて、メモリアクセスが要求される第２のアドレスを前記第１のアドレスに基づいて計算することと、
    前記第２のペイロードデータを、前記メモリ内の前記第２のアドレスによって示される位置に記憶することと、
    を行うように構成されており、
    前記プロセッサは、
    前記バスに結合された第２のバスインタフェース回路を備え、前記データバスを介して前記要求メッセージを送信し、応答を受信するように構成されている、
    システム。
  29. 前記第１のバスインタフェース回路は、前記データバスを介して受信されたパケット内の前記複数の要求メッセージを受信するように構成されている、
    請求項２８のシステム。
  30. 前記メモリコントローラ及び前記第１のバスインタフェース回路は、共に、前記第２の要求メッセージの後続の複数の要求メッセージを受信することと、前記後続の複数のメッセージの各々について、各々のチェーンインジケータを識別することと、メモリアクセスが要求される後続のアドレスを前記第１のアドレスに基づいて計算することと、を行うように構成されている、
    請求項２９のシステム。
  31. 前記第２の要求メッセージ及び前記後続の複数の要求メッセージは、前記第２のアドレス及び前記後続のアドレスを計算する順序を示すトランザクション識別子を含む、
    請求項３０のシステム。
  32. 前記メモリコントローラは、前記第１の要求メッセージ及び前記第２の要求メッセージを選択的に処理するように構成されており、
    前記第１の要求メッセージ及び前記第２の要求メッセージは、前記パケット内で隣接していない、
    請求項３１のシステム。
  33. 前記データバスは、前記アクセラレータ向けキャッシュコヒーレントインターコネクト（ＣＣＩＸ）規格に準拠している、
    請求項２８のシステム。
  34. 前記メモリコントローラは、前記第１の要求メッセージ及び前記第２の要求メッセージにチェーンされた後続の要求メッセージを選択的に処理するように構成されており、
    前記後続の要求メッセージは、前記第１の要求メッセージ及び前記第２の要求メッセージとは別のパケットで受信される、
    請求項２８のシステム。
  35. 前記第２のアドレスは、キャッシュラインサイズの所定のオフセットサイズに基づいて計算される、
    請求項２８のシステム。
  36. 前記第２のアドレスは、前記第２の要求メッセージに含まれるオフセットサイズに基づいて計算される、
    請求項２８のシステム。
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