JP2022508102A - Method of via formation by microimprint - Google Patents

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Abstract

一実施形態によれば、高度なパッケージング用途のためにパネルに複数のビアを形成するための方法および装置が開示される。再配線層が、基板層上に堆積される。再配線層は、スピンコーティングプロセス、スプレーコーティングプロセス、ドロップコーティングプロセス、または積層化を使用して堆積させることができる。次に、再配線層は、チャンバ内でスタンプを使用してマイクロインプリントされる。次に、再配線層とスタンプが、チャンバ内でベークされる。スタンプが再配線層から除去され、再配線層に複数のビアが形成される。再配線層に蓄積した余分な残留物は、デスカム処理プロセスを使用して除去することができる。複数のビアのそれぞれの底部と基板層の上部との間に配置された残留厚さ層は、約１μｍ未満の厚さを有し得る。【選択図】図１ＨAccording to one embodiment, methods and devices for forming multiple vias on a panel for advanced packaging applications are disclosed. The rewiring layer is deposited on the substrate layer. The rewiring layer can be deposited using a spin coating process, a spray coating process, a drop coating process, or a laminate. The rewiring layer is then microimprinted in the chamber using a stamp. The rewiring layer and stamp are then baked in the chamber. The stamp is removed from the rewiring layer and multiple vias are formed in the rewiring layer. Excess residue accumulated in the rewiring layer can be removed using a descam processing process. The residual thickness layer disposed between the bottom of each of the plurality of vias and the top of the substrate layer can have a thickness of less than about 1 μm. [Selection diagram] FIG. 1H

Description

［０００１］本開示の実施形態は、一般に、高度なパッケージング用途のためにパネルをマイクロインプリントする方法に関する。 [0001] The embodiments of the present disclosure generally relate to methods of microimprinting panels for advanced packaging applications.

［０００２］次世代半導体デバイスにおいて回路密度が増加し、デバイスサイズが縮小するにつれて、これらのデバイスに外部接続、つまり配線を提供するには、高度なパッケージング技術が必要になる。そのようなパッケージング技術の１つは、ウェハレベルパッケージングである。 As circuit densities increase and device sizes shrink in next-generation semiconductor devices, advanced packaging techniques are required to provide external connectivity, or wiring, to these devices. One such packaging technique is wafer level packaging.

［０００３］ウェハレベルパッケージングは、デバイス製造、パッケージアセンブリ（パッケージング）、電気テスト、および信頼性テスト（バーンイン）をウェハレベルで統合することにより、半導体デバイスの製造およびパッケージングプロセスを合理化し、パッケージングの最上層と最下層の形成、Ｉ／Ｏ接続の作製、およびパッケージングされたデバイスのテストは全て、デバイスが個々のパッケージングされたコンポーネントに個片化される前に実行される。ウェハレベルパッケージングの利点には、結果として得られるデバイスの全体的な製造コストの削減、パッケージサイズの縮小、電気的および熱的性能の向上が含まれる。 Wafer level packaging streamlines the semiconductor device manufacturing and packaging process by integrating device manufacturing, packaging assembly (packaging), electrical testing, and reliability testing (burn-in) at the wafer level. The formation of the top and bottom layers of packaging, the creation of I / O connections, and the testing of packaged devices are all performed before the device is fragmented into individual packaged components. Benefits of wafer-level packaging include reducing the overall manufacturing cost of the resulting device, reducing package size, and improving electrical and thermal performance.

［０００４］ウェハレベルパッケージングは、一般に、基板層上に再配線層を堆積すること、およびリソグラフィプロセスを使用して再配線層内に複数のビアを形成することを含む。従来のリソグラフィプロセスを使用して複数のビアを形成することは、高価であり、材料を浪費し、先進ノードの高密度再配線層において７μｍを越える解像度を欠き、表面トポロジーに非常に敏感であり得る。さらに、通常、再配線層は、コストがかかり、機器集約的で、時間がかかる従来のフォトリソグラフィおよびエッチングプロセスを使用して、堆積される。これらの方法を使用して再配線層を堆積およびパターニングすると、大量の余分な材料を浪費し、ビアのサイズと深さの制御が困難になる可能性がある。 Wafer level packaging generally involves depositing a rewiring layer on a substrate layer and using a lithography process to form multiple vias within the rewiring layer. Forming multiple vias using traditional lithography processes is expensive, wastes material, lacks resolutions in excess of 7 μm in the high density rewiring layer of advanced nodes, and is very sensitive to surface topologies. obtain. In addition, rewiring layers are typically deposited using traditional photolithography and etching processes that are costly, instrument intensive, and time consuming. Deposition and patterning of rewiring layers using these methods wastes a large amount of extra material and can make it difficult to control the size and depth of vias.

［０００５］したがって、当技術分野では、ウェハレベルパッケージングスキームにおいて再配線層を堆積させ再配線層内にビアを形成する改善された方法が必要とされている。 Therefore, there is a need in the art for improved methods of depositing rewiring layers and forming vias within the rewiring layers in wafer level packaging schemes.

［０００６］本開示は、一般に、高度なパッケージング用途のためにパネルに複数のビアを形成する方法に関する。再配線層が、基板層上に堆積される。再配線層は、スピンコーティングプロセス、スプレーコーティングプロセス、ドロップコーティングプロセス、または積層化を使用して堆積させることができる。次に、再配線層は、チャンバ内でスタンプを使用してマイクロインプリントされる。次に、再配線層とスタンプが、チャンバ内でベークされる。スタンプが再配線層から除去され、再配線層に複数のビアが形成される。再配線層に蓄積した余分な残留物は、デスカム処理プロセスを使用して除去することができる。複数のビアのそれぞれの底部と基板層の上部との間に配置された残留厚さ層は、約１μｍ未満の厚さを有し得る。 The present disclosure generally relates to a method of forming multiple vias on a panel for advanced packaging applications. The rewiring layer is deposited on the substrate layer. The rewiring layer can be deposited using a spin coating process, a spray coating process, a drop coating process, or a laminate. The rewiring layer is then microimprinted in the chamber using a stamp. The rewiring layer and stamp are then baked in the chamber. The stamp is removed from the rewiring layer and multiple vias are formed in the rewiring layer. Excess residue accumulated in the rewiring layer can be removed using a descam processing process. The residual thickness layer disposed between the bottom of each of the plurality of vias and the top of the substrate layer can have a thickness of less than about 1 μm.

［０００７］一実施形態では、パネルに複数のビアを形成する方法は、基板層上にポリイミド層を堆積することと、チャンバ内でポリイミド層をスタンプでマイクロインプリントすることと、チャンバ内でポリイミド層とスタンプをベークすることと、ポリイミド層とスタンプをＵＶ光に曝露することと、ポリイミド層からスタンプを除去して、ポリイミド層に複数のビアを形成することと、ポリイミド層にオーブン硬化プロセスを実行することと、ポリイミド層をデスカム処理して、余分な残留物を除去することと、を含む。 In one embodiment, the method of forming a plurality of vias on the panel is to deposit the polyimide layer on the substrate layer, microimprint the polyimide layer in the chamber with a stamp, and the polyimide in the chamber. Baking the layer and stamp, exposing the polyimide layer and stamp to UV light, removing the stamp from the polyimide layer to form multiple vias on the polyimide layer, and oven curing process on the polyimide layer. Includes performing and decaming the polyimide layer to remove excess residue.

［０００８］別の実施形態では、パネルに複数のビアを形成する方法は、シリカ粒子充填剤を含む流動性エポキシ層を、チャンバ内でスタンプでマイクロインプリントすることと、チャンバ内で流動性エポキシ層とスタンプをベークすることと、流動性エポキシ層からスタンプを除去して、流動性エポキシ層に複数のビアを形成することと、を含む。 In another embodiment, the method of forming a plurality of vias in the panel is to microimprint the fluidized epoxy layer containing the silica particle filler with a stamp in the chamber and the fluidized epoxy in the chamber. Includes baking layers and stamps and removing stamps from the fluid epoxy layer to form multiple vias in the fluid epoxy layer.

［０００９］さらに別の実施形態では、パネルに複数のビアを形成する方法は、ドロップコートプロセスを使用して基板層上にポリイミド層を堆積することと、チャンバ内でポリイミド層をスタンプでマイクロインプリントすることと、チャンバ内でポリイミド層とスタンプをベークすることと、ポリイミド層とスタンプをＵＶ光に曝露することと、ポリイミド層からスタンプを除去して、ポリイミド層に複数のビアを形成することと、ポリイミド層にオーブン硬化プロセスを実行することと、を含む。 In yet another embodiment, the method of forming multiple vias on the panel is to deposit the polyimide layer on the substrate layer using a drop coat process and to microin the polyimide layer in the chamber with a stamp. Printing, baking the polyimide layer and stamp in the chamber, exposing the polyimide layer and stamp to UV light, and removing the stamp from the polyimide layer to form multiple vias on the polyimide layer. And, including performing an oven curing process on the polyimide layer.

［００１０］本開示の上記の特徴が、詳細に理解されるように、上記で簡単に要約された本開示のより具体的な説明が、実施形態を参照することによって得られ、そのいくつかが、添付の図面に示されている。しかしながら、添付の図面は、例示的な実施形態のみを示し、したがって、その範囲を限定すると見なされるべきではなく、他の同等に有効な実施形態を認めることができることに留意されたい。 A more specific description of the present disclosure briefly summarized above is obtained by reference to embodiments, some of which, so that the above features of the present disclosure are understood in detail. , Shown in the attached drawing. However, it should be noted that the accompanying drawings show only exemplary embodiments and therefore should not be considered limiting their scope and other equally valid embodiments can be acknowledged.

一実施形態による、複数のビアを形成するために基板上の層をマイクロインプリントする様々な段階を示している。One embodiment shows various steps of microimprinting a layer on a substrate to form multiple vias. 一実施形態による、複数のビアを形成するために基板上の層をマイクロインプリントする様々な段階を示している。One embodiment shows various steps of microimprinting a layer on a substrate to form multiple vias. 一実施形態による、複数のビアを形成するために基板上の層をマイクロインプリントする様々な段階を示している。One embodiment shows various steps of microimprinting a layer on a substrate to form multiple vias. 一実施形態による、複数のビアを形成するために基板上の層をマイクロインプリントする様々な段階を示している。One embodiment shows various steps of microimprinting a layer on a substrate to form multiple vias. 一実施形態による、複数のビアを形成するために基板上の層をマイクロインプリントする様々な段階を示している。One embodiment shows various steps of microimprinting a layer on a substrate to form multiple vias. 一実施形態による、複数のビアを形成するために基板上の層をマイクロインプリントする様々な段階を示している。One embodiment shows various steps of microimprinting a layer on a substrate to form multiple vias. 一実施形態による、複数のビアを形成するために基板上の層をマイクロインプリントする様々な段階を示している。One embodiment shows various steps of microimprinting a layer on a substrate to form multiple vias. 一実施形態による、複数のビアを形成するために基板上の層をマイクロインプリントする様々な段階を示している。One embodiment shows various steps of microimprinting a layer on a substrate to form multiple vias. 一実施形態による、複数のビアを形成するために基板上の層をマイクロインプリントする様々な段階を示している。One embodiment shows various steps of microimprinting a layer on a substrate to form multiple vias. 一実施形態による、複数のビアを形成するために基板上の層をマイクロインプリントする方法を示している。One embodiment shows a method of microimprinting layers on a substrate to form multiple vias. 様々な実施形態による、マイクロインプリントスタンプを示している。The microimprint stamps according to various embodiments are shown. 様々な実施形態による、マイクロインプリントスタンプを示している。The microimprint stamps according to various embodiments are shown. 一実施形態による、ポリイミド層のＲＴＬを減少させ制御するチャンバ内ベークを示している。An in-chamber bake that reduces and controls the RTL of a polyimide layer according to one embodiment is shown. 一実施形態による、ＲＤＬとして流動性エポキシ層を利用する基板がスタンプによってマイクロインプリントされているのを示している。According to one embodiment, a substrate using a fluid epoxy layer as an RDL is microimprinted by a stamp. 別の実施形態による、流動性エポキシ層をマイクロインプリントするための時間対温度のグラフを示している。A time-to-temperature graph for microimprinting a fluidized epoxy layer according to another embodiment is shown.

［００１７］理解を容易にするために、可能な場合は、図に共通する同一の要素を示すために、同一の参照番号が使用されている。ある実施形態の要素および特徴は、さらに詳説することなく、他の実施形態に有益に組み込まれ得ることが企図されている。 For ease of understanding, where possible, the same reference numbers are used to indicate the same elements that are common to the figures. It is contemplated that the elements and features of one embodiment may be beneficially incorporated into another embodiment without further detail.

［００１８］一実施形態によれば、高度なパッケージング用途のためにパネルに複数のビアを形成するための方法および装置が開示される。再配線層が、基板層上に堆積される。再配線層は、スピンコーティングプロセス、スプレーコーティングプロセス、ドロップコーティングプロセス、または積層化を使用して堆積させることができる。次に、再配線層は、チャンバ内でスタンプを使用してマイクロインプリントされる。次に、再配線層とスタンプが、チャンバ内でベークされる。スタンプが再配線層から除去され、再配線層に複数のビアが形成される。再配線層に蓄積した余分な残留物は、デスカム処理プロセスを使用して除去することができる。複数のビアのそれぞれの底部と基板層の上部との間に配置された残留厚さ層は、約１μｍ未満の厚さを有し得る。 [0018] According to one embodiment, methods and devices for forming a plurality of vias on a panel for advanced packaging applications are disclosed. The rewiring layer is deposited on the substrate layer. The rewiring layer can be deposited using a spin coating process, a spray coating process, a drop coating process, or a laminate. The rewiring layer is then microimprinted in the chamber using a stamp. The rewiring layer and stamp are then baked in the chamber. The stamp is removed from the rewiring layer and multiple vias are formed in the rewiring layer. Excess residue accumulated in the rewiring layer can be removed using a descam processing process. The residual thickness layer disposed between the bottom of each of the plurality of vias and the top of the substrate layer can have a thickness of less than about 1 μm.

［００１９］図１Ａ～図１Ｉは、基板１００上の再配線層１０４をマイクロインプリントして複数のビア１１８を形成する様々な段階を示している。図２は、一実施形態による、基板上の層をマイクロインプリントして複数のビアを形成する方法を示している。図１Ａ～図１Ｉは、特定の順序で示されているが、図１Ａ～図１Ａに示されている方法２００の様々な段階は任意の適切な順序で実行できることもまた企図されている。方法２００のより明確な理解を容易にするために、図２の方法２００は、図１Ａ～図１Ｉの基板１００の様々な図を使用して説明および実証される。方法２００は、図１Ａ～図１Ｉを使用して説明されているが、図１Ａ～図１Ｉに示されていない他の工程が含まれてもよい。 FIGS. 1A-1I show various steps of microimprinting the rewiring layer 104 on the substrate 100 to form a plurality of vias 118. FIG. 2 shows a method of microimprinting a layer on a substrate to form a plurality of vias according to one embodiment. Although FIGS. 1A-1I are shown in a particular order, it is also contemplated that the various steps of Method 200 shown in FIGS. 1A-1A can be performed in any suitable order. To facilitate a clearer understanding of the method 200, the method 200 of FIG. 2 is described and demonstrated using various diagrams of the substrate 100 of FIGS. 1A-1I. Method 200 is described with reference to FIGS. 1A-1I, but may include other steps not shown in FIGS. 1A-1I.

［００２０］図１Ａは、図２の方法２００の工程２０２で実行されるように、チャンバ１０６内の基板層１０２上に堆積された再配線層（ＲＤＬ）１０４を有する基板１００、またはパネルもしくはウェハの一部を示す。ＲＤＬ１０４は、誘電体層であり得る。一実施形態では、ＲＤＬ１０４は、摂氏約７５～９０度の間の温度で、３０秒などの約３０～４５秒間、チャンバ１０６内でプリベークされる。ＲＤＬ１０４は、約５μｍから１５μｍの間の厚さ１１０を有するように堆積される。ＲＤＬ１０４の厚さ１１０は、インプリント後の残留厚さ層（ＲＴＬ）１１２（図１Ｂおよび図１Ｈに示される）を最小化するように選択される。ＲＴＬ１１２は、ＲＤＬ１０４の全厚１１０からインプリントの深さ１２４を引いたものである。言い換えれば、ＲＴＬ１１２は、スタンプ１０８でマイクロインプリントされた後、基板層１０２の上部とインプリントされたビアの底部との間に残っているＲＤＬ１０４の材料の量である。一実施形態では、ＲＤＬ１０４の厚さ１１０は、ＲＴＬ１１２が約２μｍ未満、例えば１μｍ未満になるように選択される。 FIG. 1A is a substrate 100 having a rewiring layer (RDL) 104 deposited on a substrate layer 102 in a chamber 106, or a panel or wafer, as performed in step 202 of method 200 of FIG. Shows a part of. The RDL 104 can be a dielectric layer. In one embodiment, the RDL 104 is prebaked in chamber 106 at a temperature between about 75 and 90 degrees Celsius for about 30 to 45 seconds, such as 30 seconds. The RDL 104 is deposited to have a thickness of 110 between about 5 μm and 15 μm. The thickness 110 of the RDL 104 is selected to minimize the residual thickness layer (RTL) 112 (shown in FIGS. 1B and 1H) after imprinting. The RTL 112 is the total thickness 110 of the RDL 104 minus the imprint depth 124. In other words, RTL112 is the amount of RDL104 material that remains between the top of the substrate layer 102 and the bottom of the imprinted vias after being microimprinted with the stamp 108. In one embodiment, the thickness 110 of the RDL 104 is selected such that the RTL 112 is less than about 2 μm, for example less than 1 μm.

［００２１］一実施形態では、ＲＤＬ１０４は、ポリイミド層である。ポリイミドは、ｎ型感光性ポリイミドであり得る。そのような実施形態では、ポリイミド層は、スピンコーティングプロセス、スプレーコーティングプロセス、またはドロップアレイパターンコーティングプロセスによって堆積させることができる。ポリイミド層が、スピンコーティングプロセスまたはスプレーコーティングプロセスを使用して堆積された場合、ＲＤＬ１０４は、堆積後にプリベークされて溶媒の一部を蒸発させることができ、これにより、インプリント深さが最大になり、ポリイミド材料の硬化によりパターン歪みが最小になる。スプレーコーティングプロセスを利用することで、ポリイミド層の自己平坦化を可能にすることができる。ポリイミド層がプリベークされた場合、ポリイミド材料は、流動性とインプリント性を維持する。 [0021] In one embodiment, the RDL 104 is a polyimide layer. The polyimide can be an n-type photosensitive polyimide. In such embodiments, the polyimide layer can be deposited by a spin coating process, a spray coating process, or a drop array pattern coating process. If the polyimide layer was deposited using a spin coating process or a spray coating process, the RDL104 could be prebaked after deposition to evaporate some of the solvent, thereby maximizing the imprint depth. , Pattern distortion is minimized by curing the polyimide material. By utilizing the spray coating process, self-flattening of the polyimide layer can be made possible. When the polyimide layer is prebaked, the polyimide material maintains fluidity and imprintability.

［００２２］ポリイミド層が、ドロップコーティングプロセスを使用して堆積された場合、ＲＤＬ１０４は、堆積後にプリベークされなくてもよい。ドロップコーティングプロセスを利用する場合、ポリイミドは、制御された液滴サイズおよびピッチを有するハッチングアレイパターンで堆積させることができる。例えば、ポリイミド液滴は、約４４０～５００μｍの直径および約５００～８００μｍのピッチを有するクロスハッチングパターンで堆積させることができる。一実施形態では、液滴は、約４５０μｍの直径および約５７０μｍのピッチを有した。ドロップコーティングプロセスを利用することで、ポリイミド層の自己平坦化を可能にすることができる。ドロップコーティングプロセスを使用してポリイミド層を堆積させると、材料の浪費を最小限にでき、または全くなくすことができる。 If the polyimide layer was deposited using a drop coating process, the RDL 104 may not be prebaked after deposition. When utilizing the drop coating process, the polyimide can be deposited in a hatch array pattern with a controlled drop size and pitch. For example, polyimide droplets can be deposited in a cross-hatching pattern with a diameter of about 440-500 μm and a pitch of about 500-800 μm. In one embodiment, the droplets had a diameter of about 450 μm and a pitch of about 570 μm. By utilizing the drop coating process, it is possible to enable self-flattening of the polyimide layer. Depositing the polyimide layer using the drop coating process can minimize or eliminate material waste.

［００２３］別の実施形態では、ＲＤＬ１０４は、流動性エポキシ層である。流動性エポキシ層は、シリカ粒子充填剤を含む流動性エポキシ化合物であり得る。流動性エポキシ層は、摂氏約９０～１８０度の温度範囲で流動性である１種以上の材料を含み、約１８０度以上の硬化温度を有し得る。そのような実施形態では、流動性エポキシ層は、摂氏約９０～１１０度の温度で積層化プロセスによって堆積される。流動性エポキシが、ＲＤＬ１０４として利用された場合、ＲＤＬ１０４は、堆積後にプリベークされなくてもよい。一実施形態では、基板層１０２および流動性エポキシ層は、熱膨張係数（ＣＴＥ）を使用して熱的に整合される。 In another embodiment, the RDL 104 is a fluid epoxy layer. The fluid epoxy layer can be a fluid epoxy compound containing a silica particle filler. The fluid epoxy layer comprises one or more materials that are fluid in the temperature range of about 90-180 degrees Celsius and may have a curing temperature of about 180 degrees or more. In such an embodiment, the fluid epoxy layer is deposited by a laminating process at a temperature of about 90-110 degrees Celsius. If the fluid epoxy is utilized as the RDL 104, the RDL 104 may not be prebaked after deposition. In one embodiment, the substrate layer 102 and the fluid epoxy layer are thermally matched using a coefficient of thermal expansion (CTE).

［００２４］図１Ｂは、方法２００の工程２０４で実行されるように、チャンバ１０６内でスタンプ１０８および基板圧縮を使用してＲＤＬ１０４をマイクロインプリントすることを示す。スタンプ１０８は、約１バール以上の圧力でＲＤＬ１０４に当てられ、ＲＤＬ１０４内にスタンプパターンの反転トーン像をもたらす（すなわち、スタンプ１０８のピラーが、ＲＤＬ内にビアまたはホールを作製する）。圧力は、約１～２分間加えられる。一実施形態では、基板１００のインプリントは、真空環境で行われる。基板１００および／またはスタンプ１０８は、インプリント中に摂氏約５０から１００度に加熱され得る。ＲＤＬ１０４は、ＲＤＬ１０４がスタンプ１０８のパターンに追従するような流動性層である。スタンプ１０８は、ＵＶ透過材料を含み得る。一実施形態では、スタンプ１０８は、約３５０～３９０ｎｍの範囲のＵＶ波長がスタンプ１０８を通過することを可能にするＵＶ透過材料から構成される。スタンプ１０８は、ポリジメチルシロキサン（ＰＤＭＳ）から構成され得る。ＰＤＭＳを含むスタンプ１０８は、スティクションのないスタンプ取り外しを可能にし、溶媒の吸収を可能にする。 FIG. 1B shows microimprinting of the RDL 104 in chamber 106 using stamp 108 and substrate compression, as performed in step 204 of method 200. The stamp 108 is applied to the RDL 104 with a pressure of about 1 bar or more to provide an inverted tone image of the stamp pattern in the RDL 104 (ie, the pillars of the stamp 108 create vias or holes in the RDL). The pressure is applied for about 1-2 minutes. In one embodiment, the imprint of the substrate 100 is performed in a vacuum environment. The substrate 100 and / or the stamp 108 can be heated to about 50-100 degrees Celsius during imprinting. The RDL 104 is a fluid layer such that the RDL 104 follows the pattern of the stamp 108. The stamp 108 may include a UV transmissive material. In one embodiment, the stamp 108 is composed of a UV transmissive material that allows UV wavelengths in the range of about 350 to 390 nm to pass through the stamp 108. Stamp 108 may be composed of polydimethylsiloxane (PDMS). The stamp 108 containing PDMS allows stamp removal without sticking and allows absorption of solvent.

［００２５］流動性エポキシ層をＲＤＬ１０４として利用する一実施形態では、エポキシ層が、スタンプ１０８に積層され、次いで、スタンプ１０８が、基板層１０２に取り付けられる。次に、スタンプ１０８およびＲＤＬ１０４は、エポキシ膜の流動温度範囲に持って来られる。エポキシ膜の流動温度範囲は、エポキシ膜の硬化温度の近く、例えば、摂氏約１４０～１８０度であり得る。 In one embodiment utilizing the fluid epoxy layer as the RDL 104, the epoxy layer is laminated on the stamp 108 and then the stamp 108 is attached to the substrate layer 102. The stamp 108 and RDL104 are then brought into the flow temperature range of the epoxy membrane. The flow temperature range of the epoxy membrane can be close to the curing temperature of the epoxy membrane, eg, about 140-180 degrees Celsius.

［００２６］図１Ｃは、方法２００の工程２０６で実行されるように、基板１００を熱１１４に曝すことによって、スタンプ１０８でインプリントされたＲＤＬ１０４をチャンバ１０６内でベークすることを示す。ベークは、摂氏約８０～２００度の温度で行うことができる。例えば、ポリイミドがＲＤＬ１０４として利用される実施形態では、ベークは、摂氏約８０～１２０度の温度で約３０～６０分間行うことができる。さらに、ポリイミドがＲＤＬ１０４として利用される場合、チャンバ内ベークの温度および時間は、ＲＴＬ１１２を減少させ制御するために使用され得る。例えば、厚さ約６μｍのポリイミド層を摂氏約１００度の温度で約２分間ベークすると、ＲＴＬ１１２を約２μｍから約０．５μｍに減少させることができる。流動性エポキシ材料がＲＤＬ１０４として使用される別の実施形態では、ベークは、摂氏約１８０～２００度の温度で約１～５分間行うことができる。流動性エポキシ材料が使用されるそのような実施形態では、ベーク温度は、硬化温度であり得る。 FIG. 1C shows baking the RDL 104 imprinted with the stamp 108 in the chamber 106 by exposing the substrate 100 to heat 114, as performed in step 206 of method 200. Baking can be done at a temperature of about 80-200 degrees Celsius. For example, in embodiments where polyimide is used as the RDL104, baking can be done at a temperature of about 80-120 degrees Celsius for about 30-60 minutes. Further, when the polyimide is utilized as RDL104, the temperature and time of the bake in the chamber can be used to reduce and control the RTL112. For example, baking a polyimide layer with a thickness of about 6 μm at a temperature of about 100 degrees Celsius for about 2 minutes can reduce RTL112 from about 2 μm to about 0.5 μm. In another embodiment where the fluid epoxy material is used as RDL104, baking can be done at a temperature of about 180-200 degrees Celsius for about 1-5 minutes. In such embodiments where a fluid epoxy material is used, the bake temperature can be the curing temperature.

［００２７］図１Ｄは、方法２００の工程２０８で実行されるように、基板１００をＵＶ光１１６に曝露することによって、ＲＤＬ１０４およびスタンプ１０８を任意選択でＵＶ硬化させることを示す。一実施形態では、ＵＶ光１１６は、摂氏約２５～１００度の温度で約２分間当てられる。ＵＶ硬化は、３６５ｎｍなどの約３６０～３７０ｎｍの波長を有するＵＶ光１１６を当てることによって行うことができる。ＲＤＬ１０４が流動性エポキシ材料から構成される一実施形態では、工程２０６で実行されるベークが予備硬化プロセスを構成し得るので、基板１００は、工程２０８でＵＶ硬化されなくてもよい。そのような実施形態では、方法２００は、工程２０６から工程２１０に直接進む。 FIG. 1D shows that the RDL 104 and the stamp 108 are optionally UV cured by exposing the substrate 100 to UV light 116, as performed in step 208 of method 200. In one embodiment, the UV light 116 is applied at a temperature of about 25-100 degrees Celsius for about 2 minutes. UV curing can be performed by applying UV light 116 having a wavelength of about 360 to 370 nm, such as 365 nm. In one embodiment in which the RDL 104 is composed of a fluid epoxy material, the substrate 100 does not have to be UV cured in step 208, as the bake performed in step 206 may constitute a pre-curing process. In such an embodiment, method 200 proceeds directly from step 206 to step 210.

［００２８］図１Ｅは、方法２００の工程２１０で実行されるように、ＲＤＬ１０４からスタンプ１０８を除去することを示している。スタンプ１０８は、ＲＤＬ１０４から除去された後、真空中でベークされ、残留溶媒を除去することができる。流動性エポキシが利用される実施形態では、スタンプ１０８は、摂氏約９０～１８０度の温度で取り外すことができる。次に、ＲＤＬ１０４は、方法２００の工程２１２で実行されるように、マイクロインプリントされたパターンから形成された複数のビア１１８を固定するためにオーブン硬化され得る。堆積時のＲＤＬ１０４の厚さ１１０およびインプリントに使用されたスタンプ１０８に応じて、各ビア１１８は、オーブン硬化後に、約２～１２μｍの深さ１２４および約０．５～５０μｍの直径１３０を有し得る。一実施形態では、各ビア１１８は、オーブン硬化後、約８μｍ未満の深さ１２４および約１μｍ未満のＲＴＬを有する。 FIG. 1E shows removing the stamp 108 from the RDL 104 as performed in step 210 of method 200. The stamp 108 can be removed from the RDL 104 and then baked in vacuum to remove the residual solvent. In embodiments where fluid epoxies are utilized, the stamp 108 can be removed at a temperature of about 90-180 degrees Celsius. The RDL 104 can then be oven cured to secure a plurality of vias 118 formed from the microimprinted pattern, as performed in step 212 of method 200. Depending on the thickness 110 of the RDL 104 at the time of deposition and the stamp 108 used for imprinting, each via 118 has a depth of 124 of about 2-12 μm and a diameter of 130 of about 0.5-50 μm after oven curing. Can be. In one embodiment, each via 118 has a depth of less than about 8 μm and an RTL of less than about 1 μm after oven curing.

［００２９］さらに、ＲＤＬ１０４が、約１０μｍの厚さを有するように堆積されている場合、約５～５０μｍの直径および約１０～１２μｍの高さを有するピラーからなるパターンを有するスタンプ１０８を使用することができる。同様に、ＲＤＬ１０４が、約５μｍの厚さを有するように堆積されている場合、約２～１０μｍの直径および約５～６μｍの高さを有するピラーからなるパターンを有するスタンプ１０８を使用することができる。スタンプ１０８のピラーは、ピラーの高さがビア１１８の深さの高さと同じまたは最大２０％高くなるように設計することができ、余分な残留物をほとんどまたは全く伴わずにビアを形成することができる。例えば、ＲＤＬ１０４が約１０μｍの厚さである場合、約１０～１２μｍのピラー高さを有するスタンプ１０８を使用することができる。流動性エポキシ層がＲＤＬ１０４として使用される実施形態では、スタンプ１０８のピラーは、ＲＤＬ１０４の厚さと同じか、またはそれより高くすることができる。 Further, if the RDL 104 is deposited to have a thickness of about 10 μm, a stamp 108 having a pattern consisting of pillars having a diameter of about 5-50 μm and a height of about 10-12 μm is used. be able to. Similarly, if the RDL 104 is deposited to have a thickness of about 5 μm, a stamp 108 with a pattern consisting of pillars having a diameter of about 2-10 μm and a height of about 5-6 μm can be used. can. The pillars of the stamp 108 can be designed so that the height of the pillars is equal to or up to 20% higher than the height of the vias 118, forming the vias with little or no excess residue. Can be done. For example, if the RDL 104 is about 10 μm thick, a stamp 108 with a pillar height of about 10-12 μm can be used. In embodiments where the fluid epoxy layer is used as the RDL 104, the pillars of the stamp 108 can be as thick as or thicker than the RDL 104.

［００３０］図１Ｆ～図１Ｉは、図１Ｅのマイクロインプリントされたビア１１８の拡大図を示している。図１Ｆは、一実施形態による、余分な残留物１２０が蓄積されたビア１１８の側面図を示す。図１Ｇは、別の実施形態による、余分な残留物１２０を有するビア１１８の斜視上面図を示す。図１Ｈは、余分な残留物がほとんどまたは全くないビア１１８の側面図を示す。図１Ｉは、余分な残留物がほとんどまたは全くないビア１１８の斜視上面図を示す。余分な残留物（すなわち、蓄積された余分なＲＤＬ材料）は、ＲＤＬ１０４を加熱したために、ビア１１８内およびその周囲に蓄積する可能性がある。ＲＤＬ１０４用に選択した材料に応じて、余分な残留物が蓄積する場合と蓄積しない場合がある。例えば、一実施形態では、ビア１１８は、ＲＤＬ１０４がポリイミドを含む場合にのみデスカム処理およびエッチングされ、ＲＤＬ１０４が流動性エポキシを含む場合、ビア１１８はデスカム処理されない。ただし、流動性エポキシ層を加熱するときに余分な残留物が蓄積される場合には、デスカム処理プロセスが実行されることがある。余分な残留物が蓄積されない場合、ビア１１８は、デスカム処理される必要はなく、ビア１１８は、工程２１２のベーク後にほとんどまたは全く余分な残留物を有さず、方法２００は、工程２１２で終了する。ビア１１８に余分な残留物が蓄積している場合、方法２００の工程２１４で実行されるように、デスカム処理プロセスが実行されて、余分な残留物が除去される。 [0030] FIGS. 1F to 1I show an enlarged view of the micro-imprinted via 118 of FIG. 1E. FIG. 1F shows a side view of the via 118 in which the excess residue 120 is accumulated according to one embodiment. FIG. 1G shows a perspective top view of the via 118 with the excess residue 120 according to another embodiment. FIG. 1H shows a side view of the via 118 with little or no excess residue. FIG. 1I shows a perspective top view of the via 118 with little or no excess residue. The excess residue (ie, the accumulated excess RDL material) can accumulate in and around the via 118 due to the heating of the RDL 104. Depending on the material selected for RDL104, excess residue may or may not accumulate. For example, in one embodiment, the via 118 is descam treated and etched only if the RDL 104 contains polyimide, and if the RDL 104 contains a fluid epoxy, the via 118 is not descam treated. However, if excess residue accumulates when heating the fluid epoxy layer, a descum treatment process may be performed. If no excess residue is accumulated, the via 118 does not need to be descam-treated, the via 118 has little or no excess residue after baking in step 212, and method 200 ends in step 212. do. If the via 118 has accumulated excess residue, a descum processing process is performed to remove the excess residue, as is performed in step 214 of method 200.

［００３１］工程２１４において、マイクロインプリントされたビアは、任意選択で、余分な蓄積された残留物を除去するためにデスカム処理される。デスカム処理プロセスは、摂氏約０～２０度の温度を維持しながら実行される。残留物を除去するために、基板１００は、酸素（Ｏ２）とテトラフルオロメタン（ＣＦ４）の１０：１混合物でエッチングされ、次いで、ヘリウム（Ｈｅ）または窒素（Ｎ２）を使用して冷却され得る。基板１００は、１回以上、エッチングおよび冷却されてもよい。例えば、基板１００は、１～３回、エッチング、次いで、冷却されてもよい。さらに、ＲＴＬ１１２が約０．５μｍ以下の厚さである場合、Ｏ２／ＣＦ４エッチングおよび冷却プロセスは、全く実行されなくてもよい。基板１００は、約５００～８００ワットのＲＦ電力および約５０～１００ワットのバイアスで約１０～４０秒間、Ｏ２／ＣＦ４でエッチングされ得る。Ｎ２またはＨｅの冷却期間は、約３０～６０秒間生じ得る。１回以上のエッチングおよび冷却プロセスに続いて、アルゴン（Ａｒ）と水素（Ｈ２）の４：２混合物を使用して、ビア１１８のリム１２２を洗浄し、平らにすることができる。基板１００は、約８００～１０００ワットのＲＦ電力および約１００～２００ワットのバイアスで約４０～６０秒間、Ａｒ／Ｈ２混合物を使用して洗浄することができる。 In step 214, the microimprinted vias are optionally descam-treated to remove excess accumulated residue. The descam processing process is carried out while maintaining a temperature of about 0-20 degrees Celsius. To remove the residue, the substrate 100 is etched with a 10: 1 mixture of oxygen (O 2 ) and tetrafluoromethane (CF 4 ), then using helium (He) or nitrogen (N 2 ). Can be cooled. The substrate 100 may be etched and cooled more than once. For example, the substrate 100 may be etched 1 to 3 times and then cooled. Further, if the RTL112 is less than or equal to about 0.5 μm, the O2 / CF4 etching and cooling process may not be performed at all. The substrate 100 can be etched with O 2 / CF 4 for about 10-40 seconds with an RF power of about 500-800 watts and a bias of about 50-100 watts. The cooling period for N 2 or He can occur for about 30-60 seconds. Following one or more etching and cooling processes, a 4: 2 mixture of argon (Ar) and hydrogen (H 2 ) can be used to clean and flatten the rim 122 of via 118. The substrate 100 can be washed using the Ar / H 2 mixture for about 40-60 seconds with an RF power of about 800-1000 watts and a bias of about 100-200 watts.

［００３２］工程２１４のデスカム処理プロセス後に、ビア１１８のリム１２２は、図１Ｈに示されているように、リム１２２の表面がビア１１８の側壁１２８からの第１の角度θ１およびＲＤＬ１０４の表面１２６からの第２の角度θ２によって規定されるように、テーパを付けられ滑らかになり得る。第１および第２の角度θ１、θ２の両方が、９０度より大きくてもよい（すなわち、鈍角）。ビア１１８は、全体的に円形、円筒形、または円錐台の形状を有し得る。ビア１１８は、ＲＴＬ１１２および基板層１０２に隣接して配置されたビア１１８の底部の直径よりも、ＲＤＬ１０４の表面１２６においてより大きな直径を有し得る。言い換えれば、ビア１１８の側壁１２８は、ビア１１８が円錐台形状を有するように、角度を付けられ、またはテーパを付けられ得る。ビア１１８のＲＴＬ１１２は、０～２μｍの厚さであり得る。 After the descam processing process of step 214, the rim 122 of the via 118 has the surface of the rim 122 having a first angle θ 1 from the side wall 128 of the via 118 and the surface of the RDL 104, as shown in FIG. 1H. It can be tapered and smoothed as defined by the second angle θ 2 from 126. Both the first and second angles θ 1 and θ 2 may be greater than 90 degrees (ie, obtuse). The via 118 may have an overall circular, cylindrical, or truncated cone shape. The via 118 may have a larger diameter at the surface 126 of the RDL 104 than the diameter of the bottom of the via 118 placed adjacent to the RTL 112 and the substrate layer 102. In other words, the side wall 128 of the via 118 can be angled or tapered so that the via 118 has a truncated cone shape. The RTL112 of the via 118 can be 0-2 μm thick.

［００３３］図３Ａ～図３Ｂは、マイクロインプリントに使用されるスタンプレイアウト３００、３５０の様々な実施形態を示している。図３Ａは、マルチスタンプレイアウト３００に配置された１つ以上のスタンプ３０６Ａ～３０６Ｃを示し、図３Ｂは、フルフィールドスタンプレイアウト３５０に配置された複数のスタンプ３５６Ａ～３５６Ｃを示している。スタンプ３０６Ａ～３０６Ｃ、３５６Ａ～３５６Ｃは、図１Ａ～図１Ｉのスタンプ１０８であり得、ＲＤＬ３０４は、図１Ａ～図１ＩのＲＤＬ１０４であり得、基板層３０２は、図１Ａ～図１Ｉの基板層１０２であり得る。 [0033] FIGS. 3A-3B show various embodiments of stamp layouts 300, 350 used for microimprints. FIG. 3A shows one or more stamps 306A-306C arranged in the multi-stamp layout 300, and FIG. 3B shows a plurality of stamps 356A-356C arranged in the full-field stamp layout 350. The stamps 306A to 306C, 356A to 356C can be the stamps 108 of FIGS. 1A to 1I, the RDL304 can be the RDL104 of FIGS. 1A to 1I, and the substrate layer 302 can be the substrate layer 102 of FIGS. 1A to 1I. Can be.

［００３４］スタンプ３０６Ａ～３０６Ｃ、３５６Ａ～３５６Ｃは、軟質または硬質の材料から構成され得、約０．５～２ｍｍの厚さを有し得る。スタンプ３０６Ａ～３０６Ｃ、３５６Ａ～３５６Ｃは、ＵＶ透過材料を含み得る。一実施形態では、スタンプ３０６Ａ～３０６Ｃ、３５６Ａ～３５６Ｃは、約３５０～３９０ｎｍの範囲のＵＶ波長がスタンプ３０６Ａ～３０６Ｃ、３５６Ａ～３５６Ｃを通過することを可能にするＵＶ透過材料から構成される。一実施形態では、スタンプ３０６Ａ～３０６Ｃ、３５６Ａ～３５６Ｃは、ＰＤＭＳから構成される。ＰＤＭＳを含むスタンプ３０６Ａ～３０６Ｃ、３５６Ａ～３５６Ｃは、スティクションのないスタンプ取り外しを可能にし、溶媒の吸収を可能にする。一実施形態では、スタンプ３０６Ａ～３０６Ｃ、３５６Ａ～３５６Ｃは、約８～１５μｍの距離を隔てた約８～１２μｍの直径を有するピラーからなるパターンを有し得る。別の実施形態では、スタンプ３０６Ａ～３０６Ｃ、３５６Ａ～３５６Ｃは、約３～１０μｍの距離を隔てた約４～６μｍの直径を有するピラーからなるパターンを有し得る。 The stamps 306A-306C, 356A-356C may be made of a soft or hard material and may have a thickness of about 0.5-2 mm. Stamps 306A-306C, 356A-356C may include UV transmissive materials. In one embodiment, the stamps 306A-306C, 356A-356C are composed of UV transmissive materials that allow UV wavelengths in the range of about 350-390 nm to pass through the stamps 306A-306C, 356A-356C. In one embodiment, the stamps 306A-306C, 356A-356C are composed of PDMS. Stamps 306A-306C, 356A-356C containing PDMS allow stamp removal without sticking and allow solvent absorption. In one embodiment, the stamps 306A-306C, 356A-356C may have a pattern consisting of pillars having a diameter of about 8-12 μm separated by a distance of about 8-15 μm. In another embodiment, the stamps 306A-306C, 356A-356C may have a pattern consisting of pillars having a diameter of about 4-6 μm separated by a distance of about 3-10 μm.

［００３５］図３Ａのマルチスタンプレイアウト３００では、１つ以上のスタンプ３０６Ａ～３０６Ｃを使用して、基板層３０２上に配置されたＲＤＬ３０４をマイクロインプリントする。各スタンプ３０６Ａ～３０６Ｃは、別々のバッキング３０８Ａ～３０８Ｃに結合することができる。バッキング３０８Ａ～３０８Ｃは、ガラスバッキングであってもよい。マルチスタンプレイアウト３００を利用することにより、ＲＤＬ３０４をインプリントするときに正確な位置合わせが可能になる。１つのスタンプ３０６Ａを使用して、パネルまたは基板３１０の各部分を個別にインプリントすることができ、または複数のスタンプ３０６Ａ～３０６Ｃを使用して、基板３１０を一度にインプリントすることができる。例えば、任意の数のスタンプ３０６Ａ～３０６Ｃを使用して、または必要な数のスタンプを使用して、基板３１０全体を一度にインプリントすることができ、各スタンプ３０６Ａ～３０６Ｃは、他のスタンプ３０６Ａ～３０６Ｃおよび基板３１０と個別に位置合わせされている。スタンプ３０６Ａ～３０６Ｂは、放射状に（すなわち、中心から端へ）、または一方の端から反対側の端へ（例えば、右から左または左から右へ）直線的に、徐々に基板３１０に適用されてもよい。 In the multi-stamp layout 300 of FIG. 3A, one or more stamps 306A to 306C are used to microimprint the RDL 304 arranged on the substrate layer 302. Each stamp 306A-306C can be coupled to separate backing 308A-308C. The backing 308A to 308C may be a glass backing. By using the multi-stamp layout 300, accurate alignment is possible when imprinting the RDL 304. One stamp 306A can be used to imprint each portion of the panel or substrate 310 individually, or multiple stamps 306A-306C can be used to imprint the substrate 310 at one time. For example, the entire substrate 310 can be imprinted at once using any number of stamps 306A-306C, or using the required number of stamps, with each stamp 306A-306C being the other stamp 306A. 306C and the substrate 310 are individually aligned. Stamps 306A-306B are gradually applied to substrate 310 radially (ie, from center to end) or linearly from one end to the other end (eg, right to left or left to right). You may.

［００３６］図３Ｂのフルフィールドスタンプレイアウト３５０では、複数のスタンプ３５６Ａ～３５６Ｃが、単一のバッキング３５８に結合されている。バッキング３５８は、ガラスバッキングであってもよい。複数のスタンプ３５６Ａ～３５６Ｃは、パネルまたは基板３６０をインプリントするときに正確な位置合わせを確実にするために、高精度でバッキング３５８に縫い付けられてもよい。そのような実施形態では、バッキング３５８は、各スタンプ３５６Ａ～３５６Ｂが次に基板３６０と正確に位置合わせされるように、基板３６０と位置合わせされる。スタンプ３５６Ａ～３５６Ｂは、放射状に（すなわち、中心から端へ）、または一方の端から反対側の端へ（例えば、右から左／上から下または左から右／下から上）直線的に、徐々に基板３６０に適用されてもよい。 In the full field stamp layout 350 of FIG. 3B, a plurality of stamps 356A-356C are combined into a single backing 358. The backing 358 may be a glass backing. The plurality of stamps 356A to 356C may be sewn to the backing 358 with high precision to ensure accurate alignment when imprinting the panel or substrate 360. In such an embodiment, the backing 358 is aligned with the substrate 360 such that each stamp 356A-356B is then accurately aligned with the substrate 360. Stamps 356A-356B can be radial (ie, center-to-end) or linearly from one end to the other (eg, right to left / top to bottom or left to right / bottom to top). It may be gradually applied to the substrate 360.

［００３７］図４Ａ～図４Ｂは、一実施形態による、ポリイミド層４３０のＲＴＬ４３２を減少させ制御するチャンバ内ベークを示している。具体的には、図４Ａは、図１Ｂに示され、上記の工程２０４で説明されているように、スタンプ４０８を使用してポリイミド層４３０をマイクロインプリントすることを示している。図４Ｂは、図１Ｃに示され、上記の工程２０６で説明されているように、基板４００およびスタンプ４０８がチャンバ内でベークされた後の基板４００を示している。基板４００は、図１Ａ～図１Ｉの基板１００であり得、基板層４０２は、図１Ａ～図１Ｉの基板層１０２であり得、ポリイミド層４３０は、図１Ａ～図１ＩのＲＤＬ１０４であり得、スタンプ４０８は、図１Ａ～図１Ｉのスタンプ１０８であり得る。さらに、マイクロインプリントプロセスは、図２の方法２００を利用して達成することができる。 4A-4B show an in-chamber bake that reduces and controls the RTL432 of the polyimide layer 430 according to one embodiment. Specifically, FIG. 4A shows that the polyimide layer 430 is microimprinted using the stamp 408, as shown in FIG. 1B and described in step 204 above. FIG. 4B shows the substrate 400 after the substrate 400 and the stamp 408 have been baked in the chamber, as shown in FIG. 1C and described in step 206 above. The substrate 400 can be the substrate 100 of FIGS. 1A-1I, the substrate layer 402 can be the substrate layer 102 of FIGS. 1A-1I, and the polyimide layer 430 can be the RDL104 of FIGS. 1A-1I. The stamp 408 may be the stamp 108 of FIGS. 1A-1I. Further, the microimprint process can be accomplished by utilizing the method 200 of FIG.

［００３８］図４Ａ～図４Ｂでは、ポリイミド層４３０は、基板層４０２上に堆積されている。ポリイミド層は、約６μｍの厚さ４４０を有し得る。ポリイミド層４３０は、上記の図１Ａ～図１Ｉに記載されたスピンコーティングプロセス、スプレーコーティングプロセス、またはドロップアレイパターンコーティングプロセスによって堆積され得る。 In FIGS. 4A-4B, the polyimide layer 430 is deposited on the substrate layer 402. The polyimide layer can have a thickness of about 6 μm and a thickness of 440. The polyimide layer 430 can be deposited by the spin coating process, spray coating process, or drop array pattern coating process described in FIGS. 1A-1I above.

［００３９］図４Ａに示されるように、ＲＴＬ４３２は、ポリイミド層４３０がスタンプ４０８によってインプリントされた直後に、約２μｍの厚さ４４２を有する。図４Ｂでは、スタンプ４０８および基板４００は、摂氏約１００度の温度で約２分間、チャンバ内でベークされる。そのため、ＲＴＬ４３２は減少し、厚さ４４４は約０．５μｍになる。次に、基板４００およびスタンプ４０８は、上記の図１Ｄのように、および上記の工程２０８で説明されているように、ＵＶ硬化され得る。 As shown in FIG. 4A, the RTL432 has a thickness 442 of about 2 μm immediately after the polyimide layer 430 is imprinted by the stamp 408. In FIG. 4B, the stamp 408 and the substrate 400 are baked in the chamber at a temperature of about 100 degrees Celsius for about 2 minutes. Therefore, the RTL432 is reduced and the thickness 444 is about 0.5 μm. The substrate 400 and the stamp 408 can then be UV cured as in FIG. 1D above and as described in step 208 above.

［００４０］図５Ａは、一実施形態による、スタンプ５０８によってマイクロインプリントされているＲＤＬとして流動性エポキシ層５５０を利用する基板５００を示している。図５Ｂは、流動性エポキシ層５５０をマイクロインプリントするための時間対温度のグラフを示している。基板５００は、基板層５０２、流動性エポキシ層５５０、およびスタンプ５０８を含む。基板５００は、図１Ａ～図１Ｉの基板１００であり得、基板層５０２は、図１Ａ～図１Ｉの基板層１０２であり得、流動性エポキシ層５５０は、図１Ａ～図１ＩのＲＤＬ１０４であり得、スタンプ５０８は、図１Ａ～図１Ｉのスタンプ１０８であり得る。さらに、基板５００は、図２の方法２００を使用してマイクロインプリントされ得る。 FIG. 5A shows a substrate 500 according to one embodiment that utilizes a fluid epoxy layer 550 as the RDL microimprinted by the stamp 508. FIG. 5B shows a time-to-temperature graph for microimprinting the fluid epoxy layer 550. The substrate 500 includes a substrate layer 502, a fluid epoxy layer 550, and a stamp 508. The substrate 500 may be the substrate 100 of FIGS. 1A-1I, the substrate layer 502 may be the substrate layer 102 of FIGS. 1A-1I, and the fluid epoxy layer 550 may be the RDL104 of FIGS. 1A-1I. The stamp 508 may be the stamp 108 of FIGS. 1A-1I. Further, the substrate 500 can be microimprinted using the method 200 of FIG.

［００４１］流動性エポキシ層５５０は、シリカ充填エポキシ層であり得る。流動性エポキシ層５５０は、エポキシ膜の硬化温度に近い温度、例えば摂氏約１４０～１８０度で、スタンプ５０８でマイクロインプリントすることができる。スタンプ５０８が流動性エポキシ層５５０内にインプリントされると、基板５００およびスタンプ５０８は、摂氏約１８０～２００度の温度で約１～５分間、チャンバ内でベークされる（例えば、予備硬化される）ことができる。流動性エポキシ層５５０の厚さ５５２は、スタンプ５０８のピラーの高さ５５４よりも薄い。したがって、スタンプ５０８は、基板層５０２と接触しており、ＲＴＬ５５６は残っていない。 The fluidized epoxy layer 550 may be a silica-filled epoxy layer. The fluid epoxy layer 550 can be microimprinted with a stamp 508 at a temperature close to the curing temperature of the epoxy film, for example about 140-180 degrees Celsius. When the stamp 508 is imprinted in the fluid epoxy layer 550, the substrate 500 and the stamp 508 are baked in the chamber at a temperature of about 180-200 degrees Celsius for about 1-5 minutes (eg, pre-cured). Can be). The thickness 552 of the fluid epoxy layer 550 is thinner than the pillar height 554 of the stamp 508. Therefore, the stamp 508 is in contact with the substrate layer 502, and RTL556 does not remain.

［００４２］図５Ｂは、流動性エポキシ層５５０をマイクロインプリントするための時間対温度のグラフを示している。図５Ｂに示されるように、スタンプ５０８は、エポキシ膜５５０の流動温度より高い温度で、かつ硬化温度の近くで、取り付けられる。次に、基板５００は、硬化温度に近い温度で予備硬化される。スタンプ５０８は、温度が硬化温度よりも低い冷却期間中に、基板５００から除去される。 FIG. 5B shows a time-to-temperature graph for microimprinting the fluidized epoxy layer 550. As shown in FIG. 5B, the stamp 508 is attached at a temperature above and near the cure temperature of the epoxy membrane 550. Next, the substrate 500 is pre-cured at a temperature close to the curing temperature. The stamp 508 is removed from the substrate 500 during the cooling period when the temperature is lower than the curing temperature.

［００４３］上記のマイクロインプリントおよびビア形成方法を利用することにより、最大のインプリント深さおよび最小のパターン歪みを有する複数のビアが形成されるように再配線層をインプリントすることが可能になる。例えば、この方法は、８μｍ未満の十分に制御されたビア深さおよび１μｍ未満の残留厚さ層を達成することを可能にする。さらに、マイクロインプリント法は、リソグラフィプロセスを利用しないので、費用が節約され、浪費される材料を少なくすることができる。さらに、この方法は光学的解像度特性を必要としないので、より高い解像度のパターニングを達成することができる。 [0043] By utilizing the above microimprint and via forming method, it is possible to imprint the rewiring layer so that a plurality of vias having the maximum imprint depth and the minimum pattern distortion are formed. become. For example, this method makes it possible to achieve a well-controlled via depth of less than 8 μm and a residual thickness layer of less than 1 μm. In addition, the microimprint method does not utilize a lithography process, which saves costs and reduces wasted material. Moreover, since this method does not require optical resolution characteristics, higher resolution patterning can be achieved.

［００４４］一実施形態では、パネルに複数のビアを形成する方法は、基板層上にポリイミド層を堆積することと、チャンバ内でポリイミド層をスタンプでマイクロインプリントすることと、チャンバ内でポリイミド層とスタンプをベークすることと、ポリイミド層とスタンプをＵＶ光に曝露することと、ポリイミド層からスタンプを除去して、ポリイミド層に複数のビアを形成することと、ポリイミド層にオーブン硬化プロセスを実行することと、ポリイミド層をデスカム処理して、余分な残留物を除去することと、を含む。 [0044] In one embodiment, the method of forming a plurality of vias on the panel is to deposit the polyimide layer on the substrate layer, microimprint the polyimide layer in the chamber with a stamp, and the polyimide in the chamber. Baking the layer and stamp, exposing the polyimide layer and stamp to UV light, removing the stamp from the polyimide layer to form multiple vias on the polyimide layer, and oven curing process on the polyimide layer. Includes performing and decaming the polyimide layer to remove excess residue.

［００４５］ポリイミド層は、スピンコーティングプロセスを使用して堆積させることができる。ポリイミド層は、スプレーコーティングプロセスを使用して堆積させることができる。ポリイミド層は、マイクロインプリントの前にプリベークすることができる。チャンバ内でポリイミド層とスタンプをベークすることにより、スタンプと基板層との間に配置された残留厚さ層を減少させることができる。ポリイミド層のデスカム処理は、摂氏約０度から２０度の間の温度で実行することができる。ポリイミド層のデスカム処理は、余分な残留物を１回以上エッチングすること、余分な残留物の各エッチング後に冷却プロセスを実行すること、および洗浄プロセスを実行することを含み得る。酸素およびテトラフルオロメタンを使用して、余分な残留物をエッチングすることができる。冷却プロセスでは、ヘリウムまたは窒素を使用できる。洗浄プロセスでは、アルゴンと水素を使用できる。複数のビアのそれぞれのリムは、洗浄プロセス後にテーパ形状になり得る。 The polyimide layer can be deposited using a spin coating process. The polyimide layer can be deposited using a spray coating process. The polyimide layer can be prebaked prior to microimprinting. By baking the polyimide layer and the stamp in the chamber, the residual thickness layer disposed between the stamp and the substrate layer can be reduced. The polyimide layer descam treatment can be performed at a temperature between about 0 and 20 degrees Celsius. The descam treatment of the polyimide layer may include etching the excess residue one or more times, performing a cooling process after each etching of the excess residue, and performing a cleaning process. Oxygen and tetrafluoromethane can be used to etch excess residues. Helium or nitrogen can be used in the cooling process. Argon and hydrogen can be used in the cleaning process. Each rim of multiple vias can be tapered after the cleaning process.

［００４６］別の実施形態では、パネルに複数のビアを形成する方法は、シリカ粒子充填剤を含む流動性エポキシ層を、チャンバ内でスタンプでマイクロインプリントすることと、チャンバ内で流動性エポキシ層とスタンプをベークすることと、流動性エポキシ層からスタンプを除去して、流動性エポキシ層に複数のビアを形成することと、を含む。 In another embodiment, the method of forming multiple vias in the panel is to microimprint the fluidized epoxy layer containing the silica particle filler with a stamp in the chamber and the fluidized epoxy in the chamber. Includes baking layers and stamps and removing stamps from the fluid epoxy layer to form multiple vias in the fluid epoxy layer.

［００４７］スタンプは、マルチスタンプレイアウトにすることができる。スタンプは、フルフィールドレイアウトにすることができる。この方法は、流動性エポキシ層からスタンプを除去する前に流動性エポキシ層およびスタンプをＵＶ光に曝露することと、流動性エポキシ層からスタンプを除去した後に流動性エポキシ層にオーブン硬化プロセスを実行することとを、さらに含み得る。流動性エポキシ層は、摂氏約９０～１８０度の温度で流動性である１種以上の材料を含み得る。流動性エポキシ層は、摂氏約１８０度以上の温度で硬化可能であり得る。流動性エポキシ層およびスタンプは、摂氏約１８０～２００度の温度で約１～５分間、チャンバ内でベークすることができる。 The stamp can have a multi-stamp layout. The stamp can be a full field layout. This method involves exposing the fluid epoxy layer and stamp to UV light prior to removing the stamp from the fluid epoxy layer, and performing an oven curing process on the fluid epoxy layer after removing the stamp from the fluid epoxy layer. It may further include what to do. The fluid epoxy layer may contain one or more materials that are fluid at a temperature of about 90-180 degrees Celsius. The fluid epoxy layer may be curable at temperatures above about 180 degrees Celsius. The fluid epoxy layer and stamp can be baked in the chamber at a temperature of about 180-200 degrees Celsius for about 1-5 minutes.

［００４８］この方法は、流動性エポキシ層をマイクロインプリントする前に、流動性エポキシ層を基板層上に堆積させることを、さらに含み得る。流動性エポキシ層は、積層化によって堆積させることができる。流動性エポキシ層をマイクロインプリントすることは、流動性エポキシ層をスタンプ上に積層することと、スタンプを基板層に取り付けることと、流動性エポキシ層およびスタンプを摂氏約１４０～１８０度の温度でチャンバ内でベークすることとを含み得る。スタンプは、摂氏約１４０～１８０度の温度で流動性エポキシ層から除去することができる。スタンプは、流動性エポキシ層の厚さ以上の高さを有する複数のピラーを含み得る。 [0048] This method may further comprise depositing the fluid epoxy layer on a substrate layer prior to microimprinting the fluid epoxy layer. The fluid epoxy layer can be deposited by laminating. Microimprinting the fluid epoxy layer means laminating the fluid epoxy layer on the stamp, attaching the stamp to the substrate layer, and mounting the fluid epoxy layer and stamp at a temperature of about 140-180 degrees Celsius. It may include baking in the chamber. The stamp can be removed from the fluid epoxy layer at a temperature of about 140-180 degrees Celsius. The stamp may include multiple pillars having a height greater than or equal to the thickness of the fluid epoxy layer.

［００４９］さらに別の実施形態では、パネルに複数のビアを形成する方法は、ドロップコートプロセスを使用して基板層上にポリイミド層を堆積することと、チャンバ内でポリイミド層をスタンプでマイクロインプリントすることと、チャンバ内でポリイミド層とスタンプをベークすることと、ポリイミド層とスタンプをＵＶ光に曝露することと、ポリイミド層からスタンプを除去して、ポリイミド層に複数のビアを形成することと、ポリイミド層にオーブン硬化プロセスを実行することと、を含む。 In yet another embodiment, the method of forming multiple vias on the panel is to deposit the polyimide layer on the substrate layer using a drop coat process and to microin the polyimide layer in the chamber with a stamp. Printing, baking the polyimide layer and stamp in the chamber, exposing the polyimide layer and stamp to UV light, and removing the stamp from the polyimide layer to form multiple vias on the polyimide layer. And, including performing an oven curing process on the polyimide layer.

［００５０］ドロップコートプロセスを使用して基板層上にポリイミド層を堆積することは、制御された液滴サイズおよびピッチを有するクロスハッチングパターンで基板層上にポリイミドの液滴を堆積することを含み得る。残留厚さ層が、複数のビアのそれぞれの底部と基板層の上部との間に配置され得る。残留厚さ層は、約１μｍ未満の厚さを有し得る。 Depositing a polyimide layer on a substrate layer using a drop coat process involves depositing polyimide droplets on the substrate layer in a cross-hatched pattern with a controlled droplet size and pitch. obtain. A residual thickness layer may be placed between the bottom of each of the plurality of vias and the top of the substrate layer. The residual thickness layer can have a thickness of less than about 1 μm.

［００５１］上記は本開示の実施形態に向けられているが、本開示の他のおよびさらなる実施形態を、その基本的な範囲から逸脱することなく考案することができ、その範囲は、以下の特許請求の範囲によって決定される。 Although the above is directed to embodiments of the present disclosure, other and further embodiments of the present disclosure can be devised without departing from their basic scope, the scope of which is as follows: Determined by the scope of claims.

Claims (15)

パネルに複数のビアを形成する方法であって、
基板層上にポリイミド層を堆積させることと、
チャンバ内で前記ポリイミド層をスタンプでマイクロインプリントすることと、
前記チャンバ内で前記ポリイミド層および前記スタンプをベークすることと、
前記ポリイミド層および前記スタンプをＵＶ光に曝露することと、
前記ポリイミド層から前記スタンプを除去して、前記ポリイミド層に前記複数のビアを形成することと、
前記ポリイミド層にオーブン硬化プロセスを実行することと、
前記ポリイミド層をデスカム処理して、余分な残留物を除去することと、
を含む方法。 A method of forming multiple vias on a panel
By depositing a polyimide layer on the substrate layer,
Microimprinting the polyimide layer in the chamber with a stamp,
Baking the polyimide layer and the stamp in the chamber,
Exposing the polyimide layer and the stamp to UV light and
By removing the stamp from the polyimide layer to form the plurality of vias on the polyimide layer,
Performing an oven curing process on the polyimide layer
To remove excess residue by descam-treating the polyimide layer,
How to include. 前記ポリイミド層が、マイクロインプリントの前にプリベークされる、または
前記ポリイミド層が、スピンコーティングプロセスもしくはスプレーコーティングプロセスを使用して堆積される、請求項１に記載の方法。 The method of claim 1, wherein the polyimide layer is prebaked prior to microimprinting, or the polyimide layer is deposited using a spin coating process or a spray coating process. 前記チャンバ内で前記ポリイミド層および前記スタンプをベークすることが、前記スタンプと前記基板層との間に配置された残留厚さ層を減少させる、請求項１に記載の方法。 The method of claim 1, wherein baking the polyimide layer and the stamp in the chamber reduces the residual thickness layer disposed between the stamp and the substrate layer. 前記ポリイミド層をデスカム処理することが、摂氏約０度から２０度までの間の温度で実行され、前記ポリイミド層をデスカム処理することが、
前記余分な残留物を１回以上エッチングすることと、
前記余分な残留物の各エッチングの後に冷却プロセスを実行することと、
洗浄プロセスであって、前記洗浄プロセス後に前記複数のビアの各ビアのリムがテーパ形状になる、洗浄プロセスを実行することと、
を含む、請求項１に記載の方法。 Descaming the polyimide layer is performed at a temperature between about 0 and 20 degrees Celsius, and decaming the polyimide layer can be performed.
Etching the excess residue more than once and
Performing a cooling process after each etching of the excess residue,
A cleaning process in which the rims of each via of the plurality of vias are tapered after the cleaning process.
The method according to claim 1. 酸素およびテトラフルオロメタンが、前記余分な残留物をエッチングするために使用され、ヘリウムまたは窒素が、前記冷却プロセスで使用され、アルゴンおよび水素が、前記洗浄プロセスで使用される、請求項４に記載の方法。 4. According to claim 4, oxygen and tetrafluoromethane are used to etch the excess residue, helium or nitrogen is used in the cooling process, and argon and hydrogen are used in the cleaning process. the method of. パネルに複数のビアを形成する方法であって、
シリカ粒子充填剤を含む流動性エポキシ層を、チャンバ内でスタンプでマイクロインプリントすることと、
前記チャンバ内で前記流動性エポキシ層および前記スタンプをベークすることと、
前記流動性エポキシ層から前記スタンプを除去して、前記流動性エポキシ層に前記複数のビアを形成することと、
を含む方法。 A method of forming multiple vias on a panel
A fluid epoxy layer containing a silica particle filler can be microimprinted in the chamber with a stamp.
Baking the fluid epoxy layer and the stamp in the chamber,
By removing the stamp from the fluid epoxy layer to form the plurality of vias in the fluid epoxy layer,
How to include. 前記スタンプが、マルチスタンプレイアウトもしくはフルフィールドレイアウトを有する、または
前記スタンプが、摂氏約１４０～１８０度の温度で前記流動性エポキシ層から除去される、または
前記スタンプが、前記流動性エポキシ層の厚さ以上の高さを有する複数のピラーを含む、請求項６に記載の方法。 The stamp has a multi-stamp layout or a full-field layout, or the stamp is removed from the fluid epoxy layer at a temperature of about 140-180 degrees Celsius, or the stamp is the thickness of the fluid epoxy layer. The method of claim 6, comprising a plurality of pillars having a height greater than or equal to that. 前記流動性エポキシ層から前記スタンプを除去する前に、前記流動性エポキシ層および前記スタンプをＵＶ光に曝露することと、
前記流動性エポキシ層から前記スタンプを除去した後に、前記流動性エポキシ層にオーブン硬化プロセスを実行することと、
をさらに含む、請求項６に記載の方法。 Exposure of the fluid epoxy layer and the stamp to UV light prior to removing the stamp from the fluid epoxy layer.
After removing the stamp from the fluid epoxy layer, performing an oven curing process on the fluid epoxy layer
6. The method of claim 6. 前記流動性エポキシ層が、摂氏約９０～１８０度の温度で流動性である１種以上の材料を含み、前記流動性エポキシ層が、摂氏約１８０度以上の温度で硬化可能である、請求項６に記載の方法。 Claimed that the fluid epoxy layer comprises one or more materials that are fluid at a temperature of about 90-180 degrees Celsius and the fluid epoxy layer is curable at a temperature of about 180 degrees Celsius or higher. The method according to 6. 前記流動性エポキシ層および前記スタンプが、摂氏約１８０～２００度の温度で約１～５分間、前記チャンバ内でベークされる、請求項６に記載の方法。 6. The method of claim 6, wherein the fluid epoxy layer and the stamp are baked in the chamber at a temperature of about 180-200 degrees Celsius for about 1-5 minutes. 前記流動性エポキシ層をマイクロインプリントする前に前記流動性エポキシ層を基板層上に堆積させることを、さらに含み、前記流動性エポキシ層が、積層化によって堆積される、請求項６に記載の方法。 The sixth aspect of claim 6, further comprising depositing the fluid epoxy layer on a substrate layer prior to microimprinting the fluid epoxy layer, wherein the fluid epoxy layer is deposited by stacking. Method. 前記流動性エポキシ層をマイクロインプリントすることが、
前記流動性エポキシ層を前記スタンプ上に積層することと、
前記スタンプを基板層に取り付けることと、
前記流動性エポキシ層および前記スタンプを摂氏約１４０～１８０度の温度で前記チャンバ内でベークすることと、
を含む、請求項６に記載の方法。 Microimprinting the fluid epoxy layer can
By laminating the fluid epoxy layer on the stamp,
Attaching the stamp to the board layer and
Baking the fluid epoxy layer and the stamp in the chamber at a temperature of about 140-180 degrees Celsius.
6. The method of claim 6. パネルに複数のビアを形成する方法であって、
ドロップコートプロセスを使用して基板層上にポリイミド層を堆積させることと、
チャンバ内で前記ポリイミド層をスタンプでマイクロインプリントすることと、
前記チャンバ内で前記ポリイミド層および前記スタンプをベークすることと、
前記ポリイミド層および前記スタンプをＵＶ光に曝露することと、
前記ポリイミド層から前記スタンプを除去して、前記ポリイミド層に複数のビアを形成することと、
前記ポリイミド層にオーブン硬化プロセスを実行することと、
を含む方法。 A method of forming multiple vias on a panel
Using the drop coat process to deposit the polyimide layer on the substrate layer,
Microimprinting the polyimide layer in the chamber with a stamp,
Baking the polyimide layer and the stamp in the chamber,
Exposing the polyimide layer and the stamp to UV light and
By removing the stamp from the polyimide layer to form a plurality of vias on the polyimide layer,
Performing an oven curing process on the polyimide layer
How to include. ドロップコートプロセスを使用して前記基板層上に前記ポリイミド層を堆積させることが、
制御された液滴サイズおよびピッチを有するクロスハッチングパターンで前記基板層上にポリイミドの液滴を堆積させることを含む、請求項１３に記載の方法。 The polyimide layer can be deposited on the substrate layer using a drop coat process.
13. The method of claim 13, comprising depositing polyimide droplets on the substrate layer in a cross-hatching pattern with a controlled droplet size and pitch. 残留厚さ層が、前記複数のビアの各ビアの底部と前記基板層の上部との間に配置され、前記残留厚さ層が、約１μｍ未満の厚さを有する、請求項１３に記載の方法。 13. According to claim 13, a residual thickness layer is arranged between the bottom of each via of the plurality of vias and the top of the substrate layer, and the residual thickness layer has a thickness of less than about 1 μm. Method.
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